半導体装置の製造方法
【課題】低電圧動作ＣＭＯＳ半導体装置の製造におけるイオン注入およびそれに伴うレジストのパターニング工程数を削減する。
【解決手段】第１導電型半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタを有する半導体装置の製造方法において、第１導電型ＭＯＳトランジスタのチャネルが形成される領域の表面に、前記第２導電型ウェル拡散層よりも低濃度の第２導電型低濃度拡散層を備えることで、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタは共通の第２導電型ゲート電極であっても、第１導電型半導体装置は表面チャネル形での動作を実現する。これにより、製造工程数が削減可能となる。
【解決手段】第１導電型半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタを有する半導体装置の製造方法において、第１導電型ＭＯＳトランジスタのチャネルが形成される領域の表面に、前記第２導電型ウェル拡散層よりも低濃度の第２導電型低濃度拡散層を備えることで、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタは共通の第２導電型ゲート電極であっても、第１導電型半導体装置は表面チャネル形での動作を実現する。これにより、製造工程数が削減可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。特に低電圧動作ＣＭＯＳ半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ半導体装置では低電圧動作、低消費電力および高駆動能力が要求される。低電圧動作を考える際に、既存の構造としては、特にＰチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳ）を表面チャネル形にすることでリーク電流の低減を図る両極ゲート構造が存在している。これは、同一導電型のゲート電極を備えた半導体装置では、特にＰＭＯＳにおいて、低電圧動作するようにしきい値を設定すると、埋め込みチャネル形になることから、サブスレッショルド領域が劣化してリーク電流が増えることがあるからである。
【０００３】
しかしながら、上記の両極ゲート構造を実現するための既存の製造方法では、多結晶シリコン膜を積層後に極性の異なる不純物添加をおこなうためのレジストによるパターニングおよびイオン注入など製造工程数が増えてしまうことが問題としてあった。両極ゲート電極を備えるＣＭＯＳの従来の製造方法について、図３を用いて説明する。
【０００４】
図３は、両極ゲート構造を有する半導体装置の製造方法を示す工程順模式的断面図フローである。
【０００５】
図３（Ａ）において、第１導電型半導体基板２５、例えばＰ型半導体基板を第２導電型ＭＯＳトランジスタここでは例えばＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ）が形成できる基板とし、第１導電型半導体基板に第２導電型ウェル拡散層２６、例えばＮ型ウェル拡散層は、砒素、燐などの不純物をイオン注入させた後に拡散層を形成させたものを第１導電型ＭＯＳトランジスタここでは例えばＰＭＯＳの基板として用いることでＣＭＯＳ半導体装置を製造するための基板とする。そこに例えば、素子分離のために厚膜の酸化膜、例えばＬＯＣＯＳ酸化膜とチャネルカットの拡散層を備えた半導体素子で説明する。そのため、酸化膜２７を例えば膜厚は数十nmの熱酸化膜で形成し、その上に窒化膜２８を例えば、膜厚は数百nmに堆積させる。これはその後のＬＯＣＯＳ法によるＬＯＣＯＳ酸化膜を形成するためのものである。引き続き、レジスト膜２９を用いてＬＯＣＯＳ酸化膜を形成するための窒化膜２８の除去をおこなう。続いて、そのレジスト膜２９のパターンを保持したままＬＯＣＯＳ直下のチャネルカットのためのフィールド拡散層を形成するための不純物添加をおこなう。ここで、例えば、第２導電型不純物の燐あるいは砒素などをイオン注入する。
【０００６】
その後、図３（Ｂ）のように、第１導電型不純物を添加しない場所をレジスト膜３０で覆う。続いて、第１導電型不純物の例えばホウ素などを図３（Ａ）で先にイオン注入した不純物を反転させる程度かそれ以上のドーズ量でイオン注入する。その後、図３（Ｃ）のようにＬＯＣＯＳ酸化膜３５を形成するための熱処理をおこなう。ここでは、同時にチャネルカット領域の低濃度の第２導電型フィールド拡散層３１、３２および第１導電型フィールド拡散層３３、３４を形成する。引き続き、ゲート絶縁膜３６を例えば膜厚は数十nmに熱酸化させ、その上に多結晶シリコン膜３７を堆積する。
【０００７】
その後、図３（Ｄ）のように、多結晶シリコン膜を第１導電型ＭＯＳトランジスタここでは例えばＰＭＯＳのゲート電極となる第１導電型ゲート電極３９と第２導電型ＭＯＳトランジスタここでは例えばＮＭＯＳのゲート電極となる第２導電型ゲート電極３８になるようにパターニングをおこなって形成する。ゲート電極は第１導電型多結晶シリコンや第２導電型多結晶シリコンの単層構造であってもポリサイド構造であっても良く、第１導電型ゲート電極３９がポリサイド構造の場合は、第１導電型多結晶シリコンとタングステンシリサイドやチタンシリサイドなどの金属シリサイドとの積層構造である。また、第２導電型ゲート電極３８も第２導電型多結晶シリコンとタングステンシリサイドやチタンシリサイドなどの金属シリサイドとの積層構造になる。
【０００８】
次に図３（Ｅ）のように、レジスト膜４０を第２導電型ＭＯＳトランジスタに不純物添加できるようにパターニングして、第２導電型ＭＯＳトランジスタを形成するための不純物添加をおこなう。不純物添加は例えば、砒素あるいは燐をイオン注入する。これにより、多結晶シリコン膜を第２導電型ゲート電極３８にするとともに、セルフアライン法により第２導電型ソース、ドレインの拡散層を形成する。
【０００９】
引き続き、図３（Ｆ）のように、再度レジスト膜４１で新たに第１導電型ＭＯＳトランジスタに不純物添加できるようにパターニングして、第１導電型ＭＯＳトランジスタを形成するための不純物添加をおこなう。不純物添加は例えば、ホウ素をイオン注入する。これにより、多結晶シリコン膜を第１導電型ゲート電極３９にし、セルフアライン法により第１導電型ソース、ドレインの拡散層を形成する。
【００１０】
その後、熱処理を経て図３（Ｇ）のように第１導電型ＭＯＳトランジスタの第１導電型ソース拡散層４４、第１導電型ドレイン拡散層４５および第２導電型ＭＯＳトランジスタの第２導電型ソース拡散層４１、第２導電型ドレイン拡散層４２をそれぞれ備えることで、極性の異なるゲート電極を備えたＣＭＯＳ半導体装置が出来上がる（例えば、非特許文献１を参照）。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】谷口研二 ＣＭＯＳアナログ回路入門 ＣＱ出版社Ｐ．２３−２７（２００５）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述の製造方法によるＣＭＯＳ半導体装置においては、第１導電型ＭＯＳトランジスタ、例えばＰＭＯＳではしきい値電圧を低電圧動作にするためには、第１導電型ゲート電極例えばＰ型ゲート電極を用いる必要があった。これは、ＰＭＯＳのリーク電流を低減させるために表面チャネル型で動作させる必要があるからである。しかしながら、この方法では、多結晶シリコン膜を積層後に極性の異なる不純物添加をおこなうためのレジストによるパターニングおよびイオン注入など製造工程数が増えてしまうという問題があった。
【００１３】
本発明は以上のような点に着目してなされたもので、本発明は従来のＣＭＯＳ半導体装置の製造方法で、単一導電型のゲート電極を備え、かつ、フィールド拡散層形成時のイオン注入と同時に第１導電型ＭＯＳトランジスタ、例えばＰＭＯＳのチャネル領域に不純物添加することで、第２導電型ウェル拡散層の濃度を真性濃度にまで低下させた第２導電型低濃度拡散層を備えることで、リーク電流を低減する表面チャネルとして動作するＰＭＯＳを実現し、ゲート電極を第１導電型ＭＯＳトランジスタ、例えばＰＭＯＳと第２導電型ＭＯＳトランジスタ、例えばＮＭＯＳを共通の単一第２導電型例えばＮ型のみを備えることを可能とするものであり、製造工程数の削減を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明では次の手段を用いた。
【００１５】
第１導電型半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタを有する半導体装置の製造方法において、前記第１導電型半導体基板に第２導電型ウェル拡散層を形成する工程と、前記第１導電型基板および前記第２導電型ウェル拡散層の表面に酸化膜を形成する工程と、前記酸化膜の上に窒化膜を堆積させる工程と、第１レジスト膜を前記第１導電型ＭＯＳトランジスタおよび前記第２導電型ＭＯＳトランジスタの素子分離領域を開口するようにパターニングした後、前記窒化膜を選択的にエッチング除去し、次いで前記エッチング除去した領域の直下の前記第１導電型半導体基板表面に第２導電型不純物を導入する工程と、前記第１レジスト膜を残し、前記第１レジスト膜より厚膜の第２レジスト膜を用いて、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域以外の領域および前記第２導電型ＭＯＳトランジスタの素子分離領域以外の領域を第２レジスト膜で覆うようにパターニングする工程と、前記第１レジストおよび前記第２レジストをマスクとして、前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を低エネルギーイオン注入する工程と、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域および前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を高エネルギーイオン注入する工程と、前記低エネルギーイオン注入工程および前記高エネルギーイオン注入工程を経た前記半導体基板を熱酸化処理して、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域の表面に、前記第２導電型ウェル拡散層よりも低濃度の第２導電型低濃度拡散層とＬＯＣＯＳ酸化膜とＬＯＣＯＳ酸化膜下のフィールド拡散層を形成する工程と、前記半導体基板表面の前記窒化膜および前記酸化膜を除去する工程と、前記半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜表面に第２導電型多結晶シリコンを堆積後、ゲート電極を形成する工程と、前記ゲート電極をマスクとして、高濃度ソース領域および高濃度ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法とする。
【００１６】
また、第１導電型半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタを有する半導体装置の製造方法において、前記第１導電型半導体基板に第２導電型ウェル拡散層を形成する工程と、前記第１導電型基板および前記第２導電型ウェル拡散層の表面に酸化膜を形成する工程と、前記酸化膜の上に窒化膜を堆積させる工程と、第１レジスト膜を前記第１導電型ＭＯＳトランジスタおよび前記第２導電型ＭＯＳトランジスタの素子分離領域を開口するようにパターニングした後、前記窒化膜を選択的にエッチング除去し、次いで前記エッチング除去した領域の直下の前記第１導電型半導体基板表面に第２導電型不純物を導入する工程と、前記第１レジスト膜を残し、前記第１レジスト膜より厚膜の第２レジスト膜を用いて、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域以外の領域および前記第２導電型ＭＯＳトランジスタの素子分離領域以外の領域を第２レジスト膜で覆うようにパターニングする工程と、前記第１レジストおよび前記第２レジストをマスクとして、前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を低エネルギーイオン注入する工程と、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域および前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を高エネルギーイオン注入する工程と、前記低エネルギーイオン注入工程および前記高エネルギーイオン注入工程を経た前記半導体基板を熱酸化処理して、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域の表面に、前記第２導電型ウェル拡散層よりも低濃度の第２導電型低濃度拡散層とＬＯＣＯＳ酸化膜とＬＯＣＯＳ酸化膜下のフィールド拡散層を形成する工程と、前記半導体基板表面の前記窒化膜および前記酸化膜を除去する工程と、
前記半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜表面に多結晶シリコンを堆積後、前記多結晶シリコンに第２導電型不純物をイオン注入にて導入後、ゲート電極を形成する工程と、前記ゲート電極をマスクとして、高濃度ソース領域および高濃度ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法とする。
【００１７】
また、前記低エネルギーイオン注入のエネルギーは２５ｋｅＶ〜３５ｋｅＶであって、前記高エネルギーイオン注入のエネルギーは２００〜２５０ｋｅＶであることを特徴とする半導体装置の製造方法とする。
【００１８】
さらに、前記ゲート電極はポリサイド構造であることを特徴とする半導体装置の製造方法とする。
【発明の効果】
【００１９】
上述したように、本発明は低電圧動作ＣＭＯＳにおける従来の両極ゲート電極を備えた半導体装置の製造方法と比較して、本発明の特徴である、第１導電型のチャネル領域に第２導電型低濃度拡散層を備えることで、ゲート電極を第１導電型ＭＯＳトランジスタ、例えばＰＭＯＳと第２導電型ＭＯＳトランジスタ、例えばＮＭＯＳとを共通の単一第２導電型ゲート電極、例えばＮ型のみを備えても第１導電型ＭＯＳトランジスタ、例えばＰＭＯＳが表面チャネル形として動作可能であることから、製造工程数の削減が可能になる。
【図面の簡単な説明】
【００２０】
【図１】本発明の特徴を示す半導体装置の製造方法の模式的断面図フローである。
【図２】本発明の第２の実施例の半導体装置の模式的断面図である。
【図３】従来の技術による半導体装置の製造方法の模式的断面図フローである。
【発明を実施するための形態】
【００２１】
以下、本発明を実施するための形態を図面に基づいて説明する。
【００２２】
図１は本発明の半導体装置の製造方法の第１の実施例を示す模式的断面図フローである。
【００２３】
図１（Ａ）において、第１導電型半導体基板１、例えばＰ型半導体基板は、ホウ素添加した抵抗率２０Ωcmから３０Ωcmの不純物濃度の半導体基板であり、第２導電型ＭＯＳトランジスタここでは例えばＮＭＯＳを配置するための基板とする。この第１導電型半導体基板に第２導電型ウェル拡散層２、例えばＮ型ウェル拡散層として、砒素、燐などの不純物を好ましくは１×１０12atom/cm2から１×１０13atom/cm2のドーズ量でイオン注入させた後に拡散層を形成させたものを第１導電型ＭＯＳトランジスタここでは例えばＰＭＯＳを配置するための領域として用いることでＣＭＯＳ半導体装置を製造するための基板とする。そこに酸化膜３を例えば膜厚は数十nmの熱酸化膜で形成し、その上に窒化膜４を例えば、膜厚は百数十nmに堆積させる。これはその後の素子分離領域となるＬＯＣＯＳ酸化膜を形成するためのものである。
【００２４】
次に図１（Ｂ）のように、レジスト膜５を用いて第１導電型ＭＯＳトランジスタおよび第２導電型ＭＯＳトランジスタの素子分離領域を開口するようにパターニングした後、ＬＯＣＯＳ酸化膜を形成するための窒化膜４の除去をおこなう。ここで、例えばレジスト膜厚は好ましくは、４００nm以下にして、窒化膜除去可能なエッチング条件にておこなう。続いて、そのレジスト膜５のパターンを保持したままＬＯＣＯＳ直下のチャネルカットのためのフィールド拡散層を形成するための不純物添加をおこなう。ここで、例えば、第２導電型不純物の燐あるいは砒素などを好ましくは１×１０12atom/cm2から１×１０13atom/cm2程度のドーズ量でイオン注入する。
【００２５】
その後、図１（Ｃ）のように、レジスト膜５よりも厚膜のレジスト膜６で第１導電型ＭＯＳトランジスタ例えばＰＭＯＳのチャネルが形成される領域を除く領域および前記第２導電型ＭＯＳトランジスタの素子分離領域を除く領域を覆う。このときのレジスト被覆は次のようになっている。すなわち、第１導電型ＭＯＳトランジスタのチャネルが形成される領域上は薄いレジスト５のみで覆われ、前記第２導電型ＭＯＳトランジスタの素子分離領域は開口して酸化膜３が露出し、それ以外の領域は厚いレジスト６のみや薄いレジスト５と厚いレジスト６が重なったダブルレジストによって表面を覆われている。
【００２６】
次いで、図１（Ｃ）のパターニングのまま、第１導電型不純物の例えばホウ素などをイオン注入する。ここでのイオン注入は２回に分けておこなう。まず１回目のイオン注入は、フィールド拡散層を形成するための酸化膜３の直下に注入するエネルギーが例えば２５ｋｅＶ〜３５ｋｅＶ程度で、かつ、図１（Ｂ）で先にイオン注入した不純物を反転させる程度のドーズ量でイオン注入する。続いて２回目のイオン注入は、本発明の特徴である、第１導電型ＭＯＳトランジスタ例えばＰＭＯＳのチャネルが形成される領域にイオンを配置するためのイオン注入で、酸化膜３、窒化膜４およびレジスト膜５を貫通させるために注入エネルギーは例えば２００〜２５０ｋｅＶ程度で、かつ、第１導電型ＭＯＳトランジスタ例えばＰＭＯＳのチャネル領域の第２導電型ウェル拡散層の濃度を真性濃度になる程度のドーズ量でイオン注入する。
【００２７】
その後図１（Ｄ）のようにＬＯＣＯＳ酸化膜１２を形成するための熱処理をおこなう。ここでは、１０００〜１２００℃で数時間熱酸化することにより、例えば膜厚は５００nm〜１μmに熱酸化成長させ、同時にチャネルカット領域の低濃度の第２導電型フィールド拡散層７、８および第１導電型フィールド拡散層９、１０を形成する。このときにあわせて、本発明の特長である、第１導電型半導体素子例えばＰＭＯＳのチャネルに第２導電型ウェル拡散層２を真性濃度になる程度の第２導電型低濃度拡散層１１を形成する。これにより、最終的に、ＣＭＯＳのゲート電極を第２導電型ゲート電極ここでの例えばＮ型の単一導電型で形成しても第１導電型ＭＯＳトランジスタここでは例えばＰＭＯＳにおいて、表面チャネル形として動作できるため、リーク電流の低減が可能になり、従来のようにＮＭＯＳにはＮ型ゲート電極でＰＭＯＳにはＰ型ゲート電極を備えるためのマスク追加およびイオン注入なる工程数の削減が可能である。
【００２８】
その後、図１（Ｅ）のように、ゲート絶縁膜１３を例えば熱酸化により膜厚は数十nmとなるよう形成し、その上に多結晶シリコン膜１４を例えば膜厚を１００nm〜５００nmで堆積し、プリデポあるいはイオン注入法により不純物を導入して第２導電型ここでは例えばＮ型にする。
【００２９】
引き続き、図１（Ｆ）のように、第１導電型ＭＯＳトランジスタここでは例えばＰＭＯＳの第２導電型ゲート電極１６と第２導電型ＭＯＳトランジスタここでは例えばＮＭＯＳの第２導電型ゲート電極１５を形成する。ここで、第２導電型ゲート電極１５，１６は第２導電型多結晶シリコン単層であってもポリサイド構造であっても構わない。ポリサイド構造の場合は第２導電型多結晶シリコンとタングステンシリサイドやチタンシリサイドなどの金属シリサイドとの積層構造になる。ゲート電極形成後にレジスト膜１７で第２導電型ＭＯＳトランジスタのソース、ドレインと第１導電型ＭＯＳトランジスタの基板電位領域の拡散層をセルフアライン法により形成するためパターニングをおこなう。なお、セルフアライン法は本発明の本質とは関係ない。その後、例えば砒素あるいは燐を好ましくは１×１０15atom/cm2から１×１０16atom/cm2のドーズ量でイオン注入する。
【００３０】
引き続き、８００℃〜１０００℃で数時間熱処理することで、図１（Ｇ）のように、第２導電型ソース拡散層１８、第２導電型ドレイン拡散層１９および第１導電型ＭＯＳトランジスタの第２導電型基板電位拡散層２０をそれぞれ備える。その後、レジスト膜２１で第１導電型ＭＯＳトランジスタのソース、ドレインと、第２導電型ＭＯＳトランジスタの基板電位領域の拡散層をセルフアライン法により形成するためパターニングをおこなって、不純物は例えば、ホウ素あるいはニフッ化ホウ素を好ましくは１×１０15atom/cm2から１×１０16atom/cm2のドーズ量でイオン注入する。
【００３１】
その後、熱処理を経て図１（Ｈ）のように第１導電型ＭＯＳトランジスタここでの例えばＰＭＯＳに第１導電型ソース拡散層２２、第１導電型ドレイン拡散層２３および第２導電型基板電位拡散層２０を備え、あわせて、第２導電型ＭＯＳトランジスタここでの例えばＮＭＯＳに第２導電型ソース拡散層１８、第２導電型ドレイン拡散層１９および第１導電型基板電位拡散層２４をそれぞれ備えることで、最終的に本発明の特徴である第１導電型ＭＯＳトランジスタ例えばＰＭＯＳに第２導電型低濃度拡散層１１を備えたＣＭＯＳ半導体装置が出来上がる。
【００３２】
第２の実施例として、図２にあるように、第１導電型ウェル拡散層５２を備えた場合でも本発明の効果は第１の実施例と同じく可能である。この第３の実施例の半導体装置の製造方法は第１の実施例に第１導電型ウェル拡散層５２を備えたものと同じである。
【００３３】
上述した半導体装置の製造方法を用いれば、多結晶シリコン膜を積層後に極性の異なる不純物添加をおこなうためのレジストによるパターニングおよびイオン注入など製造工程数が増えてしまうという問題が解消され、工程数が軽減される。
【符号の説明】
【００３４】
１、２５、４６ 第１導電型半導体基板
４８ 第１導電型ウェル拡散層
２、２６、４７ 第２導電型ウェル拡散層
３、２７ 酸化膜
４、２８ 窒化膜
５、６、１７、２１、２９ レジスト膜
３０、４０、４３ レジスト膜
７、８、３１、３２、４９、５０ 第２導電型フィールド拡散層
９、１０、３３、３４、５１、５２ 第１導電型フィールド拡散層
１１、５３ 第２導電型低濃度拡散層
１２、３５、５４ ＬＯＣＯＳ酸化膜
１３、３６、５５ ゲート絶縁膜
１４、３７ 多結晶シリコン膜
１５、１６、３８、５６、５７ 第２導電型ゲート電極
３９ 第１導電型ゲート電極
１８、４１、５８ 第２導電型ソース拡散層
１９、４２、５９ 第２導電型ドレイン拡散層
２０、６０ 第２導電型基板電位拡散層
２２、４４、６１ 第１導電型ソース拡散層
２３、４５、６２ 第１導電型ドレイン拡散層
２４、６３ 第１導電型基板電位拡散層
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。特に低電圧動作ＣＭＯＳ半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ半導体装置では低電圧動作、低消費電力および高駆動能力が要求される。低電圧動作を考える際に、既存の構造としては、特にＰチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳ）を表面チャネル形にすることでリーク電流の低減を図る両極ゲート構造が存在している。これは、同一導電型のゲート電極を備えた半導体装置では、特にＰＭＯＳにおいて、低電圧動作するようにしきい値を設定すると、埋め込みチャネル形になることから、サブスレッショルド領域が劣化してリーク電流が増えることがあるからである。
【０００３】
しかしながら、上記の両極ゲート構造を実現するための既存の製造方法では、多結晶シリコン膜を積層後に極性の異なる不純物添加をおこなうためのレジストによるパターニングおよびイオン注入など製造工程数が増えてしまうことが問題としてあった。両極ゲート電極を備えるＣＭＯＳの従来の製造方法について、図３を用いて説明する。
【０００４】
図３は、両極ゲート構造を有する半導体装置の製造方法を示す工程順模式的断面図フローである。
【０００５】
図３（Ａ）において、第１導電型半導体基板２５、例えばＰ型半導体基板を第２導電型ＭＯＳトランジスタここでは例えばＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ）が形成できる基板とし、第１導電型半導体基板に第２導電型ウェル拡散層２６、例えばＮ型ウェル拡散層は、砒素、燐などの不純物をイオン注入させた後に拡散層を形成させたものを第１導電型ＭＯＳトランジスタここでは例えばＰＭＯＳの基板として用いることでＣＭＯＳ半導体装置を製造するための基板とする。そこに例えば、素子分離のために厚膜の酸化膜、例えばＬＯＣＯＳ酸化膜とチャネルカットの拡散層を備えた半導体素子で説明する。そのため、酸化膜２７を例えば膜厚は数十nmの熱酸化膜で形成し、その上に窒化膜２８を例えば、膜厚は数百nmに堆積させる。これはその後のＬＯＣＯＳ法によるＬＯＣＯＳ酸化膜を形成するためのものである。引き続き、レジスト膜２９を用いてＬＯＣＯＳ酸化膜を形成するための窒化膜２８の除去をおこなう。続いて、そのレジスト膜２９のパターンを保持したままＬＯＣＯＳ直下のチャネルカットのためのフィールド拡散層を形成するための不純物添加をおこなう。ここで、例えば、第２導電型不純物の燐あるいは砒素などをイオン注入する。
【０００６】
その後、図３（Ｂ）のように、第１導電型不純物を添加しない場所をレジスト膜３０で覆う。続いて、第１導電型不純物の例えばホウ素などを図３（Ａ）で先にイオン注入した不純物を反転させる程度かそれ以上のドーズ量でイオン注入する。その後、図３（Ｃ）のようにＬＯＣＯＳ酸化膜３５を形成するための熱処理をおこなう。ここでは、同時にチャネルカット領域の低濃度の第２導電型フィールド拡散層３１、３２および第１導電型フィールド拡散層３３、３４を形成する。引き続き、ゲート絶縁膜３６を例えば膜厚は数十nmに熱酸化させ、その上に多結晶シリコン膜３７を堆積する。
【０００７】
その後、図３（Ｄ）のように、多結晶シリコン膜を第１導電型ＭＯＳトランジスタここでは例えばＰＭＯＳのゲート電極となる第１導電型ゲート電極３９と第２導電型ＭＯＳトランジスタここでは例えばＮＭＯＳのゲート電極となる第２導電型ゲート電極３８になるようにパターニングをおこなって形成する。ゲート電極は第１導電型多結晶シリコンや第２導電型多結晶シリコンの単層構造であってもポリサイド構造であっても良く、第１導電型ゲート電極３９がポリサイド構造の場合は、第１導電型多結晶シリコンとタングステンシリサイドやチタンシリサイドなどの金属シリサイドとの積層構造である。また、第２導電型ゲート電極３８も第２導電型多結晶シリコンとタングステンシリサイドやチタンシリサイドなどの金属シリサイドとの積層構造になる。
【０００８】
次に図３（Ｅ）のように、レジスト膜４０を第２導電型ＭＯＳトランジスタに不純物添加できるようにパターニングして、第２導電型ＭＯＳトランジスタを形成するための不純物添加をおこなう。不純物添加は例えば、砒素あるいは燐をイオン注入する。これにより、多結晶シリコン膜を第２導電型ゲート電極３８にするとともに、セルフアライン法により第２導電型ソース、ドレインの拡散層を形成する。
【０００９】
引き続き、図３（Ｆ）のように、再度レジスト膜４１で新たに第１導電型ＭＯＳトランジスタに不純物添加できるようにパターニングして、第１導電型ＭＯＳトランジスタを形成するための不純物添加をおこなう。不純物添加は例えば、ホウ素をイオン注入する。これにより、多結晶シリコン膜を第１導電型ゲート電極３９にし、セルフアライン法により第１導電型ソース、ドレインの拡散層を形成する。
【００１０】
その後、熱処理を経て図３（Ｇ）のように第１導電型ＭＯＳトランジスタの第１導電型ソース拡散層４４、第１導電型ドレイン拡散層４５および第２導電型ＭＯＳトランジスタの第２導電型ソース拡散層４１、第２導電型ドレイン拡散層４２をそれぞれ備えることで、極性の異なるゲート電極を備えたＣＭＯＳ半導体装置が出来上がる（例えば、非特許文献１を参照）。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】谷口研二 ＣＭＯＳアナログ回路入門 ＣＱ出版社Ｐ．２３−２７（２００５）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述の製造方法によるＣＭＯＳ半導体装置においては、第１導電型ＭＯＳトランジスタ、例えばＰＭＯＳではしきい値電圧を低電圧動作にするためには、第１導電型ゲート電極例えばＰ型ゲート電極を用いる必要があった。これは、ＰＭＯＳのリーク電流を低減させるために表面チャネル型で動作させる必要があるからである。しかしながら、この方法では、多結晶シリコン膜を積層後に極性の異なる不純物添加をおこなうためのレジストによるパターニングおよびイオン注入など製造工程数が増えてしまうという問題があった。
【００１３】
本発明は以上のような点に着目してなされたもので、本発明は従来のＣＭＯＳ半導体装置の製造方法で、単一導電型のゲート電極を備え、かつ、フィールド拡散層形成時のイオン注入と同時に第１導電型ＭＯＳトランジスタ、例えばＰＭＯＳのチャネル領域に不純物添加することで、第２導電型ウェル拡散層の濃度を真性濃度にまで低下させた第２導電型低濃度拡散層を備えることで、リーク電流を低減する表面チャネルとして動作するＰＭＯＳを実現し、ゲート電極を第１導電型ＭＯＳトランジスタ、例えばＰＭＯＳと第２導電型ＭＯＳトランジスタ、例えばＮＭＯＳを共通の単一第２導電型例えばＮ型のみを備えることを可能とするものであり、製造工程数の削減を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明では次の手段を用いた。
【００１５】
第１導電型半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタを有する半導体装置の製造方法において、前記第１導電型半導体基板に第２導電型ウェル拡散層を形成する工程と、前記第１導電型基板および前記第２導電型ウェル拡散層の表面に酸化膜を形成する工程と、前記酸化膜の上に窒化膜を堆積させる工程と、第１レジスト膜を前記第１導電型ＭＯＳトランジスタおよび前記第２導電型ＭＯＳトランジスタの素子分離領域を開口するようにパターニングした後、前記窒化膜を選択的にエッチング除去し、次いで前記エッチング除去した領域の直下の前記第１導電型半導体基板表面に第２導電型不純物を導入する工程と、前記第１レジスト膜を残し、前記第１レジスト膜より厚膜の第２レジスト膜を用いて、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域以外の領域および前記第２導電型ＭＯＳトランジスタの素子分離領域以外の領域を第２レジスト膜で覆うようにパターニングする工程と、前記第１レジストおよび前記第２レジストをマスクとして、前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を低エネルギーイオン注入する工程と、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域および前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を高エネルギーイオン注入する工程と、前記低エネルギーイオン注入工程および前記高エネルギーイオン注入工程を経た前記半導体基板を熱酸化処理して、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域の表面に、前記第２導電型ウェル拡散層よりも低濃度の第２導電型低濃度拡散層とＬＯＣＯＳ酸化膜とＬＯＣＯＳ酸化膜下のフィールド拡散層を形成する工程と、前記半導体基板表面の前記窒化膜および前記酸化膜を除去する工程と、前記半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜表面に第２導電型多結晶シリコンを堆積後、ゲート電極を形成する工程と、前記ゲート電極をマスクとして、高濃度ソース領域および高濃度ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法とする。
【００１６】
また、第１導電型半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタを有する半導体装置の製造方法において、前記第１導電型半導体基板に第２導電型ウェル拡散層を形成する工程と、前記第１導電型基板および前記第２導電型ウェル拡散層の表面に酸化膜を形成する工程と、前記酸化膜の上に窒化膜を堆積させる工程と、第１レジスト膜を前記第１導電型ＭＯＳトランジスタおよび前記第２導電型ＭＯＳトランジスタの素子分離領域を開口するようにパターニングした後、前記窒化膜を選択的にエッチング除去し、次いで前記エッチング除去した領域の直下の前記第１導電型半導体基板表面に第２導電型不純物を導入する工程と、前記第１レジスト膜を残し、前記第１レジスト膜より厚膜の第２レジスト膜を用いて、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域以外の領域および前記第２導電型ＭＯＳトランジスタの素子分離領域以外の領域を第２レジスト膜で覆うようにパターニングする工程と、前記第１レジストおよび前記第２レジストをマスクとして、前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を低エネルギーイオン注入する工程と、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域および前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を高エネルギーイオン注入する工程と、前記低エネルギーイオン注入工程および前記高エネルギーイオン注入工程を経た前記半導体基板を熱酸化処理して、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域の表面に、前記第２導電型ウェル拡散層よりも低濃度の第２導電型低濃度拡散層とＬＯＣＯＳ酸化膜とＬＯＣＯＳ酸化膜下のフィールド拡散層を形成する工程と、前記半導体基板表面の前記窒化膜および前記酸化膜を除去する工程と、
前記半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜表面に多結晶シリコンを堆積後、前記多結晶シリコンに第２導電型不純物をイオン注入にて導入後、ゲート電極を形成する工程と、前記ゲート電極をマスクとして、高濃度ソース領域および高濃度ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法とする。
【００１７】
また、前記低エネルギーイオン注入のエネルギーは２５ｋｅＶ〜３５ｋｅＶであって、前記高エネルギーイオン注入のエネルギーは２００〜２５０ｋｅＶであることを特徴とする半導体装置の製造方法とする。
【００１８】
さらに、前記ゲート電極はポリサイド構造であることを特徴とする半導体装置の製造方法とする。
【発明の効果】
【００１９】
上述したように、本発明は低電圧動作ＣＭＯＳにおける従来の両極ゲート電極を備えた半導体装置の製造方法と比較して、本発明の特徴である、第１導電型のチャネル領域に第２導電型低濃度拡散層を備えることで、ゲート電極を第１導電型ＭＯＳトランジスタ、例えばＰＭＯＳと第２導電型ＭＯＳトランジスタ、例えばＮＭＯＳとを共通の単一第２導電型ゲート電極、例えばＮ型のみを備えても第１導電型ＭＯＳトランジスタ、例えばＰＭＯＳが表面チャネル形として動作可能であることから、製造工程数の削減が可能になる。
【図面の簡単な説明】
【００２０】
【図１】本発明の特徴を示す半導体装置の製造方法の模式的断面図フローである。
【図２】本発明の第２の実施例の半導体装置の模式的断面図である。
【図３】従来の技術による半導体装置の製造方法の模式的断面図フローである。
【発明を実施するための形態】
【００２１】
以下、本発明を実施するための形態を図面に基づいて説明する。
【００２２】
図１は本発明の半導体装置の製造方法の第１の実施例を示す模式的断面図フローである。
【００２３】
図１（Ａ）において、第１導電型半導体基板１、例えばＰ型半導体基板は、ホウ素添加した抵抗率２０Ωcmから３０Ωcmの不純物濃度の半導体基板であり、第２導電型ＭＯＳトランジスタここでは例えばＮＭＯＳを配置するための基板とする。この第１導電型半導体基板に第２導電型ウェル拡散層２、例えばＮ型ウェル拡散層として、砒素、燐などの不純物を好ましくは１×１０12atom/cm2から１×１０13atom/cm2のドーズ量でイオン注入させた後に拡散層を形成させたものを第１導電型ＭＯＳトランジスタここでは例えばＰＭＯＳを配置するための領域として用いることでＣＭＯＳ半導体装置を製造するための基板とする。そこに酸化膜３を例えば膜厚は数十nmの熱酸化膜で形成し、その上に窒化膜４を例えば、膜厚は百数十nmに堆積させる。これはその後の素子分離領域となるＬＯＣＯＳ酸化膜を形成するためのものである。
【００２４】
次に図１（Ｂ）のように、レジスト膜５を用いて第１導電型ＭＯＳトランジスタおよび第２導電型ＭＯＳトランジスタの素子分離領域を開口するようにパターニングした後、ＬＯＣＯＳ酸化膜を形成するための窒化膜４の除去をおこなう。ここで、例えばレジスト膜厚は好ましくは、４００nm以下にして、窒化膜除去可能なエッチング条件にておこなう。続いて、そのレジスト膜５のパターンを保持したままＬＯＣＯＳ直下のチャネルカットのためのフィールド拡散層を形成するための不純物添加をおこなう。ここで、例えば、第２導電型不純物の燐あるいは砒素などを好ましくは１×１０12atom/cm2から１×１０13atom/cm2程度のドーズ量でイオン注入する。
【００２５】
その後、図１（Ｃ）のように、レジスト膜５よりも厚膜のレジスト膜６で第１導電型ＭＯＳトランジスタ例えばＰＭＯＳのチャネルが形成される領域を除く領域および前記第２導電型ＭＯＳトランジスタの素子分離領域を除く領域を覆う。このときのレジスト被覆は次のようになっている。すなわち、第１導電型ＭＯＳトランジスタのチャネルが形成される領域上は薄いレジスト５のみで覆われ、前記第２導電型ＭＯＳトランジスタの素子分離領域は開口して酸化膜３が露出し、それ以外の領域は厚いレジスト６のみや薄いレジスト５と厚いレジスト６が重なったダブルレジストによって表面を覆われている。
【００２６】
次いで、図１（Ｃ）のパターニングのまま、第１導電型不純物の例えばホウ素などをイオン注入する。ここでのイオン注入は２回に分けておこなう。まず１回目のイオン注入は、フィールド拡散層を形成するための酸化膜３の直下に注入するエネルギーが例えば２５ｋｅＶ〜３５ｋｅＶ程度で、かつ、図１（Ｂ）で先にイオン注入した不純物を反転させる程度のドーズ量でイオン注入する。続いて２回目のイオン注入は、本発明の特徴である、第１導電型ＭＯＳトランジスタ例えばＰＭＯＳのチャネルが形成される領域にイオンを配置するためのイオン注入で、酸化膜３、窒化膜４およびレジスト膜５を貫通させるために注入エネルギーは例えば２００〜２５０ｋｅＶ程度で、かつ、第１導電型ＭＯＳトランジスタ例えばＰＭＯＳのチャネル領域の第２導電型ウェル拡散層の濃度を真性濃度になる程度のドーズ量でイオン注入する。
【００２７】
その後図１（Ｄ）のようにＬＯＣＯＳ酸化膜１２を形成するための熱処理をおこなう。ここでは、１０００〜１２００℃で数時間熱酸化することにより、例えば膜厚は５００nm〜１μmに熱酸化成長させ、同時にチャネルカット領域の低濃度の第２導電型フィールド拡散層７、８および第１導電型フィールド拡散層９、１０を形成する。このときにあわせて、本発明の特長である、第１導電型半導体素子例えばＰＭＯＳのチャネルに第２導電型ウェル拡散層２を真性濃度になる程度の第２導電型低濃度拡散層１１を形成する。これにより、最終的に、ＣＭＯＳのゲート電極を第２導電型ゲート電極ここでの例えばＮ型の単一導電型で形成しても第１導電型ＭＯＳトランジスタここでは例えばＰＭＯＳにおいて、表面チャネル形として動作できるため、リーク電流の低減が可能になり、従来のようにＮＭＯＳにはＮ型ゲート電極でＰＭＯＳにはＰ型ゲート電極を備えるためのマスク追加およびイオン注入なる工程数の削減が可能である。
【００２８】
その後、図１（Ｅ）のように、ゲート絶縁膜１３を例えば熱酸化により膜厚は数十nmとなるよう形成し、その上に多結晶シリコン膜１４を例えば膜厚を１００nm〜５００nmで堆積し、プリデポあるいはイオン注入法により不純物を導入して第２導電型ここでは例えばＮ型にする。
【００２９】
引き続き、図１（Ｆ）のように、第１導電型ＭＯＳトランジスタここでは例えばＰＭＯＳの第２導電型ゲート電極１６と第２導電型ＭＯＳトランジスタここでは例えばＮＭＯＳの第２導電型ゲート電極１５を形成する。ここで、第２導電型ゲート電極１５，１６は第２導電型多結晶シリコン単層であってもポリサイド構造であっても構わない。ポリサイド構造の場合は第２導電型多結晶シリコンとタングステンシリサイドやチタンシリサイドなどの金属シリサイドとの積層構造になる。ゲート電極形成後にレジスト膜１７で第２導電型ＭＯＳトランジスタのソース、ドレインと第１導電型ＭＯＳトランジスタの基板電位領域の拡散層をセルフアライン法により形成するためパターニングをおこなう。なお、セルフアライン法は本発明の本質とは関係ない。その後、例えば砒素あるいは燐を好ましくは１×１０15atom/cm2から１×１０16atom/cm2のドーズ量でイオン注入する。
【００３０】
引き続き、８００℃〜１０００℃で数時間熱処理することで、図１（Ｇ）のように、第２導電型ソース拡散層１８、第２導電型ドレイン拡散層１９および第１導電型ＭＯＳトランジスタの第２導電型基板電位拡散層２０をそれぞれ備える。その後、レジスト膜２１で第１導電型ＭＯＳトランジスタのソース、ドレインと、第２導電型ＭＯＳトランジスタの基板電位領域の拡散層をセルフアライン法により形成するためパターニングをおこなって、不純物は例えば、ホウ素あるいはニフッ化ホウ素を好ましくは１×１０15atom/cm2から１×１０16atom/cm2のドーズ量でイオン注入する。
【００３１】
その後、熱処理を経て図１（Ｈ）のように第１導電型ＭＯＳトランジスタここでの例えばＰＭＯＳに第１導電型ソース拡散層２２、第１導電型ドレイン拡散層２３および第２導電型基板電位拡散層２０を備え、あわせて、第２導電型ＭＯＳトランジスタここでの例えばＮＭＯＳに第２導電型ソース拡散層１８、第２導電型ドレイン拡散層１９および第１導電型基板電位拡散層２４をそれぞれ備えることで、最終的に本発明の特徴である第１導電型ＭＯＳトランジスタ例えばＰＭＯＳに第２導電型低濃度拡散層１１を備えたＣＭＯＳ半導体装置が出来上がる。
【００３２】
第２の実施例として、図２にあるように、第１導電型ウェル拡散層５２を備えた場合でも本発明の効果は第１の実施例と同じく可能である。この第３の実施例の半導体装置の製造方法は第１の実施例に第１導電型ウェル拡散層５２を備えたものと同じである。
【００３３】
上述した半導体装置の製造方法を用いれば、多結晶シリコン膜を積層後に極性の異なる不純物添加をおこなうためのレジストによるパターニングおよびイオン注入など製造工程数が増えてしまうという問題が解消され、工程数が軽減される。
【符号の説明】
【００３４】
１、２５、４６ 第１導電型半導体基板
４８ 第１導電型ウェル拡散層
２、２６、４７ 第２導電型ウェル拡散層
３、２７ 酸化膜
４、２８ 窒化膜
５、６、１７、２１、２９ レジスト膜
３０、４０、４３ レジスト膜
７、８、３１、３２、４９、５０ 第２導電型フィールド拡散層
９、１０、３３、３４、５１、５２ 第１導電型フィールド拡散層
１１、５３ 第２導電型低濃度拡散層
１２、３５、５４ ＬＯＣＯＳ酸化膜
１３、３６、５５ ゲート絶縁膜
１４、３７ 多結晶シリコン膜
１５、１６、３８、５６、５７ 第２導電型ゲート電極
３９ 第１導電型ゲート電極
１８、４１、５８ 第２導電型ソース拡散層
１９、４２、５９ 第２導電型ドレイン拡散層
２０、６０ 第２導電型基板電位拡散層
２２、４４、６１ 第１導電型ソース拡散層
２３、４５、６２ 第１導電型ドレイン拡散層
２４、６３ 第１導電型基板電位拡散層
【特許請求の範囲】
【請求項１】
第１導電型半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタを有する半導体装置の製造方法において、
前記第１導電型半導体基板に第２導電型ウェル拡散層を形成する工程と、
前記第１導電型半導体基板および前記第２導電型ウェル拡散層の表面に酸化膜を形成する工程と、
前記酸化膜の上に窒化膜を堆積させる工程と、
第１レジスト膜を前記第１導電型ＭＯＳトランジスタおよび前記第２導電型ＭＯＳトランジスタの素子分離領域を開口するようにパターニングした後、前記窒化膜を選択的にエッチング除去し、次いで前記エッチング除去した領域の直下の前記第１導電型半導体基板表面に第２導電型不純物を導入する工程と、
前記第１レジスト膜を残し、前記第１レジスト膜より厚膜の第２レジスト膜を用いて、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域以外の領域および前記第２導電型ＭＯＳトランジスタの素子分離領域以外の領域を第２レジスト膜で覆うようにパターニングする工程と、
前記第１レジストおよび前記第２レジストをマスクとして、前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を低エネルギーイオン注入する工程と、
前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域および前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を高エネルギーイオン注入する工程と、
前記低エネルギーイオン注入工程および前記高エネルギーイオン注入工程を経た前記半導体基板を熱酸化処理して、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域の表面に、前記第２導電型ウェル拡散層よりも低濃度の第２導電型低濃度拡散層とＬＯＣＯＳ酸化膜とＬＯＣＯＳ酸化膜下のフィールド拡散層を形成する工程と、
前記半導体基板表面の前記窒化膜および前記酸化膜を除去する工程と、
前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜表面に第２導電型多結晶シリコンを堆積後、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、高濃度ソース領域および高濃度ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタを有する半導体装置の製造方法において、
前記第１導電型半導体基板に第２導電型ウェル拡散層を形成する工程と、
前記第１導電型半導体基板および前記第２導電型ウェル拡散層の表面に酸化膜を形成する工程と、
前記酸化膜の上に窒化膜を堆積させる工程と、
第１レジスト膜を前記第１導電型ＭＯＳトランジスタおよび前記第２導電型ＭＯＳトランジスタの素子分離領域を開口するようにパターニングした後、前記窒化膜を選択的にエッチング除去し、次いで前記エッチング除去した領域の直下の前記第１導電型半導体基板表面に第２導電型不純物を導入する工程と、
前記第１レジスト膜を残し、前記第１レジスト膜より厚膜の第２レジスト膜を用いて、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域以外の領域および前記第２導電型ＭＯＳトランジスタの素子分離領域以外の領域を第２レジスト膜で覆うようにパターニングする工程と、
前記第１レジストおよび前記第２レジストをマスクとして、前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を低エネルギーイオン注入する工程と、
前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域および前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を高エネルギーイオン注入する工程と、
前記低エネルギーイオン注入工程および前記高エネルギーイオン注入工程を経た前記半導体基板を熱酸化処理して、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域の表面に、前記第２導電型ウェル拡散層よりも低濃度の第２導電型低濃度拡散層とＬＯＣＯＳ酸化膜とＬＯＣＯＳ酸化膜下のフィールド拡散層を形成する工程と、
前記半導体基板表面の前記窒化膜および前記酸化膜を除去する工程と、
前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜表面に多結晶シリコンを堆積後、前記多結晶シリコンに第２導電型不純物をイオン注入にて導入後、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、高濃度ソース領域および高濃度ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記低エネルギーイオン注入のエネルギーは２５ｋｅＶ〜３５ｋｅＶであって、前記高エネルギーイオン注入のエネルギーは２００〜２５０ｋｅＶであることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極はポリサイド構造であることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項１】
第１導電型半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタを有する半導体装置の製造方法において、
前記第１導電型半導体基板に第２導電型ウェル拡散層を形成する工程と、
前記第１導電型半導体基板および前記第２導電型ウェル拡散層の表面に酸化膜を形成する工程と、
前記酸化膜の上に窒化膜を堆積させる工程と、
第１レジスト膜を前記第１導電型ＭＯＳトランジスタおよび前記第２導電型ＭＯＳトランジスタの素子分離領域を開口するようにパターニングした後、前記窒化膜を選択的にエッチング除去し、次いで前記エッチング除去した領域の直下の前記第１導電型半導体基板表面に第２導電型不純物を導入する工程と、
前記第１レジスト膜を残し、前記第１レジスト膜より厚膜の第２レジスト膜を用いて、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域以外の領域および前記第２導電型ＭＯＳトランジスタの素子分離領域以外の領域を第２レジスト膜で覆うようにパターニングする工程と、
前記第１レジストおよび前記第２レジストをマスクとして、前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を低エネルギーイオン注入する工程と、
前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域および前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を高エネルギーイオン注入する工程と、
前記低エネルギーイオン注入工程および前記高エネルギーイオン注入工程を経た前記半導体基板を熱酸化処理して、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域の表面に、前記第２導電型ウェル拡散層よりも低濃度の第２導電型低濃度拡散層とＬＯＣＯＳ酸化膜とＬＯＣＯＳ酸化膜下のフィールド拡散層を形成する工程と、
前記半導体基板表面の前記窒化膜および前記酸化膜を除去する工程と、
前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜表面に第２導電型多結晶シリコンを堆積後、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、高濃度ソース領域および高濃度ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型半導体基板上に第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタを有する半導体装置の製造方法において、
前記第１導電型半導体基板に第２導電型ウェル拡散層を形成する工程と、
前記第１導電型半導体基板および前記第２導電型ウェル拡散層の表面に酸化膜を形成する工程と、
前記酸化膜の上に窒化膜を堆積させる工程と、
第１レジスト膜を前記第１導電型ＭＯＳトランジスタおよび前記第２導電型ＭＯＳトランジスタの素子分離領域を開口するようにパターニングした後、前記窒化膜を選択的にエッチング除去し、次いで前記エッチング除去した領域の直下の前記第１導電型半導体基板表面に第２導電型不純物を導入する工程と、
前記第１レジスト膜を残し、前記第１レジスト膜より厚膜の第２レジスト膜を用いて、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域以外の領域および前記第２導電型ＭＯＳトランジスタの素子分離領域以外の領域を第２レジスト膜で覆うようにパターニングする工程と、
前記第１レジストおよび前記第２レジストをマスクとして、前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を低エネルギーイオン注入する工程と、
前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域および前記第２導電型ＭＯＳトランジスタの素子分離領域に第１導電型不純物を高エネルギーイオン注入する工程と、
前記低エネルギーイオン注入工程および前記高エネルギーイオン注入工程を経た前記半導体基板を熱酸化処理して、前記第１導電型ＭＯＳトランジスタのチャネルが形成される領域の表面に、前記第２導電型ウェル拡散層よりも低濃度の第２導電型低濃度拡散層とＬＯＣＯＳ酸化膜とＬＯＣＯＳ酸化膜下のフィールド拡散層を形成する工程と、
前記半導体基板表面の前記窒化膜および前記酸化膜を除去する工程と、
前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜表面に多結晶シリコンを堆積後、前記多結晶シリコンに第２導電型不純物をイオン注入にて導入後、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、高濃度ソース領域および高濃度ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記低エネルギーイオン注入のエネルギーは２５ｋｅＶ〜３５ｋｅＶであって、前記高エネルギーイオン注入のエネルギーは２００〜２５０ｋｅＶであることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極はポリサイド構造であることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１１−７１２４４（Ｐ２０１１−７１２４４Ａ）
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願番号】特願２００９−２１９７８２（Ｐ２００９−２１９７８２）
【出願日】平成２１年９月２４日（２００９．９．２４）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２３年４月７日（２０１１．４．７）
【国際特許分類】
【出願日】平成２１年９月２４日（２００９．９．２４）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
[ Back to top ]