半導体装置及びその制御方法
【課題】出力バッファ回路のインピーダンスを切り替えるためのタイミングマージンを拡大する。
【解決手段】制御期間Ｔ１においてはプルアップバッファ回路１００をオン、プルダウンバッファ回路２００をオフとし、制御期間Ｔ２においてはリードデータＤＱに基づいてプルアップバッファ回路１００及びプルダウンバッファ回路２００の一方をオン、他方をオフとする。制御期間Ｔ１においてはプルアップバッファ回路１００のインピーダンスをインピーダンスコードＯＤＴＣに基づいて設定し、制御期間Ｔ２においてはプルアップバッファ回路１００及びプルダウンバッファ回路２００の前記一方のインピーダンスをインピーダンスコードＲＯＮＣに基づいて設定する。制御期間Ｔ３中にプルアップバッファ回路１００のインピーダンスをコードＯＤＴＣに基づく値からコードＲＯＮＣに基づく値に変化させる。
【解決手段】制御期間Ｔ１においてはプルアップバッファ回路１００をオン、プルダウンバッファ回路２００をオフとし、制御期間Ｔ２においてはリードデータＤＱに基づいてプルアップバッファ回路１００及びプルダウンバッファ回路２００の一方をオン、他方をオフとする。制御期間Ｔ１においてはプルアップバッファ回路１００のインピーダンスをインピーダンスコードＯＤＴＣに基づいて設定し、制御期間Ｔ２においてはプルアップバッファ回路１００及びプルダウンバッファ回路２００の前記一方のインピーダンスをインピーダンスコードＲＯＮＣに基づいて設定する。制御期間Ｔ３中にプルアップバッファ回路１００のインピーダンスをコードＯＤＴＣに基づく値からコードＲＯＮＣに基づく値に変化させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその制御方法に関し、特に、出力バッファ回路を備えた半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体デバイスにおいては、データ信号を半導体デバイスの外部に出力する出力バッファ回路が設けられている。特に、汎用性の高い半導体デバイスにおいては、出力バッファ回路のインピーダンスを切り替え可能に構成されていることがある（特許文献１参照）。
【０００３】
特許文献１に開示されるように、出力バッファ回路はＰチャンネル型ＭＯＳトランジスタによって構成されるプルアップバッファ回路と、Ｎチャンネル型ＭＯＳトランジスタによって構成されるプルダウンバッファ回路とが直列接続された構成を有している。データ端子は、プルアップバッファ回路とプルダウンバッファ回路の接点に接続される。そして、データ端子からハイレベルのデータ信号を出力する場合には、プルアップバッファ回路がオン、プルダウンバッファ回路がオフとなるよう制御され、逆に、データ端子からローレベルのデータ信号を出力する場合には、プルアップバッファ回路がオフ、プルダウンバッファ回路がオンとなるよう制御される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２０３４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、データ端子からデータ信号を出力しない期間においては、出力バッファ回路をハイインピーダンス状態とするか、或いは、所定のインピーダンスを持った終端抵抗器として機能させる必要がある。出力バッファ回路を終端抵抗器として機能は、ＯＤＴ（On Die Termination）と呼ばれる。
【０００６】
出力バッファ回路をハイインピーダンス状態とするためには、プルアップバッファ回路とプルダウンバッファ回路の両方をオフさせる必要がある。また、ＤＤＲ３（Double Data Rate 3）仕様のＳＤＲＡＭ（Synchronous DRAM）では、出力バッファ回路をＯＤＴ動作させる場合、プルアップバッファ回路とプルダウンバッファ回路の両方をオンさせる必要がある。このように、ＤＤＲ３仕様のＳＤＲＡＭでは、プルアップバッファ回路のみをオンさせるケース、プルダウンバッファ回路のみをオンさせるケース、両方のバッファ回路をオンさせるケース、さらには、両方のバッファ回路をオフさせるケースの合計４通りのケースに対応する必要がある。したがって、プルアップバッファ回路の動作とプルダウンバッファ回路の動作は、互いに独立して制御可能である必要があった。
【０００７】
また、ＤＤＲ３仕様のＳＤＲＡＭにおいては、データ端子の終端レベルがＶＤＤ／２であるため、出力バッファ回路をハイインピーダンス状態又はＯＤＴ状態からデータ信号の出力状態に移行させるタイミングをクロック信号に正確に同期させる必要ある。このため、出力バッファ回路をハイインピーダンス状態又はＯＤＴ状態とするための制御信号は、クロック信号に同期してデータ信号を生成するシリアライザに入力する必要があり、制御信号のタイミングマージンが少ないという問題があった。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、データ端子と、第１の電源ラインと前記データ端子との間に接続された第１のバッファ回路と、第２の電源ラインと前記データ端子との間に接続された第２のバッファ回路と、前記データ端子からデータ信号の出力を開始する開始タイミング以前の期間においては前記第１のバッファ回路をオン、前記第２のバッファ回路をオフに制御し、前記開始タイミング以降の期間においては前記データ端子から出力すべきデータの論理レベルに基づいて前記第１及び第２のバッファ回路の一方をオン、他方をオフに制御する第１の制御回路と、第１の制御状態においては前記第１のバッファ回路のインピーダンスを第１の値に設定し、第２の制御状態においては前記第１及び第２のバッファ回路の前記一方のインピーダンスを第２の値に設定する第２の制御回路と、前記開始タイミングよりも前の準備タイミング以前においては前記第２の制御回路を前記第１の制御状態とし、前記開始タイミング以降においては前記第２の制御回路を前記第２の制御状態とする第３の制御回路と、を備え、前記第３の制御回路は、前記準備タイミングから前記開始タイミングまでの期間において、前記第２の制御回路を前記第１の制御状態から前記第２の制御状態に遷移させることを特徴とする。
【０００９】
本発明による半導体装置の制御方法は、第１の制御期間においては、第１及び第２の電源ライン間に直列接続された第１及び第２のバッファ回路のうち、前記第１のバッファ回路をオン又はオフ、前記第２のバッファ回路をオフとし、第２の制御期間においては、前記第１及び第２のバッファ回路間に接続されたデータ端子から出力すべきデータの論理レベルに基づいて、前記第１及び第２のバッファ回路の一方をオン、他方をオフとし、前記第１の制御期間においては、前記第１のバッファ回路のインピーダンスを第１の値に設定し、前記第２の制御期間においては、前記第１及び第２のバッファ回路の前記一方のインピーダンスを第２の値に設定し、前記第１の制御期間の終了から前記第２の期間の開始までの期間である第３の制御期間中に、前記第１のバッファ回路のインピーダンスを前記第１の値から前記第２の値に変化させることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、データ端子の終端レベルを中間レベルではなく第１の電源ラインのレベルとしていることから、第２の制御回路を前記第１の制御状態から第２の制御状態に移行させるタイミングをクロック信号に正確に同期させる必要がなくなる。これにより、第２の制御回路の動作マージンが大幅に拡大することから、高速動作を実現することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【図２】リード動作時におけるリードデータＤＱ及びストローブ信号ＤＱＳＴ，ＤＱＳＢの波形を示すタイミング図である。
【図３】比較例によるタイミング図である。
【図４】データ入出力回路１７の主要部を示す回路図である。
【図５】シリアライザ３００の回路図である。
【図６】プルアップバッファ回路１００、プルダウンバッファ回路２００及び出力制御回路４００Ｐ，４００Ｎの回路図である。
【図７】単位制御回路４１０Ｐの回路図である。
【図８】単位制御回路４１０Ｎの回路図である。
【図９】単位バッファ回路１１０の回路図である。
【図１０】単位バッファ回路２１０の回路図である。
【図１１】インピーダンス制御回路５００の構成を示すブロック図である。
【図１２】セレクタ５１０の動作を説明するための真理値表である。
【図１３】リードデータＤＱの出力動作を説明するためのタイミング図である。
【図１４】リードデータＤＱの出力動作を説明するための別のタイミング図である。
【図１５】比較例によるタイミング図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【００１４】
本実施形態による半導体装置１０は、１つの半導体チップに集積されたＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクに分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
【００１５】
メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してデータコントローラ１５に接続される。データコントローラ１５は、ＦＩＦＯ回路１６を介してデータ入出力回路１７に接続される。データ入出力回路１７は、データ端子２１を介してデータの入出力を行う回路ブロックである。
【００１６】
半導体装置１０にはデータ端子２１の他に、外部端子としてストローブ端子２２，２３、クロック端子２４，２５、クロックイネーブル端子２６、アドレス端子２７、コマンド端子２８、アラート端子２９、電源端子３０，３１、データマスク端子３２、ＯＤＴ端子３３などが設けられている。
【００１７】
ストローブ端子２２，２３は、それぞれストローブ信号ＤＱＳＴ，ＤＱＳＢを入出力するための端子である。ストローブ信号ＤＱＳＴ，ＤＱＳＢは相補の信号であり、データ端子２１を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、ストローブ信号ＤＱＳＴ，ＤＱＳＢがストローブ回路１８に供給され、ストローブ回路１８はこれらに基づいてデータ入出力回路１７の動作タイミングを制御する。これにより、データ端子２１を介して入力されるライトデータは、ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してデータ入出力回路１７に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ１９によってストローブ回路１８の動作が制御される。これにより、データ入出力回路１７からは、ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してリードデータが出力される。
【００１８】
クロック端子２４，２５は、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ，／ＣＫは、クロックジェネレータ４０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックジェネレータ４０は、クロックイネーブル端子２６を介して入力されるクロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。また、クロック端子２４，２５を介して供給された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路４１にも供給される。ＤＬＬ回路４１は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成する回路である。出力クロック信号ＬＣＬＫは、データ入出力回路１７によるリードデータの出力タイミングを規定するタイミング信号として用いられる。
【００１９】
アドレス端子２７は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウコントロール回路５０、カラムコントロール回路６０、モードレジスタ４２、コマンドデコーダ４３などに供給される。ロウコントロール回路５０は、アドレスバッファ５１やリフレッシュカウンタ５２などを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ１２を制御する。また、カラムコントロール回路６０は、アドレスバッファ６１やバーストカウンタ６２などを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ１３を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ４２に供給され、これによってモードレジスタ４２の内容が更新される。モードレジスタ４２には、後述するインピーダンスコードＲＯＮＣ，ＯＤＴＣなどが設定される。
【００２０】
コマンド端子２８は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、パリティ信号ＰＲＴＹ及びリセット信号ＲＳＴなどが供給される端子である。これらのコマンド信号ＣＭＤはコマンドデコーダ４３に供給され、コマンドデコーダ４３はこれらコマンド信号ＣＭＤに基づいて内部コマンドＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤはコントロールロジック回路４４に供給される。コントロールロジック回路４４は、内部コマンド信号ＩＣＭＤに基づいて、ロウコントロール回路５０、カラムコントロール回路６０などの動作を制御する。
【００２１】
コマンドデコーダ４３には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック回路４４及び出力回路４５を介してアラート信号ＡＬＲＴを出力する。アラート信号ＡＬＲＴはアラート端子２９を介して外部に出力される。
【００２２】
電源端子３０，３１は、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子３０，３１を介して供給された電源電位ＶＤＤ，ＶＳＳは、電源回路４６に供給される。電源回路４６は、電源電位ＶＤＤ，ＶＳＳに基づき、各種内部電位を生成する回路ブロックである。電源回路４６によって生成される内部電位としては、昇圧電位ＶＰＰ、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦなどが含まれる。昇圧電位ＶＰＰは電源電位ＶＤＤを昇圧することによって生成され、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦは外部電位ＶＤＤを降圧することによって生成される。
【００２３】
昇圧電圧ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。電源電圧ＶＰＥＲＩは、ロウコントロール回路５０、カラムコントロール回路６０などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位ＶＤＤよりも電圧の低い電源電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。また、基準電位ＶＲＥＦは、データ入出力回路１７において用いられる電位である。
【００２４】
データマスク端子３２及びＯＤＴ端子３３は、それぞれデータマスク信号ＤＭ及び終端信号ＯＤＴが供給される端子である。データマスク信号ＤＭ及び終端信号ＯＤＴはデータ入出力回路１７に供給される。データマスク信号ＤＭは、ライトデータ及びリードデータの一部をマスクする場合に活性化される信号であり、終端信号ＯＤＴはデータ入出力回路１７に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。
【００２５】
以上が本実施形態による半導体装置１０の全体構造である。以下、データ入出力回路１７に着目して、本実施形態による半導体装置１０についてより詳細に説明を進める。
【００２６】
図２は、リード動作時におけるリードデータＤＱ及びストローブ信号ＤＱＳＴ，ＤＱＳＢの波形を示すタイミング図である。
【００２７】
図２に示す例ではバースト長が８ビットであり、時刻ｔ１１から時刻ｔ１２までの期間においてリードデータＤＱがシリアルに出力されている。ここで、バースト長とは、１回のロウアクセスに基づいてシリアルに出力する（又は入力される）データＤＱのビット数を意味する。基本的にいわゆるプリフェッチ数と一致し、ＤＤＲ４（Double Data Rate 4）型のＳＤＲＡＭ（Synchronous DRAM）においては８ビットである。
【００２８】
図２に示すように、時刻ｔ１１以前においては、リードデータＤＱを出力すべきデータ端子２１のレベルがＶＤＤレベルに固定されている。同様に、ストローブ信号ＤＱＳＴ，ＤＱＳＢを入力すべきストローブ端子２２，２３のレベルもＶＤＤレベルに固定されているが、バースト出力が開始される時刻ｔ１１よりも以前の時刻ｔ１０からストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングが開始される。ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングとは、ストローブ信号ＤＱＳＴ，ＤＱＳＢの一方がＶＤＤレベル、他方がＶＳＳレベルである相補信号となり、１／２クロックサイクルごとに両者のレベルが反転する状態を指す。時刻ｔ１０から時刻ｔ１１までの期間Ｐは、リードデータＤＱのバースト出力を実行する前のプリアンプル期間に相当する。本発明においては、ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングが開始される時刻ｔ１０を「準備タイミング」と呼び、バースト出力が開始される時刻ｔ１１を「開始タイミング」と呼ぶことがある。
【００２９】
そして、時刻ｔ１１になると、ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングに同期してリードデータＤＱがバースト出力される。図２では、Ｄ０〜Ｄ７からなる８ビットがこの順にバースト出力されている。時刻ｔ１２にバースト出力が完了すると、端子２１〜２３のレベルがＶＤＤレベルに戻る。
【００３０】
このように、本実施形態では、リードデータＤＱがバースト出力される期間（時刻ｔ１１〜時刻ｔ１２）以外の期間においては、データ端子２１のレベルがＶＤＤレベルに固定される。特に、時刻ｔ１０以前の期間において終端信号ＯＤＴが活性化している場合、予め定められたインピーダンスにてデータ端子２１がＶＤＤレベルに駆動される。一方、時刻ｔ１０以前の期間において終端信号ＯＤＴが活性化していない場合、データ端子２１はハイインピーダンス状態とされる。この場合、データ端子２１のレベルは、当該半導体装置１０とは異なる他のデバイスによってＶＤＤレベルに駆動される。また、時刻ｔ１０〜時刻ｔ１１の期間は、ＯＤＴ動作を行う必要のない期間であるが、データ端子２１のレベルはＶＤＤレベルである必要がある。
【００３１】
図３は、比較例によるタイミング図である。図３に示す例では、リードデータＤＱを出力すべきデータ端子２１のレベルが時刻ｔ１１以前においてＶＲＥＦレベルに固定されている。ＶＲＥＦレベルとは、ＶＤＤレベルとＶＳＳレベルの中間レベルであり、したがって、
ＶＲＥＦ＝（ＶＤＤ＋ＶＳＳ）／２
と定義することができる。同様に、時刻ｔ１０以前においては、ストローブ信号ＤＱＳＴ，ＤＱＳＢもＶＲＥＦレベルに固定されている。そして、時刻ｔ１０から時刻ｔ１２の期間においてストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングが行われる。
【００３２】
図４は、データ入出力回路１７の主要部を示す回路図である。
【００３３】
図４に示すように、データ入出力回路１７には、プルアップバッファ回路１００及びプルダウンバッファ回路２００からなる出力バッファ回路７０が含まれている。プルアップバッファ回路１００は電源電位ＶＤＤが供給される電源ラインとデータ端子２１との間に接続されており、プルダウンバッファ回路２００は、接地電位ＶＳＳが供給される電源ラインとデータ端子２１との間に接続されている。図４においてはプルアップバッファ回路１００を１個のＰチャンネル型ＭＯＳトランジスタのシンボルマークで示しているが、実際には複数のＰチャンネル型ＭＯＳトランジスタが並列接続された構成を有している。同様に、図４においてはプルダウンバッファ回路２００を１個のＮチャンネル型ＭＯＳトランジスタのシンボルマークで示しているが、実際には複数のＮチャンネル型ＭＯＳトランジスタが並列接続された構成を有している。プルアップバッファ回路１００及びプルダウンバッファ回路２００の具体的な回路構成については後述する。
【００３４】
データ入出力回路１７には、プルアップバッファ回路１００及びプルダウンバッファ回路２００のオン／オフを制御するシリアライザ３００が設けられている。シリアライザ３００は、パラレルに供給される相補の内部データ信号ＤＡＴ０／ＤＡＣ０〜ＤＡＴ３／ＤＡＣ３をシリアルな相補データＤＴ／ＤＣに変換する。内部データ信号ＤＡＴ０／ＤＡＣ０〜ＤＡＴ３／ＤＡＣ３は、メモリセルアレイ１１から読み出されたリードデータであり、データコントローラ１５及びＦＩＦＯ回路１６を介してシリアライザ３００に供給される。
【００３５】
図５は、シリアライザ３００の回路図である。
【００３６】
図５に示すように、シリアライザ３００は、３入力のＮＡＮＤゲート回路３０１〜３０８と、２入力のＡＮＤゲート回路３１１〜３１４と、トライステートバッファ回路３２０，３３０とを備えている。ＮＡＮＤゲート回路３０１〜３０８の第１の入力ノードには、対応する内部データ信号ＤＡＴ０／ＤＡＣ０〜ＤＡＴ３／ＤＡＣ３がそれぞれ供給される。また、ＮＡＮＤゲート回路３０１〜３０４の第２の入力ノードにはライズクロック信号ＣＬＫＲが供給され、ＮＡＮＤゲート回路３０５〜３０８の第２の入力ノードにはフォールクロック信号ＣＬＫＦが供給される。さらに、ＮＡＮＤゲート回路３０１，３０２の第３の入力ノードにはイネーブル信号ＥＮ０が供給され、ＮＡＮＤゲート回路３０３，３０４の第３の入力ノードにはイネーブル信号ＥＮ１が供給され、ＮＡＮＤゲート回路３０５，３０６の第３の入力ノードにはイネーブル信号ＥＮ２が供給され、ＮＡＮＤゲート回路３０７，３０８の第３の入力ノードにはイネーブル信号ＥＮ３が供給される。
【００３７】
ライズクロック信号ＣＬＫＲとフォールクロック信号ＣＬＫＦは互いに相補の信号であり、図４に示すクロック分割回路３４０によって生成される。クロック分割回路３４０は、ＤＬＬ回路４１によって生成された出力クロック信号ＬＣＬＫに基づいて、相補のライズクロック信号ＣＬＫＲとフォールクロック信号ＣＬＫＦを生成する。
【００３８】
イネーブル信号ＥＮ０〜ＥＮ３は、図４に示すタイミング制御回路３５０によって生成される信号である。タイミング制御回路３５０は、制御信号ＣＮＴに基づき、出力クロック信号ＬＣＬＫに同期した各種信号を生成する回路ブロックである。タイミング制御回路３５０が生成する信号としては、イネーブル信号ＥＮ０〜ＥＮ３の他にドライブ信号ＤＲＶが含まれる。少なくとも、イネーブル信号ＥＮ０とイネーブル信号ＥＮ１は同時に活性化することがなく、イネーブル信号ＥＮ２とイネーブル信号ＥＮ３は同時に活性化することがない。これにより、ＮＡＮＤゲート回路３０１〜３０８の出力信号は、いずれか１つのみがローレベルとなり、他の７つは全てハイレベルとなる。
【００３９】
ＮＡＮＤゲート回路３０１〜３０８の出力信号は、ＡＮＤゲート回路３１１〜３１４の対応する入力ノードに供給される。具体的には、ＡＮＤゲート回路３１１にはＮＡＮＤゲート回路３０１，３０３の出力信号が供給され、ＡＮＤゲート回路３１２にはＮＡＮＤゲート回路３０２，３０４の出力信号が供給され、ＡＮＤゲート回路３１３にはＮＡＮＤゲート回路３０５，３０７の出力信号が供給され、ＡＮＤゲート回路３１４にはＮＡＮＤゲート回路３０６，３０８の出力信号が供給される。これにより、ＡＮＤゲート回路３１１〜３１４の出力信号は、いずれか１つのみがローレベルとなり、他の３つは全てハイレベルとなる。
【００４０】
ＡＮＤゲート回路３１１，３１２の出力信号ＤＡＲはトライステートバッファ回路３２０に供給され、ＡＮＤゲート回路３１３，３１４の出力信号ＤＡＦはトライステートバッファ回路３３０に供給される。
【００４１】
トライステートバッファ回路３２０は、電源電位ＶＰＥＲＩと接地電位ＶＳＳとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタ３２１及びＮチャンネル型ＭＯＳトランジスタ３２２と、電源電位ＶＰＥＲＩと接地電位ＶＳＳとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタ３２３及びＮチャンネル型ＭＯＳトランジスタ３２４とを備えている。トランジスタ３２１のゲート電極にはＡＮＤゲート回路３１２の出力信号が供給され、トランジスタ３２２のゲート電極にはＡＮＤゲート回路３１１の出力信号の反転信号が供給され、トランジスタ３２３のゲート電極にはＡＮＤゲート回路３１１の出力信号が供給され、トランジスタ３２４のゲート電極にはＡＮＤゲート回路３１２の出力信号の反転信号が供給される。トランジスタ３２１，３２２の接点であるノードＮ０からは相補データの一方の信号ＤＴが出力され、トランジスタ３２３，３２４の接点であるノードＮ１からは相補データの他方の信号ＤＣが出力される。
【００４２】
トライステートバッファ回路３３０は、電源電位ＶＰＥＲＩと接地電位ＶＳＳとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタ３３１及びＮチャンネル型ＭＯＳトランジスタ３３２と、電源電位ＶＰＥＲＩと接地電位ＶＳＳとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタ３３３及びＮチャンネル型ＭＯＳトランジスタ３３４とを備えている。トランジスタ３３１のゲート電極にはＡＮＤゲート回路３１４の出力信号が供給され、トランジスタ３３２のゲート電極にはＡＮＤゲート回路３１３の出力信号の反転信号が供給され、トランジスタ３３３のゲート電極にはＡＮＤゲート回路３１３の出力信号が供給され、トランジスタ３３４のゲート電極にはＡＮＤゲート回路３１４の出力信号の反転信号が供給される。トランジスタ３３１，３３２の接点であるノードＮ２からは相補データの一方の信号ＤＴが出力され、トランジスタ３３３，３３４の接点であるノードＮ３からは相補データの他方の信号ＤＣが出力される。
【００４３】
トライステートバッファ回路３２０のノードＮ０とトライステートバッファ回路３３０のノードＮ２は、ワイヤードオア接続されている。同様に、トライステートバッファ回路３２０のノードＮ１とトライステートバッファ回路３３０のノードＮ３は、ワイヤードオア接続されている。
【００４４】
上述の通り、ＡＮＤゲート回路３１１〜３１４の出力信号は、いずれか１つのみがローレベルとなり、他の３つは全てハイレベルとなる。このため、トライステートバッファ回路３２０，３３０を構成するトランジスタのうち、必ず１つのＰチャンネル型ＭＯＳトランジスタと１つのＮチャンネル型ＭＯＳトランジスタだけがオンし、残りのトランジスタは全てオフとなる。例えば、ＡＮＤゲート回路３１１の出力信号がローレベルである場合、トランジスタ３２２，３２３のみがオンするため、ノードＮ０はローレベルに駆動され、ノードＮ１はハイレベルに駆動される。この場合、トライステートバッファ回路３３０のノードＮ２，Ｎ３はハイインピーダンス状態となる。
【００４５】
かかる構成により、イネーブル信号ＥＮ０〜ＥＮ３を順次ハイレベルに活性化させれば、シリアライザ３００によって、パラレルに入力される相補の内部データ信号ＤＡＴ０／ＤＡＣ０〜ＤＡＴ３／ＤＡＣ３がシリアルな相補データＤＴ／ＤＣに変換される。これにより、リードデータＤＱを出力する期間においては、出力すべきリードデータＤＱの論理レベルに基づき、相補データＤＴ／ＤＣによってプルアップバッファ回路１００及びプルダウンバッファ回路２００の一方がオン、他方がオフに制御される。一方、リードデータＤＱを出力しない期間、つまり、リードデータＤＱを出力する前の期間や、リードデータＤＱを出力した後の期間においては、プルアップバッファ回路１００がオン、プルダウンバッファ回路２００オフとなるよう、相補データＤＴ／ＤＣの論理が固定される。
【００４６】
以上がシリアライザ３００の回路構成及びその機能のである。本発明においては、シリアライザ３００を「第１の制御回路」と呼ぶことがある。また、相補データＤＴ／ＤＣを「第１の制御信号」と呼ぶことがある。
【００４７】
図４に示すように、相補データＤＴ／ＤＣは、ラッチ回路３６０にてラッチされるとともに、レベルシフタ３７０によってレベルシフトされる。レベルシフタ３７０は、相補データＤＴ／ＤＣの振幅をＶＰＥＲＩレベルからＶＤＤレベルにシフトするための回路である。これは、内部信号の振幅がＶＰＥＲＩレベルであるのに対し、半導体装置１０の外部に出力するリードデータは、振幅が外部電圧と等しいＶＤＤレベルである必要があるからである。レベルシフタ３７０から出力される相補データＤＴ／ＤＣは、補償回路３８１，３８２によって位相が補償された後、配線３８３，３８４を介して伝送される。
【００４８】
相補データＤＴ／ＤＣは、必ず一方がハイレベル、他方がローレベルとなる２値信号であることから、一対の相補信号によって１ビットのデータしか表現することができない。このことは、相補データＤＴ／ＤＣによって指定できるのは、プルアップバッファ回路１００をオン且つプルダウンバッファ回路２００をオフするか、プルアップバッファ回路１００をオフ且つプルダウンバッファ回路２００をオンするかの２通りしかないことを意味する。逆に言えば、プルアップバッファ回路１００とプルダウンバッファ回路２００の両方をオンさせたり、プルアップバッファ回路１００とプルダウンバッファ回路２００の両方をオフさせたりすることは、相補データＤＴ／ＤＣによっては不可能である。これらバッファ回路１００，２００の両方をオンさせたり、の両方をオフさせたりする動作、言い換えれば、バッファ回路１００，２００のイネーブル動作は、後述するインピーダンス制御回路５００によって行われる。
【００４９】
配線３８３，３８４を介して伝送された相補データＤＴ／ＤＣは、再生回路３８５，３８６によってシングルエンド形式の制御信号ＤＰ，ＤＮに変換される。制御信号ＤＰは出力制御回路４００Ｐに供給され、制御信号ＤＮは出力制御回路４００Ｎに供給される。出力制御回路４００Ｐはプルアップバッファ回路１００を制御するための回路ブロックであり、出力制御回路４００Ｎはプルダウンバッファ回路２００を制御するための回路ブロックである。図４においては、出力制御回路４００Ｐ，４００Ｎ内をいくつかのゲート回路のシンボルマークで示しているが、これは出力制御回路４００Ｐ，４００Ｎの機能を説明するためのイメージであり、実際の回路構成をそのまま示しているものではない。本発明においては、出力制御回路４００Ｐ，４００Ｎを「第４の制御回路」と呼ぶことがある。
【００５０】
図６は、プルアップバッファ回路１００、プルダウンバッファ回路２００及び出力制御回路４００Ｐ，４００Ｎの回路図である。
【００５１】
図６に示すように、プルアップバッファ回路１００は、電源電位ＶＤＤが供給される電源ラインとデータ端子２１との間に並列接続された複数の単位バッファ回路からなる。特に限定されるものではないが、本実施形態では７つの単位バッファ回路１１０〜１７０によってプルアップバッファ回路１００が構成されている。これら７つの単位バッファ回路１１０〜１７０は互いに同じインピーダンスを有しており、同時に活性化させる単位バッファ回路の数を選択することによって、プルアップバッファ回路１００のオン時のインピーダンスを選択することができる。各単位バッファ回路１１０〜１７０のインピーダンスは、図示しないキャリブレーション回路によって設計値（例えば２４０Ω）に調整される。キャリブレーションの結果は、後述するキャリブレーションコードＺＱＣＰとして得られる。図６においては、単位バッファ回路１１０〜１７０のそれぞれをＰチャンネル型ＭＯＳトランジスタのシンボルマークで示しているが、実際には各単位バッファ回路が１つのトランジスタで構成されているわけではない。
【００５２】
同様に、プルダウンバッファ回路２００は、接地電位ＶＳＳが供給される電源ラインとデータ端子２１との間に並列接続された複数の単位バッファ回路からなる。特に限定されるものではないが、本実施形態では７つの単位バッファ回路２１０〜２７０によってプルダウンバッファ回路２００が構成されている。これら７つの単位バッファ回路２１０〜２７０は互いに同じインピーダンスを有しており、同時に活性化させる単位バッファ回路の数を選択することによって、プルダウンバッファ回路２００のオン時のインピーダンスを選択することができる。各単位バッファ回路２１０〜２７０のインピーダンスは、図示しないキャリブレーション回路によって設計値（例えば２４０Ω）に調整される。キャリブレーションの結果は、後述するキャリブレーションコードＺＱＣＮとして得られる。図６においては、単位バッファ回路２１０〜２７０のそれぞれをＮチャンネル型ＭＯＳトランジスタのシンボルマークで示しているが、実際には各単位バッファ回路が１つのトランジスタで構成されているわけではない。
【００５３】
単位バッファ回路１１０〜１７０は、出力制御回路４００Ｐに含まれる単位制御回路４１０Ｐ〜４７０Ｐによってそれぞれ制御される。単位制御回路４１０Ｐ〜４７０Ｐは、制御信号ＤＰ及び対応する選択信号ＳＥＬ１〜ＳＥＬ７によって制御される。同様に、単位バッファ回路２１０〜２７０は、出力制御回路４００Ｎに含まれる単位制御回路４１０Ｎ〜４７０Ｎによってそれぞれ制御される。単位制御回路４１０Ｎ〜４７０Ｎは、制御信号ＤＮ及び対応する選択信号ＳＥＬ１〜ＳＥＬ７によって制御される。選択信号ＳＥＬ１〜ＳＥＬ７は、図４に示すインピーダンス制御回路５００によって生成される信号である。
【００５４】
図７は、単位制御回路４１０Ｐの回路図である。
【００５５】
図７に示すように、単位制御回路４１０Ｐは、選択信号ＳＥＬ１及び制御信号ＤＰを受けるＮＡＮＤゲート回路Ｇ１と、ゲート回路Ｇ１の出力を受けるインピーダンス調整回路４１１Ｐと、インピーダンス調整回路４１１Ｐの出力を受けるスルーレート調整回路４１３Ｐとを備える。インピーダンス調整回路４１１Ｐは、ゲート回路Ｇ１の出力がローレベルに活性化すると、キャリブレーションコードＺＱＣＰに基づいて複数ビットからなる制御信号４１２Ｐの１ビット以上を活性化させる。スルーレート調整回路４１３Ｐは、スルーレートコードＳＲＣＰに基づいて、活性化している制御信号４１２Ｐのビットの変化速度を調整する。そして、スルーレート調整回路４１３Ｐから出力される制御信号４１４Ｐが単位バッファ回路１１０に供給される。
【００５６】
他の単位制御回路４２０Ｐ〜４７０Ｐについても、それぞれ対応する選択信号ＳＥＬ２〜ＳＥＬ７が供給される他は、図７に示した単位制御回路４１０Ｐと同じ回路構成を有している。単位制御回路４２０Ｐ〜４７０Ｐから出力される制御信号４２４Ｐ〜４７４Ｐは、それぞれ対応する単位バッファ回路１２０〜１７０に供給される。
【００５７】
図８は、単位制御回路４１０Ｎの回路図である。
【００５８】
図８に示すように、単位制御回路４１０Ｎは、選択信号ＳＥＬ１及び制御信号ＤＮを受けるＮＡＮＤゲート回路Ｇ２と、ゲート回路Ｇ２の出力を受けるインピーダンス調整回路４１１Ｎと、インピーダンス調整回路４１１Ｎの出力を受けるスルーレート調整回路４１３Ｎとを備える。インピーダンス調整回路４１１Ｎは、ゲート回路Ｇ２の出力がハイレベルに活性化すると、キャリブレーションコードＺＱＣＮに基づいて複数ビットからなる制御信号４１２Ｎの１ビット以上を活性化させる。スルーレート調整回路４１３Ｎは、スルーレートコードＳＲＣＮに基づいて、活性化している制御信号４１２Ｎのビットの変化速度を調整する。そして、スルーレート調整回路４１３Ｎから出力される制御信号４１４Ｎが単位バッファ回路２１０に供給される。
【００５９】
他の単位制御回路４２０Ｎ〜４７０Ｎについても、それぞれ対応する選択信号ＳＥＬ２〜ＳＥＬ７が供給される他は、図８に示した単位制御回路４１０Ｎと同じ回路構成を有している。単位制御回路４２０Ｎ〜４７０Ｎから出力される制御信号４２４Ｎ〜４７４Ｎは、それぞれ対応する単位バッファ回路２２０〜２７０に供給される。
【００６０】
図９は、単位バッファ回路１１０の回路図である。
【００６１】
図９に示すように、単位バッファ回路１１０は、電源電位ＶＤＤが供給される電源ラインとデータ端子２１との間に並列接続された複数のＰチャンネル型ＭＯＳトランジスタ１１１〜１１６からなる。各トランジスタのゲート電極には、制御信号４１４Ｐを構成する各ビットＤＰ１１〜ＤＰ１６が供給される。これにより、制御信号４１４Ｐを構成する各ビットＤＰ１１〜ＤＰ１６のうち、ローレベルであるビットに対応するトランジスタがオンする。特に限定されるものではないが、これらトランジスタ１１１〜１１６のうち、トランジスタ１１１〜１１５のチャネル幅には２のべき乗の重み付がされている。これにより、トランジスタ１１１〜１１５はインピーダンスコードＺＱＣＰに基づいてオン／オフが指定される。トランジスタ１１６については、インピーダンスコードＺＱＣＰに関わらずオンする。
【００６２】
他の単位バッファ回路１２０〜１７０についても、それぞれ対応する制御信号４２４Ｐ〜４７４Ｐが供給される他は、単位バッファ回路１１０と同じ回路構成を有している。
【００６３】
図１０は、単位バッファ回路２１０の回路図である。
【００６４】
図１０に示すように、単位バッファ回路２１０は、接地電位ＶＳＳが供給される電源ラインとデータ端子２１との間に並列接続された複数のＮチャンネル型ＭＯＳトランジスタ２１１〜２１６からなる。各トランジスタのゲート電極には、制御信号４１４Ｎを構成する各ビットＤＮ１１〜ＤＮ１６が供給される。これにより、制御信号４１４Ｎを構成する各ビットＤＮ１１〜ＤＮ１６のうち、ハイレベルであるビットに対応するトランジスタがオンする。特に限定されるものではないが、これらトランジスタ２１１〜２１６のうち、トランジスタ２１１〜２１５のチャネル幅には２のべき乗の重み付がされている。これにより、トランジスタ２１１〜２１５はインピーダンスコードＺＱＣＮに基づいてオン／オフが指定される。トランジスタ２１６については、インピーダンスコードＺＱＣＮに関わらずオンする。
【００６５】
他の単位バッファ回路２２０〜２７０についても、それぞれ対応する制御信号４２４Ｎ〜４７４Ｎが供給される他は、単位バッファ回路２１０と同じ回路構成を有している。
【００６６】
図１１は、インピーダンス制御回路５００の構成を示すブロック図である。
【００６７】
図１１に示すように、インピーダンス制御回路５００は、インピーダンスコードＲＯＮＣ，ＯＤＴＣを受けるセレクタ５１０と、セレクタ５１０の出力をデコードするデコーダ５２０を含んでいる。インピーダンスコードＲＯＮＣは、プルアップバッファ回路１００及びプルダウンバッファ回路２００を出力回路として機能させる場合のインピーダンスを指定する信号である。一方、インピーダンスコードＯＤＴＣは、プルアップバッファ回路１００を終端抵抗器として機能させる場合のインピーダンスを指定する信号である。プルアップバッファ回路１００を終端抵抗器として機能させるのは、図１に示すＯＤＴ端子３３に入力される終端信号ＯＤＴが活性化した場合である。本実施形態では、データ端子２１の終端レベルがＶＤＤであることから、プルダウンバッファ回路２００については終端抵抗器としては使用しない。インピーダンスコードＲＯＮＣ，ＯＤＴＣは固定的である必要はなく、モードレジスタ４２の設定値によって切り替え可能とすることが好ましい。
【００６８】
インピーダンスコードＲＯＮＣ，ＯＤＴＣのいずれを選択するかは、セレクタに入力される終端信号ＩＯＤＴ、ドライブ信号ＤＲＶ及びディセーブル信号ＤＩＳの組み合わせによって定められる。終端信号ＩＯＤＴはＯＤＴ動作を行う際にローレベルに活性化される信号であり、ＯＤＴ端子３３に入力される終端信号ＯＤＴに基づいて活性化する。ドライブ信号ＤＲＶは、リードデータＤＱの出力動作を行う際にハイレベルに活性化される信号である。ディセーブル信号ＤＩＳは、出力バッファ回路７０をハイインピーダンス状態とする場合に活性化される信号である。インピーダンスコードＲＯＮＣ，ＯＤＴＣの選択は、図１２に示す真理値表にしたがって行われる。本発明においては、インピーダンスコードＯＤＴＣが選択されている状態を「第１の制御状態」、インピーダンスコードＲＯＮＣが選択されている状態を「第２の制御状態」と呼ぶことがある。また、インピーダンス制御回路５００を「第２の制御回路」と呼ぶことがある。
【００６９】
ドライブ信号ＤＲＶは、図４に示したタイミング制御回路３５０によって生成される信号である。タイミング制御回路３５０は、リードデータＤＱの出力タイミングに合わせてドライブ信号ＤＲＶを活性化させることにより、ＯＤＴ動作を行っている出力バッファ回路７０をリードデータＤＱの出力動作に切り替え、或いは、ハイインピーダンス状態である出力バッファ回路７０をリードデータＤＱの出力動作に切り替える。当然ながらその逆の制御、つまり、リードデータＤＱの出力動作を行っている出力バッファ回路７０をＯＤＴ動作に切り替え、或いは、ハイインピーダンス状態に切り替える制御も行う。本発明においては、タイミング制御回路３５０を「第３の制御回路」と呼ぶことがある。
【００７０】
セレクタ５１０によって選択されたインピーダンスコードＲＯＮＣ又はＯＤＴＣは、デコーダ５２０に供給される。デコーダ５２０は、これに基づいて活性化させる選択信号ＳＥＬ１〜ＳＥＬ７の本数を制御する。上述の通り、選択信号ＳＥＬ１〜ＳＥＬ７はそれぞれ対応する単位バッファ回路１１０〜１７０，２１０〜２７０を活性化させるための信号であることから、活性化される選択信号ＳＥＬ１〜ＳＥＬ７の本数が多いほど、オン状態であるプルアップバッファ回路１００又はプルダウンバッファ回路２００のインピーダンスが低くなる。本発明においては、選択信号ＳＥＬ１〜ＳＥＬ７を「第２の制御信号」と呼ぶことがある。
【００７１】
図１３は、リードデータＤＱの出力動作を説明するためのタイミング図である。
【００７２】
図１３に示す例では、時刻ｔ２０にストローブ信号ＤＱＳＴ／ＤＱＳＢのクロッキングが開始され、その１クロックサイクル後である時刻ｔ２１からリードデータＤＱの出力が開始されている。リードデータＤＱの出力動作は時刻ｔ２２にて終了する。したがって、時刻ｔ２１以前の期間である制御期間Ｔ１，Ｔ３、並びに、時刻ｔ２２以降の期間である制御期間Ｔ４においては、データ端子２１のレベルをＶＤＤとする必要がある。
【００７３】
これを実現するためには、制御期間Ｔ１，Ｔ３，Ｔ４においてはプルアップバッファ回路１００のみをオンさせることによってＯＤＴ動作を実行するか、或いは、プルアップバッファ回路１００及びプルダウンバッファ回路２００の両方をオフさせることによってデータ端子２１をハイインピーダンス状態とする必要がある。ＯＤＴ動作を行う場合には、プルアップバッファ回路１００のインピーダンスをインピーダンスコードＯＤＴＣに基づいて制御する必要がある。上述の通り、インピーダンスコードＯＤＴＣに基づくインピーダンスの制御は、活性化させる単位バッファ回路１１０〜１７０の数を選択することにより行う。
【００７４】
一方、時刻ｔ２１〜ｔ２２の期間である制御期間Ｔ２においては、出力すべきリードデータＤＱの論理レベルに基づいて、プルアップバッファ回路１００及びプルダウンバッファ回路２００の一方をオン、他方をオフとする必要がある。リードデータＤＱの出力動作を行う場合には、プルアップバッファ回路１００のインピーダンスをインピーダンスコードＲＯＮＣに基づいて制御する必要がある。インピーダンスコードＲＯＮＣに基づくインピーダンスの制御についても、活性化させる単位バッファ回路１１０〜１７０，２１０〜２７０の数を選択することにより行う。
【００７５】
ここで、リードデータＤＱの出力を開始するタイミングは、時刻ｔ２１に正確に合わせる必要がある。かかるタイミング制御は、シリアライザ３００によって正確に制御される。これに対し、プルアップバッファ回路１００のインピーダンスをインピーダンスコードＯＤＴＣに基づくインピーダンスから、インピーダンスコードＲＯＮＣに基づくインピーダンスに切り替えるタイミングは、必ずしも時刻ｔ２１に正確に合わせる必要はない。これは、時刻ｔ２０以前の制御期間Ｔ１におけるデータ端子２１のレベルと、時刻ｔ２０〜ｔ２１の制御期間Ｔ３におけるデータ端子２１のレベルが等しいからであり、この期間内であれば、プルダウンバッファ回路２００のインピーダンスを変化させても、半導体装置１０に接続された他の半導体デバイスに実質的に影響を与えないからである。
【００７６】
したがって、選択信号ＳＥＬ１〜ＳＥＬ７が変化するタイミングは、時刻ｔ２０〜ｔ２１の制御期間Ｔ３内であればいつでも良く、出力クロック信号ＬＣＬＫを用いた厳密なタイミング制御が不要となる。その結果、図４に示すように、プルアップバッファ回路１００及びプルダウンバッファ回路２００のインピーダンスを指定する選択信号ＳＥＬ１〜ＳＥＬ７をシリアライザ３００ではなく、これらバッファ回路１００，２００の直前に設けられた出力制御回路４００Ｐ，４００Ｎに入力することが可能となる。図１３においては、選択信号ＳＥＬの変化を模式的に２値で表している。図１３において選択信号ＳＥＬがローレベルであるのは、インピーダンスコードＯＤＴＣが選択されていることを意味し、選択信号ＳＥＬがハイレベルであるのは、インピーダンスコードＲＯＮＣが選択されていることを意味する。
【００７７】
図１４は、他の例によるリードデータＤＱの出力動作を説明するためのタイミング図である。図１４に示す例では、時刻ｔ３０にストローブ信号ＤＱＳＴ／ＤＱＳＢのクロッキングが開始され、その２クロックサイクル後である時刻ｔ３１からリードデータＤＱの出力が開始されている。リードデータＤＱの出力動作は時刻ｔ３２にて終了する。このように、いわゆるプリアンブルの期間が長くなると、プルアップバッファ回路１００のインピーダンスを切り替えるタイミングマージンもその分拡大する。
【００７８】
図１５は比較例によるタイミング図である。
【００７９】
図１５に示す例では、時刻ｔ４０にストローブ信号ＤＱＳＴ／ＤＱＳＢのクロッキングが開始され、その１クロックサイクル後である時刻ｔ４１からリードデータＤＱの出力が開始されている。リードデータＤＱの出力動作は時刻ｔ４２にて終了する。本例では、図３を用いて説明したように、データ端子２１の終端レベルがＶＤＤ／２に設定されている。この場合、出力バッファ回路７０のインピーダンスを切り替えるタイミングは、リードデータＤＱの出力を開始するタイミングと正確に一致する必要がある。このことは、出力バッファ回路７０のインピーダンスを切り替えるための信号をシリアライザに入力する必要があることを意味する。図１５においては、プルアップバッファ回路１００のインピーダンスを切り替えるための信号をＯＥＰ、プルダウンバッファ回路２００のインピーダンスを切り替えるための信号をＯＥＮと表記している。このように、本例では信号ＯＥＰ，ＯＥＮをシリアライザに入力する必要があるため、そのタイミングマージンはプリアンブルの期間の長さにかかわらずシビアとなる。図１５に示すｔＳはセットアップマージン、ｔＨはホールドマージンである。
【００８０】
これに対し、本実施形態ではこのような問題がなく、十分な余裕を持ってインピーダンスの切り替えを行うことが可能となる。
【００８１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８２】
例えば、上記実施形態では、シリアライザ３００から出力される信号として相補の信号ＤＴ／ＤＣを用いているが、本発明においては相補の信号を用いることは必須でない。したがって、シングルエンド方式である１ビットの２値信号を用いても構わない。
【００８３】
また、上記実施形態では、終端レベルをＶＤＤレベルとしているが、逆にＶＳＳレベルとしても構わない。
【符号の説明】
【００８４】
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ データコントローラ
１６ ＦＩＦＯ回路
１７ データ入出力回路
１８ ストローブ回路
１９ ストローブコントローラ
２１ データ端子
２２，２３ ストローブ端子
２４，２５ クロック端子
２６ クロックイネーブル端子
２７ アドレス端子
２８ コマンド端子
２９ アラート端子
３０，３１ 電源端子
３２ データマスク端子
３３ ＯＤＴ端子
４０ クロックジェネレータ
４１ ＤＬＬ回路
４２ モードレジスタ
４３ コマンドデコーダ
４４ コントロールロジック回路
４５ 出力回路
４６ 電源回路
５０ ロウコントロール回路
５１ アドレスバッファ
５２ リフレッシュカウンタ
６０ カラムコントロール回路
６１ アドレスバッファ
６２ バーストカウンタ
７０ 出力バッファ回路
１００ プルアップバッファ回路
１１０〜１７０，２１０〜２７０ 単位バッファ回路
１１１〜１１６，２１１〜２１６ トランジスタ
２００ プルダウンバッファ回路
３００ シリアライザ
３０１〜３０８，３１１〜３１４，３２１〜３２４，３３１〜３３４ ゲート回路
３２０，３３０ トライステートバッファ回路
３４０ クロック分割回路
３５０ タイミング制御回路
３６０ ラッチ回路
３７０ レベルシフタ
３８１，３８２ 補償回路
３８３，３８４ 配線
３８５，３８６ 再生回路
４００Ｐ，４００Ｎ 出力制御回路
４１０Ｎ〜４７０Ｎ，４１０Ｐ〜４７０Ｐ 単位制御回路
４１１Ｎ，４１１Ｐ インピーダンス調整回路
４１３Ｎ，４１３Ｐ スルーレート調整回路
５００ インピーダンス制御回路
５１０ セレクタ
５２０ デコーダ
ＤＱ リードデータ
ＤＱＳＴ，ＤＱＳＢ ストローブ信号
ＤＴ／ＤＣ 相補データ
ＯＤＴＣ，ＲＯＮＣ インピーダンスコード
ＳＥＬ１〜ＳＥＬ７ 選択信号
【技術分野】
【０００１】
本発明は半導体装置及びその制御方法に関し、特に、出力バッファ回路を備えた半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体デバイスにおいては、データ信号を半導体デバイスの外部に出力する出力バッファ回路が設けられている。特に、汎用性の高い半導体デバイスにおいては、出力バッファ回路のインピーダンスを切り替え可能に構成されていることがある（特許文献１参照）。
【０００３】
特許文献１に開示されるように、出力バッファ回路はＰチャンネル型ＭＯＳトランジスタによって構成されるプルアップバッファ回路と、Ｎチャンネル型ＭＯＳトランジスタによって構成されるプルダウンバッファ回路とが直列接続された構成を有している。データ端子は、プルアップバッファ回路とプルダウンバッファ回路の接点に接続される。そして、データ端子からハイレベルのデータ信号を出力する場合には、プルアップバッファ回路がオン、プルダウンバッファ回路がオフとなるよう制御され、逆に、データ端子からローレベルのデータ信号を出力する場合には、プルアップバッファ回路がオフ、プルダウンバッファ回路がオンとなるよう制御される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２０３４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、データ端子からデータ信号を出力しない期間においては、出力バッファ回路をハイインピーダンス状態とするか、或いは、所定のインピーダンスを持った終端抵抗器として機能させる必要がある。出力バッファ回路を終端抵抗器として機能は、ＯＤＴ（On Die Termination）と呼ばれる。
【０００６】
出力バッファ回路をハイインピーダンス状態とするためには、プルアップバッファ回路とプルダウンバッファ回路の両方をオフさせる必要がある。また、ＤＤＲ３（Double Data Rate 3）仕様のＳＤＲＡＭ（Synchronous DRAM）では、出力バッファ回路をＯＤＴ動作させる場合、プルアップバッファ回路とプルダウンバッファ回路の両方をオンさせる必要がある。このように、ＤＤＲ３仕様のＳＤＲＡＭでは、プルアップバッファ回路のみをオンさせるケース、プルダウンバッファ回路のみをオンさせるケース、両方のバッファ回路をオンさせるケース、さらには、両方のバッファ回路をオフさせるケースの合計４通りのケースに対応する必要がある。したがって、プルアップバッファ回路の動作とプルダウンバッファ回路の動作は、互いに独立して制御可能である必要があった。
【０００７】
また、ＤＤＲ３仕様のＳＤＲＡＭにおいては、データ端子の終端レベルがＶＤＤ／２であるため、出力バッファ回路をハイインピーダンス状態又はＯＤＴ状態からデータ信号の出力状態に移行させるタイミングをクロック信号に正確に同期させる必要ある。このため、出力バッファ回路をハイインピーダンス状態又はＯＤＴ状態とするための制御信号は、クロック信号に同期してデータ信号を生成するシリアライザに入力する必要があり、制御信号のタイミングマージンが少ないという問題があった。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、データ端子と、第１の電源ラインと前記データ端子との間に接続された第１のバッファ回路と、第２の電源ラインと前記データ端子との間に接続された第２のバッファ回路と、前記データ端子からデータ信号の出力を開始する開始タイミング以前の期間においては前記第１のバッファ回路をオン、前記第２のバッファ回路をオフに制御し、前記開始タイミング以降の期間においては前記データ端子から出力すべきデータの論理レベルに基づいて前記第１及び第２のバッファ回路の一方をオン、他方をオフに制御する第１の制御回路と、第１の制御状態においては前記第１のバッファ回路のインピーダンスを第１の値に設定し、第２の制御状態においては前記第１及び第２のバッファ回路の前記一方のインピーダンスを第２の値に設定する第２の制御回路と、前記開始タイミングよりも前の準備タイミング以前においては前記第２の制御回路を前記第１の制御状態とし、前記開始タイミング以降においては前記第２の制御回路を前記第２の制御状態とする第３の制御回路と、を備え、前記第３の制御回路は、前記準備タイミングから前記開始タイミングまでの期間において、前記第２の制御回路を前記第１の制御状態から前記第２の制御状態に遷移させることを特徴とする。
【０００９】
本発明による半導体装置の制御方法は、第１の制御期間においては、第１及び第２の電源ライン間に直列接続された第１及び第２のバッファ回路のうち、前記第１のバッファ回路をオン又はオフ、前記第２のバッファ回路をオフとし、第２の制御期間においては、前記第１及び第２のバッファ回路間に接続されたデータ端子から出力すべきデータの論理レベルに基づいて、前記第１及び第２のバッファ回路の一方をオン、他方をオフとし、前記第１の制御期間においては、前記第１のバッファ回路のインピーダンスを第１の値に設定し、前記第２の制御期間においては、前記第１及び第２のバッファ回路の前記一方のインピーダンスを第２の値に設定し、前記第１の制御期間の終了から前記第２の期間の開始までの期間である第３の制御期間中に、前記第１のバッファ回路のインピーダンスを前記第１の値から前記第２の値に変化させることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、データ端子の終端レベルを中間レベルではなく第１の電源ラインのレベルとしていることから、第２の制御回路を前記第１の制御状態から第２の制御状態に移行させるタイミングをクロック信号に正確に同期させる必要がなくなる。これにより、第２の制御回路の動作マージンが大幅に拡大することから、高速動作を実現することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【図２】リード動作時におけるリードデータＤＱ及びストローブ信号ＤＱＳＴ，ＤＱＳＢの波形を示すタイミング図である。
【図３】比較例によるタイミング図である。
【図４】データ入出力回路１７の主要部を示す回路図である。
【図５】シリアライザ３００の回路図である。
【図６】プルアップバッファ回路１００、プルダウンバッファ回路２００及び出力制御回路４００Ｐ，４００Ｎの回路図である。
【図７】単位制御回路４１０Ｐの回路図である。
【図８】単位制御回路４１０Ｎの回路図である。
【図９】単位バッファ回路１１０の回路図である。
【図１０】単位バッファ回路２１０の回路図である。
【図１１】インピーダンス制御回路５００の構成を示すブロック図である。
【図１２】セレクタ５１０の動作を説明するための真理値表である。
【図１３】リードデータＤＱの出力動作を説明するためのタイミング図である。
【図１４】リードデータＤＱの出力動作を説明するための別のタイミング図である。
【図１５】比較例によるタイミング図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【００１４】
本実施形態による半導体装置１０は、１つの半導体チップに集積されたＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクに分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
【００１５】
メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してデータコントローラ１５に接続される。データコントローラ１５は、ＦＩＦＯ回路１６を介してデータ入出力回路１７に接続される。データ入出力回路１７は、データ端子２１を介してデータの入出力を行う回路ブロックである。
【００１６】
半導体装置１０にはデータ端子２１の他に、外部端子としてストローブ端子２２，２３、クロック端子２４，２５、クロックイネーブル端子２６、アドレス端子２７、コマンド端子２８、アラート端子２９、電源端子３０，３１、データマスク端子３２、ＯＤＴ端子３３などが設けられている。
【００１７】
ストローブ端子２２，２３は、それぞれストローブ信号ＤＱＳＴ，ＤＱＳＢを入出力するための端子である。ストローブ信号ＤＱＳＴ，ＤＱＳＢは相補の信号であり、データ端子２１を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、ストローブ信号ＤＱＳＴ，ＤＱＳＢがストローブ回路１８に供給され、ストローブ回路１８はこれらに基づいてデータ入出力回路１７の動作タイミングを制御する。これにより、データ端子２１を介して入力されるライトデータは、ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してデータ入出力回路１７に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ１９によってストローブ回路１８の動作が制御される。これにより、データ入出力回路１７からは、ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してリードデータが出力される。
【００１８】
クロック端子２４，２５は、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ，／ＣＫは、クロックジェネレータ４０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックジェネレータ４０は、クロックイネーブル端子２６を介して入力されるクロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。また、クロック端子２４，２５を介して供給された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路４１にも供給される。ＤＬＬ回路４１は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成する回路である。出力クロック信号ＬＣＬＫは、データ入出力回路１７によるリードデータの出力タイミングを規定するタイミング信号として用いられる。
【００１９】
アドレス端子２７は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウコントロール回路５０、カラムコントロール回路６０、モードレジスタ４２、コマンドデコーダ４３などに供給される。ロウコントロール回路５０は、アドレスバッファ５１やリフレッシュカウンタ５２などを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ１２を制御する。また、カラムコントロール回路６０は、アドレスバッファ６１やバーストカウンタ６２などを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ１３を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ４２に供給され、これによってモードレジスタ４２の内容が更新される。モードレジスタ４２には、後述するインピーダンスコードＲＯＮＣ，ＯＤＴＣなどが設定される。
【００２０】
コマンド端子２８は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、パリティ信号ＰＲＴＹ及びリセット信号ＲＳＴなどが供給される端子である。これらのコマンド信号ＣＭＤはコマンドデコーダ４３に供給され、コマンドデコーダ４３はこれらコマンド信号ＣＭＤに基づいて内部コマンドＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤはコントロールロジック回路４４に供給される。コントロールロジック回路４４は、内部コマンド信号ＩＣＭＤに基づいて、ロウコントロール回路５０、カラムコントロール回路６０などの動作を制御する。
【００２１】
コマンドデコーダ４３には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック回路４４及び出力回路４５を介してアラート信号ＡＬＲＴを出力する。アラート信号ＡＬＲＴはアラート端子２９を介して外部に出力される。
【００２２】
電源端子３０，３１は、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子３０，３１を介して供給された電源電位ＶＤＤ，ＶＳＳは、電源回路４６に供給される。電源回路４６は、電源電位ＶＤＤ，ＶＳＳに基づき、各種内部電位を生成する回路ブロックである。電源回路４６によって生成される内部電位としては、昇圧電位ＶＰＰ、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦなどが含まれる。昇圧電位ＶＰＰは電源電位ＶＤＤを昇圧することによって生成され、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦは外部電位ＶＤＤを降圧することによって生成される。
【００２３】
昇圧電圧ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。電源電圧ＶＰＥＲＩは、ロウコントロール回路５０、カラムコントロール回路６０などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位ＶＤＤよりも電圧の低い電源電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。また、基準電位ＶＲＥＦは、データ入出力回路１７において用いられる電位である。
【００２４】
データマスク端子３２及びＯＤＴ端子３３は、それぞれデータマスク信号ＤＭ及び終端信号ＯＤＴが供給される端子である。データマスク信号ＤＭ及び終端信号ＯＤＴはデータ入出力回路１７に供給される。データマスク信号ＤＭは、ライトデータ及びリードデータの一部をマスクする場合に活性化される信号であり、終端信号ＯＤＴはデータ入出力回路１７に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。
【００２５】
以上が本実施形態による半導体装置１０の全体構造である。以下、データ入出力回路１７に着目して、本実施形態による半導体装置１０についてより詳細に説明を進める。
【００２６】
図２は、リード動作時におけるリードデータＤＱ及びストローブ信号ＤＱＳＴ，ＤＱＳＢの波形を示すタイミング図である。
【００２７】
図２に示す例ではバースト長が８ビットであり、時刻ｔ１１から時刻ｔ１２までの期間においてリードデータＤＱがシリアルに出力されている。ここで、バースト長とは、１回のロウアクセスに基づいてシリアルに出力する（又は入力される）データＤＱのビット数を意味する。基本的にいわゆるプリフェッチ数と一致し、ＤＤＲ４（Double Data Rate 4）型のＳＤＲＡＭ（Synchronous DRAM）においては８ビットである。
【００２８】
図２に示すように、時刻ｔ１１以前においては、リードデータＤＱを出力すべきデータ端子２１のレベルがＶＤＤレベルに固定されている。同様に、ストローブ信号ＤＱＳＴ，ＤＱＳＢを入力すべきストローブ端子２２，２３のレベルもＶＤＤレベルに固定されているが、バースト出力が開始される時刻ｔ１１よりも以前の時刻ｔ１０からストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングが開始される。ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングとは、ストローブ信号ＤＱＳＴ，ＤＱＳＢの一方がＶＤＤレベル、他方がＶＳＳレベルである相補信号となり、１／２クロックサイクルごとに両者のレベルが反転する状態を指す。時刻ｔ１０から時刻ｔ１１までの期間Ｐは、リードデータＤＱのバースト出力を実行する前のプリアンプル期間に相当する。本発明においては、ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングが開始される時刻ｔ１０を「準備タイミング」と呼び、バースト出力が開始される時刻ｔ１１を「開始タイミング」と呼ぶことがある。
【００２９】
そして、時刻ｔ１１になると、ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングに同期してリードデータＤＱがバースト出力される。図２では、Ｄ０〜Ｄ７からなる８ビットがこの順にバースト出力されている。時刻ｔ１２にバースト出力が完了すると、端子２１〜２３のレベルがＶＤＤレベルに戻る。
【００３０】
このように、本実施形態では、リードデータＤＱがバースト出力される期間（時刻ｔ１１〜時刻ｔ１２）以外の期間においては、データ端子２１のレベルがＶＤＤレベルに固定される。特に、時刻ｔ１０以前の期間において終端信号ＯＤＴが活性化している場合、予め定められたインピーダンスにてデータ端子２１がＶＤＤレベルに駆動される。一方、時刻ｔ１０以前の期間において終端信号ＯＤＴが活性化していない場合、データ端子２１はハイインピーダンス状態とされる。この場合、データ端子２１のレベルは、当該半導体装置１０とは異なる他のデバイスによってＶＤＤレベルに駆動される。また、時刻ｔ１０〜時刻ｔ１１の期間は、ＯＤＴ動作を行う必要のない期間であるが、データ端子２１のレベルはＶＤＤレベルである必要がある。
【００３１】
図３は、比較例によるタイミング図である。図３に示す例では、リードデータＤＱを出力すべきデータ端子２１のレベルが時刻ｔ１１以前においてＶＲＥＦレベルに固定されている。ＶＲＥＦレベルとは、ＶＤＤレベルとＶＳＳレベルの中間レベルであり、したがって、
ＶＲＥＦ＝（ＶＤＤ＋ＶＳＳ）／２
と定義することができる。同様に、時刻ｔ１０以前においては、ストローブ信号ＤＱＳＴ，ＤＱＳＢもＶＲＥＦレベルに固定されている。そして、時刻ｔ１０から時刻ｔ１２の期間においてストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングが行われる。
【００３２】
図４は、データ入出力回路１７の主要部を示す回路図である。
【００３３】
図４に示すように、データ入出力回路１７には、プルアップバッファ回路１００及びプルダウンバッファ回路２００からなる出力バッファ回路７０が含まれている。プルアップバッファ回路１００は電源電位ＶＤＤが供給される電源ラインとデータ端子２１との間に接続されており、プルダウンバッファ回路２００は、接地電位ＶＳＳが供給される電源ラインとデータ端子２１との間に接続されている。図４においてはプルアップバッファ回路１００を１個のＰチャンネル型ＭＯＳトランジスタのシンボルマークで示しているが、実際には複数のＰチャンネル型ＭＯＳトランジスタが並列接続された構成を有している。同様に、図４においてはプルダウンバッファ回路２００を１個のＮチャンネル型ＭＯＳトランジスタのシンボルマークで示しているが、実際には複数のＮチャンネル型ＭＯＳトランジスタが並列接続された構成を有している。プルアップバッファ回路１００及びプルダウンバッファ回路２００の具体的な回路構成については後述する。
【００３４】
データ入出力回路１７には、プルアップバッファ回路１００及びプルダウンバッファ回路２００のオン／オフを制御するシリアライザ３００が設けられている。シリアライザ３００は、パラレルに供給される相補の内部データ信号ＤＡＴ０／ＤＡＣ０〜ＤＡＴ３／ＤＡＣ３をシリアルな相補データＤＴ／ＤＣに変換する。内部データ信号ＤＡＴ０／ＤＡＣ０〜ＤＡＴ３／ＤＡＣ３は、メモリセルアレイ１１から読み出されたリードデータであり、データコントローラ１５及びＦＩＦＯ回路１６を介してシリアライザ３００に供給される。
【００３５】
図５は、シリアライザ３００の回路図である。
【００３６】
図５に示すように、シリアライザ３００は、３入力のＮＡＮＤゲート回路３０１〜３０８と、２入力のＡＮＤゲート回路３１１〜３１４と、トライステートバッファ回路３２０，３３０とを備えている。ＮＡＮＤゲート回路３０１〜３０８の第１の入力ノードには、対応する内部データ信号ＤＡＴ０／ＤＡＣ０〜ＤＡＴ３／ＤＡＣ３がそれぞれ供給される。また、ＮＡＮＤゲート回路３０１〜３０４の第２の入力ノードにはライズクロック信号ＣＬＫＲが供給され、ＮＡＮＤゲート回路３０５〜３０８の第２の入力ノードにはフォールクロック信号ＣＬＫＦが供給される。さらに、ＮＡＮＤゲート回路３０１，３０２の第３の入力ノードにはイネーブル信号ＥＮ０が供給され、ＮＡＮＤゲート回路３０３，３０４の第３の入力ノードにはイネーブル信号ＥＮ１が供給され、ＮＡＮＤゲート回路３０５，３０６の第３の入力ノードにはイネーブル信号ＥＮ２が供給され、ＮＡＮＤゲート回路３０７，３０８の第３の入力ノードにはイネーブル信号ＥＮ３が供給される。
【００３７】
ライズクロック信号ＣＬＫＲとフォールクロック信号ＣＬＫＦは互いに相補の信号であり、図４に示すクロック分割回路３４０によって生成される。クロック分割回路３４０は、ＤＬＬ回路４１によって生成された出力クロック信号ＬＣＬＫに基づいて、相補のライズクロック信号ＣＬＫＲとフォールクロック信号ＣＬＫＦを生成する。
【００３８】
イネーブル信号ＥＮ０〜ＥＮ３は、図４に示すタイミング制御回路３５０によって生成される信号である。タイミング制御回路３５０は、制御信号ＣＮＴに基づき、出力クロック信号ＬＣＬＫに同期した各種信号を生成する回路ブロックである。タイミング制御回路３５０が生成する信号としては、イネーブル信号ＥＮ０〜ＥＮ３の他にドライブ信号ＤＲＶが含まれる。少なくとも、イネーブル信号ＥＮ０とイネーブル信号ＥＮ１は同時に活性化することがなく、イネーブル信号ＥＮ２とイネーブル信号ＥＮ３は同時に活性化することがない。これにより、ＮＡＮＤゲート回路３０１〜３０８の出力信号は、いずれか１つのみがローレベルとなり、他の７つは全てハイレベルとなる。
【００３９】
ＮＡＮＤゲート回路３０１〜３０８の出力信号は、ＡＮＤゲート回路３１１〜３１４の対応する入力ノードに供給される。具体的には、ＡＮＤゲート回路３１１にはＮＡＮＤゲート回路３０１，３０３の出力信号が供給され、ＡＮＤゲート回路３１２にはＮＡＮＤゲート回路３０２，３０４の出力信号が供給され、ＡＮＤゲート回路３１３にはＮＡＮＤゲート回路３０５，３０７の出力信号が供給され、ＡＮＤゲート回路３１４にはＮＡＮＤゲート回路３０６，３０８の出力信号が供給される。これにより、ＡＮＤゲート回路３１１〜３１４の出力信号は、いずれか１つのみがローレベルとなり、他の３つは全てハイレベルとなる。
【００４０】
ＡＮＤゲート回路３１１，３１２の出力信号ＤＡＲはトライステートバッファ回路３２０に供給され、ＡＮＤゲート回路３１３，３１４の出力信号ＤＡＦはトライステートバッファ回路３３０に供給される。
【００４１】
トライステートバッファ回路３２０は、電源電位ＶＰＥＲＩと接地電位ＶＳＳとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタ３２１及びＮチャンネル型ＭＯＳトランジスタ３２２と、電源電位ＶＰＥＲＩと接地電位ＶＳＳとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタ３２３及びＮチャンネル型ＭＯＳトランジスタ３２４とを備えている。トランジスタ３２１のゲート電極にはＡＮＤゲート回路３１２の出力信号が供給され、トランジスタ３２２のゲート電極にはＡＮＤゲート回路３１１の出力信号の反転信号が供給され、トランジスタ３２３のゲート電極にはＡＮＤゲート回路３１１の出力信号が供給され、トランジスタ３２４のゲート電極にはＡＮＤゲート回路３１２の出力信号の反転信号が供給される。トランジスタ３２１，３２２の接点であるノードＮ０からは相補データの一方の信号ＤＴが出力され、トランジスタ３２３，３２４の接点であるノードＮ１からは相補データの他方の信号ＤＣが出力される。
【００４２】
トライステートバッファ回路３３０は、電源電位ＶＰＥＲＩと接地電位ＶＳＳとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタ３３１及びＮチャンネル型ＭＯＳトランジスタ３３２と、電源電位ＶＰＥＲＩと接地電位ＶＳＳとの間に直列接続されたＰチャンネル型ＭＯＳトランジスタ３３３及びＮチャンネル型ＭＯＳトランジスタ３３４とを備えている。トランジスタ３３１のゲート電極にはＡＮＤゲート回路３１４の出力信号が供給され、トランジスタ３３２のゲート電極にはＡＮＤゲート回路３１３の出力信号の反転信号が供給され、トランジスタ３３３のゲート電極にはＡＮＤゲート回路３１３の出力信号が供給され、トランジスタ３３４のゲート電極にはＡＮＤゲート回路３１４の出力信号の反転信号が供給される。トランジスタ３３１，３３２の接点であるノードＮ２からは相補データの一方の信号ＤＴが出力され、トランジスタ３３３，３３４の接点であるノードＮ３からは相補データの他方の信号ＤＣが出力される。
【００４３】
トライステートバッファ回路３２０のノードＮ０とトライステートバッファ回路３３０のノードＮ２は、ワイヤードオア接続されている。同様に、トライステートバッファ回路３２０のノードＮ１とトライステートバッファ回路３３０のノードＮ３は、ワイヤードオア接続されている。
【００４４】
上述の通り、ＡＮＤゲート回路３１１〜３１４の出力信号は、いずれか１つのみがローレベルとなり、他の３つは全てハイレベルとなる。このため、トライステートバッファ回路３２０，３３０を構成するトランジスタのうち、必ず１つのＰチャンネル型ＭＯＳトランジスタと１つのＮチャンネル型ＭＯＳトランジスタだけがオンし、残りのトランジスタは全てオフとなる。例えば、ＡＮＤゲート回路３１１の出力信号がローレベルである場合、トランジスタ３２２，３２３のみがオンするため、ノードＮ０はローレベルに駆動され、ノードＮ１はハイレベルに駆動される。この場合、トライステートバッファ回路３３０のノードＮ２，Ｎ３はハイインピーダンス状態となる。
【００４５】
かかる構成により、イネーブル信号ＥＮ０〜ＥＮ３を順次ハイレベルに活性化させれば、シリアライザ３００によって、パラレルに入力される相補の内部データ信号ＤＡＴ０／ＤＡＣ０〜ＤＡＴ３／ＤＡＣ３がシリアルな相補データＤＴ／ＤＣに変換される。これにより、リードデータＤＱを出力する期間においては、出力すべきリードデータＤＱの論理レベルに基づき、相補データＤＴ／ＤＣによってプルアップバッファ回路１００及びプルダウンバッファ回路２００の一方がオン、他方がオフに制御される。一方、リードデータＤＱを出力しない期間、つまり、リードデータＤＱを出力する前の期間や、リードデータＤＱを出力した後の期間においては、プルアップバッファ回路１００がオン、プルダウンバッファ回路２００オフとなるよう、相補データＤＴ／ＤＣの論理が固定される。
【００４６】
以上がシリアライザ３００の回路構成及びその機能のである。本発明においては、シリアライザ３００を「第１の制御回路」と呼ぶことがある。また、相補データＤＴ／ＤＣを「第１の制御信号」と呼ぶことがある。
【００４７】
図４に示すように、相補データＤＴ／ＤＣは、ラッチ回路３６０にてラッチされるとともに、レベルシフタ３７０によってレベルシフトされる。レベルシフタ３７０は、相補データＤＴ／ＤＣの振幅をＶＰＥＲＩレベルからＶＤＤレベルにシフトするための回路である。これは、内部信号の振幅がＶＰＥＲＩレベルであるのに対し、半導体装置１０の外部に出力するリードデータは、振幅が外部電圧と等しいＶＤＤレベルである必要があるからである。レベルシフタ３７０から出力される相補データＤＴ／ＤＣは、補償回路３８１，３８２によって位相が補償された後、配線３８３，３８４を介して伝送される。
【００４８】
相補データＤＴ／ＤＣは、必ず一方がハイレベル、他方がローレベルとなる２値信号であることから、一対の相補信号によって１ビットのデータしか表現することができない。このことは、相補データＤＴ／ＤＣによって指定できるのは、プルアップバッファ回路１００をオン且つプルダウンバッファ回路２００をオフするか、プルアップバッファ回路１００をオフ且つプルダウンバッファ回路２００をオンするかの２通りしかないことを意味する。逆に言えば、プルアップバッファ回路１００とプルダウンバッファ回路２００の両方をオンさせたり、プルアップバッファ回路１００とプルダウンバッファ回路２００の両方をオフさせたりすることは、相補データＤＴ／ＤＣによっては不可能である。これらバッファ回路１００，２００の両方をオンさせたり、の両方をオフさせたりする動作、言い換えれば、バッファ回路１００，２００のイネーブル動作は、後述するインピーダンス制御回路５００によって行われる。
【００４９】
配線３８３，３８４を介して伝送された相補データＤＴ／ＤＣは、再生回路３８５，３８６によってシングルエンド形式の制御信号ＤＰ，ＤＮに変換される。制御信号ＤＰは出力制御回路４００Ｐに供給され、制御信号ＤＮは出力制御回路４００Ｎに供給される。出力制御回路４００Ｐはプルアップバッファ回路１００を制御するための回路ブロックであり、出力制御回路４００Ｎはプルダウンバッファ回路２００を制御するための回路ブロックである。図４においては、出力制御回路４００Ｐ，４００Ｎ内をいくつかのゲート回路のシンボルマークで示しているが、これは出力制御回路４００Ｐ，４００Ｎの機能を説明するためのイメージであり、実際の回路構成をそのまま示しているものではない。本発明においては、出力制御回路４００Ｐ，４００Ｎを「第４の制御回路」と呼ぶことがある。
【００５０】
図６は、プルアップバッファ回路１００、プルダウンバッファ回路２００及び出力制御回路４００Ｐ，４００Ｎの回路図である。
【００５１】
図６に示すように、プルアップバッファ回路１００は、電源電位ＶＤＤが供給される電源ラインとデータ端子２１との間に並列接続された複数の単位バッファ回路からなる。特に限定されるものではないが、本実施形態では７つの単位バッファ回路１１０〜１７０によってプルアップバッファ回路１００が構成されている。これら７つの単位バッファ回路１１０〜１７０は互いに同じインピーダンスを有しており、同時に活性化させる単位バッファ回路の数を選択することによって、プルアップバッファ回路１００のオン時のインピーダンスを選択することができる。各単位バッファ回路１１０〜１７０のインピーダンスは、図示しないキャリブレーション回路によって設計値（例えば２４０Ω）に調整される。キャリブレーションの結果は、後述するキャリブレーションコードＺＱＣＰとして得られる。図６においては、単位バッファ回路１１０〜１７０のそれぞれをＰチャンネル型ＭＯＳトランジスタのシンボルマークで示しているが、実際には各単位バッファ回路が１つのトランジスタで構成されているわけではない。
【００５２】
同様に、プルダウンバッファ回路２００は、接地電位ＶＳＳが供給される電源ラインとデータ端子２１との間に並列接続された複数の単位バッファ回路からなる。特に限定されるものではないが、本実施形態では７つの単位バッファ回路２１０〜２７０によってプルダウンバッファ回路２００が構成されている。これら７つの単位バッファ回路２１０〜２７０は互いに同じインピーダンスを有しており、同時に活性化させる単位バッファ回路の数を選択することによって、プルダウンバッファ回路２００のオン時のインピーダンスを選択することができる。各単位バッファ回路２１０〜２７０のインピーダンスは、図示しないキャリブレーション回路によって設計値（例えば２４０Ω）に調整される。キャリブレーションの結果は、後述するキャリブレーションコードＺＱＣＮとして得られる。図６においては、単位バッファ回路２１０〜２７０のそれぞれをＮチャンネル型ＭＯＳトランジスタのシンボルマークで示しているが、実際には各単位バッファ回路が１つのトランジスタで構成されているわけではない。
【００５３】
単位バッファ回路１１０〜１７０は、出力制御回路４００Ｐに含まれる単位制御回路４１０Ｐ〜４７０Ｐによってそれぞれ制御される。単位制御回路４１０Ｐ〜４７０Ｐは、制御信号ＤＰ及び対応する選択信号ＳＥＬ１〜ＳＥＬ７によって制御される。同様に、単位バッファ回路２１０〜２７０は、出力制御回路４００Ｎに含まれる単位制御回路４１０Ｎ〜４７０Ｎによってそれぞれ制御される。単位制御回路４１０Ｎ〜４７０Ｎは、制御信号ＤＮ及び対応する選択信号ＳＥＬ１〜ＳＥＬ７によって制御される。選択信号ＳＥＬ１〜ＳＥＬ７は、図４に示すインピーダンス制御回路５００によって生成される信号である。
【００５４】
図７は、単位制御回路４１０Ｐの回路図である。
【００５５】
図７に示すように、単位制御回路４１０Ｐは、選択信号ＳＥＬ１及び制御信号ＤＰを受けるＮＡＮＤゲート回路Ｇ１と、ゲート回路Ｇ１の出力を受けるインピーダンス調整回路４１１Ｐと、インピーダンス調整回路４１１Ｐの出力を受けるスルーレート調整回路４１３Ｐとを備える。インピーダンス調整回路４１１Ｐは、ゲート回路Ｇ１の出力がローレベルに活性化すると、キャリブレーションコードＺＱＣＰに基づいて複数ビットからなる制御信号４１２Ｐの１ビット以上を活性化させる。スルーレート調整回路４１３Ｐは、スルーレートコードＳＲＣＰに基づいて、活性化している制御信号４１２Ｐのビットの変化速度を調整する。そして、スルーレート調整回路４１３Ｐから出力される制御信号４１４Ｐが単位バッファ回路１１０に供給される。
【００５６】
他の単位制御回路４２０Ｐ〜４７０Ｐについても、それぞれ対応する選択信号ＳＥＬ２〜ＳＥＬ７が供給される他は、図７に示した単位制御回路４１０Ｐと同じ回路構成を有している。単位制御回路４２０Ｐ〜４７０Ｐから出力される制御信号４２４Ｐ〜４７４Ｐは、それぞれ対応する単位バッファ回路１２０〜１７０に供給される。
【００５７】
図８は、単位制御回路４１０Ｎの回路図である。
【００５８】
図８に示すように、単位制御回路４１０Ｎは、選択信号ＳＥＬ１及び制御信号ＤＮを受けるＮＡＮＤゲート回路Ｇ２と、ゲート回路Ｇ２の出力を受けるインピーダンス調整回路４１１Ｎと、インピーダンス調整回路４１１Ｎの出力を受けるスルーレート調整回路４１３Ｎとを備える。インピーダンス調整回路４１１Ｎは、ゲート回路Ｇ２の出力がハイレベルに活性化すると、キャリブレーションコードＺＱＣＮに基づいて複数ビットからなる制御信号４１２Ｎの１ビット以上を活性化させる。スルーレート調整回路４１３Ｎは、スルーレートコードＳＲＣＮに基づいて、活性化している制御信号４１２Ｎのビットの変化速度を調整する。そして、スルーレート調整回路４１３Ｎから出力される制御信号４１４Ｎが単位バッファ回路２１０に供給される。
【００５９】
他の単位制御回路４２０Ｎ〜４７０Ｎについても、それぞれ対応する選択信号ＳＥＬ２〜ＳＥＬ７が供給される他は、図８に示した単位制御回路４１０Ｎと同じ回路構成を有している。単位制御回路４２０Ｎ〜４７０Ｎから出力される制御信号４２４Ｎ〜４７４Ｎは、それぞれ対応する単位バッファ回路２２０〜２７０に供給される。
【００６０】
図９は、単位バッファ回路１１０の回路図である。
【００６１】
図９に示すように、単位バッファ回路１１０は、電源電位ＶＤＤが供給される電源ラインとデータ端子２１との間に並列接続された複数のＰチャンネル型ＭＯＳトランジスタ１１１〜１１６からなる。各トランジスタのゲート電極には、制御信号４１４Ｐを構成する各ビットＤＰ１１〜ＤＰ１６が供給される。これにより、制御信号４１４Ｐを構成する各ビットＤＰ１１〜ＤＰ１６のうち、ローレベルであるビットに対応するトランジスタがオンする。特に限定されるものではないが、これらトランジスタ１１１〜１１６のうち、トランジスタ１１１〜１１５のチャネル幅には２のべき乗の重み付がされている。これにより、トランジスタ１１１〜１１５はインピーダンスコードＺＱＣＰに基づいてオン／オフが指定される。トランジスタ１１６については、インピーダンスコードＺＱＣＰに関わらずオンする。
【００６２】
他の単位バッファ回路１２０〜１７０についても、それぞれ対応する制御信号４２４Ｐ〜４７４Ｐが供給される他は、単位バッファ回路１１０と同じ回路構成を有している。
【００６３】
図１０は、単位バッファ回路２１０の回路図である。
【００６４】
図１０に示すように、単位バッファ回路２１０は、接地電位ＶＳＳが供給される電源ラインとデータ端子２１との間に並列接続された複数のＮチャンネル型ＭＯＳトランジスタ２１１〜２１６からなる。各トランジスタのゲート電極には、制御信号４１４Ｎを構成する各ビットＤＮ１１〜ＤＮ１６が供給される。これにより、制御信号４１４Ｎを構成する各ビットＤＮ１１〜ＤＮ１６のうち、ハイレベルであるビットに対応するトランジスタがオンする。特に限定されるものではないが、これらトランジスタ２１１〜２１６のうち、トランジスタ２１１〜２１５のチャネル幅には２のべき乗の重み付がされている。これにより、トランジスタ２１１〜２１５はインピーダンスコードＺＱＣＮに基づいてオン／オフが指定される。トランジスタ２１６については、インピーダンスコードＺＱＣＮに関わらずオンする。
【００６５】
他の単位バッファ回路２２０〜２７０についても、それぞれ対応する制御信号４２４Ｎ〜４７４Ｎが供給される他は、単位バッファ回路２１０と同じ回路構成を有している。
【００６６】
図１１は、インピーダンス制御回路５００の構成を示すブロック図である。
【００６７】
図１１に示すように、インピーダンス制御回路５００は、インピーダンスコードＲＯＮＣ，ＯＤＴＣを受けるセレクタ５１０と、セレクタ５１０の出力をデコードするデコーダ５２０を含んでいる。インピーダンスコードＲＯＮＣは、プルアップバッファ回路１００及びプルダウンバッファ回路２００を出力回路として機能させる場合のインピーダンスを指定する信号である。一方、インピーダンスコードＯＤＴＣは、プルアップバッファ回路１００を終端抵抗器として機能させる場合のインピーダンスを指定する信号である。プルアップバッファ回路１００を終端抵抗器として機能させるのは、図１に示すＯＤＴ端子３３に入力される終端信号ＯＤＴが活性化した場合である。本実施形態では、データ端子２１の終端レベルがＶＤＤであることから、プルダウンバッファ回路２００については終端抵抗器としては使用しない。インピーダンスコードＲＯＮＣ，ＯＤＴＣは固定的である必要はなく、モードレジスタ４２の設定値によって切り替え可能とすることが好ましい。
【００６８】
インピーダンスコードＲＯＮＣ，ＯＤＴＣのいずれを選択するかは、セレクタに入力される終端信号ＩＯＤＴ、ドライブ信号ＤＲＶ及びディセーブル信号ＤＩＳの組み合わせによって定められる。終端信号ＩＯＤＴはＯＤＴ動作を行う際にローレベルに活性化される信号であり、ＯＤＴ端子３３に入力される終端信号ＯＤＴに基づいて活性化する。ドライブ信号ＤＲＶは、リードデータＤＱの出力動作を行う際にハイレベルに活性化される信号である。ディセーブル信号ＤＩＳは、出力バッファ回路７０をハイインピーダンス状態とする場合に活性化される信号である。インピーダンスコードＲＯＮＣ，ＯＤＴＣの選択は、図１２に示す真理値表にしたがって行われる。本発明においては、インピーダンスコードＯＤＴＣが選択されている状態を「第１の制御状態」、インピーダンスコードＲＯＮＣが選択されている状態を「第２の制御状態」と呼ぶことがある。また、インピーダンス制御回路５００を「第２の制御回路」と呼ぶことがある。
【００６９】
ドライブ信号ＤＲＶは、図４に示したタイミング制御回路３５０によって生成される信号である。タイミング制御回路３５０は、リードデータＤＱの出力タイミングに合わせてドライブ信号ＤＲＶを活性化させることにより、ＯＤＴ動作を行っている出力バッファ回路７０をリードデータＤＱの出力動作に切り替え、或いは、ハイインピーダンス状態である出力バッファ回路７０をリードデータＤＱの出力動作に切り替える。当然ながらその逆の制御、つまり、リードデータＤＱの出力動作を行っている出力バッファ回路７０をＯＤＴ動作に切り替え、或いは、ハイインピーダンス状態に切り替える制御も行う。本発明においては、タイミング制御回路３５０を「第３の制御回路」と呼ぶことがある。
【００７０】
セレクタ５１０によって選択されたインピーダンスコードＲＯＮＣ又はＯＤＴＣは、デコーダ５２０に供給される。デコーダ５２０は、これに基づいて活性化させる選択信号ＳＥＬ１〜ＳＥＬ７の本数を制御する。上述の通り、選択信号ＳＥＬ１〜ＳＥＬ７はそれぞれ対応する単位バッファ回路１１０〜１７０，２１０〜２７０を活性化させるための信号であることから、活性化される選択信号ＳＥＬ１〜ＳＥＬ７の本数が多いほど、オン状態であるプルアップバッファ回路１００又はプルダウンバッファ回路２００のインピーダンスが低くなる。本発明においては、選択信号ＳＥＬ１〜ＳＥＬ７を「第２の制御信号」と呼ぶことがある。
【００７１】
図１３は、リードデータＤＱの出力動作を説明するためのタイミング図である。
【００７２】
図１３に示す例では、時刻ｔ２０にストローブ信号ＤＱＳＴ／ＤＱＳＢのクロッキングが開始され、その１クロックサイクル後である時刻ｔ２１からリードデータＤＱの出力が開始されている。リードデータＤＱの出力動作は時刻ｔ２２にて終了する。したがって、時刻ｔ２１以前の期間である制御期間Ｔ１，Ｔ３、並びに、時刻ｔ２２以降の期間である制御期間Ｔ４においては、データ端子２１のレベルをＶＤＤとする必要がある。
【００７３】
これを実現するためには、制御期間Ｔ１，Ｔ３，Ｔ４においてはプルアップバッファ回路１００のみをオンさせることによってＯＤＴ動作を実行するか、或いは、プルアップバッファ回路１００及びプルダウンバッファ回路２００の両方をオフさせることによってデータ端子２１をハイインピーダンス状態とする必要がある。ＯＤＴ動作を行う場合には、プルアップバッファ回路１００のインピーダンスをインピーダンスコードＯＤＴＣに基づいて制御する必要がある。上述の通り、インピーダンスコードＯＤＴＣに基づくインピーダンスの制御は、活性化させる単位バッファ回路１１０〜１７０の数を選択することにより行う。
【００７４】
一方、時刻ｔ２１〜ｔ２２の期間である制御期間Ｔ２においては、出力すべきリードデータＤＱの論理レベルに基づいて、プルアップバッファ回路１００及びプルダウンバッファ回路２００の一方をオン、他方をオフとする必要がある。リードデータＤＱの出力動作を行う場合には、プルアップバッファ回路１００のインピーダンスをインピーダンスコードＲＯＮＣに基づいて制御する必要がある。インピーダンスコードＲＯＮＣに基づくインピーダンスの制御についても、活性化させる単位バッファ回路１１０〜１７０，２１０〜２７０の数を選択することにより行う。
【００７５】
ここで、リードデータＤＱの出力を開始するタイミングは、時刻ｔ２１に正確に合わせる必要がある。かかるタイミング制御は、シリアライザ３００によって正確に制御される。これに対し、プルアップバッファ回路１００のインピーダンスをインピーダンスコードＯＤＴＣに基づくインピーダンスから、インピーダンスコードＲＯＮＣに基づくインピーダンスに切り替えるタイミングは、必ずしも時刻ｔ２１に正確に合わせる必要はない。これは、時刻ｔ２０以前の制御期間Ｔ１におけるデータ端子２１のレベルと、時刻ｔ２０〜ｔ２１の制御期間Ｔ３におけるデータ端子２１のレベルが等しいからであり、この期間内であれば、プルダウンバッファ回路２００のインピーダンスを変化させても、半導体装置１０に接続された他の半導体デバイスに実質的に影響を与えないからである。
【００７６】
したがって、選択信号ＳＥＬ１〜ＳＥＬ７が変化するタイミングは、時刻ｔ２０〜ｔ２１の制御期間Ｔ３内であればいつでも良く、出力クロック信号ＬＣＬＫを用いた厳密なタイミング制御が不要となる。その結果、図４に示すように、プルアップバッファ回路１００及びプルダウンバッファ回路２００のインピーダンスを指定する選択信号ＳＥＬ１〜ＳＥＬ７をシリアライザ３００ではなく、これらバッファ回路１００，２００の直前に設けられた出力制御回路４００Ｐ，４００Ｎに入力することが可能となる。図１３においては、選択信号ＳＥＬの変化を模式的に２値で表している。図１３において選択信号ＳＥＬがローレベルであるのは、インピーダンスコードＯＤＴＣが選択されていることを意味し、選択信号ＳＥＬがハイレベルであるのは、インピーダンスコードＲＯＮＣが選択されていることを意味する。
【００７７】
図１４は、他の例によるリードデータＤＱの出力動作を説明するためのタイミング図である。図１４に示す例では、時刻ｔ３０にストローブ信号ＤＱＳＴ／ＤＱＳＢのクロッキングが開始され、その２クロックサイクル後である時刻ｔ３１からリードデータＤＱの出力が開始されている。リードデータＤＱの出力動作は時刻ｔ３２にて終了する。このように、いわゆるプリアンブルの期間が長くなると、プルアップバッファ回路１００のインピーダンスを切り替えるタイミングマージンもその分拡大する。
【００７８】
図１５は比較例によるタイミング図である。
【００７９】
図１５に示す例では、時刻ｔ４０にストローブ信号ＤＱＳＴ／ＤＱＳＢのクロッキングが開始され、その１クロックサイクル後である時刻ｔ４１からリードデータＤＱの出力が開始されている。リードデータＤＱの出力動作は時刻ｔ４２にて終了する。本例では、図３を用いて説明したように、データ端子２１の終端レベルがＶＤＤ／２に設定されている。この場合、出力バッファ回路７０のインピーダンスを切り替えるタイミングは、リードデータＤＱの出力を開始するタイミングと正確に一致する必要がある。このことは、出力バッファ回路７０のインピーダンスを切り替えるための信号をシリアライザに入力する必要があることを意味する。図１５においては、プルアップバッファ回路１００のインピーダンスを切り替えるための信号をＯＥＰ、プルダウンバッファ回路２００のインピーダンスを切り替えるための信号をＯＥＮと表記している。このように、本例では信号ＯＥＰ，ＯＥＮをシリアライザに入力する必要があるため、そのタイミングマージンはプリアンブルの期間の長さにかかわらずシビアとなる。図１５に示すｔＳはセットアップマージン、ｔＨはホールドマージンである。
【００８０】
これに対し、本実施形態ではこのような問題がなく、十分な余裕を持ってインピーダンスの切り替えを行うことが可能となる。
【００８１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８２】
例えば、上記実施形態では、シリアライザ３００から出力される信号として相補の信号ＤＴ／ＤＣを用いているが、本発明においては相補の信号を用いることは必須でない。したがって、シングルエンド方式である１ビットの２値信号を用いても構わない。
【００８３】
また、上記実施形態では、終端レベルをＶＤＤレベルとしているが、逆にＶＳＳレベルとしても構わない。
【符号の説明】
【００８４】
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ データコントローラ
１６ ＦＩＦＯ回路
１７ データ入出力回路
１８ ストローブ回路
１９ ストローブコントローラ
２１ データ端子
２２，２３ ストローブ端子
２４，２５ クロック端子
２６ クロックイネーブル端子
２７ アドレス端子
２８ コマンド端子
２９ アラート端子
３０，３１ 電源端子
３２ データマスク端子
３３ ＯＤＴ端子
４０ クロックジェネレータ
４１ ＤＬＬ回路
４２ モードレジスタ
４３ コマンドデコーダ
４４ コントロールロジック回路
４５ 出力回路
４６ 電源回路
５０ ロウコントロール回路
５１ アドレスバッファ
５２ リフレッシュカウンタ
６０ カラムコントロール回路
６１ アドレスバッファ
６２ バーストカウンタ
７０ 出力バッファ回路
１００ プルアップバッファ回路
１１０〜１７０，２１０〜２７０ 単位バッファ回路
１１１〜１１６，２１１〜２１６ トランジスタ
２００ プルダウンバッファ回路
３００ シリアライザ
３０１〜３０８，３１１〜３１４，３２１〜３２４，３３１〜３３４ ゲート回路
３２０，３３０ トライステートバッファ回路
３４０ クロック分割回路
３５０ タイミング制御回路
３６０ ラッチ回路
３７０ レベルシフタ
３８１，３８２ 補償回路
３８３，３８４ 配線
３８５，３８６ 再生回路
４００Ｐ，４００Ｎ 出力制御回路
４１０Ｎ〜４７０Ｎ，４１０Ｐ〜４７０Ｐ 単位制御回路
４１１Ｎ，４１１Ｐ インピーダンス調整回路
４１３Ｎ，４１３Ｐ スルーレート調整回路
５００ インピーダンス制御回路
５１０ セレクタ
５２０ デコーダ
ＤＱ リードデータ
ＤＱＳＴ，ＤＱＳＢ ストローブ信号
ＤＴ／ＤＣ 相補データ
ＯＤＴＣ，ＲＯＮＣ インピーダンスコード
ＳＥＬ１〜ＳＥＬ７ 選択信号
【特許請求の範囲】
【請求項１】
データ端子と、
第１の電源ラインと前記データ端子との間に接続された第１のバッファ回路と、
第２の電源ラインと前記データ端子との間に接続された第２のバッファ回路と、
前記データ端子からデータ信号の出力を開始する開始タイミング以前の期間においては前記第１のバッファ回路をオン、前記第２のバッファ回路をオフに制御し、前記開始タイミング以降の期間においては前記データ端子から出力すべきデータの論理レベルに基づいて前記第１及び第２のバッファ回路の一方をオン、他方をオフに制御する第１の制御回路と、
第１の制御状態においては前記第１のバッファ回路のインピーダンスを第１の値に設定し、第２の制御状態においては前記第１及び第２のバッファ回路の前記一方のインピーダンスを第２の値に設定する第２の制御回路と、
前記開始タイミングよりも前の準備タイミング以前においては前記第２の制御回路を前記第１の制御状態とし、前記開始タイミング以降においては前記第２の制御回路を前記第２の制御状態とする第３の制御回路と、を備え、
前記第３の制御回路は、前記準備タイミングから前記開始タイミングまでの期間において、前記第２の制御回路を前記第１の制御状態から前記第２の制御状態に遷移させることを特徴とする半導体装置。
【請求項２】
ストローブ端子と、
前記データ信号に同期して前記ストローブ端子からストローブ信号を出力するストローブ回路と、をさらに備え、
前記ストローブ回路は、前記準備タイミングから前記ストローブ信号のクロッキングを開始することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の制御回路は、前記第１の制御状態において前記第１のバッファ回路を終端抵抗器として機能させることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の制御回路は、前記第１の制御状態において前記第１のバッファ回路のインピーダンスをハイインピーダンス状態とすることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１の制御回路から前記第１及び第２のバッファ回路に供給される第１の制御信号は、前記第１及び第２のバッファ回路のいずれか一方を選択する２値信号であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１の制御信号は、一対の相補信号により１ビットのデータを表現することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１及び第２のバッファ回路は、それぞれ複数の単位バッファ回路の並列回路を含み、
前記第２の制御回路は、オンさせる前記単位バッファの数を指定する第２の制御信号を前記第１及び第２のバッファ回路に供給することによって、前記第１及び第２のバッファ回路のインピーダンスを指定する、ことを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第１の制御信号と前記第２の制御信号を論理合成する第４の制御回路をさらに備え、
前記第１及び第２のバッファ回路は、前記第４の制御回路の出力信号によってオン又はオフに制御される、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１及び第２の値を指定するモードレジスタをさらに備えることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
第１の制御期間においては、第１及び第２の電源ライン間に直列接続された第１及び第２のバッファ回路のうち、前記第１のバッファ回路をオン又はオフ、前記第２のバッファ回路をオフとし、
第２の制御期間においては、前記第１及び第２のバッファ回路間に接続されたデータ端子から出力すべきデータの論理レベルに基づいて、前記第１及び第２のバッファ回路の一方をオン、他方をオフとし、
前記第１の制御期間においては、前記第１のバッファ回路のインピーダンスを第１の値に設定し、
前記第２の制御期間においては、前記第１及び第２のバッファ回路の前記一方のインピーダンスを第２の値に設定し、
前記第１の制御期間の終了から前記第２の期間の開始までの期間である第３の制御期間中に、前記第１のバッファ回路のインピーダンスを前記第１の値から前記第２の値に変化させる、ことを特徴とする半導体装置の制御方法。
【請求項１１】
終端信号が活性化している場合、前記第１の制御期間においては、前記第１のバッファ回路をオン、前記第２のバッファ回路をオフとすることを特徴とする請求項１０に記載の半導体装置の制御方法。
【請求項１２】
ディセーブル信号が活性化している場合、前記第１の制御期間においては、前記第１及び第２のバッファ回路をオフとすることを特徴とする請求項１０又は１１に記載の半導体装置の制御方法。
【請求項１】
データ端子と、
第１の電源ラインと前記データ端子との間に接続された第１のバッファ回路と、
第２の電源ラインと前記データ端子との間に接続された第２のバッファ回路と、
前記データ端子からデータ信号の出力を開始する開始タイミング以前の期間においては前記第１のバッファ回路をオン、前記第２のバッファ回路をオフに制御し、前記開始タイミング以降の期間においては前記データ端子から出力すべきデータの論理レベルに基づいて前記第１及び第２のバッファ回路の一方をオン、他方をオフに制御する第１の制御回路と、
第１の制御状態においては前記第１のバッファ回路のインピーダンスを第１の値に設定し、第２の制御状態においては前記第１及び第２のバッファ回路の前記一方のインピーダンスを第２の値に設定する第２の制御回路と、
前記開始タイミングよりも前の準備タイミング以前においては前記第２の制御回路を前記第１の制御状態とし、前記開始タイミング以降においては前記第２の制御回路を前記第２の制御状態とする第３の制御回路と、を備え、
前記第３の制御回路は、前記準備タイミングから前記開始タイミングまでの期間において、前記第２の制御回路を前記第１の制御状態から前記第２の制御状態に遷移させることを特徴とする半導体装置。
【請求項２】
ストローブ端子と、
前記データ信号に同期して前記ストローブ端子からストローブ信号を出力するストローブ回路と、をさらに備え、
前記ストローブ回路は、前記準備タイミングから前記ストローブ信号のクロッキングを開始することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の制御回路は、前記第１の制御状態において前記第１のバッファ回路を終端抵抗器として機能させることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の制御回路は、前記第１の制御状態において前記第１のバッファ回路のインピーダンスをハイインピーダンス状態とすることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１の制御回路から前記第１及び第２のバッファ回路に供給される第１の制御信号は、前記第１及び第２のバッファ回路のいずれか一方を選択する２値信号であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１の制御信号は、一対の相補信号により１ビットのデータを表現することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１及び第２のバッファ回路は、それぞれ複数の単位バッファ回路の並列回路を含み、
前記第２の制御回路は、オンさせる前記単位バッファの数を指定する第２の制御信号を前記第１及び第２のバッファ回路に供給することによって、前記第１及び第２のバッファ回路のインピーダンスを指定する、ことを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第１の制御信号と前記第２の制御信号を論理合成する第４の制御回路をさらに備え、
前記第１及び第２のバッファ回路は、前記第４の制御回路の出力信号によってオン又はオフに制御される、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１及び第２の値を指定するモードレジスタをさらに備えることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
第１の制御期間においては、第１及び第２の電源ライン間に直列接続された第１及び第２のバッファ回路のうち、前記第１のバッファ回路をオン又はオフ、前記第２のバッファ回路をオフとし、
第２の制御期間においては、前記第１及び第２のバッファ回路間に接続されたデータ端子から出力すべきデータの論理レベルに基づいて、前記第１及び第２のバッファ回路の一方をオン、他方をオフとし、
前記第１の制御期間においては、前記第１のバッファ回路のインピーダンスを第１の値に設定し、
前記第２の制御期間においては、前記第１及び第２のバッファ回路の前記一方のインピーダンスを第２の値に設定し、
前記第１の制御期間の終了から前記第２の期間の開始までの期間である第３の制御期間中に、前記第１のバッファ回路のインピーダンスを前記第１の値から前記第２の値に変化させる、ことを特徴とする半導体装置の制御方法。
【請求項１１】
終端信号が活性化している場合、前記第１の制御期間においては、前記第１のバッファ回路をオン、前記第２のバッファ回路をオフとすることを特徴とする請求項１０に記載の半導体装置の制御方法。
【請求項１２】
ディセーブル信号が活性化している場合、前記第１の制御期間においては、前記第１及び第２のバッファ回路をオフとすることを特徴とする請求項１０又は１１に記載の半導体装置の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
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【図７】
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【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−７４５６４（Ｐ２０１３−７４５６４Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１３７０２（Ｐ２０１１−２１３７０２）
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
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