半導体装置及び半導体装置の製造方法
【課題】消費電力が低減された、半導体装置及び半導体装置の製造方法を提供する。
【解決手段】第１電圧が印加される第１導電型領域１２と、前記第１導電型領域から離れた位置に設けられ、前記第１導電型とは逆の導電型の第２電圧が印加される第２導電型領域１３と、前記第１導電型領域と前記第２導電型領域との間を占めるように配置された、ウェル層１１と、オン状態であるときに、前記ウェル層に含まれる第１領域に反転層を形成させる、第１ゲート電極１５及び第２領域に反転層を形成させる、第２ゲート電極１６とを具備する。前記第１領域と前記第２領域との間の間隔は、前記第１ゲート電極及び前記第２ゲート電極がオン状態である場合に、前記第１電圧と前記第２電圧との差によってインパクトイオン化現象が発生し、前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方がオフ状態である場合に、インパクトイオン化現象が発生しないように設定される。
【解決手段】第１電圧が印加される第１導電型領域１２と、前記第１導電型領域から離れた位置に設けられ、前記第１導電型とは逆の導電型の第２電圧が印加される第２導電型領域１３と、前記第１導電型領域と前記第２導電型領域との間を占めるように配置された、ウェル層１１と、オン状態であるときに、前記ウェル層に含まれる第１領域に反転層を形成させる、第１ゲート電極１５及び第２領域に反転層を形成させる、第２ゲート電極１６とを具備する。前記第１領域と前記第２領域との間の間隔は、前記第１ゲート電極及び前記第２ゲート電極がオン状態である場合に、前記第１電圧と前記第２電圧との差によってインパクトイオン化現象が発生し、前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方がオフ状態である場合に、インパクトイオン化現象が発生しないように設定される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
アバランシェ増倍は、電離衝突（インパクトイオン化）によってキャリア（電子又は正孔）が急激に増加する現象である。このアバランシェ増倍の原理を用いた半導体装置として、インパクトイオン化ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が提案され、研究されている。インパクトイオン化ＭＩＳＦＥＴでは、アバランシェ増倍が、オン−オフ特性を急峻化させるために利用されている。インパクトイオン化ＭＩＳＦＥＴは、ＭＩＳＦＥＴに代わる半導体スイッチ素子として、期待されている。
【０００３】
図１Ａ及び図１Ｂは、インパクトイオン化ＭＩＳＦＥＴの一例を示す概略断面図である。図１Ａは、オフ状態（ゲート入力「０」）の様子を示しており、図１Ｂはオン状態（ゲート入力「１」）の様子を示している。図１Ａに示されるように、このインパクトイオン化ＭＩＳＦＥＴは、不純物濃度の低いｐ型シリコン基板１０１、ドレイン領域１０３（高濃度ｎ型）、ソース領域１０２（高濃度ｐ型）、ゲート酸化膜１０５、及びゲート電極１０６を有している。ドレイン領域１０３及びソース領域１０２は、ｐ型シリコン基板１０１の表層部に設けられている。ドレイン領域１０３とソース領域１０２とは、離れた位置に設けられている。ゲート電極１０６は、ゲート酸化膜１０５を介して、ｐ型シリコン基板１０１上に形成されている。ゲート電極１０６は、ソース領域１０２から離れた位置に形成されている。インパクトイオン化ＭＩＳＦＥＴには、これら以外にも、素子分離領域、全体を覆う層間絶縁膜、配線等が含まれるが、図示は省略されている。
【０００４】
図１Ａに示されるオフ状態では、チャネルは形成されない。ドレイン領域１０３に印加されるドレイン電圧ＶＤが、ソース領域１０２に印加されるソース電圧ＶＳより高い場合について考える。この際、ほとんどの電圧は、ｐ型シリコン基板１０１における、ドレイン領域１０３とソース領域１０２との間に加わる。ドレイン電圧ＶＤとソース電圧ＶＳとの電圧差ＶＤＳが十分に大きくなると、ｐ型シリコン基板１０１が空乏化される。このとき、ドレイン電流は、Ｐ‐Ｉ‐Ｎ接合の逆バイアス状態における逆方向飽和電流となり、ほとんど流れない。
【０００５】
一方、オン状態にするためには、電圧差ＶＤＳをある程度大きな電圧差に維持した上で、ゲート電圧ＶＧを高くする。すると、図１Ｂに示されるように、ゲート絶縁膜１０５の下において、ｐ型シリコン基板１０１の表面付近が反転状態に変わる。これにより、チャネル１２０が形成される。チャネル１２０により、ｐ型シリコン基板１０１に形成された空乏層の実効的な長さが、ソース領域１０２からチャネル１２０までになる。すなわち、オン状態における空乏層の実効的な長さが、オフ状態のときの長さよりも、短くなる。その結果、空乏層内における電界強度が強くなる。これにより、ソース領域１０２から空乏層に注入された電子が、インパクトイオン化する。インパクトイオン化は、空乏層中で連鎖的に発生（アバランシェ増倍）する。そのため、ドレイン電流が急激に増加する。
【０００６】
電圧差ＶＤＳは、チャネル１２０が形成されていないときにはインパクトイオン化が発生せず、チャネル１２０が形成されたときにはインパクトイオン化が発生するような範囲で設定される。ｐ型シリコン基板１０１のうち、ゲート電圧の印加により、チャネルが形成される領域が、チャネル領域と記載される。また、ソース領域１０２とドレイン領域１０３との間において、チャネルが形成されない部分（インパクトイオン化現象が発生する部分）が、インパクトイオン化領域１０７として記載される。チャネル１２０を形成するために必要なゲート電圧が、ゲートしきい値電圧と記載される。また、インパクトイオン化現象を発生させるために必要なドレイン‐ソース間電圧差ＶＤＳが、ドレインしきい値電圧と記載される。
【０００７】
図１Ａ及び図１Ｂで示したようなインパクトイオン化ＭＩＳＦＥＴの具体例は、例えば、非特許文献１（Ｋ． Ｇｏｐａｌａｋｒｉｓｈｎａｎ ｅｔ ａｌ．， “Ｉ−ＭＯＳ： Ａ Ｎｏｖｅｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ｗｉｔｈ ａ Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ ｌｏｗｅｒ ｔｈａｎ ｋＴ／ｑ”， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ． ２８９−２９２， Ｄｅｃｅｍｂｅｒ ２００２．）に記載されている。非特許文献１では、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が用いられている。しかし、図１Ａ及び図１Ｂに示したインパクトイオン化ＭＩＳＦＥＴと非特許文献１に記載された装置とで、動作原理に違いはない。
【０００８】
ドレインしきい値電圧は、インパクトイオン化領域１０７の長さに依存する。従って、ドレインしきい値電圧を所望する電圧に設定するためには、インパクトイオン化領域１０７の長さを精度良く制御することが重要である。これに関して、非特許文献２（Ｃ． Ｃｈａｒｂｕｉｌｌｅｔ ｅｔ ａｌ．， “Ｈｉｇｈ Ｃｕｒｒｅｎｔ Ｄｒｉｖｅ ｉｎ Ｕｌｔｒａ−Ｓｈｏｒｔ Ｉｍｐａｃｔ Ｉｏｎｉｚａｔｉｏｎ ＭＯＳ（Ｉ−ＭＯＳ） Ｄｅｖｉｃｅｓ”， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， Ｄｅｃｅｍｂｅｒ ２００６．）には、ゲート電極に側壁を設けたインパクトイオン化ＭＩＳＦＥＴが記載されている。図２は、非特許文献２に記載されたインパクトイオン化ＭＩＳＦＥＴを示す概略断面図である。このインパクトイオン化ＭＩＳＦＥＴは、不純物濃度の低いｐ型シリコン基板１０１、ドレイン領域１０３（高濃度ｎ型）、ソース領域１０２（高濃度ｐ型）、ゲート酸化膜１０５、ゲート電極１０６、及びゲート電極１０６の両側部に設けられた側壁１０４を備えている。ソース領域１０２は、ゲート電極１０６と側壁１０４とが形成された後に、イオン注入により、形成される。このような構成及び製造方法によれば、インパクトイオン化領域１０７の長さが、側壁１０４の長さにより決定される。側壁１０４の長さは、比較的制御し易い。従って、インパクトイオン化領域１０７の長さを精度良く調整することができる。
【０００９】
更に他の関連技術が、特許文献１（ＷＯ２００７０６５９８５）に記載されている。特許文献１に記載されたトランジスタは、低濃度中間領域を介して隔てられたソース及びドレインを備えている。ソース及びドレインの間に、二つのゲート電極が形成されることが記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】ＷＯ２００７０６５９８５
【非特許文献】
【００１１】
【非特許文献１】Ｋ． Ｇｏｐａｌａｋｒｉｓｈｎａｎ ｅｔ ａｌ．， “Ｉ−ＭＯＳ： Ａ Ｎｏｖｅｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ｗｉｔｈ ａ Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ ｌｏｗｅｒ ｔｈａｎ ｋＴ／ｑ”， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ． ２８９−２９２， Ｄｅｃｅｍｂｅｒ ２００２．
【非特許文献２】Ｃ． Ｃｈａｒｂｕｉｌｌｅｔ ｅｔ ａｌ．， “Ｈｉｇｈ Ｃｕｒｒｅｎｔ Ｄｒｉｖｅ ｉｎ Ｕｌｔｒａ−Ｓｈｏｒｔ Ｉｍｐａｃｔ Ｉｏｎｉｚａｔｉｏｎ ＭＯＳ（Ｉ−ＭＯＳ） Ｄｅｖｉｃｅｓ”， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， Ｄｅｃｅｍｂｅｒ ２００６．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明者らは、インパクトイオン化ＭＩＳＦＥＴを用いて論理回路を構成することについて着目した。ここでは、基本的な論理回路である、ＡＮＤ型論理回路について考える。ＡＮＤ型論理回路を実現するために、２つのインパクトイオン化ＭＩＳＦＥＴを用いることが考えられる。図３は、そのようなＡＮＤ型論理回路の一例を示す概略断面図である。図３に示されるように、一方のインパクトイオン化ＭＩＳＦＥＴには、ゲート電極１０６に、第１入力端１０８−１が接続されている。他方のインパクトイオン化ＭＩＳＦＥＴには、ゲート電極１０６に、第２入力端１０８−２が接続されている。一方のインパクトイオン化ＭＩＳＦＥＴのドレイン領域１０３は、他方のインパクトイオン化ＭＩＳＦＥＴのソース領域１０２に接続されている。すなわち、２つのインパクトイオンかＭＩＳＦＥＴが、オン状態のときに電気的に直列となるように、接続されている。このような構成を採用することにより、ＡＮＤ型論理回路が実現される。
【００１３】
しかし、図３に示されるような構成では、その両端間（一方のインパクトイオン化ＭＩＳＦＥＴのソース領域１０２と、他方のインパクトイオン化ＭＩＳＦＥＴのドレイン領域１０３との間）に必要な電圧が、単体のインパクトイオン化ＭＩＳＦＥＴを動作させるときに必要な電圧の２倍になってしまう。そのため、電源回路として大規模な回路が必要となってしまう、という問題点があった。また、電圧増加に伴い、消費電力が増大してしまう、という問題点があった。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置は、第１導電型の不純物が高濃度でドープされ、第１電圧が印加される第１導電型領域と、前記第１導電型領域から離れた位置に設けられ、前記第１導電型とは逆の第２導電型の不純物が高濃度でドープされ、第２電圧が印加される、第２導電型領域と、前記第１導電型領域と前記第２導電型領域との間を占めるように配置され、不純物が低濃度でドープされた半導体領域である、ウェル層と、オン状態であるときに、前記ウェル層に含まれる第１領域に反転層を形成させる、第１ゲート電極と、オン状態であるときに、前記ウェル層に含まれる第２領域に反転層を形成させる、第２ゲート電極とを具備する。前記第１領域は、前記第１導電型領域に接している。前記第２領域は、前記第２導電型領域に接し、前記第１領域とは離れている。前記第１領域と前記第２領域との間の間隔は、前記第１ゲート電極及び前記第２ゲート電極の双方がオン状態である場合に、前記第１電圧と前記第２電圧との差によってインパクトイオン化現象が発生し、前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方がオフ状態である場合に、インパクトイオン化現象が発生しないように、設定されている。
【００１５】
この発明によれば、第１領域と第２領域との双方に反転層が形成されたときにだけ、第１導電型領域と第２導電型領域とが導通する。すなわち、第１ゲート電極と第２ゲート電極とのそれぞれに印加される電圧のレベルによって、第１導電型領域と第２導電型領域との間の電気的接続状態が切り替えられる。これを利用すれば、入力端子を２つ有する論理回路を実現することができる。一つの半導体トランジスタで論理回路を実現することができるため、図３に示した論理回路に比べ、第１導電型領域と第２導電型領域との間に必要な電圧が少なくて済む。これにより、電源回路を小規模に構成することができ、消費電力を抑制することができる。
【００１６】
本発明にかかる半導体装置の製造方法は、第１導電型の不純物が高濃度でドープされ、第１電圧が印加される、第１導電型領域を形成する工程と、前記第１導電型領域から離れた位置に、前記第１導電型とは逆の第２導電型の不純物が高濃度でドープされ、第２電圧が印加される、第２導電型領域を形成する工程と、前記第１導電型領域と前記第２導電型領域との間を占めるように配置され、不純物が低濃度でドープされた半導体領域である、ウェル層を形成する工程と、ゲート電極群を形成する工程とを具備する。前記ゲート電極群を形成する工程は、オン状態であるときに、前記ウェル層に含まれる第１領域に反転層を形成させる、第１ゲート電極を形成する工程と、オン状態であるときに、前記ウェル層に含まれる第２領域に反転層を形成させる、第２ゲート電極を形成する工程とを含む。前記第１領域は、前記第１導電型領域に接するように形成される。前記第２領域は、前記第２導電型領域に接し、前記第１領域とは離れるように形成される。前記第１領域と前記第２領域との間には、前記第１ゲート電極及び前記第２ゲート電極の双方がオン状態である場合に、前記第１電圧と前記第２電圧との差によってインパクトイオン化現象が発生し、前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方がオフ状態である場合に、インパクトイオン化現象が発生しないような間隔が設けられる。
【発明の効果】
【００１７】
本発明によれば、大規模な電源回路を必要とせず、消費電力を抑制できる、半導体装置、及びその製造方法が提供される。
【図面の簡単な説明】
【００１８】
【図１Ａ】インパクトイオン化ＭＩＳＦＥＴの一例を示す概略断面図である。
【図１Ｂ】インパクトイオン化ＭＩＳＦＥＴの一例を示す概略断面図である。
【図２】非特許文献２に記載されたインパクトイオン化ＭＩＳＦＥＴを示す概略断面図である。
【図３】ＡＮＤ型論理回路の一例を示す概略断面図である。
【図４】第１の実施形態に係る半導体装置を示す概略断面図である。
【図５】ｎ型ＡＮＤ回路素子を示す概略断面図である。
【図６】ｎ型ＡＮＤ回路素子を示す概略断面図である。
【図７】ｐ型ＡＮＤ回路素子を示す断面図である。
【図８Ａ】論理回路素子を示す断面図である。
【図８Ｂ】論理回路素子を示す断面図である。
【図８Ｃ】ＡＮＤ型論理回路装置を示す概略断面図である。
【図８Ｄ】ＯＲ型論理回路装置を示す概略断面図である。
【図８Ｅ】ＮＯＴ型論理回路装置を示す概略断面図である。
【図９Ａ】第２の実施形態に係る半導体装置を示す概略断面図である。
【図９Ｂ】第２の実施形態に係る半導体装置を示す概略断面図である。
【図１０Ａ】第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０Ｂ】第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０Ｃ】第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０Ｄ】第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０Ｅ】第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１１Ａ】図２に示される半導体装置の製造方法を示す工程断面図である。
【図１１Ｂ】図２に示される半導体装置の製造方法を示す工程断面図である。
【図１２】第３の実施形態に係る半導体装置を示す概略断面図である。
【図１３Ａ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｂ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｃ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｄ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｅ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｆ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｇ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１４】第４の実施形態に係る半導体装置を示す概略断面図である。
【図１５Ａ】第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１５Ｂ】第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１５Ｃ】第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１５Ｄ】第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１５Ｅ】第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
【００２０】
（第１の実施形態）
図４は、本実施形態に係る半導体装置を示す概略断面図である。図４に示されるように、この半導体装置は、基板１１、ｐ型高濃度不純物領域１２（第１導電型領域）、ｎ型高濃度不純物領域１３（第２導電型領域）、ゲート絶縁膜１４、第１ゲート電極１５、及び第２ゲート電極１６を備えている。尚、実際には、半導体装置には、これら以外の構成（層間絶縁膜、他の素子との電気的接続を行うための配線、など）も含まれている。但し、本実施形態の要点とは直接関係しないため、図示が省略されている。
【００２１】
基板１１は、半導体基板である。基板１１において、少なくとも主面の表層部には、ウェル層が形成されている。ウェル層は、例えば、低濃度ｐ型シリコン層、低濃度ｎ型シリコン層、及びｉ型シリコン層などにより形成される。
【００２２】
ｐ型高濃度不純物領域１２は、基板１１の主面の表層部に形成されている。ｐ型高濃度不純物領域１２は、ｐ型不純物が高濃度でドープされた領域である。ｐ型高濃度不純物領域１２には、第１電圧が印加される。
【００２３】
ｎ型高濃度不純物領域１３は、基板１１の主面の表層部に、形成されている。n型高濃度不純物領域１３は、ｐ型高濃度不純物領域１２とは、離れている。ｐ型高濃度不純物領域１２とｎ型高濃度不純物領域１３との間は、基板１１のウェル層によって占められている。ｎ型高濃度不純物領域１３は、ｎ型不純物が高濃度でドープされた領域である。ｎ型高濃度不純物領域１３には、第２電圧が印加される。
【００２４】
第１ゲート電極１５は、ゲート絶縁膜１４を介して、基板１１の主面上に形成されている。第２ゲート電極１５も、ゲート絶縁膜１４を介して、基板１１の主面上に形成されている。第１ゲート電極１５及び第２ゲート電極１６は、ｐ型高濃度不純物領域１２とｎ型高濃度不純物領域１３との間に、配置されている。第１ゲート電極１５は、その直下の領域が、ｐ型高濃度不純物領域１２と接するように、配置されている。第２ゲート電極１６は、その直下の領域が、ｎ型高濃度不純物領域１３と接するように、配置されている。第１ゲート電極１５と第２ゲート電極１６とは、離れた位置に形成されている。
【００２５】
図４に示される半導体装置の動作方法について説明する。
【００２６】
第１ゲート電極１５に低電圧（以後「０」に対応する電圧として表現される）が印加されると、第１ゲート電極１５の直下の領域に、ｐ型チャネル（反転層）が形成される。これにより、第１ゲート電極１５が、オン状態になる。ｐ型チャネルが形成される領域が、第１領域１９として示されている。一方、第２ゲート電極１６に高電圧（以後、「１」に対応する電圧として表現される）が印加されると、第２ゲート電極１６の直下の領域に、ｎ型チャネルが形成される。これにより、第２ゲート電極１６が、オン状態になる。ｎ型チャネルが形成される領域が、第２領域２０として示されている。
【００２７】
第１領域１９及び第２領域２０の双方にチャネルが形成されている場合、基板１１に形成された空乏層の実効的な長さが、短くなる。ここで、ｎ型高濃度不純物領域１３に印加される電圧（第２電圧）を増加させていく場合について考える。第２電圧が、ｐ型高濃度不純物領域１２に印加される電圧（第１電圧）よりも十分に高くなると、空乏層内の電界強度が十分に強くなる。その結果、ｐ型高濃度不純物領域１２から空乏層に注入された電子が、インパクトイオン化する。図４には、インパクトイオン化現象が発生する領域が、インパクトイオン化領域１７として示されている。インパクトイオン化領域１７は、第１領域１９と第２領域２０との間の領域である。インパクトイオン化は、空乏層の中で連鎖的に発生する（アバランシェ増倍）。これにより、ドレイン電流が急激に増加する。そこで、第１電圧と第２電圧との電圧差が、第１領域１９及び第２領域２０の少なくとも一方にチャネルが形成されていない場合にはインパクトイオン化現象が発生せずに、第１領域１９及び第２領域２０の両方にチャネルが形成されている場合にはインパクトイオン化現象が発生するように、設定される。このような電圧差を設定することにより、第１ゲート電極１５に「０」に対応する電圧が印加され、第２ゲート電極１６に「１」に対応するが印加されたときにのみ、ｐ型高濃度不純物領域１２とｎ型高濃度不純物領域１３との間に電流が流れる。この場合、ｐ型高濃度不純物領域１２は電子のソース領域として機能し、ｎ型高濃度不純物領域１３は電子のドレイン領域として機能する。
【００２８】
尚、第１電圧が第２電圧よりも高く設定された場合には、ｎ型高濃度不純物領域１３が正孔のソース領域として機能し、ｐ型高濃度不純物領域１２が正孔のドレイン領域として機能する。
【００２９】
第１ゲート電極１５及び第２ゲート電極１６に印加される電圧の具体例について説明する。基板１１がシリコン基板であるものとする。ゲート絶縁膜１４がシリコン酸化膜により形成され、その膜厚が２ｎｍ以下であったとする。このような場合、第１ゲート電極１５に約−１Ｖの電圧を印加すると、第１領域１９にチャネルが形成される。また、第２ゲート電極１６に約１Ｖの電圧を印加すると、第２領域２０にチャネルが形成される。
【００３０】
続いて、インパクトイオン化領域１７の材料及び長さについて説明する。インパクトイオン化を発生させるために必要な第１電圧と第２電圧との差、すなわちドレインしきい値電圧は、インパクトイオン化領域１７の材料及び長さに依存する。バンドギャップの狭い材料では、インパクトイオン化率（注入された電子がインパクトイオン化する確率）が高い。インパクトイオン化率が高いと、ドレインしきい値電圧が低くなる。バンドギャップは、シリコンよりも、シリコンゲルマニウム及びゲルマニウムなどのほうが狭い。従って、インパクトイオン化領域１７の構成材料として、シリコンゲルマニウム及びゲルマニウムなどを用いると、シリコンを用いた場合よりも、ドレインしきい値電圧を低くすることができる。また、インパクトイオン化率は、インパクトイオン化領域１７の長さ（すなわち第１領域１９と第２領域との間の間隔）が短いほど、高くなる。例えば、インパクトイオン化領域１７の材料としてゲルマニウムを用いた場合には、インパクトイオン化領域の長さを５０ｎｍ以下に設定することにより、ドレインしきい値電圧を１Ｖ以下にすることができる。
【００３１】
以上説明した半導体装置１０を利用することにより、論理回路素子が実現される。以下に、半導体装置１０を利用した論理回路素子について説明する。
【００３２】
図５は、半導体装置１０を利用したｎ型ＡＮＤ回路素子を示す概略断面図である。ｎ型ＡＮＤ回路とは、全ての入力端に高電圧（「１」に対応する電圧）が印加された場合に、ソース−ドレイン間に電流が流れる回路であるものとする。図５に示されるように、このｎ型ＡＮＤ回路素子では、図４に示した半導体装置である半導体素子１０、インバータ１８、第１入力端２１−１、及び第２入力端２１−２を含んでいる。インバータ１８は、その出力端が第１ゲート電極１５に接続されている。第１入力端２１−１には、第１入力信号が供給される。インバータ１８は、第１入力信号の電圧を論理的に反転させ、第１ゲート電極１５に印加する。第２入力端２１−２には、第２入力信号が供給される。第２入力端２１−２は、第２入力信号を、第２ゲート電極１６に供給する。ｐ型高濃度不純物領域１２に印加される第１電圧は、例えば０Ｖである。ｎ型高濃度不純物領域１３に印加される第２電圧は、第１電圧よりも高い。このような構成によれば、オン時には、ｐ型高濃度不純物領域１２が電子のソース領域として機能し、ｎ型高濃度不純物領域１３が電子のドレイン領域（正孔のソース領域）として機能する。
【００３３】
図６は、図５に示されるｎ型ＡＮＤ回路素子において、第１入力信号及び第２入力信号が、両方とも「１」（ハイレベル）である場合の様子を示す図である。図６に示されるように、第１ゲート電極１５には、「０」に対応する電圧が印加される。これにより、第１領域１９にチャネルが形成される。一方、第２ゲート電極には、「１」に対応する電圧が供給される。これにより、第２領域２０にもチャネルが形成される。その結果、インパクトイオン化領域１７でインパクトイオン化現象が発生し、ｐ型高濃度不純物領域１２とｎ型高濃度不純物領域１３との間に電流が流れる。すなわち、２つの入力端（２１−１、２１−２）の双方から「１」に対応する電圧が供給されたときに、ドレイン電流が流れる。これにより、ｎ型ＡＮＤ回路としての機能が実現される。このｎ型ＡＮＤ回路素子１０では、インパクトイオン化領域１７が一つだけでよい。従って、ｎ型ＡＮＤ回路の両端間（ｐ型高濃度不純物領域１２とｎ型高濃度不純物領域１３との間）の電圧差は、ドレインしきい値電圧よりも大きければよい。図３に示したＡＮＤ回路では、両端間（第１半導体素子１０１−１のｐ型高濃度不純物領域１０２と第２半導体素子１０１−２のｎ型高濃度不純物領域１０３との間）の電圧差として、ドレインしきい値電圧の２倍以上の電圧差が必要である。すなわち、図５に示される構成により、消費電力が抑制されたｎ型ＡＮＤ回路素子が提供される。
【００３４】
本実施形態に係る半導体装置１０を用いて、ｐ型ＡＮＤ回路を実現することも可能である。ｐ型ＡＮＤ回路とは、全てのゲート電極に「０」に対応する電圧を印加した場合に、ソース−ドレイン間に電流が流れる回路であるものとする。図７は、ｐ型ＡＮＤ回路素子を示す断面図である。このｐ型ＡＮＤ回路では、第１入力端２１−１が第１ゲート電極１５に接続されている。また、第２入力端２１−２は、インバータ１８を介して、第２ゲート電極１６に接続されている。ｐ型高濃度不純物領域１２には、ｎ型高濃度不純物領域１３よりも高い電圧が印加される。例えば、ｎ型高濃度不純物領域１３には、０Ｖが印加され、ｐ型高濃度不純物領域１２には、正電圧が印加される。このような構成によれば、第１ゲート電極１５に「０」に対応する電圧が印加され、第２ゲート電極１６に「１」に対応する電圧が印加されたときにのみ、ｎ型高濃度不純物領域１３とｐ型高濃度不純物領域１２とが導通する。すなわち、第１入力端２１−１及び第２入力端２１−２の双方から「０」に対応する電圧が与えられたときに、ドレイン電流が流れる。これにより、ｐ型ＡＮＤ回路が実現されることが理解される。
【００３５】
本実施形態に係る半導体装置１０は、単一の入力端を有するスイッチング素子（ｎ型インパクトイオン化ＭＩＳＦＥＴ）としても機能させることができる。図８Ａは、そのような論理回路素子を示す断面図である。図８Ａに示されるように、第１ゲート電極１５には、一定電圧供給端２１−３が接続されている。第２ゲート電極１６には、入力端２１−４が接続されている。一定電圧供給端２１−３からは、第１ゲート電極１５に対して、常時、「０」に対応する電圧が印加される。その他の構造は、図７に示したｐ型ＡＮＤ回路と同じであるものとする。この論理回路素子では、第１ゲート電極１５は、常時、オン状態である。すなわち、第１領域１９には、常時、チャネルが形成されている。第２ゲート電極１６は、「１」に対応する電圧が印加されたときに、オン状態になる。すなわち、第２領域２０にチャネルが形成される。この論理回路素子では、入力端２１−４に「１」に対応する電圧が印加されたときに、論理回路素子全体としてオン状態になる。すなわち、単一入力型のｎ型インパクトイオン化ＭＩＳＦＥＴとして動作することがわかる。
【００３６】
同様に、本実施形態に係る半導体装置１０は、単一の入力端を有する、ｐ型のインパクトイオン化ＭＩＳＦＥＴとして機能させることもできる。図８Ｂは、そのような論理回路素子を示す断面図である。図８Ｂに示されるように、第１ゲート電極１５には、入力端２１−５が接続されている。第２ゲート電極１６には、一定電圧供給端２１−６が接続されている。一定電圧供給端２１−６からは、第２ゲート電極１６に対して、常時、「１」に対応する電圧が印加されている。その他の構造は、図７に示したｐ型ＡＮＤ回路と同じであるものとする。この論理回路素子では、第２ゲート電極１６は、常時、オン状態である。すなわち、第２領域２０には、常時、チャネルが形成されている。第１ゲート電極１５は、「０」に対応する電圧が印加されたときに、オン状態になる。すなわち、第１領域１９にチャネルが形成される。この論理回路素子では、入力端２１−５に「０」に対応する電圧が印加されたときに、論理回路素子全体としてオン状態になる。すなわち、単一入力型のｐ型インパクトイオン化ＭＩＳＦＥＴとして動作することがわかる。
【００３７】
更に、本実施形態に係る半導体装置を複数用いることによって、論理回路装置を形成することも可能である。
【００３８】
図８Ｃは、２つの半導体装置（１０−１、１０−２）を有する、ＡＮＤ型論理回路装置を示す概略断面図である。このＡＮＤ型論理回路装置は、図８Ａに示される二つの半導体素子１０（第１半導体素子１０−１及び第２半導体素子１０−２）を含んでいる。各半導体素子１０としては、図４に示した半導体装置が用いられる。図８Ｃに示されるように、このＡＮＤ型論理回路装置では、第１半導体素子１０−１のｎ型高濃度不純物領域１３−１が、接続部２２−１を介して、第２半導体素子１０−２のｐ型高濃度不純物領域１２−２と電気的に接続されている。第１半導体素子１０−１の第１ゲート電極１５−１には、常時、「０」に対応する電圧を与える、第１一定電圧供給端２１−７が接続されている。第１半導体素子１０−１の第２ゲート電極１６−１には、第１入力端２１−８が接続されている。第２半導体素子１０−２の第１ゲート電極１５−２には、常時、「０」に対応する電圧を与える、第２一定電圧供給端２１−９が接続されている。第２半導体素子１０−２の第２ゲート電極１６−２には、第２入力端２１−１０が接続されている。ｎ型高濃度不純物領域１３−２とｐ型高濃度不純物領域１２−１との間の電圧差は、第１半導体素子１０−１のインパクトイオン化領域１７−１と第２半導体素子１０−２のインパクトイオン化領域１７−２との双方でインパクトイオン化現象が発生するように、設定されている。
【００３９】
図８Ｃに示されるＡＮＤ型論理回路装置では、第１半導体素子１０−１の第１領域１９−１及び第２半導体素子１０−２の第１領域１９−２には、常時、チャネルが形成されている。そのため、第１入力端２１−８と第２入力端２１−１０との双方から「１」に対応する電圧が供給されたときにだけ、ｐ型高濃度不純物領域１２−１とｎ型高濃度不純物領域１３−２との間が導通する。これにより、ＡＮＤ型論理回路としての機能が実現される。
【００４０】
また、図８Ｄは、２つの半導体素子（１０−１、１０−２）を有する、ＯＲ型論理回路装置を示す概略断面図である。このＯＲ型論理回路装置は、図８Ａに示されるｎ型インパクトイオン化ＭＩＳＦＥＴを２つ用意し、これらを並列に組み合わせることにより実現される。図８Ｄに示されるように、このＯＲ型論理回路装置では、第１半導体素子１０−１のｐ型高濃度不純物領域１２−１が、接続部２２−２を介して、第２半導体素子１０−２のｐ型高濃度不純物領域１２−２と電気的に接続されている。第１半導体素子１０−１のｎ型高濃度不純物領域１３−１は、接続部２２−３を介して、第２半導体素子１０−２のｎ型高濃度不純物領域１３−２と電気的に接続されている。第１半導体素子１０−１の第１ゲート電極１５−１には、常時、「０」に対応する電圧を与える、第１一定電圧供給端２１−１１が接続されている。第１半導体素子１０−１の第２ゲート電極１６−１には、第１入力端２１−１２が接続されている。第２半導体素子１０−２の第１ゲート電極１５−２には、常時、「０」に対応する電圧を与える、第２一定電圧供給端２１−１３が接続されている。第２半導体素子１０−２の第２ゲート電極１６−２には、第２入力端２１−１４が接続されている。ｎ型高濃度不純物領域１３−１とｐ型高濃度不純物領域１２−１との間の電圧差は、第１半導体装置１０−１のドレインしきい値電圧以上に設定される。例えば、ｎ型高濃度不純物領域１３−１及び１３−２には１Ｖが印加され、ｐ型高濃度不純物領域１２−２及び１２−２には０Ｖが印加される。
【００４１】
図８Ｄに示されるＯＲ型論理回路装置では、第１半導体素子１０−１の第１領域１９−１及び第２半導体素子１０−２の第１領域１９−２に、常時、チャネルが形成されている。そのため、第１入力端２１−１２と第２入力端２１−１３との少なくとも一方から「１」に対応する電圧が供給されると、ｐ型高濃度不純物領域１２−１とｎ型高濃度不純物領域１３−２との間が導通する。これにより、ＯＲ型論理回路としての機能が実現される。
【００４２】
また、図８Ｅは、２つの半導体素子（１０−１、１０−２）を有する、ＮＯＴ型論理回路装置を示す概略断面図である。このＮＯＴ型論理回路装置では、ｎ型のインパクトイオン化ＭＩＳＦＥＴ（図８Ａ参照）とｐ型インパクトイオン化ＭＩＳＦＥＴ（図８Ｂ参照）とが、直列に組み合わせられている。図８Ｅに示されるように、このＮＯＴ型論理回路装置では、第１半導体素子１０−１のｎ型高濃度不純物領域１３−１が、第２半導体素子１０−２のｐ型高濃度不純物領域１２−２と電気的に接続されている。第１半導体素子１０−１の第１ゲート電極１５−１には、常時、「０」に対応する電圧を供給する、第１一定電圧供給端２１−１５が接続されている。第２半導体素子１０−２の第２ゲート電極１６−２には、常時、「１」に対応する電圧を供給する、第２一定電圧供給端２１−１７が接続されている。第１半導体素子１０−１の第２ゲート電極１６−１及び第２半導体素子１０−２の第１ゲート電極１５−２には、入力端２１−１６が接続されている。第１の半導体装置１０−１のｎ型高濃度不純物領域１３−１と、第２の半導体装置１０−２のｐ型高濃度不純物領域１２−２とに、出力端２３が電気的に接続されている。第１半導体素子１０−１のｐ型高濃度不純物領域１２−１には、第２半導体素子１０−２のｎ型高濃度不純物領域１３−２よりも、低い電圧が印加される。
【００４３】
図８Ｅに示されるＮＯＴ型論理回路装置では、第１半導体素子１０−１の第１領域１９−１と、第２の半導体素子１０−２の第２領域２０−２とに、常時、チャネルが形成されている。ここで、入力端２１−１６から、「１」に対応する電圧が供給されると、第１半導体素子１０−１の第２領域２０−１にチャネルが形成され、第１半導体素子１０−１が導通する。一方、第２半導体素子１０−２は、オフ状態のままである。その結果、出力端２３からは、ｐ型高濃度不純物領域１２−１に印加された電圧（ｎ型高濃度不純物領域１３−２に印加された電圧よりも低い電圧）が出力される。逆に、入力端２１−１６から、「０」に対応する電圧が供給されると、第１の半導体装置１０−１はオフ状態となり、第２半導体素子１０−２はオン状態になる。その結果、出力端２３からは、ｎ型高濃度不純物領域１３−２に印加された電圧（ｐ型高濃度不純物領域１２−１に印加された電圧よりも高い電圧）が出力される。このような構成及び動作により、ＮＯＴ型論理回路が実現される。
【００４４】
以上説明したように、本実施形態に係る半導体装置によれば、１つのインパクトイオン化領域１７により、論理回路素子（図５、図７参照）を実現することができる。これにより、消費電力を抑制することができ、回路構成を省スペース化することができる。
【００４５】
また、本実施形態によれば、図４に示される半導体装置を基本素子として、ｎ型ＡＮＤ回路素子（図５参照）、ｐ型ＡＮＤ回路素子（図７参照）、単一入力型のｎ型インパクトイオン化ＭＩＳＦＥＴ（図８Ａ参照）、及び単一入力型のｐ型インパクトイオン化ＭＩＳＦＥＴ（図８Ｂ参照）などが実現される。加えて、この基本素子を複数用いることにより、ＡＮＤ型論理回路装置（図８Ｃ参照）、ＯＲ型論理回路装置（図８Ｄ参照）、及びＮＯＴ型論理回路装置（図８Ｅ参照）などが実現される。すなわち、同一構造の半導体装置を複数用いることによって、様々な論理機能を有する論理回路素子及び論理回路装置が実現される。このことは、実用上の大きなメリットを有している。インパクトイオン化ＭＩＳＦＥＴでは、インパクトイオン化領域の長さが素子特性に大きな影響を及ぼす。基本素子の構造が単一であることにより、基本素子間におけるインパクトイオン化領域の長さの製造ばらつきを抑制し易くなる。また、回路設計時には、例えば、複数の基本素子をアレー状に配置する。そして、必要に応じて配線を配置する。これにより、所望する論理回路を実現することができる。複数の基本素子を配置する際には、使用する基本素子を、論理機能により区別する必要がない。そのため、容易に回路設計処理を行うことができる。
【００４６】
（第２の実施形態）
続いて、第２の実施形態について説明する。図９Ａは、本実施形態に係る半導体装置を示す概略断面図である。本実施形態では、第１の実施形態に対して、ダミーゲート２４が追加されている。第１ゲート電極１５及び第２ゲート電極１６は、ダミーゲート２４の側壁として用いられている。その他の点については、第１の実施形態と同様であり、詳細な説明は省略する。また、本実施形態に係る半導体装置には、図９Ａに描かれる構成以外にも、層間絶縁膜や、他の素子等との電気的接続を行うための配線等が設けられている。但し、それらの図示及び説明についても、本実施形態に直接関係しないため省略する。
【００４７】
ダミーゲート２４は、基板１１の主面上に形成されている。ダミーゲート２４は、絶縁膜により形成される。ダミーゲート２４は、ｐ型高濃度不純物領域１２とｎ型高濃度不純物領域１３との間の領域に形成されている。第１ゲート電極１５は、ｐ型高濃度不純物領域１２とダミーゲート２４との間に設けられ、ダミーゲート２４の一方の側面を覆っている。第２ゲート電極１６は、ｎ型高濃度不純物領域１３とダミーゲート２４との間に設けられ、ダミーゲート２４の他方の側面を覆っている。
【００４８】
この半導体装置では、インパクトイオン化領域１７は、ダミーゲート２４の直下の領域に形成される。本実施形態のような構成を採用しても、第１の実施形態と同様の作用効果を奏することができる。
【００４９】
尚、ダミーゲート２４を構成する材料としては、電気抵抗が十分に高い材料であればよい。例えば、ダミーゲート２４として、絶縁膜の代わりにノンドープポリシリコン等の半導体層が用いられてもよい。また、図９Ｂに示されるように、ダミーゲート２４が、絶縁膜１４、ノンドープポリシリコン層４０、ハードマスク層４１（絶縁性）、及び側壁絶縁層４２により形成されてもよい。図９Ｂに示される例では、基板１の主面上に、絶縁膜１４、ノンドープポリシリコン層４０、及びハードマスク層４１がこの順で積層され、積層構造が形成されている。側壁絶縁層４２は、その積層構造の両側面を覆うように、形成されている。
【００５０】
本実施形態では、第１の実施形態における作用効果に加えて、製造時に、インパクトイオン化領域１７の長さを精度よく制御することができる。以下に、本実施形態に係る半導体装置の製造方法について説明する。図１０Ａ乃至図１０Ｅは、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００５１】
まず、少なくとも表層部にウェル層（低濃度不純物領域）が形成された、シリコン基板１１を用意する。その低濃度不純物領域としては、例えば、ｎ型不純物が１×１０１５ｃｍ−３以下の濃度でドープされた領域、ｐ型不純物が１×１０１５ｃｍ−３以下の濃度でドープされた領域、及びｉ型半導体領域が挙げられる。
【００５２】
図１０Ａに示されるように、シリコン基板１１の主面上に、一般に用いられている成膜技術、フォトリソグラフィー技術、及びエッチング技術を用いて、ダミーゲート２４を形成する。ダミーゲート２４は、例えば、シリコン窒化膜等により形成される。
【００５３】
次に、図１０Ｂに示されるように、基板１１上に、ゲート絶縁膜１４として、シリコン酸化膜等を形成する。更に、基板１１の主面上に、ダミーゲート２４を被覆するように、ドーパントがドープされたポリシリコン層２５（ゲート電極用導電層）を形成する。ドーパントのドーピングは、ノンドープのポリシリコン層を形成した後に、ドーパントのイオン注入により行ってもよい。
【００５４】
次いで、図１０Ｃに示されるように、ポリシリコン層２５をエッチバックする。これにより、ダミーゲート２４の側壁として、ゲート電極１５及び１６が形成される。
【００５５】
次に、図１０Ｄに示されるように、基板１１上に、レジストマスク２６が形成される。レジストマスク２６は、ｐ型高濃度不純物領域１２が形成される予定の領域が露出し、ｎ型高濃度不純物領域１３が形成される予定の領域が被覆されるように、形成される。この際、レジストマスク２６の端部は、第１ゲート電極１５、ダミーゲート２４、及び第２ゲート電極１６の何れかの上に位置していればよい。そして、ｐ型不純物（例えば、ＢＦ２）のイオン注入により、ｐ型高濃度不純物領域１２が形成される。ｐ型不純物は、例えば、エネルギー３０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、注入される。
【００５６】
次に、図１０Ｅに示されるように、レジストマスク２６を除去する。そして、レジストマスク２８を形成する。レジストマスク２８は、ｐ型高濃度不純物領域１２が被覆され、ｎ型高濃度不純物領域１３が形成される予定の領域が露出するように、形成される。この際、レジストマスク２８の端部は、第１ゲート電極１５、ダミーゲート２４、及び第２ゲート電極１６の何れかの上に位置していればよい。そして、ｎ型不純物２９（例えば、砒素）をイオン注入することにより、ｎ型高濃度不純物１３が形成される。ｎ型不純物は、例えば、エネルギー１５ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、イオン注入される。
【００５７】
その後、レジストマスク２８が除去される。そして、１０００℃、１０秒程度で、熱処理が施され、イオン注入された不純物が活性化される。これにより、図９Ａに示した半導体装置が得られる。
【００５８】
本実施形態に係る半導体装置では、インパクトイオン化領域１７の長さが、ダミーゲート２４の長さに対応している。ダミーゲート２４の長さは、比較的簡単に制御することができる。従って、インパクトイオン化領域１７の長さを、精度よく制御することができる。その結果、ドレインしきい値電圧を所望の値に設定し易くなる。
【００５９】
また、本実施形態では、第１の実施形態と同様に、同一の素子構造で、ｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとの双方が実現される。そのため、同一の製造プロセスで、同一の基板上に、ｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとの双方を作成することができる。これにより、製造工程を少なくすることができる。以下に、この点について、詳細に説明する。
【００６０】
本実施形態に係る半導体装置の製造方法との比較のために、図２に例示した半導体装置の製造方法について説明する。既述のように、図２に例示した半導体装置でも、インパクトイオン化領域１０７の長さは、側壁１０４により形成される。本実施形態と同様に、インパクトイオン化領域１０７の長さを精度よく制御することは可能である。
【００６１】
図１１Ａ及び図１１Ｂは、図２に示される半導体装置の製造方法を示す工程断面図である。図１１Ａに示されるように、不純物濃度が１×１０１５ｃｍ−３以下であるｐ型のシリコン基板１０１の主面上に、一般に用いられている成膜技術、フォトリソグラフィー技術、及びエッチング技術を用いて、絶縁膜１０５（シリコン酸化膜など）及びゲート電極１０６（ポリシリコン）を形成する。その後、レジストマスク１３０を形成する。そして、エネルギー１５ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、ヒ素１２７をイオン注入する。これにより、ｎ型高濃度不純物領域１０３が形成される。次に、図１１Ｂに示されるように、レジストマスク１３０を除去する。そして、シリコン酸化膜等を成膜し、これをエッチバックする。これにより、側壁１０４が形成される。次いで、レジストマスク１３１を形成する。そして、エネルギー３０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、ＢＦ２（１２８）をイオン注入する。これにより、ｐ型高濃度不純物領域１０２が形成される。その後、レジストマスク１３１が除去される。１０００℃、１０秒程度で、熱処理が施される。これにより、イオン注入された不純物を活性化し、図２に示した半導体装置が得られる。
【００６２】
図２に示した半導体装置は、ｎ型インパクトイオン化ＭＩＳＦＥＴである。ｐ型インパクトイオン化ＭＩＳＦＥＴを実現する為には、ｐ型高濃度不純物領域１０３がｎ型高濃度不純物領域に変更され、ｎ型高濃度不純物領域１０３がｐ型高濃度不純物領域に変更される。ｐ型インパクトイオン化ＭＩＳＦＥＴを製造するためには、イオン注入時のドーパントの導電型を反対にする必要がある。同一基板上にｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとを形成するためには、ｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとで、ｐ型高濃度不純物領域を別々に形成する必要がある。ｎ型高濃度不純物領域も、同様に、別々に形成する必要がある。すなわち、レジスト形成工程及びイオン注入工程が、それぞれ、４回ずつ必要である。
【００６３】
これに対して、本実施形態に係る半導体装置では、ｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとの基本構造が同一である。ｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとで、各導電型の高濃度不純物領域を別々に形成する必要がない。本実施形態では、レジスト形成工程とイオン注入工程とが、それぞれ２回でよい。すなわち、図２に示される半導体装置と比較して、製造工程を少なくすることができる。
【００６４】
また、図２に示した半導体装置では、レジストマスク１３０の端部が、ゲート電極１０６上に載っている必要がある（図１１Ａ参照）。そのため、レジストマスク１３０を形成する際に、精度よく位置あわせを行う必要がある。ゲート電極１０６に微細化に伴い、レジストマスク１０３形成時の難易度が高くなる。これに対して、本実施形態では、図１０Ｄ及び図１０Ｅに示したように、レジストマスク２６及び２８は、その端部が第１ゲート電極１５、ダミーゲート２４、及び第２ゲート電極１６の何れかの上に位置するように、形成されればよい。レジストマスク形成時に必要とされる位置あわせ精度を緩和することができる。すなわち、容易に半導体装置を製造することができる。
【００６５】
（第３の実施形態）
続いて、第３の実施形態について説明する。図１２は、本実施形態に係る半導体装置を示す概略断面図である。本実施形態では、第１の実施形態に対して、絶縁層４３が追加されている。絶縁層４３は、基板１１の主面上に、ｐ型高濃度不純物領域１２及びｎ型高濃度不純物領域１３を被覆するように、形成されている。また、絶縁層４３は、ｐ型高濃度不純物領域１２とｎ型高濃度不純物領域１３との間の領域を露出させる開口３３を有している。第１ゲート電極１５及び第２ゲート電極１６は、それぞれ、開口３３内に、絶縁層４３の側壁として形成されている。その他の点については、第１の実施形態と同様とすることができるので、詳細な説明は省略する。
【００６６】
本実施形態のような構造を採用しても、第１の実施形態と同様の作用効果を奏することができる。また、本実施形態では、第２の実施形態と同様に、インパクトイオン化領域１７の長さを精度よく制御することができる。以下に、本実施形態に係る半導体装置の製造方法の一例を説明する。
【００６７】
図１３Ａ乃至図１３Ｇは、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００６８】
まず、少なくとも表層部にウェル層（低濃度不純物領域）が形成された、シリコン基板１１を用意する。その低濃度不純物領域は、例えば、ｎ型不純物が１×１０１５ｃｍ−３以下の濃度でドープされた領域、ｐ型不純物が１×１０１５ｃｍ−３以下の濃度でドープされた領域、及びｉ型半導体領域により、形成される。
【００６９】
次いで、図１３Ａに示されるように、基板１１の主面上に、酸化膜４４とダミーゲート３２とを、この順番で積層する。これらは、一般に用いられている成膜技術、フォトリソグラフィー技術、及びエッチング技術により、形成される。酸化膜４４としては、例えば、シリコン酸化膜が用いられる。ダミーゲート３２としては、例えば、ポリシリコン層等が用いられる。
【００７０】
次に、図１３Ｂに示されるように、レジストマスク２６を形成する。レジストマスク２６は、ｐ型高濃度不純物領域１２が形成される予定の領域が露出し、ｎ型高濃度不純物領域１３が形成される予定の領域が被覆されるように、形成される。そして、ｐ導電型の不純物２７（例えばＢＦ２）をイオン注入する。これにより、ｐ型高濃度不純物領域１２が形成される。ｐ導電型の不純物は、例えば、エネルギー３０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、イオン注入される。
【００７１】
次に、レジストマスク２６が除去される。そして、図１３Ｃに示されるように、レジストマスク２８を形成する。そして、ｎ導電型の不純物２９（例えば、砒素）を、イオン注入する。これにより、ｎ導電型高濃度不純物領域１３が形成される。ｎ導電型の不純物は、例えば、エネルギー１５ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、イオン注入される。
【００７２】
次に、レジストマスク２８が除去される。そして、図１３Ｄに示されるように、シリコン窒化膜等の絶縁膜を成膜し、これをエッチバックする。これにより、ダミーゲート３２の側部に、側壁３０が形成される。
【００７３】
次に、図１３Ｅに示されるように、絶縁膜（例えばシリコン酸化膜）を全面に堆積させる。そして、絶縁層をＣＭＰ（化学的機械研磨）により、ダミーゲート３２の上面が露出するまで平坦化する。これにより、絶縁膜３１が形成される。次に、１０００℃、１０秒程度で、熱処理を施す。これにより、イオン注入された不純物が活性化する。
【００７４】
次に、図１３Ｆに示されるように、ダミーゲート３２及び酸化膜４４を除去し、絶縁層４３に開口３３を形成する。
【００７５】
次いで、図１３Ｇに示されるように、開口３３に、ゲート絶縁膜１４として、シリコン酸化膜などを堆積させる。更に、ゲート電極用導電層として、ドーパントがドープされたポリシリコン層３４を堆積させる。ドーパントのドーピングは、ノンドープのポリシリコン層を形成した後に、ドーパントのイオン注入により行ってもよい。その後、ポリシリコン層３４をエッチバックする。これにより、開口３３内に、絶縁層４３の側壁として、第１ゲート電極１５及び第２ゲート電極１６が形成される。すなわち、図１２に示した半導体装置が得られる。
【００７６】
上述のような製造方法によれば、インパクトイオン化領域１７の長さが、ダミーゲート３２、及び各ゲート電極（１５、１６）の長さにより決定される。ここで、第１ゲート電極１５及び第２ゲート電極１６は、エッチバックにより、形成される。第１ゲート電極１５と第２ゲート電極１６との間の間隔は、エッチバック量によって決まり、比較的精度よく制御することが可能である。すなわち、第２の実施形態と同様に、インパクトイオン化領域１７の長さを精度よく制御することができる。
【００７７】
また、本実施形態では、既述の実施形態と同様に、ｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとで、基本構造が同一である。そのため、第２の実施形態で説明したように、製造工程を削減することができる。
【００７８】
また、本実施形態では、レジストマスク２６及びレジストマスク２８を形成する際に、各レジストマスク（２６、２８）の端部は、ダミーゲート３２上に位置していればよい。第２の実施形態と同様に、レジストマスク（２６、２８）を形成する際に、高い位置あわせ精度を必要としない。従って、製造時における難易度を下げることが可能である。
【００７９】
（第４の実施形態）
続いて、第４の実施形態について説明する。図１４は、本実施形態に係る半導体装置を示す概略断面図である。図１４に示されるように、本実施形態に係る半導体装置では、第１ゲート電極１５上に、絶縁膜３５が形成されている。また、第１ゲート電極１５及び絶縁膜３５の側壁として、側壁絶縁膜３６が形成されている。更に、第１ゲート電極１５のn型高濃度不純物領域１３側の側部には、側壁絶縁膜３６に加えて、側壁絶縁膜３７が形成されている。一方、第２ゲート電極１６は、側壁絶縁膜３７を覆うように、形成されている。本実施形態では、インパクトイオン化領域１７は、側壁絶縁膜３６及び側壁絶縁膜３７の直下に形成される。尚、これら以外の点については、既述の実施形態と同様とすることができるので詳細な説明は省略する。
【００８０】
続いて、本実施形態に係る半導体装置の製造方法の一例を説明する。図１５Ａ乃至図１５Ｅは、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００８１】
まず、少なくとも表層部にウェル層（低濃度不純物領域）が形成された、シリコン基板１１を用意する。その低濃度不純物領域は、例えば、ｎ型不純物が１×１０１５ｃｍ−３以下の濃度でドープされた領域、ｐ型不純物が１×１０１５ｃｍ−３以下の濃度でドープされた領域、及びｉ型半導体領域により、形成される。
【００８２】
次に、図１５Ａに示されるように、基板１１の主面上に、ゲート絶縁膜１４、第１ゲート電極１５、及び絶縁膜３５をこの順で積層し、第１ゲート電極構造体４５を形成する。これらは、一般に用いられている成膜技術、フォトリソグラフィー技術、及びエッチング技術により、形成される。ゲート絶縁膜１４としては、例えば、シリコン酸化膜等が用いられる。第１ゲート電極１５としては、例えば、ドーパントがドープされたポリシリコン層などが用いられる。絶縁膜３５としては、例えば、シリコン窒化膜等が用いられる。
【００８３】
次に、図１５Ｂに示されるように、第１ゲート電極構造体１５の側壁として、側壁絶縁膜３６及び側壁絶縁膜３７を形成する。側壁絶縁膜３６及び側壁絶縁膜３７は、例えばそれぞれシリコン窒化膜及びシリコン酸化膜を成膜し、それらをエッチバックすることにより、形成される。
【００８４】
次に、図１５Ｃに示されるように、基板１１上で第２ゲート電極１６が形成される予定の領域に、ゲート絶縁膜４６（例えばシリコン酸化膜）を形成する。更に、第２ゲート電極１６として、ドーパントがドープされたポリシリコン層を形成する。ポリシリコン層は、一般に用いられている成膜技術、フォトリソグラフィー技術、及びエッチング技術を利用して、形成される。ドーパントのドーピングは、ノンドープのポリシリコン層を形成した後に、ドーパントのイオン注入により行ってもよい。次に、フッ酸溶液により側壁絶縁膜３７を除去する。
【００８５】
次に、図１５Ｄに示されるように、レジストマスク３８を形成する。レジストマスク３８は、ｐ型高濃度不純物領域１２が形成される予定の領域を被覆するように、形成される。そして、エネルギー１５ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、n型不純物２９（例えばヒ素）をイオン注入する。これにより、ｎ型高濃度不純物領域１３が形成される。
【００８６】
次に、レジストマスク３８を除去する。そして、図１５Ｅに示されるように、レジストマスク３９を形成する。レジストマスク３９は、n型高濃度不純物領域１３を被覆するように、形成される。そして、エネルギー３０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、p型不純物２７（例えばＢＦ２）をイオン注入する。これにより、ｐ型高濃度不純物領域１２が形成される。
【００８７】
その後、レジストマスク３９を除去する。そして、１０００℃、１０秒程度で、熱処理を施す。これにより、イオン注入された不純物を活性化し、図１４に示した半導体装置が得られる。
【００８８】
本実施形態によれば、第１の実施形態と同様の作用効果を奏することができる。
【００８９】
加えて、本実施形態でも、インパクトイオン化領域１７の長さを精度よく制御することが可能である。すなわち、本実施形態では、インパクトイオン化領域１７の長さは、側壁絶縁膜３６の長さと側壁絶縁膜３７の長さによって決定される。これらの側壁絶縁膜（３６、３７）の長さは、比較的簡単に制御することが可能である。これにより、インパクトイオン化領域１７の長さを精度よく制御できる。
【００９０】
また、本実施形態においても、ｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとで、素子構造が同一である。そのため、既述の実施形態（第２の実施形態）で述べたのと同様に、製造工程を少なくすることができる。
【００９１】
また、本実施形態では、レジストマスク３８及びレジストマスク３９を形成する工程（図１５Ｄ、図１５Ｅ参照）において、レジストマスクの位置合わせに必要な精度を緩和できる。すなわち、本実施形態では、レジストマスク３８の端部は、各ゲート電極（１５、１６）、側壁絶縁膜３６、及び側壁絶縁膜３７の何れかの上に位置していればよい。
【００９２】
以上、本発明を、第１乃至第４の実施形態により説明した。既述のように、本発明によれば、論理回路における動作電圧を低減することができ、これにより、消費電力を低減することが可能である。加えて、本発明では、同じ構造で、ｎ型のＡＮＤ型論理回路動作とｐ型のＡＮＤ型論理回路動作とを実現することができ、論理回路装置における素子特性のばらつきを抑制することが可能である。更に、本発明によれば、ＡＮＤ型論理回路動作のみならず、インパクトイオン化ＭＩＳＦＥＴ自体も実現することができる。更に、インパクトイオン化ＭＩＳＦＥＴを用いたｎ型およびｐ型のＯＲ型論理回路動作も実現することができる。更に、インパクトイオン化ＭＩＳＦＥＴを用いたＣＭＯＳ型のＮＯＴ型論理回路も実現することができる。これらの論理機能を同一素子構造で実現できるため、インパクトイオン化ＭＩＳＦＥＴを用いた大規模集積回路内における素子特性を、均一化することがでる。その結果、大規模集積回路の動作を安定させることが可能である。更に、本発明にかかる第１乃至第４実施形態の半導体装置は、ｎ型とｐ型の素子構造が同一であるため、従来構造に比べて製造工程を削減できる。また、高濃度不純物領域を形成するためのレジストマスク形成工程において、必要となる位置合わせ精度を緩和させることができる。
【００９３】
尚、本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。更に、本発明は、インパクトイオン化ＭＩＳＦＥＴに限定されず、例えばゲート絶縁膜とゲート電極とが一体化された、インパクトイオン化ＭＥＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ、ゲート部を受光部としたインパクトイオン化光ゲートトランジスタ、及びゲート部をセンサ部としたインパクトイオン化センサなどについても適用可能である。
【符号の説明】
【００９４】
１０ 半導体装置
１０−１ 第１の半導体装置
１０−２ 第２の半導体装置
１１ 半導体基板（ウェル層）
１２ ｐ型高濃度不純物領域
１３ ｎ型高濃度不純物領域
１４ ゲート絶縁膜
１５ 第１ゲート電極
１６ 第２ゲート電極
１７ インパクトイオン化領域
１８ インバータ回路
１９ 第１チャネル領域（第１領域）
２０ 第２チャネル領域（第２領域）
２１−１ 第１入力端
２１−２ 第２入力端
２１−３ 一定電圧供給端
２１−４ 入力端
２１−５ 入力端
２１−６ 一定電圧供給端
２１−７ 第１一定電圧供給端
２１−８ 第１入力端
２１−９ 第２一定電圧供給端
２１−１０ 第２入力端
２１−１１ 第１一定電圧供給端
２１−１２ 第１入力端
２１−１３ 第２一定電圧供給端
２１−１４ 第２入力端
２１−１５ 第１一定電圧供給端
２１−１６ 入力端
２１−１７ 第２一定電圧供給端
２２−１ 接続部
２２−２ 第１接続部
２２−３ 第２接続部
２３ 出力端
２４ ダミーゲート
２５ ゲート電極用導電層
２６ 第１レジストマスク
２７ ＢＦ２イオン
２８ 第２レジストマスク
２９ 砒素イオン
３０ 側壁
３１ 絶縁膜
３２ ダミーゲート
３３ 開口
３４ ゲート電極用導電層
３５ 絶縁膜
３６ 側壁絶縁膜
３７ 側壁絶縁膜
３８ レジストマスク
３９ レジストマスク
４０ ノンドープポリシリコン層
４１ ハードマスク
４２ 側壁絶縁層
４３ 絶縁層
４４ 酸化膜
４５ 第１ゲート電極構造体
１２７ 砒素イオン
１２８ ＢＦ２イオン
１３０ レジストマスク
１３１ レジストマスク
１０１ 半導体基板（ウェル層）
１０２ ｐ型高濃度不純物領域（第１導電型領域）
１０３ ｎ型高濃度不純物領域（第２導電型領域）
１０４ 側壁
１０５ ゲート絶縁膜
１０６ ゲート電極
１０７ インパクトイオン化領域
１０８−１、１０８−２ 入力端
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
アバランシェ増倍は、電離衝突（インパクトイオン化）によってキャリア（電子又は正孔）が急激に増加する現象である。このアバランシェ増倍の原理を用いた半導体装置として、インパクトイオン化ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が提案され、研究されている。インパクトイオン化ＭＩＳＦＥＴでは、アバランシェ増倍が、オン−オフ特性を急峻化させるために利用されている。インパクトイオン化ＭＩＳＦＥＴは、ＭＩＳＦＥＴに代わる半導体スイッチ素子として、期待されている。
【０００３】
図１Ａ及び図１Ｂは、インパクトイオン化ＭＩＳＦＥＴの一例を示す概略断面図である。図１Ａは、オフ状態（ゲート入力「０」）の様子を示しており、図１Ｂはオン状態（ゲート入力「１」）の様子を示している。図１Ａに示されるように、このインパクトイオン化ＭＩＳＦＥＴは、不純物濃度の低いｐ型シリコン基板１０１、ドレイン領域１０３（高濃度ｎ型）、ソース領域１０２（高濃度ｐ型）、ゲート酸化膜１０５、及びゲート電極１０６を有している。ドレイン領域１０３及びソース領域１０２は、ｐ型シリコン基板１０１の表層部に設けられている。ドレイン領域１０３とソース領域１０２とは、離れた位置に設けられている。ゲート電極１０６は、ゲート酸化膜１０５を介して、ｐ型シリコン基板１０１上に形成されている。ゲート電極１０６は、ソース領域１０２から離れた位置に形成されている。インパクトイオン化ＭＩＳＦＥＴには、これら以外にも、素子分離領域、全体を覆う層間絶縁膜、配線等が含まれるが、図示は省略されている。
【０００４】
図１Ａに示されるオフ状態では、チャネルは形成されない。ドレイン領域１０３に印加されるドレイン電圧ＶＤが、ソース領域１０２に印加されるソース電圧ＶＳより高い場合について考える。この際、ほとんどの電圧は、ｐ型シリコン基板１０１における、ドレイン領域１０３とソース領域１０２との間に加わる。ドレイン電圧ＶＤとソース電圧ＶＳとの電圧差ＶＤＳが十分に大きくなると、ｐ型シリコン基板１０１が空乏化される。このとき、ドレイン電流は、Ｐ‐Ｉ‐Ｎ接合の逆バイアス状態における逆方向飽和電流となり、ほとんど流れない。
【０００５】
一方、オン状態にするためには、電圧差ＶＤＳをある程度大きな電圧差に維持した上で、ゲート電圧ＶＧを高くする。すると、図１Ｂに示されるように、ゲート絶縁膜１０５の下において、ｐ型シリコン基板１０１の表面付近が反転状態に変わる。これにより、チャネル１２０が形成される。チャネル１２０により、ｐ型シリコン基板１０１に形成された空乏層の実効的な長さが、ソース領域１０２からチャネル１２０までになる。すなわち、オン状態における空乏層の実効的な長さが、オフ状態のときの長さよりも、短くなる。その結果、空乏層内における電界強度が強くなる。これにより、ソース領域１０２から空乏層に注入された電子が、インパクトイオン化する。インパクトイオン化は、空乏層中で連鎖的に発生（アバランシェ増倍）する。そのため、ドレイン電流が急激に増加する。
【０００６】
電圧差ＶＤＳは、チャネル１２０が形成されていないときにはインパクトイオン化が発生せず、チャネル１２０が形成されたときにはインパクトイオン化が発生するような範囲で設定される。ｐ型シリコン基板１０１のうち、ゲート電圧の印加により、チャネルが形成される領域が、チャネル領域と記載される。また、ソース領域１０２とドレイン領域１０３との間において、チャネルが形成されない部分（インパクトイオン化現象が発生する部分）が、インパクトイオン化領域１０７として記載される。チャネル１２０を形成するために必要なゲート電圧が、ゲートしきい値電圧と記載される。また、インパクトイオン化現象を発生させるために必要なドレイン‐ソース間電圧差ＶＤＳが、ドレインしきい値電圧と記載される。
【０００７】
図１Ａ及び図１Ｂで示したようなインパクトイオン化ＭＩＳＦＥＴの具体例は、例えば、非特許文献１（Ｋ． Ｇｏｐａｌａｋｒｉｓｈｎａｎ ｅｔ ａｌ．， “Ｉ−ＭＯＳ： Ａ Ｎｏｖｅｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ｗｉｔｈ ａ Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ ｌｏｗｅｒ ｔｈａｎ ｋＴ／ｑ”， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ． ２８９−２９２， Ｄｅｃｅｍｂｅｒ ２００２．）に記載されている。非特許文献１では、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が用いられている。しかし、図１Ａ及び図１Ｂに示したインパクトイオン化ＭＩＳＦＥＴと非特許文献１に記載された装置とで、動作原理に違いはない。
【０００８】
ドレインしきい値電圧は、インパクトイオン化領域１０７の長さに依存する。従って、ドレインしきい値電圧を所望する電圧に設定するためには、インパクトイオン化領域１０７の長さを精度良く制御することが重要である。これに関して、非特許文献２（Ｃ． Ｃｈａｒｂｕｉｌｌｅｔ ｅｔ ａｌ．， “Ｈｉｇｈ Ｃｕｒｒｅｎｔ Ｄｒｉｖｅ ｉｎ Ｕｌｔｒａ−Ｓｈｏｒｔ Ｉｍｐａｃｔ Ｉｏｎｉｚａｔｉｏｎ ＭＯＳ（Ｉ−ＭＯＳ） Ｄｅｖｉｃｅｓ”， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， Ｄｅｃｅｍｂｅｒ ２００６．）には、ゲート電極に側壁を設けたインパクトイオン化ＭＩＳＦＥＴが記載されている。図２は、非特許文献２に記載されたインパクトイオン化ＭＩＳＦＥＴを示す概略断面図である。このインパクトイオン化ＭＩＳＦＥＴは、不純物濃度の低いｐ型シリコン基板１０１、ドレイン領域１０３（高濃度ｎ型）、ソース領域１０２（高濃度ｐ型）、ゲート酸化膜１０５、ゲート電極１０６、及びゲート電極１０６の両側部に設けられた側壁１０４を備えている。ソース領域１０２は、ゲート電極１０６と側壁１０４とが形成された後に、イオン注入により、形成される。このような構成及び製造方法によれば、インパクトイオン化領域１０７の長さが、側壁１０４の長さにより決定される。側壁１０４の長さは、比較的制御し易い。従って、インパクトイオン化領域１０７の長さを精度良く調整することができる。
【０００９】
更に他の関連技術が、特許文献１（ＷＯ２００７０６５９８５）に記載されている。特許文献１に記載されたトランジスタは、低濃度中間領域を介して隔てられたソース及びドレインを備えている。ソース及びドレインの間に、二つのゲート電極が形成されることが記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】ＷＯ２００７０６５９８５
【非特許文献】
【００１１】
【非特許文献１】Ｋ． Ｇｏｐａｌａｋｒｉｓｈｎａｎ ｅｔ ａｌ．， “Ｉ−ＭＯＳ： Ａ Ｎｏｖｅｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ｗｉｔｈ ａ Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ ｌｏｗｅｒ ｔｈａｎ ｋＴ／ｑ”， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ． ２８９−２９２， Ｄｅｃｅｍｂｅｒ ２００２．
【非特許文献２】Ｃ． Ｃｈａｒｂｕｉｌｌｅｔ ｅｔ ａｌ．， “Ｈｉｇｈ Ｃｕｒｒｅｎｔ Ｄｒｉｖｅ ｉｎ Ｕｌｔｒａ−Ｓｈｏｒｔ Ｉｍｐａｃｔ Ｉｏｎｉｚａｔｉｏｎ ＭＯＳ（Ｉ−ＭＯＳ） Ｄｅｖｉｃｅｓ”， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， Ｄｅｃｅｍｂｅｒ ２００６．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明者らは、インパクトイオン化ＭＩＳＦＥＴを用いて論理回路を構成することについて着目した。ここでは、基本的な論理回路である、ＡＮＤ型論理回路について考える。ＡＮＤ型論理回路を実現するために、２つのインパクトイオン化ＭＩＳＦＥＴを用いることが考えられる。図３は、そのようなＡＮＤ型論理回路の一例を示す概略断面図である。図３に示されるように、一方のインパクトイオン化ＭＩＳＦＥＴには、ゲート電極１０６に、第１入力端１０８−１が接続されている。他方のインパクトイオン化ＭＩＳＦＥＴには、ゲート電極１０６に、第２入力端１０８−２が接続されている。一方のインパクトイオン化ＭＩＳＦＥＴのドレイン領域１０３は、他方のインパクトイオン化ＭＩＳＦＥＴのソース領域１０２に接続されている。すなわち、２つのインパクトイオンかＭＩＳＦＥＴが、オン状態のときに電気的に直列となるように、接続されている。このような構成を採用することにより、ＡＮＤ型論理回路が実現される。
【００１３】
しかし、図３に示されるような構成では、その両端間（一方のインパクトイオン化ＭＩＳＦＥＴのソース領域１０２と、他方のインパクトイオン化ＭＩＳＦＥＴのドレイン領域１０３との間）に必要な電圧が、単体のインパクトイオン化ＭＩＳＦＥＴを動作させるときに必要な電圧の２倍になってしまう。そのため、電源回路として大規模な回路が必要となってしまう、という問題点があった。また、電圧増加に伴い、消費電力が増大してしまう、という問題点があった。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置は、第１導電型の不純物が高濃度でドープされ、第１電圧が印加される第１導電型領域と、前記第１導電型領域から離れた位置に設けられ、前記第１導電型とは逆の第２導電型の不純物が高濃度でドープされ、第２電圧が印加される、第２導電型領域と、前記第１導電型領域と前記第２導電型領域との間を占めるように配置され、不純物が低濃度でドープされた半導体領域である、ウェル層と、オン状態であるときに、前記ウェル層に含まれる第１領域に反転層を形成させる、第１ゲート電極と、オン状態であるときに、前記ウェル層に含まれる第２領域に反転層を形成させる、第２ゲート電極とを具備する。前記第１領域は、前記第１導電型領域に接している。前記第２領域は、前記第２導電型領域に接し、前記第１領域とは離れている。前記第１領域と前記第２領域との間の間隔は、前記第１ゲート電極及び前記第２ゲート電極の双方がオン状態である場合に、前記第１電圧と前記第２電圧との差によってインパクトイオン化現象が発生し、前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方がオフ状態である場合に、インパクトイオン化現象が発生しないように、設定されている。
【００１５】
この発明によれば、第１領域と第２領域との双方に反転層が形成されたときにだけ、第１導電型領域と第２導電型領域とが導通する。すなわち、第１ゲート電極と第２ゲート電極とのそれぞれに印加される電圧のレベルによって、第１導電型領域と第２導電型領域との間の電気的接続状態が切り替えられる。これを利用すれば、入力端子を２つ有する論理回路を実現することができる。一つの半導体トランジスタで論理回路を実現することができるため、図３に示した論理回路に比べ、第１導電型領域と第２導電型領域との間に必要な電圧が少なくて済む。これにより、電源回路を小規模に構成することができ、消費電力を抑制することができる。
【００１６】
本発明にかかる半導体装置の製造方法は、第１導電型の不純物が高濃度でドープされ、第１電圧が印加される、第１導電型領域を形成する工程と、前記第１導電型領域から離れた位置に、前記第１導電型とは逆の第２導電型の不純物が高濃度でドープされ、第２電圧が印加される、第２導電型領域を形成する工程と、前記第１導電型領域と前記第２導電型領域との間を占めるように配置され、不純物が低濃度でドープされた半導体領域である、ウェル層を形成する工程と、ゲート電極群を形成する工程とを具備する。前記ゲート電極群を形成する工程は、オン状態であるときに、前記ウェル層に含まれる第１領域に反転層を形成させる、第１ゲート電極を形成する工程と、オン状態であるときに、前記ウェル層に含まれる第２領域に反転層を形成させる、第２ゲート電極を形成する工程とを含む。前記第１領域は、前記第１導電型領域に接するように形成される。前記第２領域は、前記第２導電型領域に接し、前記第１領域とは離れるように形成される。前記第１領域と前記第２領域との間には、前記第１ゲート電極及び前記第２ゲート電極の双方がオン状態である場合に、前記第１電圧と前記第２電圧との差によってインパクトイオン化現象が発生し、前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方がオフ状態である場合に、インパクトイオン化現象が発生しないような間隔が設けられる。
【発明の効果】
【００１７】
本発明によれば、大規模な電源回路を必要とせず、消費電力を抑制できる、半導体装置、及びその製造方法が提供される。
【図面の簡単な説明】
【００１８】
【図１Ａ】インパクトイオン化ＭＩＳＦＥＴの一例を示す概略断面図である。
【図１Ｂ】インパクトイオン化ＭＩＳＦＥＴの一例を示す概略断面図である。
【図２】非特許文献２に記載されたインパクトイオン化ＭＩＳＦＥＴを示す概略断面図である。
【図３】ＡＮＤ型論理回路の一例を示す概略断面図である。
【図４】第１の実施形態に係る半導体装置を示す概略断面図である。
【図５】ｎ型ＡＮＤ回路素子を示す概略断面図である。
【図６】ｎ型ＡＮＤ回路素子を示す概略断面図である。
【図７】ｐ型ＡＮＤ回路素子を示す断面図である。
【図８Ａ】論理回路素子を示す断面図である。
【図８Ｂ】論理回路素子を示す断面図である。
【図８Ｃ】ＡＮＤ型論理回路装置を示す概略断面図である。
【図８Ｄ】ＯＲ型論理回路装置を示す概略断面図である。
【図８Ｅ】ＮＯＴ型論理回路装置を示す概略断面図である。
【図９Ａ】第２の実施形態に係る半導体装置を示す概略断面図である。
【図９Ｂ】第２の実施形態に係る半導体装置を示す概略断面図である。
【図１０Ａ】第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０Ｂ】第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０Ｃ】第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０Ｄ】第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０Ｅ】第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１１Ａ】図２に示される半導体装置の製造方法を示す工程断面図である。
【図１１Ｂ】図２に示される半導体装置の製造方法を示す工程断面図である。
【図１２】第３の実施形態に係る半導体装置を示す概略断面図である。
【図１３Ａ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｂ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｃ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｄ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｅ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｆ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１３Ｇ】第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１４】第４の実施形態に係る半導体装置を示す概略断面図である。
【図１５Ａ】第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１５Ｂ】第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１５Ｃ】第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１５Ｄ】第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図１５Ｅ】第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
【００２０】
（第１の実施形態）
図４は、本実施形態に係る半導体装置を示す概略断面図である。図４に示されるように、この半導体装置は、基板１１、ｐ型高濃度不純物領域１２（第１導電型領域）、ｎ型高濃度不純物領域１３（第２導電型領域）、ゲート絶縁膜１４、第１ゲート電極１５、及び第２ゲート電極１６を備えている。尚、実際には、半導体装置には、これら以外の構成（層間絶縁膜、他の素子との電気的接続を行うための配線、など）も含まれている。但し、本実施形態の要点とは直接関係しないため、図示が省略されている。
【００２１】
基板１１は、半導体基板である。基板１１において、少なくとも主面の表層部には、ウェル層が形成されている。ウェル層は、例えば、低濃度ｐ型シリコン層、低濃度ｎ型シリコン層、及びｉ型シリコン層などにより形成される。
【００２２】
ｐ型高濃度不純物領域１２は、基板１１の主面の表層部に形成されている。ｐ型高濃度不純物領域１２は、ｐ型不純物が高濃度でドープされた領域である。ｐ型高濃度不純物領域１２には、第１電圧が印加される。
【００２３】
ｎ型高濃度不純物領域１３は、基板１１の主面の表層部に、形成されている。n型高濃度不純物領域１３は、ｐ型高濃度不純物領域１２とは、離れている。ｐ型高濃度不純物領域１２とｎ型高濃度不純物領域１３との間は、基板１１のウェル層によって占められている。ｎ型高濃度不純物領域１３は、ｎ型不純物が高濃度でドープされた領域である。ｎ型高濃度不純物領域１３には、第２電圧が印加される。
【００２４】
第１ゲート電極１５は、ゲート絶縁膜１４を介して、基板１１の主面上に形成されている。第２ゲート電極１５も、ゲート絶縁膜１４を介して、基板１１の主面上に形成されている。第１ゲート電極１５及び第２ゲート電極１６は、ｐ型高濃度不純物領域１２とｎ型高濃度不純物領域１３との間に、配置されている。第１ゲート電極１５は、その直下の領域が、ｐ型高濃度不純物領域１２と接するように、配置されている。第２ゲート電極１６は、その直下の領域が、ｎ型高濃度不純物領域１３と接するように、配置されている。第１ゲート電極１５と第２ゲート電極１６とは、離れた位置に形成されている。
【００２５】
図４に示される半導体装置の動作方法について説明する。
【００２６】
第１ゲート電極１５に低電圧（以後「０」に対応する電圧として表現される）が印加されると、第１ゲート電極１５の直下の領域に、ｐ型チャネル（反転層）が形成される。これにより、第１ゲート電極１５が、オン状態になる。ｐ型チャネルが形成される領域が、第１領域１９として示されている。一方、第２ゲート電極１６に高電圧（以後、「１」に対応する電圧として表現される）が印加されると、第２ゲート電極１６の直下の領域に、ｎ型チャネルが形成される。これにより、第２ゲート電極１６が、オン状態になる。ｎ型チャネルが形成される領域が、第２領域２０として示されている。
【００２７】
第１領域１９及び第２領域２０の双方にチャネルが形成されている場合、基板１１に形成された空乏層の実効的な長さが、短くなる。ここで、ｎ型高濃度不純物領域１３に印加される電圧（第２電圧）を増加させていく場合について考える。第２電圧が、ｐ型高濃度不純物領域１２に印加される電圧（第１電圧）よりも十分に高くなると、空乏層内の電界強度が十分に強くなる。その結果、ｐ型高濃度不純物領域１２から空乏層に注入された電子が、インパクトイオン化する。図４には、インパクトイオン化現象が発生する領域が、インパクトイオン化領域１７として示されている。インパクトイオン化領域１７は、第１領域１９と第２領域２０との間の領域である。インパクトイオン化は、空乏層の中で連鎖的に発生する（アバランシェ増倍）。これにより、ドレイン電流が急激に増加する。そこで、第１電圧と第２電圧との電圧差が、第１領域１９及び第２領域２０の少なくとも一方にチャネルが形成されていない場合にはインパクトイオン化現象が発生せずに、第１領域１９及び第２領域２０の両方にチャネルが形成されている場合にはインパクトイオン化現象が発生するように、設定される。このような電圧差を設定することにより、第１ゲート電極１５に「０」に対応する電圧が印加され、第２ゲート電極１６に「１」に対応するが印加されたときにのみ、ｐ型高濃度不純物領域１２とｎ型高濃度不純物領域１３との間に電流が流れる。この場合、ｐ型高濃度不純物領域１２は電子のソース領域として機能し、ｎ型高濃度不純物領域１３は電子のドレイン領域として機能する。
【００２８】
尚、第１電圧が第２電圧よりも高く設定された場合には、ｎ型高濃度不純物領域１３が正孔のソース領域として機能し、ｐ型高濃度不純物領域１２が正孔のドレイン領域として機能する。
【００２９】
第１ゲート電極１５及び第２ゲート電極１６に印加される電圧の具体例について説明する。基板１１がシリコン基板であるものとする。ゲート絶縁膜１４がシリコン酸化膜により形成され、その膜厚が２ｎｍ以下であったとする。このような場合、第１ゲート電極１５に約−１Ｖの電圧を印加すると、第１領域１９にチャネルが形成される。また、第２ゲート電極１６に約１Ｖの電圧を印加すると、第２領域２０にチャネルが形成される。
【００３０】
続いて、インパクトイオン化領域１７の材料及び長さについて説明する。インパクトイオン化を発生させるために必要な第１電圧と第２電圧との差、すなわちドレインしきい値電圧は、インパクトイオン化領域１７の材料及び長さに依存する。バンドギャップの狭い材料では、インパクトイオン化率（注入された電子がインパクトイオン化する確率）が高い。インパクトイオン化率が高いと、ドレインしきい値電圧が低くなる。バンドギャップは、シリコンよりも、シリコンゲルマニウム及びゲルマニウムなどのほうが狭い。従って、インパクトイオン化領域１７の構成材料として、シリコンゲルマニウム及びゲルマニウムなどを用いると、シリコンを用いた場合よりも、ドレインしきい値電圧を低くすることができる。また、インパクトイオン化率は、インパクトイオン化領域１７の長さ（すなわち第１領域１９と第２領域との間の間隔）が短いほど、高くなる。例えば、インパクトイオン化領域１７の材料としてゲルマニウムを用いた場合には、インパクトイオン化領域の長さを５０ｎｍ以下に設定することにより、ドレインしきい値電圧を１Ｖ以下にすることができる。
【００３１】
以上説明した半導体装置１０を利用することにより、論理回路素子が実現される。以下に、半導体装置１０を利用した論理回路素子について説明する。
【００３２】
図５は、半導体装置１０を利用したｎ型ＡＮＤ回路素子を示す概略断面図である。ｎ型ＡＮＤ回路とは、全ての入力端に高電圧（「１」に対応する電圧）が印加された場合に、ソース−ドレイン間に電流が流れる回路であるものとする。図５に示されるように、このｎ型ＡＮＤ回路素子では、図４に示した半導体装置である半導体素子１０、インバータ１８、第１入力端２１−１、及び第２入力端２１−２を含んでいる。インバータ１８は、その出力端が第１ゲート電極１５に接続されている。第１入力端２１−１には、第１入力信号が供給される。インバータ１８は、第１入力信号の電圧を論理的に反転させ、第１ゲート電極１５に印加する。第２入力端２１−２には、第２入力信号が供給される。第２入力端２１−２は、第２入力信号を、第２ゲート電極１６に供給する。ｐ型高濃度不純物領域１２に印加される第１電圧は、例えば０Ｖである。ｎ型高濃度不純物領域１３に印加される第２電圧は、第１電圧よりも高い。このような構成によれば、オン時には、ｐ型高濃度不純物領域１２が電子のソース領域として機能し、ｎ型高濃度不純物領域１３が電子のドレイン領域（正孔のソース領域）として機能する。
【００３３】
図６は、図５に示されるｎ型ＡＮＤ回路素子において、第１入力信号及び第２入力信号が、両方とも「１」（ハイレベル）である場合の様子を示す図である。図６に示されるように、第１ゲート電極１５には、「０」に対応する電圧が印加される。これにより、第１領域１９にチャネルが形成される。一方、第２ゲート電極には、「１」に対応する電圧が供給される。これにより、第２領域２０にもチャネルが形成される。その結果、インパクトイオン化領域１７でインパクトイオン化現象が発生し、ｐ型高濃度不純物領域１２とｎ型高濃度不純物領域１３との間に電流が流れる。すなわち、２つの入力端（２１−１、２１−２）の双方から「１」に対応する電圧が供給されたときに、ドレイン電流が流れる。これにより、ｎ型ＡＮＤ回路としての機能が実現される。このｎ型ＡＮＤ回路素子１０では、インパクトイオン化領域１７が一つだけでよい。従って、ｎ型ＡＮＤ回路の両端間（ｐ型高濃度不純物領域１２とｎ型高濃度不純物領域１３との間）の電圧差は、ドレインしきい値電圧よりも大きければよい。図３に示したＡＮＤ回路では、両端間（第１半導体素子１０１−１のｐ型高濃度不純物領域１０２と第２半導体素子１０１−２のｎ型高濃度不純物領域１０３との間）の電圧差として、ドレインしきい値電圧の２倍以上の電圧差が必要である。すなわち、図５に示される構成により、消費電力が抑制されたｎ型ＡＮＤ回路素子が提供される。
【００３４】
本実施形態に係る半導体装置１０を用いて、ｐ型ＡＮＤ回路を実現することも可能である。ｐ型ＡＮＤ回路とは、全てのゲート電極に「０」に対応する電圧を印加した場合に、ソース−ドレイン間に電流が流れる回路であるものとする。図７は、ｐ型ＡＮＤ回路素子を示す断面図である。このｐ型ＡＮＤ回路では、第１入力端２１−１が第１ゲート電極１５に接続されている。また、第２入力端２１−２は、インバータ１８を介して、第２ゲート電極１６に接続されている。ｐ型高濃度不純物領域１２には、ｎ型高濃度不純物領域１３よりも高い電圧が印加される。例えば、ｎ型高濃度不純物領域１３には、０Ｖが印加され、ｐ型高濃度不純物領域１２には、正電圧が印加される。このような構成によれば、第１ゲート電極１５に「０」に対応する電圧が印加され、第２ゲート電極１６に「１」に対応する電圧が印加されたときにのみ、ｎ型高濃度不純物領域１３とｐ型高濃度不純物領域１２とが導通する。すなわち、第１入力端２１−１及び第２入力端２１−２の双方から「０」に対応する電圧が与えられたときに、ドレイン電流が流れる。これにより、ｐ型ＡＮＤ回路が実現されることが理解される。
【００３５】
本実施形態に係る半導体装置１０は、単一の入力端を有するスイッチング素子（ｎ型インパクトイオン化ＭＩＳＦＥＴ）としても機能させることができる。図８Ａは、そのような論理回路素子を示す断面図である。図８Ａに示されるように、第１ゲート電極１５には、一定電圧供給端２１−３が接続されている。第２ゲート電極１６には、入力端２１−４が接続されている。一定電圧供給端２１−３からは、第１ゲート電極１５に対して、常時、「０」に対応する電圧が印加される。その他の構造は、図７に示したｐ型ＡＮＤ回路と同じであるものとする。この論理回路素子では、第１ゲート電極１５は、常時、オン状態である。すなわち、第１領域１９には、常時、チャネルが形成されている。第２ゲート電極１６は、「１」に対応する電圧が印加されたときに、オン状態になる。すなわち、第２領域２０にチャネルが形成される。この論理回路素子では、入力端２１−４に「１」に対応する電圧が印加されたときに、論理回路素子全体としてオン状態になる。すなわち、単一入力型のｎ型インパクトイオン化ＭＩＳＦＥＴとして動作することがわかる。
【００３６】
同様に、本実施形態に係る半導体装置１０は、単一の入力端を有する、ｐ型のインパクトイオン化ＭＩＳＦＥＴとして機能させることもできる。図８Ｂは、そのような論理回路素子を示す断面図である。図８Ｂに示されるように、第１ゲート電極１５には、入力端２１−５が接続されている。第２ゲート電極１６には、一定電圧供給端２１−６が接続されている。一定電圧供給端２１−６からは、第２ゲート電極１６に対して、常時、「１」に対応する電圧が印加されている。その他の構造は、図７に示したｐ型ＡＮＤ回路と同じであるものとする。この論理回路素子では、第２ゲート電極１６は、常時、オン状態である。すなわち、第２領域２０には、常時、チャネルが形成されている。第１ゲート電極１５は、「０」に対応する電圧が印加されたときに、オン状態になる。すなわち、第１領域１９にチャネルが形成される。この論理回路素子では、入力端２１−５に「０」に対応する電圧が印加されたときに、論理回路素子全体としてオン状態になる。すなわち、単一入力型のｐ型インパクトイオン化ＭＩＳＦＥＴとして動作することがわかる。
【００３７】
更に、本実施形態に係る半導体装置を複数用いることによって、論理回路装置を形成することも可能である。
【００３８】
図８Ｃは、２つの半導体装置（１０−１、１０−２）を有する、ＡＮＤ型論理回路装置を示す概略断面図である。このＡＮＤ型論理回路装置は、図８Ａに示される二つの半導体素子１０（第１半導体素子１０−１及び第２半導体素子１０−２）を含んでいる。各半導体素子１０としては、図４に示した半導体装置が用いられる。図８Ｃに示されるように、このＡＮＤ型論理回路装置では、第１半導体素子１０−１のｎ型高濃度不純物領域１３−１が、接続部２２−１を介して、第２半導体素子１０−２のｐ型高濃度不純物領域１２−２と電気的に接続されている。第１半導体素子１０−１の第１ゲート電極１５−１には、常時、「０」に対応する電圧を与える、第１一定電圧供給端２１−７が接続されている。第１半導体素子１０−１の第２ゲート電極１６−１には、第１入力端２１−８が接続されている。第２半導体素子１０−２の第１ゲート電極１５−２には、常時、「０」に対応する電圧を与える、第２一定電圧供給端２１−９が接続されている。第２半導体素子１０−２の第２ゲート電極１６−２には、第２入力端２１−１０が接続されている。ｎ型高濃度不純物領域１３−２とｐ型高濃度不純物領域１２−１との間の電圧差は、第１半導体素子１０−１のインパクトイオン化領域１７−１と第２半導体素子１０−２のインパクトイオン化領域１７−２との双方でインパクトイオン化現象が発生するように、設定されている。
【００３９】
図８Ｃに示されるＡＮＤ型論理回路装置では、第１半導体素子１０−１の第１領域１９−１及び第２半導体素子１０−２の第１領域１９−２には、常時、チャネルが形成されている。そのため、第１入力端２１−８と第２入力端２１−１０との双方から「１」に対応する電圧が供給されたときにだけ、ｐ型高濃度不純物領域１２−１とｎ型高濃度不純物領域１３−２との間が導通する。これにより、ＡＮＤ型論理回路としての機能が実現される。
【００４０】
また、図８Ｄは、２つの半導体素子（１０−１、１０−２）を有する、ＯＲ型論理回路装置を示す概略断面図である。このＯＲ型論理回路装置は、図８Ａに示されるｎ型インパクトイオン化ＭＩＳＦＥＴを２つ用意し、これらを並列に組み合わせることにより実現される。図８Ｄに示されるように、このＯＲ型論理回路装置では、第１半導体素子１０−１のｐ型高濃度不純物領域１２−１が、接続部２２−２を介して、第２半導体素子１０−２のｐ型高濃度不純物領域１２−２と電気的に接続されている。第１半導体素子１０−１のｎ型高濃度不純物領域１３−１は、接続部２２−３を介して、第２半導体素子１０−２のｎ型高濃度不純物領域１３−２と電気的に接続されている。第１半導体素子１０−１の第１ゲート電極１５−１には、常時、「０」に対応する電圧を与える、第１一定電圧供給端２１−１１が接続されている。第１半導体素子１０−１の第２ゲート電極１６−１には、第１入力端２１−１２が接続されている。第２半導体素子１０−２の第１ゲート電極１５−２には、常時、「０」に対応する電圧を与える、第２一定電圧供給端２１−１３が接続されている。第２半導体素子１０−２の第２ゲート電極１６−２には、第２入力端２１−１４が接続されている。ｎ型高濃度不純物領域１３−１とｐ型高濃度不純物領域１２−１との間の電圧差は、第１半導体装置１０−１のドレインしきい値電圧以上に設定される。例えば、ｎ型高濃度不純物領域１３−１及び１３−２には１Ｖが印加され、ｐ型高濃度不純物領域１２−２及び１２−２には０Ｖが印加される。
【００４１】
図８Ｄに示されるＯＲ型論理回路装置では、第１半導体素子１０−１の第１領域１９−１及び第２半導体素子１０−２の第１領域１９−２に、常時、チャネルが形成されている。そのため、第１入力端２１−１２と第２入力端２１−１３との少なくとも一方から「１」に対応する電圧が供給されると、ｐ型高濃度不純物領域１２−１とｎ型高濃度不純物領域１３−２との間が導通する。これにより、ＯＲ型論理回路としての機能が実現される。
【００４２】
また、図８Ｅは、２つの半導体素子（１０−１、１０−２）を有する、ＮＯＴ型論理回路装置を示す概略断面図である。このＮＯＴ型論理回路装置では、ｎ型のインパクトイオン化ＭＩＳＦＥＴ（図８Ａ参照）とｐ型インパクトイオン化ＭＩＳＦＥＴ（図８Ｂ参照）とが、直列に組み合わせられている。図８Ｅに示されるように、このＮＯＴ型論理回路装置では、第１半導体素子１０−１のｎ型高濃度不純物領域１３−１が、第２半導体素子１０−２のｐ型高濃度不純物領域１２−２と電気的に接続されている。第１半導体素子１０−１の第１ゲート電極１５−１には、常時、「０」に対応する電圧を供給する、第１一定電圧供給端２１−１５が接続されている。第２半導体素子１０−２の第２ゲート電極１６−２には、常時、「１」に対応する電圧を供給する、第２一定電圧供給端２１−１７が接続されている。第１半導体素子１０−１の第２ゲート電極１６−１及び第２半導体素子１０−２の第１ゲート電極１５−２には、入力端２１−１６が接続されている。第１の半導体装置１０−１のｎ型高濃度不純物領域１３−１と、第２の半導体装置１０−２のｐ型高濃度不純物領域１２−２とに、出力端２３が電気的に接続されている。第１半導体素子１０−１のｐ型高濃度不純物領域１２−１には、第２半導体素子１０−２のｎ型高濃度不純物領域１３−２よりも、低い電圧が印加される。
【００４３】
図８Ｅに示されるＮＯＴ型論理回路装置では、第１半導体素子１０−１の第１領域１９−１と、第２の半導体素子１０−２の第２領域２０−２とに、常時、チャネルが形成されている。ここで、入力端２１−１６から、「１」に対応する電圧が供給されると、第１半導体素子１０−１の第２領域２０−１にチャネルが形成され、第１半導体素子１０−１が導通する。一方、第２半導体素子１０−２は、オフ状態のままである。その結果、出力端２３からは、ｐ型高濃度不純物領域１２−１に印加された電圧（ｎ型高濃度不純物領域１３−２に印加された電圧よりも低い電圧）が出力される。逆に、入力端２１−１６から、「０」に対応する電圧が供給されると、第１の半導体装置１０−１はオフ状態となり、第２半導体素子１０−２はオン状態になる。その結果、出力端２３からは、ｎ型高濃度不純物領域１３−２に印加された電圧（ｐ型高濃度不純物領域１２−１に印加された電圧よりも高い電圧）が出力される。このような構成及び動作により、ＮＯＴ型論理回路が実現される。
【００４４】
以上説明したように、本実施形態に係る半導体装置によれば、１つのインパクトイオン化領域１７により、論理回路素子（図５、図７参照）を実現することができる。これにより、消費電力を抑制することができ、回路構成を省スペース化することができる。
【００４５】
また、本実施形態によれば、図４に示される半導体装置を基本素子として、ｎ型ＡＮＤ回路素子（図５参照）、ｐ型ＡＮＤ回路素子（図７参照）、単一入力型のｎ型インパクトイオン化ＭＩＳＦＥＴ（図８Ａ参照）、及び単一入力型のｐ型インパクトイオン化ＭＩＳＦＥＴ（図８Ｂ参照）などが実現される。加えて、この基本素子を複数用いることにより、ＡＮＤ型論理回路装置（図８Ｃ参照）、ＯＲ型論理回路装置（図８Ｄ参照）、及びＮＯＴ型論理回路装置（図８Ｅ参照）などが実現される。すなわち、同一構造の半導体装置を複数用いることによって、様々な論理機能を有する論理回路素子及び論理回路装置が実現される。このことは、実用上の大きなメリットを有している。インパクトイオン化ＭＩＳＦＥＴでは、インパクトイオン化領域の長さが素子特性に大きな影響を及ぼす。基本素子の構造が単一であることにより、基本素子間におけるインパクトイオン化領域の長さの製造ばらつきを抑制し易くなる。また、回路設計時には、例えば、複数の基本素子をアレー状に配置する。そして、必要に応じて配線を配置する。これにより、所望する論理回路を実現することができる。複数の基本素子を配置する際には、使用する基本素子を、論理機能により区別する必要がない。そのため、容易に回路設計処理を行うことができる。
【００４６】
（第２の実施形態）
続いて、第２の実施形態について説明する。図９Ａは、本実施形態に係る半導体装置を示す概略断面図である。本実施形態では、第１の実施形態に対して、ダミーゲート２４が追加されている。第１ゲート電極１５及び第２ゲート電極１６は、ダミーゲート２４の側壁として用いられている。その他の点については、第１の実施形態と同様であり、詳細な説明は省略する。また、本実施形態に係る半導体装置には、図９Ａに描かれる構成以外にも、層間絶縁膜や、他の素子等との電気的接続を行うための配線等が設けられている。但し、それらの図示及び説明についても、本実施形態に直接関係しないため省略する。
【００４７】
ダミーゲート２４は、基板１１の主面上に形成されている。ダミーゲート２４は、絶縁膜により形成される。ダミーゲート２４は、ｐ型高濃度不純物領域１２とｎ型高濃度不純物領域１３との間の領域に形成されている。第１ゲート電極１５は、ｐ型高濃度不純物領域１２とダミーゲート２４との間に設けられ、ダミーゲート２４の一方の側面を覆っている。第２ゲート電極１６は、ｎ型高濃度不純物領域１３とダミーゲート２４との間に設けられ、ダミーゲート２４の他方の側面を覆っている。
【００４８】
この半導体装置では、インパクトイオン化領域１７は、ダミーゲート２４の直下の領域に形成される。本実施形態のような構成を採用しても、第１の実施形態と同様の作用効果を奏することができる。
【００４９】
尚、ダミーゲート２４を構成する材料としては、電気抵抗が十分に高い材料であればよい。例えば、ダミーゲート２４として、絶縁膜の代わりにノンドープポリシリコン等の半導体層が用いられてもよい。また、図９Ｂに示されるように、ダミーゲート２４が、絶縁膜１４、ノンドープポリシリコン層４０、ハードマスク層４１（絶縁性）、及び側壁絶縁層４２により形成されてもよい。図９Ｂに示される例では、基板１の主面上に、絶縁膜１４、ノンドープポリシリコン層４０、及びハードマスク層４１がこの順で積層され、積層構造が形成されている。側壁絶縁層４２は、その積層構造の両側面を覆うように、形成されている。
【００５０】
本実施形態では、第１の実施形態における作用効果に加えて、製造時に、インパクトイオン化領域１７の長さを精度よく制御することができる。以下に、本実施形態に係る半導体装置の製造方法について説明する。図１０Ａ乃至図１０Ｅは、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００５１】
まず、少なくとも表層部にウェル層（低濃度不純物領域）が形成された、シリコン基板１１を用意する。その低濃度不純物領域としては、例えば、ｎ型不純物が１×１０１５ｃｍ−３以下の濃度でドープされた領域、ｐ型不純物が１×１０１５ｃｍ−３以下の濃度でドープされた領域、及びｉ型半導体領域が挙げられる。
【００５２】
図１０Ａに示されるように、シリコン基板１１の主面上に、一般に用いられている成膜技術、フォトリソグラフィー技術、及びエッチング技術を用いて、ダミーゲート２４を形成する。ダミーゲート２４は、例えば、シリコン窒化膜等により形成される。
【００５３】
次に、図１０Ｂに示されるように、基板１１上に、ゲート絶縁膜１４として、シリコン酸化膜等を形成する。更に、基板１１の主面上に、ダミーゲート２４を被覆するように、ドーパントがドープされたポリシリコン層２５（ゲート電極用導電層）を形成する。ドーパントのドーピングは、ノンドープのポリシリコン層を形成した後に、ドーパントのイオン注入により行ってもよい。
【００５４】
次いで、図１０Ｃに示されるように、ポリシリコン層２５をエッチバックする。これにより、ダミーゲート２４の側壁として、ゲート電極１５及び１６が形成される。
【００５５】
次に、図１０Ｄに示されるように、基板１１上に、レジストマスク２６が形成される。レジストマスク２６は、ｐ型高濃度不純物領域１２が形成される予定の領域が露出し、ｎ型高濃度不純物領域１３が形成される予定の領域が被覆されるように、形成される。この際、レジストマスク２６の端部は、第１ゲート電極１５、ダミーゲート２４、及び第２ゲート電極１６の何れかの上に位置していればよい。そして、ｐ型不純物（例えば、ＢＦ２）のイオン注入により、ｐ型高濃度不純物領域１２が形成される。ｐ型不純物は、例えば、エネルギー３０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、注入される。
【００５６】
次に、図１０Ｅに示されるように、レジストマスク２６を除去する。そして、レジストマスク２８を形成する。レジストマスク２８は、ｐ型高濃度不純物領域１２が被覆され、ｎ型高濃度不純物領域１３が形成される予定の領域が露出するように、形成される。この際、レジストマスク２８の端部は、第１ゲート電極１５、ダミーゲート２４、及び第２ゲート電極１６の何れかの上に位置していればよい。そして、ｎ型不純物２９（例えば、砒素）をイオン注入することにより、ｎ型高濃度不純物１３が形成される。ｎ型不純物は、例えば、エネルギー１５ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、イオン注入される。
【００５７】
その後、レジストマスク２８が除去される。そして、１０００℃、１０秒程度で、熱処理が施され、イオン注入された不純物が活性化される。これにより、図９Ａに示した半導体装置が得られる。
【００５８】
本実施形態に係る半導体装置では、インパクトイオン化領域１７の長さが、ダミーゲート２４の長さに対応している。ダミーゲート２４の長さは、比較的簡単に制御することができる。従って、インパクトイオン化領域１７の長さを、精度よく制御することができる。その結果、ドレインしきい値電圧を所望の値に設定し易くなる。
【００５９】
また、本実施形態では、第１の実施形態と同様に、同一の素子構造で、ｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとの双方が実現される。そのため、同一の製造プロセスで、同一の基板上に、ｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとの双方を作成することができる。これにより、製造工程を少なくすることができる。以下に、この点について、詳細に説明する。
【００６０】
本実施形態に係る半導体装置の製造方法との比較のために、図２に例示した半導体装置の製造方法について説明する。既述のように、図２に例示した半導体装置でも、インパクトイオン化領域１０７の長さは、側壁１０４により形成される。本実施形態と同様に、インパクトイオン化領域１０７の長さを精度よく制御することは可能である。
【００６１】
図１１Ａ及び図１１Ｂは、図２に示される半導体装置の製造方法を示す工程断面図である。図１１Ａに示されるように、不純物濃度が１×１０１５ｃｍ−３以下であるｐ型のシリコン基板１０１の主面上に、一般に用いられている成膜技術、フォトリソグラフィー技術、及びエッチング技術を用いて、絶縁膜１０５（シリコン酸化膜など）及びゲート電極１０６（ポリシリコン）を形成する。その後、レジストマスク１３０を形成する。そして、エネルギー１５ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、ヒ素１２７をイオン注入する。これにより、ｎ型高濃度不純物領域１０３が形成される。次に、図１１Ｂに示されるように、レジストマスク１３０を除去する。そして、シリコン酸化膜等を成膜し、これをエッチバックする。これにより、側壁１０４が形成される。次いで、レジストマスク１３１を形成する。そして、エネルギー３０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、ＢＦ２（１２８）をイオン注入する。これにより、ｐ型高濃度不純物領域１０２が形成される。その後、レジストマスク１３１が除去される。１０００℃、１０秒程度で、熱処理が施される。これにより、イオン注入された不純物を活性化し、図２に示した半導体装置が得られる。
【００６２】
図２に示した半導体装置は、ｎ型インパクトイオン化ＭＩＳＦＥＴである。ｐ型インパクトイオン化ＭＩＳＦＥＴを実現する為には、ｐ型高濃度不純物領域１０３がｎ型高濃度不純物領域に変更され、ｎ型高濃度不純物領域１０３がｐ型高濃度不純物領域に変更される。ｐ型インパクトイオン化ＭＩＳＦＥＴを製造するためには、イオン注入時のドーパントの導電型を反対にする必要がある。同一基板上にｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとを形成するためには、ｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとで、ｐ型高濃度不純物領域を別々に形成する必要がある。ｎ型高濃度不純物領域も、同様に、別々に形成する必要がある。すなわち、レジスト形成工程及びイオン注入工程が、それぞれ、４回ずつ必要である。
【００６３】
これに対して、本実施形態に係る半導体装置では、ｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとの基本構造が同一である。ｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとで、各導電型の高濃度不純物領域を別々に形成する必要がない。本実施形態では、レジスト形成工程とイオン注入工程とが、それぞれ２回でよい。すなわち、図２に示される半導体装置と比較して、製造工程を少なくすることができる。
【００６４】
また、図２に示した半導体装置では、レジストマスク１３０の端部が、ゲート電極１０６上に載っている必要がある（図１１Ａ参照）。そのため、レジストマスク１３０を形成する際に、精度よく位置あわせを行う必要がある。ゲート電極１０６に微細化に伴い、レジストマスク１０３形成時の難易度が高くなる。これに対して、本実施形態では、図１０Ｄ及び図１０Ｅに示したように、レジストマスク２６及び２８は、その端部が第１ゲート電極１５、ダミーゲート２４、及び第２ゲート電極１６の何れかの上に位置するように、形成されればよい。レジストマスク形成時に必要とされる位置あわせ精度を緩和することができる。すなわち、容易に半導体装置を製造することができる。
【００６５】
（第３の実施形態）
続いて、第３の実施形態について説明する。図１２は、本実施形態に係る半導体装置を示す概略断面図である。本実施形態では、第１の実施形態に対して、絶縁層４３が追加されている。絶縁層４３は、基板１１の主面上に、ｐ型高濃度不純物領域１２及びｎ型高濃度不純物領域１３を被覆するように、形成されている。また、絶縁層４３は、ｐ型高濃度不純物領域１２とｎ型高濃度不純物領域１３との間の領域を露出させる開口３３を有している。第１ゲート電極１５及び第２ゲート電極１６は、それぞれ、開口３３内に、絶縁層４３の側壁として形成されている。その他の点については、第１の実施形態と同様とすることができるので、詳細な説明は省略する。
【００６６】
本実施形態のような構造を採用しても、第１の実施形態と同様の作用効果を奏することができる。また、本実施形態では、第２の実施形態と同様に、インパクトイオン化領域１７の長さを精度よく制御することができる。以下に、本実施形態に係る半導体装置の製造方法の一例を説明する。
【００６７】
図１３Ａ乃至図１３Ｇは、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００６８】
まず、少なくとも表層部にウェル層（低濃度不純物領域）が形成された、シリコン基板１１を用意する。その低濃度不純物領域は、例えば、ｎ型不純物が１×１０１５ｃｍ−３以下の濃度でドープされた領域、ｐ型不純物が１×１０１５ｃｍ−３以下の濃度でドープされた領域、及びｉ型半導体領域により、形成される。
【００６９】
次いで、図１３Ａに示されるように、基板１１の主面上に、酸化膜４４とダミーゲート３２とを、この順番で積層する。これらは、一般に用いられている成膜技術、フォトリソグラフィー技術、及びエッチング技術により、形成される。酸化膜４４としては、例えば、シリコン酸化膜が用いられる。ダミーゲート３２としては、例えば、ポリシリコン層等が用いられる。
【００７０】
次に、図１３Ｂに示されるように、レジストマスク２６を形成する。レジストマスク２６は、ｐ型高濃度不純物領域１２が形成される予定の領域が露出し、ｎ型高濃度不純物領域１３が形成される予定の領域が被覆されるように、形成される。そして、ｐ導電型の不純物２７（例えばＢＦ２）をイオン注入する。これにより、ｐ型高濃度不純物領域１２が形成される。ｐ導電型の不純物は、例えば、エネルギー３０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、イオン注入される。
【００７１】
次に、レジストマスク２６が除去される。そして、図１３Ｃに示されるように、レジストマスク２８を形成する。そして、ｎ導電型の不純物２９（例えば、砒素）を、イオン注入する。これにより、ｎ導電型高濃度不純物領域１３が形成される。ｎ導電型の不純物は、例えば、エネルギー１５ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、イオン注入される。
【００７２】
次に、レジストマスク２８が除去される。そして、図１３Ｄに示されるように、シリコン窒化膜等の絶縁膜を成膜し、これをエッチバックする。これにより、ダミーゲート３２の側部に、側壁３０が形成される。
【００７３】
次に、図１３Ｅに示されるように、絶縁膜（例えばシリコン酸化膜）を全面に堆積させる。そして、絶縁層をＣＭＰ（化学的機械研磨）により、ダミーゲート３２の上面が露出するまで平坦化する。これにより、絶縁膜３１が形成される。次に、１０００℃、１０秒程度で、熱処理を施す。これにより、イオン注入された不純物が活性化する。
【００７４】
次に、図１３Ｆに示されるように、ダミーゲート３２及び酸化膜４４を除去し、絶縁層４３に開口３３を形成する。
【００７５】
次いで、図１３Ｇに示されるように、開口３３に、ゲート絶縁膜１４として、シリコン酸化膜などを堆積させる。更に、ゲート電極用導電層として、ドーパントがドープされたポリシリコン層３４を堆積させる。ドーパントのドーピングは、ノンドープのポリシリコン層を形成した後に、ドーパントのイオン注入により行ってもよい。その後、ポリシリコン層３４をエッチバックする。これにより、開口３３内に、絶縁層４３の側壁として、第１ゲート電極１５及び第２ゲート電極１６が形成される。すなわち、図１２に示した半導体装置が得られる。
【００７６】
上述のような製造方法によれば、インパクトイオン化領域１７の長さが、ダミーゲート３２、及び各ゲート電極（１５、１６）の長さにより決定される。ここで、第１ゲート電極１５及び第２ゲート電極１６は、エッチバックにより、形成される。第１ゲート電極１５と第２ゲート電極１６との間の間隔は、エッチバック量によって決まり、比較的精度よく制御することが可能である。すなわち、第２の実施形態と同様に、インパクトイオン化領域１７の長さを精度よく制御することができる。
【００７７】
また、本実施形態では、既述の実施形態と同様に、ｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとで、基本構造が同一である。そのため、第２の実施形態で説明したように、製造工程を削減することができる。
【００７８】
また、本実施形態では、レジストマスク２６及びレジストマスク２８を形成する際に、各レジストマスク（２６、２８）の端部は、ダミーゲート３２上に位置していればよい。第２の実施形態と同様に、レジストマスク（２６、２８）を形成する際に、高い位置あわせ精度を必要としない。従って、製造時における難易度を下げることが可能である。
【００７９】
（第４の実施形態）
続いて、第４の実施形態について説明する。図１４は、本実施形態に係る半導体装置を示す概略断面図である。図１４に示されるように、本実施形態に係る半導体装置では、第１ゲート電極１５上に、絶縁膜３５が形成されている。また、第１ゲート電極１５及び絶縁膜３５の側壁として、側壁絶縁膜３６が形成されている。更に、第１ゲート電極１５のn型高濃度不純物領域１３側の側部には、側壁絶縁膜３６に加えて、側壁絶縁膜３７が形成されている。一方、第２ゲート電極１６は、側壁絶縁膜３７を覆うように、形成されている。本実施形態では、インパクトイオン化領域１７は、側壁絶縁膜３６及び側壁絶縁膜３７の直下に形成される。尚、これら以外の点については、既述の実施形態と同様とすることができるので詳細な説明は省略する。
【００８０】
続いて、本実施形態に係る半導体装置の製造方法の一例を説明する。図１５Ａ乃至図１５Ｅは、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
【００８１】
まず、少なくとも表層部にウェル層（低濃度不純物領域）が形成された、シリコン基板１１を用意する。その低濃度不純物領域は、例えば、ｎ型不純物が１×１０１５ｃｍ−３以下の濃度でドープされた領域、ｐ型不純物が１×１０１５ｃｍ−３以下の濃度でドープされた領域、及びｉ型半導体領域により、形成される。
【００８２】
次に、図１５Ａに示されるように、基板１１の主面上に、ゲート絶縁膜１４、第１ゲート電極１５、及び絶縁膜３５をこの順で積層し、第１ゲート電極構造体４５を形成する。これらは、一般に用いられている成膜技術、フォトリソグラフィー技術、及びエッチング技術により、形成される。ゲート絶縁膜１４としては、例えば、シリコン酸化膜等が用いられる。第１ゲート電極１５としては、例えば、ドーパントがドープされたポリシリコン層などが用いられる。絶縁膜３５としては、例えば、シリコン窒化膜等が用いられる。
【００８３】
次に、図１５Ｂに示されるように、第１ゲート電極構造体１５の側壁として、側壁絶縁膜３６及び側壁絶縁膜３７を形成する。側壁絶縁膜３６及び側壁絶縁膜３７は、例えばそれぞれシリコン窒化膜及びシリコン酸化膜を成膜し、それらをエッチバックすることにより、形成される。
【００８４】
次に、図１５Ｃに示されるように、基板１１上で第２ゲート電極１６が形成される予定の領域に、ゲート絶縁膜４６（例えばシリコン酸化膜）を形成する。更に、第２ゲート電極１６として、ドーパントがドープされたポリシリコン層を形成する。ポリシリコン層は、一般に用いられている成膜技術、フォトリソグラフィー技術、及びエッチング技術を利用して、形成される。ドーパントのドーピングは、ノンドープのポリシリコン層を形成した後に、ドーパントのイオン注入により行ってもよい。次に、フッ酸溶液により側壁絶縁膜３７を除去する。
【００８５】
次に、図１５Ｄに示されるように、レジストマスク３８を形成する。レジストマスク３８は、ｐ型高濃度不純物領域１２が形成される予定の領域を被覆するように、形成される。そして、エネルギー１５ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、n型不純物２９（例えばヒ素）をイオン注入する。これにより、ｎ型高濃度不純物領域１３が形成される。
【００８６】
次に、レジストマスク３８を除去する。そして、図１５Ｅに示されるように、レジストマスク３９を形成する。レジストマスク３９は、n型高濃度不純物領域１３を被覆するように、形成される。そして、エネルギー３０ｋｅＶ程度、ドーズ量１×１０１４ｃｍ−２以上で、p型不純物２７（例えばＢＦ２）をイオン注入する。これにより、ｐ型高濃度不純物領域１２が形成される。
【００８７】
その後、レジストマスク３９を除去する。そして、１０００℃、１０秒程度で、熱処理を施す。これにより、イオン注入された不純物を活性化し、図１４に示した半導体装置が得られる。
【００８８】
本実施形態によれば、第１の実施形態と同様の作用効果を奏することができる。
【００８９】
加えて、本実施形態でも、インパクトイオン化領域１７の長さを精度よく制御することが可能である。すなわち、本実施形態では、インパクトイオン化領域１７の長さは、側壁絶縁膜３６の長さと側壁絶縁膜３７の長さによって決定される。これらの側壁絶縁膜（３６、３７）の長さは、比較的簡単に制御することが可能である。これにより、インパクトイオン化領域１７の長さを精度よく制御できる。
【００９０】
また、本実施形態においても、ｎ型インパクトイオン化ＭＩＳＦＥＴとｐ型インパクトイオン化ＭＩＳＦＥＴとで、素子構造が同一である。そのため、既述の実施形態（第２の実施形態）で述べたのと同様に、製造工程を少なくすることができる。
【００９１】
また、本実施形態では、レジストマスク３８及びレジストマスク３９を形成する工程（図１５Ｄ、図１５Ｅ参照）において、レジストマスクの位置合わせに必要な精度を緩和できる。すなわち、本実施形態では、レジストマスク３８の端部は、各ゲート電極（１５、１６）、側壁絶縁膜３６、及び側壁絶縁膜３７の何れかの上に位置していればよい。
【００９２】
以上、本発明を、第１乃至第４の実施形態により説明した。既述のように、本発明によれば、論理回路における動作電圧を低減することができ、これにより、消費電力を低減することが可能である。加えて、本発明では、同じ構造で、ｎ型のＡＮＤ型論理回路動作とｐ型のＡＮＤ型論理回路動作とを実現することができ、論理回路装置における素子特性のばらつきを抑制することが可能である。更に、本発明によれば、ＡＮＤ型論理回路動作のみならず、インパクトイオン化ＭＩＳＦＥＴ自体も実現することができる。更に、インパクトイオン化ＭＩＳＦＥＴを用いたｎ型およびｐ型のＯＲ型論理回路動作も実現することができる。更に、インパクトイオン化ＭＩＳＦＥＴを用いたＣＭＯＳ型のＮＯＴ型論理回路も実現することができる。これらの論理機能を同一素子構造で実現できるため、インパクトイオン化ＭＩＳＦＥＴを用いた大規模集積回路内における素子特性を、均一化することがでる。その結果、大規模集積回路の動作を安定させることが可能である。更に、本発明にかかる第１乃至第４実施形態の半導体装置は、ｎ型とｐ型の素子構造が同一であるため、従来構造に比べて製造工程を削減できる。また、高濃度不純物領域を形成するためのレジストマスク形成工程において、必要となる位置合わせ精度を緩和させることができる。
【００９３】
尚、本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。更に、本発明は、インパクトイオン化ＭＩＳＦＥＴに限定されず、例えばゲート絶縁膜とゲート電極とが一体化された、インパクトイオン化ＭＥＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ、ゲート部を受光部としたインパクトイオン化光ゲートトランジスタ、及びゲート部をセンサ部としたインパクトイオン化センサなどについても適用可能である。
【符号の説明】
【００９４】
１０ 半導体装置
１０−１ 第１の半導体装置
１０−２ 第２の半導体装置
１１ 半導体基板（ウェル層）
１２ ｐ型高濃度不純物領域
１３ ｎ型高濃度不純物領域
１４ ゲート絶縁膜
１５ 第１ゲート電極
１６ 第２ゲート電極
１７ インパクトイオン化領域
１８ インバータ回路
１９ 第１チャネル領域（第１領域）
２０ 第２チャネル領域（第２領域）
２１−１ 第１入力端
２１−２ 第２入力端
２１−３ 一定電圧供給端
２１−４ 入力端
２１−５ 入力端
２１−６ 一定電圧供給端
２１−７ 第１一定電圧供給端
２１−８ 第１入力端
２１−９ 第２一定電圧供給端
２１−１０ 第２入力端
２１−１１ 第１一定電圧供給端
２１−１２ 第１入力端
２１−１３ 第２一定電圧供給端
２１−１４ 第２入力端
２１−１５ 第１一定電圧供給端
２１−１６ 入力端
２１−１７ 第２一定電圧供給端
２２−１ 接続部
２２−２ 第１接続部
２２−３ 第２接続部
２３ 出力端
２４ ダミーゲート
２５ ゲート電極用導電層
２６ 第１レジストマスク
２７ ＢＦ２イオン
２８ 第２レジストマスク
２９ 砒素イオン
３０ 側壁
３１ 絶縁膜
３２ ダミーゲート
３３ 開口
３４ ゲート電極用導電層
３５ 絶縁膜
３６ 側壁絶縁膜
３７ 側壁絶縁膜
３８ レジストマスク
３９ レジストマスク
４０ ノンドープポリシリコン層
４１ ハードマスク
４２ 側壁絶縁層
４３ 絶縁層
４４ 酸化膜
４５ 第１ゲート電極構造体
１２７ 砒素イオン
１２８ ＢＦ２イオン
１３０ レジストマスク
１３１ レジストマスク
１０１ 半導体基板（ウェル層）
１０２ ｐ型高濃度不純物領域（第１導電型領域）
１０３ ｎ型高濃度不純物領域（第２導電型領域）
１０４ 側壁
１０５ ゲート絶縁膜
１０６ ゲート電極
１０７ インパクトイオン化領域
１０８−１、１０８−２ 入力端
【特許請求の範囲】
【請求項１】
第１導電型の不純物がドープされ、第１電圧が印加される第１導電型領域と、
前記第１導電型領域から離れた位置に設けられ、前記第１導電型とは逆の第２導電型の不純物がドープされ、第２電圧が印加される、第２導電型領域と、
前記第１導電型領域と前記第２導電型領域との間を占めるように配置された、ウェル層と、
オン状態であるときに、前記ウェル層に含まれる第１領域に反転層を形成させる、第１ゲート電極と、
オン状態であるときに、前記ウェル層に含まれる第２領域に反転層を形成させる、第２ゲート電極と、
を具備し、
前記第１領域は、前記第１導電型領域に接しており、
前記第２領域は、前記第２導電型領域に接し、前記第１領域とは離れており、
前記第１領域と前記第２領域との間の間隔は、前記第１ゲート電極及び前記第２ゲート電極の双方がオン状態である場合に、前記第１電圧と前記第２電圧との差によってインパクトイオン化現象が発生し、前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方がオフ状態である場合に、インパクトイオン化現象が発生しないように、設定されている
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記第１導電型領域、前記第２導電型領域、及び前記ウェル層のそれぞれは、基板内に、一部が前記基板の主面に露出するように形成されており、
前記第１ゲート電極及び前記第２ゲート電極は、それぞれ、ゲート絶縁膜を介して、前記基板の主面上に形成されている
半導体装置。
【請求項３】
請求項２に記載された半導体装置であって、
更に、
前記基板の主面上に形成され、絶縁性であるダミーゲート、
を具備し、
前記第１ゲート電極と前記第２ゲート電極とは、前記ダミーゲートの側壁として形成されている
半導体装置。
【請求項４】
請求項２に記載された半導体装置であって、
更に、
前記基板の主面上に形成された絶縁層、
を具備し、
前記絶縁層には、前記第１導電型領域と前記第２導電型領域との間の領域を露出させる開口が設けられ、
前記第１ゲート電極と前記第２ゲート電極とは、前記開口に、前記絶縁層の側壁として形成されている
半導体装置。
【請求項５】
請求項２に記載された半導体装置であって、
前記第１ゲート電極の側部には、絶縁性の側壁が形成されており、
前記第２ゲート電極は、前記絶縁性の側壁を覆うように、形成されている
半導体装置。
【請求項６】
請求項１乃至５の何れかに記載された半導体装置と、
第１入力信号を供給する第１入力端と、
第２入力信号を前記第２ゲート電極に印加する、第２入力端と、
前記第１入力信号の論理レベルを反転させて第１反転信号を生成し、前記第１反転信号を前記第１ゲート電極に供給するするインバータ回路と、
を具備する
論理回路素子。
【請求項７】
請求項１乃至５の何れかに記載された半導体装置と、
第１入力信号を前記第１ゲート電極に供給する、第１入力端と、
第２入力信号を供給する、第２入力端と、
前記第２入力信号の論理レベルを反転させて第２反転信号を生成し、前記第２反転信号を前記第２ゲート電極に供給するするインバータ回路と、
を具備する
論理回路素子。
【請求項８】
請求項１乃至５の何れかに記載された半導体装置と、
一定のレベルの電圧を、常時、前記第１ゲート電極に印加する、一定電圧供給端と、
入力信号を、前記第２ゲート電極に供給する、入力端と、
を具備する
論理回路素子。
【請求項９】
請求項１乃至５の何れかに記載された半導体装置と、
入力信号を、前記第１ゲート電極に供給する、入力端と、
一定のレベルの電圧を、常時、前記第２ゲート電極に印加する、一定電圧供給端と、
を具備する
論理回路素子。
【請求項１０】
請求項１乃至５の何れかに記載された半導体装置を含む、第１の半導体素子と、
請求項１乃至５の何れかに記載された半導体装置を含む、第２の半導体素子と、
前記第１の半導体素子の前記第２導電型領域と、前記第２の半導体素子の前記第１導電型領域とを電気的に接続する、接続部と、
前記第１の半導体素子の前記第１ゲート電極に、常時、一定のレベルの電圧を供給する、第１一定電圧供給端と、
前記第１の半導体素子の前記第２ゲート電極に、第１入力信号を供給する、第１入力端と、
前記第２の半導体素子の前記第１ゲート電極に、常時、一定のレベルの電圧を供給する、第２一定電圧供給端と、
前記第２の半導体素子の前記第２ゲート電極に、第２入力信号を供給する、第２入力端と、
を具備する
論理回路装置。
【請求項１１】
請求項１乃至５の何れかに記載された半導体装置を含む、第１の半導体素子と、
請求項１乃至５の何れかに記載された半導体装置を含む、第２の半導体素子と、
前記第１の半導体素子の前記第１導電型領域と、前記第２の半導体素子の前記第１導電型領域とを電気的に接続する、第１接続部と、
前記第１の半導体素子の前記第２導電型領域と、前記第２の半導体素子の前記第２導電型領域とを電気的に接続する、第２接続部と、
前記第１の半導体素子の前記第１ゲート電極に、常時、一定のレベルの電圧を供給する、第１一定電圧供給端と、
前記第１の半導体素子の前記第２ゲート電極に、第１入力信号を供給する、第１入力端と、
前記第２の半導体素子の前記第１ゲート電極に、常時、一定のレベルの電圧を供給する、第２一定電圧供給端と、
前記第２の半導体素子の前記第２ゲート電極に、第２入力信号を供給する、第２入力端と、
を具備する
論理回路装置。
【請求項１２】
請求項１乃至５の何れかに記載された半導体装置を含む、第１の半導体素子と、
請求項１乃至５の何れかに記載された半導体装置を含む、第２の半導体素子と、
前記第１の半導体素子の前記第２導電型領域と、前記第２の半導体素子の前記第１導電型領域とを電気的に接続する、接続部と、
前記第１の半導体素子の前記第１ゲート電極に、常時、一定のレベルの電圧を供給する、第１一定電圧供給端と、
前記第１の半導体素子の前記第２ゲート電極と、前記第２の半導体素子の前記第１ゲート電極とに、入力信号を供給する、入力端と、
前記第２の半導体素子の前記第２ゲート電極に、常時、一定のレベルの電圧を供給する、第２一定電圧供給端と、
前記接続部に接続された出力端と、
を具備する
論理回路装置。
【請求項１３】
第１導電型の不純物が高濃度でドープされ、第１電圧が印加される、第１導電型領域を形成する工程と、
前記第１導電型領域から離れた位置に、前記第１導電型とは逆の第２導電型の不純物が高濃度でドープされ、第２電圧が印加される、第２導電型領域を形成する工程と、
前記第１導電型領域と前記第２導電型領域との間を占めるように配置され、不純物が低濃度でドープされた半導体領域である、ウェル層を形成する工程と、
ゲート電極群を形成する工程と、
を具備し、
前記ゲート電極群を形成する工程は、
オン状態であるときに、前記ウェル層に含まれる第１領域に反転層を形成させる、第１ゲート電極を形成する工程と、
オン状態であるときに、前記ウェル層に含まれる第２領域に反転層を形成させる、第２ゲート電極を形成する工程とを含み、
前記第１領域は、前記第１導電型領域に接するように形成され、
前記第２領域は、前記第２導電型領域に接し、前記第１領域とは離れるように形成され、
前記第１領域と前記第２領域との間には、前記第１ゲート電極及び前記第２ゲート電極の双方がオン状態である場合に、前記第１電圧と前記第２電圧との差によってインパクトイオン化現象が発生し、前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方がオフ状態である場合に、インパクトイオン化現象が発生しないような間隔が設けられる
半導体装置の製造方法。
【請求項１４】
請求項１３に記載された半導体装置の製造方法であって、
更に、
基板を準備する工程と、
前記基板の主面上に、絶縁性であるダミーゲートを形成する工程と、
を具備し、
前記ウェル層を形成する工程は、前記ウェル層を、前記基板の主面に形成する工程を含み、
前記ゲート電極群を形成する工程は、前記ダミーゲートを側方から挟むように、前記第１ゲート電極及び前記第２ゲート電極を形成する工程を含み、
前記第１導電型領域を形成する工程は、
前記第２導電型領域が形成される予定の領域が被覆され、前記第１導電型領域が形成される予定の領域が露出するように、レジストマスクを形成する工程と、
前記レジストマスクを形成する工程の後に、前記第１導電型領域が形成される予定の領域に、前記第１導電型の不純物を注入する工程とを含む
半導体装置の製造方法。
【請求項１５】
請求項１３に記載された半導体装置の製造方法であって、
更に、
基板を準備する工程、
を具備し、
前記ウェル層を形成する工程は、ウェル層を、前記基板の主面に形成する工程を含み、
前記ゲート電極を形成する工程は、
前記基板の主面上に、前記第１導電型領域と前記第２導電型領域との間の領域を露出させる開口を有する、絶縁層を形成する工程と、
前記基板の主面上に、前記開口を埋めるように、ゲート電極用導電層を形成する工程と、
前記ゲート電極用導電層をエッチバックすることにより、前記開口内に、前記絶縁層の側壁として、前記第１ゲート電極及び前記第２ゲート電極を形成する工程とを含む
半導体装置の製造方法。
【請求項１６】
請求項１３に記載された半導体装置の製造方法であって、
更に、
基板を準備する工程、
を具備し、
前記ウェル層を形成する工程は、ウェル層を、前記基板の主面に形成する工程を含み、
前記第２ゲート電極を形成する工程は、
前記第１ゲート電極の側部に、絶縁層の側壁を形成する工程と、
前記第２ゲート電極を、前記絶縁性の側壁を覆うように、形成する工程とを含む
半導体装置の製造方法。
【請求項１】
第１導電型の不純物がドープされ、第１電圧が印加される第１導電型領域と、
前記第１導電型領域から離れた位置に設けられ、前記第１導電型とは逆の第２導電型の不純物がドープされ、第２電圧が印加される、第２導電型領域と、
前記第１導電型領域と前記第２導電型領域との間を占めるように配置された、ウェル層と、
オン状態であるときに、前記ウェル層に含まれる第１領域に反転層を形成させる、第１ゲート電極と、
オン状態であるときに、前記ウェル層に含まれる第２領域に反転層を形成させる、第２ゲート電極と、
を具備し、
前記第１領域は、前記第１導電型領域に接しており、
前記第２領域は、前記第２導電型領域に接し、前記第１領域とは離れており、
前記第１領域と前記第２領域との間の間隔は、前記第１ゲート電極及び前記第２ゲート電極の双方がオン状態である場合に、前記第１電圧と前記第２電圧との差によってインパクトイオン化現象が発生し、前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方がオフ状態である場合に、インパクトイオン化現象が発生しないように、設定されている
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記第１導電型領域、前記第２導電型領域、及び前記ウェル層のそれぞれは、基板内に、一部が前記基板の主面に露出するように形成されており、
前記第１ゲート電極及び前記第２ゲート電極は、それぞれ、ゲート絶縁膜を介して、前記基板の主面上に形成されている
半導体装置。
【請求項３】
請求項２に記載された半導体装置であって、
更に、
前記基板の主面上に形成され、絶縁性であるダミーゲート、
を具備し、
前記第１ゲート電極と前記第２ゲート電極とは、前記ダミーゲートの側壁として形成されている
半導体装置。
【請求項４】
請求項２に記載された半導体装置であって、
更に、
前記基板の主面上に形成された絶縁層、
を具備し、
前記絶縁層には、前記第１導電型領域と前記第２導電型領域との間の領域を露出させる開口が設けられ、
前記第１ゲート電極と前記第２ゲート電極とは、前記開口に、前記絶縁層の側壁として形成されている
半導体装置。
【請求項５】
請求項２に記載された半導体装置であって、
前記第１ゲート電極の側部には、絶縁性の側壁が形成されており、
前記第２ゲート電極は、前記絶縁性の側壁を覆うように、形成されている
半導体装置。
【請求項６】
請求項１乃至５の何れかに記載された半導体装置と、
第１入力信号を供給する第１入力端と、
第２入力信号を前記第２ゲート電極に印加する、第２入力端と、
前記第１入力信号の論理レベルを反転させて第１反転信号を生成し、前記第１反転信号を前記第１ゲート電極に供給するするインバータ回路と、
を具備する
論理回路素子。
【請求項７】
請求項１乃至５の何れかに記載された半導体装置と、
第１入力信号を前記第１ゲート電極に供給する、第１入力端と、
第２入力信号を供給する、第２入力端と、
前記第２入力信号の論理レベルを反転させて第２反転信号を生成し、前記第２反転信号を前記第２ゲート電極に供給するするインバータ回路と、
を具備する
論理回路素子。
【請求項８】
請求項１乃至５の何れかに記載された半導体装置と、
一定のレベルの電圧を、常時、前記第１ゲート電極に印加する、一定電圧供給端と、
入力信号を、前記第２ゲート電極に供給する、入力端と、
を具備する
論理回路素子。
【請求項９】
請求項１乃至５の何れかに記載された半導体装置と、
入力信号を、前記第１ゲート電極に供給する、入力端と、
一定のレベルの電圧を、常時、前記第２ゲート電極に印加する、一定電圧供給端と、
を具備する
論理回路素子。
【請求項１０】
請求項１乃至５の何れかに記載された半導体装置を含む、第１の半導体素子と、
請求項１乃至５の何れかに記載された半導体装置を含む、第２の半導体素子と、
前記第１の半導体素子の前記第２導電型領域と、前記第２の半導体素子の前記第１導電型領域とを電気的に接続する、接続部と、
前記第１の半導体素子の前記第１ゲート電極に、常時、一定のレベルの電圧を供給する、第１一定電圧供給端と、
前記第１の半導体素子の前記第２ゲート電極に、第１入力信号を供給する、第１入力端と、
前記第２の半導体素子の前記第１ゲート電極に、常時、一定のレベルの電圧を供給する、第２一定電圧供給端と、
前記第２の半導体素子の前記第２ゲート電極に、第２入力信号を供給する、第２入力端と、
を具備する
論理回路装置。
【請求項１１】
請求項１乃至５の何れかに記載された半導体装置を含む、第１の半導体素子と、
請求項１乃至５の何れかに記載された半導体装置を含む、第２の半導体素子と、
前記第１の半導体素子の前記第１導電型領域と、前記第２の半導体素子の前記第１導電型領域とを電気的に接続する、第１接続部と、
前記第１の半導体素子の前記第２導電型領域と、前記第２の半導体素子の前記第２導電型領域とを電気的に接続する、第２接続部と、
前記第１の半導体素子の前記第１ゲート電極に、常時、一定のレベルの電圧を供給する、第１一定電圧供給端と、
前記第１の半導体素子の前記第２ゲート電極に、第１入力信号を供給する、第１入力端と、
前記第２の半導体素子の前記第１ゲート電極に、常時、一定のレベルの電圧を供給する、第２一定電圧供給端と、
前記第２の半導体素子の前記第２ゲート電極に、第２入力信号を供給する、第２入力端と、
を具備する
論理回路装置。
【請求項１２】
請求項１乃至５の何れかに記載された半導体装置を含む、第１の半導体素子と、
請求項１乃至５の何れかに記載された半導体装置を含む、第２の半導体素子と、
前記第１の半導体素子の前記第２導電型領域と、前記第２の半導体素子の前記第１導電型領域とを電気的に接続する、接続部と、
前記第１の半導体素子の前記第１ゲート電極に、常時、一定のレベルの電圧を供給する、第１一定電圧供給端と、
前記第１の半導体素子の前記第２ゲート電極と、前記第２の半導体素子の前記第１ゲート電極とに、入力信号を供給する、入力端と、
前記第２の半導体素子の前記第２ゲート電極に、常時、一定のレベルの電圧を供給する、第２一定電圧供給端と、
前記接続部に接続された出力端と、
を具備する
論理回路装置。
【請求項１３】
第１導電型の不純物が高濃度でドープされ、第１電圧が印加される、第１導電型領域を形成する工程と、
前記第１導電型領域から離れた位置に、前記第１導電型とは逆の第２導電型の不純物が高濃度でドープされ、第２電圧が印加される、第２導電型領域を形成する工程と、
前記第１導電型領域と前記第２導電型領域との間を占めるように配置され、不純物が低濃度でドープされた半導体領域である、ウェル層を形成する工程と、
ゲート電極群を形成する工程と、
を具備し、
前記ゲート電極群を形成する工程は、
オン状態であるときに、前記ウェル層に含まれる第１領域に反転層を形成させる、第１ゲート電極を形成する工程と、
オン状態であるときに、前記ウェル層に含まれる第２領域に反転層を形成させる、第２ゲート電極を形成する工程とを含み、
前記第１領域は、前記第１導電型領域に接するように形成され、
前記第２領域は、前記第２導電型領域に接し、前記第１領域とは離れるように形成され、
前記第１領域と前記第２領域との間には、前記第１ゲート電極及び前記第２ゲート電極の双方がオン状態である場合に、前記第１電圧と前記第２電圧との差によってインパクトイオン化現象が発生し、前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方がオフ状態である場合に、インパクトイオン化現象が発生しないような間隔が設けられる
半導体装置の製造方法。
【請求項１４】
請求項１３に記載された半導体装置の製造方法であって、
更に、
基板を準備する工程と、
前記基板の主面上に、絶縁性であるダミーゲートを形成する工程と、
を具備し、
前記ウェル層を形成する工程は、前記ウェル層を、前記基板の主面に形成する工程を含み、
前記ゲート電極群を形成する工程は、前記ダミーゲートを側方から挟むように、前記第１ゲート電極及び前記第２ゲート電極を形成する工程を含み、
前記第１導電型領域を形成する工程は、
前記第２導電型領域が形成される予定の領域が被覆され、前記第１導電型領域が形成される予定の領域が露出するように、レジストマスクを形成する工程と、
前記レジストマスクを形成する工程の後に、前記第１導電型領域が形成される予定の領域に、前記第１導電型の不純物を注入する工程とを含む
半導体装置の製造方法。
【請求項１５】
請求項１３に記載された半導体装置の製造方法であって、
更に、
基板を準備する工程、
を具備し、
前記ウェル層を形成する工程は、ウェル層を、前記基板の主面に形成する工程を含み、
前記ゲート電極を形成する工程は、
前記基板の主面上に、前記第１導電型領域と前記第２導電型領域との間の領域を露出させる開口を有する、絶縁層を形成する工程と、
前記基板の主面上に、前記開口を埋めるように、ゲート電極用導電層を形成する工程と、
前記ゲート電極用導電層をエッチバックすることにより、前記開口内に、前記絶縁層の側壁として、前記第１ゲート電極及び前記第２ゲート電極を形成する工程とを含む
半導体装置の製造方法。
【請求項１６】
請求項１３に記載された半導体装置の製造方法であって、
更に、
基板を準備する工程、
を具備し、
前記ウェル層を形成する工程は、ウェル層を、前記基板の主面に形成する工程を含み、
前記第２ゲート電極を形成する工程は、
前記第１ゲート電極の側部に、絶縁層の側壁を形成する工程と、
前記第２ゲート電極を、前記絶縁性の側壁を覆うように、形成する工程とを含む
半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図８Ｅ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１３Ｅ】
【図１３Ｆ】
【図１３Ｇ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１５Ｅ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図８Ｅ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１３Ｅ】
【図１３Ｆ】
【図１３Ｇ】
【図１４】
【図１５Ａ】
【図１５Ｂ】
【図１５Ｃ】
【図１５Ｄ】
【図１５Ｅ】
【公開番号】特開２０１１−４４６４５（Ｐ２０１１−４４６４５Ａ）
【公開日】平成２３年３月３日（２０１１．３．３）
【国際特許分類】
【出願番号】特願２００９−１９３１１０（Ｐ２００９−１９３１１０）
【出願日】平成２１年８月２４日（２００９．８．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年３月３日（２０１１．３．３）
【国際特許分類】
【出願日】平成２１年８月２４日（２００９．８．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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