半導体装置及び半導体装置の製造方法
【課題】接続電極を覆うアンダーフィル樹脂が形成されている場合にも、アライメントマークの認識が容易な半導体装置を提供する。
【解決手段】半導体素子１１と、半導体素子１１に形成されたパッド電極１２と、半導体素子１１に形成されたアライメントマーク１５と、パッド電極１２上に形成された接続電極と、接続電極を覆うように形成されたアンダーフィル樹脂１８とを備える半導体装置１０を構成する。そして、この半導体装置１０は、半導体素子１１からの高さが接続電極よりも大きいアライメントマーク１５を備える。
【解決手段】半導体素子１１と、半導体素子１１に形成されたパッド電極１２と、半導体素子１１に形成されたアライメントマーク１５と、パッド電極１２上に形成された接続電極と、接続電極を覆うように形成されたアンダーフィル樹脂１８とを備える半導体装置１０を構成する。そして、この半導体装置１０は、半導体素子１１からの高さが接続電極よりも大きいアライメントマーク１５を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップチップ接続用のアライメントマークが形成された半導体装置及び半導体装置の製造方法に係わる。
【背景技術】
【０００２】
従来、半導体チップをはんだバンプで実装するフリップチップ実装では、半導体チップ上の金属配線を利用してアライメントマークが形成されている。また、フリップチップ実装では、半導体チップを実装した後、実装した半導体チップの下部に信頼性を高めるためのアンダーフィル樹脂が充填される。また、実装基板又は半導体装置上に形成されたワイヤボンディングパッド等の電極上に、アンダーフィル樹脂の流れ込みによる樹脂汚染を防ぐために、アンダーフィル樹脂を充填する領域にダムを形成する技術が検討されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２７６８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フリップチップ実装において、半導体チップの実装面に、はんだバンプを覆うアンダーフィル樹脂を予め形成する方法が提案されている。この方法では、半導体チップのアライメントマーク上にもアンダーフィル樹脂が形成される。このため、実装する際にアライメントマークの位置を、アンダーフィル樹脂を通して確認する必要がある。しかし、フィラー等が充填されたアンダーフィル樹脂は光透過性が低いため、アンダーフィル樹脂の下部に形成されたアライメントマークの識別が困難である。
このため、半導体チップの実装時に正確な位置合わせが困難となり、バンプ間のショート等の接続不良の発生が問題となる。
【０００５】
上述した問題の解決のため、本発明においては、アライメントマークの認識が容易であり、アライメントマークを用いた正確な位置合わせが可能な半導体装置及び半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体素子と、半導体素子に形成されたパッド電極と、半導体素子に形成されたアライメントマークと、パッド電極上に形成された接続電極と、接続電極を覆うように形成されたアンダーフィル樹脂とを備える。そして、アライメントマークの半導体素子からの高さが、接続電極よりも大きい。
また、本発明の半導体装置は、上述の半導体装置の構成を有する第１の電子部品と、第１の電子部品が実装される第２の電子部品とを備える。
【０００７】
また、本発明の半導体装置の製造方法は、半導体素子が形成されたウエハを準備する工程と、ウエハ上にバリア層を形成する工程とを有する。そして、バリア層上に、アライメントマークを形成する位置に開口部を有する第１レジストパターンを形成する工程と、電解メッキ法を用いて第１レジストパターンの開口部内にアライメントマークを形成する工程とを有する。さらに、第１レジストパターンを除去した後、バリア層及びアライメントマークを覆って、半導体素子の接続電極位置に開口部を有する第２レジストパターンを形成する工程を有する。電解メッキ法を用いて第２レジストパターンの開口部内に接続電極を形成する工程と、接続電極を覆って、半導体素子上にアンダーフィル樹脂を設ける工程とを有する。
また、本発明の半導体装置は、上述の半導体装置の製造方法により形成される第１の電子部品と、アライメントマーク及びパッド電極を有する第２の電子部品を準備する工程とを有する。そして、アライメントマークを用いて第１の電子部品と第２の電子部品との位置を合わせて、接続電極とパッド電極とを電気的に接続して、第２の電子部品上に第１の電子部品を実装する。
【０００８】
本発明の半導体装置によれば、接続電極よりも高さの大きいアライメントマークが形成されていることにより、接続電極を覆うようにアンダーフィル樹脂が形成された状態であっても、アンダーフィル樹脂を透過してのアライメントマークの認識が容易となる。このアライメントマークを有する半導体装置のフリップチップ接続を行うことにより、実装位置の正確な位置合わせが可能となり、接続不良の抑制が可能となる。
【０００９】
また、本発明の半導体装置の製造方法によれば、接続電極よりも高さの大きいアライメントマークを形成することにより、接続電極を覆うアンダーフィル樹脂を形成した後にも、アライメントマークの認識が容易となる。このため、接続不良の抑制が可能な半導体装置を製造することができる。
【発明の効果】
【００１０】
本発明によれば、接続電極を覆うアンダーフィル樹脂が形成されている場合にも、アライメントマークの認識が容易であり、正確な位置合わせを容易に行うことができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係わる半導体装置の構成を示す図である。
【図２】Ａ〜Ｅは、本発明の第１実施形態に係わる半導体装置の製造方法を説明する図である。
【図３】Ｆ〜Ｉは、本発明の第１実施形態に係わる半導体装置の製造方法を説明する図である。
【図４】Ｊ〜Ｍは、本発明の第１実施形態に係わる半導体装置の製造方法を説明する図である。
【図５】Ａ及びＢは、本発明の第２実施形態に係わる半導体装置の構成を示す図である。
【図６】Ａ〜Ｃは、本発明の第２実施形態に係わる半導体装置の製造方法を説明する図である。
【図７】本発明の第１実施形態に係わる半導体装置の構成を示す図である。
【図８】Ａ及びＢは、本発明の第２実施形態に係わる半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の第１実施形態
２．第１実施形態の半導体装置の製造方法
３．半導体装置の第２実施形態
４．第２実施形態の半導体装置の製造方法
５．アライメントマークの変形例
【００１３】
〈１．半導体装置の第１実施形態〉
本発明の半導体装置の第１実施形態について説明する。図１に第１実施形態の半導体装置を示す。図１に示す半導体装置１０は、半導体素子１１上においてパッド電極１２上にバンプ電極１９が形成された部分を示す断面図である。
【００１４】
半導体装置１０は、半導体素子１１上にパッド電極１２を有する。また、半導体素子１１上には、パッド電極１２の開口を除く全面にパッシベーション層１３が形成されている。
パッド電極１２上に外部機器との接続電極として、バンプ電極１９が形成されている。バンプ電極１９は、パッド電極１２上にバリア層１４が形成されている。そして、バリア層１４上に、アンダーバンプメタル（ＵＢＭ）１６を有する。さらに、ＵＢＭ１６上に、パッド電極１２に対応するバンプ１７が形成されている。
また、半導体装置１０は、パッシベーション層１３上に、アライメントマーク１５が形成されている。そして、バンプ電極１９、アライメントマーク１５及びパッシベーション層１３を覆って半導体素子１１の全面にアンダーフィル樹脂１８が形成されている。
【００１５】
パッド電極１２は、例えばアルミニウムからなり、半導体素子１１において、図示しないウエハの電子回路に接続されている。また、パッド電極１２の表面周囲にパッシベーション層１３が形成され、中央部分に、バリア層１４とＵＢＭ１６とが形成されている。
【００１６】
バリア層１４は、パッド電極１２の中央部分を被覆するように形成されている。また、バリア層１４は、パッド電極１２の表面周囲に形成されたパッシベーション層上において、ＵＢＭ１６が形成されている部分の下層に形成されている。
さらに、バリア層１４は、アライメントマーク１５に下部とパッシベーション層１３との間にパッド電極１２上と同様に形成されている。
バリア層１４は、例えば、Ｔｉ，Ｃｕ等により形成されている。
【００１７】
ＵＢＭ１６は、上述のバリア層１４を介して、パッド電極１２の中央部分に形成されている。また、ＵＢＭ１６上にバンプ１７が形成されている。このように、バリア層１４、ＵＢＭ１６及びバンプ１７により、パッド電極１２上にバンプ電極１９が形成されている。
【００１８】
ＵＢＭ１６は、バンプ１７を形成するはんだによる侵食を受けるため、一定以上の厚さを有して形成される。ＵＢＭ１６は、例えば、Ｎｉ，Ｔｉ，ＴｉＷ，Ｗ及びＣｕ等により形成されている。通常ＵＢＭ１６は、ＵＢＭ１６上に形成されるＳｎＡｇ等のはんだ合金による、ＡｌＣｕやＣｕ等からなるパッド電極１２への拡散を防ぐため、バリア層１４やパッド電極１２よりも厚く形成される。
バンプ１７は、ＵＢＭ１６上において、パッド電極１２上において突出した球状に形成されている。バンプ１７は、例えば、ＳｎＡｇ等のはんだ合金により形成されている。また、バンプ１７としてＵＢＭ１６上にはんだ合金等を形成せず、ＵＢＭ１６上にＮｉ／Ａｕ等による酸化防止処理を行ってもよい。
【００１９】
アライメントマーク１５は、半導体素子１１上の所定の位置に様式化して形成される。アライメントマーク１５は、半導体装置１０を他の半導体装置又は実装基板等にセットする際の位置合わせのために形成され、また、半導体装置１０の歪み等を補正するために、半導体素子１１上に複数個形成される。
【００２０】
一般的に、半導体素子等に形成されるアライメントマークは、パッド電極１２と同じ工程において形成される。このため、アライメントマークがパッド電極１２と同一面に、パッド電極１２と同様の厚さで形成される。
これに対して、本実施の形態の半導体装置１０のアライメントマーク１５は、パッシベーション層１３上において、柱状に形成されている。アライメントマーク１５は、半導体素子１１の面からの高さが、パッド電極１２上に形成されているバンプ電極１９よりも高く形成されている。
また、アライメントマーク１５の高さは、アンダーフィル樹脂１８の高さと同じでもよい。また、アライメントマーク１５の高さはアンダーフィル樹脂１８以下の高さで形成することが好ましい。なお、アライメントマーク１５の高さは、アンダーフィル樹脂１８を形成した後も、アライメントマーク１５が容易に認識でき、半導体装置１０の実装時に不具合が発生しない高さであればよい。
【００２１】
アンダーフィル樹脂１８は、半導体装置１０を実装する際に、バンプ１７の接続部分、半導体装置１０の実装面がアンダーフィル樹脂１８によって被覆される厚さに形成する。例えば、半導体素子１１表面からアンダーフィル樹脂の厚さが、実装後の半導体装置１０の実装面と、半導体装置１０が実装される半導体装置又は実装基板等の実装面との距離以上の厚さで形成されていることが好ましい。
【００２２】
半導体装置１０と実装基板等との間にアンダーフィル樹脂１８が充填される構成とすることにより、実装信頼性を確保することができる。アライメントマーク１５を、バンプ電極１９の高さよりも高く形成することにより、光透過性の低いアンダーフィル樹脂１８により表面が被覆された半導体装置１０においても、アライメントマーク１５の識別が容易となる。
【００２３】
アライメントマーク１５は、アンダーバンプメタル（ＵＢＭ）１６と同じ材料、例えば、Ｎｉ，Ｔｉ，ＴｉＷ，Ｗ及びＣｕ等で形成することが好ましい。また、ＵＢＭ１６と異なる材料により形成することもできる。
なお、半導体装置１０においてアライメントマーク１５は、パッシベーション層１３上に形成されているが、パッド電極１２と同一面に形成することも可能である。この場合には、アライメントマーク１５をパッド電極１２と同じ材料で形成することも可能である。
【００２４】
〈２．第１実施形態の半導体装置の製造方法〉
次に、第１実施形態の半導体装置の製造方法について説明する。なお、上述の図１で示す構成と同じ符号を付して、各構成の詳細な説明は省略する。
なお、以下説明では、半導体ウエハ上に形成される複数の半導体素子のうち、１つの半導体素子の断面図を示す。
【００２５】
まず、図２Ａに示すように、パッド電極１２及びパッシベーション層１３を備える半導体素子１１が形成されたウエハ準備する。そして、ウエハ上の半導体素子１１の表面に逆スパッタを行い、パッド電極１２表面の酸化膜等を除去する。
【００２６】
次に、図２Ｂに示すように、スパッタリング法を用いて、パッド電極１２及びパッシベーション層１３を被覆して、半導体素子１１の全面にバリア層１４を形成する。バリア層１４の形成は、例えば、パッド電極１２及びパッシベーション層１３上に、スパッタリング法を用いてＴｉ層を形成する。そして、Ｔｉ層を被覆するように、同様にスパッタリング法を用いてＣｕ層を形成する。
【００２７】
次に、図２Ｃに示すように、バリア層１４上にフォトレジスト層２１を形成する。フォトレジスト層２１は、ウエハの面を覆うように、例えばスピンコート法により塗膜を形成後、この塗膜を乾燥させることにより形成する。また、フォトレジスト層２１は、半導体素子１１上に形成するアライメントマーク１５の高さ以上の厚さに形成する。
【００２８】
次に、図２Ｄに示すように、フォトマスク２２を用いてフォトレジスト層２１に露光処理を行う。フォトマスク２２には、アライメントマークを形成する領域に露光光を照射するパターンを用いる。そして、図２Ｆに示すように、フォトレジスト層２１に現像処理を行い、フォトレジスト層２１の露光部を除去し、フォトレジスト層２１に開口部２３を形成する。開口部２３は、アライメントマークの形成位置に対応するように半導体素子１１上に形成する。
【００２９】
次に、図３Ｆに示すように、電解メッキ法を用いてフォトレジスト層２１の開口部２３にメッキ層を形成し、アライメントマーク１５を形成する。これにより、半導体素子１１及びバリア層１４上にアライメントマーク１５が形成される。
アライメントマーク１５は、例えば、Ｎｉ，Ｔｉ，ＴｉＷ，Ｗ及びＣｕ等のメッキ層により形成する。アライメントマーク１５は、半導体素子１１のパッド電極上に形成するバンプ電極１９以上の高さに形成する。
【００３０】
次に、図３Ｇに示すように、半導体素子１１上からフォトレジスト層２１を除去する。そして、図３Ｈに示すように、バリア層１４上にフォトレジスト層２４を形成する。フォトレジスト層２４は、ウエハの面及びアライメントマーク１５を覆うように、例えばスピンコート法により塗膜を形成後、この塗膜を乾燥させることにより形成する。
【００３１】
次に、図３Ｉに示すように、フォトマスク２５を用いてフォトレジスト層２４に露光処理を行う。フォトマスク２５には、パッド電極１２の中央部分に露光光を照射するパターンを用いる。そして、露光後にフォトレジスト層２４に現像処理を行い、露光部を除去してフォトレジスト層２４に開口部２６を形成する。
【００３２】
そして、図４Ｊに示すように、電解メッキ法を用いて開口部２６内にアンダーバンプメタル（ＵＢＭ）１６を形成する。さらに、図４Ｋに示すように、開口部２６内においてＵＢＭ１６上に、電解メッキ法を用いてはんだ層１７Ａを形成する。ＵＢＭ１６は、アライメントマーク１５と同様に、Ｎｉ，Ｔｉ，ＴｉＷ，Ｗ及びＣｕ等の電解メッキにより形成する。また、はんだ層１７Ａは、ＳｎＡｇ等のはんだ合金を用いた電解メッキにより形成する。
【００３３】
次に、フォトレジスト層２４を除去した後、スパッタエッチングにより半導体素子１１の表面に露出するバリア層１４を除去する。そして、図４Ｌに示すように、リフローにより半導体層を溶融してバンプ１７を形成する。バリア層１４の除去では、ウエハ全面に対して、ＵＢＭ１６及びはんだ層１７Ａをマスクにして行うことにより、ＵＢＭ１６の下層にのみバリア層１４を残存させることができる。また、アライメントマーク１５もエッチングマスクとなるため、アライメントマーク１５の下部にも、バリア層１４が残存する。また、リフローによりはんだ層１７Ａを球状のバンプ１７に形成することで、パッド電極１２上にＵＢＭ１６とバンプ１７とからなるバンプ電極１９を形成する。
【００３４】
次に、図４Ｍに示すように、半導体素子１１側のウエハの面にアンダーフィル樹脂１８を形成する。アンダーフィル樹脂１８は、例えば、アンダーフィル樹脂を含む塗布液を用いたスピンコート法、又は、アンダーフィル樹脂のドライフィルムのラミネートにより形成する。そして、ウエハから半導体素子１１を切削及び個片化し、半導体装置１０を製造する。
【００３５】
以上のように、ウエハの半導体素子１１形成面に、フォトリソグラフィと電解メッキとを用いて、アライメントマーク１５と、ＵＢＭ１６及びはんだバンプ１７とを形成する。アライメントマーク１５は、半導体素子１１の形成面からバンプ電極１９の高さよりも、上面が高い位置となるように形成する。また、アンダーフィル樹脂１８により半導体素子１１のバンプ電極１９形成面を被覆する際に、アライメントマーク１５も同時に被覆する。このときのアンダーフィル樹脂１８は、アライメントマーク１５の高さ以上の厚さで形成する。
【００３６】
なお、上述の実施形態の製造方法では、アライメントマーク１５は、ＵＢＭ１６及びはんだ層１７Ａの形成工程前に作製しているが、ＵＢＭ１６及びはんだ層１７Ａの形成工程とアライメントマーク１５の形成工程との順序は特に限定されない。アライメントマーク１５と、ＵＢＭ１６及びはんだ層１７Ａの形成工程は、バリア層１４の形成工程後であり、バリア層１４のエッチング工程前であれば、順序を問わずに行うことができる。
【００３７】
〈３．半導体装置の第２実施形態〉
次に、本発明の半導体装置の第２実施形態について説明する。図５に第２実施形態の半導体装置を示す。図５に示す半導体装置は、第１の電子部品と第２の電子部品とからなる。第１の電子部品は、図１に示す第１実施形態の半導体装置と同様の構成である。また、第２の電子部品は、第１実施形態の半導体装置が実装された半導体装置とからなる。以下、第２実施形態の半導体装置を半導体装置３０、第１の電子部品となる半導体装置を第１の半導体装置１０、第２の電子部品となる半導体装置を第２の半導体装置３１として説明する。
図５に示す第２の半導体装置３１は、半導体素子３２上に電極接続用のアンダーバンプメタル（ＵＢＭ）３７及びアライメントマーク３６が形成された部分を示す断面図である。
【００３８】
第１の半導体装置１０は、上述の第１実施形態と同様の構成を有する。なお、図５では、第２実施形態の半導体装置の説明に必要な構成のみを示し、半導体素子１１上に形成されるパッド電極及びパッシベーション層等の構成を省略して示す。
【００３９】
図５Ａに示すように、第１の半導体装置１０は、半導体素子１１上の所定の位置にアライメントマーク１５が形成されている。また、半導体素子１１のパッド電極に対応する位置に、ＵＢＭ１６とバンプ１７とからなるバンプ電極１９が形成されている。また、アライメントマーク１５の高さが、半導体素子１１上においてバンプ電極１９の高さよりも大きい。そして、バンプ電極１９及びアライメントマーク１５を覆って、アンダーフィル樹脂１８が形成されている。
【００４０】
また、図５Ａに示すように、第２の半導体装置３１は、半導体素子３２の所定の位置にアライメントマーク３６が形成されている。このアライメントマークは、半導体素子３２の配線等を利用して、パッド電極と同じ層に、半導体素子３２の表面とほぼ同じ高さで形成されている。また、半導体素子３２のパッド電極に対応する位置に、接続パッドとしてＵＢＭ３７が形成されている。ＵＢＭ３７は、第１の半導体装置１０のＵＢＭ１６と同様に構成することができ、例えば、Ｎｉ，Ｔｉ，ＴｉＷ，Ｗ及びＣｕ等により形成されている。
【００４１】
第２の半導体装置３１の端部には、ワイヤボンディングパッド３９が形成されている。ワイヤボンディングパッド３９において、第２の半導体装置３１と外部電子機器とがワイヤボンディングにより電気的に接続される。
なお、第２の半導体装置３１は、上述の第１の半導体装置１０と同様に、半導体素子３２上に、パッド電極やパッシベーション層等が形成されているが、第２実施形態の半導体装置の説明に必要な構成のみを示し、その他の構成の説明を省略する。
【００４２】
図５Ａに示すように、半導体装置３０は、第２の半導体装置３１上に第１の半導体装置１０が実装されている。半導体装置３０は、第１の半導体装置１０と第２の半導体装置３１とが、互いに電極形成面と対向させて配置されている。また、半導体装置３０は、第１の半導体装置１０と第２の半導体装置３１とが、第１の半導体装置１０のアライメントマーク１５と、第２の半導体装置３１のアライメントマーク３６との位置を合わせて配置されている。
【００４３】
また、第１の半導体装置１０のバンプ１７が第２の半導体装置３１のＵＢＭ３７と接触することにより、第１の半導体装置１０と第２の半導体装置３１とが電気的に接続されている。そして、アンダーフィル樹脂１８により、第１の半導体装置１０と第２の半導体装置３１との間が機械的に接続され、バンプ電極１９とＵＢＭ３７との接続がアンダーフィル樹脂１８内に形成されている。このように、半導体装置３０では、第１の半導体装置１０と第２の半導体装置３１との間を満たすことにより、アンダーフィル樹脂１８によるフィレットが形成される。
【００４４】
次に、第２実施形態の半導体装置におけるアライメントマークの高さについて説明する。
第２実施形態の半導体装置では、第１の半導体装置に形成されアライメントマークとパッド電極との高さの差を、第２の半導体装置に形成される接続パッドの高さよりも小さくする。
図５Ｂに示す半導体装置３０では、第１の半導体装置１０のアライメントマーク１５の高さは、第１の半導体装置１０のバンプ電極１９の高さよりも大きい。ここで、バンプ電極１９とアライメントマーク１５との差を高さＡとする。
また、第２の半導体装置３１に接続パッドとして形成されているＵＢＭ３７の素子面からの高さをＢとする。
このとき、アライメントマーク１５を、高さＡが高さＢと等しく、又は、高さＡが高さＢよりも小さくなるように形成する。
【００４５】
高さＡが高さＢと等しい又は小さいことにより、実装時の第１の半導体装置１０と第２の半導体装置３１との平行度が低い場合にも、バンプの片当たりによる接続不良の発生を防ぐことができる。このため、第１の半導体装置１０を第２の半導体装置３１上に実装した際に、バンプ電極１９とＵＢＭ３７との接続信頼性が向上する。
また、高さＡが高さＢよりも大きい場合には、第１の半導体装置１０が第２の半導体装置３１に実装された際、バンプ電極１９とＵＢＭ３７との接続よりも、アライメントマーク１５とアライメントマーク３６とが先に接触する。このため、接続不良が発生する。
【００４６】
なお、第２の半導体装置３１の接続パッドとして、ＵＢＭ３７上にバンプが形成されている場合には、第２の半導体装置３１の半導体素子面からバンプまでの高さを上述の高さＢとする。また、第２の半導体装置３１の接続パッドが、パッド電極のみにより形成されている場合のように半導体素子面とほぼ同一面に形成されている場合には、第１の半導体装置１０のアライメントマーク１５とバンプ電極１９とをほぼ同じ高さに形成する。これにより、上述の高さＡと高さＢとが等しくなるようにアライメントマーク１５を形成する。
【００４７】
また、上述の実施の形態では、第２の電子部品として半導体装置３１を用いているが、第２の電子部品としては、例えば、半導体装置の実装用の配線パターンが形成された実装基板等でもよい。第１の電子部品として、上述の第１実施形態に示すアライメントマークを有する半導体装置を使用し、第２の電子部品として第１実施形態に示す半導体装置に対応する接続パッド及びアライメントマークを備えていればよい。第２実施形態の半導体装置では、第２の電子部品として半導体装置、実装基板等に限らず適用することができる。
【００４８】
また、上述の第２実施形態の半導体装置では、第１の電子部品である第１の半導体装置側に、接続電極よりも高いアライメントマークとアンダーフィル樹脂が形成されている。しかし、第２の電子部品側に接続電極よりも高いアライメントマークとアンダーフィル樹脂とが形成されていてもよい。第１の電子部品側にアンダーフィル樹脂を設けることにより、第２の半導体装置に形成されているワイヤボンディングパッド等の実装部の周囲に形成されている電極へのアンダーフィル樹脂の形成の際に、樹脂による汚染がない。このため、第１の電子部品側に接続電極よりも高いアライメントマークとアンダーフィル樹脂とを形成する方が好ましい。
【００４９】
〈４．第２実施形態の半導体装置の製造方法〉
次に、第２実施形態の半導体装置の製造方法について説明する。なお、以下の製造方法の説明では、上述の図１〜５で示す構成と共通の構成には、同じ符号を付して各構成の詳細な説明は省略する。
なお、以下説明では、上述の第１実施形態により製造した半導体装置を用いて、第２実施形態の半導体装置を製造する方法について説明する。
【００５０】
まず、図６Ａに示すように、第１の電子部品として上述の第１実施形態により製造した第１の半導体装置１０を準備する。
また、図６Ｂに示すように第２の電子部品として、半導体素子３２上に接続パッドとアライメントマーク３６が形成された第２の半導体装置を準備する。第２の半導体装置３１は、半導体素子３２上にパッド電極３３とアライメントマーク３６とを有する。そして、半導体素子３２上には、パッド電極３３の開口部とアライメントマーク３６上を除く全面にパッシベーション層３４が形成されている。また、パッド電極３３上には、バリア層３５を介してＵＢＭ３７が形成されている。ＵＢＭ３７上にはバンプ３８が形成されている。つまり、図６Ｂに示す第２の半導体装置３１は、第１の半導体装置１０を実装する接続パッドが、パッド電極３３、バリア層３５、ＵＢＭ３７及びバンプ３８から形成されている。また、第２の半導体装置３１は、アライメントマーク３６が、パッド電極３３と同じ層に形成されている。
【００５１】
そして、第１の半導体装置１０と第２の半導体装置３１の位置合わせを行う。カメラ４０を用いて、アライメントマーク１５とアライメントマーク３６の位置を読み取る。そして、第１の半導体装置１０と第２の半導体装置３１とでアライメントマーク１５，３６の位置が一致するように、第１の半導体装置１０の位置を調整する。
【００５２】
次に、図６Ｃに示すように、第１の半導体装置１０のバンプ１７と、第２の半導体装置３１のバンプ３８とを接触させて荷重を加える。また、荷重を加える際に、はんだの融点以上、例えば、バンプ１７，３８がＳｎ−３．５Ａｇの場合には、融点２２１℃以上に、ボンディングヘッド又はステージにより加熱を行い、バンプを溶融させて接続する。これにより、バンプ１７，３８を構成するはんだの表面酸化膜を破り、フラックスレス接続による接続部４１を形成する。この接続部４１により、第１の半導体装置１０と第２の半導体装置３１とが電気的に接続される。
さらに、第１の半導体装置１０と第２の半導体装置３１との間に充填されているアンダーフィル樹脂を加熱により硬化させる。アンダーフィル樹脂１８は、半導体素子１１を第２の半導体装置３１に圧着することにより、半導体素子１１と半導体素子３２とを接着する。アンダーフィル樹脂１８により、半導体素子同士を接着して機械的な接続信頼性を向上させる。
以上の工程により、第２実施形態の半導体装置３０を製造することができる。
【００５３】
なお、第１の半導体装置１０と第２の半導体装置３１とを接続する際は、アライメントマーク１５とアライメントマーク３６とを直接接触させてもよく、また、接触させなくてもよい。
また、上述の製造方法の説明では、第２の電子部品として用いている半導体装置３１の代わりに、半導体装置の実装用の配線パターンが形成された実装基板等を用いることもできる。第１の電子部品として、上述の第１実施形態に示すアライメントマークを有する半導体装置を使用し、第２の電子部品として第１実施形態に示す半導体装置に対応する接続パッド及びアライメントマークを備えていればよい。
【００５４】
〈５．アライメントマークの変形例〉
［変形例１］
次に、上述の半導体装置に形成するアライメントマークの形状について説明する。
アライメントマークは、識別を容易にするため、素子面に形成される平面形状をバンプ電極と異なる形状とすることが好ましい。例えば、図７に示すように、半導体素子１１上において、バンプ電極１９は通常円形に形成される。このため、アライメントマークを円形と異なる形状にする。アライメントマーク４２のように矩形を組み合わせた十字型とする。また、アライメントマーク４３のように、方形のアライメントマークを形成する。他にも、例えば星形や三角形等の形状とする。
このように、半導体装置に形成されるアライメントマークの形状とバンプ電極の形状とを異ならせることにより、例えば、フリップチップボンダのアライメントマーク認識カメラの視野内にバンプ電極が入った場合でも誤認識を防ぐことができる。
【００５５】
［変形例２］
また、半導体装置に形成するアライメントマークは、例えば図８Ａに示すように、半導体素子の外周部を囲むように形成してもよい。
図８Ａに示す半導体装置は、半導体素子１１上に円形のバンプ電極１９が形成されている。そして、半導体素子１１の外周部を囲んでアライメントマーク４４が形成されている。また、半導体装置のバンプ電極１９側に形成されるアンダーフィル樹脂は、半導体素子１１の外周部を囲むアライメントマーク４４の内側に形成される。
【００５６】
アライメントマーク４４は、半導体素子１１の角部に形成される四角形のアライメントマーク４４Ａと、アライメントマーク４４Ａの対角に形成されるアライメントマーク４４Ｂを備える。さらに、アライメントマーク４４は、半導体素子１１の外周部に連続して形成されたアライメントマーク４４Ｃを備える。
【００５７】
アライメントマーク４４Ａ，４４Ｂは、図８Ｂに示すように、第２の半導体装置３１に実装する際に、第２の半導体装置３１のアライメントマーク３６と位置合わせを行うため、バンプ電極１９と異なる形状に形成することが好ましい。
また、半導体素子１１の外周部を囲むことにより、アンダーフィル樹脂の流出を抑制することができる。
【００５８】
第１の半導体装置の実装部と、この実装部の周囲に形成されているワイヤボンディングパッド等の電極部とが近い場合には、アンダーフィル樹脂が実装部から周囲の電極部に流れ出すことにより、電極が樹脂により汚染される。これは、半導体装置の小型化により、第２の半導体装置における、実装部と電極部との距離が近いときに問題となりやすい。
【００５９】
このため、半導体素子１１の外周部を囲むことにより、第２の半導体装置３１に形成されたワイヤボンディングパッド３９等への、アンダーフィル樹脂による汚染を防ぐことができる。そして、第１の電子部品（半導体装置１０）と第２の電子部品（半導体装置３１）との素子面積の差を小さくし、半導体装置の小型化が可能となる。
なお、図８Ｂに示すように、アライメントマーク４４と、第２の半導体装置３１の素子面との間に間隔ができた場合にも、アンダーフィル樹脂１８の流出を抑制することは可能である。このため、アライメントマーク１５が、第２の半導体装置３１の素子面と、直接接触しなくてもよい。
【００６０】
なお、上述の本実施の形態の半導体装置におけるアライメントマークは、例えば、下部半導体素子の電極と接続することも可能である。例えば、上部半導体素子のアライメントマークを、上部半導体素子の電極上に形成し、下部半導体素子のアライメントマークを、下部半導体素子の電極上に形成する。そして、下部半導体素子のアライメントマーク上にはんだ層を形成し、半導体素子同士を接続する際に、アライメントマーク同士をはんだで接続し、アライメントマーク同士の電気的な接続を形成することも可能である。
【００６１】
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
【符号の説明】
【００６２】
１０ 半導体装置（第１の半導体装置）、１１，３２ 半導体素子、１２，３３ パッド電極、１３，３４ パッシベーション層、１４，３５ バリア層、１５，３６，４２，４３，４４，４４Ａ，４４Ｂ，４４Ｃ アライメントマーク、１６，３７ アンダーバンプメタル（ＵＢＭ）、１７，３８ バンプ、１７Ａ はんだ層、１８ アンダーフィル樹脂、１９ バンプ電極、２１，２４ フォトレジスト層、２２，２５ フォトマスク、２３，２６ 開口部、３０ 半導体装置、３１ 半導体装置（第２の半導体装置）、３９ ワイヤボンディングパッド、４０ カメラ、４１ 接続部
【技術分野】
【０００１】
本発明は、フリップチップ接続用のアライメントマークが形成された半導体装置及び半導体装置の製造方法に係わる。
【背景技術】
【０００２】
従来、半導体チップをはんだバンプで実装するフリップチップ実装では、半導体チップ上の金属配線を利用してアライメントマークが形成されている。また、フリップチップ実装では、半導体チップを実装した後、実装した半導体チップの下部に信頼性を高めるためのアンダーフィル樹脂が充填される。また、実装基板又は半導体装置上に形成されたワイヤボンディングパッド等の電極上に、アンダーフィル樹脂の流れ込みによる樹脂汚染を防ぐために、アンダーフィル樹脂を充填する領域にダムを形成する技術が検討されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２７６８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フリップチップ実装において、半導体チップの実装面に、はんだバンプを覆うアンダーフィル樹脂を予め形成する方法が提案されている。この方法では、半導体チップのアライメントマーク上にもアンダーフィル樹脂が形成される。このため、実装する際にアライメントマークの位置を、アンダーフィル樹脂を通して確認する必要がある。しかし、フィラー等が充填されたアンダーフィル樹脂は光透過性が低いため、アンダーフィル樹脂の下部に形成されたアライメントマークの識別が困難である。
このため、半導体チップの実装時に正確な位置合わせが困難となり、バンプ間のショート等の接続不良の発生が問題となる。
【０００５】
上述した問題の解決のため、本発明においては、アライメントマークの認識が容易であり、アライメントマークを用いた正確な位置合わせが可能な半導体装置及び半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体素子と、半導体素子に形成されたパッド電極と、半導体素子に形成されたアライメントマークと、パッド電極上に形成された接続電極と、接続電極を覆うように形成されたアンダーフィル樹脂とを備える。そして、アライメントマークの半導体素子からの高さが、接続電極よりも大きい。
また、本発明の半導体装置は、上述の半導体装置の構成を有する第１の電子部品と、第１の電子部品が実装される第２の電子部品とを備える。
【０００７】
また、本発明の半導体装置の製造方法は、半導体素子が形成されたウエハを準備する工程と、ウエハ上にバリア層を形成する工程とを有する。そして、バリア層上に、アライメントマークを形成する位置に開口部を有する第１レジストパターンを形成する工程と、電解メッキ法を用いて第１レジストパターンの開口部内にアライメントマークを形成する工程とを有する。さらに、第１レジストパターンを除去した後、バリア層及びアライメントマークを覆って、半導体素子の接続電極位置に開口部を有する第２レジストパターンを形成する工程を有する。電解メッキ法を用いて第２レジストパターンの開口部内に接続電極を形成する工程と、接続電極を覆って、半導体素子上にアンダーフィル樹脂を設ける工程とを有する。
また、本発明の半導体装置は、上述の半導体装置の製造方法により形成される第１の電子部品と、アライメントマーク及びパッド電極を有する第２の電子部品を準備する工程とを有する。そして、アライメントマークを用いて第１の電子部品と第２の電子部品との位置を合わせて、接続電極とパッド電極とを電気的に接続して、第２の電子部品上に第１の電子部品を実装する。
【０００８】
本発明の半導体装置によれば、接続電極よりも高さの大きいアライメントマークが形成されていることにより、接続電極を覆うようにアンダーフィル樹脂が形成された状態であっても、アンダーフィル樹脂を透過してのアライメントマークの認識が容易となる。このアライメントマークを有する半導体装置のフリップチップ接続を行うことにより、実装位置の正確な位置合わせが可能となり、接続不良の抑制が可能となる。
【０００９】
また、本発明の半導体装置の製造方法によれば、接続電極よりも高さの大きいアライメントマークを形成することにより、接続電極を覆うアンダーフィル樹脂を形成した後にも、アライメントマークの認識が容易となる。このため、接続不良の抑制が可能な半導体装置を製造することができる。
【発明の効果】
【００１０】
本発明によれば、接続電極を覆うアンダーフィル樹脂が形成されている場合にも、アライメントマークの認識が容易であり、正確な位置合わせを容易に行うことができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係わる半導体装置の構成を示す図である。
【図２】Ａ〜Ｅは、本発明の第１実施形態に係わる半導体装置の製造方法を説明する図である。
【図３】Ｆ〜Ｉは、本発明の第１実施形態に係わる半導体装置の製造方法を説明する図である。
【図４】Ｊ〜Ｍは、本発明の第１実施形態に係わる半導体装置の製造方法を説明する図である。
【図５】Ａ及びＢは、本発明の第２実施形態に係わる半導体装置の構成を示す図である。
【図６】Ａ〜Ｃは、本発明の第２実施形態に係わる半導体装置の製造方法を説明する図である。
【図７】本発明の第１実施形態に係わる半導体装置の構成を示す図である。
【図８】Ａ及びＢは、本発明の第２実施形態に係わる半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
なお、説明は以下の順序で行う。
１．半導体装置の第１実施形態
２．第１実施形態の半導体装置の製造方法
３．半導体装置の第２実施形態
４．第２実施形態の半導体装置の製造方法
５．アライメントマークの変形例
【００１３】
〈１．半導体装置の第１実施形態〉
本発明の半導体装置の第１実施形態について説明する。図１に第１実施形態の半導体装置を示す。図１に示す半導体装置１０は、半導体素子１１上においてパッド電極１２上にバンプ電極１９が形成された部分を示す断面図である。
【００１４】
半導体装置１０は、半導体素子１１上にパッド電極１２を有する。また、半導体素子１１上には、パッド電極１２の開口を除く全面にパッシベーション層１３が形成されている。
パッド電極１２上に外部機器との接続電極として、バンプ電極１９が形成されている。バンプ電極１９は、パッド電極１２上にバリア層１４が形成されている。そして、バリア層１４上に、アンダーバンプメタル（ＵＢＭ）１６を有する。さらに、ＵＢＭ１６上に、パッド電極１２に対応するバンプ１７が形成されている。
また、半導体装置１０は、パッシベーション層１３上に、アライメントマーク１５が形成されている。そして、バンプ電極１９、アライメントマーク１５及びパッシベーション層１３を覆って半導体素子１１の全面にアンダーフィル樹脂１８が形成されている。
【００１５】
パッド電極１２は、例えばアルミニウムからなり、半導体素子１１において、図示しないウエハの電子回路に接続されている。また、パッド電極１２の表面周囲にパッシベーション層１３が形成され、中央部分に、バリア層１４とＵＢＭ１６とが形成されている。
【００１６】
バリア層１４は、パッド電極１２の中央部分を被覆するように形成されている。また、バリア層１４は、パッド電極１２の表面周囲に形成されたパッシベーション層上において、ＵＢＭ１６が形成されている部分の下層に形成されている。
さらに、バリア層１４は、アライメントマーク１５に下部とパッシベーション層１３との間にパッド電極１２上と同様に形成されている。
バリア層１４は、例えば、Ｔｉ，Ｃｕ等により形成されている。
【００１７】
ＵＢＭ１６は、上述のバリア層１４を介して、パッド電極１２の中央部分に形成されている。また、ＵＢＭ１６上にバンプ１７が形成されている。このように、バリア層１４、ＵＢＭ１６及びバンプ１７により、パッド電極１２上にバンプ電極１９が形成されている。
【００１８】
ＵＢＭ１６は、バンプ１７を形成するはんだによる侵食を受けるため、一定以上の厚さを有して形成される。ＵＢＭ１６は、例えば、Ｎｉ，Ｔｉ，ＴｉＷ，Ｗ及びＣｕ等により形成されている。通常ＵＢＭ１６は、ＵＢＭ１６上に形成されるＳｎＡｇ等のはんだ合金による、ＡｌＣｕやＣｕ等からなるパッド電極１２への拡散を防ぐため、バリア層１４やパッド電極１２よりも厚く形成される。
バンプ１７は、ＵＢＭ１６上において、パッド電極１２上において突出した球状に形成されている。バンプ１７は、例えば、ＳｎＡｇ等のはんだ合金により形成されている。また、バンプ１７としてＵＢＭ１６上にはんだ合金等を形成せず、ＵＢＭ１６上にＮｉ／Ａｕ等による酸化防止処理を行ってもよい。
【００１９】
アライメントマーク１５は、半導体素子１１上の所定の位置に様式化して形成される。アライメントマーク１５は、半導体装置１０を他の半導体装置又は実装基板等にセットする際の位置合わせのために形成され、また、半導体装置１０の歪み等を補正するために、半導体素子１１上に複数個形成される。
【００２０】
一般的に、半導体素子等に形成されるアライメントマークは、パッド電極１２と同じ工程において形成される。このため、アライメントマークがパッド電極１２と同一面に、パッド電極１２と同様の厚さで形成される。
これに対して、本実施の形態の半導体装置１０のアライメントマーク１５は、パッシベーション層１３上において、柱状に形成されている。アライメントマーク１５は、半導体素子１１の面からの高さが、パッド電極１２上に形成されているバンプ電極１９よりも高く形成されている。
また、アライメントマーク１５の高さは、アンダーフィル樹脂１８の高さと同じでもよい。また、アライメントマーク１５の高さはアンダーフィル樹脂１８以下の高さで形成することが好ましい。なお、アライメントマーク１５の高さは、アンダーフィル樹脂１８を形成した後も、アライメントマーク１５が容易に認識でき、半導体装置１０の実装時に不具合が発生しない高さであればよい。
【００２１】
アンダーフィル樹脂１８は、半導体装置１０を実装する際に、バンプ１７の接続部分、半導体装置１０の実装面がアンダーフィル樹脂１８によって被覆される厚さに形成する。例えば、半導体素子１１表面からアンダーフィル樹脂の厚さが、実装後の半導体装置１０の実装面と、半導体装置１０が実装される半導体装置又は実装基板等の実装面との距離以上の厚さで形成されていることが好ましい。
【００２２】
半導体装置１０と実装基板等との間にアンダーフィル樹脂１８が充填される構成とすることにより、実装信頼性を確保することができる。アライメントマーク１５を、バンプ電極１９の高さよりも高く形成することにより、光透過性の低いアンダーフィル樹脂１８により表面が被覆された半導体装置１０においても、アライメントマーク１５の識別が容易となる。
【００２３】
アライメントマーク１５は、アンダーバンプメタル（ＵＢＭ）１６と同じ材料、例えば、Ｎｉ，Ｔｉ，ＴｉＷ，Ｗ及びＣｕ等で形成することが好ましい。また、ＵＢＭ１６と異なる材料により形成することもできる。
なお、半導体装置１０においてアライメントマーク１５は、パッシベーション層１３上に形成されているが、パッド電極１２と同一面に形成することも可能である。この場合には、アライメントマーク１５をパッド電極１２と同じ材料で形成することも可能である。
【００２４】
〈２．第１実施形態の半導体装置の製造方法〉
次に、第１実施形態の半導体装置の製造方法について説明する。なお、上述の図１で示す構成と同じ符号を付して、各構成の詳細な説明は省略する。
なお、以下説明では、半導体ウエハ上に形成される複数の半導体素子のうち、１つの半導体素子の断面図を示す。
【００２５】
まず、図２Ａに示すように、パッド電極１２及びパッシベーション層１３を備える半導体素子１１が形成されたウエハ準備する。そして、ウエハ上の半導体素子１１の表面に逆スパッタを行い、パッド電極１２表面の酸化膜等を除去する。
【００２６】
次に、図２Ｂに示すように、スパッタリング法を用いて、パッド電極１２及びパッシベーション層１３を被覆して、半導体素子１１の全面にバリア層１４を形成する。バリア層１４の形成は、例えば、パッド電極１２及びパッシベーション層１３上に、スパッタリング法を用いてＴｉ層を形成する。そして、Ｔｉ層を被覆するように、同様にスパッタリング法を用いてＣｕ層を形成する。
【００２７】
次に、図２Ｃに示すように、バリア層１４上にフォトレジスト層２１を形成する。フォトレジスト層２１は、ウエハの面を覆うように、例えばスピンコート法により塗膜を形成後、この塗膜を乾燥させることにより形成する。また、フォトレジスト層２１は、半導体素子１１上に形成するアライメントマーク１５の高さ以上の厚さに形成する。
【００２８】
次に、図２Ｄに示すように、フォトマスク２２を用いてフォトレジスト層２１に露光処理を行う。フォトマスク２２には、アライメントマークを形成する領域に露光光を照射するパターンを用いる。そして、図２Ｆに示すように、フォトレジスト層２１に現像処理を行い、フォトレジスト層２１の露光部を除去し、フォトレジスト層２１に開口部２３を形成する。開口部２３は、アライメントマークの形成位置に対応するように半導体素子１１上に形成する。
【００２９】
次に、図３Ｆに示すように、電解メッキ法を用いてフォトレジスト層２１の開口部２３にメッキ層を形成し、アライメントマーク１５を形成する。これにより、半導体素子１１及びバリア層１４上にアライメントマーク１５が形成される。
アライメントマーク１５は、例えば、Ｎｉ，Ｔｉ，ＴｉＷ，Ｗ及びＣｕ等のメッキ層により形成する。アライメントマーク１５は、半導体素子１１のパッド電極上に形成するバンプ電極１９以上の高さに形成する。
【００３０】
次に、図３Ｇに示すように、半導体素子１１上からフォトレジスト層２１を除去する。そして、図３Ｈに示すように、バリア層１４上にフォトレジスト層２４を形成する。フォトレジスト層２４は、ウエハの面及びアライメントマーク１５を覆うように、例えばスピンコート法により塗膜を形成後、この塗膜を乾燥させることにより形成する。
【００３１】
次に、図３Ｉに示すように、フォトマスク２５を用いてフォトレジスト層２４に露光処理を行う。フォトマスク２５には、パッド電極１２の中央部分に露光光を照射するパターンを用いる。そして、露光後にフォトレジスト層２４に現像処理を行い、露光部を除去してフォトレジスト層２４に開口部２６を形成する。
【００３２】
そして、図４Ｊに示すように、電解メッキ法を用いて開口部２６内にアンダーバンプメタル（ＵＢＭ）１６を形成する。さらに、図４Ｋに示すように、開口部２６内においてＵＢＭ１６上に、電解メッキ法を用いてはんだ層１７Ａを形成する。ＵＢＭ１６は、アライメントマーク１５と同様に、Ｎｉ，Ｔｉ，ＴｉＷ，Ｗ及びＣｕ等の電解メッキにより形成する。また、はんだ層１７Ａは、ＳｎＡｇ等のはんだ合金を用いた電解メッキにより形成する。
【００３３】
次に、フォトレジスト層２４を除去した後、スパッタエッチングにより半導体素子１１の表面に露出するバリア層１４を除去する。そして、図４Ｌに示すように、リフローにより半導体層を溶融してバンプ１７を形成する。バリア層１４の除去では、ウエハ全面に対して、ＵＢＭ１６及びはんだ層１７Ａをマスクにして行うことにより、ＵＢＭ１６の下層にのみバリア層１４を残存させることができる。また、アライメントマーク１５もエッチングマスクとなるため、アライメントマーク１５の下部にも、バリア層１４が残存する。また、リフローによりはんだ層１７Ａを球状のバンプ１７に形成することで、パッド電極１２上にＵＢＭ１６とバンプ１７とからなるバンプ電極１９を形成する。
【００３４】
次に、図４Ｍに示すように、半導体素子１１側のウエハの面にアンダーフィル樹脂１８を形成する。アンダーフィル樹脂１８は、例えば、アンダーフィル樹脂を含む塗布液を用いたスピンコート法、又は、アンダーフィル樹脂のドライフィルムのラミネートにより形成する。そして、ウエハから半導体素子１１を切削及び個片化し、半導体装置１０を製造する。
【００３５】
以上のように、ウエハの半導体素子１１形成面に、フォトリソグラフィと電解メッキとを用いて、アライメントマーク１５と、ＵＢＭ１６及びはんだバンプ１７とを形成する。アライメントマーク１５は、半導体素子１１の形成面からバンプ電極１９の高さよりも、上面が高い位置となるように形成する。また、アンダーフィル樹脂１８により半導体素子１１のバンプ電極１９形成面を被覆する際に、アライメントマーク１５も同時に被覆する。このときのアンダーフィル樹脂１８は、アライメントマーク１５の高さ以上の厚さで形成する。
【００３６】
なお、上述の実施形態の製造方法では、アライメントマーク１５は、ＵＢＭ１６及びはんだ層１７Ａの形成工程前に作製しているが、ＵＢＭ１６及びはんだ層１７Ａの形成工程とアライメントマーク１５の形成工程との順序は特に限定されない。アライメントマーク１５と、ＵＢＭ１６及びはんだ層１７Ａの形成工程は、バリア層１４の形成工程後であり、バリア層１４のエッチング工程前であれば、順序を問わずに行うことができる。
【００３７】
〈３．半導体装置の第２実施形態〉
次に、本発明の半導体装置の第２実施形態について説明する。図５に第２実施形態の半導体装置を示す。図５に示す半導体装置は、第１の電子部品と第２の電子部品とからなる。第１の電子部品は、図１に示す第１実施形態の半導体装置と同様の構成である。また、第２の電子部品は、第１実施形態の半導体装置が実装された半導体装置とからなる。以下、第２実施形態の半導体装置を半導体装置３０、第１の電子部品となる半導体装置を第１の半導体装置１０、第２の電子部品となる半導体装置を第２の半導体装置３１として説明する。
図５に示す第２の半導体装置３１は、半導体素子３２上に電極接続用のアンダーバンプメタル（ＵＢＭ）３７及びアライメントマーク３６が形成された部分を示す断面図である。
【００３８】
第１の半導体装置１０は、上述の第１実施形態と同様の構成を有する。なお、図５では、第２実施形態の半導体装置の説明に必要な構成のみを示し、半導体素子１１上に形成されるパッド電極及びパッシベーション層等の構成を省略して示す。
【００３９】
図５Ａに示すように、第１の半導体装置１０は、半導体素子１１上の所定の位置にアライメントマーク１５が形成されている。また、半導体素子１１のパッド電極に対応する位置に、ＵＢＭ１６とバンプ１７とからなるバンプ電極１９が形成されている。また、アライメントマーク１５の高さが、半導体素子１１上においてバンプ電極１９の高さよりも大きい。そして、バンプ電極１９及びアライメントマーク１５を覆って、アンダーフィル樹脂１８が形成されている。
【００４０】
また、図５Ａに示すように、第２の半導体装置３１は、半導体素子３２の所定の位置にアライメントマーク３６が形成されている。このアライメントマークは、半導体素子３２の配線等を利用して、パッド電極と同じ層に、半導体素子３２の表面とほぼ同じ高さで形成されている。また、半導体素子３２のパッド電極に対応する位置に、接続パッドとしてＵＢＭ３７が形成されている。ＵＢＭ３７は、第１の半導体装置１０のＵＢＭ１６と同様に構成することができ、例えば、Ｎｉ，Ｔｉ，ＴｉＷ，Ｗ及びＣｕ等により形成されている。
【００４１】
第２の半導体装置３１の端部には、ワイヤボンディングパッド３９が形成されている。ワイヤボンディングパッド３９において、第２の半導体装置３１と外部電子機器とがワイヤボンディングにより電気的に接続される。
なお、第２の半導体装置３１は、上述の第１の半導体装置１０と同様に、半導体素子３２上に、パッド電極やパッシベーション層等が形成されているが、第２実施形態の半導体装置の説明に必要な構成のみを示し、その他の構成の説明を省略する。
【００４２】
図５Ａに示すように、半導体装置３０は、第２の半導体装置３１上に第１の半導体装置１０が実装されている。半導体装置３０は、第１の半導体装置１０と第２の半導体装置３１とが、互いに電極形成面と対向させて配置されている。また、半導体装置３０は、第１の半導体装置１０と第２の半導体装置３１とが、第１の半導体装置１０のアライメントマーク１５と、第２の半導体装置３１のアライメントマーク３６との位置を合わせて配置されている。
【００４３】
また、第１の半導体装置１０のバンプ１７が第２の半導体装置３１のＵＢＭ３７と接触することにより、第１の半導体装置１０と第２の半導体装置３１とが電気的に接続されている。そして、アンダーフィル樹脂１８により、第１の半導体装置１０と第２の半導体装置３１との間が機械的に接続され、バンプ電極１９とＵＢＭ３７との接続がアンダーフィル樹脂１８内に形成されている。このように、半導体装置３０では、第１の半導体装置１０と第２の半導体装置３１との間を満たすことにより、アンダーフィル樹脂１８によるフィレットが形成される。
【００４４】
次に、第２実施形態の半導体装置におけるアライメントマークの高さについて説明する。
第２実施形態の半導体装置では、第１の半導体装置に形成されアライメントマークとパッド電極との高さの差を、第２の半導体装置に形成される接続パッドの高さよりも小さくする。
図５Ｂに示す半導体装置３０では、第１の半導体装置１０のアライメントマーク１５の高さは、第１の半導体装置１０のバンプ電極１９の高さよりも大きい。ここで、バンプ電極１９とアライメントマーク１５との差を高さＡとする。
また、第２の半導体装置３１に接続パッドとして形成されているＵＢＭ３７の素子面からの高さをＢとする。
このとき、アライメントマーク１５を、高さＡが高さＢと等しく、又は、高さＡが高さＢよりも小さくなるように形成する。
【００４５】
高さＡが高さＢと等しい又は小さいことにより、実装時の第１の半導体装置１０と第２の半導体装置３１との平行度が低い場合にも、バンプの片当たりによる接続不良の発生を防ぐことができる。このため、第１の半導体装置１０を第２の半導体装置３１上に実装した際に、バンプ電極１９とＵＢＭ３７との接続信頼性が向上する。
また、高さＡが高さＢよりも大きい場合には、第１の半導体装置１０が第２の半導体装置３１に実装された際、バンプ電極１９とＵＢＭ３７との接続よりも、アライメントマーク１５とアライメントマーク３６とが先に接触する。このため、接続不良が発生する。
【００４６】
なお、第２の半導体装置３１の接続パッドとして、ＵＢＭ３７上にバンプが形成されている場合には、第２の半導体装置３１の半導体素子面からバンプまでの高さを上述の高さＢとする。また、第２の半導体装置３１の接続パッドが、パッド電極のみにより形成されている場合のように半導体素子面とほぼ同一面に形成されている場合には、第１の半導体装置１０のアライメントマーク１５とバンプ電極１９とをほぼ同じ高さに形成する。これにより、上述の高さＡと高さＢとが等しくなるようにアライメントマーク１５を形成する。
【００４７】
また、上述の実施の形態では、第２の電子部品として半導体装置３１を用いているが、第２の電子部品としては、例えば、半導体装置の実装用の配線パターンが形成された実装基板等でもよい。第１の電子部品として、上述の第１実施形態に示すアライメントマークを有する半導体装置を使用し、第２の電子部品として第１実施形態に示す半導体装置に対応する接続パッド及びアライメントマークを備えていればよい。第２実施形態の半導体装置では、第２の電子部品として半導体装置、実装基板等に限らず適用することができる。
【００４８】
また、上述の第２実施形態の半導体装置では、第１の電子部品である第１の半導体装置側に、接続電極よりも高いアライメントマークとアンダーフィル樹脂が形成されている。しかし、第２の電子部品側に接続電極よりも高いアライメントマークとアンダーフィル樹脂とが形成されていてもよい。第１の電子部品側にアンダーフィル樹脂を設けることにより、第２の半導体装置に形成されているワイヤボンディングパッド等の実装部の周囲に形成されている電極へのアンダーフィル樹脂の形成の際に、樹脂による汚染がない。このため、第１の電子部品側に接続電極よりも高いアライメントマークとアンダーフィル樹脂とを形成する方が好ましい。
【００４９】
〈４．第２実施形態の半導体装置の製造方法〉
次に、第２実施形態の半導体装置の製造方法について説明する。なお、以下の製造方法の説明では、上述の図１〜５で示す構成と共通の構成には、同じ符号を付して各構成の詳細な説明は省略する。
なお、以下説明では、上述の第１実施形態により製造した半導体装置を用いて、第２実施形態の半導体装置を製造する方法について説明する。
【００５０】
まず、図６Ａに示すように、第１の電子部品として上述の第１実施形態により製造した第１の半導体装置１０を準備する。
また、図６Ｂに示すように第２の電子部品として、半導体素子３２上に接続パッドとアライメントマーク３６が形成された第２の半導体装置を準備する。第２の半導体装置３１は、半導体素子３２上にパッド電極３３とアライメントマーク３６とを有する。そして、半導体素子３２上には、パッド電極３３の開口部とアライメントマーク３６上を除く全面にパッシベーション層３４が形成されている。また、パッド電極３３上には、バリア層３５を介してＵＢＭ３７が形成されている。ＵＢＭ３７上にはバンプ３８が形成されている。つまり、図６Ｂに示す第２の半導体装置３１は、第１の半導体装置１０を実装する接続パッドが、パッド電極３３、バリア層３５、ＵＢＭ３７及びバンプ３８から形成されている。また、第２の半導体装置３１は、アライメントマーク３６が、パッド電極３３と同じ層に形成されている。
【００５１】
そして、第１の半導体装置１０と第２の半導体装置３１の位置合わせを行う。カメラ４０を用いて、アライメントマーク１５とアライメントマーク３６の位置を読み取る。そして、第１の半導体装置１０と第２の半導体装置３１とでアライメントマーク１５，３６の位置が一致するように、第１の半導体装置１０の位置を調整する。
【００５２】
次に、図６Ｃに示すように、第１の半導体装置１０のバンプ１７と、第２の半導体装置３１のバンプ３８とを接触させて荷重を加える。また、荷重を加える際に、はんだの融点以上、例えば、バンプ１７，３８がＳｎ−３．５Ａｇの場合には、融点２２１℃以上に、ボンディングヘッド又はステージにより加熱を行い、バンプを溶融させて接続する。これにより、バンプ１７，３８を構成するはんだの表面酸化膜を破り、フラックスレス接続による接続部４１を形成する。この接続部４１により、第１の半導体装置１０と第２の半導体装置３１とが電気的に接続される。
さらに、第１の半導体装置１０と第２の半導体装置３１との間に充填されているアンダーフィル樹脂を加熱により硬化させる。アンダーフィル樹脂１８は、半導体素子１１を第２の半導体装置３１に圧着することにより、半導体素子１１と半導体素子３２とを接着する。アンダーフィル樹脂１８により、半導体素子同士を接着して機械的な接続信頼性を向上させる。
以上の工程により、第２実施形態の半導体装置３０を製造することができる。
【００５３】
なお、第１の半導体装置１０と第２の半導体装置３１とを接続する際は、アライメントマーク１５とアライメントマーク３６とを直接接触させてもよく、また、接触させなくてもよい。
また、上述の製造方法の説明では、第２の電子部品として用いている半導体装置３１の代わりに、半導体装置の実装用の配線パターンが形成された実装基板等を用いることもできる。第１の電子部品として、上述の第１実施形態に示すアライメントマークを有する半導体装置を使用し、第２の電子部品として第１実施形態に示す半導体装置に対応する接続パッド及びアライメントマークを備えていればよい。
【００５４】
〈５．アライメントマークの変形例〉
［変形例１］
次に、上述の半導体装置に形成するアライメントマークの形状について説明する。
アライメントマークは、識別を容易にするため、素子面に形成される平面形状をバンプ電極と異なる形状とすることが好ましい。例えば、図７に示すように、半導体素子１１上において、バンプ電極１９は通常円形に形成される。このため、アライメントマークを円形と異なる形状にする。アライメントマーク４２のように矩形を組み合わせた十字型とする。また、アライメントマーク４３のように、方形のアライメントマークを形成する。他にも、例えば星形や三角形等の形状とする。
このように、半導体装置に形成されるアライメントマークの形状とバンプ電極の形状とを異ならせることにより、例えば、フリップチップボンダのアライメントマーク認識カメラの視野内にバンプ電極が入った場合でも誤認識を防ぐことができる。
【００５５】
［変形例２］
また、半導体装置に形成するアライメントマークは、例えば図８Ａに示すように、半導体素子の外周部を囲むように形成してもよい。
図８Ａに示す半導体装置は、半導体素子１１上に円形のバンプ電極１９が形成されている。そして、半導体素子１１の外周部を囲んでアライメントマーク４４が形成されている。また、半導体装置のバンプ電極１９側に形成されるアンダーフィル樹脂は、半導体素子１１の外周部を囲むアライメントマーク４４の内側に形成される。
【００５６】
アライメントマーク４４は、半導体素子１１の角部に形成される四角形のアライメントマーク４４Ａと、アライメントマーク４４Ａの対角に形成されるアライメントマーク４４Ｂを備える。さらに、アライメントマーク４４は、半導体素子１１の外周部に連続して形成されたアライメントマーク４４Ｃを備える。
【００５７】
アライメントマーク４４Ａ，４４Ｂは、図８Ｂに示すように、第２の半導体装置３１に実装する際に、第２の半導体装置３１のアライメントマーク３６と位置合わせを行うため、バンプ電極１９と異なる形状に形成することが好ましい。
また、半導体素子１１の外周部を囲むことにより、アンダーフィル樹脂の流出を抑制することができる。
【００５８】
第１の半導体装置の実装部と、この実装部の周囲に形成されているワイヤボンディングパッド等の電極部とが近い場合には、アンダーフィル樹脂が実装部から周囲の電極部に流れ出すことにより、電極が樹脂により汚染される。これは、半導体装置の小型化により、第２の半導体装置における、実装部と電極部との距離が近いときに問題となりやすい。
【００５９】
このため、半導体素子１１の外周部を囲むことにより、第２の半導体装置３１に形成されたワイヤボンディングパッド３９等への、アンダーフィル樹脂による汚染を防ぐことができる。そして、第１の電子部品（半導体装置１０）と第２の電子部品（半導体装置３１）との素子面積の差を小さくし、半導体装置の小型化が可能となる。
なお、図８Ｂに示すように、アライメントマーク４４と、第２の半導体装置３１の素子面との間に間隔ができた場合にも、アンダーフィル樹脂１８の流出を抑制することは可能である。このため、アライメントマーク１５が、第２の半導体装置３１の素子面と、直接接触しなくてもよい。
【００６０】
なお、上述の本実施の形態の半導体装置におけるアライメントマークは、例えば、下部半導体素子の電極と接続することも可能である。例えば、上部半導体素子のアライメントマークを、上部半導体素子の電極上に形成し、下部半導体素子のアライメントマークを、下部半導体素子の電極上に形成する。そして、下部半導体素子のアライメントマーク上にはんだ層を形成し、半導体素子同士を接続する際に、アライメントマーク同士をはんだで接続し、アライメントマーク同士の電気的な接続を形成することも可能である。
【００６１】
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、その他本発明構成を逸脱しない範囲において種々の変形、変更が可能である。
【符号の説明】
【００６２】
１０ 半導体装置（第１の半導体装置）、１１，３２ 半導体素子、１２，３３ パッド電極、１３，３４ パッシベーション層、１４，３５ バリア層、１５，３６，４２，４３，４４，４４Ａ，４４Ｂ，４４Ｃ アライメントマーク、１６，３７ アンダーバンプメタル（ＵＢＭ）、１７，３８ バンプ、１７Ａ はんだ層、１８ アンダーフィル樹脂、１９ バンプ電極、２１，２４ フォトレジスト層、２２，２５ フォトマスク、２３，２６ 開口部、３０ 半導体装置、３１ 半導体装置（第２の半導体装置）、３９ ワイヤボンディングパッド、４０ カメラ、４１ 接続部
【特許請求の範囲】
【請求項１】
半導体素子と、
前記半導体素子に形成されたパッド電極と、
前記半導体素子に形成されたアライメントマークと、
前記パッド電極上に形成された接続電極と、
前記接続電極を覆うように形成されたアンダーフィル樹脂と、を備え、
前記アライメントマークの前記半導体素子からの高さが、前記接続電極よりも大きい
半導体装置。
【請求項２】
前記接続電極が、前記パッド電極上に形成されたアンダーバンプメタルと、前記アンダーバンプメタル上に形成されたはんだバンプとからなる請求項１に記載の半導体装置。
【請求項３】
前記アライメントマークと前記アンダーバンプメタルとが、同じ材料から形成されている請求項２に記載の半導体装置。
【請求項４】
前記アライメントマークの形状が、前記接続電極の形状と異なる請求項１に記載の半導体装置。
【請求項５】
前記アライメントマークが、前記半導体素子の外周部を囲むように形成されている請求項１に記載の半導体装置。
【請求項６】
半導体素子が形成されたウエハを準備する工程と、
前記ウエハ上にバリア層を形成する工程と、
前記バリア層上に、アライメントマークを形成する位置に開口部を有する第１レジストパターンを形成する工程と、
電解メッキ法を用いて前記第１レジストパターンの開口部内にアライメントマークを形成する工程と、
前記第１レジストパターンを除去した後、前記バリア層及び前記アライメントマークを覆って、前記半導体素子の接続電極位置に開口部を有する第２レジストパターンを形成する工程と、
電解メッキ法を用いて前記第２レジストパターンの開口部内に接続電極を形成する工程と、
前記接続電極を覆って、前記半導体素子上にアンダーフィル樹脂を設ける工程と、を有する
半導体装置の製造方法。
【請求項７】
半導体素子、前記半導体素子に形成されたパッド電極、前記半導体素子に形成された高さが前記接続電極よりも大きいアライメントマーク、前記パッド電極上に形成された接続電極、及び、前記接続電極を覆うように形成されたアンダーフィル樹脂からなる第１の電子部品と、
前記第１の電子部品が実装される第２の電子部品とを備える
半導体装置。
【請求項８】
前記第１の電子部品における前記アライメントマークと前記接続電極との高さの差が、
前記第２の電子部品の電極の高さ以下である請求項７に記載の半導体装置。
【請求項９】
第１の電子部品を形成する工程と、
アライメントマーク及びパッド電極を有する第２の電子部品を準備する工程と、
前記アライメントマークを用いて前記第１の電子部品と前記第２の電子部品との位置を合わせて、前記接続電極と前記パッド電極とを電気的に接続して、前記第２の電子部品上に前記第１の電子部品を実装する工程とを有し、
前記第１の電子部品を形成する工程は、
半導体素子が形成されたウエハを準備する工程と、
前記ウエハ上にバリア層を形成する工程と、
前記バリア層上に、アライメントマークを形成する位置に開口部を有する第１レジストパターンを形成する工程と、
電解メッキ法を用いて前記第１レジストパターンの開口部内にアライメントマークを形成する工程と、
前記第１レジストパターンを除去した後、前記バリア層及び前記アライメントマークを覆って、前記半導体素子の接続電極位置に開口部を有する第２レジストパターンを形成する工程と、
電解メッキ法を用いて前記第２レジストパターンの開口部内にアライメントマークを形成する工程と、
前記接続電極を覆って、前記半導体素子上にアンダーフィル樹脂を設ける工程とからなる
半導体装置の製造方法。
【請求項１】
半導体素子と、
前記半導体素子に形成されたパッド電極と、
前記半導体素子に形成されたアライメントマークと、
前記パッド電極上に形成された接続電極と、
前記接続電極を覆うように形成されたアンダーフィル樹脂と、を備え、
前記アライメントマークの前記半導体素子からの高さが、前記接続電極よりも大きい
半導体装置。
【請求項２】
前記接続電極が、前記パッド電極上に形成されたアンダーバンプメタルと、前記アンダーバンプメタル上に形成されたはんだバンプとからなる請求項１に記載の半導体装置。
【請求項３】
前記アライメントマークと前記アンダーバンプメタルとが、同じ材料から形成されている請求項２に記載の半導体装置。
【請求項４】
前記アライメントマークの形状が、前記接続電極の形状と異なる請求項１に記載の半導体装置。
【請求項５】
前記アライメントマークが、前記半導体素子の外周部を囲むように形成されている請求項１に記載の半導体装置。
【請求項６】
半導体素子が形成されたウエハを準備する工程と、
前記ウエハ上にバリア層を形成する工程と、
前記バリア層上に、アライメントマークを形成する位置に開口部を有する第１レジストパターンを形成する工程と、
電解メッキ法を用いて前記第１レジストパターンの開口部内にアライメントマークを形成する工程と、
前記第１レジストパターンを除去した後、前記バリア層及び前記アライメントマークを覆って、前記半導体素子の接続電極位置に開口部を有する第２レジストパターンを形成する工程と、
電解メッキ法を用いて前記第２レジストパターンの開口部内に接続電極を形成する工程と、
前記接続電極を覆って、前記半導体素子上にアンダーフィル樹脂を設ける工程と、を有する
半導体装置の製造方法。
【請求項７】
半導体素子、前記半導体素子に形成されたパッド電極、前記半導体素子に形成された高さが前記接続電極よりも大きいアライメントマーク、前記パッド電極上に形成された接続電極、及び、前記接続電極を覆うように形成されたアンダーフィル樹脂からなる第１の電子部品と、
前記第１の電子部品が実装される第２の電子部品とを備える
半導体装置。
【請求項８】
前記第１の電子部品における前記アライメントマークと前記接続電極との高さの差が、
前記第２の電子部品の電極の高さ以下である請求項７に記載の半導体装置。
【請求項９】
第１の電子部品を形成する工程と、
アライメントマーク及びパッド電極を有する第２の電子部品を準備する工程と、
前記アライメントマークを用いて前記第１の電子部品と前記第２の電子部品との位置を合わせて、前記接続電極と前記パッド電極とを電気的に接続して、前記第２の電子部品上に前記第１の電子部品を実装する工程とを有し、
前記第１の電子部品を形成する工程は、
半導体素子が形成されたウエハを準備する工程と、
前記ウエハ上にバリア層を形成する工程と、
前記バリア層上に、アライメントマークを形成する位置に開口部を有する第１レジストパターンを形成する工程と、
電解メッキ法を用いて前記第１レジストパターンの開口部内にアライメントマークを形成する工程と、
前記第１レジストパターンを除去した後、前記バリア層及び前記アライメントマークを覆って、前記半導体素子の接続電極位置に開口部を有する第２レジストパターンを形成する工程と、
電解メッキ法を用いて前記第２レジストパターンの開口部内にアライメントマークを形成する工程と、
前記接続電極を覆って、前記半導体素子上にアンダーフィル樹脂を設ける工程とからなる
半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１２９４７４（Ｐ２０１２−１２９４７４Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２８２０８２（Ｐ２０１０−２８２０８２）
【出願日】平成２２年１２月１７日（２０１０．１２．１７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１７日（２０１０．１２．１７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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