半導体装置
【課題】半導体装置の規模が大きくなり、パッドの配列が半導体チップの中央部に2列配置されても、半導体チップのパッドとパッケージ基板のボールランドとを接続する配線が長くならない半導体装置を提供する。
【解決手段】パッドとボールランドとの接続をTABテープ開口部に設けた架橋部7−1〜7−5の配線により接続する。あるいは吊りパターン8,8−1〜8−4のTABリードを用いたダブルボンディングにより接続する。さらに吊りパターンをパッケージ基板の配線パターンと連結させ直接接続する。これらの接続により上側と下側に分離されたパッドとボールランドの接続が可能となる。パッドとボールランドとの接続が短い配線長で接続可能となり、高速動作可能な半導体装置が得られる。
【解決手段】パッドとボールランドとの接続をTABテープ開口部に設けた架橋部7−1〜7−5の配線により接続する。あるいは吊りパターン8,8−1〜8−4のTABリードを用いたダブルボンディングにより接続する。さらに吊りパターンをパッケージ基板の配線パターンと連結させ直接接続する。これらの接続により上側と下側に分離されたパッドとボールランドの接続が可能となる。パッドとボールランドとの接続が短い配線長で接続可能となり、高速動作可能な半導体装置が得られる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に係り、特にパッケージ端子と接続される半導体チップのパッド配置、及び配置されたパッドとパッケージ端子との接続方法に関する。
【背景技術】
【0002】
近年、半導体装置は高速化、大規模集積化とともに、装置の小型化のためにパッケージの小型化が進められている。例えばダイナミックランダムアクセスメモリ(以下、DRAMと略記する)においては、メモリ容量1Gビットと大容量で、しかも小型パッケージに搭載された製品が開発されている。小型のパッケージとして、パッケージ基板にソルダーボールを配列した表面実装型のボールグリッドアレイ(以下、BGAと略記する)が採用されている。これらのBGAのソルダーボールの配置は規格化され、標準化されている。従って規格化されたBGAのソルダーボールの配置に応じたチップ内の信号パッド、VDD/VSSパッド配置が必要となる。
【0003】
DRAMチップ内のVDD/VSSパッドは、お互いの回路ブロックのノイズに影響されないように分離され、複数種設けられている。例えば大電流を要する電源種は他の電源種のノイズ源となることからワード線昇圧発生回路用外部電源/GND(VDDP/VSSP)や、センスアンプ回路用外部電源/GND(VDDSA/VSSSA)は分離されている。しかしパッケージではこれら複数の電源種に対応したボールランドは存在せず単一種のみであり、パッケージ配線経路中で集約されて同電位となる。つまりDRAMチップ内の分離された複数の電源種(VDD/VSS、VDDP/VSSP、VDDSA/VSSSA)等は、パッケージとしては単一の電源種(VDD/VSS)としてまとめられている。
【0004】
これらの従来のDRAMチップとパッケージとの電源/GNDの接続の概略平面図として、図1に全体図、図2に右端部の詳細図、図3に左端部の詳細図を示す。この半導体装置は、立体的にDRAMチップ1、エラストマ、パッケージ基板が積層され、樹脂封止されたBGAである。エラストマによりDRAMチップ1とパッケージ基板とが接着され、パッケージ基板には外部との接続ピンとしてのソルダーボールが備えられている。
【0005】
DRAMチップ1には1列に配置された複数のパッド2が配置されている。エラストマはDRAMチップの複数のパッド2が配置された部分を開口した開口部3を有する。パッケージ基板は複数のボールランド5、配線6を備え、エラストマの開口部3に対応して開口されたTABテープ開口部4を有する。TABテープ開口部4の配線6の先端部(TABリードとも呼ばれる)は、パッドにボンディングされる。パッケージ基板は、TABリードによりDRAMチップのパッドと接続され、配線6によりソルダーボールが設けられるボールランド5に接続される。これらのエラストマ開口部及びTABテープ開口部は、半導体装置としては封止樹脂で充填されるスペースである。
【0006】
DRAMチップのVDD/VSSパッドはループインダクタンス低減等の理由により電源種別にそれぞれのVDDパッド、VSSパッドが隣接(ペアリング)して配置される。パッケージ観点で見た場合、それぞれ同電位である複数種の電源/GNDが交互に配置されることとなる。しかしパッドは1列配置であることから、半導体チップの上下方向のいずれにも配線可能である。上側にある電源ボールランド5−1に対してはVDDパッドからの電源配線6−1を上側に配線することで配線できる。同様に下側にあるGNDボールランド5−2に対してはVSSパッドからのGND配線6−2を下側に配線することで配線できる。このように上下関係なく、パッド2から近傍にある電源/GNDボールランド5に配線することができる。
【0007】
DRAMチップの右端部には、上側に電源(VDD)ボールランド5−1、下側にGND(VSS)ボールランド5−2があり、この領域の配線引出し方向は必然的に電源配線6−1が上側、GND配線6−2は下側となる。図2の詳細図を参照すると、DRAMチップは右側から左側へセンスアンプ回路用外部電源(VDDSA/VSSSA)パッド、ワード線昇圧発生回路用外部電源(VSSP/VDDP)パッド、一般用外部電源(VDD/VSS)パッド及び内部降圧回路用外部電源(VSSI/VDDI)パッドが配置されているとする。
【0008】
各VDD/VSSパッド2は隣接(ペアリング)して各々配置される。上側の電源(VDD)ボールランド5−1は電源配線6−1を経由して、その配線先端部のTABリードにて、パッドとボンディング接続される。同様に下側のGND(VSS)ボールランド5−2はGND配線6−2、その配線先端部のTABリードにて、パッド2とボンディング接続される。
【0009】
しかし、図3に示す左端部においては、元々パッケージ左下部分に接続可能な電源/GNDボールランドがないことから、下側に引出された電源配線6−1は、パッケージを1/4周するような長いルートを余儀なくされる。逆に下側に引出す配線をGNDとした場合には、更に長いルートとなり右端部近くのGNDボールランド5−2と接続され、パッケージを約半周することになる。
【0010】
また最近ではメモリの大容量化に伴い大面積のチップが開発されている。しかし、DIMM搭載時の制限などから、大面積ながらもパッド配置領域の縮小が要求される。そのため図4に示すように周囲にメモリアレイブロック11を配置し、チップ中央部に集約して2列にパッドを配置する。このセンターパッドを2列配置とした場合では、上記と同様の設計指針でVDD/VSSパッドを配置していくと、センターパッドが1列の場合のような配線引出し方向の選択はできない。
【0011】
センターパッド列上側に配置したときは上側に、下側に配置したときは下側にしか引出すことができず、配線方向として選択の余地はない。したがってセンターパッド列左端に配置したVDD/VSSパッドは、パッケージを半周するような非常に長いルートとなり、またボールランドまで接続できないパッドがいくつか発生することになる。図5においては右上領域に配置されたVSSパッド、VDDパッド、VDDパッド、VSSパッドの最後のVSSパッドは配線不可となっている。また左下領域のVSSパッド、VDDパッド、VDDパッド、VSSパッドの最後のVSSパッドも配線不可となってしまう。
【0012】
さらに図6にはめっきリード配線を有する場合を示す。DRAMにおいては多ビット製品がシリーズ化され、例えば4ビット(x4)製品と8ビット(x8)製品はボンディングオプションとなっている。x4製品ではx8製品に比較して、データ(DQ)ピンのうち上位4Bitピンが未接続(NC)ピンとなる。未接続(NC)ピンとなるNCボールランドはめっき配線によりパッケージ基板端部に接続される。このめっき配線はパッケージ基板の端部に向かって配線されるために、めっきリード配線を迂回して配線される。このため、x4製品では更に複雑な配線ルートとなり、配線長が長くなる。
【0013】
このように半導体装置は大規模集積化され、チップ内のセンターパッドが2列配列されることで、パッケージのボールランドとチップのパッド間を接続する配線長が長くなるとか、あるいは接続できないという事態が発生している。特に複数の電源種に分離された電源配線において顕著である。センスアンプ回路用外部電源(VDDSA/VSSSA)、あるいはワード線昇圧発生回路用外部電源(VDDP/VSSP)のような電源種は、信号線へのノイズ源とならないこと、かつ効率良くチップ全体に給電できること、などそのパッド配置位置は十分に配慮する必要があることによる。このように複数の電源種を有する電源配線においては、パッケージのボールランドとチップのパッド間を低抵抗、かつ短い配線で接続できないという問題が発生している。
【0014】
電源配線、チップのパッド配置に関する特許文献として下記文献がある。特許文献1(特開平11−340438)では、チップ内の電源配線をメッシュ状に配線して電源強化している。また特許文献2(特開平09−107081)ではジグザグに配置された2列のセンターパッドに複数の電源パッドを備えている。特許文献3(特開平05−343634)ではメモリセルアレイを周囲に配置し、その中央に2列のパッドを備えることで、ビット切換を容易にしている。特許文献4(特開平05−251495)では2列のセンターパッドを備え、ボンディングオプションにより対称なピン配置となる2種類の半導体装置とする。しかし、これらの特許文献においては、本願発明の課題である2列パッド配列によるパッケージとチップ間の電源/GND接続が複雑化、あるいは接続できないという問題は記載されていない。したがって本願課題を解決する手段も示唆されていない。
【0015】
【特許文献1】特開平11−340438号公報
【特許文献2】特開平09−107081号公報
【特許文献3】特開平05−343634号公報
【特許文献4】特開平05−251495号公報
【発明の開示】
【発明が解決しようとする課題】
【0016】
上記したように、大規模集積化された半導体装置においては、半導体チップ中央部に配置するパッド列は2列配置が望まれる。しかし2列パッド配列では、上下に2分されたパッドはパッケージ基板の同じ側の配線領域のみ利用することになる。そのため、パッケージのボールランドとチップのパッド間の接続が複雑化する事態が発生している。また半導体装置の内部では複数の電源種が使用されることで、その電源間のノイズを排除するために特定の電源種のパッドはセンターパッドの端部に集中配置される。そのためにパッケージのボールランドとチップのパッド間の電源/GND接続はさらに複雑化し配線長が長くなる、あるいは接続できないという問題となる。このようにパッケージのボールランドとチップの複数のパッド間を低抵抗、かつ短い配線で接続できないという問題がある。
【0017】
本願の目的は、上記した問題に鑑み、パッケージのボールランドとチップの複数のパッド間を低抵抗、かつ短い配線で接続し電源電圧を安定供給することで、安定動作可能な半導体装置を提供することである。
【課題を解決するための手段】
【0018】
本願の半導体装置は、半導体チップの中央部に複数のパッドが配列されたパッド配列を2列備え、前記パッド配列の両端部及び中央部に1組以上の電源パッド及びGNDパッドを配設したことを特徴とする。
【0019】
本願の半導体装置においては、前記パッド配列の両端部には、センスアンプ回路用外部電源、あるいはワード線昇圧発生回路用外部電源用の電源パッド及びGNDパッドを配設したことを特徴とする。
【0020】
本願の半導体装置においては、前記パッド配列の端部、中央部のいずれかにおいて、一方のパッド配列に電源パッドを配設し、残りの他方のパッド配列にGNDパッドを配列したことを特徴とする。
【0021】
本願の半導体装置は、半導体チップの中央部にそれぞれ複数のパッドが配列されたパッド配列を上側パッド配列と下側パッド配列の2列備え、前記パッド配列された部分が開口されたエラストマ開口部を有するエラストマにより前記半導体チップとパッケージ基板とを接着し、前記パッケージ基板は前記パッド配列された部分がそれぞれ開口されたTABテープ開口部により2分された上側及び下側配線領域を有し、前記上側及び下側配線領域のいずれかの配線領域に配置されたボールランドとその反対側の領域に配設されたパッドとを、前記TABテープ開口部に設けた架橋部に配設した配線により接続することを特徴とする。
【0022】
本願の半導体装置においては、前記上側及び下側配線領域のいずれかの配線領域に配置されたボールランドとその反対側の領域に配設されたパッドとを接続する配線を最短になるように、前記架橋部を設けることを特徴とする。
【0023】
本願の半導体装置においては、前記TABテープ開口部において、さらに吊りパターンTABリードを備えた吊りパターンを設け、前記上側パッド配列に配列されたパッドには前記上側配線領域のTABリードと前記吊りパターンTABリードとをダブルボンディングし、前記下側パッド配列に配列されたパッドには前記下側配線領域のTABリードと前記吊りパターンTABリードとをダブルボンディングすることを特徴とする。
【0024】
本願の半導体装置においては、前記TABテープ開口部において、さらに吊りパターンを設け、前記吊りパターンを前記パッケージ基板の配線と連結パターンとすることを特徴とする。
【0025】
前記吊りパターンをGND(VSS)電位あるいは電源(VDD)電位とすることを特徴とする。
【発明の効果】
【0026】
本発明の半導体装置は、パッドとボールランドとの接続をTABテープ開口部に設けた架橋部の配線により接続する。あるいは吊りパターンのTABリードを用いたダブルボンディングにより接続する。さらに吊りパターンをパッケージ基板の配線パターンと連結させ直接接続する。これらの接続により上側と下側に分離されたパッドとボールランドの接続が短い配線長で可能となる効果が得られる。配線長を短くすることで、配線における電圧ドロップの低減ひいては動作マージンの向上に効果がある。パッケージ配線長を例にとると、最も短縮率の大きいケースでは15.8mmから3.9mmと75%の低減を達成した。
【発明を実施するための最良の形態】
【0027】
本発明について、図面を参照して以下詳細に説明する。本発明の半導体チップ1は、図4に示すように、周囲にメモリアレイブロック11が配置され、そのセンター部分にそれぞれ複数のパッド2が配列が2列レイアウトされている。さらにこの半導体チップにおいては複数種類のVDD/VSSのパッドが設けられている。例えば通常回路用外部電源(VDD/VSS)パッド、センスアンプ回路用外部電源(VDDSA/VSSSA)パッド、ワード線昇圧発生回路用外部電源(VDDP/VSSP)パッド、内部降圧電源回路用外部電源(VDDI/VSSI)がある。このうちセンスアンプ回路用外部電源(VDDSA/VSSSA)パッドや、ワード線昇圧発生回路用外部電源(VDDP/VSSP)パッドは電源ノイズの発生源となりやすいことからセンターパッドの両端に集中配置される。
【0028】
これらのセンスアンプ回路用外部電源(VDDSA/VSSSA)パッド、又はワード線昇圧発生回路用外部電源(VDDP/VSSP)パッドを2列センターパッドの両端に配置するケースを考察する。配置方法は種々考えることができ、一例としてセンスアンプ回路用外部電源(VDDSA/VSSSA)パッドの配置例を図7〜図11に示す。図7では2列センターパッドの両端にセンスアンプ回路用外部電源(VDDSA/VSSSA)パッド組を4組配置したもので、大面積のチップ全域に効率よく給電できる配置である。
【0029】
図8、図9はセンスアンプ回路用外部電源(VDDSA/VSSSA)パッド組を2組配置したケースである。2組配置の場合には対称性を重視し、図8に示すようにVDDSA/VSSSAパッド組を上列左端と下列右端に配置する。あるいは逆に図9に示すようにVDDSA/VSSSAパッド組を下列左端と上列右端に配置する。更にセンスアンプ回路用外部電源(VDDSA/VSSSA)パッド組を3組配置可能なケースを図10、図11に示す。この場合には、対称性を確保できないため図8あるいは図9をベースとして、パッドの配置されていないパッド列端にVSSパッド(VSSSA)を各1個ずつ追加配置した構成となる。対称性を確保できないケースではVSSパッドが優先して配置される。
【0030】
また図7〜図11のパッド配置においては、電源(VDD)パッド、GND(VSS)パッドを隣接して配置したが、上下側に向き合わせて配置することもできる。このように1種類のVDD/VSSパッドにおいても、何組のパッドを配置するかにより、いろんなケースが考えられる。
【0031】
以下、各種のチップパッドとパッケージのボールランド間の電源/GND配線の接続を、実施例に従って説明する。実施例においては、半導体チップはその中央部に2列のセンターパッドを備えている。センターパッド端部には、センスアンプ回路用外部電源(VDDSA/VSSSA)パッドおよびワード線昇圧発生回路用外部電源(VDDP/VSSP)をそれぞれ対称となるよう2組以上を配置するものとする。
【0032】
その他のVDD/VSSパッドについて、VDDパッドを2列パッド列中のいずれかの列に配置し、VSSパッドはもう一方の列に配置、かつ対応する電源種のVDDパッドとVSSパッドが向き合ったパッド配置構成を有する。TABテープ開口部の架橋、ダブルボンディングあるいは吊りパターンによりTABテープ開口部により上下に二分された配線領域間の接続を可能とするものである。また図の中では、VDD/VSSパッドは、単にV/Gと記載することがある。
【実施例1】
【0033】
実施例1として、図12、図13を用いて説明する。図12に半導体装置の右端部のパッドとボールランド間の電源/GND接続図、図13に半導体装置の左端部のパッドとボールランド間の電源/GND接続図を示す。この半導体装置は、DRAMチップ1、エラストマ、パッケージ基板が積層され、中間のエラストマによりDRAMチップ1とパッケージ基板が接着されている。
【0034】
DRAMチップ1には、それぞれ複数のパッド2が配列されたパッド配列が2列配置されている。エラストマはDRAMチップの複数のパッド2が配置された部分が大きく開口したエラストマ開口部3を有している。パッケージ基板は複数のボールランド5、配線6を備え、エラストマ開口部3において上下のパッド配列ごとに開口された2つのTABテープ開口部4を有している。TABテープ開口部4において、配線6の先端部をなすTABリードとパッドとがボンディング接続される。パッケージ基板は、配線層が1層であり、ボールランドには外部ピンとしてソルダーボールが設けられる。
【0035】
図12においては、2列のセンターパッド配列で上側、下側に配置された配列を列A、列Bとする。同電源種のVDD/VSSパッド各1個を同じ列内で隣接させず、それぞれ列A、列Bに互いに向き合うように対向して配置されている。領域Cに関して接続の対象となる電源/GNDボールランドは 列A側(チップ上側)に電源ボールランド5−1C、列B側(チップ下側)にGNDボールランド5−2Cである。そのため、列A側に3個のVDDパッドを、列B側に3個のVSSパッドを配置した。列A側の3個のVDDパッドは電源配線6−1Cにより電源ボールランド5−1Cに接続できる。列B側の3個のVSSパッドはGND配線6−2CによりGNDボールランド5−2Cに接続できる。
【0036】
領域D、領域Eでは領域Cと逆で、列A側にVSSパッドを、列B側にVDDパッドを配置した。列A側のVSSパッドはGND配線6−2D、6−2EによりそれぞれGNDボールランド5−2D、5−2Eに接続できる。列B側のVDDパッドは電源配線6−1D、6−1Eによりそれぞれ電源ボールランド5−1D、5−1Eに接続できる。ここで同じ領域で近傍に配置されたパッドを総称してパッド群と呼ぶことがある。図12においては、電源/GNDの配置としてパッケージのボールランドと半導体チップのパッドとが同じ側にあることから、効率よく短い配線で接続できる。
【0037】
図13の領域Fにおいては、列A側の配線領域には電源ボールランド5−1F、およびGNDボールランド5−2Fが存在し、列B側の配線領域には電源およびGNDボールランドが存在しない。従って列A側に全てのVDD/VSSパッドを配置したいが、パッド配置領域の制限から両列に均等に配置せざるを得ないケースである。本ケースでは列A側にVDDパッドを、列B側にVSSパッドを配置する。そのために上側のGNDボールランド5−2Fと下側のVSSパッドとを接続するための架橋部7を設けている。パッケ−ジの配線領域を上下に二分割しているTABテープ開口部4の一部に架橋部7を設け、架橋部7上に配線を設けることで接続する。
【0038】
下側の列BのVSSパッドは、架橋部7上を経由するGND配線6−2Fにより上側の配線領域にあるGNDボールランド5−2Fと接続する。上側の列AのVDDパッドは、上側の配線領域にある電源ボールランド5−1Fと接続する。このように架橋部を設け配線することで下側のパッドと上側のボールランドが配線可能となる。TABテープの架橋部7はTABテープ開口部4を開口するときに、開口しないで残すことで形成できる。
【0039】
本実施例においては、半導体チップはパッド配列を2列備え、VDD/VSSパッド群のそれぞれを、ボールランドに出来るだけ対比させるように上側又は下側に配列する。上側及び下側に分離された領域で同一領域に配置されたボールランドとパッドが、電源又はGNDのうち同種であればそのまま接続し、異なる場合にはTABテープ開口部に設けた架橋部の配線により配線する。架橋部の配線により上側と下側に分離されたパッドとボールランドの接続が可能となる。上側と下側に分離されたパッドとボールランドとを短い配線で接続することで安定動作する半導体装置が得られる。
【実施例2】
【0040】
実施例2として、図14を用いて説明する。図14にパッドとボールランド間の電源/GND接続図を示す。本実施例は、センターパッドの両端部の電源/GNDのパッド群には、上側の列AにVDDパッドとVSSパッドがあり、さらに列B側にもVDDパッドとVSSパッドが混在する実施例である。
【0041】
半導体装置の下側には1つのGNDボールランド5−2が配置されており、左端部のVSSパッドのGND配線6−2の配線長が非常に長くなっている。そのため、列BのVSSパッドをダブルボンディングすることで上側のGNDボールランド5−2にも接続する。左端部において、列BのVSSパッドと吊りパターン、吊りパターンと列AのVSSパッドとをボンディングすることで、パッケージ基板の上側と下側を接続する。これまでフロ−ティングであったパッケージ基板の吊りパターン8をVSS電位とし、上側と下側のパッドのそれぞれに吊りパターンのTABリードとGND配線6−2のTABリードとをダブルボンディングする。すなわち最端部のVSSパッドには通常のTABリードと、吊りパターンからのTABリードの2つがボンディングされる。このように1つのパッドに対し2つのTABテープのリードをボンディングすることをダブルボンディングと呼ぶ。
【0042】
このように最端部の列BのVSSパッド及び列AのVSSパッドをダブルボンディングすることで、VSS電位の吊りパターン8を経由して、上側のGNDボールランド5−2に接続する。下側にあるGNDボールランド5−2より短経路のGNDボールランド5−2との接続が可能になり、TABテープ開口部4により上下に二分された配線領域の相互接続が可能となる。その他のパッドとボールランド間の電源/GND配線は、実施例1と同様にVDDパッドは電源配線6−1により電源ボールランド5−1と接続され、VSSパッドはGND配線6−2によりGNDボールランド5−2とそれぞれ接続される。
【0043】
本実施例においては、半導体チップは複数のパッドが配列された2列のパッド配列を備え、VDD/VSSパッドのそれぞれを、電源/GNDボールランドと接続する。これまでフローティングであったパッケージ基板の吊りパターンをVSS電位とし、吊りパターンのTABリードを上側及び下側に配置されたVSSパッドと接続する。このようにVSSパッドへダブルボンディングすることで、TABテープ開口部およびエラストマ開口部により、パッケージ配線領域が上下に二分された領域間を短い配線で接続することで安定動作可能な半導体装置が得られる。
【実施例3】
【0044】
実施例3として、図15を用いて説明する。図15にパッドとボールランド間の電源/GND接続図を示す。本実施例においては、実施例1の架橋部による配線接続、実施例2の吊りパターンによるダブルボンディング接続とともに、吊りパターンをパッケージ基板の配線に直接接続した実施例である。
【0045】
この実施例では水平方向に伸びる吊りパターン8に、上下方向に伸びる吊りパターン8−1,8−2,8−3、8−4を設け、上側/下側のパッケージ基板の配線と直接接続することで接続している。パッケージ基板の配線と吊りパターンを一体化して連結パターンとすることで直接接続される。上下方向に伸びる吊りパターン8−1,8−2,8−3、8−4は、それぞれの架橋部7−1,7−2,7−3,7−4の上に設けられる。
【0046】
2列のセンターパッド列で上側の配列を列A、下側の配列を列Bとする。半導体装置の列A右端部のパッドとして、端から順にVDDパッド、VSSパッド、VDDパッドが配置されている。列B右端部にはVSSパッド、VDDパッド、VSSパッドが配置されている。列A左端部には端から順にVSSパッド、VDDパッド3個が配置されている。列B左端部にはVDDパッド、VSSパッド3個が配置されている。さらにその他の領域にも図に示すようにVDDパッド、VSSパッドを備えている。
【0047】
まず半導体装置の右端部におけるパッドとボールランド間の電源/GND接続を説明する。右端部にはVSS配線として使用される吊りパターン8−1、8−2が設けられている。吊りパターン8−1は直接パッケ−ジ基板のGND配線6−2D、6−2Cと接続され、GNDボールランド5−2C,5−2Dに接続されている。吊りパターン8−2も直接パッケ−ジ基板のGND配線6−2Cと接続され、GNDボールランド5−2Cに接続される。さらに吊りパターン8−1を経由して、GNDボールランド5−2Dに接続されている。
【0048】
列A及び列BのVSSパッドは吊りパターン8のTABリードとボンディングされる。さらにGND配線6−2Cにもボンディング接続される。このように右端部のVSSパッドは吊りパターン8−1、8−2を使って配線接続される。右端部のVDDパッドは、電源配線6−1C,6−1DのTABリードとボンディングされ、電源ボールランド5−1C,5−1Dに接続される。
【0049】
領域Dにおいては、VSSパッドは吊りパターン8及びGND配線6−2DのTABリードとダブルボンディングされる。VDDパッドは電源配線6−1DのTABリードとボンディングされることで接続される。半導体装置中央部(領域E)においても吊りパターン8−3がVSS配線と直接接続され、さらにVSSパッドは吊りパターン8及びGND配線6−2EのTABリードとダブルボンディングされている。VDDパッドは電源配線6−1EのTABリードとボンディングされることで、電源ボールランド5−1Eに接続される。
【0050】
左端部には、架橋部7−5の電源配線6−1F、及び吊りパターン8−4が設けられている。列AのVDDパッドは電源配線6−1Fにより電源ボールランド5−1Fに接続される。列AのVSSパッドは吊りパターン8及びGND配線6−2Fとダブルボンディングされ、GNDボールランド5−2Fと接続される。さらに吊りパターン8−4はGND配線6−2Fに接続されている。列BのVDDパッドは架橋部7−5の配線6−1Fを経由して電源ボールランド5−1Fに接続される。VSSパッドは吊りパターン8及びGND配線6−2CのTABリードとダブルボンディングされ、GNDボールランド5−2Cに接続されている。
【0051】
本実施例においては、パッドとボールランドとの接続をTABテープ開口部に設けた架橋部の配線により接続する。あるいは吊りパターンのTABリードを用いたダブルボンディングにより接続する。さらに吊りパターンをパッケージ基板の配線パターンと連結させ直接接続する。これらの接続により上側と下側に分離されたパッドとボールランドの接続が可能とする。このため各種のパッド配置パターンに対しても、パッドとボールランドとの接続が短い配線長で接続可能となる。これらの接続方法を用いることで半導体チップのパッドとパッケージのボールランドとの電源/GND配線を短い配線で、低抵抗で接続することで高速動作可能な半導体装置が得られる。
【0052】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、本願に含まれることはいうまでもない。
【図面の簡単な説明】
【0053】
【図1】従来の1列パッド配置におけるパッドとボールランド間の電源/GND接続図である。
【図2】図1における右端部のパッドとボールランド間の電源/GND接続図である。
【図3】図1における左端部のパッドとボールランド間の電源/GND接続図である。
【図4】2列パッド配置された半導体チップ概略図である。
【図5】2列パッド配置における従来のパッドとボールランド間の電源/GND接続図の一例である。
【図6】2列パッド配置における従来のパッドとボールランド間の電源/GND接続図の他の例である。
【図7】2列パッド配置におけるVDD/VSSパッド配置の例1である。
【図8】2列パッド配置におけるVDD/VSSパッド配置の例2である。
【図9】2列パッド配置におけるVDD/VSSパッド配置の例3である。
【図10】2列パッド配置におけるVDD/VSSパッド配置の例4である。
【図11】2列パッド配置におけるVDD/VSSパッド配置の例5である。
【図12】実施例1における右端部のパッドとボールランド間の電源/GND接続図である。
【図13】実施例1における左端部のパッドとボールランド間の電源/GND接続図である。
【図14】実施例2におけるパッドとボールランド間の電源/GND接続図である。
【図15】実施例3におけるパッドとボールランド間の電源/GND接続図である。
【符号の説明】
【0054】
1 半導体チップ(DRAMチップ)
2 パッド
3 エラストマ開口部
4 TABテープ開口部
5 ボールランド
5−1、5−1C,5−1D、5−1E、5−1F 電源(VDD)ボールランド
5−2、5−2C,5−2D、5−2E、5−2F GND(VSS)ボールランド
6 配線
6−1、6−1C、6−1D、6−1E、6−1F 電源配線
6−2、6−2C、6−2D、6−2E、6−2F GND配線
7、7−1、7−2、7−3、7−4、7−5 架橋部
8、8−1,8−2,8−3,8−4 吊りパターン
11 メモリアレイブロック
【技術分野】
【0001】
本発明は半導体装置に係り、特にパッケージ端子と接続される半導体チップのパッド配置、及び配置されたパッドとパッケージ端子との接続方法に関する。
【背景技術】
【0002】
近年、半導体装置は高速化、大規模集積化とともに、装置の小型化のためにパッケージの小型化が進められている。例えばダイナミックランダムアクセスメモリ(以下、DRAMと略記する)においては、メモリ容量1Gビットと大容量で、しかも小型パッケージに搭載された製品が開発されている。小型のパッケージとして、パッケージ基板にソルダーボールを配列した表面実装型のボールグリッドアレイ(以下、BGAと略記する)が採用されている。これらのBGAのソルダーボールの配置は規格化され、標準化されている。従って規格化されたBGAのソルダーボールの配置に応じたチップ内の信号パッド、VDD/VSSパッド配置が必要となる。
【0003】
DRAMチップ内のVDD/VSSパッドは、お互いの回路ブロックのノイズに影響されないように分離され、複数種設けられている。例えば大電流を要する電源種は他の電源種のノイズ源となることからワード線昇圧発生回路用外部電源/GND(VDDP/VSSP)や、センスアンプ回路用外部電源/GND(VDDSA/VSSSA)は分離されている。しかしパッケージではこれら複数の電源種に対応したボールランドは存在せず単一種のみであり、パッケージ配線経路中で集約されて同電位となる。つまりDRAMチップ内の分離された複数の電源種(VDD/VSS、VDDP/VSSP、VDDSA/VSSSA)等は、パッケージとしては単一の電源種(VDD/VSS)としてまとめられている。
【0004】
これらの従来のDRAMチップとパッケージとの電源/GNDの接続の概略平面図として、図1に全体図、図2に右端部の詳細図、図3に左端部の詳細図を示す。この半導体装置は、立体的にDRAMチップ1、エラストマ、パッケージ基板が積層され、樹脂封止されたBGAである。エラストマによりDRAMチップ1とパッケージ基板とが接着され、パッケージ基板には外部との接続ピンとしてのソルダーボールが備えられている。
【0005】
DRAMチップ1には1列に配置された複数のパッド2が配置されている。エラストマはDRAMチップの複数のパッド2が配置された部分を開口した開口部3を有する。パッケージ基板は複数のボールランド5、配線6を備え、エラストマの開口部3に対応して開口されたTABテープ開口部4を有する。TABテープ開口部4の配線6の先端部(TABリードとも呼ばれる)は、パッドにボンディングされる。パッケージ基板は、TABリードによりDRAMチップのパッドと接続され、配線6によりソルダーボールが設けられるボールランド5に接続される。これらのエラストマ開口部及びTABテープ開口部は、半導体装置としては封止樹脂で充填されるスペースである。
【0006】
DRAMチップのVDD/VSSパッドはループインダクタンス低減等の理由により電源種別にそれぞれのVDDパッド、VSSパッドが隣接(ペアリング)して配置される。パッケージ観点で見た場合、それぞれ同電位である複数種の電源/GNDが交互に配置されることとなる。しかしパッドは1列配置であることから、半導体チップの上下方向のいずれにも配線可能である。上側にある電源ボールランド5−1に対してはVDDパッドからの電源配線6−1を上側に配線することで配線できる。同様に下側にあるGNDボールランド5−2に対してはVSSパッドからのGND配線6−2を下側に配線することで配線できる。このように上下関係なく、パッド2から近傍にある電源/GNDボールランド5に配線することができる。
【0007】
DRAMチップの右端部には、上側に電源(VDD)ボールランド5−1、下側にGND(VSS)ボールランド5−2があり、この領域の配線引出し方向は必然的に電源配線6−1が上側、GND配線6−2は下側となる。図2の詳細図を参照すると、DRAMチップは右側から左側へセンスアンプ回路用外部電源(VDDSA/VSSSA)パッド、ワード線昇圧発生回路用外部電源(VSSP/VDDP)パッド、一般用外部電源(VDD/VSS)パッド及び内部降圧回路用外部電源(VSSI/VDDI)パッドが配置されているとする。
【0008】
各VDD/VSSパッド2は隣接(ペアリング)して各々配置される。上側の電源(VDD)ボールランド5−1は電源配線6−1を経由して、その配線先端部のTABリードにて、パッドとボンディング接続される。同様に下側のGND(VSS)ボールランド5−2はGND配線6−2、その配線先端部のTABリードにて、パッド2とボンディング接続される。
【0009】
しかし、図3に示す左端部においては、元々パッケージ左下部分に接続可能な電源/GNDボールランドがないことから、下側に引出された電源配線6−1は、パッケージを1/4周するような長いルートを余儀なくされる。逆に下側に引出す配線をGNDとした場合には、更に長いルートとなり右端部近くのGNDボールランド5−2と接続され、パッケージを約半周することになる。
【0010】
また最近ではメモリの大容量化に伴い大面積のチップが開発されている。しかし、DIMM搭載時の制限などから、大面積ながらもパッド配置領域の縮小が要求される。そのため図4に示すように周囲にメモリアレイブロック11を配置し、チップ中央部に集約して2列にパッドを配置する。このセンターパッドを2列配置とした場合では、上記と同様の設計指針でVDD/VSSパッドを配置していくと、センターパッドが1列の場合のような配線引出し方向の選択はできない。
【0011】
センターパッド列上側に配置したときは上側に、下側に配置したときは下側にしか引出すことができず、配線方向として選択の余地はない。したがってセンターパッド列左端に配置したVDD/VSSパッドは、パッケージを半周するような非常に長いルートとなり、またボールランドまで接続できないパッドがいくつか発生することになる。図5においては右上領域に配置されたVSSパッド、VDDパッド、VDDパッド、VSSパッドの最後のVSSパッドは配線不可となっている。また左下領域のVSSパッド、VDDパッド、VDDパッド、VSSパッドの最後のVSSパッドも配線不可となってしまう。
【0012】
さらに図6にはめっきリード配線を有する場合を示す。DRAMにおいては多ビット製品がシリーズ化され、例えば4ビット(x4)製品と8ビット(x8)製品はボンディングオプションとなっている。x4製品ではx8製品に比較して、データ(DQ)ピンのうち上位4Bitピンが未接続(NC)ピンとなる。未接続(NC)ピンとなるNCボールランドはめっき配線によりパッケージ基板端部に接続される。このめっき配線はパッケージ基板の端部に向かって配線されるために、めっきリード配線を迂回して配線される。このため、x4製品では更に複雑な配線ルートとなり、配線長が長くなる。
【0013】
このように半導体装置は大規模集積化され、チップ内のセンターパッドが2列配列されることで、パッケージのボールランドとチップのパッド間を接続する配線長が長くなるとか、あるいは接続できないという事態が発生している。特に複数の電源種に分離された電源配線において顕著である。センスアンプ回路用外部電源(VDDSA/VSSSA)、あるいはワード線昇圧発生回路用外部電源(VDDP/VSSP)のような電源種は、信号線へのノイズ源とならないこと、かつ効率良くチップ全体に給電できること、などそのパッド配置位置は十分に配慮する必要があることによる。このように複数の電源種を有する電源配線においては、パッケージのボールランドとチップのパッド間を低抵抗、かつ短い配線で接続できないという問題が発生している。
【0014】
電源配線、チップのパッド配置に関する特許文献として下記文献がある。特許文献1(特開平11−340438)では、チップ内の電源配線をメッシュ状に配線して電源強化している。また特許文献2(特開平09−107081)ではジグザグに配置された2列のセンターパッドに複数の電源パッドを備えている。特許文献3(特開平05−343634)ではメモリセルアレイを周囲に配置し、その中央に2列のパッドを備えることで、ビット切換を容易にしている。特許文献4(特開平05−251495)では2列のセンターパッドを備え、ボンディングオプションにより対称なピン配置となる2種類の半導体装置とする。しかし、これらの特許文献においては、本願発明の課題である2列パッド配列によるパッケージとチップ間の電源/GND接続が複雑化、あるいは接続できないという問題は記載されていない。したがって本願課題を解決する手段も示唆されていない。
【0015】
【特許文献1】特開平11−340438号公報
【特許文献2】特開平09−107081号公報
【特許文献3】特開平05−343634号公報
【特許文献4】特開平05−251495号公報
【発明の開示】
【発明が解決しようとする課題】
【0016】
上記したように、大規模集積化された半導体装置においては、半導体チップ中央部に配置するパッド列は2列配置が望まれる。しかし2列パッド配列では、上下に2分されたパッドはパッケージ基板の同じ側の配線領域のみ利用することになる。そのため、パッケージのボールランドとチップのパッド間の接続が複雑化する事態が発生している。また半導体装置の内部では複数の電源種が使用されることで、その電源間のノイズを排除するために特定の電源種のパッドはセンターパッドの端部に集中配置される。そのためにパッケージのボールランドとチップのパッド間の電源/GND接続はさらに複雑化し配線長が長くなる、あるいは接続できないという問題となる。このようにパッケージのボールランドとチップの複数のパッド間を低抵抗、かつ短い配線で接続できないという問題がある。
【0017】
本願の目的は、上記した問題に鑑み、パッケージのボールランドとチップの複数のパッド間を低抵抗、かつ短い配線で接続し電源電圧を安定供給することで、安定動作可能な半導体装置を提供することである。
【課題を解決するための手段】
【0018】
本願の半導体装置は、半導体チップの中央部に複数のパッドが配列されたパッド配列を2列備え、前記パッド配列の両端部及び中央部に1組以上の電源パッド及びGNDパッドを配設したことを特徴とする。
【0019】
本願の半導体装置においては、前記パッド配列の両端部には、センスアンプ回路用外部電源、あるいはワード線昇圧発生回路用外部電源用の電源パッド及びGNDパッドを配設したことを特徴とする。
【0020】
本願の半導体装置においては、前記パッド配列の端部、中央部のいずれかにおいて、一方のパッド配列に電源パッドを配設し、残りの他方のパッド配列にGNDパッドを配列したことを特徴とする。
【0021】
本願の半導体装置は、半導体チップの中央部にそれぞれ複数のパッドが配列されたパッド配列を上側パッド配列と下側パッド配列の2列備え、前記パッド配列された部分が開口されたエラストマ開口部を有するエラストマにより前記半導体チップとパッケージ基板とを接着し、前記パッケージ基板は前記パッド配列された部分がそれぞれ開口されたTABテープ開口部により2分された上側及び下側配線領域を有し、前記上側及び下側配線領域のいずれかの配線領域に配置されたボールランドとその反対側の領域に配設されたパッドとを、前記TABテープ開口部に設けた架橋部に配設した配線により接続することを特徴とする。
【0022】
本願の半導体装置においては、前記上側及び下側配線領域のいずれかの配線領域に配置されたボールランドとその反対側の領域に配設されたパッドとを接続する配線を最短になるように、前記架橋部を設けることを特徴とする。
【0023】
本願の半導体装置においては、前記TABテープ開口部において、さらに吊りパターンTABリードを備えた吊りパターンを設け、前記上側パッド配列に配列されたパッドには前記上側配線領域のTABリードと前記吊りパターンTABリードとをダブルボンディングし、前記下側パッド配列に配列されたパッドには前記下側配線領域のTABリードと前記吊りパターンTABリードとをダブルボンディングすることを特徴とする。
【0024】
本願の半導体装置においては、前記TABテープ開口部において、さらに吊りパターンを設け、前記吊りパターンを前記パッケージ基板の配線と連結パターンとすることを特徴とする。
【0025】
前記吊りパターンをGND(VSS)電位あるいは電源(VDD)電位とすることを特徴とする。
【発明の効果】
【0026】
本発明の半導体装置は、パッドとボールランドとの接続をTABテープ開口部に設けた架橋部の配線により接続する。あるいは吊りパターンのTABリードを用いたダブルボンディングにより接続する。さらに吊りパターンをパッケージ基板の配線パターンと連結させ直接接続する。これらの接続により上側と下側に分離されたパッドとボールランドの接続が短い配線長で可能となる効果が得られる。配線長を短くすることで、配線における電圧ドロップの低減ひいては動作マージンの向上に効果がある。パッケージ配線長を例にとると、最も短縮率の大きいケースでは15.8mmから3.9mmと75%の低減を達成した。
【発明を実施するための最良の形態】
【0027】
本発明について、図面を参照して以下詳細に説明する。本発明の半導体チップ1は、図4に示すように、周囲にメモリアレイブロック11が配置され、そのセンター部分にそれぞれ複数のパッド2が配列が2列レイアウトされている。さらにこの半導体チップにおいては複数種類のVDD/VSSのパッドが設けられている。例えば通常回路用外部電源(VDD/VSS)パッド、センスアンプ回路用外部電源(VDDSA/VSSSA)パッド、ワード線昇圧発生回路用外部電源(VDDP/VSSP)パッド、内部降圧電源回路用外部電源(VDDI/VSSI)がある。このうちセンスアンプ回路用外部電源(VDDSA/VSSSA)パッドや、ワード線昇圧発生回路用外部電源(VDDP/VSSP)パッドは電源ノイズの発生源となりやすいことからセンターパッドの両端に集中配置される。
【0028】
これらのセンスアンプ回路用外部電源(VDDSA/VSSSA)パッド、又はワード線昇圧発生回路用外部電源(VDDP/VSSP)パッドを2列センターパッドの両端に配置するケースを考察する。配置方法は種々考えることができ、一例としてセンスアンプ回路用外部電源(VDDSA/VSSSA)パッドの配置例を図7〜図11に示す。図7では2列センターパッドの両端にセンスアンプ回路用外部電源(VDDSA/VSSSA)パッド組を4組配置したもので、大面積のチップ全域に効率よく給電できる配置である。
【0029】
図8、図9はセンスアンプ回路用外部電源(VDDSA/VSSSA)パッド組を2組配置したケースである。2組配置の場合には対称性を重視し、図8に示すようにVDDSA/VSSSAパッド組を上列左端と下列右端に配置する。あるいは逆に図9に示すようにVDDSA/VSSSAパッド組を下列左端と上列右端に配置する。更にセンスアンプ回路用外部電源(VDDSA/VSSSA)パッド組を3組配置可能なケースを図10、図11に示す。この場合には、対称性を確保できないため図8あるいは図9をベースとして、パッドの配置されていないパッド列端にVSSパッド(VSSSA)を各1個ずつ追加配置した構成となる。対称性を確保できないケースではVSSパッドが優先して配置される。
【0030】
また図7〜図11のパッド配置においては、電源(VDD)パッド、GND(VSS)パッドを隣接して配置したが、上下側に向き合わせて配置することもできる。このように1種類のVDD/VSSパッドにおいても、何組のパッドを配置するかにより、いろんなケースが考えられる。
【0031】
以下、各種のチップパッドとパッケージのボールランド間の電源/GND配線の接続を、実施例に従って説明する。実施例においては、半導体チップはその中央部に2列のセンターパッドを備えている。センターパッド端部には、センスアンプ回路用外部電源(VDDSA/VSSSA)パッドおよびワード線昇圧発生回路用外部電源(VDDP/VSSP)をそれぞれ対称となるよう2組以上を配置するものとする。
【0032】
その他のVDD/VSSパッドについて、VDDパッドを2列パッド列中のいずれかの列に配置し、VSSパッドはもう一方の列に配置、かつ対応する電源種のVDDパッドとVSSパッドが向き合ったパッド配置構成を有する。TABテープ開口部の架橋、ダブルボンディングあるいは吊りパターンによりTABテープ開口部により上下に二分された配線領域間の接続を可能とするものである。また図の中では、VDD/VSSパッドは、単にV/Gと記載することがある。
【実施例1】
【0033】
実施例1として、図12、図13を用いて説明する。図12に半導体装置の右端部のパッドとボールランド間の電源/GND接続図、図13に半導体装置の左端部のパッドとボールランド間の電源/GND接続図を示す。この半導体装置は、DRAMチップ1、エラストマ、パッケージ基板が積層され、中間のエラストマによりDRAMチップ1とパッケージ基板が接着されている。
【0034】
DRAMチップ1には、それぞれ複数のパッド2が配列されたパッド配列が2列配置されている。エラストマはDRAMチップの複数のパッド2が配置された部分が大きく開口したエラストマ開口部3を有している。パッケージ基板は複数のボールランド5、配線6を備え、エラストマ開口部3において上下のパッド配列ごとに開口された2つのTABテープ開口部4を有している。TABテープ開口部4において、配線6の先端部をなすTABリードとパッドとがボンディング接続される。パッケージ基板は、配線層が1層であり、ボールランドには外部ピンとしてソルダーボールが設けられる。
【0035】
図12においては、2列のセンターパッド配列で上側、下側に配置された配列を列A、列Bとする。同電源種のVDD/VSSパッド各1個を同じ列内で隣接させず、それぞれ列A、列Bに互いに向き合うように対向して配置されている。領域Cに関して接続の対象となる電源/GNDボールランドは 列A側(チップ上側)に電源ボールランド5−1C、列B側(チップ下側)にGNDボールランド5−2Cである。そのため、列A側に3個のVDDパッドを、列B側に3個のVSSパッドを配置した。列A側の3個のVDDパッドは電源配線6−1Cにより電源ボールランド5−1Cに接続できる。列B側の3個のVSSパッドはGND配線6−2CによりGNDボールランド5−2Cに接続できる。
【0036】
領域D、領域Eでは領域Cと逆で、列A側にVSSパッドを、列B側にVDDパッドを配置した。列A側のVSSパッドはGND配線6−2D、6−2EによりそれぞれGNDボールランド5−2D、5−2Eに接続できる。列B側のVDDパッドは電源配線6−1D、6−1Eによりそれぞれ電源ボールランド5−1D、5−1Eに接続できる。ここで同じ領域で近傍に配置されたパッドを総称してパッド群と呼ぶことがある。図12においては、電源/GNDの配置としてパッケージのボールランドと半導体チップのパッドとが同じ側にあることから、効率よく短い配線で接続できる。
【0037】
図13の領域Fにおいては、列A側の配線領域には電源ボールランド5−1F、およびGNDボールランド5−2Fが存在し、列B側の配線領域には電源およびGNDボールランドが存在しない。従って列A側に全てのVDD/VSSパッドを配置したいが、パッド配置領域の制限から両列に均等に配置せざるを得ないケースである。本ケースでは列A側にVDDパッドを、列B側にVSSパッドを配置する。そのために上側のGNDボールランド5−2Fと下側のVSSパッドとを接続するための架橋部7を設けている。パッケ−ジの配線領域を上下に二分割しているTABテープ開口部4の一部に架橋部7を設け、架橋部7上に配線を設けることで接続する。
【0038】
下側の列BのVSSパッドは、架橋部7上を経由するGND配線6−2Fにより上側の配線領域にあるGNDボールランド5−2Fと接続する。上側の列AのVDDパッドは、上側の配線領域にある電源ボールランド5−1Fと接続する。このように架橋部を設け配線することで下側のパッドと上側のボールランドが配線可能となる。TABテープの架橋部7はTABテープ開口部4を開口するときに、開口しないで残すことで形成できる。
【0039】
本実施例においては、半導体チップはパッド配列を2列備え、VDD/VSSパッド群のそれぞれを、ボールランドに出来るだけ対比させるように上側又は下側に配列する。上側及び下側に分離された領域で同一領域に配置されたボールランドとパッドが、電源又はGNDのうち同種であればそのまま接続し、異なる場合にはTABテープ開口部に設けた架橋部の配線により配線する。架橋部の配線により上側と下側に分離されたパッドとボールランドの接続が可能となる。上側と下側に分離されたパッドとボールランドとを短い配線で接続することで安定動作する半導体装置が得られる。
【実施例2】
【0040】
実施例2として、図14を用いて説明する。図14にパッドとボールランド間の電源/GND接続図を示す。本実施例は、センターパッドの両端部の電源/GNDのパッド群には、上側の列AにVDDパッドとVSSパッドがあり、さらに列B側にもVDDパッドとVSSパッドが混在する実施例である。
【0041】
半導体装置の下側には1つのGNDボールランド5−2が配置されており、左端部のVSSパッドのGND配線6−2の配線長が非常に長くなっている。そのため、列BのVSSパッドをダブルボンディングすることで上側のGNDボールランド5−2にも接続する。左端部において、列BのVSSパッドと吊りパターン、吊りパターンと列AのVSSパッドとをボンディングすることで、パッケージ基板の上側と下側を接続する。これまでフロ−ティングであったパッケージ基板の吊りパターン8をVSS電位とし、上側と下側のパッドのそれぞれに吊りパターンのTABリードとGND配線6−2のTABリードとをダブルボンディングする。すなわち最端部のVSSパッドには通常のTABリードと、吊りパターンからのTABリードの2つがボンディングされる。このように1つのパッドに対し2つのTABテープのリードをボンディングすることをダブルボンディングと呼ぶ。
【0042】
このように最端部の列BのVSSパッド及び列AのVSSパッドをダブルボンディングすることで、VSS電位の吊りパターン8を経由して、上側のGNDボールランド5−2に接続する。下側にあるGNDボールランド5−2より短経路のGNDボールランド5−2との接続が可能になり、TABテープ開口部4により上下に二分された配線領域の相互接続が可能となる。その他のパッドとボールランド間の電源/GND配線は、実施例1と同様にVDDパッドは電源配線6−1により電源ボールランド5−1と接続され、VSSパッドはGND配線6−2によりGNDボールランド5−2とそれぞれ接続される。
【0043】
本実施例においては、半導体チップは複数のパッドが配列された2列のパッド配列を備え、VDD/VSSパッドのそれぞれを、電源/GNDボールランドと接続する。これまでフローティングであったパッケージ基板の吊りパターンをVSS電位とし、吊りパターンのTABリードを上側及び下側に配置されたVSSパッドと接続する。このようにVSSパッドへダブルボンディングすることで、TABテープ開口部およびエラストマ開口部により、パッケージ配線領域が上下に二分された領域間を短い配線で接続することで安定動作可能な半導体装置が得られる。
【実施例3】
【0044】
実施例3として、図15を用いて説明する。図15にパッドとボールランド間の電源/GND接続図を示す。本実施例においては、実施例1の架橋部による配線接続、実施例2の吊りパターンによるダブルボンディング接続とともに、吊りパターンをパッケージ基板の配線に直接接続した実施例である。
【0045】
この実施例では水平方向に伸びる吊りパターン8に、上下方向に伸びる吊りパターン8−1,8−2,8−3、8−4を設け、上側/下側のパッケージ基板の配線と直接接続することで接続している。パッケージ基板の配線と吊りパターンを一体化して連結パターンとすることで直接接続される。上下方向に伸びる吊りパターン8−1,8−2,8−3、8−4は、それぞれの架橋部7−1,7−2,7−3,7−4の上に設けられる。
【0046】
2列のセンターパッド列で上側の配列を列A、下側の配列を列Bとする。半導体装置の列A右端部のパッドとして、端から順にVDDパッド、VSSパッド、VDDパッドが配置されている。列B右端部にはVSSパッド、VDDパッド、VSSパッドが配置されている。列A左端部には端から順にVSSパッド、VDDパッド3個が配置されている。列B左端部にはVDDパッド、VSSパッド3個が配置されている。さらにその他の領域にも図に示すようにVDDパッド、VSSパッドを備えている。
【0047】
まず半導体装置の右端部におけるパッドとボールランド間の電源/GND接続を説明する。右端部にはVSS配線として使用される吊りパターン8−1、8−2が設けられている。吊りパターン8−1は直接パッケ−ジ基板のGND配線6−2D、6−2Cと接続され、GNDボールランド5−2C,5−2Dに接続されている。吊りパターン8−2も直接パッケ−ジ基板のGND配線6−2Cと接続され、GNDボールランド5−2Cに接続される。さらに吊りパターン8−1を経由して、GNDボールランド5−2Dに接続されている。
【0048】
列A及び列BのVSSパッドは吊りパターン8のTABリードとボンディングされる。さらにGND配線6−2Cにもボンディング接続される。このように右端部のVSSパッドは吊りパターン8−1、8−2を使って配線接続される。右端部のVDDパッドは、電源配線6−1C,6−1DのTABリードとボンディングされ、電源ボールランド5−1C,5−1Dに接続される。
【0049】
領域Dにおいては、VSSパッドは吊りパターン8及びGND配線6−2DのTABリードとダブルボンディングされる。VDDパッドは電源配線6−1DのTABリードとボンディングされることで接続される。半導体装置中央部(領域E)においても吊りパターン8−3がVSS配線と直接接続され、さらにVSSパッドは吊りパターン8及びGND配線6−2EのTABリードとダブルボンディングされている。VDDパッドは電源配線6−1EのTABリードとボンディングされることで、電源ボールランド5−1Eに接続される。
【0050】
左端部には、架橋部7−5の電源配線6−1F、及び吊りパターン8−4が設けられている。列AのVDDパッドは電源配線6−1Fにより電源ボールランド5−1Fに接続される。列AのVSSパッドは吊りパターン8及びGND配線6−2Fとダブルボンディングされ、GNDボールランド5−2Fと接続される。さらに吊りパターン8−4はGND配線6−2Fに接続されている。列BのVDDパッドは架橋部7−5の配線6−1Fを経由して電源ボールランド5−1Fに接続される。VSSパッドは吊りパターン8及びGND配線6−2CのTABリードとダブルボンディングされ、GNDボールランド5−2Cに接続されている。
【0051】
本実施例においては、パッドとボールランドとの接続をTABテープ開口部に設けた架橋部の配線により接続する。あるいは吊りパターンのTABリードを用いたダブルボンディングにより接続する。さらに吊りパターンをパッケージ基板の配線パターンと連結させ直接接続する。これらの接続により上側と下側に分離されたパッドとボールランドの接続が可能とする。このため各種のパッド配置パターンに対しても、パッドとボールランドとの接続が短い配線長で接続可能となる。これらの接続方法を用いることで半導体チップのパッドとパッケージのボールランドとの電源/GND配線を短い配線で、低抵抗で接続することで高速動作可能な半導体装置が得られる。
【0052】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、本願に含まれることはいうまでもない。
【図面の簡単な説明】
【0053】
【図1】従来の1列パッド配置におけるパッドとボールランド間の電源/GND接続図である。
【図2】図1における右端部のパッドとボールランド間の電源/GND接続図である。
【図3】図1における左端部のパッドとボールランド間の電源/GND接続図である。
【図4】2列パッド配置された半導体チップ概略図である。
【図5】2列パッド配置における従来のパッドとボールランド間の電源/GND接続図の一例である。
【図6】2列パッド配置における従来のパッドとボールランド間の電源/GND接続図の他の例である。
【図7】2列パッド配置におけるVDD/VSSパッド配置の例1である。
【図8】2列パッド配置におけるVDD/VSSパッド配置の例2である。
【図9】2列パッド配置におけるVDD/VSSパッド配置の例3である。
【図10】2列パッド配置におけるVDD/VSSパッド配置の例4である。
【図11】2列パッド配置におけるVDD/VSSパッド配置の例5である。
【図12】実施例1における右端部のパッドとボールランド間の電源/GND接続図である。
【図13】実施例1における左端部のパッドとボールランド間の電源/GND接続図である。
【図14】実施例2におけるパッドとボールランド間の電源/GND接続図である。
【図15】実施例3におけるパッドとボールランド間の電源/GND接続図である。
【符号の説明】
【0054】
1 半導体チップ(DRAMチップ)
2 パッド
3 エラストマ開口部
4 TABテープ開口部
5 ボールランド
5−1、5−1C,5−1D、5−1E、5−1F 電源(VDD)ボールランド
5−2、5−2C,5−2D、5−2E、5−2F GND(VSS)ボールランド
6 配線
6−1、6−1C、6−1D、6−1E、6−1F 電源配線
6−2、6−2C、6−2D、6−2E、6−2F GND配線
7、7−1、7−2、7−3、7−4、7−5 架橋部
8、8−1,8−2,8−3,8−4 吊りパターン
11 メモリアレイブロック
【特許請求の範囲】
【請求項1】
半導体チップの中央部に複数のパッドが配列されたパッド配列を2列備えた半導体装置において、前記パッド配列の両端部及び中央部に1組以上の電源パッド及びGNDパッドを配設したことを特徴とする半導体装置。
【請求項2】
前記パッド配列の両端部には、センスアンプ回路用外部電源、あるいはワード線昇圧発生回路用外部電源用の電源パッド及びGNDパッドを配設したことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記パッド配列の端部、中央部のいずれかにおいて、一方のパッド配列に電源パッドを配設し、残りの他方のパッド配列にGNDパッドを配列したことを特徴とする請求項1に記載の半導体装置。
【請求項4】
半導体チップの中央部にそれぞれ複数のパッドが配列されたパッド配列を上側パッド配列と下側パッド配列の2列備えた半導体装置において、前記パッド配列された部分が開口されたエラストマ開口部を有するエラストマにより前記半導体チップとパッケージ基板とを接着し、前記パッケージ基板は前記パッド配列された部分がそれぞれ開口されたTABテープ開口部により2分された上側及び下側配線領域を有し、前記上側及び下側配線領域のいずれかの配線領域に配置されたボールランドとその反対側の領域に配設されたパッドとを、前記TABテープ開口部に設けた架橋部に配設した配線により接続することを特徴とする半導体装置。
【請求項5】
前記上側及び下側配線領域のいずれかの配線領域に配置されたボールランドとその反対側の領域に配設されたパッドとを接続する配線を最短になるように、前記架橋部を設けることを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記TABテープ開口部において、さらに吊りパターンTABリードを備えた吊りパターンを設け、前記上側パッド配列に配列されたパッドには前記上側配線領域のTABリードと前記吊りパターンTABリードとをダブルボンディングし、前記下側パッド配列に配列されたパッドには前記下側配線領域のTABリードと前記吊りパターンTABリードとをダブルボンディングすることを特徴とする請求項4に記載の半導体装置。
【請求項7】
前記TABテープ開口部において、さらに吊りパターンを設け、前記吊りパターンを前記パッケージ基板の配線と連結パターンとすることを特徴とする請求項4に記載の半導体装置。
【請求項8】
前記吊りパターンをGND(VSS)電位あるいは電源(VDD)電位とすることを特徴とする請求項6又は請求項7に記載の半導体装置。
【請求項1】
半導体チップの中央部に複数のパッドが配列されたパッド配列を2列備えた半導体装置において、前記パッド配列の両端部及び中央部に1組以上の電源パッド及びGNDパッドを配設したことを特徴とする半導体装置。
【請求項2】
前記パッド配列の両端部には、センスアンプ回路用外部電源、あるいはワード線昇圧発生回路用外部電源用の電源パッド及びGNDパッドを配設したことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記パッド配列の端部、中央部のいずれかにおいて、一方のパッド配列に電源パッドを配設し、残りの他方のパッド配列にGNDパッドを配列したことを特徴とする請求項1に記載の半導体装置。
【請求項4】
半導体チップの中央部にそれぞれ複数のパッドが配列されたパッド配列を上側パッド配列と下側パッド配列の2列備えた半導体装置において、前記パッド配列された部分が開口されたエラストマ開口部を有するエラストマにより前記半導体チップとパッケージ基板とを接着し、前記パッケージ基板は前記パッド配列された部分がそれぞれ開口されたTABテープ開口部により2分された上側及び下側配線領域を有し、前記上側及び下側配線領域のいずれかの配線領域に配置されたボールランドとその反対側の領域に配設されたパッドとを、前記TABテープ開口部に設けた架橋部に配設した配線により接続することを特徴とする半導体装置。
【請求項5】
前記上側及び下側配線領域のいずれかの配線領域に配置されたボールランドとその反対側の領域に配設されたパッドとを接続する配線を最短になるように、前記架橋部を設けることを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記TABテープ開口部において、さらに吊りパターンTABリードを備えた吊りパターンを設け、前記上側パッド配列に配列されたパッドには前記上側配線領域のTABリードと前記吊りパターンTABリードとをダブルボンディングし、前記下側パッド配列に配列されたパッドには前記下側配線領域のTABリードと前記吊りパターンTABリードとをダブルボンディングすることを特徴とする請求項4に記載の半導体装置。
【請求項7】
前記TABテープ開口部において、さらに吊りパターンを設け、前記吊りパターンを前記パッケージ基板の配線と連結パターンとすることを特徴とする請求項4に記載の半導体装置。
【請求項8】
前記吊りパターンをGND(VSS)電位あるいは電源(VDD)電位とすることを特徴とする請求項6又は請求項7に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2007−95977(P2007−95977A)
【公開日】平成19年4月12日(2007.4.12)
【国際特許分類】
【出願番号】特願2005−283166(P2005−283166)
【出願日】平成17年9月29日(2005.9.29)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成19年4月12日(2007.4.12)
【国際特許分類】
【出願日】平成17年9月29日(2005.9.29)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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