半導体装置
【課題】大幅なコストの増加を招くことなく、消費電力を低減することができる半導体装置の提供を図る。
【解決手段】複数の内部回路Ａ〜Ｄと、外部から印加される電源電圧ＶＤＤを降下して、前記複数の内部回路へ供給する供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤを生成する複数の降圧回路５１〜５４と、前記複数の降圧回路により生成される前記複数の供給電圧の電圧値の組み合わせ状態に従って、前記電源電圧の電圧値を変更する電源管理部１１と、を有する。
【解決手段】複数の内部回路Ａ〜Ｄと、外部から印加される電源電圧ＶＤＤを降下して、前記複数の内部回路へ供給する供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤを生成する複数の降圧回路５１〜５４と、前記複数の降圧回路により生成される前記複数の供給電圧の電圧値の組み合わせ状態に従って、前記電源電圧の電圧値を変更する電源管理部１１と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の製造技術の進歩に伴って回路の集積度が向上し、また、同一の半導体チップ（半導体装置）に対して複数の回路が搭載されるようになってきている。
【０００３】
一方、半導体装置（ＬＳＩ）は、携帯電話等の電池駆動される電子機器に幅広く使用され、また、近年の省エネの推進によって、半導体装置の消費電力は、より一層の低減が望まれている。
【０００４】
すなわち、近年のＬＳＩの低消費電力化の要求に伴って、負荷が軽くなった回路に対して積極的に動作周波数（クロック周波数）を下げることによって消費電力を低減させる技術が利用されている。
【０００５】
また、ＬＳＩにおける回路ブロック毎の負荷に応じて、それぞれの回路ブロックに対する供給電圧を下げるという技術（Dynamic Voltage and Frequency Scaling：ＤＶＦＳ）も採用され始めてきている。
【０００６】
さらに、半導体装置内部における複数の回路に対して、外部から投入された電源電圧を降圧して印加する降圧回路（ＬＤＯ：Low Drop Output regulator）を搭載した半導体装置も提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２３５２２３号公報
【特許文献２】特開２００４−００５６７０号公報
【特許文献３】特表２００１−５１７３３２号公報
【非特許文献】
【０００８】
【非特許文献１】H. Mair, et al., "A 65-nm Mobile Multimedia Applications Processor with an Adaptive Power Management Scheme to Compensate for Variations," Symposium on VLSI Circuits Digest Technical Papers, Paper 21-5, pp.224-225, June, 2007
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、近年、ＬＳＩの低消費電力化として様々な技術が提案され、それなりの効果が得られている。しかしながら、例えば、各回路ブロックに対してそれぞれＤＣ−ＤＣコンバータを設けて電源電圧の制御を行うと、コストの大幅な増加を招くことになる。
【００１０】
また、各回路ブロックの負荷に応じて供給電圧の電圧値やクロック周波数を制御するようにしたＬＳＩにおいても、より一層の消費電力の低減が求められている。
【課題を解決するための手段】
【００１１】
一実施形態の回路設計の検証方法によれば、複数の内部回路と、複数の降圧回路と、電源管理部と、を有することを特徴とする半導体装置が提供される。
【００１２】
前記複数の降圧回路は、外部から印加される電源電圧を降下して、前記複数の内部回路へ供給する供給電圧を生成する。また、前記電源管理部は、前記複数の降圧回路により生成される前記複数の供給電圧の電圧値の組み合わせ状態に従って、前記電源電圧の電圧値を変更する。
【発明の効果】
【００１３】
開示の半導体装置は、大幅なコストの増加を招くことなく、消費電力を低減することができるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】ＤＶＦＳ技術の概要を説明するための図である。
【図２】ＤＶＦＳ制御を実現する半導体装置の一例を説明するための図である。
【図３】ＤＶＦＳ制御を実現する半導体装置における課題を説明するための図である。
【図４】第１実施例の半導体装置を示すブロック図である。
【図５】図４に示す半導体装置の動作の一例を説明するための図である。
【図６】第２実施例の半導体装置のシステムを示すブロック図である。
【図７】図６に示す半導体装置のＰＭＵにおける負荷状態設定比較部の一例を説明するための図である。
【図８】図６に示す半導体装置のＰＭＵにおける電源制御部の一例を説明するための図である。
【図９】図６〜図８に示すＰＭＵ全体の動作の一例を説明するための図（その１）である。
【図１０】図６〜図８に示すＰＭＵ全体の動作の一例を説明するための図（その２）である。
【図１１】図６に示す半導体装置におけるＬＤＯの一例を説明するための図である。
【図１２】図１１に示すＬＤＯにおけるデコーダの一例を説明するための図である。
【図１３】図１１に示すＬＤＯにおける差動アンプの一例を説明するための図である。
【図１４】図１１に示すＬＤＯにおける可変分圧回路の一例を説明するための図である。
【図１５】第２実施例の半導体装置の動作の一例を説明するための図（その１）である。
【図１６】第２実施例の半導体装置の動作の一例を説明するための図（その２）である。
【図１７】第２実施例の半導体装置の動作の一例を説明するための図（その３）である。
【図１８】第３実施例の半導体装置のシステムを示すブロック図である。
【図１９】図１８に示す半導体装置における負荷モードの設定例を説明するための図である。
【図２０】図１８に示す半導体装置のＰＭＵにおける負荷状態設定比較部の一例を示すブロック図である。
【図２１】図２０に示す負荷状態設定比較部における最大負荷状態補正部の動作の一例を説明するための図である。
【図２２】第３実施例の半導体装置における電圧降下および電圧上昇の動作による削減／損失電力を説明するための図である。
【図２３】第３実施例の半導体装置の動作の一例を説明するための図（その１）である。
【図２４】第３実施例の半導体装置の動作の一例を説明するための図（その２）である。
【発明を実施するための形態】
【００１５】
まず、半導体装置の実施例を詳述する前に、図１〜図３を参照して、ＤＶＦＳ（Dynamic Voltage and Frequency Scaling）技術およびＤＶＦＳ制御を実現する半導体装置、並びに、その半導体装置における課題を説明する。
【００１６】
図１は、ＤＶＦＳ技術の概要を説明するための図であり、図１（ａ）および図１（ｂ）は、ＤＶＦＳ未適用のＬＳＩ（半導体装置）の例（供給電圧は１．２Ｖ）を示し、また、図１（ｃ）および図１（ｄ）は、ＤＶＦＳ適用済のＬＳＩの例を示す。
【００１７】
なお、ＤＶＦＳ適用済のＬＳＩにおいて、供給電圧は、動的に変化（例えば、１．２Ｖ，１．０Ｖ，０．８Ｖおよび〜０Ｖと変化）するようになっている。また、図１（ａ）および図１（ｂ）、並びに、図１（ｃ）および図１（ｄ）の両方のＬＳＩにおいて、回路の負荷が軽くなった場合には、クロックの周波数（動作周波数）を下げて消費電力を低減するようになっている。
【００１８】
まず、図１（ａ）に示されるように、ＤＶＦＳ未適用のＬＳＩの負荷モード（ｍｏｄｅ）において、『３（高負荷）』の時、クロック周波数が４００ＭＨｚとされ、また、『２（中負荷）』の時、クロック周波数が２００ＭＨｚとされる。
【００１９】
さらに、『１（低負荷）』の時、クロック周波数が１００ＭＨｚとされ、そして、『０（無負荷）』の時、クロック周波数が０ＭＨｚ（停止）とされる。なお、供給電圧は、ＤＶＦＳ未適用なので、全てのモードにおいて、常に１．２Ｖである。
【００２０】
一方、図１（ｃ）に示されるように、ＤＶＦＳ適用済のＬＳＩの負荷モード（ｍｏｄｅ）において、『３（高負荷）』の時、クロック周波数が４００ＭＨｚで供給電圧が１．２Ｖとされる。
【００２１】
また、『２（中負荷）』の時、クロック周波数が２００ＭＨｚで供給電圧が１．０Ｖとされ、さらに、『１（低負荷）』の時、クロック周波数が１００ＭＨｚで供給電圧が０．８Ｖとされる。なお、『０（無負荷）』の時、クロック周波数が０ＭＨｚ（停止）で供給電圧が〜０Ｖとされる。
【００２２】
具体的に、負荷モードが『高負荷』→『低負荷』→『高負荷』（ｍｏｄｅ＝３→１→３）と変化する場合を説明する。
【００２３】
まず、図１（ｂ）に示されるように、ＤＶＦＳ未適用のＬＳＩでは、供給電圧が１．２Ｖ一定で、クロック周波数だけが４００ＭＨｚ→１００ＭＨｚ→４００ＭＨｚと変化するため、消費電力もそのクロック周波数の変化に応じて変化する。
【００２４】
一方、図１（ｄ）に示されるように、ＤＶＦＳ適用済のＬＳＩでは、供給電圧が１．２Ｖ→０．８Ｖ→１．２Ｖと変化し、クロック周波数が４００ＭＨｚ→１００ＭＨｚ→４００ＭＨｚと変化する。これにより、ＤＶＦＳ未適用のＬＳＩと比較して、低負荷モード（ｍｏｄｅ＝１）において、約３３％の消費電力を低減することが可能なのが分かる。
【００２５】
図２は、ＤＶＦＳ制御を実現する半導体装置の一例を説明するための図であり、内部回路（回路Ａ）に対する制御を示すものである。ここで、図２（ａ）および図２（ｂ）は、ＤＶＦＳ未適用のＬＳＩの例（供給電圧は１．２Ｖ）を示し、また、図２（ｃ）および図２（ｄ）は、ＤＶＦＳ適用済のＬＳＩの例を示す。
【００２６】
なお、図２（ｂ）および図２（ｄ）は、上述した図１（ｂ）および図１（ｄ）における負荷モードを、回路Ａの負荷モードとして適用したものに相当する。
【００２７】
まず、図２（ａ）に示されるように、ＤＶＦＳ未適用のＬＳＩ１０１は、内部回路Ａ，Ｂ、および、ＰＭＵ（Power Management Unit：電力管理ユニット）１１１を有する。ここで、回路Ａは、０〜４００ＭＨｚのクロックにより動作し、また、回路Ｂは、０〜２００ＭＨｚのクロックにより動作する。
【００２８】
ＰＭＵ１１１は、回路ＡおよびＢに対して、負荷モード（ｍｏｄｅ）に応じて周波数が変化するクロックを分配する。図２（ｂ）に示されるように、ＤＶＦＳ未適用のＬＳＩ１０１は、負荷モードに応じて回路Ａの周波数を変化させて消費電力を低減するようになっている。
【００２９】
一方、図２（ｃ）に示されるように、ＤＶＦＳ適用済のＬＳＩ２０１は、回路（内部回路）Ａ，Ｂ、ＰＭＵ２１１、降圧回路（ＬＤＯ：Low Drop Output regulator：レギュレータ）２１２，２１３、および、基準電圧（ＶＲＥＦ）発生回路２１４を有する。
【００３０】
ＬＤＯ２１２は、ＰＭＵ２１１からの電圧制御信号を受け取って、入力された１．２Ｖの電源電圧を負荷モード（ｍｏｄｅ）に対応した電圧に降圧して回路Ａに供給する。同様に、ＬＤＯ２１３は、ＰＭＵ２１１からの電圧制御信号を受け取って、入力された１．２Ｖの電源電圧を負荷モードに対応した電圧に降圧して回路Ｂに供給する。
【００３１】
なお、ＰＭＵ２１１は、上述したＰＭＵ１１１と同様に、回路ＡおよびＢに対して、負荷モードに応じて周波数が変化するクロックを分配する。
【００３２】
これにより、図２（ｄ）に示されるように、回路Ａの負荷モードにより、回路Ａのクロック周波数が４００ＭＨｚ→１００ＭＨｚ→４００ＭＨｚと変化すると共に、回路Ａに対する供給電圧が１．２Ｖ→０．８Ｖ→１．２Ｖと変化する。
【００３３】
その結果、ＤＶＦＳ未適用のＬＳＩと比較して、回路Ａの低負荷モード（ｍｏｄｅ＝１）において、約３３％の消費電力を低減することが可能なのが分かる。なお、ＶＲＥＦ発生回路２１４は、ＬＤＯ２１２および２１３から出力される供給電圧の電圧値を制御するために使用される基準電圧ＶＲＥＦを発生するための回路である。
【００３４】
このように、図２（ｃ）に示すＬＳＩ２０１は、ＬＳＩ内部にレギュレータ（ＬＤＯ）２１２，２１３を搭載し、外部からの電源電圧を単一（例えば、１．２Ｖ）にしてＬＳＩ内部で様々な電圧を発生し、各回路Ａ，Ｂへ所定の電圧を供給するようになっている。
【００３５】
すなわち、回路ＡをＤＶＦＳ技術により低消費電力化したい場合、負荷モード（ｍｏｄｅ）に応じて、回路Ａがその負荷を処理できる最小限のクロック周波数を図１（ｃ）のように負荷モード（ｍｏｄｅ＝０〜３）毎に割り振る。
【００３６】
さらに、各クロック周波数で回路Ａが動作できる最小限の供給電圧において、さらに、負荷モード毎に供給電圧の電圧値を図１（ｃ）のように割り振る。
【００３７】
つまり、ＤＶＦＳ適用済のＬＳＩ２０１は、回路Ａの負荷状態の変化（ｍｏｄｅ＝０〜３）に応じて、全体としての消費電力を低減するために、各負荷モードに応じてクロック周波数と供給電圧の両方を組み合せて設定するようになっている。
【００３８】
この組み合わせは、必然的に、クロック周波数が高くなるほど高い供給電圧となり、クロック周波数が低くなるほど低い供給電圧で済むという組み合わせになる。無負荷の場合は、クロックを停止（０ＭＨｚ）して電源供給を遮断しても良い。
【００３９】
そして、図２（ｄ）を参照して説明したように、回路Ａにかかる負荷状態がｍｏｄｅ＝３→１→３と変化した場合、その都度、モード毎に割り当てられたクロック周波数と供給電圧の組み合わせに設定することにより全体としての低消費電力化が可能になる。
【００４０】
図３は、ＤＶＦＳ制御を実現する半導体装置（ＬＳＩ）における課題を説明するための図であり、図３（ａ）は、供給電圧がＤＣ−ＤＣコンバータにより制御されるＬＳＩを示し、また、図３（ｂ）は、供給電圧が内部ＬＤＯにより制御されるＬＳＩを示す。
【００４１】
まず、図３（ａ）において、参照符号３０１はＬＳＩ、Ａ〜Ｄは内部回路、３１１はＰＭＵ、３２１〜３２４はＤＣ−ＤＣコンバータ（外部電源回路）、３３１〜３３４はインダクタ、そして、３４１〜３４４はキャパシタを示す。ここで、回路Ａ〜Ｄは、例えば、４マルチコアのＤＳＰ（Digital Signal Processor）に相当する。
【００４２】
図３（ａ）のＬＳＩ３０１は、各回路Ａ〜Ｄに対して、専用のＤＣ−ＤＣコンバータ３２１〜３２４からの電圧（供給電圧）が供給されるようになっている。なお、各ＤＣ−ＤＣコンバータ３２１〜３２４には、それぞれインダクタ３３１〜３３４およびキャパシタ３４１〜３４４等の電源部品が設けられている。
【００４３】
ここで、各ＤＣ−ＤＣコンバータ３２１〜３２４には、例えば、３．７Ｖのシステム電源電圧が印加され、それぞれ１．０Ｖ，０．８Ｖ，１．２Ｖおよび１．０Ｖの供給電圧を発生して、対応する回路Ａ〜Ｄに供給する。
【００４４】
この図３（ａ）に示すＬＳＩ３０１は、内部回路Ａ〜Ｄのそれぞれに対して、供給電圧を変化させることができるＤＣ−ＤＣコンバータ３２１〜３２４を設けることにより、ＤＶＦＳ技術を適用した時の消費電力低減の効果を大きくすることができる。
【００４５】
しかしながら、図３（ａ）のＬＳＩ３０１では、各回路Ａ〜Ｄのそれぞれに対してＤＣ−ＤＣコンバータ３２１〜３２４を設けなければならず、さらに、インダクタ３３１〜３３４およびキャパシタ３４１〜３４４等の電源部品も設けなければならない。
【００４６】
すなわち、図３（ａ）のＬＳＩ３０１は、回路への供給電圧の２乗に比例して電力を下げることができ、低消費電力化の面で有利である。しかしながら、内部回路に対応した複数のＤＣ−ＤＣコンバータや電源部品を外付けしなければならず、占有面積およびコストの大幅な増大を招くことになる。
【００４７】
次に、図３（ｂ）において、参照符号４０１はＬＳＩ、Ａ〜Ｄは内部回路、４１１はＰＭＵ、４２０はＤＣ−ＤＣコンバータ（外部電源回路）、４３０はインダクタ、４４０はキャパシタ、そして、４５１〜４５４はＬＤＯを示す。ここで、回路Ａ〜Ｄは、例えば、４マルチコアのＤＳＰに相当する。
【００４８】
図３（ｂ）のＬＳＩ４０１は、各回路Ａ〜Ｄに対して、それぞれ専用のＬＤＯ４５１〜４５４を介して供給電圧が印加される。なお、各ＬＤＯ４５１〜４５４には、例えば、３．７Ｖのシステム電源電圧を１．２Ｖに変換するＤＣ−ＤＣコンバータ４２０の出力電圧（電源電圧）が印加されている。
【００４９】
なお、インダクタ４３０およびキャパシタ４４０は、ＤＣ−ＤＣコンバータ４２０の出力電圧を安定化するための電源部品である。また、ＬＤＯ４５１〜４５４は、各内部回路Ａ〜Ｄに応じた供給電圧１．０Ｖ，０．８Ｖ，１．２Ｖおよび１．０Ｖを発生して供給する。
【００５０】
図３（ｂ）のＬＳＩ４０１は、回路Ａ〜Ｄに対して１つのＤＣ−ＤＣコンバータ４２０およびそのための電源部品（インダクタ４３０およびキャパシタ４４０）を設けるだけでよいため、占有面積およびコストの面で有利である。
【００５１】
しかしながら、各内部回路Ａ〜Ｄに対する供給電圧は、ＬＤＯ４５１〜４５４により生成しているため、消費電力低減の効果が小さくなる。
【００５２】
すなわち、電源電圧を単一化してしまうと、例えば、ほとんどの内部回路が低い供給電圧で済むような低負荷状態において、１つでも高い負荷がかかって高い供給電圧となる回路が存在した場合に無駄な電力が消費されてしまう。
【００５３】
具体的に、各ＬＤＯ４５１〜４５４は、例えば、与えられた１．２Ｖの電源電圧電を所望の電圧（１．０Ｖ，０．８Ｖ，０Ｖ）に降圧する場合、その電源電圧と所望の電圧との差分の電圧を降下するために、所定の電力が無駄に消費されることになる。
【００５４】
このように、ＤＶＦＳ技術を適用したＬＳＩにおいては、低消費電力化の実現と、占有面積およびコストの低減との間のトレードオフがある。このトレードオフによって、例えば、図３（ｂ）のＬＳＩ４０１では、低コストでシステムを構築できるが、その代償として低消費電力化が不十分になっていた。
【００５５】
以下、添付図面を参照して、半導体装置の実施例を詳述する。図４は、第１実施例の半導体装置（ＬＳＩ）を示すブロック図である。
【００５６】
図４において、参照符号１はＬＳＩ、Ａ〜Ｄは内部回路、１１はＰＭＵ（Power Management Unit：電力管理ユニット）、２はＤＣ−ＤＣコンバータ（外部電源回路）、３はインダクタ、４はキャパシタ、そして、５１〜５４はＬＤＯを示す。ここで、回路Ａ〜Ｄは、例えば、４マルチコアのＤＳＰに相当する。
【００５７】
図４と図３（ｂ）との比較から明らかなように、本第１実施例のＬＳＩ１は、各内部回路Ａ〜Ｄに対して、それぞれ専用のＬＤＯ５１〜５４を介して供給電圧が印加されるようになっている。なお、各ＬＤＯ５１〜５４には、例えば、３．７Ｖのシステム電源電圧を１．２Ｖの電源電圧に変換するＤＣ−ＤＣコンバータ２の出力電圧が印加されている。
【００５８】
なお、インダクタ３およびキャパシタ４は、ＤＣ−ＤＣコンバータ２の出力電圧を安定化するための電源部品である。また、ＬＤＯ５１〜５４は、各内部回路１１〜１４に応じた供給電圧１．０Ｖ，０．８Ｖ，１．２Ｖおよび１．０Ｖを発生して供給する。
【００５９】
ここで、ＰＭＵ１１は、ＤＣ−ＤＣコンバータ２に対して、例えば、Ｉ2Ｃバスを介して外部電源制御信号Ｅｘｔｃｎｔを出力し、ＤＣ−ＤＣコンバータ２出力電圧（電源電圧）を制御するようになっている。
【００６０】
すなわち、本第１実施例のＬＳＩ１において、ＤＣ−ＤＣコンバータ２の出力電圧は、回路Ａ〜Ｄに供給する供給電圧のうちで最も電圧値が高い最高供給電圧と同じになるように制御される。
【００６１】
このように、本第１実施例の半導体装置によれば、外部に設けるＤＣ−ＤＣコンバータは１個でよいため大幅なコストの増加を招くことなく、消費電力を低減することが可能になる。
【００６２】
図５は、図４に示す半導体装置の動作の一例を説明するための図であり、内部電源制御（ＬＤＯ５１〜５４の制御）と外部電源制御（ＤＣ−ＤＣコンバータ２の制御）の関係を説明するためのものである。
【００６３】
図５において、横軸は時間ｔを示し、回路Ａ〜回路Ｄに供給する電圧（内部電源電圧）の時間変化、並びに、ＤＣ−ＤＣコンバータ２の出力電圧（外部電源電圧）の時間変化が示されている。
【００６４】
図５から明らかなように、ＤＣ−ＤＣコンバータ２の出力電圧は、その時点で最も電圧値が高い供給電圧（最高供給電圧）と同じになるように制御され、これにより、ＬＤＯ５１〜５４で無駄に消費される電力を低減するようになっている。
【００６５】
具体的に、例えば、期間Ｔ１２において、回路Ａの供給電圧は０．８Ｖ、回路Ｂの供給電圧は０Ｖ，回路Ｃの供給電圧は１．０Ｖ、そして、回路Ｄの供給電圧は０．８Ｖとなっており、電圧値が最も高いのは、１．０Ｖである。そのため、期間Ｔ１２において、ＤＣ−ＤＣコンバータ２の出力電圧（電源電圧）は、１．０Ｖに制御される。
【００６６】
これにより、期間Ｔ１２では、ＬＤＯ５１〜５４が１．２Ｖの電源電圧（ＤＣ−ＤＣコンバータ２の出力電圧）を降圧するよりも、１．０Ｖの電源電圧を降圧して各供給電圧を生成することで、ＬＤＯ５１〜５４で無駄に消費される電力を低減することができる。なお、最も高い供給電圧（１．０Ｖ）を供給するＬＤＯ（５３）は、印加された電源電圧（１．０Ｖ）を降圧せずにそのまま供給電圧として出力する。
【００６７】
また、例えば、期間Ｔ１３において、回路Ａの供給電圧は０．８から０Ｖへ変化し、回路Ｂの供給電圧は０Ｖ，回路Ｃの供給電圧は０．８Ｖ、そして、回路Ｄの供給電圧は０．８Ｖとなっており、電圧値が最も高いのは、０．８Ｖである。そのため、期間Ｔ１３において、ＤＣ−ＤＣコンバータ２の出力電圧は、０．８Ｖに制御される。
【００６８】
これにより、期間Ｔ１３では、ＬＤＯ５１〜５４が１．２Ｖの電源電圧を降圧するよりも、０．８Ｖの電源電圧を降圧して各供給電圧を生成することで、ＬＤＯ５１〜５４で無駄に消費される電力を低減することができる。なお、最も高い供給電圧（０．８Ｖ）を供給するＬＤＯ（５３，５４）は、印加された電源電圧（０．８Ｖ）を降圧せずにそのまま供給電圧として出力する。
【００６９】
また、他の期間Ｔ１１およびＴ１４では、１．２Ｖとなる供給電圧が存在するため、ＤＣ−ＤＣコンバータ２の出力電圧は、１．２Ｖに制御される。
【００７０】
このように、本第１実施例の半導体装置によれば、外部からの電源電圧の電圧値およびＬＤＯから供給される供給電圧の電圧値を制御することにより、システム全体のコストを低く維持しつつ、より消費電力を削減することが可能になる。
【００７１】
図６は、第２実施例の半導体装置のシステムを示すブロック図である。図６に示されるように、ＰＭＵ１１は、外部電源制御部１２、内部電源制御部１３、および、負荷状態設定比較部１４を有する。
【００７２】
外部電源制御部１２は、負荷状態設定比較部１４からの信号ＳＳ１を受け取り、例えば、Ｉ2Ｃバスを介して外部電源制御信号ＥｘｔｃｎｔをＤＣ−ＤＣコンバータ（外部電源回路）２に出力し、ＤＣ−ＤＣコンバータ２の出力電圧（電源電圧）ＶＤＤを制御する。
【００７３】
すなわち、外部電源制御部１２は、例えば、Ｉ2Ｃシリアル信号の制御信号ＥｘｔｃｎｔによりＤＣ−ＤＣコンバータ２の出力電圧ＶＤＤを、内部回路Ａ〜Ｄの供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤのうちで最も高い電圧値となるように制御する。
【００７４】
内部電源制御部１３は、負荷状態設定比較部１４からの信号ＳＳ２を受け取り、供給電圧制御信号（制御コード）ｖｃａ〜ｖｃｄを対応するＬＤＯ５１〜５４に出力し、ＬＤＯ５１〜５４の出力電圧（供給電圧）ＶＤＤＭＡ〜ＶＤＤＭＤを制御する。
【００７５】
負荷状態設定比較部１４は、負荷モード信号Ｌｍｏｄｅを受け取って各時刻で最適な電源電圧制御するために負荷モード状態を解析し、外部電源制御部１２および内部電源制御部１３に対して信号ＳＳ１およびＳＳ２を出力する。
【００７６】
ＬＤＯ５１〜５４は、それぞれ内部電源制御部１３からの制御コードｖｃａ〜ｖｃｄを受け取り、内部回路Ａ〜Ｄに供給する供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤの電圧値を制御する。
【００７７】
図７は、図６に示す半導体装置のＰＭＵにおける負荷状態設定比較部の一例を説明するための図であり、図７（ａ）は負荷状態設定テーブルの一例を示し、また、図７（ｂ）は負荷状態設定比較部１４の一例を示す。
【００７８】
図７（ａ）に示されるように、負荷状態設定テーブルは、負荷モード信号Ｌｍｏｄｅの値とクロック周波数の関係を示す。
【００７９】
すなわち、負荷モード信号Ｌｍｏｄｅが『３（高負荷）』，『２（中負荷）』，『１（低負荷）』および『０（無負荷）』の時、クロック周波数は、例えば、それぞれ４００ＭＨｚ，２００ＭＨｚ，１００ＭＨｚおよび０ＭＨｚに設定される。
【００８０】
図７（ｂ）に示されるように、負荷状態設定比較部１４は、回路Ａ〜Ｄの負荷状態設レジスタ１４０ａ〜１４０ｄ、負荷状態比較器１４２、および、最大負荷状態（ＭＡＸ）レジスタ１４１を有する。
【００８１】
負荷状態設レジスタ１４０ａ〜１４０ｄは、各回路Ａ〜Ｄの負荷状態（０〜３）を格納し、また、負荷状態比較器１４２は、負荷状態設レジスタ１４０ａ〜１４０ｄに格納された負荷状態の中で最大負荷状態を判定する。そして、ＭＡＸレジスタ１４１は、負荷状態比較器１４２により判定された最大負荷状態を格納する。
【００８２】
ここで、ＭＡＸレジスタ１４１に格納された値は、外部電源制御部１２に対して信号ＳＳ１として出力される。また、内部回路Ａ〜Ｄの負荷状態を表す負荷状態設レジスタ１４０ａ〜１４０ｄに格納された値は、ＭＡＸレジスタ１４１に格納された値と共に、内部電源制御部１３に対して信号ＳＳ２として出力される。
【００８３】
図８は、図６に示す半導体装置のＰＭＵにおける電源制御部の一例を説明するための図であり、図８（ａ）は供給電圧設定テーブルの一例を示し、また、図８（ｂ）は外部電源制御部１２および内部電源制御部１３の一例を示す。
【００８４】
図８（ａ）に示されるように、供給電圧設定テーブルは、負荷モード信号Ｌｍｏｄｅの値、各内部回路Ａ〜Ｄに対する供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤの電圧値、および、供給電圧制御信号（制御コード）ｖｃｘ（ｘ＝ａ，ｂ，ｃ，ｄ）の関係を示す。
【００８５】
すなわち、負荷モード信号Ｌｍｏｄｅが『３（高負荷）』，『２（中負荷）』，『１（低負荷）』および『０（無負荷）』の時、供給電圧は、それぞれ１．２Ｖ，１．０Ｖ，０．８Ｖおよび〜０Ｖに設定される。
【００８６】
ここで、供給電圧が１．２Ｖ，１．０Ｖ，０．８Ｖおよび〜０Ｖに設定される時、２ビットの制御コードｖｃｘは『１１』『１０』『０１』『００』に設定される。なお、後述するように、制御コードｖｃｘを３ビットの信号とし、最上位ビットを外部からの電源電圧ＶＤＤをそのまま出力するか否かの制御に使用してもよい。
【００８７】
図８（ｂ）に示されるように、外部電源制御部１２は、状態変化検知回路１２１および外部電圧設定回路１２２を有する。状態変化検知回路１２１は、ＭＡＸレジスタ１４１からの信号（最大負荷状態）ＳＳ１を受け取って、最大負荷状態の変化を検知する。
【００８８】
また、外部電圧設定回路１２２は、状態変化検知回路１２１および供給電圧設定テーブル１３１の出力信号を受け取って、ＤＣ−ＤＣコンバータ２の出力電圧を制御する信号Ｅｘｔｃｎｔ（例えば、Ｉ2Ｃシリアル信号）を生成する。
【００８９】
そして、ＤＣ−ＤＣコンバータ２は、前述したように、制御信号Ｅｘｔｃｎｔを受け取って、内部回路Ａ〜Ｄの供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤのうちで最も高い電圧値（最高供給電圧）となる出力電圧ＶＤＤを出力する。すなわち、ＤＣ−ＤＣコンバータ２は、供給電圧設定テーブルで規定された最大負荷状態時における電圧値の電源電圧ＶＤＤを出力する。
【００９０】
内部電源制御部１３は、回路Ａ〜Ｄの電圧設定レジスタ１３０ａ〜１３０ｄ、および、供給電圧設定テーブル１３１を有する。各電圧設定レジスタ１３０ａ〜１３０ｄは、対応する各回路Ａ〜Ｄの負荷状態に応じて、制御信号（制御コード）ｖｃａ［２：０］〜ｖｃｄ［２：０］を格納する。
【００９１】
各電圧設定レジスタ１３０ａ〜１３０ｄに格納された制御信号ｖｃａ［２：０］〜ｖｃｄ［２：０］は、各内部回路Ａ〜Ｄに対する供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤを発生するＬＤＯ５１〜５４に出力され、その電圧値を制御する。
【００９２】
具体的に、例えば、回路Ａが中負荷（ｍｏｄｅ＝２）に設定された場合、それを他の回路Ｂ，Ｃ，Ｄと比較した上で、ｍｏｄｅ＝２が最大負荷状態でなければ、ｖｃａ［２：０］として供給電圧テーブルで定められた制御コード『０１０』をＬＤＯ５１に出力する。
【００９３】
もし、ｍｏｄｅ＝２が最大負荷状態であれば、ｖｃａ［２：０］としてコード『１１０』をＬＤＯ５１に出力する。
【００９４】
すなわち、制御コードｖｃａ〜ｖｃｄは３ビットの信号とされ、下位２ビットが各ＬＤＯ５１〜５４から出力される供給電圧の電圧値を制御し、最上位ビットが外部からの電源電圧ＶＤＤをそのまま出力するか否かを制御する。
【００９５】
図９および図１０は、図６〜図８に示すＰＭＵ全体の動作の一例を説明するための図である。
【００９６】
まず、外部電源制御部１２の動作を説明する。図９は、回路Ａ〜Ｄの負荷状態レジスタ１４０ａ〜１４０ｄに格納された負荷状態、最大負荷状態レジスタ１４１に格納された最大負荷状態（ＭＡＸ）、並びに、外部電源制御部１２における状態変化検知回路１２１および外部電圧設定回路１２２の状態（出力）を示す。
【００９７】
ここで、内部回路Ａ〜Ｄの負荷状態レジスタ１４０ａ〜１４０ｄの値は、ＰＭＵ１１の外部から与えられる負荷モード信号Ｌｍｏｄｅによって、図９（図１０）の上部のように変化する場合を考える。
【００９８】
図９に示されるように、期間Ｔ２１〜Ｔ２７において、回路Ａ〜Ｄの最大負荷状態（ＭＡＸ：ＳＳ１）は、『３（高負荷）』→『２（中負荷）』→『１（低負荷）』→『２（中負荷）』→『１（低負荷）』→『２（中負荷）』→『３（高負荷）』と変化する。
【００９９】
なお、回路Ａ〜Ｄの最大負荷状態は、図７（ｂ）に示されるように、負荷状態設定比較部１４における最大負荷状態レジスタ１４１に格納され、外部電源制御部１２に対して信号ＳＳ１として出力される。
【０１００】
図８（ｂ）に示されるように、信号ＳＳ１を受け取る状態変化検知回路１２１は、回路Ａ〜Ｄの最大負荷状態の変化を検知してパルス信号を出力し、その信号を受け取った外部電圧設定回路１２２は、状態変化後の設定電圧を表す制御信号Ｅｘｔｃｎｔを出力する。
【０１０１】
そして、制御信号Ｅｘｔｃｎｔは、ＬＳＩ１の外部に設けられたＤＣ−ＤＣコンバータ２に出力され、その出力電圧（電源電圧）ＶＤＤの電圧値を制御する。なお、図９において、参照符号ＮＯＰは、外部電圧設定回路１２２の非動作（Non-Operation）状態を示す。この非動作状態期間では、ＶＤＤには以前の電圧値が維持される。
【０１０２】
すなわち、図９に示されるように、電源電圧ＶＤＤは、期間Ｔ２１〜Ｔ２７において、１．２Ｖ→１．０Ｖ→０．８Ｖ→１．０Ｖ→０．８Ｖ→１．０Ｖ→１．２Ｖと変化し、内部回路Ａ〜Ｄの供給電圧のうちで最も高い電圧値となるように制御される。
【０１０３】
次に、内部電源制御部１３の動作を説明する。図１０は、回路Ａ〜Ｄの負荷状態レジスタ１４０ａ〜１４０ｄに格納された負荷状態、最大負荷状態レジスタ１４１に格納された最大負荷状態、並びに、内部電源制御部１３から出力される制御信号ｖｃａ［２：０］〜ｖｃｄ［２：０］を示す。
【０１０４】
まず、図７（ｂ）および図８（ｂ）に示されるように、最大負荷状態レジスタ１４１の出力および内部回路Ａ〜Ｄの負荷状態レジスタ１４０ａ〜１４０ｄの出力は、信号ＳＳ２として内部電源制御部１３に出力される。
【０１０５】
そして、図８（ｂ）に示されるように、内部回路Ａ〜Ｄの電圧設定レジスタ１３０ａ〜１３０ｄの出力（制御コード）ｖｃａ［２：０］〜ｖｃｄ［２：０］は、ＬＤＯ５１〜５４に出力され、回路Ａ〜Ｄに対する供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤを制御する。
【０１０６】
すなわち、図１０に示されるように、負荷モード信号Ｌｍｏｄｅにより内部回路Ａ〜Ｄの負荷状態レジスタ１４０ａ〜１４０ｄの値が図１０の上部のように変化する時、それに対応して制御コードの下位２ビットｖｃａ［１：０］〜ｖｃｄ［１：０］が変化する。
【０１０７】
具体的に、ＬＤＯ５１〜５４に出力される制御コードの下位２ビットｖｃａ［１：０］〜ｖｃｄ［１：０］は、図８（ａ）の供給電圧設定テーブルによる負荷モード信号Ｌｍｏｄｅに対応した値に設定される。
【０１０８】
また、制御コードの最上位ビットｖｃａ［２］〜ｖｃｄ［２］は、負荷状態レジスタ１４０ａ〜１４０ｄの値と最大負荷状態レジスタ１４１の出力の関係により規定される。
【０１０９】
具体的に、制御コードの最上位ビットｖｃａ［２］〜ｖｃｄ［２］は、負荷状態レジスタ１４０ａ〜１４０ｄの値と最大負荷状態レジスタ１４１の出力が一致していれば『１』に設定され、異なっていれば『０』に設定される。
【０１１０】
すなわち、最も高い供給電圧（最高供給電圧）を供給するＬＤＯに対しては、制御コードの最上位ビットを『１』にして、電源電圧ＶＤＤをそのまま供給電圧として出力する。
【０１１１】
図１１は、図６に示す半導体装置におけるＬＤＯの一例を説明するための図であり、内部回路Ａに対するＬＤＯ５１を示すものである。なお、ＬＤＯ５２〜５４も、ＬＤＯ５１と同様である。
【０１１２】
ここで、図１１（ａ）は、ＬＤＯ５１のブロック図であり、図１１（ｂ）は、図１１（ａ）における可変分圧回路５１３の動作を説明するための図である。
【０１１３】
まず、図１１（ａ）に示されるように、ＬＤＯ５１は、デコーダ５１１、差動アンプ５１２、可変分圧回路５１３、および、供給トランジスタ（ｐＭＯＳトランジスタ）５１４を有する。
【０１１４】
デコーダ５１１は、回路Ａの電圧設定レジスタ１３０ａからの３ビットの制御コード（出力）ｖｃａ［０］，ｖｃａ［１］，ｖｃａ［２］を受け取り、その制御コードに従った信号ｄｉｓａｂｌｅ，ｌｖｆｉｘおよびｓｗを出力する。
【０１１５】
可変分圧回路５１３は、デコーダ５１１からの信号ｓｗに従って、内部回路Ａに対する供給電圧ＶＤＤＭＡの分圧比を制御し、その供給電圧ＶＤＤＭＡを分圧した電圧（モニタ信号）ＭＯＮ−Ａを差動アンプ５１２に出力する。
【０１１６】
差動アンプ５１２は、基準電圧信号ＶＲＥＦ（例えば、０．６Ｖ）、デコーダ５１１からの信号ｄｉｓａｂｌｅおよびｌｖｆｉｘ、並びに、可変分圧回路５１３からのモニタ信号ＭＯＮ−Ａを受け取り、供給トランジスタ５１４の制御信号ＧＡを制御する。
【０１１７】
すなわち、差動アンプ５１２は、モニタ信号ＭＯＮ−Ａが基準電圧信号ＶＲＥＦと同電位になるように、供給トランジスタ５１４のゲートに与える制御信号ＧＡを制御して供給トランジスタ５１４に流れる供給電流を調整する。
【０１１８】
ここで、図１１（ｂ−１）に示されるように、可変分圧回路５１３では、例えば、出力電圧（回路Ａに対する供給電圧）ＶＤＤＭＡを０．８Ｖに設定したい場合には、信号ＳＷを『０』にする。
【０１１９】
これにより、抵抗Ｒ１の抵抗値が２５ｋΩで抵抗Ｒ２の抵抗値が７５ｋΩになり、供給電圧ＶＤＤＭＡが目的とする０．８Ｖになれば、モニタ信号ＭＯＮ−Ａが基準電圧信号ＶＲＥＦと同じ０．６Ｖになるようにしてフィードバック制御が行われる。
【０１２０】
また、図１１（ｂ−２）に示されるように、可変分圧回路５１３では、例えば、供給電圧ＶＤＤＭＡを１．０Ｖに設定したい場合には、信号ＳＷを『１』にする。
【０１２１】
これにより、抵抗Ｒ１の抵抗値が４０ｋΩで抵抗Ｒ２の抵抗値が６０ｋΩになり、供給電圧ＶＤＤＭＡが目的とする１．０Ｖになれば、モニタ信号ＭＯＮ−Ａが基準電圧信号ＶＲＥＦと同じ０．６Ｖになるようにしてフィードバック制御が行われる。
【０１２２】
すなわち、差動アンプ５１２は、モニタ信号ＭＯＮ−Ａが基準電圧信号ＶＲＥＦよりも低い時、ＭＯＮ−ＡがＶＲＥＦ（０．６Ｖ）になるまで、回路Ａの消費電流よりも供給トランジスタ５１４の電流を増やして供給電圧ＶＤＤＭＡを上昇させる。
【０１２３】
逆に、差動アンプ５１２は、モニタ信号ＭＯＮ−Ａが基準電圧信号ＶＲＥＦより高い時、ＭＯＮ−ＡがＶＲＥＦ（０．６Ｖ）になるまで、回路Ａの消費電流よりも供給トランジスタ５１４の電流を減らして供給電圧ＶＤＤＭＡを下降させる。
【０１２４】
ここで、差動アンプ５１２には、デコーダ５１１からの非活性信号ｄｉｓａｂｌｅおよび出力レベル固定信号ｌｖｆｉｘが入力され、ＬＤＯ５１〜５４の供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤと電源電圧ＶＤＤの各電圧値に対応した制御が行われる。
【０１２５】
具体的に、ＬＤＯ５１からの供給電圧ＶＤＤＭＡを１．０Ｖに設定する場合、例えば、回路Ａが最大負荷状態ではない時（ｖｃａ［２］＝０）、すなわち、ＶＤＤ＝１．２Ｖの時は、差動アンプ５１２を活性化する（通常ＬＤＯモード：ｓｗ＝１）。
【０１２６】
また、例えば、回路Ａが最大負荷状態に等しい時（ｖｃａ［２］＝１）、すなわち、ＶＤＤ＝１．０Ｖの時は、差動アンプ５１２を停止（非活性に）して供給トランジスタ５１４を強制的にオンする。
【０１２７】
ここで、供給トランジスタ５１４を強制的にオンするのは、外部電源電圧ＶＤＤと、回路Ａの供給電圧ＶＤＤＭＡの目的とする電圧値が等しいので、電源電圧ＶＤＤを降下することなくそのまま供給電圧ＶＤＤＭＡとして出力するためである。
【０１２８】
さらに、例えば、回路Ａが無負荷状態の場合、すなわち、ＶＤＤＭＡ＝０Ｖの時、差動アンプ５１２を停止して供給トランジスタ５１４を強制的にオフ、或いは、ゲート制御信号ＧＡを『０』に固定する。
【０１２９】
ここで、供給トランジスタ５１４を強制的にオフするのは、内部回路Ａが無負荷状態の時にはその回路Ａに電源を供給しなくてもよいので、供給電圧ＶＤＤＭＡを電源電圧ＶＤＤから遮断して無駄なリーク電力などを削減するためである。なお、他の内部回路Ｂ〜ＤのＬＤＯ５２〜５４も、ＬＤＯ５１と同様である。
【０１３０】
図１２は、図１１に示すＬＤＯにおけるデコーダの一例を説明するための図であり、図１２（ａ）はデコーダ５１１の真理値表を示し、また、図１２（ｂ）は、デコーダ５１１の一例の回路を示す。
【０１３１】
図１２（ｂ）に示されるように、デコーダ５１１は、ＮＯＲゲート５１１１、ＡＮＤゲート５１１２、インバータ５１１３，５１１４、および、ＯＲゲート５１１５，５１１６を有する。
【０１３２】
そして、内部回路Ａの電圧設定レジスタ１３０ａからの３ビットの制御コードｖｃａ［０］，ｖｃａ［１］，ｖｃａ［２］を受け取って、図１２（ａ）に示す真理値表の選択信号ＳＷ，出力レベル固定信号ｌｖｆｉｘおよび非活性信号ｄｉｓａｂｌｅを出力する。
【０１３３】
図１２（ａ）の真理値表において、参照符号Ｘは『０』および『１』のどちらでもよい状態（ドントケア：Don't Care）を示し、また、※を付したｖｃａ［０：２］＝０１１は、現実には存在しないモードである。
【０１３４】
ここで、選択信号ＳＷ＝０は、目的とする供給電圧ＶＤＤＭＡが０．８Ｖの時の可変分圧回路５１３における抵抗Ｒ１，Ｒ２の設定であり、また、ＳＷ＝１は、目的とするＶＤＤＭＡが１．０Ｖの時の可変分圧回路５１３における抵抗Ｒ１，Ｒ２の設定である。
【０１３５】
さらに、出力レベル固定信号ｌｖｆｉｘ＝０は、供給トランジスタ５１４を強制的にオフする設定であり、また、ｌｖｆｉｘ＝１は、供給トランジスタ５１４を強制的にオンする設定である。
【０１３６】
そして、非活性信号ｄｉｓａｂｌｅ＝０は、差動アンプ５１２を活性化する設定であり、また、ｄｉｓａｂｌｅ＝１は、差動アンプ５１２を停止（非活性化）する設定である。前述したｌｖｆｉｘによる出力レベル固定の設定は、差動アンプ停止の設定（ｄｉｓａｂｌｅ＝１）の時に有効にする。
【０１３７】
図１３は、図１１に示すＬＤＯにおける差動アンプの一例を説明するための図である。ここで、図１３（ａ）は、信号ｄｉｓａｂｌｅ，ｌｖｆｉｘ，ＧＡと、差動アンプ５１２の内部制御トランジスタ（５３５；５３２，５４２；５３４，５４５；５３９）のオン／オフ状態を示す。また、図１３（ｂ）は、差動アンプ５１２の一例の具体的な回路を示す。
【０１３８】
まず、図１３（ｂ）に示されるように、差動アンプ５１２は、内部信号生成回路５２０、ｐＭＯＳトランジスタ５３１〜５３９、および、ｎＭＯＳトランジスタ５４０〜５４７を有する。
【０１３９】
内部信号生成回路５２０は、インバータ５２１〜５２４、ＡＮＤゲート５２５およびＯＲゲート５２６を有する。この内部信号生成回路５２０は、デコーダ５１１からの非活性信号ｄｉｓａｂｌｅおよび出力レベル固定信号ｌｖｆｉｘを受け取って、内部信号Ｓｐ，Ｓｎ，Ｓｐｇｎ，Ｓｐｇｐ，Ｓｐｏｐを生成する。
【０１４０】
図１３（ｂ）に示されるように、内部信号生成回路５２０で生成された内部信号Ｓｐはトランジスタ５３２のゲートに供給され、信号Ｓｎはトランジスタ５３５および５４２のゲートに供給され、そして、信号Ｓｐｇｎはトランジスタ５４５のゲートに供給される。
【０１４１】
さらに、内部信号Ｓｐｇｐはトランジスタ５３４のゲートに供給され、また、信号Ｓｐｏｐはトランジスタ５３９のゲートに供給される。そして、基準電圧信号ＶＲＥＦおよび可変分圧回路５１３からのモニタ信号ＭＯＮ−Ａは、差動対トランジスタ５３７および５３８のゲートに供給されている。
【０１４２】
なお、図１３（ｂ）において、参照符号ｂｉａｓ０は、固定の低電位電源電圧ＶＳＳ（０Ｖ）を示し、また、ｂｉａｓ１は、固定の高電位電源電圧ＶＤＤ（１．２Ｖ）を示す。
【０１４３】
ここで、図１３（ａ）から明らかなように、信号Ｓｎは、信号Ｓｐの反転論理の信号で非活性信号ｄｉｓａｂｌｅと同じ論理の信号であり、また、信号ｐｇｐは、信号ｐｇｎの反転論理の信号となっている。
【０１４４】
図１３（ａ）は、図１３（ｂ）に示す差動アンプ５１２における、内部信号Ｓｐ，Ｓｎ，Ｓｐｇｎ，Ｓｐｇｐ，Ｓｐｏｐにより制御されるトランジスタ５３２，５３５，５４２，５４５，５３４，５３９のオン／オフ動作を示している。
【０１４５】
すなわち、図１３（ａ）に示されるように、まず、非活性信号ｄｉｓａｂｌｅ＝０の時、トランジスタ５３５がオンし、トランジスタ５３２，５４２がオフして差動アンプ５１２は活性化される。さらに、供給トランジスタ５１４のゲート制御信号ＧＡを強制固定するためのトランジスタ５３４，５４５，５３９がオフし、通常動作モード（ＬＤＯモード）に設定される。この通常モード時は、通常の差動アンプとして動作し、ｌｖｆｉｘの値は関わらない。
【０１４６】
一方、非活性信号ｄｉｓａｂｌｅ＝１の時、トランジスタ５３５がオフし、トランジスタ５３２，５４２がオンして差動アンプ５１２は非活性化（停止）される。そして、出力レベル固定信号ｌｖｆｉｘの値によって、ゲート制御信号ＧＡを強制的に『０』固定とするか、或いは、強制的に『１』固定とするかを決める。
【０１４７】
すなわち、出力レベル固定信号ｌｖｆｉｘ＝１の時、トランジスタ５３４，５４５がオフしてトランジスタ５３９がオンし、ゲート制御信号ＧＡは強制的に『０』（低レベル）固定とされる。これにより、信号ＧＡにより制御されるｐＭＯＳトランジスタの供給トランジスタ５１４は、強制的にオン状態となる。
【０１４８】
また、出力レベル固定信号ｌｖｆｉｘ＝０の時、トランジスタ５３４，５４５がオンしてトランジスタ５３９がオフし、ゲート制御信号ＧＡは強制的に『１』（高レベル）固定とされ、信号ＧＡにより制御される供給トランジスタ５１４は強制的にオフ状態となる。
【０１４９】
なお、図１３に示す差動アンプ５１２は、単なる例であり、様々なものを適用することができるのはいうまでもない。
【０１５０】
図１４は、図１１に示すＬＤＯにおける可変分圧回路の一例を説明するための図であり、図１４（ａ）は、可変分圧回路５１３の一例を示す回路図であり、また、図１４（ｂ）は分圧比切換スイッチＳＷ１，ＳＷ２のオン／オフ動作を示す図である。
【０１５１】
なお、図１４（ｂ）において、※ＶＤＤＭＡは、内部回路Ａの供給電圧が０．８Ｖおよび１．０Ｖの状態を示しているが、それらの場合、モニタ信号ＭＯＮ−Ａの電圧は、いずれも基準電圧ＶＲＥＦと同じ０．６Ｖになる。
【０１５２】
まず、図１４（ａ）に示されるように、可変分圧回路５１３は、インバータ５５０、抵抗５５２，５５２，５５３、および、スイッチＳＷ０，ＳＷ１を有する。
【０１５３】
スイッチＳＷ１は、選択信号ＳＷにより制御され、また、スイッチＳＷ０は、信号ＳＷをインバータ５５０で反転した信号により制御される。従って、スイッチＳＷ０とＳＷ１は、信号ＳＷに従って逆相でオン／オフ動作することになる。
【０１５４】
すなわち、図１４（ｂ）に示されるように、信号ＳＷ＝０の時、スイッチＳＷ０はオンしてスイッチＳＷ１はオフする。これにより、モニタ信号ＭＯＮ−Ａは、抵抗５５１による２５ｋΩと、直列接続された抵抗５５２および５５３による７５ｋΩの接続ノードから取り出される。
【０１５５】
これにより、目的とする内部回路Ａに対する供給電圧ＶＤＤＭＡが０．８Ｖのときに、モニタ信号ＭＯＮ−Ａが０．６Ｖとなるように設定される。
【０１５６】
そして、モニタ信号ＭＯＮ−Ａの電圧値が０．６Ｖとなるように、差動アンプ５１２および供給トランジスタ５１４による制御が行われるため、供給電圧ＶＤＤＭＡは、０．８Ｖとなるように制御されることになる。
【０１５７】
一方、信号ＳＷ＝１の時、スイッチＳＷ０はオフしてスイッチＳＷ１はオンする。これにより、モニタ信号ＭＯＮ−Ａは、直列接続された抵抗５５１および５５２による４０ｋΩと、抵抗５５３による６０ｋΩの接続ノードから取り出される。
【０１５８】
すなわち、信号ＳＷ＝０の時とはモニタ信号ＭＯＮ−Ａを生成する抵抗の分圧比を変化させて、目的とする内部回路Ａに対する供給電圧ＶＤＤＭＡが１．０Ｖのときに、モニタ信号ＭＯＮ−Ａが０．６Ｖとなるように設定される。
【０１５９】
そして、モニタ信号ＭＯＮ−Ａの電圧値が０．６Ｖとなるように、差動アンプ５１２および供給トランジスタ５１４による制御が行われるため、供給電圧ＶＤＤＭＡは、１．０Ｖとなるように制御されることになる。
【０１６０】
すなわち、図１４（ａ）の可変分圧回路５１３は、選択信号ＳＷを『０』とすることにより供給電圧ＶＤＤＭＡを０．８Ｖとし、また、選択信号ＳＷを『１』とすることにより供給電圧ＶＤＤＭＡを１．０Ｖとすることができる。
【０１６１】
なお、図１１〜１４では、内部回路Ａに対するＬＤＯ５１を例として説明したが、内部回路Ｂ〜Ｄに対するＬＤＯ５２〜５４も同様とすることができるのはもちろんである。
【０１６２】
図１５〜図１７は、第２実施例の半導体装置の動作の一例を説明するための図であり、内部回路ＡのＬＤＯ５１の内部動作に注目して説明するものである。
【０１６３】
ここで、図１５は回路Ａ以外の回路Ｂ〜Ｄによる最大負荷状態が『３（高負荷）』の場合を示し、図１６は『２（中負荷）』の場合を示し、そして、図１７は『１（低負荷）』）の場合を示している。
【０１６４】
まず、図１５に示されるように、内部回路Ｂ〜Ｄによる最大負荷状態が『３（高負荷）』の場合、すなわち、最大負荷状態レジスタ１４１の出力（ＭＡＸ）が常に『３（高負荷）』となっている場合、状態変化検知回路１２１は、出力『０』を維持する。すなわち、状態変化検知回路１２１は、パルス信号を出力せず、外部電圧設定回路１２２は非動作状態（ＮＯＰ）のままとなり、ＶＤＤ＝１．２Ｖを維持する。
【０１６５】
従って、期間Ｔ３１１〜Ｔ３１５において、回路Ａの負荷状態レジスタ１４０ａの出力が『１』→『０』→『２』→『３』→『１』と変化すると、制御コードｖｃａ［２：０］は、００１→０００→０１０→１１１→００１と変化する。
【０１６６】
さらに、制御コードｖｃａ［２：０］は、デコーダ５１１によって信号ｄｉｓａｂｌｅ，ｌｖｆｉｘ，ｓｗに変換され、前述した制御が行われる。具体的に、例えば、期間Ｔ３１２において、非活性信号ｄｉｓａｂｌｅ＝１で出力レベル固定信号ｌｖｆｉｘ＝０となって、供給トランジスタ５１４は強制的にオフされる。
【０１６７】
また、例えば、期間Ｔ３１４において、非活性信号ｄｉｓａｂｌｅ＝１で出力レベル固定信号ｌｖｆｉｘ＝１となって、供給トランジスタ５１４は強制的にオンされ、１．２Ｖの電源電圧ＶＤＤがそのまま供給電圧ＶＤＤＭＡとしてＬＤＯ５１から出力される。なお、他の期間Ｔ３１１，Ｔ３１３およびＴ３１５において、ＬＤＯ５１は通常のレギュレータとしての動作を行う。
【０１６８】
次に、図１６に示されるように、回路Ｂ〜Ｄによる最大負荷状態が『２（中負荷）』の場合、状態変化検知回路１２１は、回路Ａの負荷状態が『３（高負荷）』となる期間の前後でパルス信号を出力する。すなわち、状態変化検知回路１２１は、期間Ｔ３２４およびＴ３２５の最初でパルス信号を出力する。
【０１６９】
そして、外部電圧設定回路１２２は、期間Ｔ３２４で外部のＤＣ−ＤＣコンバータ２に対して１．２Ｖを設定する制御信号Ｅｘｔｃｎｔを出力し、また、期間Ｔ３２５でＤＣ−ＤＣコンバータ２に対して１．０Ｖを設定する信号Ｅｘｔｃｎｔを出力する。
【０１７０】
従って、期間Ｔ３２１〜Ｔ３２５において、回路Ａの負荷状態レジスタ１４０ａの出力が『１』→『０』→『２』→『３』→『１』と変化すると、最大負荷状態レジスタ１４１の出力（ＭＡＸ）は、『２』→『２』→『２』→『３』→『２』と変化する。さらに、制御コードｖｃａ［２：０］は、００１→０００→１１０→１１１→００１と変化する。
【０１７１】
そして、例えば、期間Ｔ３２２において、非活性信号ｄｉｓａｂｌｅ＝１で出力レベル固定信号ｌｖｆｉｘ＝０となって、供給トランジスタ５１４は強制的にオフされる。
【０１７２】
また、例えば、期間Ｔ３２３およびＴ３２４において、非活性信号ｄｉｓａｂｌｅ＝１で出力レベル固定信号ｌｖｆｉｘ＝１となって、供給トランジスタ５１４は強制的にオンされる。
【０１７３】
ここで、期間Ｔ３２３では、１．０Ｖの電源電圧ＶＤＤがそのまま供給電圧ＶＤＤＭＡとしてＬＤＯ５１から出力され、また、期間Ｔ３２４では、１．２Ｖの電源電圧ＶＤＤがそのまま供給電圧ＶＤＤＭＡとしてＬＤＯ５１から出力される。なお、他の期間Ｔ３２１およびＴ３２５において、ＬＤＯ５１は通常のレギュレータとしての動作を行う。
【０１７４】
これにより、例えば、期間Ｔ３２３では、１．０Ｖの電源電圧ＶＤＤをそのまま供給電圧ＶＤＤＭＡとして出力し、また、期間Ｔ３２１およびＴ３２５では１．０Ｖの電源電圧ＶＤＤから供給電圧を生成することで、消費電力を低減することができる。
【０１７５】
すなわち、例えば、１．２Ｖの固定の電源電圧ＶＤＤを使用して各負荷状態に応じた内部回路Ａの供給電圧ＶＤＤＭＡを出力する場合よりも、消費電力を低減することが可能になる。
【０１７６】
さらに、図１７に示されるように、回路Ｂ〜Ｄによる最大負荷状態が『１（低負荷）』の場合、状態変化検知回路１２１は、回路Ａの負荷状態が『１（低負荷）』または『０（無負荷）』を維持する以外の期間の前後でパルス信号を出力する。すなわち、状態変化検知回路１２１は、期間Ｔ３３３，Ｔ３３４およびＴ３３５の最初でパルス信号を出力する。
【０１７７】
そして、外部電圧設定回路１２２は、期間Ｔ３３３で外部のＤＣ−ＤＣコンバータ２に対して１．０Ｖを設定する制御信号Ｅｘｔｃｎｔを出力し、また、期間Ｔ３３４でＤＣ−ＤＣコンバータ２に対して１．２Ｖを設定する信号Ｅｘｔｃｎｔを出力する。さらに、外部電圧設定回路１２２は、期間Ｔ３３５で外部のＤＣ−ＤＣコンバータ２に対して０．８Ｖを設定する制御信号Ｅｘｔｃｎｔを出力する。
【０１７８】
従って、期間Ｔ３３１〜Ｔ３３５において、回路Ａの負荷状態レジスタ１４０ａの出力が『１』→『０』→『２』→『３』→『１』と変化すると、最大負荷状態レジスタ１４１の出力（ＭＡＸ）は、『１』→『１』→『２』→『３』→『１』と変化する。さらに、制御コードｖｃａ［２：０］は、１０１→０００→１１０→１１１→１０１と変化する。
【０１７９】
そして、例えば、期間Ｔ３３２において、非活性信号ｄｉｓａｂｌｅ＝１で出力レベル固定信号ｌｖｆｉｘ＝０となって、供給トランジスタ５１４は強制的にオフされる。
【０１８０】
また、例えば、期間Ｔ３３１，Ｔ３３３，Ｔ３３４およびＴ３３５において、非活性信号ｄｉｓａｂｌｅ＝１で出力レベル固定信号ｌｖｆｉｘ＝１となって、供給トランジスタ５１４は強制的にオンされる。
【０１８１】
ここで、期間Ｔ３３１およびＴ３３５では、０．８Ｖの電源電圧ＶＤＤがそのまま供給電圧ＶＤＤＭＡとしてＬＤＯ５１から出力され、また、期間Ｔ３３３では、１．０Ｖの電源電圧ＶＤＤがそのまま供給電圧ＶＤＤＭＡとしてＬＤＯ５１から出力される。さらに、期間Ｔ３３４では、１．２Ｖの電源電圧ＶＤＤがそのまま供給電圧ＶＤＤＭＡとしてＬＤＯ５１から出力される。
【０１８２】
そして、例えば、期間Ｔ３３１およびＴ３３５では、０．８Ｖの電源電圧ＶＤＤをそのまま供給電圧ＶＤＤＭＡとして出力し、また、期間Ｔ３３３では、１．０Ｖの電源電圧ＶＤＤをそのまま供給電圧ＶＤＤＭＡとして出力する。
【０１８３】
これにより、例えば、１．２Ｖの固定の電源電圧ＶＤＤを使用して各負荷状態に応じた内部回路Ａの供給電圧ＶＤＤＭＡを出力する場合よりも、消費電力を低減することが可能になる。なお、回路Ａ以外の回路Ｂ〜ＤのＬＤＯ５２〜５４に関しても同様である。
【０１８４】
このように、本第２実施例の半導体装置によれば、外部に設けるＤＣ−ＤＣコンバータは１個でよいため大幅なコストの増加を招くことなく、消費電力を低減することが可能になる。
【０１８５】
図１８は、第３実施例の半導体装置のシステムを示すブロック図であり、また、図１９は、図１８に示す半導体装置における負荷モードの設定例を説明するための図である。
【０１８６】
まず、図１８と前述した図６との比較から明らかなように、本第３実施例の半導体装置は、負荷モード信号ＬｍｏｄｅをＬＳＩ１の外部から順次与えるのではなく、例えば、内部回路Ａから与えるようになっている。
【０１８７】
すなわち、回路Ａは、ユーザインターフェースとの情報交換を行って全体の仕事量を分析し、各回路（回路Ａを含めた回路Ａ〜Ｄ）にデータ処理量を割り付ける管理者（マスタ）の役割を担わせる。
【０１８８】
例えば、アプリケションに対応した所定の処理をＬＳＩ１に実行させる場合、例えば、その所定の処理を実行する各回路Ａ〜Ｄの負荷状態が予め分かっていることがある。そのような場合、例えば、回路Ａ〜Ｄの負荷状態の時間的な情報を回路Ａに与えておく。
【０１８９】
具体的に、例えば、図１９に示されるような負荷モード信号Ｌｍｏｄｅおよびスケジュール信号（情報）Ｓｃｈｅｄｕｌｅを、処理サイクルタイムＴごとにユーザインターフェースを介して内部回路Ａに与える。
【０１９０】
回路Ａは、例えば、図１９に示すような回路Ａ〜Ｄの負荷モード信号Ｌｍｏｄｅの時系列情報（ｓｃｈｅｄｕｌｅ）を、処理サイクルタイムＴ単位で予め作成し、該当する処理サイクルが実際に始まる前にＰＭＵ１１’（負荷情報設定比較部１４’）に供給する。
【０１９１】
なお、前述した図６に示す第２実施例では、第３実施例における内部回路Ａの役割を、例えば、ＬＳＩ１の外部に設けられたシステムマイコンが担い、そのシステムマイコンから負荷モード信号Ｌｍｏｄｅが順次供給されている。
【０１９２】
さらに、本第３実施例の半導体装置は、ＰＭＵ１１’が最短期間制約部１５を有している。この最短期間制約部１５は、スケジュールされた状態変化予定に対して、電源制御の制限を与えるためのものである。
【０１９３】
すなわち、ＬＳＩ１の外部に設けられたＤＣ−ＤＣコンバータ２による電源電圧ＶＤＤの制御を、最短期間Ｔｍｉｎと比較して制御することにより、消費電力の無駄をさらに低減するようにしたものである。なお、詳細は、図２１および図２２等を参照して詳述する。
【０１９４】
なお、例えば、前述した図６に示す負荷モード信号Ｌｍｏｄｅを外部から供給する第２実施例の半導体装置に対して、ＰＭＵ１１に最短期間制約部１５を設けることもできるのはいうまでもない。
【０１９５】
図２０は、図１８に示す半導体装置のＰＭＵにおける負荷状態設定比較部１４’の一例を示すブロック図である。
【０１９６】
図２０と前述した図７（ｂ）との比較から明らかなように、本第３実施例における負荷状態設定比較部１４’は、第２実施例における負荷状態設定比較部１４に対して、さらに、出力制御部１４３、最大負荷状態補正部１４４、および、タイマ１４５を有する。
【０１９７】
回路Ａ〜Ｄの負荷状態レジスタ１４０ａ’〜１４０ｄ’には、上述したように、回路Ａからの負荷モード信号Ｌｍｏｄｅおよびスケジュール信号Ｓｃｈｅｄｕｌｅが供給される。すなわち、負荷状態レジスタ１４０ａ’〜１４０ｄ’には、図１９の上部のような負荷状態のスケジュールが格納されることになる。
【０１９８】
負荷状態レジスタ１４０ａ’〜１４０ｄ’の出力には、出力制御部１４３が設けられ、タイマ１４５からの時間情報に応じた回路Ａ〜Ｄの負荷状態を、内部電源制御部１３へ信号ＳＳ２として出力する。
【０１９９】
負荷状態比較器１４２’は、負荷状態レジスタ１４０ａ’〜１４０ｄ’の情報から最大負荷状態のスケジュール情報を生成し、信号ＭＡＸ−ｐｒｅとして最大負荷状態補正部１４４に出力する。
【０２００】
最大負荷状態補正部１４４は、最短期間制約記憶部１５からの最短期間情報Ｔｍｉｎを受け取って、信号ＭＡＸ−ｐｒｅに補正を加えて最大負荷状態レジスタ１４１’に出力する。最大負荷状態レジスタ１４１’は、タイマ１４５からの時間情報を受け取って格納し、その出力を信号ＳＳ１として外部電源制御部１２へ出力する。
【０２０１】
図２１は、図２０に示す負荷状態設定比較部１４’における最大負荷状態補正部１４４の動作の一例を説明するための図である。
【０２０２】
ここで、図２１（ａ）は、期間Ｔ４１〜Ｔ４３において、信号（状態）ＭＡＸ−ｐｒｅが『２（中負荷）』→『１（低負荷）』→『３（高負荷）』と変化する場合を示す。また、図２１（ｂ）は、期間Ｔ４４〜Ｔ４６において、信号ＭＡＸ−ｐｒｅが『３（高負荷）』→『１（低負荷）』→『２（中負荷）』と変化する場合を示す。
【０２０３】
図２１（ａ）および図２１（ｂ）に示されるように、最大負荷状態補正部１４４は、信号ＭＡＸ−ｐｒｅにおいて、高い負荷状態に挟まれた低い負荷状態の時間帯Ｔｓｐａｒｅが存在する場合、その時間帯が所定の期間Ｔｍｉｎより長いか否かで制御を変化させる。
【０２０４】
具体的に、高い負荷状態に挟まれた低い負荷状態の時間帯Ｔｓｐａｒｅが、所定の期間（最短期間）Ｔｍｉｎよりも長い（Ｔｓｐａｒｅ＞Ｔｍｉｎ）とき、外部のＤＣ−ＤＣコンバータ２による電源電圧ＶＤＤの制御をそのまま実行する。
【０２０５】
すなわち、Ｔｓｐａｒｅ＞Ｔｍｉｎのとき、最大負荷状態補正部１４４は、負荷状態比較器１４２’からの信号ＭＡＸ−ｐｒｅを、最大負荷状態ＭＡＸとして最大負荷状態レジスタ１４１’に出力して格納する。これにより、ＤＣ−ＤＣコンバータ２は、最大負荷状態ＭＡＸ（ＭＡＸ−ｐｒｅ）に従って制御される。
【０２０６】
一方、高い負荷状態に挟まれた低い負荷状態の時間帯Ｔｓｐａｒｅが、最短期間Ｔｍｉｎよりも長くない（Ｔｓｐａｒｅ≦Ｔｍｉｎ）とき、ＤＣ−ＤＣコンバータ２は、通常の制御とは異なる制御が行われる。
【０２０７】
すなわち、Ｔｓｐａｒｅ≦Ｔｍｉｎのとき、最大負荷状態補正部１４４は、負荷状態比較器１４２’からの信号ＭＡＸ−ｐｒｅを、その時間的に前後する２つ負荷状態を示す信号のうちで低い方の負荷状態の信号に補正する。
【０２０８】
具体的に、図２１（ａ）では、『１（低負荷）』の負荷状態に変化させるべき期間Ｔ４２（ＶＤＤ＝０．８Ｖ）は、直前の期間Ｔ４１の『２（中負荷）』の負荷状態（ＶＤＤ＝１．０Ｖ）を維持するように制御される。
【０２０９】
また、図２１（ｂ）では、『１（低負荷）』の負荷状態に変化させるべき期間Ｔ４５（ＶＤＤ＝０．８Ｖ）は、直後の期間Ｔ４６の『２（中負荷）』の負荷状態（ＶＤＤ＝１．０Ｖ）に、期間Ｔ４６よりも早いタイミングの期間Ｔ４５で変化するように制御される。
【０２１０】
図２２は、第３実施例の半導体装置における電圧降下および電圧上昇の動作による削減／損失電力を説明するための図である。
【０２１１】
ここで、図２２（ａ）は、本第３実施例のＬＳＩ１を、外部に設けたＤＣ−ＤＣコンバータ２、インダクタ３およびキャパシタ４と共に示すものであり、図２２（ｂ）は消費電力の様子を示すものである。
【０２１２】
なお、図２２（ｂ）において、参照符号Ｅｒは、電源電圧ＶＤＤを下げて動作させることにより削減できる削減電力を示し、また、Ｅｍは、電源電圧ＶＤＤの電圧上昇動作によって増加してしまう損失電力（キャパシタ４を再充電するため）を示す。
【０２１３】
すなわち、例えば、ＬＳＩ１の外部に設けたＤＣ−ＤＣコンバータ２により電源電圧ＶＤＤを生成する場合、その電源電圧のレベルを安定させるために大きな平滑化容量（キャパシタ３）Ｃｐを搭載することが多い。
【０２１４】
そのため、例えば、電源電圧ＶＤＤの下降・上昇動作を繰り返すことによって損失するエネルギー（損失電力）Ｅｍが存在する。その動作１回あたりの損失電力Ｅｍは、次の（式１）のように表される。ここで、Ｖは、電源電圧ＶＤＤの下降前と上昇前の電圧値の差分である。
Ｅｍ＝Ｃｐ＊Ｖ2 （式１）
【０２１５】
従って、損失電力Ｅｍは、キャパシタ４の容量Ｃｐが大きくなればなるほど、大きくなる。従って、電源電圧ＶＤＤの下降・上昇動作を行う際には、損失電力Ｅｍよりも大きなエネルギー利得（削減電力Ｅｒ：Ｅｒ＞Ｅｍ）が無ければならないことになる。
【０２１６】
すなわち、Ｅｒ＜Ｅｍでは、電源電圧ＶＤＤを下降させずに高いまま維持した方が電力的に得する。なお、削減電力（エネルギー利得）Ｅｒは、電源電圧ＶＤＤを下降させた状態で回路動作させることによる利得に相当する。
【０２１７】
このＥｒは、上記のＥｍの計算に使用したＶと、回路動作率α、回路負荷容量ＣL、動作周波数ｆ、および、電圧を下降した状態で使える時間Ｔｌｏｗを使って、次の（式１）のように表される。
Ｅｒ＝α＊ＣL＊ｆ＊Ｔｌｏｗ＊Ｖ2 （式２）
【０２１８】
ゆえに、電圧下降・上昇を行うことによって電力が得する条件は、Ｅｒ＞Ｅｍなので、前述したパラメータを使用すると、次の（式３）のようになる。
Ｔｌｏｗ＞Ｃｐ／（α＊ＣL＊ｆ） （式３）
【０２１９】
すなわち、電圧下降して回路動作できる期間（Ｔｌｏｗ）がＣｐ／（α＊ＣL＊ｆ）以上ないと、電圧下降させない方が電力的に得することになる。
【０２２０】
従って、前述した図２０における最大状態補正部１４４は、電圧を落として回路を使える時間（図２１におけるＴｓｐａｒｅ）が、電力損得の視点で十分かどうかを判断してＤＣ−ＤＣコンバータ２に電圧下降させるかどうかを決めるものである。
【０２２１】
そのため、最大状態補正部１４４で判断基準として使用する最短期間Ｔｍｉｎとしては、Ｃｐ／（α＊ＣL＊ｆ）の値に、電圧下降・上昇にかかる期間（Ｔｕｐ，Ｔｄｏｗｎ）を加算した値に設定するのが好ましい。
【０２２２】
図２３および図２４は、第３実施例の半導体装置の動作の一例を説明するための図である。ここで、図２３および図２４は、前述した第２実施例に関する図９および図１０に対応するものであり、上述した負荷状態が『１（低負荷）』におけるＴｓｐａｒｅとＴｍｉｎの大小関係による制御を加えたものに相当する。
【０２２３】
すなわち、図２３および図２４において、負荷状態が『１（低負荷）』の期間Ｔ５３では、Ｔｓｐａｒｅ≦Ｔｍｉｎとなっており、また、負荷状態が『１（低負荷）』の期間Ｔ５５では、Ｔｓｐａｒｅ＞Ｔｍｉｎとなっている。
【０２２４】
従って、『１（低負荷）』の負荷状態に変化させるべき期間Ｔ５３（ＶＤＤ＝０．８Ｖ）は、Ｔｓｐａｒｅ≦Ｔｍｉｎなので、直前の期間Ｔ５２（或いは、直後の期間Ｔ５４）の『２（中負荷）』の負荷状態（ＶＤＤ＝１．０Ｖ）を維持するように制御される。
【０２２５】
ここで、図２３および図２４に示されるように、期間Ｔ５３では、最大負荷状態レジスタ１４１’に格納される値（最大負荷状態）ＭＡＸは、その期間Ｔ５３の信号ＭＡＸ−ｐｒｅではなく、例えば、直前の期間Ｔ５２のＭＡＸ−ｐｒｅと同じ値になっている。
【０２２６】
一方、『１（低負荷）』の負荷状態に変化させるべき期間Ｔ５５（ＶＤＤ＝０．８Ｖ）は、Ｔｓｐａｒｅ＞Ｔｍｉｎなので、そのまま『１（低負荷）』の負荷状態（ＶＤＤ＝０．８Ｖ）になるように制御される。すなわち、最大負荷状態レジスタ１４１’に格納される値ＭＡＸは、その期間Ｔ５５の信号ＭＡＸ−ｐｒｅの値そのものとなる。
【０２２７】
このように、本第３実施例の半導体装置によれば、最大負荷状態補正部１４４によって、負荷状態比較器１４２’からの信号ＭＡＸ−ｐｒｅに対する最大負荷補正処理を行い、その補正された値を最大負荷状態レジスタ１４１’に格納するようになっている。
【０２２８】
なお、状態変化検知回路１２１および外部電圧設定回路１２２による外部電源制御部１２の処理、並びに、回路Ａ〜Ｄの電圧設定レジスタ１３０ａ〜１３０ｄ等による内部電源制御部１３の処理は、前述したのと同様なので、その説明は省略する。
【０２２９】
すなわち、図１８に示す第３実施例の半導体装置に対しても、例えば、図８を参照して説明した外部電源制御部１２および内部電源制御部１３、並びに、図１１〜図１４を参照して説明したＬＤＯ５１〜５４をそのまま適用することができる。
【０２３０】
このように、本第３実施例の半導体装置によれば、前述した第１および第２実施例の半導体装置に加えて、より効果的な消費電力の低減を行うことが可能になる。
【０２３１】
なお、以上では、負荷状態（供給電圧の電圧値）が『３』〜『０』で動作する４つの内部回路Ａ〜Ｄを備える半導体装置（ＬＳＩ）１を例として説明したが、これらは、様々に変化され得るのはいうまでもない。
【０２３２】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
複数の内部回路と、
外部から印加される電源電圧を降下して、前記複数の内部回路へ供給する供給電圧を生成する複数の降圧回路と、
前記複数の降圧回路により生成される前記複数の供給電圧の電圧値の組み合わせ状態に従って、前記電源電圧の電圧値を変更する電源管理部と、を有することを特徴とする半導体装置。
【０２３３】
（付記２）
付記１に記載の半導体装置において、
前記各降圧回路は、対応する前記各内部回路に対して前記各供給電圧を供給し、前記電源管理部からの制御信号に従って当該各内部回路の負荷状態に適した電圧値の供給電圧を生成するレギュレータであることを特徴とする半導体装置。
【０２３４】
（付記３）
付記２に記載の半導体装置において、
前記電源管理部は、前記電源電圧の電圧値を、前記複数の供給電圧のうちで最も高い電圧値の最高供給電圧に従って変更することを特徴とする半導体装置。
【０２３５】
（付記４）
付記３に記載の半導体装置において、
前記電源電圧は、ＤＣ−ＤＣコンバータの出力電圧であり、
前記電源管理部は、前記電源電圧を前記最高供給電圧と同じ電圧値となるように、前記ＤＣ−ＤＣコンバータを制御することを特徴とする半導体装置。
【０２３６】
（付記５）
付記４に記載の半導体装置において、
前記各レギュレータは、
前記電源電圧が印加され、当該レギュレータに対応する前記内部回路に対して供給電圧を供給する供給トランジスタと、
前記供給電圧から得られたモニタ信号の電圧と基準電圧を比較して前記供給トランジスタを制御する差動アンプと、を有することを特徴とする半導体装置。
【０２３７】
（付記６）
付記５に記載の半導体装置において、前記差動アンプは、
該差動アンプを有する当該レギュレータによる供給電圧が前記最高供給電圧の時、前記供給トランジスタの駆動電流を最大となるように制御することを特徴とする半導体装置。
【０２３８】
（付記７）
付記５に記載の半導体装置において、前記差動アンプは、
該差動アンプを有する当該レギュレータに対応する前記内部回路が無負荷状態の時、前記供給トランジスタの駆動電流を遮断するように制御することを特徴とする半導体装置。
【０２３９】
（付記８）
付記６または７に記載の半導体装置において、
前記差動アンプは、前記供給トランジスタの駆動電流を最大となるように、或いは、遮断するように制御する時、当該差動アンプにおける前記モニタ信号の電圧と前記基準電圧を比較する動作を停止することを特徴とする半導体装置。
【０２４０】
（付記９）
付記１〜８のいずれか１項に記載の半導体装置において、
前記電源管理部は、前記電源電圧の電圧値を変更する際、当該電源電圧が同じ電圧値となる期間が所定の期間より短く、当該電源電圧の変更により消費電力の損失が生じると予め判断できる場合には、前記電源電圧の電圧値を維持することを特徴とする半導体装置。
【０２４１】
（付記１０）
付記９に記載の半導体装置において、
前記電源管理部は、第１期間における前記電源電圧の第１電圧値が、その直前の第２期間の第２電圧値およびその直後の第３期間の第３電圧値よりも低く、かつ、前記第１期間が所定の期間よりも短いと予め判断できる場合には、前記第１電圧値を、前記第２電圧値および前記第３電圧値のうちで低い方の電圧値に一致させることを特徴とする半導体装置。
【０２４２】
（付記１１）
付記１０に記載の半導体装置において、
前記電源管理部は、前記第１の期間が前記所定の期間よりも長い場合には、前記第１期間における前記電源電圧を前記第１電圧値に変更することを特徴とする半導体装置。
【０２４３】
（付記１２）
付記１０または１１に記載の半導体装置において、
前記所定の期間は、
前記第２電圧値の前記電源電圧を、前記第１電圧値に変更したときに低減される削減電力と、
前記第１電圧値の前記電源電圧を、前記第３電圧値に変更するときに消費される損失電力を比較して決められることを特徴とする半導体装置。
【０２４４】
（付記１３）
付記１２に記載の半導体装置において、
前記所定の期間は、さらに、前記電源電圧を下降および上昇するのにかかる期間も考慮して決められることを特徴とする半導体装置。
【０２４５】
（付記１４）
付記１〜１３のいずれか１項に記載の半導体装置において、
前記電源管理部は、前記複数の内部回路の負荷モードを外部から受け取ることを特徴とする半導体装置。
【０２４６】
（付記１５）
付記１〜１３のいずれか１項に記載の半導体装置において、
前記複数の内部回路の負荷モードは、所定の処理サイクルタイムごとに、前記複数の内部回路における第１内部回路に対してスケジュール情報と共に供給され、
前記電源管理部は、前記第１内部回路から、前記複数の内部回路の負荷モードおよび前記スケジュール情報を受け取ることを特徴とする半導体装置。
【符号の説明】
【０２４７】
１，１０１，２０１，３０１，４０１ 半導体装置（ＬＳＩ）
２，３２１〜３２４，４２０ 外部電源回路（ＤＣ−ＤＣコンバータ）
３，３３１〜３３４，４３０ インダクタ
４，４４０，３４１〜３４４ キャパシタ
１１，１１’，１１１，２１１，３１１，４１１ 電力管理ユニット（ＰＭＵ）
１２ 外部電源制御部
１３ 内部電源制御部
１４，１４’ 負荷状態設定比較部
１５ 最短期間制約記憶部
５１〜５４，４５１〜４５４ 降圧回路（ＬＤＯ）
１２１ 状態変化検知回路
１２２ 外部電圧設定回路
１４０ａ〜１４０ｄ，１４０ａ’〜１４０ｄ’ 負荷状態レジスタ
１４１，１４１’ 最大負荷状態レジスタ
１４２，１４２’ 負荷状態比較器
１４３ 出力制御部
１４４ 最大負荷状態補正部
１４５ タイマ
【技術分野】
【０００１】
この出願で言及する実施例は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の製造技術の進歩に伴って回路の集積度が向上し、また、同一の半導体チップ（半導体装置）に対して複数の回路が搭載されるようになってきている。
【０００３】
一方、半導体装置（ＬＳＩ）は、携帯電話等の電池駆動される電子機器に幅広く使用され、また、近年の省エネの推進によって、半導体装置の消費電力は、より一層の低減が望まれている。
【０００４】
すなわち、近年のＬＳＩの低消費電力化の要求に伴って、負荷が軽くなった回路に対して積極的に動作周波数（クロック周波数）を下げることによって消費電力を低減させる技術が利用されている。
【０００５】
また、ＬＳＩにおける回路ブロック毎の負荷に応じて、それぞれの回路ブロックに対する供給電圧を下げるという技術（Dynamic Voltage and Frequency Scaling：ＤＶＦＳ）も採用され始めてきている。
【０００６】
さらに、半導体装置内部における複数の回路に対して、外部から投入された電源電圧を降圧して印加する降圧回路（ＬＤＯ：Low Drop Output regulator）を搭載した半導体装置も提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２３５２２３号公報
【特許文献２】特開２００４−００５６７０号公報
【特許文献３】特表２００１−５１７３３２号公報
【非特許文献】
【０００８】
【非特許文献１】H. Mair, et al., "A 65-nm Mobile Multimedia Applications Processor with an Adaptive Power Management Scheme to Compensate for Variations," Symposium on VLSI Circuits Digest Technical Papers, Paper 21-5, pp.224-225, June, 2007
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、近年、ＬＳＩの低消費電力化として様々な技術が提案され、それなりの効果が得られている。しかしながら、例えば、各回路ブロックに対してそれぞれＤＣ−ＤＣコンバータを設けて電源電圧の制御を行うと、コストの大幅な増加を招くことになる。
【００１０】
また、各回路ブロックの負荷に応じて供給電圧の電圧値やクロック周波数を制御するようにしたＬＳＩにおいても、より一層の消費電力の低減が求められている。
【課題を解決するための手段】
【００１１】
一実施形態の回路設計の検証方法によれば、複数の内部回路と、複数の降圧回路と、電源管理部と、を有することを特徴とする半導体装置が提供される。
【００１２】
前記複数の降圧回路は、外部から印加される電源電圧を降下して、前記複数の内部回路へ供給する供給電圧を生成する。また、前記電源管理部は、前記複数の降圧回路により生成される前記複数の供給電圧の電圧値の組み合わせ状態に従って、前記電源電圧の電圧値を変更する。
【発明の効果】
【００１３】
開示の半導体装置は、大幅なコストの増加を招くことなく、消費電力を低減することができるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】ＤＶＦＳ技術の概要を説明するための図である。
【図２】ＤＶＦＳ制御を実現する半導体装置の一例を説明するための図である。
【図３】ＤＶＦＳ制御を実現する半導体装置における課題を説明するための図である。
【図４】第１実施例の半導体装置を示すブロック図である。
【図５】図４に示す半導体装置の動作の一例を説明するための図である。
【図６】第２実施例の半導体装置のシステムを示すブロック図である。
【図７】図６に示す半導体装置のＰＭＵにおける負荷状態設定比較部の一例を説明するための図である。
【図８】図６に示す半導体装置のＰＭＵにおける電源制御部の一例を説明するための図である。
【図９】図６〜図８に示すＰＭＵ全体の動作の一例を説明するための図（その１）である。
【図１０】図６〜図８に示すＰＭＵ全体の動作の一例を説明するための図（その２）である。
【図１１】図６に示す半導体装置におけるＬＤＯの一例を説明するための図である。
【図１２】図１１に示すＬＤＯにおけるデコーダの一例を説明するための図である。
【図１３】図１１に示すＬＤＯにおける差動アンプの一例を説明するための図である。
【図１４】図１１に示すＬＤＯにおける可変分圧回路の一例を説明するための図である。
【図１５】第２実施例の半導体装置の動作の一例を説明するための図（その１）である。
【図１６】第２実施例の半導体装置の動作の一例を説明するための図（その２）である。
【図１７】第２実施例の半導体装置の動作の一例を説明するための図（その３）である。
【図１８】第３実施例の半導体装置のシステムを示すブロック図である。
【図１９】図１８に示す半導体装置における負荷モードの設定例を説明するための図である。
【図２０】図１８に示す半導体装置のＰＭＵにおける負荷状態設定比較部の一例を示すブロック図である。
【図２１】図２０に示す負荷状態設定比較部における最大負荷状態補正部の動作の一例を説明するための図である。
【図２２】第３実施例の半導体装置における電圧降下および電圧上昇の動作による削減／損失電力を説明するための図である。
【図２３】第３実施例の半導体装置の動作の一例を説明するための図（その１）である。
【図２４】第３実施例の半導体装置の動作の一例を説明するための図（その２）である。
【発明を実施するための形態】
【００１５】
まず、半導体装置の実施例を詳述する前に、図１〜図３を参照して、ＤＶＦＳ（Dynamic Voltage and Frequency Scaling）技術およびＤＶＦＳ制御を実現する半導体装置、並びに、その半導体装置における課題を説明する。
【００１６】
図１は、ＤＶＦＳ技術の概要を説明するための図であり、図１（ａ）および図１（ｂ）は、ＤＶＦＳ未適用のＬＳＩ（半導体装置）の例（供給電圧は１．２Ｖ）を示し、また、図１（ｃ）および図１（ｄ）は、ＤＶＦＳ適用済のＬＳＩの例を示す。
【００１７】
なお、ＤＶＦＳ適用済のＬＳＩにおいて、供給電圧は、動的に変化（例えば、１．２Ｖ，１．０Ｖ，０．８Ｖおよび〜０Ｖと変化）するようになっている。また、図１（ａ）および図１（ｂ）、並びに、図１（ｃ）および図１（ｄ）の両方のＬＳＩにおいて、回路の負荷が軽くなった場合には、クロックの周波数（動作周波数）を下げて消費電力を低減するようになっている。
【００１８】
まず、図１（ａ）に示されるように、ＤＶＦＳ未適用のＬＳＩの負荷モード（ｍｏｄｅ）において、『３（高負荷）』の時、クロック周波数が４００ＭＨｚとされ、また、『２（中負荷）』の時、クロック周波数が２００ＭＨｚとされる。
【００１９】
さらに、『１（低負荷）』の時、クロック周波数が１００ＭＨｚとされ、そして、『０（無負荷）』の時、クロック周波数が０ＭＨｚ（停止）とされる。なお、供給電圧は、ＤＶＦＳ未適用なので、全てのモードにおいて、常に１．２Ｖである。
【００２０】
一方、図１（ｃ）に示されるように、ＤＶＦＳ適用済のＬＳＩの負荷モード（ｍｏｄｅ）において、『３（高負荷）』の時、クロック周波数が４００ＭＨｚで供給電圧が１．２Ｖとされる。
【００２１】
また、『２（中負荷）』の時、クロック周波数が２００ＭＨｚで供給電圧が１．０Ｖとされ、さらに、『１（低負荷）』の時、クロック周波数が１００ＭＨｚで供給電圧が０．８Ｖとされる。なお、『０（無負荷）』の時、クロック周波数が０ＭＨｚ（停止）で供給電圧が〜０Ｖとされる。
【００２２】
具体的に、負荷モードが『高負荷』→『低負荷』→『高負荷』（ｍｏｄｅ＝３→１→３）と変化する場合を説明する。
【００２３】
まず、図１（ｂ）に示されるように、ＤＶＦＳ未適用のＬＳＩでは、供給電圧が１．２Ｖ一定で、クロック周波数だけが４００ＭＨｚ→１００ＭＨｚ→４００ＭＨｚと変化するため、消費電力もそのクロック周波数の変化に応じて変化する。
【００２４】
一方、図１（ｄ）に示されるように、ＤＶＦＳ適用済のＬＳＩでは、供給電圧が１．２Ｖ→０．８Ｖ→１．２Ｖと変化し、クロック周波数が４００ＭＨｚ→１００ＭＨｚ→４００ＭＨｚと変化する。これにより、ＤＶＦＳ未適用のＬＳＩと比較して、低負荷モード（ｍｏｄｅ＝１）において、約３３％の消費電力を低減することが可能なのが分かる。
【００２５】
図２は、ＤＶＦＳ制御を実現する半導体装置の一例を説明するための図であり、内部回路（回路Ａ）に対する制御を示すものである。ここで、図２（ａ）および図２（ｂ）は、ＤＶＦＳ未適用のＬＳＩの例（供給電圧は１．２Ｖ）を示し、また、図２（ｃ）および図２（ｄ）は、ＤＶＦＳ適用済のＬＳＩの例を示す。
【００２６】
なお、図２（ｂ）および図２（ｄ）は、上述した図１（ｂ）および図１（ｄ）における負荷モードを、回路Ａの負荷モードとして適用したものに相当する。
【００２７】
まず、図２（ａ）に示されるように、ＤＶＦＳ未適用のＬＳＩ１０１は、内部回路Ａ，Ｂ、および、ＰＭＵ（Power Management Unit：電力管理ユニット）１１１を有する。ここで、回路Ａは、０〜４００ＭＨｚのクロックにより動作し、また、回路Ｂは、０〜２００ＭＨｚのクロックにより動作する。
【００２８】
ＰＭＵ１１１は、回路ＡおよびＢに対して、負荷モード（ｍｏｄｅ）に応じて周波数が変化するクロックを分配する。図２（ｂ）に示されるように、ＤＶＦＳ未適用のＬＳＩ１０１は、負荷モードに応じて回路Ａの周波数を変化させて消費電力を低減するようになっている。
【００２９】
一方、図２（ｃ）に示されるように、ＤＶＦＳ適用済のＬＳＩ２０１は、回路（内部回路）Ａ，Ｂ、ＰＭＵ２１１、降圧回路（ＬＤＯ：Low Drop Output regulator：レギュレータ）２１２，２１３、および、基準電圧（ＶＲＥＦ）発生回路２１４を有する。
【００３０】
ＬＤＯ２１２は、ＰＭＵ２１１からの電圧制御信号を受け取って、入力された１．２Ｖの電源電圧を負荷モード（ｍｏｄｅ）に対応した電圧に降圧して回路Ａに供給する。同様に、ＬＤＯ２１３は、ＰＭＵ２１１からの電圧制御信号を受け取って、入力された１．２Ｖの電源電圧を負荷モードに対応した電圧に降圧して回路Ｂに供給する。
【００３１】
なお、ＰＭＵ２１１は、上述したＰＭＵ１１１と同様に、回路ＡおよびＢに対して、負荷モードに応じて周波数が変化するクロックを分配する。
【００３２】
これにより、図２（ｄ）に示されるように、回路Ａの負荷モードにより、回路Ａのクロック周波数が４００ＭＨｚ→１００ＭＨｚ→４００ＭＨｚと変化すると共に、回路Ａに対する供給電圧が１．２Ｖ→０．８Ｖ→１．２Ｖと変化する。
【００３３】
その結果、ＤＶＦＳ未適用のＬＳＩと比較して、回路Ａの低負荷モード（ｍｏｄｅ＝１）において、約３３％の消費電力を低減することが可能なのが分かる。なお、ＶＲＥＦ発生回路２１４は、ＬＤＯ２１２および２１３から出力される供給電圧の電圧値を制御するために使用される基準電圧ＶＲＥＦを発生するための回路である。
【００３４】
このように、図２（ｃ）に示すＬＳＩ２０１は、ＬＳＩ内部にレギュレータ（ＬＤＯ）２１２，２１３を搭載し、外部からの電源電圧を単一（例えば、１．２Ｖ）にしてＬＳＩ内部で様々な電圧を発生し、各回路Ａ，Ｂへ所定の電圧を供給するようになっている。
【００３５】
すなわち、回路ＡをＤＶＦＳ技術により低消費電力化したい場合、負荷モード（ｍｏｄｅ）に応じて、回路Ａがその負荷を処理できる最小限のクロック周波数を図１（ｃ）のように負荷モード（ｍｏｄｅ＝０〜３）毎に割り振る。
【００３６】
さらに、各クロック周波数で回路Ａが動作できる最小限の供給電圧において、さらに、負荷モード毎に供給電圧の電圧値を図１（ｃ）のように割り振る。
【００３７】
つまり、ＤＶＦＳ適用済のＬＳＩ２０１は、回路Ａの負荷状態の変化（ｍｏｄｅ＝０〜３）に応じて、全体としての消費電力を低減するために、各負荷モードに応じてクロック周波数と供給電圧の両方を組み合せて設定するようになっている。
【００３８】
この組み合わせは、必然的に、クロック周波数が高くなるほど高い供給電圧となり、クロック周波数が低くなるほど低い供給電圧で済むという組み合わせになる。無負荷の場合は、クロックを停止（０ＭＨｚ）して電源供給を遮断しても良い。
【００３９】
そして、図２（ｄ）を参照して説明したように、回路Ａにかかる負荷状態がｍｏｄｅ＝３→１→３と変化した場合、その都度、モード毎に割り当てられたクロック周波数と供給電圧の組み合わせに設定することにより全体としての低消費電力化が可能になる。
【００４０】
図３は、ＤＶＦＳ制御を実現する半導体装置（ＬＳＩ）における課題を説明するための図であり、図３（ａ）は、供給電圧がＤＣ−ＤＣコンバータにより制御されるＬＳＩを示し、また、図３（ｂ）は、供給電圧が内部ＬＤＯにより制御されるＬＳＩを示す。
【００４１】
まず、図３（ａ）において、参照符号３０１はＬＳＩ、Ａ〜Ｄは内部回路、３１１はＰＭＵ、３２１〜３２４はＤＣ−ＤＣコンバータ（外部電源回路）、３３１〜３３４はインダクタ、そして、３４１〜３４４はキャパシタを示す。ここで、回路Ａ〜Ｄは、例えば、４マルチコアのＤＳＰ（Digital Signal Processor）に相当する。
【００４２】
図３（ａ）のＬＳＩ３０１は、各回路Ａ〜Ｄに対して、専用のＤＣ−ＤＣコンバータ３２１〜３２４からの電圧（供給電圧）が供給されるようになっている。なお、各ＤＣ−ＤＣコンバータ３２１〜３２４には、それぞれインダクタ３３１〜３３４およびキャパシタ３４１〜３４４等の電源部品が設けられている。
【００４３】
ここで、各ＤＣ−ＤＣコンバータ３２１〜３２４には、例えば、３．７Ｖのシステム電源電圧が印加され、それぞれ１．０Ｖ，０．８Ｖ，１．２Ｖおよび１．０Ｖの供給電圧を発生して、対応する回路Ａ〜Ｄに供給する。
【００４４】
この図３（ａ）に示すＬＳＩ３０１は、内部回路Ａ〜Ｄのそれぞれに対して、供給電圧を変化させることができるＤＣ−ＤＣコンバータ３２１〜３２４を設けることにより、ＤＶＦＳ技術を適用した時の消費電力低減の効果を大きくすることができる。
【００４５】
しかしながら、図３（ａ）のＬＳＩ３０１では、各回路Ａ〜Ｄのそれぞれに対してＤＣ−ＤＣコンバータ３２１〜３２４を設けなければならず、さらに、インダクタ３３１〜３３４およびキャパシタ３４１〜３４４等の電源部品も設けなければならない。
【００４６】
すなわち、図３（ａ）のＬＳＩ３０１は、回路への供給電圧の２乗に比例して電力を下げることができ、低消費電力化の面で有利である。しかしながら、内部回路に対応した複数のＤＣ−ＤＣコンバータや電源部品を外付けしなければならず、占有面積およびコストの大幅な増大を招くことになる。
【００４７】
次に、図３（ｂ）において、参照符号４０１はＬＳＩ、Ａ〜Ｄは内部回路、４１１はＰＭＵ、４２０はＤＣ−ＤＣコンバータ（外部電源回路）、４３０はインダクタ、４４０はキャパシタ、そして、４５１〜４５４はＬＤＯを示す。ここで、回路Ａ〜Ｄは、例えば、４マルチコアのＤＳＰに相当する。
【００４８】
図３（ｂ）のＬＳＩ４０１は、各回路Ａ〜Ｄに対して、それぞれ専用のＬＤＯ４５１〜４５４を介して供給電圧が印加される。なお、各ＬＤＯ４５１〜４５４には、例えば、３．７Ｖのシステム電源電圧を１．２Ｖに変換するＤＣ−ＤＣコンバータ４２０の出力電圧（電源電圧）が印加されている。
【００４９】
なお、インダクタ４３０およびキャパシタ４４０は、ＤＣ−ＤＣコンバータ４２０の出力電圧を安定化するための電源部品である。また、ＬＤＯ４５１〜４５４は、各内部回路Ａ〜Ｄに応じた供給電圧１．０Ｖ，０．８Ｖ，１．２Ｖおよび１．０Ｖを発生して供給する。
【００５０】
図３（ｂ）のＬＳＩ４０１は、回路Ａ〜Ｄに対して１つのＤＣ−ＤＣコンバータ４２０およびそのための電源部品（インダクタ４３０およびキャパシタ４４０）を設けるだけでよいため、占有面積およびコストの面で有利である。
【００５１】
しかしながら、各内部回路Ａ〜Ｄに対する供給電圧は、ＬＤＯ４５１〜４５４により生成しているため、消費電力低減の効果が小さくなる。
【００５２】
すなわち、電源電圧を単一化してしまうと、例えば、ほとんどの内部回路が低い供給電圧で済むような低負荷状態において、１つでも高い負荷がかかって高い供給電圧となる回路が存在した場合に無駄な電力が消費されてしまう。
【００５３】
具体的に、各ＬＤＯ４５１〜４５４は、例えば、与えられた１．２Ｖの電源電圧電を所望の電圧（１．０Ｖ，０．８Ｖ，０Ｖ）に降圧する場合、その電源電圧と所望の電圧との差分の電圧を降下するために、所定の電力が無駄に消費されることになる。
【００５４】
このように、ＤＶＦＳ技術を適用したＬＳＩにおいては、低消費電力化の実現と、占有面積およびコストの低減との間のトレードオフがある。このトレードオフによって、例えば、図３（ｂ）のＬＳＩ４０１では、低コストでシステムを構築できるが、その代償として低消費電力化が不十分になっていた。
【００５５】
以下、添付図面を参照して、半導体装置の実施例を詳述する。図４は、第１実施例の半導体装置（ＬＳＩ）を示すブロック図である。
【００５６】
図４において、参照符号１はＬＳＩ、Ａ〜Ｄは内部回路、１１はＰＭＵ（Power Management Unit：電力管理ユニット）、２はＤＣ−ＤＣコンバータ（外部電源回路）、３はインダクタ、４はキャパシタ、そして、５１〜５４はＬＤＯを示す。ここで、回路Ａ〜Ｄは、例えば、４マルチコアのＤＳＰに相当する。
【００５７】
図４と図３（ｂ）との比較から明らかなように、本第１実施例のＬＳＩ１は、各内部回路Ａ〜Ｄに対して、それぞれ専用のＬＤＯ５１〜５４を介して供給電圧が印加されるようになっている。なお、各ＬＤＯ５１〜５４には、例えば、３．７Ｖのシステム電源電圧を１．２Ｖの電源電圧に変換するＤＣ−ＤＣコンバータ２の出力電圧が印加されている。
【００５８】
なお、インダクタ３およびキャパシタ４は、ＤＣ−ＤＣコンバータ２の出力電圧を安定化するための電源部品である。また、ＬＤＯ５１〜５４は、各内部回路１１〜１４に応じた供給電圧１．０Ｖ，０．８Ｖ，１．２Ｖおよび１．０Ｖを発生して供給する。
【００５９】
ここで、ＰＭＵ１１は、ＤＣ−ＤＣコンバータ２に対して、例えば、Ｉ2Ｃバスを介して外部電源制御信号Ｅｘｔｃｎｔを出力し、ＤＣ−ＤＣコンバータ２出力電圧（電源電圧）を制御するようになっている。
【００６０】
すなわち、本第１実施例のＬＳＩ１において、ＤＣ−ＤＣコンバータ２の出力電圧は、回路Ａ〜Ｄに供給する供給電圧のうちで最も電圧値が高い最高供給電圧と同じになるように制御される。
【００６１】
このように、本第１実施例の半導体装置によれば、外部に設けるＤＣ−ＤＣコンバータは１個でよいため大幅なコストの増加を招くことなく、消費電力を低減することが可能になる。
【００６２】
図５は、図４に示す半導体装置の動作の一例を説明するための図であり、内部電源制御（ＬＤＯ５１〜５４の制御）と外部電源制御（ＤＣ−ＤＣコンバータ２の制御）の関係を説明するためのものである。
【００６３】
図５において、横軸は時間ｔを示し、回路Ａ〜回路Ｄに供給する電圧（内部電源電圧）の時間変化、並びに、ＤＣ−ＤＣコンバータ２の出力電圧（外部電源電圧）の時間変化が示されている。
【００６４】
図５から明らかなように、ＤＣ−ＤＣコンバータ２の出力電圧は、その時点で最も電圧値が高い供給電圧（最高供給電圧）と同じになるように制御され、これにより、ＬＤＯ５１〜５４で無駄に消費される電力を低減するようになっている。
【００６５】
具体的に、例えば、期間Ｔ１２において、回路Ａの供給電圧は０．８Ｖ、回路Ｂの供給電圧は０Ｖ，回路Ｃの供給電圧は１．０Ｖ、そして、回路Ｄの供給電圧は０．８Ｖとなっており、電圧値が最も高いのは、１．０Ｖである。そのため、期間Ｔ１２において、ＤＣ−ＤＣコンバータ２の出力電圧（電源電圧）は、１．０Ｖに制御される。
【００６６】
これにより、期間Ｔ１２では、ＬＤＯ５１〜５４が１．２Ｖの電源電圧（ＤＣ−ＤＣコンバータ２の出力電圧）を降圧するよりも、１．０Ｖの電源電圧を降圧して各供給電圧を生成することで、ＬＤＯ５１〜５４で無駄に消費される電力を低減することができる。なお、最も高い供給電圧（１．０Ｖ）を供給するＬＤＯ（５３）は、印加された電源電圧（１．０Ｖ）を降圧せずにそのまま供給電圧として出力する。
【００６７】
また、例えば、期間Ｔ１３において、回路Ａの供給電圧は０．８から０Ｖへ変化し、回路Ｂの供給電圧は０Ｖ，回路Ｃの供給電圧は０．８Ｖ、そして、回路Ｄの供給電圧は０．８Ｖとなっており、電圧値が最も高いのは、０．８Ｖである。そのため、期間Ｔ１３において、ＤＣ−ＤＣコンバータ２の出力電圧は、０．８Ｖに制御される。
【００６８】
これにより、期間Ｔ１３では、ＬＤＯ５１〜５４が１．２Ｖの電源電圧を降圧するよりも、０．８Ｖの電源電圧を降圧して各供給電圧を生成することで、ＬＤＯ５１〜５４で無駄に消費される電力を低減することができる。なお、最も高い供給電圧（０．８Ｖ）を供給するＬＤＯ（５３，５４）は、印加された電源電圧（０．８Ｖ）を降圧せずにそのまま供給電圧として出力する。
【００６９】
また、他の期間Ｔ１１およびＴ１４では、１．２Ｖとなる供給電圧が存在するため、ＤＣ−ＤＣコンバータ２の出力電圧は、１．２Ｖに制御される。
【００７０】
このように、本第１実施例の半導体装置によれば、外部からの電源電圧の電圧値およびＬＤＯから供給される供給電圧の電圧値を制御することにより、システム全体のコストを低く維持しつつ、より消費電力を削減することが可能になる。
【００７１】
図６は、第２実施例の半導体装置のシステムを示すブロック図である。図６に示されるように、ＰＭＵ１１は、外部電源制御部１２、内部電源制御部１３、および、負荷状態設定比較部１４を有する。
【００７２】
外部電源制御部１２は、負荷状態設定比較部１４からの信号ＳＳ１を受け取り、例えば、Ｉ2Ｃバスを介して外部電源制御信号ＥｘｔｃｎｔをＤＣ−ＤＣコンバータ（外部電源回路）２に出力し、ＤＣ−ＤＣコンバータ２の出力電圧（電源電圧）ＶＤＤを制御する。
【００７３】
すなわち、外部電源制御部１２は、例えば、Ｉ2Ｃシリアル信号の制御信号ＥｘｔｃｎｔによりＤＣ−ＤＣコンバータ２の出力電圧ＶＤＤを、内部回路Ａ〜Ｄの供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤのうちで最も高い電圧値となるように制御する。
【００７４】
内部電源制御部１３は、負荷状態設定比較部１４からの信号ＳＳ２を受け取り、供給電圧制御信号（制御コード）ｖｃａ〜ｖｃｄを対応するＬＤＯ５１〜５４に出力し、ＬＤＯ５１〜５４の出力電圧（供給電圧）ＶＤＤＭＡ〜ＶＤＤＭＤを制御する。
【００７５】
負荷状態設定比較部１４は、負荷モード信号Ｌｍｏｄｅを受け取って各時刻で最適な電源電圧制御するために負荷モード状態を解析し、外部電源制御部１２および内部電源制御部１３に対して信号ＳＳ１およびＳＳ２を出力する。
【００７６】
ＬＤＯ５１〜５４は、それぞれ内部電源制御部１３からの制御コードｖｃａ〜ｖｃｄを受け取り、内部回路Ａ〜Ｄに供給する供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤの電圧値を制御する。
【００７７】
図７は、図６に示す半導体装置のＰＭＵにおける負荷状態設定比較部の一例を説明するための図であり、図７（ａ）は負荷状態設定テーブルの一例を示し、また、図７（ｂ）は負荷状態設定比較部１４の一例を示す。
【００７８】
図７（ａ）に示されるように、負荷状態設定テーブルは、負荷モード信号Ｌｍｏｄｅの値とクロック周波数の関係を示す。
【００７９】
すなわち、負荷モード信号Ｌｍｏｄｅが『３（高負荷）』，『２（中負荷）』，『１（低負荷）』および『０（無負荷）』の時、クロック周波数は、例えば、それぞれ４００ＭＨｚ，２００ＭＨｚ，１００ＭＨｚおよび０ＭＨｚに設定される。
【００８０】
図７（ｂ）に示されるように、負荷状態設定比較部１４は、回路Ａ〜Ｄの負荷状態設レジスタ１４０ａ〜１４０ｄ、負荷状態比較器１４２、および、最大負荷状態（ＭＡＸ）レジスタ１４１を有する。
【００８１】
負荷状態設レジスタ１４０ａ〜１４０ｄは、各回路Ａ〜Ｄの負荷状態（０〜３）を格納し、また、負荷状態比較器１４２は、負荷状態設レジスタ１４０ａ〜１４０ｄに格納された負荷状態の中で最大負荷状態を判定する。そして、ＭＡＸレジスタ１４１は、負荷状態比較器１４２により判定された最大負荷状態を格納する。
【００８２】
ここで、ＭＡＸレジスタ１４１に格納された値は、外部電源制御部１２に対して信号ＳＳ１として出力される。また、内部回路Ａ〜Ｄの負荷状態を表す負荷状態設レジスタ１４０ａ〜１４０ｄに格納された値は、ＭＡＸレジスタ１４１に格納された値と共に、内部電源制御部１３に対して信号ＳＳ２として出力される。
【００８３】
図８は、図６に示す半導体装置のＰＭＵにおける電源制御部の一例を説明するための図であり、図８（ａ）は供給電圧設定テーブルの一例を示し、また、図８（ｂ）は外部電源制御部１２および内部電源制御部１３の一例を示す。
【００８４】
図８（ａ）に示されるように、供給電圧設定テーブルは、負荷モード信号Ｌｍｏｄｅの値、各内部回路Ａ〜Ｄに対する供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤの電圧値、および、供給電圧制御信号（制御コード）ｖｃｘ（ｘ＝ａ，ｂ，ｃ，ｄ）の関係を示す。
【００８５】
すなわち、負荷モード信号Ｌｍｏｄｅが『３（高負荷）』，『２（中負荷）』，『１（低負荷）』および『０（無負荷）』の時、供給電圧は、それぞれ１．２Ｖ，１．０Ｖ，０．８Ｖおよび〜０Ｖに設定される。
【００８６】
ここで、供給電圧が１．２Ｖ，１．０Ｖ，０．８Ｖおよび〜０Ｖに設定される時、２ビットの制御コードｖｃｘは『１１』『１０』『０１』『００』に設定される。なお、後述するように、制御コードｖｃｘを３ビットの信号とし、最上位ビットを外部からの電源電圧ＶＤＤをそのまま出力するか否かの制御に使用してもよい。
【００８７】
図８（ｂ）に示されるように、外部電源制御部１２は、状態変化検知回路１２１および外部電圧設定回路１２２を有する。状態変化検知回路１２１は、ＭＡＸレジスタ１４１からの信号（最大負荷状態）ＳＳ１を受け取って、最大負荷状態の変化を検知する。
【００８８】
また、外部電圧設定回路１２２は、状態変化検知回路１２１および供給電圧設定テーブル１３１の出力信号を受け取って、ＤＣ−ＤＣコンバータ２の出力電圧を制御する信号Ｅｘｔｃｎｔ（例えば、Ｉ2Ｃシリアル信号）を生成する。
【００８９】
そして、ＤＣ−ＤＣコンバータ２は、前述したように、制御信号Ｅｘｔｃｎｔを受け取って、内部回路Ａ〜Ｄの供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤのうちで最も高い電圧値（最高供給電圧）となる出力電圧ＶＤＤを出力する。すなわち、ＤＣ−ＤＣコンバータ２は、供給電圧設定テーブルで規定された最大負荷状態時における電圧値の電源電圧ＶＤＤを出力する。
【００９０】
内部電源制御部１３は、回路Ａ〜Ｄの電圧設定レジスタ１３０ａ〜１３０ｄ、および、供給電圧設定テーブル１３１を有する。各電圧設定レジスタ１３０ａ〜１３０ｄは、対応する各回路Ａ〜Ｄの負荷状態に応じて、制御信号（制御コード）ｖｃａ［２：０］〜ｖｃｄ［２：０］を格納する。
【００９１】
各電圧設定レジスタ１３０ａ〜１３０ｄに格納された制御信号ｖｃａ［２：０］〜ｖｃｄ［２：０］は、各内部回路Ａ〜Ｄに対する供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤを発生するＬＤＯ５１〜５４に出力され、その電圧値を制御する。
【００９２】
具体的に、例えば、回路Ａが中負荷（ｍｏｄｅ＝２）に設定された場合、それを他の回路Ｂ，Ｃ，Ｄと比較した上で、ｍｏｄｅ＝２が最大負荷状態でなければ、ｖｃａ［２：０］として供給電圧テーブルで定められた制御コード『０１０』をＬＤＯ５１に出力する。
【００９３】
もし、ｍｏｄｅ＝２が最大負荷状態であれば、ｖｃａ［２：０］としてコード『１１０』をＬＤＯ５１に出力する。
【００９４】
すなわち、制御コードｖｃａ〜ｖｃｄは３ビットの信号とされ、下位２ビットが各ＬＤＯ５１〜５４から出力される供給電圧の電圧値を制御し、最上位ビットが外部からの電源電圧ＶＤＤをそのまま出力するか否かを制御する。
【００９５】
図９および図１０は、図６〜図８に示すＰＭＵ全体の動作の一例を説明するための図である。
【００９６】
まず、外部電源制御部１２の動作を説明する。図９は、回路Ａ〜Ｄの負荷状態レジスタ１４０ａ〜１４０ｄに格納された負荷状態、最大負荷状態レジスタ１４１に格納された最大負荷状態（ＭＡＸ）、並びに、外部電源制御部１２における状態変化検知回路１２１および外部電圧設定回路１２２の状態（出力）を示す。
【００９７】
ここで、内部回路Ａ〜Ｄの負荷状態レジスタ１４０ａ〜１４０ｄの値は、ＰＭＵ１１の外部から与えられる負荷モード信号Ｌｍｏｄｅによって、図９（図１０）の上部のように変化する場合を考える。
【００９８】
図９に示されるように、期間Ｔ２１〜Ｔ２７において、回路Ａ〜Ｄの最大負荷状態（ＭＡＸ：ＳＳ１）は、『３（高負荷）』→『２（中負荷）』→『１（低負荷）』→『２（中負荷）』→『１（低負荷）』→『２（中負荷）』→『３（高負荷）』と変化する。
【００９９】
なお、回路Ａ〜Ｄの最大負荷状態は、図７（ｂ）に示されるように、負荷状態設定比較部１４における最大負荷状態レジスタ１４１に格納され、外部電源制御部１２に対して信号ＳＳ１として出力される。
【０１００】
図８（ｂ）に示されるように、信号ＳＳ１を受け取る状態変化検知回路１２１は、回路Ａ〜Ｄの最大負荷状態の変化を検知してパルス信号を出力し、その信号を受け取った外部電圧設定回路１２２は、状態変化後の設定電圧を表す制御信号Ｅｘｔｃｎｔを出力する。
【０１０１】
そして、制御信号Ｅｘｔｃｎｔは、ＬＳＩ１の外部に設けられたＤＣ−ＤＣコンバータ２に出力され、その出力電圧（電源電圧）ＶＤＤの電圧値を制御する。なお、図９において、参照符号ＮＯＰは、外部電圧設定回路１２２の非動作（Non-Operation）状態を示す。この非動作状態期間では、ＶＤＤには以前の電圧値が維持される。
【０１０２】
すなわち、図９に示されるように、電源電圧ＶＤＤは、期間Ｔ２１〜Ｔ２７において、１．２Ｖ→１．０Ｖ→０．８Ｖ→１．０Ｖ→０．８Ｖ→１．０Ｖ→１．２Ｖと変化し、内部回路Ａ〜Ｄの供給電圧のうちで最も高い電圧値となるように制御される。
【０１０３】
次に、内部電源制御部１３の動作を説明する。図１０は、回路Ａ〜Ｄの負荷状態レジスタ１４０ａ〜１４０ｄに格納された負荷状態、最大負荷状態レジスタ１４１に格納された最大負荷状態、並びに、内部電源制御部１３から出力される制御信号ｖｃａ［２：０］〜ｖｃｄ［２：０］を示す。
【０１０４】
まず、図７（ｂ）および図８（ｂ）に示されるように、最大負荷状態レジスタ１４１の出力および内部回路Ａ〜Ｄの負荷状態レジスタ１４０ａ〜１４０ｄの出力は、信号ＳＳ２として内部電源制御部１３に出力される。
【０１０５】
そして、図８（ｂ）に示されるように、内部回路Ａ〜Ｄの電圧設定レジスタ１３０ａ〜１３０ｄの出力（制御コード）ｖｃａ［２：０］〜ｖｃｄ［２：０］は、ＬＤＯ５１〜５４に出力され、回路Ａ〜Ｄに対する供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤを制御する。
【０１０６】
すなわち、図１０に示されるように、負荷モード信号Ｌｍｏｄｅにより内部回路Ａ〜Ｄの負荷状態レジスタ１４０ａ〜１４０ｄの値が図１０の上部のように変化する時、それに対応して制御コードの下位２ビットｖｃａ［１：０］〜ｖｃｄ［１：０］が変化する。
【０１０７】
具体的に、ＬＤＯ５１〜５４に出力される制御コードの下位２ビットｖｃａ［１：０］〜ｖｃｄ［１：０］は、図８（ａ）の供給電圧設定テーブルによる負荷モード信号Ｌｍｏｄｅに対応した値に設定される。
【０１０８】
また、制御コードの最上位ビットｖｃａ［２］〜ｖｃｄ［２］は、負荷状態レジスタ１４０ａ〜１４０ｄの値と最大負荷状態レジスタ１４１の出力の関係により規定される。
【０１０９】
具体的に、制御コードの最上位ビットｖｃａ［２］〜ｖｃｄ［２］は、負荷状態レジスタ１４０ａ〜１４０ｄの値と最大負荷状態レジスタ１４１の出力が一致していれば『１』に設定され、異なっていれば『０』に設定される。
【０１１０】
すなわち、最も高い供給電圧（最高供給電圧）を供給するＬＤＯに対しては、制御コードの最上位ビットを『１』にして、電源電圧ＶＤＤをそのまま供給電圧として出力する。
【０１１１】
図１１は、図６に示す半導体装置におけるＬＤＯの一例を説明するための図であり、内部回路Ａに対するＬＤＯ５１を示すものである。なお、ＬＤＯ５２〜５４も、ＬＤＯ５１と同様である。
【０１１２】
ここで、図１１（ａ）は、ＬＤＯ５１のブロック図であり、図１１（ｂ）は、図１１（ａ）における可変分圧回路５１３の動作を説明するための図である。
【０１１３】
まず、図１１（ａ）に示されるように、ＬＤＯ５１は、デコーダ５１１、差動アンプ５１２、可変分圧回路５１３、および、供給トランジスタ（ｐＭＯＳトランジスタ）５１４を有する。
【０１１４】
デコーダ５１１は、回路Ａの電圧設定レジスタ１３０ａからの３ビットの制御コード（出力）ｖｃａ［０］，ｖｃａ［１］，ｖｃａ［２］を受け取り、その制御コードに従った信号ｄｉｓａｂｌｅ，ｌｖｆｉｘおよびｓｗを出力する。
【０１１５】
可変分圧回路５１３は、デコーダ５１１からの信号ｓｗに従って、内部回路Ａに対する供給電圧ＶＤＤＭＡの分圧比を制御し、その供給電圧ＶＤＤＭＡを分圧した電圧（モニタ信号）ＭＯＮ−Ａを差動アンプ５１２に出力する。
【０１１６】
差動アンプ５１２は、基準電圧信号ＶＲＥＦ（例えば、０．６Ｖ）、デコーダ５１１からの信号ｄｉｓａｂｌｅおよびｌｖｆｉｘ、並びに、可変分圧回路５１３からのモニタ信号ＭＯＮ−Ａを受け取り、供給トランジスタ５１４の制御信号ＧＡを制御する。
【０１１７】
すなわち、差動アンプ５１２は、モニタ信号ＭＯＮ−Ａが基準電圧信号ＶＲＥＦと同電位になるように、供給トランジスタ５１４のゲートに与える制御信号ＧＡを制御して供給トランジスタ５１４に流れる供給電流を調整する。
【０１１８】
ここで、図１１（ｂ−１）に示されるように、可変分圧回路５１３では、例えば、出力電圧（回路Ａに対する供給電圧）ＶＤＤＭＡを０．８Ｖに設定したい場合には、信号ＳＷを『０』にする。
【０１１９】
これにより、抵抗Ｒ１の抵抗値が２５ｋΩで抵抗Ｒ２の抵抗値が７５ｋΩになり、供給電圧ＶＤＤＭＡが目的とする０．８Ｖになれば、モニタ信号ＭＯＮ−Ａが基準電圧信号ＶＲＥＦと同じ０．６Ｖになるようにしてフィードバック制御が行われる。
【０１２０】
また、図１１（ｂ−２）に示されるように、可変分圧回路５１３では、例えば、供給電圧ＶＤＤＭＡを１．０Ｖに設定したい場合には、信号ＳＷを『１』にする。
【０１２１】
これにより、抵抗Ｒ１の抵抗値が４０ｋΩで抵抗Ｒ２の抵抗値が６０ｋΩになり、供給電圧ＶＤＤＭＡが目的とする１．０Ｖになれば、モニタ信号ＭＯＮ−Ａが基準電圧信号ＶＲＥＦと同じ０．６Ｖになるようにしてフィードバック制御が行われる。
【０１２２】
すなわち、差動アンプ５１２は、モニタ信号ＭＯＮ−Ａが基準電圧信号ＶＲＥＦよりも低い時、ＭＯＮ−ＡがＶＲＥＦ（０．６Ｖ）になるまで、回路Ａの消費電流よりも供給トランジスタ５１４の電流を増やして供給電圧ＶＤＤＭＡを上昇させる。
【０１２３】
逆に、差動アンプ５１２は、モニタ信号ＭＯＮ−Ａが基準電圧信号ＶＲＥＦより高い時、ＭＯＮ−ＡがＶＲＥＦ（０．６Ｖ）になるまで、回路Ａの消費電流よりも供給トランジスタ５１４の電流を減らして供給電圧ＶＤＤＭＡを下降させる。
【０１２４】
ここで、差動アンプ５１２には、デコーダ５１１からの非活性信号ｄｉｓａｂｌｅおよび出力レベル固定信号ｌｖｆｉｘが入力され、ＬＤＯ５１〜５４の供給電圧ＶＤＤＭＡ〜ＶＤＤＭＤと電源電圧ＶＤＤの各電圧値に対応した制御が行われる。
【０１２５】
具体的に、ＬＤＯ５１からの供給電圧ＶＤＤＭＡを１．０Ｖに設定する場合、例えば、回路Ａが最大負荷状態ではない時（ｖｃａ［２］＝０）、すなわち、ＶＤＤ＝１．２Ｖの時は、差動アンプ５１２を活性化する（通常ＬＤＯモード：ｓｗ＝１）。
【０１２６】
また、例えば、回路Ａが最大負荷状態に等しい時（ｖｃａ［２］＝１）、すなわち、ＶＤＤ＝１．０Ｖの時は、差動アンプ５１２を停止（非活性に）して供給トランジスタ５１４を強制的にオンする。
【０１２７】
ここで、供給トランジスタ５１４を強制的にオンするのは、外部電源電圧ＶＤＤと、回路Ａの供給電圧ＶＤＤＭＡの目的とする電圧値が等しいので、電源電圧ＶＤＤを降下することなくそのまま供給電圧ＶＤＤＭＡとして出力するためである。
【０１２８】
さらに、例えば、回路Ａが無負荷状態の場合、すなわち、ＶＤＤＭＡ＝０Ｖの時、差動アンプ５１２を停止して供給トランジスタ５１４を強制的にオフ、或いは、ゲート制御信号ＧＡを『０』に固定する。
【０１２９】
ここで、供給トランジスタ５１４を強制的にオフするのは、内部回路Ａが無負荷状態の時にはその回路Ａに電源を供給しなくてもよいので、供給電圧ＶＤＤＭＡを電源電圧ＶＤＤから遮断して無駄なリーク電力などを削減するためである。なお、他の内部回路Ｂ〜ＤのＬＤＯ５２〜５４も、ＬＤＯ５１と同様である。
【０１３０】
図１２は、図１１に示すＬＤＯにおけるデコーダの一例を説明するための図であり、図１２（ａ）はデコーダ５１１の真理値表を示し、また、図１２（ｂ）は、デコーダ５１１の一例の回路を示す。
【０１３１】
図１２（ｂ）に示されるように、デコーダ５１１は、ＮＯＲゲート５１１１、ＡＮＤゲート５１１２、インバータ５１１３，５１１４、および、ＯＲゲート５１１５，５１１６を有する。
【０１３２】
そして、内部回路Ａの電圧設定レジスタ１３０ａからの３ビットの制御コードｖｃａ［０］，ｖｃａ［１］，ｖｃａ［２］を受け取って、図１２（ａ）に示す真理値表の選択信号ＳＷ，出力レベル固定信号ｌｖｆｉｘおよび非活性信号ｄｉｓａｂｌｅを出力する。
【０１３３】
図１２（ａ）の真理値表において、参照符号Ｘは『０』および『１』のどちらでもよい状態（ドントケア：Don't Care）を示し、また、※を付したｖｃａ［０：２］＝０１１は、現実には存在しないモードである。
【０１３４】
ここで、選択信号ＳＷ＝０は、目的とする供給電圧ＶＤＤＭＡが０．８Ｖの時の可変分圧回路５１３における抵抗Ｒ１，Ｒ２の設定であり、また、ＳＷ＝１は、目的とするＶＤＤＭＡが１．０Ｖの時の可変分圧回路５１３における抵抗Ｒ１，Ｒ２の設定である。
【０１３５】
さらに、出力レベル固定信号ｌｖｆｉｘ＝０は、供給トランジスタ５１４を強制的にオフする設定であり、また、ｌｖｆｉｘ＝１は、供給トランジスタ５１４を強制的にオンする設定である。
【０１３６】
そして、非活性信号ｄｉｓａｂｌｅ＝０は、差動アンプ５１２を活性化する設定であり、また、ｄｉｓａｂｌｅ＝１は、差動アンプ５１２を停止（非活性化）する設定である。前述したｌｖｆｉｘによる出力レベル固定の設定は、差動アンプ停止の設定（ｄｉｓａｂｌｅ＝１）の時に有効にする。
【０１３７】
図１３は、図１１に示すＬＤＯにおける差動アンプの一例を説明するための図である。ここで、図１３（ａ）は、信号ｄｉｓａｂｌｅ，ｌｖｆｉｘ，ＧＡと、差動アンプ５１２の内部制御トランジスタ（５３５；５３２，５４２；５３４，５４５；５３９）のオン／オフ状態を示す。また、図１３（ｂ）は、差動アンプ５１２の一例の具体的な回路を示す。
【０１３８】
まず、図１３（ｂ）に示されるように、差動アンプ５１２は、内部信号生成回路５２０、ｐＭＯＳトランジスタ５３１〜５３９、および、ｎＭＯＳトランジスタ５４０〜５４７を有する。
【０１３９】
内部信号生成回路５２０は、インバータ５２１〜５２４、ＡＮＤゲート５２５およびＯＲゲート５２６を有する。この内部信号生成回路５２０は、デコーダ５１１からの非活性信号ｄｉｓａｂｌｅおよび出力レベル固定信号ｌｖｆｉｘを受け取って、内部信号Ｓｐ，Ｓｎ，Ｓｐｇｎ，Ｓｐｇｐ，Ｓｐｏｐを生成する。
【０１４０】
図１３（ｂ）に示されるように、内部信号生成回路５２０で生成された内部信号Ｓｐはトランジスタ５３２のゲートに供給され、信号Ｓｎはトランジスタ５３５および５４２のゲートに供給され、そして、信号Ｓｐｇｎはトランジスタ５４５のゲートに供給される。
【０１４１】
さらに、内部信号Ｓｐｇｐはトランジスタ５３４のゲートに供給され、また、信号Ｓｐｏｐはトランジスタ５３９のゲートに供給される。そして、基準電圧信号ＶＲＥＦおよび可変分圧回路５１３からのモニタ信号ＭＯＮ−Ａは、差動対トランジスタ５３７および５３８のゲートに供給されている。
【０１４２】
なお、図１３（ｂ）において、参照符号ｂｉａｓ０は、固定の低電位電源電圧ＶＳＳ（０Ｖ）を示し、また、ｂｉａｓ１は、固定の高電位電源電圧ＶＤＤ（１．２Ｖ）を示す。
【０１４３】
ここで、図１３（ａ）から明らかなように、信号Ｓｎは、信号Ｓｐの反転論理の信号で非活性信号ｄｉｓａｂｌｅと同じ論理の信号であり、また、信号ｐｇｐは、信号ｐｇｎの反転論理の信号となっている。
【０１４４】
図１３（ａ）は、図１３（ｂ）に示す差動アンプ５１２における、内部信号Ｓｐ，Ｓｎ，Ｓｐｇｎ，Ｓｐｇｐ，Ｓｐｏｐにより制御されるトランジスタ５３２，５３５，５４２，５４５，５３４，５３９のオン／オフ動作を示している。
【０１４５】
すなわち、図１３（ａ）に示されるように、まず、非活性信号ｄｉｓａｂｌｅ＝０の時、トランジスタ５３５がオンし、トランジスタ５３２，５４２がオフして差動アンプ５１２は活性化される。さらに、供給トランジスタ５１４のゲート制御信号ＧＡを強制固定するためのトランジスタ５３４，５４５，５３９がオフし、通常動作モード（ＬＤＯモード）に設定される。この通常モード時は、通常の差動アンプとして動作し、ｌｖｆｉｘの値は関わらない。
【０１４６】
一方、非活性信号ｄｉｓａｂｌｅ＝１の時、トランジスタ５３５がオフし、トランジスタ５３２，５４２がオンして差動アンプ５１２は非活性化（停止）される。そして、出力レベル固定信号ｌｖｆｉｘの値によって、ゲート制御信号ＧＡを強制的に『０』固定とするか、或いは、強制的に『１』固定とするかを決める。
【０１４７】
すなわち、出力レベル固定信号ｌｖｆｉｘ＝１の時、トランジスタ５３４，５４５がオフしてトランジスタ５３９がオンし、ゲート制御信号ＧＡは強制的に『０』（低レベル）固定とされる。これにより、信号ＧＡにより制御されるｐＭＯＳトランジスタの供給トランジスタ５１４は、強制的にオン状態となる。
【０１４８】
また、出力レベル固定信号ｌｖｆｉｘ＝０の時、トランジスタ５３４，５４５がオンしてトランジスタ５３９がオフし、ゲート制御信号ＧＡは強制的に『１』（高レベル）固定とされ、信号ＧＡにより制御される供給トランジスタ５１４は強制的にオフ状態となる。
【０１４９】
なお、図１３に示す差動アンプ５１２は、単なる例であり、様々なものを適用することができるのはいうまでもない。
【０１５０】
図１４は、図１１に示すＬＤＯにおける可変分圧回路の一例を説明するための図であり、図１４（ａ）は、可変分圧回路５１３の一例を示す回路図であり、また、図１４（ｂ）は分圧比切換スイッチＳＷ１，ＳＷ２のオン／オフ動作を示す図である。
【０１５１】
なお、図１４（ｂ）において、※ＶＤＤＭＡは、内部回路Ａの供給電圧が０．８Ｖおよび１．０Ｖの状態を示しているが、それらの場合、モニタ信号ＭＯＮ−Ａの電圧は、いずれも基準電圧ＶＲＥＦと同じ０．６Ｖになる。
【０１５２】
まず、図１４（ａ）に示されるように、可変分圧回路５１３は、インバータ５５０、抵抗５５２，５５２，５５３、および、スイッチＳＷ０，ＳＷ１を有する。
【０１５３】
スイッチＳＷ１は、選択信号ＳＷにより制御され、また、スイッチＳＷ０は、信号ＳＷをインバータ５５０で反転した信号により制御される。従って、スイッチＳＷ０とＳＷ１は、信号ＳＷに従って逆相でオン／オフ動作することになる。
【０１５４】
すなわち、図１４（ｂ）に示されるように、信号ＳＷ＝０の時、スイッチＳＷ０はオンしてスイッチＳＷ１はオフする。これにより、モニタ信号ＭＯＮ−Ａは、抵抗５５１による２５ｋΩと、直列接続された抵抗５５２および５５３による７５ｋΩの接続ノードから取り出される。
【０１５５】
これにより、目的とする内部回路Ａに対する供給電圧ＶＤＤＭＡが０．８Ｖのときに、モニタ信号ＭＯＮ−Ａが０．６Ｖとなるように設定される。
【０１５６】
そして、モニタ信号ＭＯＮ−Ａの電圧値が０．６Ｖとなるように、差動アンプ５１２および供給トランジスタ５１４による制御が行われるため、供給電圧ＶＤＤＭＡは、０．８Ｖとなるように制御されることになる。
【０１５７】
一方、信号ＳＷ＝１の時、スイッチＳＷ０はオフしてスイッチＳＷ１はオンする。これにより、モニタ信号ＭＯＮ−Ａは、直列接続された抵抗５５１および５５２による４０ｋΩと、抵抗５５３による６０ｋΩの接続ノードから取り出される。
【０１５８】
すなわち、信号ＳＷ＝０の時とはモニタ信号ＭＯＮ−Ａを生成する抵抗の分圧比を変化させて、目的とする内部回路Ａに対する供給電圧ＶＤＤＭＡが１．０Ｖのときに、モニタ信号ＭＯＮ−Ａが０．６Ｖとなるように設定される。
【０１５９】
そして、モニタ信号ＭＯＮ−Ａの電圧値が０．６Ｖとなるように、差動アンプ５１２および供給トランジスタ５１４による制御が行われるため、供給電圧ＶＤＤＭＡは、１．０Ｖとなるように制御されることになる。
【０１６０】
すなわち、図１４（ａ）の可変分圧回路５１３は、選択信号ＳＷを『０』とすることにより供給電圧ＶＤＤＭＡを０．８Ｖとし、また、選択信号ＳＷを『１』とすることにより供給電圧ＶＤＤＭＡを１．０Ｖとすることができる。
【０１６１】
なお、図１１〜１４では、内部回路Ａに対するＬＤＯ５１を例として説明したが、内部回路Ｂ〜Ｄに対するＬＤＯ５２〜５４も同様とすることができるのはもちろんである。
【０１６２】
図１５〜図１７は、第２実施例の半導体装置の動作の一例を説明するための図であり、内部回路ＡのＬＤＯ５１の内部動作に注目して説明するものである。
【０１６３】
ここで、図１５は回路Ａ以外の回路Ｂ〜Ｄによる最大負荷状態が『３（高負荷）』の場合を示し、図１６は『２（中負荷）』の場合を示し、そして、図１７は『１（低負荷）』）の場合を示している。
【０１６４】
まず、図１５に示されるように、内部回路Ｂ〜Ｄによる最大負荷状態が『３（高負荷）』の場合、すなわち、最大負荷状態レジスタ１４１の出力（ＭＡＸ）が常に『３（高負荷）』となっている場合、状態変化検知回路１２１は、出力『０』を維持する。すなわち、状態変化検知回路１２１は、パルス信号を出力せず、外部電圧設定回路１２２は非動作状態（ＮＯＰ）のままとなり、ＶＤＤ＝１．２Ｖを維持する。
【０１６５】
従って、期間Ｔ３１１〜Ｔ３１５において、回路Ａの負荷状態レジスタ１４０ａの出力が『１』→『０』→『２』→『３』→『１』と変化すると、制御コードｖｃａ［２：０］は、００１→０００→０１０→１１１→００１と変化する。
【０１６６】
さらに、制御コードｖｃａ［２：０］は、デコーダ５１１によって信号ｄｉｓａｂｌｅ，ｌｖｆｉｘ，ｓｗに変換され、前述した制御が行われる。具体的に、例えば、期間Ｔ３１２において、非活性信号ｄｉｓａｂｌｅ＝１で出力レベル固定信号ｌｖｆｉｘ＝０となって、供給トランジスタ５１４は強制的にオフされる。
【０１６７】
また、例えば、期間Ｔ３１４において、非活性信号ｄｉｓａｂｌｅ＝１で出力レベル固定信号ｌｖｆｉｘ＝１となって、供給トランジスタ５１４は強制的にオンされ、１．２Ｖの電源電圧ＶＤＤがそのまま供給電圧ＶＤＤＭＡとしてＬＤＯ５１から出力される。なお、他の期間Ｔ３１１，Ｔ３１３およびＴ３１５において、ＬＤＯ５１は通常のレギュレータとしての動作を行う。
【０１６８】
次に、図１６に示されるように、回路Ｂ〜Ｄによる最大負荷状態が『２（中負荷）』の場合、状態変化検知回路１２１は、回路Ａの負荷状態が『３（高負荷）』となる期間の前後でパルス信号を出力する。すなわち、状態変化検知回路１２１は、期間Ｔ３２４およびＴ３２５の最初でパルス信号を出力する。
【０１６９】
そして、外部電圧設定回路１２２は、期間Ｔ３２４で外部のＤＣ−ＤＣコンバータ２に対して１．２Ｖを設定する制御信号Ｅｘｔｃｎｔを出力し、また、期間Ｔ３２５でＤＣ−ＤＣコンバータ２に対して１．０Ｖを設定する信号Ｅｘｔｃｎｔを出力する。
【０１７０】
従って、期間Ｔ３２１〜Ｔ３２５において、回路Ａの負荷状態レジスタ１４０ａの出力が『１』→『０』→『２』→『３』→『１』と変化すると、最大負荷状態レジスタ１４１の出力（ＭＡＸ）は、『２』→『２』→『２』→『３』→『２』と変化する。さらに、制御コードｖｃａ［２：０］は、００１→０００→１１０→１１１→００１と変化する。
【０１７１】
そして、例えば、期間Ｔ３２２において、非活性信号ｄｉｓａｂｌｅ＝１で出力レベル固定信号ｌｖｆｉｘ＝０となって、供給トランジスタ５１４は強制的にオフされる。
【０１７２】
また、例えば、期間Ｔ３２３およびＴ３２４において、非活性信号ｄｉｓａｂｌｅ＝１で出力レベル固定信号ｌｖｆｉｘ＝１となって、供給トランジスタ５１４は強制的にオンされる。
【０１７３】
ここで、期間Ｔ３２３では、１．０Ｖの電源電圧ＶＤＤがそのまま供給電圧ＶＤＤＭＡとしてＬＤＯ５１から出力され、また、期間Ｔ３２４では、１．２Ｖの電源電圧ＶＤＤがそのまま供給電圧ＶＤＤＭＡとしてＬＤＯ５１から出力される。なお、他の期間Ｔ３２１およびＴ３２５において、ＬＤＯ５１は通常のレギュレータとしての動作を行う。
【０１７４】
これにより、例えば、期間Ｔ３２３では、１．０Ｖの電源電圧ＶＤＤをそのまま供給電圧ＶＤＤＭＡとして出力し、また、期間Ｔ３２１およびＴ３２５では１．０Ｖの電源電圧ＶＤＤから供給電圧を生成することで、消費電力を低減することができる。
【０１７５】
すなわち、例えば、１．２Ｖの固定の電源電圧ＶＤＤを使用して各負荷状態に応じた内部回路Ａの供給電圧ＶＤＤＭＡを出力する場合よりも、消費電力を低減することが可能になる。
【０１７６】
さらに、図１７に示されるように、回路Ｂ〜Ｄによる最大負荷状態が『１（低負荷）』の場合、状態変化検知回路１２１は、回路Ａの負荷状態が『１（低負荷）』または『０（無負荷）』を維持する以外の期間の前後でパルス信号を出力する。すなわち、状態変化検知回路１２１は、期間Ｔ３３３，Ｔ３３４およびＴ３３５の最初でパルス信号を出力する。
【０１７７】
そして、外部電圧設定回路１２２は、期間Ｔ３３３で外部のＤＣ−ＤＣコンバータ２に対して１．０Ｖを設定する制御信号Ｅｘｔｃｎｔを出力し、また、期間Ｔ３３４でＤＣ−ＤＣコンバータ２に対して１．２Ｖを設定する信号Ｅｘｔｃｎｔを出力する。さらに、外部電圧設定回路１２２は、期間Ｔ３３５で外部のＤＣ−ＤＣコンバータ２に対して０．８Ｖを設定する制御信号Ｅｘｔｃｎｔを出力する。
【０１７８】
従って、期間Ｔ３３１〜Ｔ３３５において、回路Ａの負荷状態レジスタ１４０ａの出力が『１』→『０』→『２』→『３』→『１』と変化すると、最大負荷状態レジスタ１４１の出力（ＭＡＸ）は、『１』→『１』→『２』→『３』→『１』と変化する。さらに、制御コードｖｃａ［２：０］は、１０１→０００→１１０→１１１→１０１と変化する。
【０１７９】
そして、例えば、期間Ｔ３３２において、非活性信号ｄｉｓａｂｌｅ＝１で出力レベル固定信号ｌｖｆｉｘ＝０となって、供給トランジスタ５１４は強制的にオフされる。
【０１８０】
また、例えば、期間Ｔ３３１，Ｔ３３３，Ｔ３３４およびＴ３３５において、非活性信号ｄｉｓａｂｌｅ＝１で出力レベル固定信号ｌｖｆｉｘ＝１となって、供給トランジスタ５１４は強制的にオンされる。
【０１８１】
ここで、期間Ｔ３３１およびＴ３３５では、０．８Ｖの電源電圧ＶＤＤがそのまま供給電圧ＶＤＤＭＡとしてＬＤＯ５１から出力され、また、期間Ｔ３３３では、１．０Ｖの電源電圧ＶＤＤがそのまま供給電圧ＶＤＤＭＡとしてＬＤＯ５１から出力される。さらに、期間Ｔ３３４では、１．２Ｖの電源電圧ＶＤＤがそのまま供給電圧ＶＤＤＭＡとしてＬＤＯ５１から出力される。
【０１８２】
そして、例えば、期間Ｔ３３１およびＴ３３５では、０．８Ｖの電源電圧ＶＤＤをそのまま供給電圧ＶＤＤＭＡとして出力し、また、期間Ｔ３３３では、１．０Ｖの電源電圧ＶＤＤをそのまま供給電圧ＶＤＤＭＡとして出力する。
【０１８３】
これにより、例えば、１．２Ｖの固定の電源電圧ＶＤＤを使用して各負荷状態に応じた内部回路Ａの供給電圧ＶＤＤＭＡを出力する場合よりも、消費電力を低減することが可能になる。なお、回路Ａ以外の回路Ｂ〜ＤのＬＤＯ５２〜５４に関しても同様である。
【０１８４】
このように、本第２実施例の半導体装置によれば、外部に設けるＤＣ−ＤＣコンバータは１個でよいため大幅なコストの増加を招くことなく、消費電力を低減することが可能になる。
【０１８５】
図１８は、第３実施例の半導体装置のシステムを示すブロック図であり、また、図１９は、図１８に示す半導体装置における負荷モードの設定例を説明するための図である。
【０１８６】
まず、図１８と前述した図６との比較から明らかなように、本第３実施例の半導体装置は、負荷モード信号ＬｍｏｄｅをＬＳＩ１の外部から順次与えるのではなく、例えば、内部回路Ａから与えるようになっている。
【０１８７】
すなわち、回路Ａは、ユーザインターフェースとの情報交換を行って全体の仕事量を分析し、各回路（回路Ａを含めた回路Ａ〜Ｄ）にデータ処理量を割り付ける管理者（マスタ）の役割を担わせる。
【０１８８】
例えば、アプリケションに対応した所定の処理をＬＳＩ１に実行させる場合、例えば、その所定の処理を実行する各回路Ａ〜Ｄの負荷状態が予め分かっていることがある。そのような場合、例えば、回路Ａ〜Ｄの負荷状態の時間的な情報を回路Ａに与えておく。
【０１８９】
具体的に、例えば、図１９に示されるような負荷モード信号Ｌｍｏｄｅおよびスケジュール信号（情報）Ｓｃｈｅｄｕｌｅを、処理サイクルタイムＴごとにユーザインターフェースを介して内部回路Ａに与える。
【０１９０】
回路Ａは、例えば、図１９に示すような回路Ａ〜Ｄの負荷モード信号Ｌｍｏｄｅの時系列情報（ｓｃｈｅｄｕｌｅ）を、処理サイクルタイムＴ単位で予め作成し、該当する処理サイクルが実際に始まる前にＰＭＵ１１’（負荷情報設定比較部１４’）に供給する。
【０１９１】
なお、前述した図６に示す第２実施例では、第３実施例における内部回路Ａの役割を、例えば、ＬＳＩ１の外部に設けられたシステムマイコンが担い、そのシステムマイコンから負荷モード信号Ｌｍｏｄｅが順次供給されている。
【０１９２】
さらに、本第３実施例の半導体装置は、ＰＭＵ１１’が最短期間制約部１５を有している。この最短期間制約部１５は、スケジュールされた状態変化予定に対して、電源制御の制限を与えるためのものである。
【０１９３】
すなわち、ＬＳＩ１の外部に設けられたＤＣ−ＤＣコンバータ２による電源電圧ＶＤＤの制御を、最短期間Ｔｍｉｎと比較して制御することにより、消費電力の無駄をさらに低減するようにしたものである。なお、詳細は、図２１および図２２等を参照して詳述する。
【０１９４】
なお、例えば、前述した図６に示す負荷モード信号Ｌｍｏｄｅを外部から供給する第２実施例の半導体装置に対して、ＰＭＵ１１に最短期間制約部１５を設けることもできるのはいうまでもない。
【０１９５】
図２０は、図１８に示す半導体装置のＰＭＵにおける負荷状態設定比較部１４’の一例を示すブロック図である。
【０１９６】
図２０と前述した図７（ｂ）との比較から明らかなように、本第３実施例における負荷状態設定比較部１４’は、第２実施例における負荷状態設定比較部１４に対して、さらに、出力制御部１４３、最大負荷状態補正部１４４、および、タイマ１４５を有する。
【０１９７】
回路Ａ〜Ｄの負荷状態レジスタ１４０ａ’〜１４０ｄ’には、上述したように、回路Ａからの負荷モード信号Ｌｍｏｄｅおよびスケジュール信号Ｓｃｈｅｄｕｌｅが供給される。すなわち、負荷状態レジスタ１４０ａ’〜１４０ｄ’には、図１９の上部のような負荷状態のスケジュールが格納されることになる。
【０１９８】
負荷状態レジスタ１４０ａ’〜１４０ｄ’の出力には、出力制御部１４３が設けられ、タイマ１４５からの時間情報に応じた回路Ａ〜Ｄの負荷状態を、内部電源制御部１３へ信号ＳＳ２として出力する。
【０１９９】
負荷状態比較器１４２’は、負荷状態レジスタ１４０ａ’〜１４０ｄ’の情報から最大負荷状態のスケジュール情報を生成し、信号ＭＡＸ−ｐｒｅとして最大負荷状態補正部１４４に出力する。
【０２００】
最大負荷状態補正部１４４は、最短期間制約記憶部１５からの最短期間情報Ｔｍｉｎを受け取って、信号ＭＡＸ−ｐｒｅに補正を加えて最大負荷状態レジスタ１４１’に出力する。最大負荷状態レジスタ１４１’は、タイマ１４５からの時間情報を受け取って格納し、その出力を信号ＳＳ１として外部電源制御部１２へ出力する。
【０２０１】
図２１は、図２０に示す負荷状態設定比較部１４’における最大負荷状態補正部１４４の動作の一例を説明するための図である。
【０２０２】
ここで、図２１（ａ）は、期間Ｔ４１〜Ｔ４３において、信号（状態）ＭＡＸ−ｐｒｅが『２（中負荷）』→『１（低負荷）』→『３（高負荷）』と変化する場合を示す。また、図２１（ｂ）は、期間Ｔ４４〜Ｔ４６において、信号ＭＡＸ−ｐｒｅが『３（高負荷）』→『１（低負荷）』→『２（中負荷）』と変化する場合を示す。
【０２０３】
図２１（ａ）および図２１（ｂ）に示されるように、最大負荷状態補正部１４４は、信号ＭＡＸ−ｐｒｅにおいて、高い負荷状態に挟まれた低い負荷状態の時間帯Ｔｓｐａｒｅが存在する場合、その時間帯が所定の期間Ｔｍｉｎより長いか否かで制御を変化させる。
【０２０４】
具体的に、高い負荷状態に挟まれた低い負荷状態の時間帯Ｔｓｐａｒｅが、所定の期間（最短期間）Ｔｍｉｎよりも長い（Ｔｓｐａｒｅ＞Ｔｍｉｎ）とき、外部のＤＣ−ＤＣコンバータ２による電源電圧ＶＤＤの制御をそのまま実行する。
【０２０５】
すなわち、Ｔｓｐａｒｅ＞Ｔｍｉｎのとき、最大負荷状態補正部１４４は、負荷状態比較器１４２’からの信号ＭＡＸ−ｐｒｅを、最大負荷状態ＭＡＸとして最大負荷状態レジスタ１４１’に出力して格納する。これにより、ＤＣ−ＤＣコンバータ２は、最大負荷状態ＭＡＸ（ＭＡＸ−ｐｒｅ）に従って制御される。
【０２０６】
一方、高い負荷状態に挟まれた低い負荷状態の時間帯Ｔｓｐａｒｅが、最短期間Ｔｍｉｎよりも長くない（Ｔｓｐａｒｅ≦Ｔｍｉｎ）とき、ＤＣ−ＤＣコンバータ２は、通常の制御とは異なる制御が行われる。
【０２０７】
すなわち、Ｔｓｐａｒｅ≦Ｔｍｉｎのとき、最大負荷状態補正部１４４は、負荷状態比較器１４２’からの信号ＭＡＸ−ｐｒｅを、その時間的に前後する２つ負荷状態を示す信号のうちで低い方の負荷状態の信号に補正する。
【０２０８】
具体的に、図２１（ａ）では、『１（低負荷）』の負荷状態に変化させるべき期間Ｔ４２（ＶＤＤ＝０．８Ｖ）は、直前の期間Ｔ４１の『２（中負荷）』の負荷状態（ＶＤＤ＝１．０Ｖ）を維持するように制御される。
【０２０９】
また、図２１（ｂ）では、『１（低負荷）』の負荷状態に変化させるべき期間Ｔ４５（ＶＤＤ＝０．８Ｖ）は、直後の期間Ｔ４６の『２（中負荷）』の負荷状態（ＶＤＤ＝１．０Ｖ）に、期間Ｔ４６よりも早いタイミングの期間Ｔ４５で変化するように制御される。
【０２１０】
図２２は、第３実施例の半導体装置における電圧降下および電圧上昇の動作による削減／損失電力を説明するための図である。
【０２１１】
ここで、図２２（ａ）は、本第３実施例のＬＳＩ１を、外部に設けたＤＣ−ＤＣコンバータ２、インダクタ３およびキャパシタ４と共に示すものであり、図２２（ｂ）は消費電力の様子を示すものである。
【０２１２】
なお、図２２（ｂ）において、参照符号Ｅｒは、電源電圧ＶＤＤを下げて動作させることにより削減できる削減電力を示し、また、Ｅｍは、電源電圧ＶＤＤの電圧上昇動作によって増加してしまう損失電力（キャパシタ４を再充電するため）を示す。
【０２１３】
すなわち、例えば、ＬＳＩ１の外部に設けたＤＣ−ＤＣコンバータ２により電源電圧ＶＤＤを生成する場合、その電源電圧のレベルを安定させるために大きな平滑化容量（キャパシタ３）Ｃｐを搭載することが多い。
【０２１４】
そのため、例えば、電源電圧ＶＤＤの下降・上昇動作を繰り返すことによって損失するエネルギー（損失電力）Ｅｍが存在する。その動作１回あたりの損失電力Ｅｍは、次の（式１）のように表される。ここで、Ｖは、電源電圧ＶＤＤの下降前と上昇前の電圧値の差分である。
Ｅｍ＝Ｃｐ＊Ｖ2 （式１）
【０２１５】
従って、損失電力Ｅｍは、キャパシタ４の容量Ｃｐが大きくなればなるほど、大きくなる。従って、電源電圧ＶＤＤの下降・上昇動作を行う際には、損失電力Ｅｍよりも大きなエネルギー利得（削減電力Ｅｒ：Ｅｒ＞Ｅｍ）が無ければならないことになる。
【０２１６】
すなわち、Ｅｒ＜Ｅｍでは、電源電圧ＶＤＤを下降させずに高いまま維持した方が電力的に得する。なお、削減電力（エネルギー利得）Ｅｒは、電源電圧ＶＤＤを下降させた状態で回路動作させることによる利得に相当する。
【０２１７】
このＥｒは、上記のＥｍの計算に使用したＶと、回路動作率α、回路負荷容量ＣL、動作周波数ｆ、および、電圧を下降した状態で使える時間Ｔｌｏｗを使って、次の（式１）のように表される。
Ｅｒ＝α＊ＣL＊ｆ＊Ｔｌｏｗ＊Ｖ2 （式２）
【０２１８】
ゆえに、電圧下降・上昇を行うことによって電力が得する条件は、Ｅｒ＞Ｅｍなので、前述したパラメータを使用すると、次の（式３）のようになる。
Ｔｌｏｗ＞Ｃｐ／（α＊ＣL＊ｆ） （式３）
【０２１９】
すなわち、電圧下降して回路動作できる期間（Ｔｌｏｗ）がＣｐ／（α＊ＣL＊ｆ）以上ないと、電圧下降させない方が電力的に得することになる。
【０２２０】
従って、前述した図２０における最大状態補正部１４４は、電圧を落として回路を使える時間（図２１におけるＴｓｐａｒｅ）が、電力損得の視点で十分かどうかを判断してＤＣ−ＤＣコンバータ２に電圧下降させるかどうかを決めるものである。
【０２２１】
そのため、最大状態補正部１４４で判断基準として使用する最短期間Ｔｍｉｎとしては、Ｃｐ／（α＊ＣL＊ｆ）の値に、電圧下降・上昇にかかる期間（Ｔｕｐ，Ｔｄｏｗｎ）を加算した値に設定するのが好ましい。
【０２２２】
図２３および図２４は、第３実施例の半導体装置の動作の一例を説明するための図である。ここで、図２３および図２４は、前述した第２実施例に関する図９および図１０に対応するものであり、上述した負荷状態が『１（低負荷）』におけるＴｓｐａｒｅとＴｍｉｎの大小関係による制御を加えたものに相当する。
【０２２３】
すなわち、図２３および図２４において、負荷状態が『１（低負荷）』の期間Ｔ５３では、Ｔｓｐａｒｅ≦Ｔｍｉｎとなっており、また、負荷状態が『１（低負荷）』の期間Ｔ５５では、Ｔｓｐａｒｅ＞Ｔｍｉｎとなっている。
【０２２４】
従って、『１（低負荷）』の負荷状態に変化させるべき期間Ｔ５３（ＶＤＤ＝０．８Ｖ）は、Ｔｓｐａｒｅ≦Ｔｍｉｎなので、直前の期間Ｔ５２（或いは、直後の期間Ｔ５４）の『２（中負荷）』の負荷状態（ＶＤＤ＝１．０Ｖ）を維持するように制御される。
【０２２５】
ここで、図２３および図２４に示されるように、期間Ｔ５３では、最大負荷状態レジスタ１４１’に格納される値（最大負荷状態）ＭＡＸは、その期間Ｔ５３の信号ＭＡＸ−ｐｒｅではなく、例えば、直前の期間Ｔ５２のＭＡＸ−ｐｒｅと同じ値になっている。
【０２２６】
一方、『１（低負荷）』の負荷状態に変化させるべき期間Ｔ５５（ＶＤＤ＝０．８Ｖ）は、Ｔｓｐａｒｅ＞Ｔｍｉｎなので、そのまま『１（低負荷）』の負荷状態（ＶＤＤ＝０．８Ｖ）になるように制御される。すなわち、最大負荷状態レジスタ１４１’に格納される値ＭＡＸは、その期間Ｔ５５の信号ＭＡＸ−ｐｒｅの値そのものとなる。
【０２２７】
このように、本第３実施例の半導体装置によれば、最大負荷状態補正部１４４によって、負荷状態比較器１４２’からの信号ＭＡＸ−ｐｒｅに対する最大負荷補正処理を行い、その補正された値を最大負荷状態レジスタ１４１’に格納するようになっている。
【０２２８】
なお、状態変化検知回路１２１および外部電圧設定回路１２２による外部電源制御部１２の処理、並びに、回路Ａ〜Ｄの電圧設定レジスタ１３０ａ〜１３０ｄ等による内部電源制御部１３の処理は、前述したのと同様なので、その説明は省略する。
【０２２９】
すなわち、図１８に示す第３実施例の半導体装置に対しても、例えば、図８を参照して説明した外部電源制御部１２および内部電源制御部１３、並びに、図１１〜図１４を参照して説明したＬＤＯ５１〜５４をそのまま適用することができる。
【０２３０】
このように、本第３実施例の半導体装置によれば、前述した第１および第２実施例の半導体装置に加えて、より効果的な消費電力の低減を行うことが可能になる。
【０２３１】
なお、以上では、負荷状態（供給電圧の電圧値）が『３』〜『０』で動作する４つの内部回路Ａ〜Ｄを備える半導体装置（ＬＳＩ）１を例として説明したが、これらは、様々に変化され得るのはいうまでもない。
【０２３２】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
複数の内部回路と、
外部から印加される電源電圧を降下して、前記複数の内部回路へ供給する供給電圧を生成する複数の降圧回路と、
前記複数の降圧回路により生成される前記複数の供給電圧の電圧値の組み合わせ状態に従って、前記電源電圧の電圧値を変更する電源管理部と、を有することを特徴とする半導体装置。
【０２３３】
（付記２）
付記１に記載の半導体装置において、
前記各降圧回路は、対応する前記各内部回路に対して前記各供給電圧を供給し、前記電源管理部からの制御信号に従って当該各内部回路の負荷状態に適した電圧値の供給電圧を生成するレギュレータであることを特徴とする半導体装置。
【０２３４】
（付記３）
付記２に記載の半導体装置において、
前記電源管理部は、前記電源電圧の電圧値を、前記複数の供給電圧のうちで最も高い電圧値の最高供給電圧に従って変更することを特徴とする半導体装置。
【０２３５】
（付記４）
付記３に記載の半導体装置において、
前記電源電圧は、ＤＣ−ＤＣコンバータの出力電圧であり、
前記電源管理部は、前記電源電圧を前記最高供給電圧と同じ電圧値となるように、前記ＤＣ−ＤＣコンバータを制御することを特徴とする半導体装置。
【０２３６】
（付記５）
付記４に記載の半導体装置において、
前記各レギュレータは、
前記電源電圧が印加され、当該レギュレータに対応する前記内部回路に対して供給電圧を供給する供給トランジスタと、
前記供給電圧から得られたモニタ信号の電圧と基準電圧を比較して前記供給トランジスタを制御する差動アンプと、を有することを特徴とする半導体装置。
【０２３７】
（付記６）
付記５に記載の半導体装置において、前記差動アンプは、
該差動アンプを有する当該レギュレータによる供給電圧が前記最高供給電圧の時、前記供給トランジスタの駆動電流を最大となるように制御することを特徴とする半導体装置。
【０２３８】
（付記７）
付記５に記載の半導体装置において、前記差動アンプは、
該差動アンプを有する当該レギュレータに対応する前記内部回路が無負荷状態の時、前記供給トランジスタの駆動電流を遮断するように制御することを特徴とする半導体装置。
【０２３９】
（付記８）
付記６または７に記載の半導体装置において、
前記差動アンプは、前記供給トランジスタの駆動電流を最大となるように、或いは、遮断するように制御する時、当該差動アンプにおける前記モニタ信号の電圧と前記基準電圧を比較する動作を停止することを特徴とする半導体装置。
【０２４０】
（付記９）
付記１〜８のいずれか１項に記載の半導体装置において、
前記電源管理部は、前記電源電圧の電圧値を変更する際、当該電源電圧が同じ電圧値となる期間が所定の期間より短く、当該電源電圧の変更により消費電力の損失が生じると予め判断できる場合には、前記電源電圧の電圧値を維持することを特徴とする半導体装置。
【０２４１】
（付記１０）
付記９に記載の半導体装置において、
前記電源管理部は、第１期間における前記電源電圧の第１電圧値が、その直前の第２期間の第２電圧値およびその直後の第３期間の第３電圧値よりも低く、かつ、前記第１期間が所定の期間よりも短いと予め判断できる場合には、前記第１電圧値を、前記第２電圧値および前記第３電圧値のうちで低い方の電圧値に一致させることを特徴とする半導体装置。
【０２４２】
（付記１１）
付記１０に記載の半導体装置において、
前記電源管理部は、前記第１の期間が前記所定の期間よりも長い場合には、前記第１期間における前記電源電圧を前記第１電圧値に変更することを特徴とする半導体装置。
【０２４３】
（付記１２）
付記１０または１１に記載の半導体装置において、
前記所定の期間は、
前記第２電圧値の前記電源電圧を、前記第１電圧値に変更したときに低減される削減電力と、
前記第１電圧値の前記電源電圧を、前記第３電圧値に変更するときに消費される損失電力を比較して決められることを特徴とする半導体装置。
【０２４４】
（付記１３）
付記１２に記載の半導体装置において、
前記所定の期間は、さらに、前記電源電圧を下降および上昇するのにかかる期間も考慮して決められることを特徴とする半導体装置。
【０２４５】
（付記１４）
付記１〜１３のいずれか１項に記載の半導体装置において、
前記電源管理部は、前記複数の内部回路の負荷モードを外部から受け取ることを特徴とする半導体装置。
【０２４６】
（付記１５）
付記１〜１３のいずれか１項に記載の半導体装置において、
前記複数の内部回路の負荷モードは、所定の処理サイクルタイムごとに、前記複数の内部回路における第１内部回路に対してスケジュール情報と共に供給され、
前記電源管理部は、前記第１内部回路から、前記複数の内部回路の負荷モードおよび前記スケジュール情報を受け取ることを特徴とする半導体装置。
【符号の説明】
【０２４７】
１，１０１，２０１，３０１，４０１ 半導体装置（ＬＳＩ）
２，３２１〜３２４，４２０ 外部電源回路（ＤＣ−ＤＣコンバータ）
３，３３１〜３３４，４３０ インダクタ
４，４４０，３４１〜３４４ キャパシタ
１１，１１’，１１１，２１１，３１１，４１１ 電力管理ユニット（ＰＭＵ）
１２ 外部電源制御部
１３ 内部電源制御部
１４，１４’ 負荷状態設定比較部
１５ 最短期間制約記憶部
５１〜５４，４５１〜４５４ 降圧回路（ＬＤＯ）
１２１ 状態変化検知回路
１２２ 外部電圧設定回路
１４０ａ〜１４０ｄ，１４０ａ’〜１４０ｄ’ 負荷状態レジスタ
１４１，１４１’ 最大負荷状態レジスタ
１４２，１４２’ 負荷状態比較器
１４３ 出力制御部
１４４ 最大負荷状態補正部
１４５ タイマ
【特許請求の範囲】
【請求項１】
複数の内部回路と、
外部から印加される電源電圧を降下して、前記複数の内部回路へ供給する供給電圧を生成する複数の降圧回路と、
前記複数の降圧回路により生成される前記複数の供給電圧の電圧値の組み合わせ状態に従って、前記電源電圧の電圧値を変更する電源管理部と、を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記各降圧回路は、対応する前記各内部回路に対して前記各供給電圧を供給し、前記電源管理部からの制御信号に従って当該各内部回路の負荷状態に適した電圧値の供給電圧を生成するレギュレータであることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記電源管理部は、前記電源電圧の電圧値を、前記複数の供給電圧のうちで最も高い電圧値の最高供給電圧に従って変更することを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記電源電圧は、ＤＣ−ＤＣコンバータの出力電圧であり、
前記電源管理部は、前記電源電圧を前記最高供給電圧と同じ電圧値となるように、前記ＤＣ−ＤＣコンバータを制御することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記各レギュレータは、
前記電源電圧が印加され、当該レギュレータに対応する前記内部回路に対して供給電圧を供給する供給トランジスタと、
前記供給電圧から得られたモニタ信号の電圧と基準電圧を比較して前記供給トランジスタを制御する差動アンプと、を有することを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、前記差動アンプは、
該差動アンプを有する当該レギュレータによる供給電圧が前記最高供給電圧の時、前記供給トランジスタの駆動電流を最大となるように制御することを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、前記差動アンプは、
該差動アンプを有する当該レギュレータに対応する前記内部回路が無負荷状態の時、前記供給トランジスタの駆動電流を遮断するように制御することを特徴とする半導体装置。
【請求項８】
請求項６または７に記載の半導体装置において、
前記差動アンプは、前記供給トランジスタの駆動電流を最大となるように、或いは、遮断するように制御する時、当該差動アンプにおける前記モニタ信号の電圧と前記基準電圧を比較する動作を停止することを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記電源管理部は、前記電源電圧の電圧値を変更する際、当該電源電圧が同じ電圧値となる期間が所定の期間より短く、当該電源電圧の変更により消費電力の損失が生じると予め判断できる場合には、前記電源電圧の電圧値を維持することを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記電源管理部は、第１期間における前記電源電圧の第１電圧値が、その直前の第２期間の第２電圧値およびその直後の第３期間の第３電圧値よりも低く、かつ、前記第１期間が所定の期間よりも短いと予め判断できる場合には、前記第１電圧値を、前記第２電圧値および前記第３電圧値のうちで低い方の電圧値に一致させることを特徴とする半導体装置。
【請求項１】
複数の内部回路と、
外部から印加される電源電圧を降下して、前記複数の内部回路へ供給する供給電圧を生成する複数の降圧回路と、
前記複数の降圧回路により生成される前記複数の供給電圧の電圧値の組み合わせ状態に従って、前記電源電圧の電圧値を変更する電源管理部と、を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記各降圧回路は、対応する前記各内部回路に対して前記各供給電圧を供給し、前記電源管理部からの制御信号に従って当該各内部回路の負荷状態に適した電圧値の供給電圧を生成するレギュレータであることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記電源管理部は、前記電源電圧の電圧値を、前記複数の供給電圧のうちで最も高い電圧値の最高供給電圧に従って変更することを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記電源電圧は、ＤＣ−ＤＣコンバータの出力電圧であり、
前記電源管理部は、前記電源電圧を前記最高供給電圧と同じ電圧値となるように、前記ＤＣ−ＤＣコンバータを制御することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記各レギュレータは、
前記電源電圧が印加され、当該レギュレータに対応する前記内部回路に対して供給電圧を供給する供給トランジスタと、
前記供給電圧から得られたモニタ信号の電圧と基準電圧を比較して前記供給トランジスタを制御する差動アンプと、を有することを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、前記差動アンプは、
該差動アンプを有する当該レギュレータによる供給電圧が前記最高供給電圧の時、前記供給トランジスタの駆動電流を最大となるように制御することを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、前記差動アンプは、
該差動アンプを有する当該レギュレータに対応する前記内部回路が無負荷状態の時、前記供給トランジスタの駆動電流を遮断するように制御することを特徴とする半導体装置。
【請求項８】
請求項６または７に記載の半導体装置において、
前記差動アンプは、前記供給トランジスタの駆動電流を最大となるように、或いは、遮断するように制御する時、当該差動アンプにおける前記モニタ信号の電圧と前記基準電圧を比較する動作を停止することを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記電源管理部は、前記電源電圧の電圧値を変更する際、当該電源電圧が同じ電圧値となる期間が所定の期間より短く、当該電源電圧の変更により消費電力の損失が生じると予め判断できる場合には、前記電源電圧の電圧値を維持することを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記電源管理部は、第１期間における前記電源電圧の第１電圧値が、その直前の第２期間の第２電圧値およびその直後の第３期間の第３電圧値よりも低く、かつ、前記第１期間が所定の期間よりも短いと予め判断できる場合には、前記第１電圧値を、前記第２電圧値および前記第３電圧値のうちで低い方の電圧値に一致させることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１１−２２９３１１（Ｐ２０１１−２２９３１１Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１０−９８０２５（Ｐ２０１０−９８０２５）
【出願日】平成２２年４月２１日（２０１０．４．２１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２２年４月２１日（２０１０．４．２１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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