半導体記憶装置及び半導体記憶装置の製造方法
【課題】相変化材料を記録層とするエッジコンタクト型メモリセルにおいて、被覆率の悪化による記録層の膜厚ばらつきによる下部電極と上部電極間の距離が変動し、この変動に基づきキャパシタ特性がばらつく（抵抗値の変動）ことを抑制する。
【解決手段】下部電極１３、電極間絶縁膜１４、上部電極１５からなる積層膜１６を形成し、この積層膜の各層側面を露出する凹部１９ａに相変化材料を埋設して記録層１９とすることで記憶素子を構成すると、下部電極１３と上部電極１５間の距離は電極間絶縁膜１４の厚みｔ１で一定となり、特性ばらつきを抑制することができる。
【解決手段】下部電極１３、電極間絶縁膜１４、上部電極１５からなる積層膜１６を形成し、この積層膜の各層側面を露出する凹部１９ａに相変化材料を埋設して記録層１９とすることで記憶素子を構成すると、下部電極１３と上部電極１５間の距離は電極間絶縁膜１４の厚みｔ１で一定となり、特性ばらつきを抑制することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、詳しくは、相変化材料を記録層に用いた半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電源がオフ状態であっても情報を不揮発で保持することが可能な半導体記憶装置として、相変化材料を記録層として使用したＰＲＡＭ（Phase change Random Access Memory；相変化ランダムアクセスメモリ）の開発が進められている。
【０００３】
通常、ＰＲＡＭでは、下部電極上に相変化材料層、相変化材料層上に上部電極を形成する。ＰＲＡＭにおいて消費電力を低減するには、下部電極（ヒータ電極）と相変化材料の接触面積をできるだけ小さくすることが有効である。従来、プラグ形状の下部電極〔ヒータ電極上に相変化材料層、上部電極を積層したボトムコンタクト型が主流であるが、プラグの上部面積を縮小することが、リソグラフィ限界により妨げられている。これに代えて、平板形状の下部電極上に絶縁膜を形成し、下部電極と絶縁膜の積層構造の一部に凹部を形成した後、該凹部内に相変化材料を埋め込むことで、平板形状の下部電極の側面に相変化材料を接触させたエッジコンタクト型のメモリセルが提案されている（非特許文献１）。エッジコンタクト型では、下部電極の膜厚により相変化材料との接触面積を変えることができ、リソグラフィ技術の影響を受けることなく下部電極と相変化材料との接触面積を縮小することができる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】ワイ エイチ ハ、外７名（Y. H Ha, et al.）、「消費電力が非常に小さい相変化ＲＡＭ用エッジコンタクト型セル（An edge contact type cell for phase change RAM featuring very low power consumption）」、２００３年ＶＬＳＩ技術シンポジウム予稿（2003 Symposium on VLSI Technology Digest of Technical Papers）、１２Ｂ−４、ｐ１７５、２００３年
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、非特許文献１に記載されている従来のエッジコンタクト型メモリセルについて検討を行った結果、以下のような問題点のあることを見出した。
【０００６】
下部電極（ヒータ電極）と相変化材料を介して対向する上部電極間の距離は、凹部での相変化材料層のカバレッジに依存して変動しやすい。また凹部での相変化材料層のカバレッジを半導体基板上のすべてのメモリセルにおいて均一に制御して形成することは容易では無い。これは、下部電極と絶縁膜の積層構造に形成した微細化した凹部の側面を覆うように相変化材料層を堆積する必要があるためで、凹部の形状の影響を大きく受けて、凹部側壁でのカバレッジの悪化が起き易いからである。このため、従来のエッジコンタクト型メモリセルを用いたＰＲＡＭでは、下部電極と上部電極間の距離の変動に基づく特性ばらつき（抵抗値の変動）が生じやすいと言う問題点があった。
【課題を解決するための手段】
【０００７】
本発明の一形態によれば、
半導体基板上に
下部電極、電極間絶縁層、上部電極とからなる積層膜と
前記積層膜の各層の側面と接する相変化材料からなる記録層と
を有する記憶素子を備えた半導体記憶装置が提供される。
【０００８】
また、本発明の別の形態によれば、
複数のワード線と、該ワード線と交差する方向に延在した複数のビット線とを有し、前記ワード線とビット線のそれぞれの交点に相変化材料を記録層として有する記憶素子と能動素子を含むメモリセルを備えた相変化ランダムアクセスメモリであって、
前記記憶素子は、
下部電極、電極間絶縁層、上部電極とからなる積層膜と
前記積層膜の各層の側面と接する相変化材料からなる記録層と
を有する相変化ランダムアクセスメモリが提供される。
【発明の効果】
【０００９】
本発明では、記録層（相変化材料層）を介して対向する下部電極と上部電極の距離は両電極間に挟まれた電極間絶縁膜の膜厚によって制御できるため、両電極間距離のばらつきを抑制して、ＰＲＡＭのメモリセルを形成することが可能となる。これにより、記録層がアモルファス相及び結晶相のいずれの状態でも、電極間の抵抗値のばらつきを抑制することができる。したがって、消費電力を低減した高性能のＰＲＡＭを容易に製造することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係るメモリセルアレイ回路図（ａ）と、各メモリセルの回路図（ｂ）である。
【図２】本発明の好ましい実施形態によるＰＲＡＭ１００のメモリセル構造を示す図であり、（ａ）は（ｂ）のＢ-Ｂ部における略断面図、（ｂ）は（ａ）のＡ-Ａ部における略透視平面図である。
【図３】本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図４】本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図５】本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図６】本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図７】本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図８】本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図９】本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１０】従来技術によるＰＲＡＭ１５０の構造を示す図であり、（ａ）は略断面図、（ｂ１）、（ｂ２）は（ａ）の破線部における拡大断面図であり、カバレッジによる相変化材料層の膜厚の差違を示す。
【図１１】本発明の好ましい他の実施形態によるＰＲＡＭ２００のメモリセル構造を示す図であり、（ａ）は（ｂ）（ｃ）のＢ-Ｂ部における略断面図、（ｂ）は（ａ）、（ｃ）のＣ−Ｃ部における略断面図、（ｃ）は平面図である。
【図１２】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１３】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１４】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１５】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１６】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１７】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１８】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１９】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図２０】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
〔第１の実施形態例〕
図１（ａ）は、本発明を用いて形成した、ｎ行×ｍ列（ｎ、ｍは２以上の整数）のマトリックス構造を有するＰＲＡＭのメモリセルアレイ回路図であり、図１（ｂ）は各メモリセルの回路図である。
【００１３】
ＰＲＡＭでは、記憶素子（不揮発性素子）の記録層を構成する相変化材料の相状態によってデータを記憶しており、記録層を構成する相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができる。アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。つまり、ＰＲＡＭに用いる相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、この現象を利用して、データを記録することができる。
【００１４】
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。相変化材料をアモルファス状態とするためには、高電圧で短いパルスを加え、融点以上の温度に一旦加熱した後、急冷すればよい。一方、相変化材料を結晶状態とするためには、低電圧で長いパルスを加え、結晶化温度以上、融点未満の温度に保持すればよい。加熱は通電によって行い、加熱時の温度は通電量、すなわち、単位時間当たりの電流量や通電時間によって制御することができる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。
【００１５】
図１に示すように、このＰＲＡＭは、ｎ本のワード線Ｗ１〜Ｗｎと、ｍ本のビット線Ｂ１〜Ｂｍと、これらのワード線Ｗ１〜Ｗｎとビット線Ｂ１〜Ｂｍの各交点に配置されたメモリセル（１、１）〜（ｎ、ｍ）とを備えている。ワード線Ｗ１〜Ｗｎは、ロウデコーダ１０１に接続されて、ビット線Ｂ１〜Ｂｍは、カラムデコーダ１０２に接続されている。各メモリセルは、夫々対応するビット線Ｂ１〜Ｂｍとグランド１０５との間に直列に接続されたトランジスタ１０３及び記憶素子１０４によって構成されている。トランジスタ１０３の制御端子(ゲート電極)は、夫々対応するワード線Ｗ１〜Ｗｎに接続されている。
【００１６】
このような構成を有する不揮発性半導体記憶装置は、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態でビット線Ｂ１〜Ｂｍの少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルでは、トランジスタがオンするため、対応するビット線は、記憶素子１０４を介してグランド１０５に接続された状態となる。したがって、この状態で所定のカラムデコーダにより選択したビット線に書き込み電流を流せば、記憶素子１０４に含まれる記録層を相変化させることができる。
【００１７】
データの読み出しを行う場合も、ロウデコーダ１０1によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態で、ビット線Ｂ１〜Ｂｍの少なくとも１本に読み出し電流を流せばよい。記録層がアモルファス相となっているメモリセルについては抵抗値が高くなり、記録層が結晶相となっているメモリセルについては抵抗値が低くなることから、これを図示しないセンスアンプによって検出すれば、記録層の相状態を把握することができる。
【００１８】
図２（ａ）及び（ｂ）は、本発明の好ましい実施形態によるＰＲＡＭ１００のメモリセル構造を示す図であり、（ａ）は（ｂ）のＢ−Ｂ部における略断面図、（ｂ）は（ａ）のＡ−Ａ部における略透視平面図である。
【００１９】
図２（ａ）及び（ｂ）に示すように、夫々に対応するビット線Ｂ１〜Ｂｍのうち、一つのビット線Ｂｊを共有する２つのメモリセル（i,j）、（i+1,j）が配置されている。本実施形態によるＰＲＡＭ１００には、半導体基板１にメモリセルを構成する能動素子として４つのＭＯＳ（Metal Oxide Semiconductor）トランジスタが設けられている。夫々のトランジスタは、半導体基板１の主面上に設けられた素子分離領域となるＳＴＩ（Shallow Trench Isolation）２によって囲まれた２つの活性領域３ａ、３ｂ内に位置しており、半導体基板１上に設けられたＹ方向に延在するゲート絶縁膜４と、ゲート絶縁膜４を覆うようにＹ方向に延在するゲート電極５と、半導体基板１の１つの活性領域３（３ａまたは３ｂ）に対して設けられた３つの拡散層６で構成される。ここでは、説明の便宜上、４個のＭＯＳトランジスタを記載しているが、実際には、メモリセル領域全体で数千〜数十万個のＭＯＳトランジスタが配置されるものであり、ここで記載した２つの活性領域３も同様である。したがって、ビット線およびワード線も数百〜数千オーダーの本数となるものである。
【００２０】
図２（ｂ）において、活性領域３ａと３ｂにおける構成は、夫々２つのＭＯＳトランジスタを有した同じ構成であるため、以下の説明では活性領域３ａについて述べる。
【００２１】
ゲート電極５の上面は、エッチングマスクとなっていた絶縁膜７で覆われており、ゲート絶縁膜４とゲート電極５の側面はサイドウォール絶縁膜８で覆われている。ここで、２つのトランジスタのゲート電極５ａはワード線Ｗｉを構成し、ゲート電極５ｂはワード線Ｗｉ＋１を構成する。ゲート電極５とは別にワード線を設けて接続しても良い。なお、２つのトランジスタのソースは拡散層６ｂとなって共有されており、第１の層間絶縁膜９に設けられた第１のコンタクトプラグ１０ｂと、層間絶縁膜１１、１８、２０に設けられた第４のコンタクトプラグ２２を介して、グランド配線となる導電層２３ｂに接続されている。また２つのトランジスタのドレインは拡散層６ａと６ｃとなっており、第１のコンタクトプラグ１０ａと１０ｃ並びに第２のコンタクトプラブ１２を介して、夫々に対応する記憶素子に接続される。
【００２２】
２つのＭＯＳトランジスタを覆う第１の層間絶縁膜９には、夫々の拡散層６ａ、６ｂ、６ｃと接続する第１のコンタクトプラグ１０（１０ａ、１０ｂ、１０ｃ）が設けられており、そのうち第１のコンタクトプラグ１０ａと１０ｃは、第１の層間絶縁膜９上に位置する第２の層間絶縁膜１１に設けられた第２のコンタクトプラグ１２と接続している。
【００２３】
第２の層間絶縁膜１１上には、夫々のＭＯＳトランジスタに対応した２つの記憶素子が設けられている。記憶素子は、下部電極１３と電極間絶縁膜１４と上部電極１５とサイドウォール膜１７と記録層１９で構成されている。ここで、下部電極１３と電極間絶縁膜１４と上部電極１５は積層状態となっており、電極間絶縁膜１４が下部電極１３と上部電極１５の間に位置することによって、下部電極１３と上部電極１５の電気的絶縁がなされている。今後、下部電極１３と電極間絶縁膜１４と上部電極１５による積層膜を積層膜１６と称することがある。サイドウォール膜１７は、積層膜１６の側面を覆うように設けられており、記録層１９は相変化材料によって形成され、積層膜１６を覆うように設けられた第３の層間絶縁膜１８において、積層膜１６を半導体基板１の法線の向きとなるＺ方向で２つに分断するように設けられている。さらに、記録層１９の底部は第２の層間絶縁膜１１中に位置しており、記録層１９の上面の位置は、第３の層間絶縁膜１８の上面と一致している。
【００２４】
第３の層間絶縁膜１８上には、第４の層間絶縁膜２０が位置しており、記録層１９を覆っている。第４の層間絶縁膜２０を貫通して設けられた第３のコンタクトプラグ２１は、上部電極１５と接続しており、第２乃至第４の層間絶縁膜１１、１８、２０を貫通して設けられた第４のコンタクトプラブ２２は、第１のコンタクトプラブ１０ｂと接続されている。なお第４のコンタクトプラグ２２は、積層膜１６の側面に設けられた絶縁膜によるサイドウォール膜１７と接しているので、積層膜１６との絶縁性が保たれている。
【００２５】
第４の層間絶縁膜２０上には、導電層２３がマスク膜２４と共にＹ方向に延在して設けられており、特に導電層２３ｂはグランド配線となって、第４のコンタクトプラブ２２と第１のコンタクトプラグ１０ｂを介して拡散層６ｂと接続されている。一方、導電層２３ａと２３ｃは、第３のコンタクトプラグ２１を介して、記憶素子を構成する上部電極１５と接続されている。導電層２３を覆うように設けられた第５の層間絶縁膜２５には、第５のコンタクトプラグ２６が設けられており、導電層２３ａと２３ｃに接続している。さらに第５のコンタクトプラグ２６は、第５の層間絶縁膜２５上にＸ方向に延在して設けられた配線層２７と接続している。
【００２６】
以上説明したように、本発明によるＰＲＡＭでは、不揮発性メモリを構成している下部電極１３と電極間絶縁膜１４と上部電極１５が積層構造となっており、記録層１９は下部電極１３と上部電極１５の夫々の側面部に接続するように設けられている。この構造によれば、下部電極１３と上部電極１５の距離は、電極間絶縁膜１４の厚さに依存することになる。さらに詳細に述べると、下部電極１３と電極間絶縁膜１４と上部電極１５は、夫々半導体基板１の主面に対して平行な平面に積層した構造となっているため、下部電極１３と上部電極１５の距離は、夫々の側面部に形成した記録層１９の厚さに関係することなく、電極間絶縁膜１４の厚さに依存することになる。電極間絶縁膜１４を平面上で均一に形成することは容易である。その結果、下部電極１３と上部電極１５の間の距離のばらつきが抑制されるので、ＰＲＡＭ１００の動作を安定させることができる。
【００２７】
図３乃至図９は、本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢ−Ｂ部における略断面図、（ｂ）は略平面図である。
【００２８】
（図３工程）
本実施形態によるＰＲＡＭの製造方法では、まずシリコン等の半導体基板１上に選択素子としてプレーナ型のＭＯＳトランジスタを形成する。選択素子の構造並びに製造方法は特に限定されるものではなく、縦型ＭＯＳトランジスタやバイポーラトランジスタ等によって形成してもよい。ここでは、図２に示したＰＲＡＭ１００と同じように、プレーナ型のＭＯＳトランジスタを構成しているゲート絶縁膜４、ゲート電極５、拡散層６を示している。さらに、トランジスタを覆っている第１の層間絶縁膜９に形成された第１のコンタクトプラグ１０を示している。
【００２９】
（図４工程）
次に、第１の層間絶縁膜９上にＣＶＤ（Chemical Vapor Deposition）法によって、１８０ｎｍ厚のシリコン酸化膜である第２の層間絶縁膜１１を成膜する。次に、フォトリソグラフィ法とドライエッチング法によって、第1のコンタクトプラグ１０の一部が露出するように、第２の層間絶縁膜１１に直径６５ｎｍのホール１２ａを形成する。次に、スパッタ法による１２０ｎｍ厚のタングステン（Ｗ）で、ホール１２ａを埋め込む。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、第２の層間絶縁膜１１上で余剰となっているタングステンを除去して、第２のコンタクトプラグ１２を形成する。なお、ＣＭＰ法によって第２の層間絶縁膜１１を７０ｎｍ程度研磨するため、第２の層間絶縁膜１１の膜厚は、約１１０ｎｍとなる。
【００３０】
（図５工程）
次に、第２の層間絶縁膜１１上にスパッタ法によって５ｎｍ厚の窒化チタン（ＴｉＮ）である下部電極１３を成膜する。次に、下部電極１３上にＣＶＤ法によって、３０ｎｍ厚のシリコン窒化膜である電極間絶縁膜１４を成膜する。電極間絶縁膜１４をＣＶＤ法を用いて形成することで、半導体基板１の上面において、均一な膜厚で形成することができる。次に、電極間絶縁膜１４上にスパッタ法によって、２０ｎｍ厚の窒化チタン（ＴｉＮ）である上部電極１５を成膜して、下部電極１３と電極間絶縁膜１４と上部電極１５を積層状態とする。
【００３１】
（図６工程）
次に、フォトリソグラフィ法とドライエッチング法によって、積層状態となった下部電極１３と電極間絶縁膜１４と上部電極１５を第１の方向（Ｘ方向）に長尺を有する平面形状にパターニングする。このときのドライエッチングは、下部電極１３の下地となっている第２の層間絶縁膜１１までオーバーエッチングして、下部電極１３を完全に分離する。このパターニングによって、積層膜１６（パターニングされた下部電極１３と電極間絶縁膜１４と上部電極１５）は、縦寸法Ｙ１が７０ｎｍ、横寸法Ｘ１が２００ｎｍとなり、１つの第２のコンタクトプラグ１２に対して、１つのＸ方向に長尺を有する矩形状の積層膜１６が接続する。次に、ＣＶＤ法によって厚さ３０ｎｍのシリコン窒化膜を成膜してからエッチバックすることで、積層膜１６の側面にシリコン窒化膜であるサイドウォール絶縁膜１７を形成する。
【００３２】
（図７工程）
次に、積層膜１６を覆うようにＣＶＤ法によって、８０ｎｍ厚のシリコン酸化膜である第３の層間絶縁膜１８を成膜してから、ＣＭＰ法によって第３の層間絶縁膜１８の平坦化を行う。このとき、ＣＭＰ法によって第３の層間絶縁膜１８を４０ｎｍ研磨するため、第３の層間絶縁膜１８の膜厚は、４０ｎｍとなる。次に、フォトリソグラフィ法とドライエッチング法によって、記録層を形成する際の型枠となる凹部（ホール１９ａ）を形成する。このホール１９ａは、縦寸法Ｙ２を１５０ｎｍ、横寸法Ｘ２を７０ｎｍ、深さＨ１を１２５ｎｍとしたため、下部電極１３と電極間絶縁膜１４と上部電極１５で構成された積層膜１６を完全に分断している。また、積層膜１６を完全に分断するためには、下部電極１３をオーバーエッチングする必要があり、それに伴って、第２の層間絶縁膜１１にもホール１９ａの一部を構成している深さ３０ｎｍのホール１９ｂが形成される。なお、ホール１９ａは、必ずしも積層膜１６を分断する必要は無く、少なくとも積層膜１６の各層（下部電極１３，電極間絶縁膜１４、上部電極１５）の側面部が連続して露出するように形成されていれば良い。例えば、Ｙ方向に隣接する２つの積層膜１６間にホール１９ａを形成し、ホール１９ａのＹ方向の両端部に積層膜１６の各層が露出するようにしても良い。また、ホール１９ａに代えて、Ｙ方向に延在する溝を形成して、Ｙ方向に配置される複数の積層膜を１つの溝で分断しても良い。いずれも、露出する下部電極側面の面積が記録層との所望の接触面積を満たすように形成される。
【００３３】
（図８工程）
次に、ホール１９ａを埋め込むようにスパッタ法にて、７０ｎｍ厚の相変化材料を成膜する。相変化材料とは、２つ以上の相状態をとり、相状態によって電気抵抗が異なる材料であれば特に限定されないが、カルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素を挙げることができる。本実施形態においては特に、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を選択することが好ましい。次に、ＣＭＰ法によって、第３の層間絶縁膜１８上に残留している相変化材料を除去して、記録層１９を形成する。これで、記憶素子が完成して、下部電極１３と上部電極１５は、電極間絶縁膜１４の厚さｔ１＝３０ｎｍの間隔で対向し、夫々の側面に形成された記録層１９を介して電気的に接続されている。なお、成膜直後の相変化材料はアモルファス状態であり、通常は、その後の熱処理（４００℃程度）により相変化材料全体を結晶化して低抵抗状態とする。一般的なＰＲＡＭでは、低抵抗状態（結晶相）をデジタルの「０」に、高抵抗状態（アモルファス相）をデジタルの「１」に対応させることから、このような熱処理により初期状態の記録層は全てデジタルの「０」状態に設定される。この熱処理は、単独の処理としても良く、また、その他のプロセスにおける熱処理を兼用しても良い。
【００３４】
（図９工程）
次に、第３の層間絶縁膜１８上にＣＶＤ法によって、６０ｎｍ厚のシリコン窒化膜である第４の層間絶縁膜２０を形成する。次に、フォトリソグラフィ法とドライエッチング法により、第４の層間絶縁膜２０と第３の層間絶縁膜１８を貫いて、上部電極１５の一部を露出させる直径７０ｎｍのホール２１ａを形成する。同様にして、第２乃至第４の層間絶縁膜１１、１８、２０を貫いて、第１のコンタクトプラグ１０ｂの一部を露出させる直径７０ｎｍのホール２２ａを形成する。次に、ホール２１ａと２２ａを埋め込むように、スパッタ法によって、１２０ｎｍ厚のタングステンを成膜する。次に、ＣＭＰ法によって、第４の層間絶縁膜２０上で余剰となっているタングステンを除去して、第３のコンタクトプラグ２１と第４のコンタクトプラグ２２を形成する。
【００３５】
次に、第４の層間絶縁膜２０上にスパッタ法を用いて、２７０ｎｍ厚のアルミニウム（Ａｌ）を成膜する。さらに、アルミニウム上にＣＶＤ法を用いて、２５０ｎｍ厚のシリコン酸化膜であるマスク膜２４を成膜する。次に、フォトリソグラフィ法とドライエッチング法により、マスク膜２４をエッチングマスクとしたアルミニウムのパターニングを行い、Ｙ方向に延在した第１の配線２３を形成する。このときマスク膜２４は、薄膜化するものの残留して、第１の配線２３上に位置している。次に、第１の配線２３を覆うようにＣＶＤ法を用いて、１０００ｎｍ厚のシリコン酸化膜である第５の層間絶縁膜２５を成膜してから、ＣＭＰ法によって第５の層間絶縁膜２５の平坦化を行う。このとき、ＣＭＰ法によって第５の層間絶縁膜２５を５００ｎｍ研磨するため、第５の層間絶縁膜２５の膜厚は、５００ｎｍとなる。次に、フォトリソグラフィ法とドライエッチング法によって、第１の配線２３ａと２３ｃの一部が露出するように直径６０ｎｍのホール２６ａを形成する。次に、ホール２６ａを埋め込むようにスパッタ法にて、２００ｎｍ厚のタングステンを成膜する。次に、ＣＭＰ法によって、第５の層間絶縁膜２５上で余剰となっているタングステンを除去して、第５のコンタクトプラグ２６を形成する。次に、第５の層間絶縁膜２５上にスパッタ法を用いて６２０ｎｍ厚のアルミニウム（Ａｌ）を成膜する。次に、フォトリソグラフィ法とドライエッチング法によって、アルミニウムをパターニングして、Ｘ方向に延在した第２の配線２７を形成する。
【００３６】
以上の工程によって半導体装置が完成する。
なお、各層の膜厚やホールのサイズ等は一例であって、変更が可能である。
また下部電極及び上部電極に使用する導電体はＴｉＮ以外の金属膜（例えばタングステン等）や、複数の金属の積層膜も可能である。また、下部電極と上部電極を異なる材料で形成してもよい。
【００３７】
ここで比較のため、従来のエッジコンタクト型メモリセルを備えたＰＲＡＭについて説明する。
【００３８】
図１０は、従来技術によるＰＲＡＭ１５０の構造を示す図であり、（ａ）は略断面図、（ｂ１）、（ｂ２）は（ａ）の破線部における拡大断面図であり、カバレッジによる相変化材料層の膜厚の差違を示す。
【００３９】
従来技術によるＰＲＡＭと本発明の実施形態によるＰＲＡＭを比較すると、トランジスタ並びに配線構造は同じであるが、記憶素子の構造が異なっている。すなわち、図１０に示す通り、従来技術による記憶素子では、記憶素子を構成する下部電極１３と電極間絶縁膜１４が積層されており、この積層構造の一部に凹部が設けられている。記録層１９は、積層構造上に形成され、その上に上部電極１５が形成される。上部電極１５の一部は記録層１９の一部と共に凹部内にも形成され、Ｚ方向に蛇行した構造となっている。上部電極１５と下部電極１３は、凹部内において下部電極１５の側面部において記録層１９を介して対向している。このような構造の従来技術による不揮発性メモリにおいては、下部電極１３と上部電極１５間における最短の導電経路がＸ方向となっているため、記録層１９の厚さｔによって導電経路の抵抗値が変動する。さらに詳細に述べると、相変化材料が結晶状態である場合の記録層１９の抵抗Ｒは、Ｒ＝ρc×ｔ／Ａで示される。ここで、ρcは結晶状態における相変化材料の比抵抗、Ａは導電経路の断面積であり、記録層１９の厚さｔが厚くなるほど導電経路の抵抗は大きくなる。前述したように、ＰＲＡＭでは、記憶素子の記録層を構成する相変化材料の相状態によってデータを記憶しているので、導電経路の電気抵抗が変動すると、ＰＲＡＭの動作が安定しないという問題が生じる。
【００４０】
従来技術では、記録層１９を下部電極１３の側面部に成膜するため、記録層１９の被覆率（カバレッジ）の相違によって、記録層１９の厚さｔが変動する。すなわち、図１０の（ｂ１）、（ｂ２）に示すように、カバレッジが良好な状態（ｂ１）の記録層１９の厚さｔ２は、カバレッジが悪い状態（ｂ２）の厚さｔ３よりも厚くなる（ｔ２＞ｔ３）。カバレッジの状態は、記録層１９を形成するホール１９ｃの形状に依存しており、十分に制御することができないので、記録層１９の厚さばらつきは避けられなかった。
【００４１】
これに対して、本発明によるＰＲＡＭでは、不揮発性メモリを構成する下部電極１３と電極間絶縁膜１４と上部電極１５を積層させた後に、積層膜１６を分断するように記録層１９を形成している。この製造方法によれば、記録層１９は必然的に積層膜１６の側面部に形成されることになり、さらに下部電極１３と上部電極１５の距離は、電極間絶縁膜１４の厚さｔ１（図８参照）に依存している。電極間絶縁膜１４は、半導体基板１の主面に対して平行な平面に成膜したものであるので、下地の形状に依存することなく厚さｔ１を制御することができる。その結果、電極間絶縁膜１４の厚さ変動が低減するので、ＰＲＡＭ１００の特性ばらつきを低減し、動作を安定させることが容易となる。
【００４２】
〔第２の実施形態例〕
図１１（ａ）、（ｂ）、（ｃ）は、本発明の好ましい他の実施形態によるＰＲＡＭ２００を示す図であり、（ａ）は（ｂ）（ｃ）のＢＢ部における略断面図、（ｂ）は（ａ）（ｃ）のＣＣ部における略断面図、（ｃ）は略平面図である。
【００４３】
図１１（ａ）及び（ｂ）に示すように、本実施形態によるＰＲＡＭ２００は、半導体ピラー５２（以降、シリコンピラーと表記）が隣接して位置しており、シリコンピラー５２には能動素子となる縦型ＭＯＳトランジスタが設けられている。シリコンピラー５２に設けられた縦型ＭＯＳトランジスタは、半導体基板５０（以降、半導体基板５０と表記）に設けられた素子分離領域となるＳＴＩ（Shallow Trench Isolation）５１に囲まれた活性領域５３内に位置しており、シリコンピラー５２の側面部に設けられたゲート絶縁膜５４と、ゲート絶縁膜５４を覆うゲート電極５５と、シリコンピラー５２の下部周辺に設けられた第１の拡散層５６と、シリコンピラー５２の上面に設けられた第２の拡散層５７で構成される。なお、第１の拡散層５６は、シリコンピラー５２の真下の領域ではなく、シリコンピラー５２が設けられていない半導体基板５０の平坦領域に位置している。図１１では、説明の便宜上４行３列の計１２個のＭＯＳトランジスタを記載しているが、実際には、数千〜数十万個のＭＯＳトランジスタが配置されるものである。
【００４４】
シリコンピラー５２は複数隣接して、半導体基板５０の主面に対してほぼ垂直に設けられている。図１１（ｂ）に示すように、Ｙ方向で隣接している２つのシリコンピラー５２の間の距離は、ゲート電極５５の膜厚の２倍未満に設定されている。Ｙ方向で２つのシリコンピラー５２をこのように配置することで、各シリコンピラー５２の側面に設けられたゲート電極５５同士を接触させることができ、電気的接続を確実にすることができる。一方、Ｘ方向で隣接するシリコンピラー５２間の距離は、図１１（ａ）に示すように、ゲート電極５５同士が接触しないように十分な距離が保たれている。
【００４５】
ゲート電極５５は、シリコンピラー５２の側面に設けられたゲート絶縁膜５４と、シリコンピラー５２の上面に位置している第２の拡散層５７の側面部に設けられたサイドウォール絶縁膜５８を覆うように設けられている。さらに詳細には、ゲート電極５５は、ゲート絶縁膜５４の外周を覆うように位置しており、サイドウォール絶縁膜５８を介して、第２の拡散層５７の周縁部を覆うリング状の上部領域を有している。また、ゲート電極５５と第１の拡散層５６とを絶縁するように絶縁膜８０が半導体基板５０表面に設けられている。なお、ここではシリコンピラー５２の外周全面にゲート電極５５を設けた、いわゆるサラウンドゲート型の縦型ＭＯＳトランジスタを示しているが、少なくとも一つの側面にゲート電極が形成された他の縦型ＭＯＳトランジスタとしても良い。
【００４６】
グランド配線となる第１の拡散層５６は、活性領域５３の底部、すなわち、第１の層間絶縁膜６０によって埋め込まれたシリコンピラー５２の下部周辺に設けられている。第２の拡散層５７は、シリコンピラー５２の上面に設けられている。第１及び第２の拡散層５６、５７は、半導体基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成することができる。第２の拡散層５７は、シリコンピラー５２の上部に位置したＬＤＤ（Lightly Doped Drain）領域５９に接続されている。第２の拡散層５７の外壁面には、ゲート電極５５との間を絶縁する筒状のサイドウォール絶縁膜５８が位置しており、第２の拡散層５７とゲート電極５５との間の絶縁が確保されている。
【００４７】
第２の拡散層５７に接続している第１のコンタクトプラグ６４は、第１の層間絶縁膜６０と第２の層間絶縁膜６３を貫通するコンタクトホール内に導電性材料を充填することにより設けられている。同様に、下部電極６８に接続している第２のコンタクトプラグ６７は、第３の層間絶縁膜６５を貫通するように設けられており、ゲート電極５５に接続している第３のコンタクトプラグ６２は、第１の層間絶縁膜６０と第１の配線層６１を貫通するように設けられている。コンタクトプラグの材料としては、ポリシリコンやタングステンを用いることが好ましい。第１のコンタクトプラグ６４と第２のコンタクトプラグ６７が接触しているので、第１のコンタクトプラグ６４と接している第２の拡散層５７は、第２のコンタクトプラグ６７と接している下部電極６８と電気的に接続されている。また、ゲート電極５５は、第３のコンタクトプラグ（ゲートコンタクトとも表記する）６２を介して第１の配線層６１と接続している。
【００４８】
第３の層間絶縁膜６５上には、シリコンピラーに設けられたＭＯＳトランジスタ数に対応した記憶素子（不揮発性素子）が設けられている。記憶素子は、下部電極６８と電極間絶縁膜６９と上部電極７０と記録層７３で構成されている。ここで、下部電極６８と電極間絶縁膜６９と上部電極７０は積層状態となっており、電極間絶縁膜６９が下部電極６８と上部電極７０の間に位置することによって、下部電極６８と上部電極７０の電気的絶縁がなされている。今後、下部電極６８と電極間絶縁膜６９と上部電極７０による積層膜を積層膜７１と称することがある。記録層７３は、第２のコンタクトプラグ６７が位置している第３の層間絶縁膜６５と積層膜７１を覆うように設けられた第４の層間絶縁膜７２において、隣接して位置している積層膜７１の間で夫々の積層膜７１と接続するようにＹ方向に延在して設けられている。さらに、記録層７３の底部は第３の層間絶縁膜６５の膜中に位置しており、記録層７３上面の位置は、第４の層間絶縁膜７２の上面と一致している。なお、記録層７３は、積層膜７１の全ての側面に接続されるのでは無く、積層膜７１を構成している４つの側面の１つだけに接続するように設けるものである。したがって、記録層７３は、積層膜７１の１つ置きに設けられている。なお図中において、左側の積層膜７１ａと中央の積層膜７１ｂは、１つの記録層７３ａを共有しているが、右側の積層膜７１ｃには、共有する積層膜が存在しないので、１つの記録層７３ｂを占有している。このような構造は、積層膜７１が奇数個存在する場合、必ず生ずる構造である。つまり、積層膜７１が偶数個存在する場合、記録層７３は隣接する２つの積層膜７１の間に位置して共有されることになるが、積層膜７１が奇数個存在する場合、最終的に１つの積層膜７１が余剰となるため、その余った積層膜７１だけは必然的に１つの記録層７３を占有することになる。
【００４９】
第４の層間絶縁膜７２上には、記録層７３を覆うように第５の層間絶縁膜７４が位置している。第５の層間絶縁膜７４を貫通して設けられた第４のコンタクトプラグ７６は、上部電極７０に接続されている。なお記録層７３との絶縁性を向上させるために、第２のコンタクトプラグ６７の側面には絶縁膜によるサイドウォール膜６６が設けられている。同様に、第４のコンタクトプラグ７６の側面には絶縁膜によるサイドウォール膜７５が設けられている。さらに、第５の層間絶縁膜７４上には、ビット線となる導電層７７が設けられており、第４のコンタクトプラグ７６を介して、不揮発性メモリを構成する上部電極７０と接続されている。
【００５０】
以上説明したように、本発明によるＰＲＡＭでは、不揮発性メモリを構成している下部電極６８と電極間絶縁膜６９と上部電極７０が積層構造となっており、記録層７３は下部電極６８と上部電極７０の夫々の側面部に接続するように設けられている。この構造によれば、下部電極６８と上部電極７０の距離は、電極間絶縁膜６９の厚さに依存することになる。さらに詳細に述べると、下部電極６８と電極間絶縁膜６９と上部電極７０は、夫々半導体基板５０の主面に対して平行な平面に積層した構造となっているため、下部電極６８と上部電極７０の距離は、夫々の側面部に形成した記録層７３の厚さに関係することなく、電極間絶縁膜６９の厚さに依存することになる。その結果、下部電極６８と上部電極７０の距離変動が低減するので、ＰＲＡＭ２００の動作を安定させることができる。
さらに、本発明によるＰＲＡＭでは、下部電極６８と電極間絶縁膜６９と上部電極７０が積層構造としてシリコンピラー５２上に位置しており、記録層７３は隣接するシリコンピラー５２の間に位置している。この構造によれば、シリコンピラー５２に形成しているトランジスタの占有面積を拡大することなく不揮発性メモリを配置できるので、縦型トランジスタを備えるＰＲＡＭ２００の高密度化を図ることができる。
【００５１】
図１２乃至図２０は、本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。
【００５２】
（図１２工程）
本実施形態によるＰＲＡＭ２００の製造工程では、まず半導体基板５０上に縦型トランジスタを形成する。トランジスタの構造並びに製造方法は特に限定されるものではなく、周知の構造並びに製造方法によって形成することができる。ここでは、図１１に示したＰＲＡＭ２００と同じように、シリコンピラー５２においてトランジスタを構成しているゲート絶縁膜５４、ゲート電極５５、第１の拡散層５６、第２の拡散層５７を示している。さらに、トランジスタを覆っている第１の層間絶縁膜６０と第２の層間絶縁膜６３に形成された第１のコンタクトプラグ６４と、第１の層間絶縁膜６０に形成された第１の配線層６１を示している。
【００５３】
（図１３工程）
次に、第２の層間絶縁膜６３上にＣＶＤ法によって１８０ｎｍ厚のシリコン酸化膜である第３の層間絶縁膜６５を成膜する。次に、フォトリソグラフィ法とドライエッチング法によって、第１のコンタクトプラグ６４の一部が露出するように、第３の層間絶縁膜６５に直径６５ｎｍのホール６７ａを形成する。次に、ホール６７ａの内壁にＣＶＤ法によって、１０ｎｍ厚のシリコン窒化膜を成膜後にエッチバックすることで、サイドウォール膜６６を形成する。
【００５４】
（図１４工程）
次に、スパッタ法による１００ｎｍ厚のタングステン（Ｗ）でホール６７ａを埋め込む。次に、ＣＭＰ法によって、第３の層間絶縁膜６５上で余剰となっているタングステンを除去して、第２のコンタクトプラグ６７を形成する。このとき、第２のコンタクトプラグ６７は、サイドウォール膜６６によって側壁が囲まれており、第１のコンタクトプラグ６４を介して、第２の拡散層５７と接続している。なお、ＣＭＰ法によって第３の層間絶縁膜６５を７０ｎｍオーバー研磨するため、第３の層間絶縁膜６５の膜厚は、１１０ｎｍとなる。
【００５５】
（図１５工程）
次に、第３の層間絶縁膜６５上にスパッタ法によって５ｎｍ厚の窒化チタン（ＴｉＮ）である下部電極６８を成膜する。次に、下部電極６８上にＣＶＤ法によって、３０ｎｍ厚のシリコン窒化膜である絶縁膜６９を成膜する。次に、絶縁膜６９上にスパッタ法によって、２０ｎｍ厚の窒化チタン（ＴｉＮ）である上部電極７０を成膜して、下部電極６８と絶縁膜６９と上部電極７０を積層状態とする。次に、フォトリソグラフィ法とドライエッチング法によって、積層状態となった下部電極６８と絶縁膜６９と上部電極７０をパターニングする。このときのドライエッチングは、下部電極６８の下地となっている第３の層間絶縁膜６５までオーバーエッチングして、下部電極６８を完全に分離する。このパターニングによって、積層膜７１（パターニングされた下部電極６８と絶縁膜６９と上部電極７０）は、縦寸法Ｙ３が７０ｎｍ、横寸法Ｘ３が７０ｎｍとなり、１つの第２のコンタクトプラグ６７に対して、１つの積層膜７１が接続する。
【００５６】
（図１６工程）
次に、積層膜７１を覆うようにＣＶＤ法によって、８０ｎｍ厚のシリコン酸化膜である第４の層間絶縁膜７２を成膜してから、ＣＭＰ法によって第４の層間絶縁膜７２の平坦化を行う。このとき、ＣＭＰ法によって第４の層間絶縁膜７２を４０ｎｍ研磨するため、第４の層間絶縁膜７２の膜厚は、４０ｎｍとなる。次に、フォトリソグラフィ法とドライエッチング法によって、記録層を形成する際の型枠となる溝７３Ａを形成する。
この溝７３Ａは、幅Ｗ１を７０ｎｍ、深さＨ２を１２５ｎｍとしたため、溝７３Ａの底面を下部電極６８の底面よりも下方の第３の絶縁膜６５に形成している。なお、溝７３Ａによって、積層膜７１における側面部の一部が露出するが、全ての側面部を露出させるのではなく、積層膜７１を構成する４つの側面のうちの１面だけを露出させるものである。従って、溝７３Ａは、隣接した積層膜７１間の全てに形成するのではなく、１つ置きに形成している。
【００５７】
（図１７工程）
次に、溝７３Ａを埋め込むようにスパッタ法にて、７０ｎｍ厚の相変化材料を成膜する。相変化材料とは、２つ以上の相状態をとり、相状態によって電気抵抗が異なる材料であれば特に限定されない。本実施形態においては相変化材料として、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を例示することができる。次に、ＣＭＰ法によって、第４の層間絶縁膜７２上に残留している相変化材料を除去して、記録層７３を形成する。これで、記憶素子が完成して、下部電極６８と上部電極７０は、絶縁膜６９の厚さｔ4＝３０ｎｍの間隔で対向し、夫々の側面に形成された記録層７３で、電気的に接続されている。ここで、記録層７３ａは、２つの積層膜７１ａと７１ｂを構成する夫々の下部電極６８ａ（６８ｂ）と上部電極７０ａ（７０ｂ）を電気的に接続しているが、記録層７３ｂは積層膜７１ｃを構成する下部電極６８ｃと上部電極７０ｃだけを接続している。
【００５８】
（図１８工程）
次に、第４の層間絶縁膜７２上にＣＶＤ法によって６０ｎｍ厚のシリコン窒化膜である第５の層間絶縁膜７４を成膜する。次に、フォトリソグラフィ法とドライエッチング法により、第５の層間絶縁膜７４を貫いて、上部電極７０の少なくとも一部を露出させる直径７０ｎｍのホール７６ａを形成する。次に、ホール７６ａの内壁にＣＶＤ法によって、１０ｎｍ厚のシリコン窒化膜を成膜後にエッチバックすることで、サイドウォール膜７５を形成する。
【００５９】
（図１９工程）
次に、ホール７６ａを埋め込むように、スパッタ法によって、１２０ｎｍ厚のタングステンを成膜する。次に、ＣＭＰ法によって、第５の層間絶縁膜７４上で余剰となっているタングステンを除去して、第４のコンタクトプラグ７６を形成する。
【００６０】
（図２０工程）
次に、第５の層間絶縁膜７４上にスパッタ法を用いて、２７０ｎｍ厚のアルミニウム（Ａｌ）を成膜する。次に、フォトリソグラフィ法とドライエッチング法により、アルミニウムのパターニングを行い、Ｘ方向に延在した第２の配線層７７を形成する。ここで、第２の配線層７７は、第４のコンタクトプラグ７６を介して、上部電極７０と接続している。
【００６１】
以上説明したように、本発明によるＰＲＡＭの製造方法では、不揮発性メモリを構成する下部電極６８と絶縁膜６９と上部電極７０を積層した後に、隣接した積層膜７１の間に記録層７３を形成している。この製造方法によれば、記録層７３は必然的に積層膜７１の側面部に形成されることになり、さらに下部電極６８と上部電極７０の距離は、絶縁膜６９の厚さｔ４（図１７参照）に依存している。絶縁膜６９は、半導体基板５０の主面に対して平行な平面に成膜したものであるので、下地の形状に依存することなく厚さｔ４を制御することができる。その結果、絶縁膜６９の厚さ変動が低減するので、ＰＲＡＭ２００の動作を安定させることができる。
【００６２】
さらに、本発明によるＰＲＡＭでは、下部電極６８と絶縁膜６９と上部電極７０を積層構造としてシリコンピラー５２上に形成しており、記録層７３は隣接するシリコンピラー５２の間に形成している。この製造方法によれば、シリコンピラー５２に形成しているトランジスタの占有面積を拡大することなく不揮発性メモリを形成できるので、縦型トランジスタを備えるＰＲＡＭ２００の高密度化を図ることができる。
【００６３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。
【符号の説明】
【００６４】
１、５０ 半導体基板
２、５１ 素子分離領域
３、５３ 活性領域
４、５４ ゲート絶縁膜
５、５５ ゲート電極
６ 拡散層
７ 絶縁膜
８、５８ サイドウォール絶縁膜
９、６０ 第１の層間絶縁膜
１０、６４ 第１のコンタクトプラグ
１１、６３ 第２の層間絶縁膜
１２、６７ 第２のコンタクトプラグ
１３、６８ 下部電極
１４、６９ 電極間絶縁膜
１５、７０ 上部電極
１６、７１ 積層膜
１７、６６、７５ サイドウォール膜
１８、６５ 第３の層間絶縁膜
１９、７３ 記録層
２０、７２ 第４の層間絶縁膜
２１、６２ 第３のコンタクトプラグ
２２、７６ 第４のコンタクトプラグ
２３、７７ 導電層
２４ マスク膜
２５、７４ 第５の層間絶縁膜
２６ 第５のコンタクトプラグ
２７ 配線層
５２ 半導体ピラー（シリコンピラー）
５６ 第１の拡散層
５７ 第２の拡散層
５９ ＬＤＤ領域
８０ 絶縁膜
１００，２００ ＰＲＡＭ
１０１ ロウデコーダ
１０２ カラムデコーダ
１０３ トランジスタ
１０４ 記憶素子
１０５ グランド
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、詳しくは、相変化材料を記録層に用いた半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電源がオフ状態であっても情報を不揮発で保持することが可能な半導体記憶装置として、相変化材料を記録層として使用したＰＲＡＭ（Phase change Random Access Memory；相変化ランダムアクセスメモリ）の開発が進められている。
【０００３】
通常、ＰＲＡＭでは、下部電極上に相変化材料層、相変化材料層上に上部電極を形成する。ＰＲＡＭにおいて消費電力を低減するには、下部電極（ヒータ電極）と相変化材料の接触面積をできるだけ小さくすることが有効である。従来、プラグ形状の下部電極〔ヒータ電極上に相変化材料層、上部電極を積層したボトムコンタクト型が主流であるが、プラグの上部面積を縮小することが、リソグラフィ限界により妨げられている。これに代えて、平板形状の下部電極上に絶縁膜を形成し、下部電極と絶縁膜の積層構造の一部に凹部を形成した後、該凹部内に相変化材料を埋め込むことで、平板形状の下部電極の側面に相変化材料を接触させたエッジコンタクト型のメモリセルが提案されている（非特許文献１）。エッジコンタクト型では、下部電極の膜厚により相変化材料との接触面積を変えることができ、リソグラフィ技術の影響を受けることなく下部電極と相変化材料との接触面積を縮小することができる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】ワイ エイチ ハ、外７名（Y. H Ha, et al.）、「消費電力が非常に小さい相変化ＲＡＭ用エッジコンタクト型セル（An edge contact type cell for phase change RAM featuring very low power consumption）」、２００３年ＶＬＳＩ技術シンポジウム予稿（2003 Symposium on VLSI Technology Digest of Technical Papers）、１２Ｂ−４、ｐ１７５、２００３年
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、非特許文献１に記載されている従来のエッジコンタクト型メモリセルについて検討を行った結果、以下のような問題点のあることを見出した。
【０００６】
下部電極（ヒータ電極）と相変化材料を介して対向する上部電極間の距離は、凹部での相変化材料層のカバレッジに依存して変動しやすい。また凹部での相変化材料層のカバレッジを半導体基板上のすべてのメモリセルにおいて均一に制御して形成することは容易では無い。これは、下部電極と絶縁膜の積層構造に形成した微細化した凹部の側面を覆うように相変化材料層を堆積する必要があるためで、凹部の形状の影響を大きく受けて、凹部側壁でのカバレッジの悪化が起き易いからである。このため、従来のエッジコンタクト型メモリセルを用いたＰＲＡＭでは、下部電極と上部電極間の距離の変動に基づく特性ばらつき（抵抗値の変動）が生じやすいと言う問題点があった。
【課題を解決するための手段】
【０００７】
本発明の一形態によれば、
半導体基板上に
下部電極、電極間絶縁層、上部電極とからなる積層膜と
前記積層膜の各層の側面と接する相変化材料からなる記録層と
を有する記憶素子を備えた半導体記憶装置が提供される。
【０００８】
また、本発明の別の形態によれば、
複数のワード線と、該ワード線と交差する方向に延在した複数のビット線とを有し、前記ワード線とビット線のそれぞれの交点に相変化材料を記録層として有する記憶素子と能動素子を含むメモリセルを備えた相変化ランダムアクセスメモリであって、
前記記憶素子は、
下部電極、電極間絶縁層、上部電極とからなる積層膜と
前記積層膜の各層の側面と接する相変化材料からなる記録層と
を有する相変化ランダムアクセスメモリが提供される。
【発明の効果】
【０００９】
本発明では、記録層（相変化材料層）を介して対向する下部電極と上部電極の距離は両電極間に挟まれた電極間絶縁膜の膜厚によって制御できるため、両電極間距離のばらつきを抑制して、ＰＲＡＭのメモリセルを形成することが可能となる。これにより、記録層がアモルファス相及び結晶相のいずれの状態でも、電極間の抵抗値のばらつきを抑制することができる。したがって、消費電力を低減した高性能のＰＲＡＭを容易に製造することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係るメモリセルアレイ回路図（ａ）と、各メモリセルの回路図（ｂ）である。
【図２】本発明の好ましい実施形態によるＰＲＡＭ１００のメモリセル構造を示す図であり、（ａ）は（ｂ）のＢ-Ｂ部における略断面図、（ｂ）は（ａ）のＡ-Ａ部における略透視平面図である。
【図３】本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図４】本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図５】本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図６】本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図７】本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図８】本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図９】本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１０】従来技術によるＰＲＡＭ１５０の構造を示す図であり、（ａ）は略断面図、（ｂ１）、（ｂ２）は（ａ）の破線部における拡大断面図であり、カバレッジによる相変化材料層の膜厚の差違を示す。
【図１１】本発明の好ましい他の実施形態によるＰＲＡＭ２００のメモリセル構造を示す図であり、（ａ）は（ｂ）（ｃ）のＢ-Ｂ部における略断面図、（ｂ）は（ａ）、（ｃ）のＣ−Ｃ部における略断面図、（ｃ）は平面図である。
【図１２】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１３】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１４】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１５】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１６】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１７】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１８】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図１９】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【図２０】本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢＢ部における略断面図、（ｂ）は略平面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
〔第１の実施形態例〕
図１（ａ）は、本発明を用いて形成した、ｎ行×ｍ列（ｎ、ｍは２以上の整数）のマトリックス構造を有するＰＲＡＭのメモリセルアレイ回路図であり、図１（ｂ）は各メモリセルの回路図である。
【００１３】
ＰＲＡＭでは、記憶素子（不揮発性素子）の記録層を構成する相変化材料の相状態によってデータを記憶しており、記録層を構成する相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができる。アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。つまり、ＰＲＡＭに用いる相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、この現象を利用して、データを記録することができる。
【００１４】
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。相変化材料をアモルファス状態とするためには、高電圧で短いパルスを加え、融点以上の温度に一旦加熱した後、急冷すればよい。一方、相変化材料を結晶状態とするためには、低電圧で長いパルスを加え、結晶化温度以上、融点未満の温度に保持すればよい。加熱は通電によって行い、加熱時の温度は通電量、すなわち、単位時間当たりの電流量や通電時間によって制御することができる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。
【００１５】
図１に示すように、このＰＲＡＭは、ｎ本のワード線Ｗ１〜Ｗｎと、ｍ本のビット線Ｂ１〜Ｂｍと、これらのワード線Ｗ１〜Ｗｎとビット線Ｂ１〜Ｂｍの各交点に配置されたメモリセル（１、１）〜（ｎ、ｍ）とを備えている。ワード線Ｗ１〜Ｗｎは、ロウデコーダ１０１に接続されて、ビット線Ｂ１〜Ｂｍは、カラムデコーダ１０２に接続されている。各メモリセルは、夫々対応するビット線Ｂ１〜Ｂｍとグランド１０５との間に直列に接続されたトランジスタ１０３及び記憶素子１０４によって構成されている。トランジスタ１０３の制御端子(ゲート電極)は、夫々対応するワード線Ｗ１〜Ｗｎに接続されている。
【００１６】
このような構成を有する不揮発性半導体記憶装置は、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態でビット線Ｂ１〜Ｂｍの少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルでは、トランジスタがオンするため、対応するビット線は、記憶素子１０４を介してグランド１０５に接続された状態となる。したがって、この状態で所定のカラムデコーダにより選択したビット線に書き込み電流を流せば、記憶素子１０４に含まれる記録層を相変化させることができる。
【００１７】
データの読み出しを行う場合も、ロウデコーダ１０1によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態で、ビット線Ｂ１〜Ｂｍの少なくとも１本に読み出し電流を流せばよい。記録層がアモルファス相となっているメモリセルについては抵抗値が高くなり、記録層が結晶相となっているメモリセルについては抵抗値が低くなることから、これを図示しないセンスアンプによって検出すれば、記録層の相状態を把握することができる。
【００１８】
図２（ａ）及び（ｂ）は、本発明の好ましい実施形態によるＰＲＡＭ１００のメモリセル構造を示す図であり、（ａ）は（ｂ）のＢ−Ｂ部における略断面図、（ｂ）は（ａ）のＡ−Ａ部における略透視平面図である。
【００１９】
図２（ａ）及び（ｂ）に示すように、夫々に対応するビット線Ｂ１〜Ｂｍのうち、一つのビット線Ｂｊを共有する２つのメモリセル（i,j）、（i+1,j）が配置されている。本実施形態によるＰＲＡＭ１００には、半導体基板１にメモリセルを構成する能動素子として４つのＭＯＳ（Metal Oxide Semiconductor）トランジスタが設けられている。夫々のトランジスタは、半導体基板１の主面上に設けられた素子分離領域となるＳＴＩ（Shallow Trench Isolation）２によって囲まれた２つの活性領域３ａ、３ｂ内に位置しており、半導体基板１上に設けられたＹ方向に延在するゲート絶縁膜４と、ゲート絶縁膜４を覆うようにＹ方向に延在するゲート電極５と、半導体基板１の１つの活性領域３（３ａまたは３ｂ）に対して設けられた３つの拡散層６で構成される。ここでは、説明の便宜上、４個のＭＯＳトランジスタを記載しているが、実際には、メモリセル領域全体で数千〜数十万個のＭＯＳトランジスタが配置されるものであり、ここで記載した２つの活性領域３も同様である。したがって、ビット線およびワード線も数百〜数千オーダーの本数となるものである。
【００２０】
図２（ｂ）において、活性領域３ａと３ｂにおける構成は、夫々２つのＭＯＳトランジスタを有した同じ構成であるため、以下の説明では活性領域３ａについて述べる。
【００２１】
ゲート電極５の上面は、エッチングマスクとなっていた絶縁膜７で覆われており、ゲート絶縁膜４とゲート電極５の側面はサイドウォール絶縁膜８で覆われている。ここで、２つのトランジスタのゲート電極５ａはワード線Ｗｉを構成し、ゲート電極５ｂはワード線Ｗｉ＋１を構成する。ゲート電極５とは別にワード線を設けて接続しても良い。なお、２つのトランジスタのソースは拡散層６ｂとなって共有されており、第１の層間絶縁膜９に設けられた第１のコンタクトプラグ１０ｂと、層間絶縁膜１１、１８、２０に設けられた第４のコンタクトプラグ２２を介して、グランド配線となる導電層２３ｂに接続されている。また２つのトランジスタのドレインは拡散層６ａと６ｃとなっており、第１のコンタクトプラグ１０ａと１０ｃ並びに第２のコンタクトプラブ１２を介して、夫々に対応する記憶素子に接続される。
【００２２】
２つのＭＯＳトランジスタを覆う第１の層間絶縁膜９には、夫々の拡散層６ａ、６ｂ、６ｃと接続する第１のコンタクトプラグ１０（１０ａ、１０ｂ、１０ｃ）が設けられており、そのうち第１のコンタクトプラグ１０ａと１０ｃは、第１の層間絶縁膜９上に位置する第２の層間絶縁膜１１に設けられた第２のコンタクトプラグ１２と接続している。
【００２３】
第２の層間絶縁膜１１上には、夫々のＭＯＳトランジスタに対応した２つの記憶素子が設けられている。記憶素子は、下部電極１３と電極間絶縁膜１４と上部電極１５とサイドウォール膜１７と記録層１９で構成されている。ここで、下部電極１３と電極間絶縁膜１４と上部電極１５は積層状態となっており、電極間絶縁膜１４が下部電極１３と上部電極１５の間に位置することによって、下部電極１３と上部電極１５の電気的絶縁がなされている。今後、下部電極１３と電極間絶縁膜１４と上部電極１５による積層膜を積層膜１６と称することがある。サイドウォール膜１７は、積層膜１６の側面を覆うように設けられており、記録層１９は相変化材料によって形成され、積層膜１６を覆うように設けられた第３の層間絶縁膜１８において、積層膜１６を半導体基板１の法線の向きとなるＺ方向で２つに分断するように設けられている。さらに、記録層１９の底部は第２の層間絶縁膜１１中に位置しており、記録層１９の上面の位置は、第３の層間絶縁膜１８の上面と一致している。
【００２４】
第３の層間絶縁膜１８上には、第４の層間絶縁膜２０が位置しており、記録層１９を覆っている。第４の層間絶縁膜２０を貫通して設けられた第３のコンタクトプラグ２１は、上部電極１５と接続しており、第２乃至第４の層間絶縁膜１１、１８、２０を貫通して設けられた第４のコンタクトプラブ２２は、第１のコンタクトプラブ１０ｂと接続されている。なお第４のコンタクトプラグ２２は、積層膜１６の側面に設けられた絶縁膜によるサイドウォール膜１７と接しているので、積層膜１６との絶縁性が保たれている。
【００２５】
第４の層間絶縁膜２０上には、導電層２３がマスク膜２４と共にＹ方向に延在して設けられており、特に導電層２３ｂはグランド配線となって、第４のコンタクトプラブ２２と第１のコンタクトプラグ１０ｂを介して拡散層６ｂと接続されている。一方、導電層２３ａと２３ｃは、第３のコンタクトプラグ２１を介して、記憶素子を構成する上部電極１５と接続されている。導電層２３を覆うように設けられた第５の層間絶縁膜２５には、第５のコンタクトプラグ２６が設けられており、導電層２３ａと２３ｃに接続している。さらに第５のコンタクトプラグ２６は、第５の層間絶縁膜２５上にＸ方向に延在して設けられた配線層２７と接続している。
【００２６】
以上説明したように、本発明によるＰＲＡＭでは、不揮発性メモリを構成している下部電極１３と電極間絶縁膜１４と上部電極１５が積層構造となっており、記録層１９は下部電極１３と上部電極１５の夫々の側面部に接続するように設けられている。この構造によれば、下部電極１３と上部電極１５の距離は、電極間絶縁膜１４の厚さに依存することになる。さらに詳細に述べると、下部電極１３と電極間絶縁膜１４と上部電極１５は、夫々半導体基板１の主面に対して平行な平面に積層した構造となっているため、下部電極１３と上部電極１５の距離は、夫々の側面部に形成した記録層１９の厚さに関係することなく、電極間絶縁膜１４の厚さに依存することになる。電極間絶縁膜１４を平面上で均一に形成することは容易である。その結果、下部電極１３と上部電極１５の間の距離のばらつきが抑制されるので、ＰＲＡＭ１００の動作を安定させることができる。
【００２７】
図３乃至図９は、本発明の好ましい実施形態によるＰＲＡＭ１００の製造方法を説明する工程図であり、（ａ）は（ｂ）のＢ−Ｂ部における略断面図、（ｂ）は略平面図である。
【００２８】
（図３工程）
本実施形態によるＰＲＡＭの製造方法では、まずシリコン等の半導体基板１上に選択素子としてプレーナ型のＭＯＳトランジスタを形成する。選択素子の構造並びに製造方法は特に限定されるものではなく、縦型ＭＯＳトランジスタやバイポーラトランジスタ等によって形成してもよい。ここでは、図２に示したＰＲＡＭ１００と同じように、プレーナ型のＭＯＳトランジスタを構成しているゲート絶縁膜４、ゲート電極５、拡散層６を示している。さらに、トランジスタを覆っている第１の層間絶縁膜９に形成された第１のコンタクトプラグ１０を示している。
【００２９】
（図４工程）
次に、第１の層間絶縁膜９上にＣＶＤ（Chemical Vapor Deposition）法によって、１８０ｎｍ厚のシリコン酸化膜である第２の層間絶縁膜１１を成膜する。次に、フォトリソグラフィ法とドライエッチング法によって、第1のコンタクトプラグ１０の一部が露出するように、第２の層間絶縁膜１１に直径６５ｎｍのホール１２ａを形成する。次に、スパッタ法による１２０ｎｍ厚のタングステン（Ｗ）で、ホール１２ａを埋め込む。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、第２の層間絶縁膜１１上で余剰となっているタングステンを除去して、第２のコンタクトプラグ１２を形成する。なお、ＣＭＰ法によって第２の層間絶縁膜１１を７０ｎｍ程度研磨するため、第２の層間絶縁膜１１の膜厚は、約１１０ｎｍとなる。
【００３０】
（図５工程）
次に、第２の層間絶縁膜１１上にスパッタ法によって５ｎｍ厚の窒化チタン（ＴｉＮ）である下部電極１３を成膜する。次に、下部電極１３上にＣＶＤ法によって、３０ｎｍ厚のシリコン窒化膜である電極間絶縁膜１４を成膜する。電極間絶縁膜１４をＣＶＤ法を用いて形成することで、半導体基板１の上面において、均一な膜厚で形成することができる。次に、電極間絶縁膜１４上にスパッタ法によって、２０ｎｍ厚の窒化チタン（ＴｉＮ）である上部電極１５を成膜して、下部電極１３と電極間絶縁膜１４と上部電極１５を積層状態とする。
【００３１】
（図６工程）
次に、フォトリソグラフィ法とドライエッチング法によって、積層状態となった下部電極１３と電極間絶縁膜１４と上部電極１５を第１の方向（Ｘ方向）に長尺を有する平面形状にパターニングする。このときのドライエッチングは、下部電極１３の下地となっている第２の層間絶縁膜１１までオーバーエッチングして、下部電極１３を完全に分離する。このパターニングによって、積層膜１６（パターニングされた下部電極１３と電極間絶縁膜１４と上部電極１５）は、縦寸法Ｙ１が７０ｎｍ、横寸法Ｘ１が２００ｎｍとなり、１つの第２のコンタクトプラグ１２に対して、１つのＸ方向に長尺を有する矩形状の積層膜１６が接続する。次に、ＣＶＤ法によって厚さ３０ｎｍのシリコン窒化膜を成膜してからエッチバックすることで、積層膜１６の側面にシリコン窒化膜であるサイドウォール絶縁膜１７を形成する。
【００３２】
（図７工程）
次に、積層膜１６を覆うようにＣＶＤ法によって、８０ｎｍ厚のシリコン酸化膜である第３の層間絶縁膜１８を成膜してから、ＣＭＰ法によって第３の層間絶縁膜１８の平坦化を行う。このとき、ＣＭＰ法によって第３の層間絶縁膜１８を４０ｎｍ研磨するため、第３の層間絶縁膜１８の膜厚は、４０ｎｍとなる。次に、フォトリソグラフィ法とドライエッチング法によって、記録層を形成する際の型枠となる凹部（ホール１９ａ）を形成する。このホール１９ａは、縦寸法Ｙ２を１５０ｎｍ、横寸法Ｘ２を７０ｎｍ、深さＨ１を１２５ｎｍとしたため、下部電極１３と電極間絶縁膜１４と上部電極１５で構成された積層膜１６を完全に分断している。また、積層膜１６を完全に分断するためには、下部電極１３をオーバーエッチングする必要があり、それに伴って、第２の層間絶縁膜１１にもホール１９ａの一部を構成している深さ３０ｎｍのホール１９ｂが形成される。なお、ホール１９ａは、必ずしも積層膜１６を分断する必要は無く、少なくとも積層膜１６の各層（下部電極１３，電極間絶縁膜１４、上部電極１５）の側面部が連続して露出するように形成されていれば良い。例えば、Ｙ方向に隣接する２つの積層膜１６間にホール１９ａを形成し、ホール１９ａのＹ方向の両端部に積層膜１６の各層が露出するようにしても良い。また、ホール１９ａに代えて、Ｙ方向に延在する溝を形成して、Ｙ方向に配置される複数の積層膜を１つの溝で分断しても良い。いずれも、露出する下部電極側面の面積が記録層との所望の接触面積を満たすように形成される。
【００３３】
（図８工程）
次に、ホール１９ａを埋め込むようにスパッタ法にて、７０ｎｍ厚の相変化材料を成膜する。相変化材料とは、２つ以上の相状態をとり、相状態によって電気抵抗が異なる材料であれば特に限定されないが、カルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素を挙げることができる。本実施形態においては特に、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を選択することが好ましい。次に、ＣＭＰ法によって、第３の層間絶縁膜１８上に残留している相変化材料を除去して、記録層１９を形成する。これで、記憶素子が完成して、下部電極１３と上部電極１５は、電極間絶縁膜１４の厚さｔ１＝３０ｎｍの間隔で対向し、夫々の側面に形成された記録層１９を介して電気的に接続されている。なお、成膜直後の相変化材料はアモルファス状態であり、通常は、その後の熱処理（４００℃程度）により相変化材料全体を結晶化して低抵抗状態とする。一般的なＰＲＡＭでは、低抵抗状態（結晶相）をデジタルの「０」に、高抵抗状態（アモルファス相）をデジタルの「１」に対応させることから、このような熱処理により初期状態の記録層は全てデジタルの「０」状態に設定される。この熱処理は、単独の処理としても良く、また、その他のプロセスにおける熱処理を兼用しても良い。
【００３４】
（図９工程）
次に、第３の層間絶縁膜１８上にＣＶＤ法によって、６０ｎｍ厚のシリコン窒化膜である第４の層間絶縁膜２０を形成する。次に、フォトリソグラフィ法とドライエッチング法により、第４の層間絶縁膜２０と第３の層間絶縁膜１８を貫いて、上部電極１５の一部を露出させる直径７０ｎｍのホール２１ａを形成する。同様にして、第２乃至第４の層間絶縁膜１１、１８、２０を貫いて、第１のコンタクトプラグ１０ｂの一部を露出させる直径７０ｎｍのホール２２ａを形成する。次に、ホール２１ａと２２ａを埋め込むように、スパッタ法によって、１２０ｎｍ厚のタングステンを成膜する。次に、ＣＭＰ法によって、第４の層間絶縁膜２０上で余剰となっているタングステンを除去して、第３のコンタクトプラグ２１と第４のコンタクトプラグ２２を形成する。
【００３５】
次に、第４の層間絶縁膜２０上にスパッタ法を用いて、２７０ｎｍ厚のアルミニウム（Ａｌ）を成膜する。さらに、アルミニウム上にＣＶＤ法を用いて、２５０ｎｍ厚のシリコン酸化膜であるマスク膜２４を成膜する。次に、フォトリソグラフィ法とドライエッチング法により、マスク膜２４をエッチングマスクとしたアルミニウムのパターニングを行い、Ｙ方向に延在した第１の配線２３を形成する。このときマスク膜２４は、薄膜化するものの残留して、第１の配線２３上に位置している。次に、第１の配線２３を覆うようにＣＶＤ法を用いて、１０００ｎｍ厚のシリコン酸化膜である第５の層間絶縁膜２５を成膜してから、ＣＭＰ法によって第５の層間絶縁膜２５の平坦化を行う。このとき、ＣＭＰ法によって第５の層間絶縁膜２５を５００ｎｍ研磨するため、第５の層間絶縁膜２５の膜厚は、５００ｎｍとなる。次に、フォトリソグラフィ法とドライエッチング法によって、第１の配線２３ａと２３ｃの一部が露出するように直径６０ｎｍのホール２６ａを形成する。次に、ホール２６ａを埋め込むようにスパッタ法にて、２００ｎｍ厚のタングステンを成膜する。次に、ＣＭＰ法によって、第５の層間絶縁膜２５上で余剰となっているタングステンを除去して、第５のコンタクトプラグ２６を形成する。次に、第５の層間絶縁膜２５上にスパッタ法を用いて６２０ｎｍ厚のアルミニウム（Ａｌ）を成膜する。次に、フォトリソグラフィ法とドライエッチング法によって、アルミニウムをパターニングして、Ｘ方向に延在した第２の配線２７を形成する。
【００３６】
以上の工程によって半導体装置が完成する。
なお、各層の膜厚やホールのサイズ等は一例であって、変更が可能である。
また下部電極及び上部電極に使用する導電体はＴｉＮ以外の金属膜（例えばタングステン等）や、複数の金属の積層膜も可能である。また、下部電極と上部電極を異なる材料で形成してもよい。
【００３７】
ここで比較のため、従来のエッジコンタクト型メモリセルを備えたＰＲＡＭについて説明する。
【００３８】
図１０は、従来技術によるＰＲＡＭ１５０の構造を示す図であり、（ａ）は略断面図、（ｂ１）、（ｂ２）は（ａ）の破線部における拡大断面図であり、カバレッジによる相変化材料層の膜厚の差違を示す。
【００３９】
従来技術によるＰＲＡＭと本発明の実施形態によるＰＲＡＭを比較すると、トランジスタ並びに配線構造は同じであるが、記憶素子の構造が異なっている。すなわち、図１０に示す通り、従来技術による記憶素子では、記憶素子を構成する下部電極１３と電極間絶縁膜１４が積層されており、この積層構造の一部に凹部が設けられている。記録層１９は、積層構造上に形成され、その上に上部電極１５が形成される。上部電極１５の一部は記録層１９の一部と共に凹部内にも形成され、Ｚ方向に蛇行した構造となっている。上部電極１５と下部電極１３は、凹部内において下部電極１５の側面部において記録層１９を介して対向している。このような構造の従来技術による不揮発性メモリにおいては、下部電極１３と上部電極１５間における最短の導電経路がＸ方向となっているため、記録層１９の厚さｔによって導電経路の抵抗値が変動する。さらに詳細に述べると、相変化材料が結晶状態である場合の記録層１９の抵抗Ｒは、Ｒ＝ρc×ｔ／Ａで示される。ここで、ρcは結晶状態における相変化材料の比抵抗、Ａは導電経路の断面積であり、記録層１９の厚さｔが厚くなるほど導電経路の抵抗は大きくなる。前述したように、ＰＲＡＭでは、記憶素子の記録層を構成する相変化材料の相状態によってデータを記憶しているので、導電経路の電気抵抗が変動すると、ＰＲＡＭの動作が安定しないという問題が生じる。
【００４０】
従来技術では、記録層１９を下部電極１３の側面部に成膜するため、記録層１９の被覆率（カバレッジ）の相違によって、記録層１９の厚さｔが変動する。すなわち、図１０の（ｂ１）、（ｂ２）に示すように、カバレッジが良好な状態（ｂ１）の記録層１９の厚さｔ２は、カバレッジが悪い状態（ｂ２）の厚さｔ３よりも厚くなる（ｔ２＞ｔ３）。カバレッジの状態は、記録層１９を形成するホール１９ｃの形状に依存しており、十分に制御することができないので、記録層１９の厚さばらつきは避けられなかった。
【００４１】
これに対して、本発明によるＰＲＡＭでは、不揮発性メモリを構成する下部電極１３と電極間絶縁膜１４と上部電極１５を積層させた後に、積層膜１６を分断するように記録層１９を形成している。この製造方法によれば、記録層１９は必然的に積層膜１６の側面部に形成されることになり、さらに下部電極１３と上部電極１５の距離は、電極間絶縁膜１４の厚さｔ１（図８参照）に依存している。電極間絶縁膜１４は、半導体基板１の主面に対して平行な平面に成膜したものであるので、下地の形状に依存することなく厚さｔ１を制御することができる。その結果、電極間絶縁膜１４の厚さ変動が低減するので、ＰＲＡＭ１００の特性ばらつきを低減し、動作を安定させることが容易となる。
【００４２】
〔第２の実施形態例〕
図１１（ａ）、（ｂ）、（ｃ）は、本発明の好ましい他の実施形態によるＰＲＡＭ２００を示す図であり、（ａ）は（ｂ）（ｃ）のＢＢ部における略断面図、（ｂ）は（ａ）（ｃ）のＣＣ部における略断面図、（ｃ）は略平面図である。
【００４３】
図１１（ａ）及び（ｂ）に示すように、本実施形態によるＰＲＡＭ２００は、半導体ピラー５２（以降、シリコンピラーと表記）が隣接して位置しており、シリコンピラー５２には能動素子となる縦型ＭＯＳトランジスタが設けられている。シリコンピラー５２に設けられた縦型ＭＯＳトランジスタは、半導体基板５０（以降、半導体基板５０と表記）に設けられた素子分離領域となるＳＴＩ（Shallow Trench Isolation）５１に囲まれた活性領域５３内に位置しており、シリコンピラー５２の側面部に設けられたゲート絶縁膜５４と、ゲート絶縁膜５４を覆うゲート電極５５と、シリコンピラー５２の下部周辺に設けられた第１の拡散層５６と、シリコンピラー５２の上面に設けられた第２の拡散層５７で構成される。なお、第１の拡散層５６は、シリコンピラー５２の真下の領域ではなく、シリコンピラー５２が設けられていない半導体基板５０の平坦領域に位置している。図１１では、説明の便宜上４行３列の計１２個のＭＯＳトランジスタを記載しているが、実際には、数千〜数十万個のＭＯＳトランジスタが配置されるものである。
【００４４】
シリコンピラー５２は複数隣接して、半導体基板５０の主面に対してほぼ垂直に設けられている。図１１（ｂ）に示すように、Ｙ方向で隣接している２つのシリコンピラー５２の間の距離は、ゲート電極５５の膜厚の２倍未満に設定されている。Ｙ方向で２つのシリコンピラー５２をこのように配置することで、各シリコンピラー５２の側面に設けられたゲート電極５５同士を接触させることができ、電気的接続を確実にすることができる。一方、Ｘ方向で隣接するシリコンピラー５２間の距離は、図１１（ａ）に示すように、ゲート電極５５同士が接触しないように十分な距離が保たれている。
【００４５】
ゲート電極５５は、シリコンピラー５２の側面に設けられたゲート絶縁膜５４と、シリコンピラー５２の上面に位置している第２の拡散層５７の側面部に設けられたサイドウォール絶縁膜５８を覆うように設けられている。さらに詳細には、ゲート電極５５は、ゲート絶縁膜５４の外周を覆うように位置しており、サイドウォール絶縁膜５８を介して、第２の拡散層５７の周縁部を覆うリング状の上部領域を有している。また、ゲート電極５５と第１の拡散層５６とを絶縁するように絶縁膜８０が半導体基板５０表面に設けられている。なお、ここではシリコンピラー５２の外周全面にゲート電極５５を設けた、いわゆるサラウンドゲート型の縦型ＭＯＳトランジスタを示しているが、少なくとも一つの側面にゲート電極が形成された他の縦型ＭＯＳトランジスタとしても良い。
【００４６】
グランド配線となる第１の拡散層５６は、活性領域５３の底部、すなわち、第１の層間絶縁膜６０によって埋め込まれたシリコンピラー５２の下部周辺に設けられている。第２の拡散層５７は、シリコンピラー５２の上面に設けられている。第１及び第２の拡散層５６、５７は、半導体基板中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成することができる。第２の拡散層５７は、シリコンピラー５２の上部に位置したＬＤＤ（Lightly Doped Drain）領域５９に接続されている。第２の拡散層５７の外壁面には、ゲート電極５５との間を絶縁する筒状のサイドウォール絶縁膜５８が位置しており、第２の拡散層５７とゲート電極５５との間の絶縁が確保されている。
【００４７】
第２の拡散層５７に接続している第１のコンタクトプラグ６４は、第１の層間絶縁膜６０と第２の層間絶縁膜６３を貫通するコンタクトホール内に導電性材料を充填することにより設けられている。同様に、下部電極６８に接続している第２のコンタクトプラグ６７は、第３の層間絶縁膜６５を貫通するように設けられており、ゲート電極５５に接続している第３のコンタクトプラグ６２は、第１の層間絶縁膜６０と第１の配線層６１を貫通するように設けられている。コンタクトプラグの材料としては、ポリシリコンやタングステンを用いることが好ましい。第１のコンタクトプラグ６４と第２のコンタクトプラグ６７が接触しているので、第１のコンタクトプラグ６４と接している第２の拡散層５７は、第２のコンタクトプラグ６７と接している下部電極６８と電気的に接続されている。また、ゲート電極５５は、第３のコンタクトプラグ（ゲートコンタクトとも表記する）６２を介して第１の配線層６１と接続している。
【００４８】
第３の層間絶縁膜６５上には、シリコンピラーに設けられたＭＯＳトランジスタ数に対応した記憶素子（不揮発性素子）が設けられている。記憶素子は、下部電極６８と電極間絶縁膜６９と上部電極７０と記録層７３で構成されている。ここで、下部電極６８と電極間絶縁膜６９と上部電極７０は積層状態となっており、電極間絶縁膜６９が下部電極６８と上部電極７０の間に位置することによって、下部電極６８と上部電極７０の電気的絶縁がなされている。今後、下部電極６８と電極間絶縁膜６９と上部電極７０による積層膜を積層膜７１と称することがある。記録層７３は、第２のコンタクトプラグ６７が位置している第３の層間絶縁膜６５と積層膜７１を覆うように設けられた第４の層間絶縁膜７２において、隣接して位置している積層膜７１の間で夫々の積層膜７１と接続するようにＹ方向に延在して設けられている。さらに、記録層７３の底部は第３の層間絶縁膜６５の膜中に位置しており、記録層７３上面の位置は、第４の層間絶縁膜７２の上面と一致している。なお、記録層７３は、積層膜７１の全ての側面に接続されるのでは無く、積層膜７１を構成している４つの側面の１つだけに接続するように設けるものである。したがって、記録層７３は、積層膜７１の１つ置きに設けられている。なお図中において、左側の積層膜７１ａと中央の積層膜７１ｂは、１つの記録層７３ａを共有しているが、右側の積層膜７１ｃには、共有する積層膜が存在しないので、１つの記録層７３ｂを占有している。このような構造は、積層膜７１が奇数個存在する場合、必ず生ずる構造である。つまり、積層膜７１が偶数個存在する場合、記録層７３は隣接する２つの積層膜７１の間に位置して共有されることになるが、積層膜７１が奇数個存在する場合、最終的に１つの積層膜７１が余剰となるため、その余った積層膜７１だけは必然的に１つの記録層７３を占有することになる。
【００４９】
第４の層間絶縁膜７２上には、記録層７３を覆うように第５の層間絶縁膜７４が位置している。第５の層間絶縁膜７４を貫通して設けられた第４のコンタクトプラグ７６は、上部電極７０に接続されている。なお記録層７３との絶縁性を向上させるために、第２のコンタクトプラグ６７の側面には絶縁膜によるサイドウォール膜６６が設けられている。同様に、第４のコンタクトプラグ７６の側面には絶縁膜によるサイドウォール膜７５が設けられている。さらに、第５の層間絶縁膜７４上には、ビット線となる導電層７７が設けられており、第４のコンタクトプラグ７６を介して、不揮発性メモリを構成する上部電極７０と接続されている。
【００５０】
以上説明したように、本発明によるＰＲＡＭでは、不揮発性メモリを構成している下部電極６８と電極間絶縁膜６９と上部電極７０が積層構造となっており、記録層７３は下部電極６８と上部電極７０の夫々の側面部に接続するように設けられている。この構造によれば、下部電極６８と上部電極７０の距離は、電極間絶縁膜６９の厚さに依存することになる。さらに詳細に述べると、下部電極６８と電極間絶縁膜６９と上部電極７０は、夫々半導体基板５０の主面に対して平行な平面に積層した構造となっているため、下部電極６８と上部電極７０の距離は、夫々の側面部に形成した記録層７３の厚さに関係することなく、電極間絶縁膜６９の厚さに依存することになる。その結果、下部電極６８と上部電極７０の距離変動が低減するので、ＰＲＡＭ２００の動作を安定させることができる。
さらに、本発明によるＰＲＡＭでは、下部電極６８と電極間絶縁膜６９と上部電極７０が積層構造としてシリコンピラー５２上に位置しており、記録層７３は隣接するシリコンピラー５２の間に位置している。この構造によれば、シリコンピラー５２に形成しているトランジスタの占有面積を拡大することなく不揮発性メモリを配置できるので、縦型トランジスタを備えるＰＲＡＭ２００の高密度化を図ることができる。
【００５１】
図１２乃至図２０は、本発明の好ましい他の実施形態によるＰＲＡＭ２００の製造方法を示す図であり、（ａ）は略断面図、（ｂ）は略平面図である。
【００５２】
（図１２工程）
本実施形態によるＰＲＡＭ２００の製造工程では、まず半導体基板５０上に縦型トランジスタを形成する。トランジスタの構造並びに製造方法は特に限定されるものではなく、周知の構造並びに製造方法によって形成することができる。ここでは、図１１に示したＰＲＡＭ２００と同じように、シリコンピラー５２においてトランジスタを構成しているゲート絶縁膜５４、ゲート電極５５、第１の拡散層５６、第２の拡散層５７を示している。さらに、トランジスタを覆っている第１の層間絶縁膜６０と第２の層間絶縁膜６３に形成された第１のコンタクトプラグ６４と、第１の層間絶縁膜６０に形成された第１の配線層６１を示している。
【００５３】
（図１３工程）
次に、第２の層間絶縁膜６３上にＣＶＤ法によって１８０ｎｍ厚のシリコン酸化膜である第３の層間絶縁膜６５を成膜する。次に、フォトリソグラフィ法とドライエッチング法によって、第１のコンタクトプラグ６４の一部が露出するように、第３の層間絶縁膜６５に直径６５ｎｍのホール６７ａを形成する。次に、ホール６７ａの内壁にＣＶＤ法によって、１０ｎｍ厚のシリコン窒化膜を成膜後にエッチバックすることで、サイドウォール膜６６を形成する。
【００５４】
（図１４工程）
次に、スパッタ法による１００ｎｍ厚のタングステン（Ｗ）でホール６７ａを埋め込む。次に、ＣＭＰ法によって、第３の層間絶縁膜６５上で余剰となっているタングステンを除去して、第２のコンタクトプラグ６７を形成する。このとき、第２のコンタクトプラグ６７は、サイドウォール膜６６によって側壁が囲まれており、第１のコンタクトプラグ６４を介して、第２の拡散層５７と接続している。なお、ＣＭＰ法によって第３の層間絶縁膜６５を７０ｎｍオーバー研磨するため、第３の層間絶縁膜６５の膜厚は、１１０ｎｍとなる。
【００５５】
（図１５工程）
次に、第３の層間絶縁膜６５上にスパッタ法によって５ｎｍ厚の窒化チタン（ＴｉＮ）である下部電極６８を成膜する。次に、下部電極６８上にＣＶＤ法によって、３０ｎｍ厚のシリコン窒化膜である絶縁膜６９を成膜する。次に、絶縁膜６９上にスパッタ法によって、２０ｎｍ厚の窒化チタン（ＴｉＮ）である上部電極７０を成膜して、下部電極６８と絶縁膜６９と上部電極７０を積層状態とする。次に、フォトリソグラフィ法とドライエッチング法によって、積層状態となった下部電極６８と絶縁膜６９と上部電極７０をパターニングする。このときのドライエッチングは、下部電極６８の下地となっている第３の層間絶縁膜６５までオーバーエッチングして、下部電極６８を完全に分離する。このパターニングによって、積層膜７１（パターニングされた下部電極６８と絶縁膜６９と上部電極７０）は、縦寸法Ｙ３が７０ｎｍ、横寸法Ｘ３が７０ｎｍとなり、１つの第２のコンタクトプラグ６７に対して、１つの積層膜７１が接続する。
【００５６】
（図１６工程）
次に、積層膜７１を覆うようにＣＶＤ法によって、８０ｎｍ厚のシリコン酸化膜である第４の層間絶縁膜７２を成膜してから、ＣＭＰ法によって第４の層間絶縁膜７２の平坦化を行う。このとき、ＣＭＰ法によって第４の層間絶縁膜７２を４０ｎｍ研磨するため、第４の層間絶縁膜７２の膜厚は、４０ｎｍとなる。次に、フォトリソグラフィ法とドライエッチング法によって、記録層を形成する際の型枠となる溝７３Ａを形成する。
この溝７３Ａは、幅Ｗ１を７０ｎｍ、深さＨ２を１２５ｎｍとしたため、溝７３Ａの底面を下部電極６８の底面よりも下方の第３の絶縁膜６５に形成している。なお、溝７３Ａによって、積層膜７１における側面部の一部が露出するが、全ての側面部を露出させるのではなく、積層膜７１を構成する４つの側面のうちの１面だけを露出させるものである。従って、溝７３Ａは、隣接した積層膜７１間の全てに形成するのではなく、１つ置きに形成している。
【００５７】
（図１７工程）
次に、溝７３Ａを埋め込むようにスパッタ法にて、７０ｎｍ厚の相変化材料を成膜する。相変化材料とは、２つ以上の相状態をとり、相状態によって電気抵抗が異なる材料であれば特に限定されない。本実施形態においては相変化材料として、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を例示することができる。次に、ＣＭＰ法によって、第４の層間絶縁膜７２上に残留している相変化材料を除去して、記録層７３を形成する。これで、記憶素子が完成して、下部電極６８と上部電極７０は、絶縁膜６９の厚さｔ4＝３０ｎｍの間隔で対向し、夫々の側面に形成された記録層７３で、電気的に接続されている。ここで、記録層７３ａは、２つの積層膜７１ａと７１ｂを構成する夫々の下部電極６８ａ（６８ｂ）と上部電極７０ａ（７０ｂ）を電気的に接続しているが、記録層７３ｂは積層膜７１ｃを構成する下部電極６８ｃと上部電極７０ｃだけを接続している。
【００５８】
（図１８工程）
次に、第４の層間絶縁膜７２上にＣＶＤ法によって６０ｎｍ厚のシリコン窒化膜である第５の層間絶縁膜７４を成膜する。次に、フォトリソグラフィ法とドライエッチング法により、第５の層間絶縁膜７４を貫いて、上部電極７０の少なくとも一部を露出させる直径７０ｎｍのホール７６ａを形成する。次に、ホール７６ａの内壁にＣＶＤ法によって、１０ｎｍ厚のシリコン窒化膜を成膜後にエッチバックすることで、サイドウォール膜７５を形成する。
【００５９】
（図１９工程）
次に、ホール７６ａを埋め込むように、スパッタ法によって、１２０ｎｍ厚のタングステンを成膜する。次に、ＣＭＰ法によって、第５の層間絶縁膜７４上で余剰となっているタングステンを除去して、第４のコンタクトプラグ７６を形成する。
【００６０】
（図２０工程）
次に、第５の層間絶縁膜７４上にスパッタ法を用いて、２７０ｎｍ厚のアルミニウム（Ａｌ）を成膜する。次に、フォトリソグラフィ法とドライエッチング法により、アルミニウムのパターニングを行い、Ｘ方向に延在した第２の配線層７７を形成する。ここで、第２の配線層７７は、第４のコンタクトプラグ７６を介して、上部電極７０と接続している。
【００６１】
以上説明したように、本発明によるＰＲＡＭの製造方法では、不揮発性メモリを構成する下部電極６８と絶縁膜６９と上部電極７０を積層した後に、隣接した積層膜７１の間に記録層７３を形成している。この製造方法によれば、記録層７３は必然的に積層膜７１の側面部に形成されることになり、さらに下部電極６８と上部電極７０の距離は、絶縁膜６９の厚さｔ４（図１７参照）に依存している。絶縁膜６９は、半導体基板５０の主面に対して平行な平面に成膜したものであるので、下地の形状に依存することなく厚さｔ４を制御することができる。その結果、絶縁膜６９の厚さ変動が低減するので、ＰＲＡＭ２００の動作を安定させることができる。
【００６２】
さらに、本発明によるＰＲＡＭでは、下部電極６８と絶縁膜６９と上部電極７０を積層構造としてシリコンピラー５２上に形成しており、記録層７３は隣接するシリコンピラー５２の間に形成している。この製造方法によれば、シリコンピラー５２に形成しているトランジスタの占有面積を拡大することなく不揮発性メモリを形成できるので、縦型トランジスタを備えるＰＲＡＭ２００の高密度化を図ることができる。
【００６３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。
【符号の説明】
【００６４】
１、５０ 半導体基板
２、５１ 素子分離領域
３、５３ 活性領域
４、５４ ゲート絶縁膜
５、５５ ゲート電極
６ 拡散層
７ 絶縁膜
８、５８ サイドウォール絶縁膜
９、６０ 第１の層間絶縁膜
１０、６４ 第１のコンタクトプラグ
１１、６３ 第２の層間絶縁膜
１２、６７ 第２のコンタクトプラグ
１３、６８ 下部電極
１４、６９ 電極間絶縁膜
１５、７０ 上部電極
１６、７１ 積層膜
１７、６６、７５ サイドウォール膜
１８、６５ 第３の層間絶縁膜
１９、７３ 記録層
２０、７２ 第４の層間絶縁膜
２１、６２ 第３のコンタクトプラグ
２２、７６ 第４のコンタクトプラグ
２３、７７ 導電層
２４ マスク膜
２５、７４ 第５の層間絶縁膜
２６ 第５のコンタクトプラグ
２７ 配線層
５２ 半導体ピラー（シリコンピラー）
５６ 第１の拡散層
５７ 第２の拡散層
５９ ＬＤＤ領域
８０ 絶縁膜
１００，２００ ＰＲＡＭ
１０１ ロウデコーダ
１０２ カラムデコーダ
１０３ トランジスタ
１０４ 記憶素子
１０５ グランド
【特許請求の範囲】
【請求項１】
半導体基板上に
下部電極、電極間絶縁層、上部電極とからなる積層膜と
前記積層膜の各層の側面と接する相変化材料からなる記録層と
を有する記憶素子を備えた半導体記憶装置。
【請求項２】
さらに前記上部電極上の層間絶縁膜と、前記下部電極下の層間絶縁膜とを有し、
前記記録層は、上部電極上の層間絶縁膜を貫通し、下部電極下の層間絶縁膜の少なくとも一部を掘り下げた深さを有する凹部内に埋め込まれたものである請求項１に記載の半導体記憶装置。
【請求項３】
前記積層膜は第１の方向に長尺な平面形状を有し、前記記録層は前記第１の方向と交差する方向に延在して、前記積層膜を分断する請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記積層膜の前記分断面以外の側面にサイドウォール絶縁膜を有する請求項３に記載の半導体記憶装置。
【請求項５】
半導体基板上に前記下部電極に電気的に接続される能動素子を有し、
隣接する２つの能動素子に電気的に接続された２つの下部電極間に前記記録層が形成され、１つの記録層が隣接する２つの記憶素子に共有される請求項１又は２に記載の半導体記憶装置。
【請求項６】
前記積層膜は第１の方向に長尺な平面形状を有し、前記第１の方向と直交する第２の方向に隣接する２つの積層膜の対向する側面に接して前記記録層が形成されている請求項５に記載の半導体記憶装置。
【請求項７】
前記積層膜は、第１の方向と該第１の方向と直交する第２の方向のそれぞれに複数形成されており、前記記録層は、第１の方向及び第２の方向の一方に隣接する２つの積層膜間に１つ置きに形成されている請求項５に記載の半導体記憶装置。
【請求項８】
前記下部電極に電気的に接続される能動素子は縦型ＭＯＳトランジスタであり、前記それぞれの積層膜の下に配置され、前記ＭＯＳトランジスタの上部拡散層が前記積層膜中の下部電極のそれぞれに電気的に接続されている請求項７に記載の半導体記憶装置。
【請求項９】
前記縦型ＭＯＳトランジスタは、前記第１の方向及び第２の方向の前記一方に隣接する縦型ＭＯＳトランジスタのゲート電極が分離され、前記第１の方向及び第２の方向の他方に隣接する縦型ＭＯＳトランジスタ間のゲート電極同士が接続されている請求項８に記載の半導体記憶装置。
【請求項１０】
複数のワード線と、該ワード線と交差する方向に延在した複数のビット線とを有し、前記ワード線とビット線のそれぞれの交点に相変化材料を記録層として有する記憶素子と能動素子を含むメモリセルを備えた相変化ランダムアクセスメモリであって、
前記記憶素子は、
下部電極、電極間絶縁層、上部電極とからなる積層膜と
前記積層膜の各層の側面と接する相変化材料からなる記録層と
を有する相変化ランダムアクセスメモリ。
【請求項１１】
前記能動素子は、前記ワード線をゲート電極とし、該ゲート電極の両側の半導体基板中に拡散層を有するＭＯＳトランジスタであり、前記記憶素子の下部電極に前記拡散層の一方が電気的に接続され、前記記憶素子の上部電極に前記ビット線が電気的に接続される請求項１０に記載の相変化ランダムアクセスメモリ。
【請求項１２】
前記ＭＯＳトランジスタは、素子分離領域で区画された活性領域に一つの拡散層を共有してそれぞれ２つずつ形成されており、
前記共有される拡散層は接地電位に接続され、
共有されない２つの拡散層はそれぞれ前記記憶素子に接続される請求項１１に記載の相変化ランダムアクセスメモリ。
【請求項１３】
前記積層膜は前記ビット線の延在する方向に長尺な平面形状を有し、前記記録層は前記ワード線が延在する方向に延在して、前記積層膜を分断する請求項１１又は１２に記載の相変化ランダムアクセスメモリ。
【請求項１４】
前記積層膜の前記分断面以外の側面にサイドウォール絶縁膜を有する請求項１３に記載の相変化ランダムアクセスメモリ。
【請求項１５】
前記能動素子は、半導体基板上に直立する半導体ピラーと、該半導体ピラーの下部に形成された第１の拡散層と、半導体ピラーの上部に形成された第２の拡散層と、半導体ピラーの少なくとも一つの側面にゲート絶縁膜を介して形成されたゲート電極とを有する縦型ＭＯＳトランジスタであり、
前記ゲート電極は、前記ワード線であるか、前記ワード線に電気的に接続されており、
前記記憶素子の下部電極に前記縦型ＭＯＳトランジスタの第２の拡散層が電気的に接続され、前記記憶素子の上部電極に前記ビット線が電気的に接続される請求項１０に記載の相変化ランダムアクセスメモリ。
【請求項１６】
隣接する２つの縦型ＭＯＳトランジスタに電気的に接続された２つの下部電極を含む積層膜間に前記記録層が形成され、１つの記録層が隣接する２つの記憶素子に共有される請求項１５に記載の相変化ランダムアクセスメモリ。
【請求項１７】
前記記録層は、ビット線の延在する方向に隣接する２つの積層膜間に１つ置きに形成されている請求項１６に記載の相変化ランダムアクセスメモリ。
【請求項１８】
前記縦型ＭＯＳトランジスタは、前記ビット線の延在する方向に隣接する縦型ＭＯＳトランジスタのゲート電極が分離され、前記ワード線方向に隣接する縦型ＭＯＳトランジスタ間のゲート電極同士が接続されている請求項１５乃至１７のいずれか１項に記載の相変化ランダムアクセスメモリ。
【請求項１９】
さらに前記上部電極上の層間絶縁膜と、前記下部電極下の層間絶縁膜とを有し、前記記録層は、上部電極上の層間絶縁膜を貫通し、下部電極下の層間絶縁膜の少なくとも一部を掘り下げた深さを有する凹部内に埋め込まれたものである請求項１０乃至１８のいずれか１項に記載の相変化ランダムアクセスメモリ。
【請求項２０】
記録層として相変化材料を含む記憶素子を備えた半導体記憶装置の製造方法であって、
半導体基板上に形成された層間絶縁膜上に、下部電極、電極間絶縁膜、上部電極の積層膜を形成する工程、
前記積層膜を所定の形状にパターニングする工程、
前記パターニングされた積層膜を覆って層間絶縁膜を形成する工程、
前記積層膜上の層間絶縁膜を貫通し、前記積層膜の各層側面を露出する凹部を形成する工程、
前記凹部内に相変化材料を埋設し、記録層を形成する工程、
とを有する半導体記憶装置の製造方法。
【請求項２１】
前記凹部は、前記下部電極下の層間絶縁膜の少なくとも一部を掘り下げて形成する請求項２０に記載の半導体記憶装置の製造方法。
【請求項２２】
前記積層膜は第１の方向に長尺な平面形状にパターニングされ、前記凹部は前記第１の方向と交差する方向に延在して、前記積層膜を分断して形成される請求項２０又は２１に記載の半導体記憶装置の製造方法。
【請求項２３】
前記積層膜をパターニングした後、積層膜側面にサイドウォール絶縁膜を形成する工程をさらに有する請求項２０乃至２２のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項２４】
半導体基板上に複数の能動素子を形成する工程を有し、
隣接する２つの能動素子に電気的に接続された２つの下部電極を含む積層膜の対向する側面を露出するように前記凹部を形成する請求項２０又は２１に記載の半導体記憶装置の製造方法。
【請求項２５】
前記積層膜は第１の方向に長尺な平面形状にパターニングされ、前記凹部は前記第１の方向と直交する第２の方向に隣接する２つの積層膜間に形成する請求項２４に記載の半導体記憶装置の製造方法。
【請求項２６】
前記積層膜は、第１の方向と該第１の方向と直交する第２の方向のそれぞれに複数にパターニングされ、前記凹部は、第１の方向及び第２の方向の一方に隣接する２つの積層膜間に１つ置きに形成する請求項２５に記載の半導体記憶装置の製造方法。
【請求項２７】
前記能動素子は縦型ＭＯＳトランジスタであり、前記積層膜は、前記ＭＯＳトランジスタの上部拡散層が前記積層膜中の下部電極のそれぞれに電気的に接続された部分を残してパターニングされる請求項２６に記載の半導体記憶装置の製造方法。
【請求項１】
半導体基板上に
下部電極、電極間絶縁層、上部電極とからなる積層膜と
前記積層膜の各層の側面と接する相変化材料からなる記録層と
を有する記憶素子を備えた半導体記憶装置。
【請求項２】
さらに前記上部電極上の層間絶縁膜と、前記下部電極下の層間絶縁膜とを有し、
前記記録層は、上部電極上の層間絶縁膜を貫通し、下部電極下の層間絶縁膜の少なくとも一部を掘り下げた深さを有する凹部内に埋め込まれたものである請求項１に記載の半導体記憶装置。
【請求項３】
前記積層膜は第１の方向に長尺な平面形状を有し、前記記録層は前記第１の方向と交差する方向に延在して、前記積層膜を分断する請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記積層膜の前記分断面以外の側面にサイドウォール絶縁膜を有する請求項３に記載の半導体記憶装置。
【請求項５】
半導体基板上に前記下部電極に電気的に接続される能動素子を有し、
隣接する２つの能動素子に電気的に接続された２つの下部電極間に前記記録層が形成され、１つの記録層が隣接する２つの記憶素子に共有される請求項１又は２に記載の半導体記憶装置。
【請求項６】
前記積層膜は第１の方向に長尺な平面形状を有し、前記第１の方向と直交する第２の方向に隣接する２つの積層膜の対向する側面に接して前記記録層が形成されている請求項５に記載の半導体記憶装置。
【請求項７】
前記積層膜は、第１の方向と該第１の方向と直交する第２の方向のそれぞれに複数形成されており、前記記録層は、第１の方向及び第２の方向の一方に隣接する２つの積層膜間に１つ置きに形成されている請求項５に記載の半導体記憶装置。
【請求項８】
前記下部電極に電気的に接続される能動素子は縦型ＭＯＳトランジスタであり、前記それぞれの積層膜の下に配置され、前記ＭＯＳトランジスタの上部拡散層が前記積層膜中の下部電極のそれぞれに電気的に接続されている請求項７に記載の半導体記憶装置。
【請求項９】
前記縦型ＭＯＳトランジスタは、前記第１の方向及び第２の方向の前記一方に隣接する縦型ＭＯＳトランジスタのゲート電極が分離され、前記第１の方向及び第２の方向の他方に隣接する縦型ＭＯＳトランジスタ間のゲート電極同士が接続されている請求項８に記載の半導体記憶装置。
【請求項１０】
複数のワード線と、該ワード線と交差する方向に延在した複数のビット線とを有し、前記ワード線とビット線のそれぞれの交点に相変化材料を記録層として有する記憶素子と能動素子を含むメモリセルを備えた相変化ランダムアクセスメモリであって、
前記記憶素子は、
下部電極、電極間絶縁層、上部電極とからなる積層膜と
前記積層膜の各層の側面と接する相変化材料からなる記録層と
を有する相変化ランダムアクセスメモリ。
【請求項１１】
前記能動素子は、前記ワード線をゲート電極とし、該ゲート電極の両側の半導体基板中に拡散層を有するＭＯＳトランジスタであり、前記記憶素子の下部電極に前記拡散層の一方が電気的に接続され、前記記憶素子の上部電極に前記ビット線が電気的に接続される請求項１０に記載の相変化ランダムアクセスメモリ。
【請求項１２】
前記ＭＯＳトランジスタは、素子分離領域で区画された活性領域に一つの拡散層を共有してそれぞれ２つずつ形成されており、
前記共有される拡散層は接地電位に接続され、
共有されない２つの拡散層はそれぞれ前記記憶素子に接続される請求項１１に記載の相変化ランダムアクセスメモリ。
【請求項１３】
前記積層膜は前記ビット線の延在する方向に長尺な平面形状を有し、前記記録層は前記ワード線が延在する方向に延在して、前記積層膜を分断する請求項１１又は１２に記載の相変化ランダムアクセスメモリ。
【請求項１４】
前記積層膜の前記分断面以外の側面にサイドウォール絶縁膜を有する請求項１３に記載の相変化ランダムアクセスメモリ。
【請求項１５】
前記能動素子は、半導体基板上に直立する半導体ピラーと、該半導体ピラーの下部に形成された第１の拡散層と、半導体ピラーの上部に形成された第２の拡散層と、半導体ピラーの少なくとも一つの側面にゲート絶縁膜を介して形成されたゲート電極とを有する縦型ＭＯＳトランジスタであり、
前記ゲート電極は、前記ワード線であるか、前記ワード線に電気的に接続されており、
前記記憶素子の下部電極に前記縦型ＭＯＳトランジスタの第２の拡散層が電気的に接続され、前記記憶素子の上部電極に前記ビット線が電気的に接続される請求項１０に記載の相変化ランダムアクセスメモリ。
【請求項１６】
隣接する２つの縦型ＭＯＳトランジスタに電気的に接続された２つの下部電極を含む積層膜間に前記記録層が形成され、１つの記録層が隣接する２つの記憶素子に共有される請求項１５に記載の相変化ランダムアクセスメモリ。
【請求項１７】
前記記録層は、ビット線の延在する方向に隣接する２つの積層膜間に１つ置きに形成されている請求項１６に記載の相変化ランダムアクセスメモリ。
【請求項１８】
前記縦型ＭＯＳトランジスタは、前記ビット線の延在する方向に隣接する縦型ＭＯＳトランジスタのゲート電極が分離され、前記ワード線方向に隣接する縦型ＭＯＳトランジスタ間のゲート電極同士が接続されている請求項１５乃至１７のいずれか１項に記載の相変化ランダムアクセスメモリ。
【請求項１９】
さらに前記上部電極上の層間絶縁膜と、前記下部電極下の層間絶縁膜とを有し、前記記録層は、上部電極上の層間絶縁膜を貫通し、下部電極下の層間絶縁膜の少なくとも一部を掘り下げた深さを有する凹部内に埋め込まれたものである請求項１０乃至１８のいずれか１項に記載の相変化ランダムアクセスメモリ。
【請求項２０】
記録層として相変化材料を含む記憶素子を備えた半導体記憶装置の製造方法であって、
半導体基板上に形成された層間絶縁膜上に、下部電極、電極間絶縁膜、上部電極の積層膜を形成する工程、
前記積層膜を所定の形状にパターニングする工程、
前記パターニングされた積層膜を覆って層間絶縁膜を形成する工程、
前記積層膜上の層間絶縁膜を貫通し、前記積層膜の各層側面を露出する凹部を形成する工程、
前記凹部内に相変化材料を埋設し、記録層を形成する工程、
とを有する半導体記憶装置の製造方法。
【請求項２１】
前記凹部は、前記下部電極下の層間絶縁膜の少なくとも一部を掘り下げて形成する請求項２０に記載の半導体記憶装置の製造方法。
【請求項２２】
前記積層膜は第１の方向に長尺な平面形状にパターニングされ、前記凹部は前記第１の方向と交差する方向に延在して、前記積層膜を分断して形成される請求項２０又は２１に記載の半導体記憶装置の製造方法。
【請求項２３】
前記積層膜をパターニングした後、積層膜側面にサイドウォール絶縁膜を形成する工程をさらに有する請求項２０乃至２２のいずれか１項に記載の半導体記憶装置の製造方法。
【請求項２４】
半導体基板上に複数の能動素子を形成する工程を有し、
隣接する２つの能動素子に電気的に接続された２つの下部電極を含む積層膜の対向する側面を露出するように前記凹部を形成する請求項２０又は２１に記載の半導体記憶装置の製造方法。
【請求項２５】
前記積層膜は第１の方向に長尺な平面形状にパターニングされ、前記凹部は前記第１の方向と直交する第２の方向に隣接する２つの積層膜間に形成する請求項２４に記載の半導体記憶装置の製造方法。
【請求項２６】
前記積層膜は、第１の方向と該第１の方向と直交する第２の方向のそれぞれに複数にパターニングされ、前記凹部は、第１の方向及び第２の方向の一方に隣接する２つの積層膜間に１つ置きに形成する請求項２５に記載の半導体記憶装置の製造方法。
【請求項２７】
前記能動素子は縦型ＭＯＳトランジスタであり、前記積層膜は、前記ＭＯＳトランジスタの上部拡散層が前記積層膜中の下部電極のそれぞれに電気的に接続された部分を残してパターニングされる請求項２６に記載の半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−１４２３７５（Ｐ２０１２−１４２３７５Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１０−２９３０７９（Ｐ２０１０−２９３０７９）
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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