半導体集積回路の検査回路
【課題】組み込み自己検査（ＢＩＳＴ）回路において検査対象回路に修正が発生した場合に、ＢＩＳＴの期待値を半導体集積回路の修正なく変更可能とする。
【解決手段】半導体集積回路１００は、検査対象回路１０１とＢＩＳＴ回路とを有する半導体集積回路であって、当該ＢＩＳＴ回路は多入力シフトレジスタ（ＭＩＳＲ）１０３と期待値格納回路１０４と期待値照合回路１０５とを有する。検査対象回路１０１の回路修正が発生した場合に、当該回路修正に対応した圧縮シグネチャの期待値１１８を期待値格納回路１０４に半導体集積回路１００の外部から設定することにより検査が可能となる。
【解決手段】半導体集積回路１００は、検査対象回路１０１とＢＩＳＴ回路とを有する半導体集積回路であって、当該ＢＩＳＴ回路は多入力シフトレジスタ（ＭＩＳＲ）１０３と期待値格納回路１０４と期待値照合回路１０５とを有する。検査対象回路１０１の回路修正が発生した場合に、当該回路修正に対応した圧縮シグネチャの期待値１１８を期待値格納回路１０４に半導体集積回路１００の外部から設定することにより検査が可能となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、組み込み自己検査（ＢＩＳＴ：Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）回路を有する半導体集積回路と、当該半導体集積回路を複数搭載したセット基板あるいはパッケージ（Ｓｙｓｔｅｍ Ｉｎ Ｃｈｉｐ）に関するものである。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）の検査は、検査対象回路の入力に検査パターンを入力し、検査対象回路からの出力パターンが検査対象回路に故障が存在しない場合の出力パターン（正常出力パターン）と一致するか否かにより判断される。
【０００３】
半導体集積回路の検査にはＬＳＩテスタ等の検査装置を用いる。ＬＳＩテスタには、検査パターン及び正常出力パターンを格納しておくためのメモリと、検査パターンを発生する検査パターン発生器と、検査対象回路からの出力パターンが正常出力パターンと一致するか否かの判断をする出力応答解析器とが備わっている。
【０００４】
テストを開始するに際して、まず、検査パターン及び正常出力パターンをテスタに内蔵しているメモリへ読み込む。その後、検査パターンを検査対象回路へ入力するとともに、検査対象回路からの出力パターンを正常出力パターンと比較する。この比較で不一致が発生した場合に、検査対象回路を含む半導体集積回路は不良品と判断される。
【０００５】
しかしながら、近年のプロセスの微細化に伴う半導体集積回路の大規模化により、半導体集積回路の検査パターン及び正常出力パターンが長大になり、必要な全ての検査パターン及び正常出力パターンのサイズがＬＳＩテスタのメモリの容量をオーバーしてしまうという問題が発生している。
【０００６】
このような場合に有効な半導体集積回路の検査容易化技術として、組み込み自己検査（ＢＩＳＴ）方式がある。ＢＩＳＴ方式では、半導体集積回路内部に自己検査用回路を組み込むことにより、検査対象回路へ印加する検査入力パターンの生成や、検査対象回路からの出力パターンの圧縮及びその期待値の照合を簡便に行うことができる。
【０００７】
ＢＩＳＴ方式は、システムＬＳＩのような、各々異なる特性を持つ複数の回路をコアブロックとして搭載した大規模かつ高速な半導体集積回路のテストを高品質かつ低コストで最適に行うことのできる効果的な手段である。
【０００８】
論理回路に対する組み込み自己検査方式であるロジックＢＩＳＴの基本構成の大きな特徴として、擬似ランダムパターン発生器（ＰＲＰＧ）と、出力応答圧縮器である多入力シフトレジスタ（ＭＩＳＲ）とがデバイス内部に組み込まれていることが挙げられる。
【０００９】
ＰＲＰＧは検査対象回路への検査パターンの発生を行う。したがって、検査パターンをＬＳＩテスタのメモリに格納する必要はない。ＭＩＳＲは検査対象回路からの出力パターンを数十ビットのデータに圧縮する。このことからも分かるように、ＢＩＳＴ方式ではＬＳＩテスタのメモリに格納するデータを大幅に削減することができるため、前述した問題を解決することができる。
【００１０】
ＢＩＳＴ方式での良・不良判定はＭＩＳＲで圧縮されたデータと、検査対象回路に故障が存在しない場合の出力パターンがＭＩＳＲで圧縮された場合のデータ（期待値データ）とを比較することで行う。実際の検査対象回路のＭＩＳＲで圧縮されたデータと、期待値データとが一致すれば検査はパスであり、不一致であれば検査はフェイルとなる。
【００１１】
期待値データとの比較方法は二通りある。一つ目は期待値データを半導体集積回路内部に持ち、半導体集積回路内部で期待値データとの比較を行い、パス・フェイルの判定信号のみを出力する方法である。二つ目は期待値データをＬＳＩテスタ等の外部検査装置のメモリに格納しておき、ＭＩＳＲで圧縮されたデータを半導体集積回路の外部に読み出し、ＬＳＩテスタの期待値比較器で期待値データとの比較を行う方法である。
【００１２】
一つ目の方法では、期待値データを半導体集積回路内部に格納するため、検査対象回路の変更が生じた場合に、格納する期待値データを変更するための回路修正も行わなければならないという課題が発生する。
【００１３】
このような課題に対して、ある従来技術は、検査対象回路の構成に変更があった場合でも期待値データの変更を不要とする。すなわち、この従来技術によれば、検査対象回路の修正に応じて、固定された期待値と期待値照合可能となるように、出力パターンの圧縮時にＭＩＳＲに補正値を入力することで、ＭＩＳＲに残る最終的な圧縮データを、検査対象回路を修正する前のデータと同一にする（特許文献１参照）。
【特許文献１】特開２００７−２４０３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、ＭＩＳＲに補正値を入力する上記従来技術では、検査対象回路の修正量が大きい場合にＭＩＳＲに入力する補正値を算出するための計算が煩雑になり、また計算時間が膨大となる可能性がある。また、ＭＩＳＲに入力する補正値では検査対象回路の修正に対応しきれない場合があり、検査自体が実行できない可能性もある。
【００１５】
本発明は、このような問題点を解消するためになされたものであり、組み込み自己検査の期待値を半導体集積回路の修正なく変更可能とすることを目的とする。
【００１６】
また、本発明は、半導体集積回路を複数搭載したセット基板あるいはパッケージにおいて、複数のチップ間の接続を行い、セット基板上にチップを実装したまま、検査対象の半導体集積回路の組み込み自己検査の期待値を外部から変更することを可能とすることを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、請求項１の半導体集積回路は、検査対象回路と組み込み自己検査回路とを有する半導体集積回路であって、前記組み込み自己検査回路は多入力シフトレジスタと期待値格納回路と期待値照合回路とを有し、前記検査対象回路の回路修正が発生した場合に前記回路修正に対応した圧縮シグネチャの期待値を前記期待値格納回路に前記半導体集積回路の外部から設定することにより検査が可能であることを特徴とする。
【００１８】
請求項２のセット基板は、請求項１の半導体集積回路を複数搭載したセット基板であって、前記セット基板は前記複数の半導体集積回路の各々の外部端子と前記セット基板の外部端子との接続配線を有し、前記接続配線を経由して前記セット基板の外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする。
【００１９】
請求項３のパッケージは、請求項１の半導体集積回路を複数搭載したパッケージであって、前記パッケージは前記複数の半導体集積回路の各々の外部端子と前記パッケージの外部端子との接続配線を有し、前記接続配線を経由して前記パッケージの外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする。
【００２０】
請求項４のセット基板は、請求項３のパッケージを複数搭載したセット基板であって、前記セット基板は前記複数のパッケージの各々の外部端子と前記セット基板の外部端子との接続配線を有し、前記接続配線を経由して前記セット基板の外部端子から、前記パッケージ上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする。
【００２１】
請求項５のウエハは、請求項１の半導体集積回路を複数搭載したウエハであって、前記ウエハは前記複数の半導体集積回路の各々の外部端子と前記ウエハの外部端子との接続配線を有し、前記接続配線を経由して前記ウエハの外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする。
【００２２】
請求項６の検査基板は、請求項１の半導体集積回路を複数搭載した検査基板であって、前記検査基板は前記複数の半導体集積回路の各々の外部端子と前記検査基板の外部端子との接続配線を有し、前記接続配線を経由して前記検査基板の外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする。
【００２３】
請求項７の検査基板は、請求項３のパッケージを複数搭載した検査基板であって、前記検査基板は前記複数のパッケージの各々の外部端子と前記検査基板の外部端子との接続配線を有し、前記接続配線を経由して前記検査基板の外部端子から、前記パッケージ上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする。
【００２４】
請求項８のセット基板は、請求項２又は請求項４のセット基板であって、前記セット基板は前記複数の半導体集積回路又は前記複数のパッケージの各々の外部端子と前記セット基板の外部端子との接続配線を有し、前記接続配線として既存のバウンダリスキャンチェーンを使用することを特徴とする。
【発明の効果】
【００２５】
本発明によれば、組み込み自己検査の期待値を半導体集積回路の修正なく変更可能とする。また、半導体集積回路を複数搭載したセット基板あるいはパッケージにおいて、複数のチップ間の接続を行い、セット基板上にチップを実装したまま、検査対象の半導体集積回路の組み込み自己検査の期待値を外部から変更することを可能とする。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２７】
図１は、本発明の第１の実施形態における半導体集積回路の平面図を示すものである。図１にあって本実施形態における半導体集積回路（ＬＳＩ）１００は、当該半導体集積回路１００上に搭載されている検査対象回路１０１、パターン発生器１０２、多入力シフトレジスタ（ＭＩＳＲ）１０３、期待値格納回路１０４、期待値照合回路１０５、バウンダリスキャンチェーン１０６、出力側セレクタ１０８からなる。
【００２８】
検査対象回路１０１に回路修正が発生した場合にパターン発生器１０２が生成するパターンに関して信号線１２０を経由して検査対象回路１０１に入力する入力パターン１１５に対して、検査対象回路１０１から出力する信号線１２１を経由して出力される出力パターン１１６の値が変化し、それに伴いＭＩＳＲ１０３によりシグネチャ圧縮された値１１７も変化する。一方、検査対象回路１０１の回路修正に伴う上述のシグネチャ圧縮値１１７の変化は論理シミュレーションにより算出可能である。
【００２９】
そして、対応するシグネチャ圧縮期待値１１８をバウンダリスキャンチェーン１０６を利用して半導体集積回路１００の外部配線１１３から外部端子（ＴＤＩ）１０９より入力し、バウンダリスキャンセル１１１を経由して期待値格納回路１０４のレジスタ１１９にバウンダリスキャンチェーン１０６から設定可能である。
【００３０】
更に、期待値照合回路１０５のＥＸ−ＮＯＲ回路１２４にあってＭＩＳＲ１０３の出力信号１２２とレジスタ１１９の出力信号１２３とのＥＸ−ＮＯＲを取ることで期待値照合を行い、期待値照合回路１０５の出力信号１１２を、セレクト信号が“１”に設定されたバウンダリスキャンチェーン１０６との出力側セレクタ１０８を経由してバウンダリスキャンチェーン１０６の出力端子（ＴＤＯ）１１０から出力可能であり、半導体集積回路１００の外部信号１１４を観測することで検査対象回路１０１の検査が可能となる。
【００３１】
同様にして、ＭＩＳＲ１０３のその他出力配線に関しても期待値格納回路１０４の対応するレジスタにバウンダリスキャンチェーン１０６を経由して設定可能であり、期待値照合回路１０５にあって期待値照合が可能である。
【００３２】
以上より、半導体集積回路１００上の検査対象回路１０１に回路修正が発生した場合にあっても、半導体集積回路１００の外部より回路修正に対応した期待値をバウンダリスキャンチェーン１０６を経由して入力することで検査対象回路１０１の検査が可能となる。
【００３３】
図２は、本発明の第２の実施形態におけるセット基板の平面図を示すものである。図２にあって本実施形態におけるセット基板２００は、当該セット基板２００上に第１の実施形態にて説明した半導体集積回路（ＬＳＩ）１００を２０１、２０２、２０３、２０４と４個搭載しており、これらの半導体集積回路群をセット基板２００の外部入力端子２０５から順番に接続する配線２０６、２０７、２０８、２０９、２１０と、外部出力端子２１１からなる。
【００３４】
セット基板２００上の半導体集積回路２０２の検査対象回路２１５に回路修正が発生した場合に、第１の実施形態にて説明した通り、半導体集積回路２０２上のパターン発生器２１４が検査対象回路２１５に入力する入力パターンに対して、検査対象回路２１５から出力される出力パターン値が変化し、それに伴いＭＩＳＲ２１６によりシグネチャ圧縮された値２２３も変化する。一方、検査対象回路２１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
【００３５】
そして、セット基板２００上の半導体集積回路２０１、２０３、２０４上の出力側セレクタ２２９、２３３、２３５のセレクト信号を“０”に、半導体集積回路２０２上の出力側セレクタ２３１のセレクト信号を“１”にそれぞれ設定して、対応するシグネチャ圧縮期待値２２１として値“１”をセット基板２００上の外部端子２０５より入力し、配線２０６、半導体集積回路２０１上のバウンダリスキャンチェーン２２５、配線２０７を経由して利用して半導体集積回路２０２の外部端子２１９より入力し、バウンダリスキャンチェーン２１３を経由して期待値格納回路２１７に期待値２２４として値“１”を設定可能である。更に、期待値照合回路２１８の出力信号を出力側セレクタ２３１を経由して半導体集積回路２０２の外部端子２２０より出力して、配線２０８、半導体集積回路２０３上のバウンダリスキャンチェーン２２６、出力側セレクタ２３３を経由して、更に配線２０９を経由して半導体集積回路２０４上のバウンダリスキャンチェーン２２７と出力側セレクタ２３５を経由して、配線２１０からセット基板２００の出力端子２１１からの出力信号を観測することでセット基板２００上の半導体集積回路２０２上の検査対象回路２１５の検査が可能となる。
【００３６】
同様にして、セット基板２００上のその他の半導体集積回路２０１、２０３、２０４の各々の検査対象回路についても排他的に検査可能である。
【００３７】
以上より、セット基板２００上の半導体集積回路２０１、２０２、２０３、２０４の検査対象回路の修正が発生した場合にあっても、セット基板２００の外部より回路修正に対応した期待値をセット基板上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
【００３８】
なお、本実施形態にあっては４個の半導体集積回路が搭載されている例を用いて説明しているが、搭載する半導体集積回路の個数には制限は無い。また同種／異種の半導体集積回路を搭載している場合にも同様に検査可能である。
【００３９】
図３は、本発明の第３の実施形態におけるパッケージの平面図を示すものである。図３にあって本実施形態におけるパッケージ３００は、当該パッケージ３００上に第１の実施形態にて説明した半導体集積回路１００を３０１、３０２、３０３、３０４と４個搭載しており、これらの半導体集積回路群をパッケージ３００の外部入力端子３０５から順番に接続する配線３０６、３０７、３０８、３０９、３１０と、外部出力端子３１１からなる。
【００４０】
パッケージ３００上の半導体集積回路３０２の検査対象回路３１５に回路修正が発生した場合に、第１の実施形態にて説明した通り、半導体集積回路３０２上のパターン発生器３１４が検査対象回路３１５に入力する入力パターンに対して、検査対象回路３１５から出力される出力パターン値が変化し、それに伴いＭＩＳＲ３１６によりシグネチャ圧縮された値３２３も変化する。一方、検査対象回路３１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
【００４１】
そして、パッケージ３００上の半導体集積回路３０１、３０３、３０４上の出力側セレクタ３２９、３３３、３３５のセレクト信号を“０”に、半導体集積回路３０２上の出力側セレクタ３３１のセレクト信号を“１”にそれぞれ設定して、対応するシグネチャ圧縮期待値３２１として値“１”をパッケージ３００上の外部端子３０５より入力し、配線３０６、半導体集積回路３０１上のバウンダリスキャンチェーン３２５、配線３０７を経由して利用して半導体集積回路３０２の外部端子３１９より入力し、バウンダリスキャンチェーン３１３を経由して期待値格納回路３１７に期待値３２４として値“１”を設定可能である。更に、期待値照合回路３１８の出力信号を出力側セレクタ３３１を経由して半導体集積回路３０２の外部端子３２０より出力して、配線３０８、半導体集積回路３０３上のバウンダリスキャンチェーン３２６、出力側セレクタ３３３を経由して、更に配線３０９を経由して半導体集積回路３０４上のバウンダリスキャンチェーン３２７と出力側セレクタ３３５を経由して、配線３１０からパッケージ３００の出力端子３１１からの出力信号を観測することで、パッケージ３００上の半導体集積回路３０２上の検査対象回路３１５の検査が可能となる。
【００４２】
同様にして、パッケージ３００上のその他の半導体集積回路３０１、３０３、３０４の各々の検査対象回路についても排他的に検査可能である。
【００４３】
以上より、パッケージ３００上の半導体集積回路３０１、３０２、３０３、３０４の検査対象回路の修正が発生した場合にあっても、パッケージ３００の外部より回路修正に対応した期待値をパッケージ上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
【００４４】
なお、本実施形態にあっては４個の半導体集積回路が搭載されている例を用いて説明しているが、搭載する半導体集積回路の個数には制限は無い。また同種／異種の半導体集積回路を搭載している場合にも同様に検査可能である。
【００４５】
図４は、本発明の第４の実施形態におけるセット基板の平面図を示すものである。図４にあって本実施形態におけるセット基板４００は、当該セット基板４００上に第３の実施形態にて説明したパッケージ３００を４０１、４０２、４０３、４０４と４個搭載しており、これらのパッケージ群をセット基板４００の外部入力端子４０５から順番に接続する配線４０６、４０７、４０８、４０９、４１０と、外部出力端子４１１からなる。
【００４６】
セット基板４００上のパッケージ４０２の半導体集積回路３０２の検査対象回路３１５に回路修正が発生した場合に、第３の実施形態にて説明した通り、半導体集積回路３０２上のパターン発生器３１４が検査対象回路３１５に入力する入力パターンに対して、検査対象回路３１５から出力されるパターン値が変化し、それに伴いＭＩＳＲ３１６によりシグネチャ圧縮された値３２３も変化する。一方、検査対象回路３１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
【００４７】
まず、セット基板４００上のパッケージ４０２上の半導体集積回路３０１、３０３、３０４の出力側セレクタ３２９、３３３、３３５のセレクト信号を“０”に、半導体集積回路３０２上の出力側セレクタ３３１のセレクト信号を“１”にそれぞれ設定し、またパッケージ４０１、４０３、４０４の半導体集積回路３０１、３０２、３０３、３０４上の出力側セレクタ３２９、３３１、３３３、３３５のセレクト信号を“０”に設定する。そして、パッケージ４０２上の半導体集積回路３０２上の検査対象回路３１５の回路修正に対応するシグネチャ圧縮期待値３２４として値“１”をセット基板４００上の外部端子４０５より入力し、配線４０６、パッケージ４０１、配線４０７を経由してパッケージ４０２の外部端子３０５より入力し、期待値格納回路３１７に期待値３２４として値“１”を設定可能である。更に、期待値照合回路３１８の出力信号を出力側セレクタ３３１を経由して半導体集積回路３０２の外部端子３２０より出力して、配線３０８、半導体集積回路３０３上のバウンダリスキャンチェーン３２６、出力側セレクタ３３３を経由して、更に配線３０９を経由して半導体集積回路３０４上のバウンダリスキャンチェーン３２７と出力側セレクタ３３５を経由して、配線３１０からパッケージ４０２の出力端子３１１より出力する。そして、配線４０８、パッケージ４０３、配線４０９．パッケージ４０４、配線４１０を経由して、外部端子４１１からの出力信号を観測することで、セット基板４００上のパッケージ４０２上の半導体集積回路３０２上の検査対象回路３１５の検査が可能となる。
【００４８】
同様にして、セット基板４００上のパッケージ４０２上のその他の半導体集積回路３０１、３０３、３０４上の各々の検査対象回路についても排他的に検査可能である。更に、セット基板４００上のパッケージ４０１、４０３、４０４上の半導体集積回路上の各々の検査対象回路についても排他的に検査可能である。
【００４９】
以上より、セット基板４００上のパッケージ４０１、４０２、４０３、４０４上の半導体集積回路上の検査対象回路の修正が発生した場合にあっても、セット基板４００の外部より回路修正に対応した期待値をセット基板上の配線、パッケージ上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
【００５０】
なお、本実施形態にあっては４個のパッケージが搭載されている例を用いて説明しているが、搭載するパッケージの個数には制限は無い。また同種／異種のパッケージを搭載している場合にも同様に検査可能である。
【００５１】
図５は、本発明の第５の実施形態におけるウエハの平面図を示すものである。図５にあって本実施形態におけるウエハ５００は、当該ウエハ５００上に第１の実施形態にて説明した半導体集積回路１００を５０２、５０３と２個搭載しており、これらの半導体集積回路群と、ウエハ５００の外部入力端子５０４と、スクライブライン５０９、５１０、５１１、５１２、５１３上に形成された配線５０５、５０６、５０７と、外部出力端子５０８とからなる。
【００５２】
ウエハ５００上の半導体集積回路５０３の検査対象回路に回路修正が発生した場合に、第１の実施形態にて説明した通り、半導体集積回路５０３上のパターン発生器１０２が検査対象回路１０１に入力する入力パターン１１５に対して、検査対象回路１０１から出力される出力パターン１１６が変化し、それに伴いＭＩＳＲ１０３によりシグネチャ圧縮された値１１７も変化する。一方、検査対象回路１０１の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
【００５３】
そして、ウエハ５００上の半導体集積回路５０３上の出力側セレクタ１０８のセレクト信号を“１”に、半導体集積回路５０２上の出力側セレクタ１０８のセレクト信号を“０”にそれぞれ設定して、対応するシグネチャ圧縮期待値１１８をウエハ５００上のスクライブライン５０９上の外部端子５０４より入力し、スクライブライン５０９上の配線５０７、半導体集積回路５０２上のバウンダリスキャンチェーンを経由してスクライブライン５０９、５１３、５１１、５１２、５１０上の配線５０６を経由して半導体集積回路５０３の外部端子１０９より入力し、バウンダリスキャンチェーン１０６を経由して期待値格納回路１０４に期待値を設定可能である。更に、期待値照合回路１０５の出力信号を出力側セレクタ１０８を経由して半導体集積回路５０３の外部端子１１０より出力して、スクライブライン５１０、５１２、５０９上の配線５０５からウエハ５００の出力端子５０９からの出力信号を観測することでウエハ５００上の半導体集積回路５０３上の検査対象回路１０１の検査が可能となる。
【００５４】
同様にして、ウエハ５００上のその他の半導体集積回路５０２の検査対象回路１０１についても排他的に検査可能である。
【００５５】
以上より、ウエハ５００上の半導体集積回路５０２、５０３の検査対象回路１０１の修正が発生した場合にあっても、ウエハ５００の外部より回路修正に対応した期待値をウエハ上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
【００５６】
なお、本実施形態にあっては２個の半導体集積回路が搭載されている例を用いて説明しているが、搭載する半導体集積回路の個数には制限は無い。また同種／異種の半導体集積回路を搭載している場合にも同様に検査可能である。
【００５７】
図６は、本発明の第６の実施形態における検査基板の平面図を示すものである。図６にあって本実施形態における検査基板６００は、当該検査基板６００上に第１の実施形態にて説明した半導体集積回路１００を６０１、６０２、６０３、６０４と４個搭載しており、これらの半導体集積回路群を検査基板６００の外部入力端子６０５から順番に接続する配線６０６、６０７、６０８、６０９、６１０と、外部出力端子６１１からなる。
【００５８】
検査基板６００上の半導体集積回路６０２の検査対象回路６１５に回路修正が発生した場合に、第１の実施形態にて説明した通り、半導体集積回路６０２上のパターン発生器６１４が検査対象回路６１５に入力する入力パターンに対して、検査対象回路６１５から出力される出力パターン値が変化し、それに伴いＭＩＳＲ６１６によりシグネチャ圧縮された値６２３も変化する。一方、検査対象回路６１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
【００５９】
そして、検査基板６００上の半導体集積回路６０１、６０３、６０４上の出力側セレクタ６２９、６３３、６３５のセレクト信号を“０”に、半導体集積回路６０２上の出力側セレクタ６３１のセレクト信号を“１”にそれぞれ設定して、対応するシグネチャ圧縮期待値６２１として値“１”を検査基板６００上の外部端子６０５より入力し、配線６０６、半導体集積回路６０１上のバウンダリスキャンチェーン６２５、配線６１９を経由して利用して半導体集積回路６０２の外部端子６１９より入力し、バウンダリスキャンチェーン６１３を経由して期待値格納回路６１７に期待値６２４として値“１”を設定可能である。更に、期待値照合回路６１８の出力信号を出力側セレクタ６３１を経由して半導体集積回路６０２の外部端子６２０より出力して、配線６０８、半導体集積回路６０３上のバウンダリスキャンチェーン６２６、出力側セレクタ６３３を経由して、更に配線６０９を経由して半導体集積回路６０４上のバウンダリスキャンチェーン６２７と出力側セレクタ６３５を経由して、配線６１０から検査基板６００の出力端子６１１からの出力信号を観測することで検査基板６００上の半導体集積回路６０２上の検査対象回路６１５の検査が可能となる。
【００６０】
同様にして、検査基板６００上のその他の半導体集積回路６０１、６０３、６０４の各々の検査対象回路についても排他的に検査可能である。
【００６１】
以上より、検査基板６００上の半導体集積回路６０１、６０２、６０３、６０４の検査対象回路の修正が発生した場合にあっても、検査基板６００の外部より回路修正に対応した期待値を検査基板上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
【００６２】
なお、本実施形態にあっては４個の半導体集積回路が搭載されている例を用いて説明しているが、搭載する半導体集積回路の個数には制限は無い。また同種／異種の半導体集積回路を搭載している場合にも同様に検査可能である。
【００６３】
図７は、本発明の第７の実施形態における検査基板の平面図を示すものである。図７にあって本実施形態における検査基板７００は、当該検査基板７００上に第３の実施形態にて説明したパッケージ３００を７０１、７０２、７０３、７０４と４個搭載しており、これらのパッケージ群を検査基板７００の外部入力端子７０５から順番に接続する配線７０６、７０７、７０８、７０９、７１０と、外部出力端子７１１からなる。
【００６４】
検査基板７００上のパッケージ７０２上の半導体集積回路３０２上の検査対象回路３１５に回路修正が発生した場合に、第３の実施形態にて説明した通り、半導体集積回路３０２上のパターン発生器３１４が検査対象回路３１５に入力する入力パターンに対して、検査対象回路３１５から出力されるパターン値が変化し、それに伴いＭＩＳＲ３１６によりシグネチャ圧縮された値３２３も変化する。一方、検査対象回路３１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
【００６５】
まず、検査基板７００上のパッケージ７０２上の半導体集積回路３０１、３０３、３０４上の出力側セレクタ３２９、３３３、３３５のセレクト信号を“０”に、半導体集積回路３０２上の出力側セレクタ３３１のセレクト信号を“１”にそれぞれ設定し、またパッケージ７０１、７０３、７０４上の半導体集積回路３０１、３０２、３０３、３０４上の出力側セレクタ３２９、３３１、３３３、３３５のセレクト信号を“０”に設定する。そして、パッケージ７０２上の半導体集積回路３０２上の検査対象回路３１５の回路修正に対応するシグネチャ圧縮期待値３２４として値“１”を検査基板７００上の外部端子７０５より入力し、配線７０６、パッケージ７０１、配線７０７を経由してパッケージ７０２の外部端子３０５より入力し、期待値格納回路３１７に期待値３２４として値“１”を設定可能である。更に、期待値照合回路３１８の出力信号を出力側セレクタ３３１を経由して半導体集積回路３０２の外部端子３２０より出力して、配線３０８、半導体集積回路３０３上のバウンダリスキャンチェーン３２６、出力側セレクタ３３３を経由して、更に配線３０９を経由して半導体集積回路３０４上のバウンダリスキャンチェーン３２７と出力側セレクタ３３５を経由して、配線３１０からパッケージ７０２の出力端子３１１より出力する。そして、配線７０８、パッケージ７０３、配線７０９．パッケージ７０４、配線７１０を経由して、外部端子７１１からの出力信号を観測することで、検査基板７００上のパッケージ７０２上の半導体集積回路３０２上の検査対象回路３１５の検査が可能となる。
【００６６】
同様にして、検査基板７００上のパッケージ７０２上のその他の半導体集積回路３０１、３０３、３０４上の各々の検査対象回路についても排他的に検査可能である。更に、検査基板７００上のパッケージ７０１、７０３、７０４上の半導体集積回路上の各々の検査対象回路についても排他的に検査可能である。
【００６７】
以上より、検査基板７００上のパッケージ７０１、７０２、７０３、７０４上の半導体集積回路上の検査対象回路の修正が発生した場合にあっても、検査基板７００の外部より回路修正に対応した期待値をセット基板上の配線、パッケージ上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
【００６８】
なお、本実施形態にあっては４個のパッケージが搭載されている例を用いて説明しているが、搭載するパッケージの個数には制限は無い。また同種／異種のパッケージを搭載している場合にも同様に検査可能である。
【産業上の利用可能性】
【００６９】
本発明は、組み込み自己検査の期待値を半導体集積回路の修正なく変更可能とし、半導体集積回路を複数搭載したセット基板あるいはパッケージにおいて、複数のチップ間の接続を行い、セット基板上にチップを実装したまま、検査対象の半導体集積回路の組み込み自己検査の期待値を外部から変更することが可能となり、ＢＩＳＴ技術を用いた半導体集積回路の検査回路等として有用である。
【図面の簡単な説明】
【００７０】
【図１】第１の実施形態における半導体集積回路の説明図である。
【図２】第２の実施形態におけるセット基板の説明図である。
【図３】第３の実施形態におけるパッケージの説明図である。
【図４】第４の実施形態におけるセット基板の説明図である。
【図５】第５の実施形態におけるウエハの説明図である。
【図６】第６の実施形態における検査基板の説明図である。
【図７】第７の実施形態における検査基板の説明図である。
【符号の説明】
【００７１】
１００ 半導体集積回路
１０１ 検査対象回路
１０２ パターン発生器
１０３ 多入力シフトレジスタ（ＭＩＳＲ）
１０４ 期待値格納回路
１０５ 期待値照合回路
１０６ バウンダリスキャンチェーン
１０８ 出力側セレクタ
２００ セット基板
２０５ セット基板の外部入力端子
２０６、２０７、２０８、２０９、２１０ セット基板上の配線
２１１ セット基板の外部出力端子
３００ パッケージ
３０５ パッケージの外部入力端子
３０６、３０７、３０８、３０９、３１０ パッケージ上の配線
３１１ パッケージの外部出力端子
４００ セット基板
４０５ セット基板の外部入力端子
４０６、４０７、４０８、４０９、４１０ セット基板上の配線
４１１ セット基板の外部出力端子
５００ ウエハ
５０４ ウエハの外部入力端子
５０９、５１０、５１１、５１２、５１３ ウエハ上のスクライブライン
５０５、５０６、５０７ ウエハ上のスクライブライン上に形成された配線
５０８ ウエハの外部出力端子
６００ 検査基板
６０５ 検査基板の外部入力端子
６０６、６０７、６０８、６０９、６１０ 検査基板上の配線
６１１ 検査基板の外部出力端子
７００ 検査基板
７０５ 検査基板の外部入力端子
７０６、７０７、７０８、７０９、７１０ 検査基板上の配線
７１１ 検査基板の外部出力端子
【技術分野】
【０００１】
本発明は、組み込み自己検査（ＢＩＳＴ：Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）回路を有する半導体集積回路と、当該半導体集積回路を複数搭載したセット基板あるいはパッケージ（Ｓｙｓｔｅｍ Ｉｎ Ｃｈｉｐ）に関するものである。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）の検査は、検査対象回路の入力に検査パターンを入力し、検査対象回路からの出力パターンが検査対象回路に故障が存在しない場合の出力パターン（正常出力パターン）と一致するか否かにより判断される。
【０００３】
半導体集積回路の検査にはＬＳＩテスタ等の検査装置を用いる。ＬＳＩテスタには、検査パターン及び正常出力パターンを格納しておくためのメモリと、検査パターンを発生する検査パターン発生器と、検査対象回路からの出力パターンが正常出力パターンと一致するか否かの判断をする出力応答解析器とが備わっている。
【０００４】
テストを開始するに際して、まず、検査パターン及び正常出力パターンをテスタに内蔵しているメモリへ読み込む。その後、検査パターンを検査対象回路へ入力するとともに、検査対象回路からの出力パターンを正常出力パターンと比較する。この比較で不一致が発生した場合に、検査対象回路を含む半導体集積回路は不良品と判断される。
【０００５】
しかしながら、近年のプロセスの微細化に伴う半導体集積回路の大規模化により、半導体集積回路の検査パターン及び正常出力パターンが長大になり、必要な全ての検査パターン及び正常出力パターンのサイズがＬＳＩテスタのメモリの容量をオーバーしてしまうという問題が発生している。
【０００６】
このような場合に有効な半導体集積回路の検査容易化技術として、組み込み自己検査（ＢＩＳＴ）方式がある。ＢＩＳＴ方式では、半導体集積回路内部に自己検査用回路を組み込むことにより、検査対象回路へ印加する検査入力パターンの生成や、検査対象回路からの出力パターンの圧縮及びその期待値の照合を簡便に行うことができる。
【０００７】
ＢＩＳＴ方式は、システムＬＳＩのような、各々異なる特性を持つ複数の回路をコアブロックとして搭載した大規模かつ高速な半導体集積回路のテストを高品質かつ低コストで最適に行うことのできる効果的な手段である。
【０００８】
論理回路に対する組み込み自己検査方式であるロジックＢＩＳＴの基本構成の大きな特徴として、擬似ランダムパターン発生器（ＰＲＰＧ）と、出力応答圧縮器である多入力シフトレジスタ（ＭＩＳＲ）とがデバイス内部に組み込まれていることが挙げられる。
【０００９】
ＰＲＰＧは検査対象回路への検査パターンの発生を行う。したがって、検査パターンをＬＳＩテスタのメモリに格納する必要はない。ＭＩＳＲは検査対象回路からの出力パターンを数十ビットのデータに圧縮する。このことからも分かるように、ＢＩＳＴ方式ではＬＳＩテスタのメモリに格納するデータを大幅に削減することができるため、前述した問題を解決することができる。
【００１０】
ＢＩＳＴ方式での良・不良判定はＭＩＳＲで圧縮されたデータと、検査対象回路に故障が存在しない場合の出力パターンがＭＩＳＲで圧縮された場合のデータ（期待値データ）とを比較することで行う。実際の検査対象回路のＭＩＳＲで圧縮されたデータと、期待値データとが一致すれば検査はパスであり、不一致であれば検査はフェイルとなる。
【００１１】
期待値データとの比較方法は二通りある。一つ目は期待値データを半導体集積回路内部に持ち、半導体集積回路内部で期待値データとの比較を行い、パス・フェイルの判定信号のみを出力する方法である。二つ目は期待値データをＬＳＩテスタ等の外部検査装置のメモリに格納しておき、ＭＩＳＲで圧縮されたデータを半導体集積回路の外部に読み出し、ＬＳＩテスタの期待値比較器で期待値データとの比較を行う方法である。
【００１２】
一つ目の方法では、期待値データを半導体集積回路内部に格納するため、検査対象回路の変更が生じた場合に、格納する期待値データを変更するための回路修正も行わなければならないという課題が発生する。
【００１３】
このような課題に対して、ある従来技術は、検査対象回路の構成に変更があった場合でも期待値データの変更を不要とする。すなわち、この従来技術によれば、検査対象回路の修正に応じて、固定された期待値と期待値照合可能となるように、出力パターンの圧縮時にＭＩＳＲに補正値を入力することで、ＭＩＳＲに残る最終的な圧縮データを、検査対象回路を修正する前のデータと同一にする（特許文献１参照）。
【特許文献１】特開２００７−２４０３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、ＭＩＳＲに補正値を入力する上記従来技術では、検査対象回路の修正量が大きい場合にＭＩＳＲに入力する補正値を算出するための計算が煩雑になり、また計算時間が膨大となる可能性がある。また、ＭＩＳＲに入力する補正値では検査対象回路の修正に対応しきれない場合があり、検査自体が実行できない可能性もある。
【００１５】
本発明は、このような問題点を解消するためになされたものであり、組み込み自己検査の期待値を半導体集積回路の修正なく変更可能とすることを目的とする。
【００１６】
また、本発明は、半導体集積回路を複数搭載したセット基板あるいはパッケージにおいて、複数のチップ間の接続を行い、セット基板上にチップを実装したまま、検査対象の半導体集積回路の組み込み自己検査の期待値を外部から変更することを可能とすることを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、請求項１の半導体集積回路は、検査対象回路と組み込み自己検査回路とを有する半導体集積回路であって、前記組み込み自己検査回路は多入力シフトレジスタと期待値格納回路と期待値照合回路とを有し、前記検査対象回路の回路修正が発生した場合に前記回路修正に対応した圧縮シグネチャの期待値を前記期待値格納回路に前記半導体集積回路の外部から設定することにより検査が可能であることを特徴とする。
【００１８】
請求項２のセット基板は、請求項１の半導体集積回路を複数搭載したセット基板であって、前記セット基板は前記複数の半導体集積回路の各々の外部端子と前記セット基板の外部端子との接続配線を有し、前記接続配線を経由して前記セット基板の外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする。
【００１９】
請求項３のパッケージは、請求項１の半導体集積回路を複数搭載したパッケージであって、前記パッケージは前記複数の半導体集積回路の各々の外部端子と前記パッケージの外部端子との接続配線を有し、前記接続配線を経由して前記パッケージの外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする。
【００２０】
請求項４のセット基板は、請求項３のパッケージを複数搭載したセット基板であって、前記セット基板は前記複数のパッケージの各々の外部端子と前記セット基板の外部端子との接続配線を有し、前記接続配線を経由して前記セット基板の外部端子から、前記パッケージ上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする。
【００２１】
請求項５のウエハは、請求項１の半導体集積回路を複数搭載したウエハであって、前記ウエハは前記複数の半導体集積回路の各々の外部端子と前記ウエハの外部端子との接続配線を有し、前記接続配線を経由して前記ウエハの外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする。
【００２２】
請求項６の検査基板は、請求項１の半導体集積回路を複数搭載した検査基板であって、前記検査基板は前記複数の半導体集積回路の各々の外部端子と前記検査基板の外部端子との接続配線を有し、前記接続配線を経由して前記検査基板の外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする。
【００２３】
請求項７の検査基板は、請求項３のパッケージを複数搭載した検査基板であって、前記検査基板は前記複数のパッケージの各々の外部端子と前記検査基板の外部端子との接続配線を有し、前記接続配線を経由して前記検査基板の外部端子から、前記パッケージ上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする。
【００２４】
請求項８のセット基板は、請求項２又は請求項４のセット基板であって、前記セット基板は前記複数の半導体集積回路又は前記複数のパッケージの各々の外部端子と前記セット基板の外部端子との接続配線を有し、前記接続配線として既存のバウンダリスキャンチェーンを使用することを特徴とする。
【発明の効果】
【００２５】
本発明によれば、組み込み自己検査の期待値を半導体集積回路の修正なく変更可能とする。また、半導体集積回路を複数搭載したセット基板あるいはパッケージにおいて、複数のチップ間の接続を行い、セット基板上にチップを実装したまま、検査対象の半導体集積回路の組み込み自己検査の期待値を外部から変更することを可能とする。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２７】
図１は、本発明の第１の実施形態における半導体集積回路の平面図を示すものである。図１にあって本実施形態における半導体集積回路（ＬＳＩ）１００は、当該半導体集積回路１００上に搭載されている検査対象回路１０１、パターン発生器１０２、多入力シフトレジスタ（ＭＩＳＲ）１０３、期待値格納回路１０４、期待値照合回路１０５、バウンダリスキャンチェーン１０６、出力側セレクタ１０８からなる。
【００２８】
検査対象回路１０１に回路修正が発生した場合にパターン発生器１０２が生成するパターンに関して信号線１２０を経由して検査対象回路１０１に入力する入力パターン１１５に対して、検査対象回路１０１から出力する信号線１２１を経由して出力される出力パターン１１６の値が変化し、それに伴いＭＩＳＲ１０３によりシグネチャ圧縮された値１１７も変化する。一方、検査対象回路１０１の回路修正に伴う上述のシグネチャ圧縮値１１７の変化は論理シミュレーションにより算出可能である。
【００２９】
そして、対応するシグネチャ圧縮期待値１１８をバウンダリスキャンチェーン１０６を利用して半導体集積回路１００の外部配線１１３から外部端子（ＴＤＩ）１０９より入力し、バウンダリスキャンセル１１１を経由して期待値格納回路１０４のレジスタ１１９にバウンダリスキャンチェーン１０６から設定可能である。
【００３０】
更に、期待値照合回路１０５のＥＸ−ＮＯＲ回路１２４にあってＭＩＳＲ１０３の出力信号１２２とレジスタ１１９の出力信号１２３とのＥＸ−ＮＯＲを取ることで期待値照合を行い、期待値照合回路１０５の出力信号１１２を、セレクト信号が“１”に設定されたバウンダリスキャンチェーン１０６との出力側セレクタ１０８を経由してバウンダリスキャンチェーン１０６の出力端子（ＴＤＯ）１１０から出力可能であり、半導体集積回路１００の外部信号１１４を観測することで検査対象回路１０１の検査が可能となる。
【００３１】
同様にして、ＭＩＳＲ１０３のその他出力配線に関しても期待値格納回路１０４の対応するレジスタにバウンダリスキャンチェーン１０６を経由して設定可能であり、期待値照合回路１０５にあって期待値照合が可能である。
【００３２】
以上より、半導体集積回路１００上の検査対象回路１０１に回路修正が発生した場合にあっても、半導体集積回路１００の外部より回路修正に対応した期待値をバウンダリスキャンチェーン１０６を経由して入力することで検査対象回路１０１の検査が可能となる。
【００３３】
図２は、本発明の第２の実施形態におけるセット基板の平面図を示すものである。図２にあって本実施形態におけるセット基板２００は、当該セット基板２００上に第１の実施形態にて説明した半導体集積回路（ＬＳＩ）１００を２０１、２０２、２０３、２０４と４個搭載しており、これらの半導体集積回路群をセット基板２００の外部入力端子２０５から順番に接続する配線２０６、２０７、２０８、２０９、２１０と、外部出力端子２１１からなる。
【００３４】
セット基板２００上の半導体集積回路２０２の検査対象回路２１５に回路修正が発生した場合に、第１の実施形態にて説明した通り、半導体集積回路２０２上のパターン発生器２１４が検査対象回路２１５に入力する入力パターンに対して、検査対象回路２１５から出力される出力パターン値が変化し、それに伴いＭＩＳＲ２１６によりシグネチャ圧縮された値２２３も変化する。一方、検査対象回路２１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
【００３５】
そして、セット基板２００上の半導体集積回路２０１、２０３、２０４上の出力側セレクタ２２９、２３３、２３５のセレクト信号を“０”に、半導体集積回路２０２上の出力側セレクタ２３１のセレクト信号を“１”にそれぞれ設定して、対応するシグネチャ圧縮期待値２２１として値“１”をセット基板２００上の外部端子２０５より入力し、配線２０６、半導体集積回路２０１上のバウンダリスキャンチェーン２２５、配線２０７を経由して利用して半導体集積回路２０２の外部端子２１９より入力し、バウンダリスキャンチェーン２１３を経由して期待値格納回路２１７に期待値２２４として値“１”を設定可能である。更に、期待値照合回路２１８の出力信号を出力側セレクタ２３１を経由して半導体集積回路２０２の外部端子２２０より出力して、配線２０８、半導体集積回路２０３上のバウンダリスキャンチェーン２２６、出力側セレクタ２３３を経由して、更に配線２０９を経由して半導体集積回路２０４上のバウンダリスキャンチェーン２２７と出力側セレクタ２３５を経由して、配線２１０からセット基板２００の出力端子２１１からの出力信号を観測することでセット基板２００上の半導体集積回路２０２上の検査対象回路２１５の検査が可能となる。
【００３６】
同様にして、セット基板２００上のその他の半導体集積回路２０１、２０３、２０４の各々の検査対象回路についても排他的に検査可能である。
【００３７】
以上より、セット基板２００上の半導体集積回路２０１、２０２、２０３、２０４の検査対象回路の修正が発生した場合にあっても、セット基板２００の外部より回路修正に対応した期待値をセット基板上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
【００３８】
なお、本実施形態にあっては４個の半導体集積回路が搭載されている例を用いて説明しているが、搭載する半導体集積回路の個数には制限は無い。また同種／異種の半導体集積回路を搭載している場合にも同様に検査可能である。
【００３９】
図３は、本発明の第３の実施形態におけるパッケージの平面図を示すものである。図３にあって本実施形態におけるパッケージ３００は、当該パッケージ３００上に第１の実施形態にて説明した半導体集積回路１００を３０１、３０２、３０３、３０４と４個搭載しており、これらの半導体集積回路群をパッケージ３００の外部入力端子３０５から順番に接続する配線３０６、３０７、３０８、３０９、３１０と、外部出力端子３１１からなる。
【００４０】
パッケージ３００上の半導体集積回路３０２の検査対象回路３１５に回路修正が発生した場合に、第１の実施形態にて説明した通り、半導体集積回路３０２上のパターン発生器３１４が検査対象回路３１５に入力する入力パターンに対して、検査対象回路３１５から出力される出力パターン値が変化し、それに伴いＭＩＳＲ３１６によりシグネチャ圧縮された値３２３も変化する。一方、検査対象回路３１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
【００４１】
そして、パッケージ３００上の半導体集積回路３０１、３０３、３０４上の出力側セレクタ３２９、３３３、３３５のセレクト信号を“０”に、半導体集積回路３０２上の出力側セレクタ３３１のセレクト信号を“１”にそれぞれ設定して、対応するシグネチャ圧縮期待値３２１として値“１”をパッケージ３００上の外部端子３０５より入力し、配線３０６、半導体集積回路３０１上のバウンダリスキャンチェーン３２５、配線３０７を経由して利用して半導体集積回路３０２の外部端子３１９より入力し、バウンダリスキャンチェーン３１３を経由して期待値格納回路３１７に期待値３２４として値“１”を設定可能である。更に、期待値照合回路３１８の出力信号を出力側セレクタ３３１を経由して半導体集積回路３０２の外部端子３２０より出力して、配線３０８、半導体集積回路３０３上のバウンダリスキャンチェーン３２６、出力側セレクタ３３３を経由して、更に配線３０９を経由して半導体集積回路３０４上のバウンダリスキャンチェーン３２７と出力側セレクタ３３５を経由して、配線３１０からパッケージ３００の出力端子３１１からの出力信号を観測することで、パッケージ３００上の半導体集積回路３０２上の検査対象回路３１５の検査が可能となる。
【００４２】
同様にして、パッケージ３００上のその他の半導体集積回路３０１、３０３、３０４の各々の検査対象回路についても排他的に検査可能である。
【００４３】
以上より、パッケージ３００上の半導体集積回路３０１、３０２、３０３、３０４の検査対象回路の修正が発生した場合にあっても、パッケージ３００の外部より回路修正に対応した期待値をパッケージ上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
【００４４】
なお、本実施形態にあっては４個の半導体集積回路が搭載されている例を用いて説明しているが、搭載する半導体集積回路の個数には制限は無い。また同種／異種の半導体集積回路を搭載している場合にも同様に検査可能である。
【００４５】
図４は、本発明の第４の実施形態におけるセット基板の平面図を示すものである。図４にあって本実施形態におけるセット基板４００は、当該セット基板４００上に第３の実施形態にて説明したパッケージ３００を４０１、４０２、４０３、４０４と４個搭載しており、これらのパッケージ群をセット基板４００の外部入力端子４０５から順番に接続する配線４０６、４０７、４０８、４０９、４１０と、外部出力端子４１１からなる。
【００４６】
セット基板４００上のパッケージ４０２の半導体集積回路３０２の検査対象回路３１５に回路修正が発生した場合に、第３の実施形態にて説明した通り、半導体集積回路３０２上のパターン発生器３１４が検査対象回路３１５に入力する入力パターンに対して、検査対象回路３１５から出力されるパターン値が変化し、それに伴いＭＩＳＲ３１６によりシグネチャ圧縮された値３２３も変化する。一方、検査対象回路３１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
【００４７】
まず、セット基板４００上のパッケージ４０２上の半導体集積回路３０１、３０３、３０４の出力側セレクタ３２９、３３３、３３５のセレクト信号を“０”に、半導体集積回路３０２上の出力側セレクタ３３１のセレクト信号を“１”にそれぞれ設定し、またパッケージ４０１、４０３、４０４の半導体集積回路３０１、３０２、３０３、３０４上の出力側セレクタ３２９、３３１、３３３、３３５のセレクト信号を“０”に設定する。そして、パッケージ４０２上の半導体集積回路３０２上の検査対象回路３１５の回路修正に対応するシグネチャ圧縮期待値３２４として値“１”をセット基板４００上の外部端子４０５より入力し、配線４０６、パッケージ４０１、配線４０７を経由してパッケージ４０２の外部端子３０５より入力し、期待値格納回路３１７に期待値３２４として値“１”を設定可能である。更に、期待値照合回路３１８の出力信号を出力側セレクタ３３１を経由して半導体集積回路３０２の外部端子３２０より出力して、配線３０８、半導体集積回路３０３上のバウンダリスキャンチェーン３２６、出力側セレクタ３３３を経由して、更に配線３０９を経由して半導体集積回路３０４上のバウンダリスキャンチェーン３２７と出力側セレクタ３３５を経由して、配線３１０からパッケージ４０２の出力端子３１１より出力する。そして、配線４０８、パッケージ４０３、配線４０９．パッケージ４０４、配線４１０を経由して、外部端子４１１からの出力信号を観測することで、セット基板４００上のパッケージ４０２上の半導体集積回路３０２上の検査対象回路３１５の検査が可能となる。
【００４８】
同様にして、セット基板４００上のパッケージ４０２上のその他の半導体集積回路３０１、３０３、３０４上の各々の検査対象回路についても排他的に検査可能である。更に、セット基板４００上のパッケージ４０１、４０３、４０４上の半導体集積回路上の各々の検査対象回路についても排他的に検査可能である。
【００４９】
以上より、セット基板４００上のパッケージ４０１、４０２、４０３、４０４上の半導体集積回路上の検査対象回路の修正が発生した場合にあっても、セット基板４００の外部より回路修正に対応した期待値をセット基板上の配線、パッケージ上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
【００５０】
なお、本実施形態にあっては４個のパッケージが搭載されている例を用いて説明しているが、搭載するパッケージの個数には制限は無い。また同種／異種のパッケージを搭載している場合にも同様に検査可能である。
【００５１】
図５は、本発明の第５の実施形態におけるウエハの平面図を示すものである。図５にあって本実施形態におけるウエハ５００は、当該ウエハ５００上に第１の実施形態にて説明した半導体集積回路１００を５０２、５０３と２個搭載しており、これらの半導体集積回路群と、ウエハ５００の外部入力端子５０４と、スクライブライン５０９、５１０、５１１、５１２、５１３上に形成された配線５０５、５０６、５０７と、外部出力端子５０８とからなる。
【００５２】
ウエハ５００上の半導体集積回路５０３の検査対象回路に回路修正が発生した場合に、第１の実施形態にて説明した通り、半導体集積回路５０３上のパターン発生器１０２が検査対象回路１０１に入力する入力パターン１１５に対して、検査対象回路１０１から出力される出力パターン１１６が変化し、それに伴いＭＩＳＲ１０３によりシグネチャ圧縮された値１１７も変化する。一方、検査対象回路１０１の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
【００５３】
そして、ウエハ５００上の半導体集積回路５０３上の出力側セレクタ１０８のセレクト信号を“１”に、半導体集積回路５０２上の出力側セレクタ１０８のセレクト信号を“０”にそれぞれ設定して、対応するシグネチャ圧縮期待値１１８をウエハ５００上のスクライブライン５０９上の外部端子５０４より入力し、スクライブライン５０９上の配線５０７、半導体集積回路５０２上のバウンダリスキャンチェーンを経由してスクライブライン５０９、５１３、５１１、５１２、５１０上の配線５０６を経由して半導体集積回路５０３の外部端子１０９より入力し、バウンダリスキャンチェーン１０６を経由して期待値格納回路１０４に期待値を設定可能である。更に、期待値照合回路１０５の出力信号を出力側セレクタ１０８を経由して半導体集積回路５０３の外部端子１１０より出力して、スクライブライン５１０、５１２、５０９上の配線５０５からウエハ５００の出力端子５０９からの出力信号を観測することでウエハ５００上の半導体集積回路５０３上の検査対象回路１０１の検査が可能となる。
【００５４】
同様にして、ウエハ５００上のその他の半導体集積回路５０２の検査対象回路１０１についても排他的に検査可能である。
【００５５】
以上より、ウエハ５００上の半導体集積回路５０２、５０３の検査対象回路１０１の修正が発生した場合にあっても、ウエハ５００の外部より回路修正に対応した期待値をウエハ上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
【００５６】
なお、本実施形態にあっては２個の半導体集積回路が搭載されている例を用いて説明しているが、搭載する半導体集積回路の個数には制限は無い。また同種／異種の半導体集積回路を搭載している場合にも同様に検査可能である。
【００５７】
図６は、本発明の第６の実施形態における検査基板の平面図を示すものである。図６にあって本実施形態における検査基板６００は、当該検査基板６００上に第１の実施形態にて説明した半導体集積回路１００を６０１、６０２、６０３、６０４と４個搭載しており、これらの半導体集積回路群を検査基板６００の外部入力端子６０５から順番に接続する配線６０６、６０７、６０８、６０９、６１０と、外部出力端子６１１からなる。
【００５８】
検査基板６００上の半導体集積回路６０２の検査対象回路６１５に回路修正が発生した場合に、第１の実施形態にて説明した通り、半導体集積回路６０２上のパターン発生器６１４が検査対象回路６１５に入力する入力パターンに対して、検査対象回路６１５から出力される出力パターン値が変化し、それに伴いＭＩＳＲ６１６によりシグネチャ圧縮された値６２３も変化する。一方、検査対象回路６１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
【００５９】
そして、検査基板６００上の半導体集積回路６０１、６０３、６０４上の出力側セレクタ６２９、６３３、６３５のセレクト信号を“０”に、半導体集積回路６０２上の出力側セレクタ６３１のセレクト信号を“１”にそれぞれ設定して、対応するシグネチャ圧縮期待値６２１として値“１”を検査基板６００上の外部端子６０５より入力し、配線６０６、半導体集積回路６０１上のバウンダリスキャンチェーン６２５、配線６１９を経由して利用して半導体集積回路６０２の外部端子６１９より入力し、バウンダリスキャンチェーン６１３を経由して期待値格納回路６１７に期待値６２４として値“１”を設定可能である。更に、期待値照合回路６１８の出力信号を出力側セレクタ６３１を経由して半導体集積回路６０２の外部端子６２０より出力して、配線６０８、半導体集積回路６０３上のバウンダリスキャンチェーン６２６、出力側セレクタ６３３を経由して、更に配線６０９を経由して半導体集積回路６０４上のバウンダリスキャンチェーン６２７と出力側セレクタ６３５を経由して、配線６１０から検査基板６００の出力端子６１１からの出力信号を観測することで検査基板６００上の半導体集積回路６０２上の検査対象回路６１５の検査が可能となる。
【００６０】
同様にして、検査基板６００上のその他の半導体集積回路６０１、６０３、６０４の各々の検査対象回路についても排他的に検査可能である。
【００６１】
以上より、検査基板６００上の半導体集積回路６０１、６０２、６０３、６０４の検査対象回路の修正が発生した場合にあっても、検査基板６００の外部より回路修正に対応した期待値を検査基板上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
【００６２】
なお、本実施形態にあっては４個の半導体集積回路が搭載されている例を用いて説明しているが、搭載する半導体集積回路の個数には制限は無い。また同種／異種の半導体集積回路を搭載している場合にも同様に検査可能である。
【００６３】
図７は、本発明の第７の実施形態における検査基板の平面図を示すものである。図７にあって本実施形態における検査基板７００は、当該検査基板７００上に第３の実施形態にて説明したパッケージ３００を７０１、７０２、７０３、７０４と４個搭載しており、これらのパッケージ群を検査基板７００の外部入力端子７０５から順番に接続する配線７０６、７０７、７０８、７０９、７１０と、外部出力端子７１１からなる。
【００６４】
検査基板７００上のパッケージ７０２上の半導体集積回路３０２上の検査対象回路３１５に回路修正が発生した場合に、第３の実施形態にて説明した通り、半導体集積回路３０２上のパターン発生器３１４が検査対象回路３１５に入力する入力パターンに対して、検査対象回路３１５から出力されるパターン値が変化し、それに伴いＭＩＳＲ３１６によりシグネチャ圧縮された値３２３も変化する。一方、検査対象回路３１５の回路修正に伴う上述のシグネチャ圧縮値の変化は論理シミュレーションにより算出可能である。
【００６５】
まず、検査基板７００上のパッケージ７０２上の半導体集積回路３０１、３０３、３０４上の出力側セレクタ３２９、３３３、３３５のセレクト信号を“０”に、半導体集積回路３０２上の出力側セレクタ３３１のセレクト信号を“１”にそれぞれ設定し、またパッケージ７０１、７０３、７０４上の半導体集積回路３０１、３０２、３０３、３０４上の出力側セレクタ３２９、３３１、３３３、３３５のセレクト信号を“０”に設定する。そして、パッケージ７０２上の半導体集積回路３０２上の検査対象回路３１５の回路修正に対応するシグネチャ圧縮期待値３２４として値“１”を検査基板７００上の外部端子７０５より入力し、配線７０６、パッケージ７０１、配線７０７を経由してパッケージ７０２の外部端子３０５より入力し、期待値格納回路３１７に期待値３２４として値“１”を設定可能である。更に、期待値照合回路３１８の出力信号を出力側セレクタ３３１を経由して半導体集積回路３０２の外部端子３２０より出力して、配線３０８、半導体集積回路３０３上のバウンダリスキャンチェーン３２６、出力側セレクタ３３３を経由して、更に配線３０９を経由して半導体集積回路３０４上のバウンダリスキャンチェーン３２７と出力側セレクタ３３５を経由して、配線３１０からパッケージ７０２の出力端子３１１より出力する。そして、配線７０８、パッケージ７０３、配線７０９．パッケージ７０４、配線７１０を経由して、外部端子７１１からの出力信号を観測することで、検査基板７００上のパッケージ７０２上の半導体集積回路３０２上の検査対象回路３１５の検査が可能となる。
【００６６】
同様にして、検査基板７００上のパッケージ７０２上のその他の半導体集積回路３０１、３０３、３０４上の各々の検査対象回路についても排他的に検査可能である。更に、検査基板７００上のパッケージ７０１、７０３、７０４上の半導体集積回路上の各々の検査対象回路についても排他的に検査可能である。
【００６７】
以上より、検査基板７００上のパッケージ７０１、７０２、７０３、７０４上の半導体集積回路上の検査対象回路の修正が発生した場合にあっても、検査基板７００の外部より回路修正に対応した期待値をセット基板上の配線、パッケージ上の配線、半導体集積回路上のバウンダリスキャンチェーンを経由して入力することで検査対象回路の検査が可能となる。
【００６８】
なお、本実施形態にあっては４個のパッケージが搭載されている例を用いて説明しているが、搭載するパッケージの個数には制限は無い。また同種／異種のパッケージを搭載している場合にも同様に検査可能である。
【産業上の利用可能性】
【００６９】
本発明は、組み込み自己検査の期待値を半導体集積回路の修正なく変更可能とし、半導体集積回路を複数搭載したセット基板あるいはパッケージにおいて、複数のチップ間の接続を行い、セット基板上にチップを実装したまま、検査対象の半導体集積回路の組み込み自己検査の期待値を外部から変更することが可能となり、ＢＩＳＴ技術を用いた半導体集積回路の検査回路等として有用である。
【図面の簡単な説明】
【００７０】
【図１】第１の実施形態における半導体集積回路の説明図である。
【図２】第２の実施形態におけるセット基板の説明図である。
【図３】第３の実施形態におけるパッケージの説明図である。
【図４】第４の実施形態におけるセット基板の説明図である。
【図５】第５の実施形態におけるウエハの説明図である。
【図６】第６の実施形態における検査基板の説明図である。
【図７】第７の実施形態における検査基板の説明図である。
【符号の説明】
【００７１】
１００ 半導体集積回路
１０１ 検査対象回路
１０２ パターン発生器
１０３ 多入力シフトレジスタ（ＭＩＳＲ）
１０４ 期待値格納回路
１０５ 期待値照合回路
１０６ バウンダリスキャンチェーン
１０８ 出力側セレクタ
２００ セット基板
２０５ セット基板の外部入力端子
２０６、２０７、２０８、２０９、２１０ セット基板上の配線
２１１ セット基板の外部出力端子
３００ パッケージ
３０５ パッケージの外部入力端子
３０６、３０７、３０８、３０９、３１０ パッケージ上の配線
３１１ パッケージの外部出力端子
４００ セット基板
４０５ セット基板の外部入力端子
４０６、４０７、４０８、４０９、４１０ セット基板上の配線
４１１ セット基板の外部出力端子
５００ ウエハ
５０４ ウエハの外部入力端子
５０９、５１０、５１１、５１２、５１３ ウエハ上のスクライブライン
５０５、５０６、５０７ ウエハ上のスクライブライン上に形成された配線
５０８ ウエハの外部出力端子
６００ 検査基板
６０５ 検査基板の外部入力端子
６０６、６０７、６０８、６０９、６１０ 検査基板上の配線
６１１ 検査基板の外部出力端子
７００ 検査基板
７０５ 検査基板の外部入力端子
７０６、７０７、７０８、７０９、７１０ 検査基板上の配線
７１１ 検査基板の外部出力端子
【特許請求の範囲】
【請求項１】
検査対象回路と組み込み自己検査回路とを有する半導体集積回路であって、
前記組み込み自己検査回路は、多入力シフトレジスタと、期待値格納回路と、期待値照合回路とを有し、
前記検査対象回路の回路修正が発生した場合に、前記回路修正に対応した圧縮シグネチャの期待値を前記期待値格納回路に前記半導体集積回路の外部から設定することにより検査が可能であることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路を複数搭載したセット基板であって、
前記セット基板は、前記複数の半導体集積回路の各々の外部端子と前記セット基板の外部端子との接続配線を有し、
前記接続配線を経由して前記セット基板の外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とするセット基板。
【請求項３】
請求項１記載の半導体集積回路を複数搭載したパッケージであって、
前記パッケージは、前記複数の半導体集積回路の各々の外部端子と前記パッケージの外部端子との接続配線を有し、
前記接続配線を経由して前記パッケージの外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とするパッケージ。
【請求項４】
請求項３記載のパッケージを複数搭載したセット基板であって、
前記セット基板は、前記複数のパッケージの各々の外部端子と前記セット基板の外部端子との接続配線を有し、
前記接続配線を経由して前記セット基板の外部端子から、前記パッケージ上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とするセット基板。
【請求項５】
請求項１記載の半導体集積回路を複数搭載したウエハであって、
前記ウエハは、前記複数の半導体集積回路の各々の外部端子と前記ウエハの外部端子との接続配線を有し、
前記接続配線を経由して前記ウエハの外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とするウエハ。
【請求項６】
請求項１記載の半導体集積回路を複数搭載した検査基板であって、
前記検査基板は、前記複数の半導体集積回路の各々の外部端子と前記検査基板の外部端子との接続配線を有し、
前記接続配線を経由して前記検査基板の外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする検査基板。
【請求項７】
請求項３記載のパッケージを複数搭載した検査基板であって、
前記検査基板は、前記複数のパッケージの各々の外部端子と前記検査基板の外部端子との接続配線を有し、
前記接続配線を経由して前記検査基板の外部端子から、前記パッケージ上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする検査基板。
【請求項８】
請求項２又は４に記載のセット基板であって、
前記セット基板は、前記複数の半導体集積回路又は前記複数のパッケージの各々の外部端子と前記セット基板の外部端子との接続配線を有し、
前記接続配線として既存のバウンダリスキャンチェーンを使用することを特徴とするセット基板。
【請求項１】
検査対象回路と組み込み自己検査回路とを有する半導体集積回路であって、
前記組み込み自己検査回路は、多入力シフトレジスタと、期待値格納回路と、期待値照合回路とを有し、
前記検査対象回路の回路修正が発生した場合に、前記回路修正に対応した圧縮シグネチャの期待値を前記期待値格納回路に前記半導体集積回路の外部から設定することにより検査が可能であることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路を複数搭載したセット基板であって、
前記セット基板は、前記複数の半導体集積回路の各々の外部端子と前記セット基板の外部端子との接続配線を有し、
前記接続配線を経由して前記セット基板の外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とするセット基板。
【請求項３】
請求項１記載の半導体集積回路を複数搭載したパッケージであって、
前記パッケージは、前記複数の半導体集積回路の各々の外部端子と前記パッケージの外部端子との接続配線を有し、
前記接続配線を経由して前記パッケージの外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とするパッケージ。
【請求項４】
請求項３記載のパッケージを複数搭載したセット基板であって、
前記セット基板は、前記複数のパッケージの各々の外部端子と前記セット基板の外部端子との接続配線を有し、
前記接続配線を経由して前記セット基板の外部端子から、前記パッケージ上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とするセット基板。
【請求項５】
請求項１記載の半導体集積回路を複数搭載したウエハであって、
前記ウエハは、前記複数の半導体集積回路の各々の外部端子と前記ウエハの外部端子との接続配線を有し、
前記接続配線を経由して前記ウエハの外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とするウエハ。
【請求項６】
請求項１記載の半導体集積回路を複数搭載した検査基板であって、
前記検査基板は、前記複数の半導体集積回路の各々の外部端子と前記検査基板の外部端子との接続配線を有し、
前記接続配線を経由して前記検査基板の外部端子から、前記半導体集積回路上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする検査基板。
【請求項７】
請求項３記載のパッケージを複数搭載した検査基板であって、
前記検査基板は、前記複数のパッケージの各々の外部端子と前記検査基板の外部端子との接続配線を有し、
前記接続配線を経由して前記検査基板の外部端子から、前記パッケージ上の検査対象回路の回路修正に対応した圧縮シグネチャの期待値を入力することで検査が可能であることを特徴とする検査基板。
【請求項８】
請求項２又は４に記載のセット基板であって、
前記セット基板は、前記複数の半導体集積回路又は前記複数のパッケージの各々の外部端子と前記セット基板の外部端子との接続配線を有し、
前記接続配線として既存のバウンダリスキャンチェーンを使用することを特徴とするセット基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−２５０６３４（Ｐ２００９−２５０６３４Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００８−９５２５６（Ｐ２００８−９５２５６）
【出願日】平成２０年４月１日（２００８．４．１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２０年４月１日（２００８．４．１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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