半導体集積回路及びその省電力制御方法、並びに半導体装置
【課題】デバイス間のインタフェースとしてPCI Expressを用いた画像処理装置において、画像読取部からの画像データで、画像データの転送に影響を与えずに、ASPMを利用可能にする。
【解決手段】LTSSMで定義された状態のうち、低消費電力(省電力)状態にいることを示す信号をLTSSMレジスタ602bからアンド回路603a,603bに出力し、SSCG607からのクロックをマスクすることにより、PCIeのリンクの状態に応じて、ASIC601内の所定の機能モジュールへのクロック供給を止めることができる。これにより、ASIC601の消費電力を削減できる。ASPMによる動的なクロックゲーティングが可能となり、ASIC601内のこまめな省電力制御が実現できる。
【解決手段】LTSSMで定義された状態のうち、低消費電力(省電力)状態にいることを示す信号をLTSSMレジスタ602bからアンド回路603a,603bに出力し、SSCG607からのクロックをマスクすることにより、PCIeのリンクの状態に応じて、ASIC601内の所定の機能モジュールへのクロック供給を止めることができる。これにより、ASIC601の消費電力を削減できる。ASPMによる動的なクロックゲーティングが可能となり、ASIC601内のこまめな省電力制御が実現できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、デバイス間のインタフェースとして、デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態(ローパワーステート)に遷移する機能を有するインタフェースを用いた半導体集積回路及びその省電力制御方法、並びに半導体装置に関し、さらに詳細には、画像データの転送に影響を与えずに、装置の省電力を実現可能にした半導体集積回路及びその省電力制御方法、並びに半導体装置に関する。
【背景技術】
【0002】
デジタル複写機、デジタル複合機(MFP:マルチ・ファンクション・プリンタ)等の画像形成装置では、CPU、画像処理モジュール、メモリなどの各デバイス間の接続手段としてPCI(Peripheral Component Interconnect:登録商標)に代表されるパラレル方式のインタフェースが使用されている。しかし、パラレル方式のインタフェースでは、レーシングやスキューなどの問題があり、高速・高画質の画像形成装置に使用するには、転送レートが不十分になってきているため、最近では、高速シリアルインタフェースであるPCI Express(登録商標:以下、PCIeと言う)を画像形成装置に使用することが提案されている(特許文献1参照)。
【0003】
PCIeは、リンクと呼ばれる通信路を介してデバイス間を相互接続するための規格であり、PCISIG(Peripheral Component Interconnect Special Interest Group)によって規定されている。
【0004】
PCIeの規格においては、電力管理(パワーマネマネージメント)に関する規格として、ソフトウェアによる省電力状態への遷移の他に、ハードウェアによるASPM(Active State Power Management)が規定されている。ASPMでは、PCIeインタフェース回路内のコンフィギュレーションレジスタのASPMの制御ビットがイネーブルの場合に、一定のアイドル期間の経過により、通常状態(アクティブステート)から省電力状態であるL0s、L1に遷移する。通信の必要が生じた場合、リンクの状態はハードウェアにより省電力状態から通常状態に戻される。これにより、ソフトウェアの介在なしに、リンクのアイドル期間中の無駄な電力消費を低減することで、こまめな省電力制御が可能となるため、消費電力低減に大きな効果がある。
【0005】
しかし、省電力状態であるL0s、L1から通常状態への復帰には数μsec程度の復帰時間が必要となるため、画像読取部からメモリへのデータ書き込みのような、等時性(Isochronous)の必要なデータ転送において、画像データの転送開始時や転送中に省電力状態に遷移することは異常画像の発生につながる虞がある。そのため、画像読取部からメモリへのデータ伝送路となるPCIeのリンクではASPMを利用することができず、省電力機能を活用することができないという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、このような問題を解決するためになされたものであり、その目的は、デバイス間のインタフェースとして、前記デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態に遷移する機能を有するインタフェースを備えた画像処理装置において、画像読取部からの画像データ伝送路である上記のインタフェースで、画像データの転送に影響を与えずに、省電力状態に遷移する機能を利用できるようにすることである。
【課題を解決するための手段】
【0007】
本願の第1の発明は、画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路であって、前記PCI Expressインタフェースのリンクの状態に応じてクロックのゲーティングを行う手段を有することを特徴とする。
本願の第2の発明は、画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路と、該半導体集積回路に接続される外部デバイスとを有する半導体装置であって、前記PCI Expressインタフェースのリンクの状態に応じて前記外部デバイスに対するクロックのゲーティングを行う手段を有することを特徴とする。
本願の第3の発明は、画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路であって、前記PCI Expressインタフェースのリンクの状態に応じて電力供給を制御する電源制御手段を有することを特徴とする。
本願の第4の発明は、画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路の省電力制御方法であって、前記回路内に複数の電源ドメインを設定する電源ドメイン設定工程と、前記PCI Expressインタフェースのリンクの状態に応じて、各ドメインに対する電力供給を個別に制御する電力制御工程とを有することを特徴とする。
【発明の効果】
【0008】
本発明によれば、デバイス間のインタフェースとして、前記デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態に遷移する機能を有するインタフェースを備えた画像処理装置において、画像読取部からの画像データ伝送路である上記のインタフェースで、画像データの転送に影響を与えずに、上記の省電力状態に遷移する機能を利用することができる。
【図面の簡単な説明】
【0009】
【図1】本発明の第1の実施形態の画像処理装置を示すブロック図である。
【図2】本発明の第2の実施形態の画像処理装置を示すブロック図である。
【図3】本発明の第3の実施形態の画像処理装置を示すブロック図である。
【図4】本発明の第4の実施形態の画像処理装置を示すブロック図である。
【図5】L0sのエントリーの設定は一方向のみ可能であることを説明するための図である。
【図6】本発明の第5の実施形態のASICを示すブロック図である。
【図7】本発明の第6の実施形態の半導体装置を示すブロック図である。
【図8】本発明の第7の実施形態の半導体装置を示すブロック図である。
【図9】本発明の第8の実施形態の半導体装置を示すブロック図である。
【図10】本発明の第9の実施形態の半導体装置を示すブロック図である。
【図11】本発明の第9の実施形態の半導体装置の動作を説明するためのタイミング図である。
【図12】本発明の第9の実施形態の半導体装置の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【0010】
以下、本発明の実施形態について図面を参照しながら説明する。
[第1の実施形態]
図1は本発明の第1の実施形態の画像処理装置を示すブロック図である。この画像処理装置はデジタル複合機の一部として構成されており、CPU100、操作パネル101、スキャナ102、ASIC(Application Specific Integrated Circuit:特定用途向け集積回路)103,104及び106、並びにメモリ105からなる。
【0011】
CPU100とASIC103との間、及びASIC103とASIC104との間は、いずれもPCIeリンク107により接続されている。ASIC106は操作パネル101に対するインタフェースモジュールである。
【0012】
CPU100は、この画像処理装置全体の制御などを行う機能を有する。また、CPU100はPCIeインタフェース(I/F)回路109を内蔵しており、PCIeインタフェース回路109はコンフィギュレーションレジスタ109aを内蔵している。なお、図示を省略したが、CPU100には、その動作時に使用するプログラムを記憶したROM、及びワークエリアとなるRAMが接続されている。
【0013】
操作パネル101は各種操作キー及びLCDパネルを備えており、ユーザが画像形成装置を使用するときに、各種指示を入力するために用いられる。スキャナ102は、ユーザによりセットされた原稿の画像データを読み取り、画像データを生成する。
【0014】
ASIC104はPCIeインタフェース回路112を内蔵しており、PCIeインタフェース回路112はコンフィギュレーションレジスタ112aを内蔵している。ASIC104は、スキャナ102から入力された画像データに所定の画像処理を施し、PCIeリンク107を介してASIC103へ転送する。
【0015】
ASIC103はPCIeインタフェース回路111を内蔵している。PCIeインタフェース回路111は、コンフィギュレーションレジスタ111aを内蔵している。ASIC103は、ASIC104から転送されてきた画像データに所定の画像処理を施し、PCIeリンク107を介してメモリ105へ転送する。
【0016】
以上の構成を有する画像処理装置において、ユーザがスキャナ102に原稿をセットし、操作パネル101のスタートボタンを押下すると、それがASIC106で検出され、CPU100に伝達される。画像読取開始の指示を認識したCPU100は、PCIeインタフェース回路109〜112内のコンフィギュレーションレジスタ109a〜112aの内のリンクコントロールレジスタのASPMの制御ビットのL0s/L1のエントリーを“ディセーブル”に設定する。この設定は各デバイスのリンク能力レジスタ(Link Capabilities Register)のASPMのサポートビット、即ちデバイスがASPMのL0s、L1をサポートしているか否かを示すレジスタのビットに従う。これにより、PCIeリンク107上で7μsec以上のアイドルサイクルが発生した場合にも、L0s/L1には遷移しないため、スキャナ102からの画像データを正常にメモリ105に格納することができる。
【0017】
ここで、CPU100内のPCIeインタフェース回路109、及びASIC103内の下流(ダウンストリーム)側のPCIeインタフェース回路111がPCIeの階層におけるルートコンプレックスであり、ASIC103内の上流(アップストリーム)側のPCIeインタフェース回路110、及びASIC104内の上流(アップストリーム)側のPCIeインタフェース回路112がエンドポイントである。
【0018】
PCIeインタフェース回路109内のリンクコントロールレジスタのASPMの制御ビットは、CPU100がレジスタに直接的にアクセスすることで設定する。また、PCIeインタフェース回路110内のリンクコントロールレジスタのASPMの制御ビットは、CPU100が、PCIeインタフェース回路109内に設けられたコンフィグレーションアドレスレジスタ、コンフィギュレーションデータレジスタをウィンドウとして、コンフィギュレーションレジスタ110a内のリンクコントロールレジスタにアクセスすることにより設定する。つまり、ルートコンプレックス内のコンフィギュレーションアドレスレジスタ、コンフィギュレーションデータレジスタ経由でエンドポイント内のコンフィギュレーションレジスタにアクセスする。なお、これらのアクセス手順は既知であるため、詳細な説明は省略する。
【0019】
同様に、PCIeインタフェース回路111内、及びPCIeインタフェース回路112内のリンクコントロールレジスタのASPMの制御ビットは、CPU100が、ルートコンプレックスであるPCIeインタフェース回路111内のコンフィギュレーションレジスタアドレスレジスタ、コンフィギュレーションデータレジスタをウィンドウとしてアクセスし、設定する。
【0020】
このように、本発明の第1の実施形態の画像処理装置によれば、画像読取開始の指示に基づいてASPM機能をディセーブルにするので、異常画像を発生させることなく、ASPMによる消費電力の削減が可能になる。
【0021】
[第2の実施形態]
図2は本発明の第2の実施形態の画像処理装置を示すブロック図である。この図において、図1と同一の部分には図1と同じ参照符号を付した。
【0022】
この画像処理装置は、CPU100、スキャナ102、ASIC103及び200、並びにメモリ105からなる。ASIC200は、それぞれルートコンプレックス、エンドポイントであるPCIeインタフェース回路203、204に加えて、DMA(Direct Memory Access)コントローラ(以下、DMACと言う)201及び割込みコントローラ202を備えている。
【0023】
DMAC201は、スキャナ102からASIC104に転送され、ASIC104からPCIeリンク107を介してASIC200に転送されてきた画像データをPCIeリンク107及びCPU100を介してメモリ105に転送する。割込みコントローラ202は、DMAC201が予めCPU100により設定された所定量の画像データの転送を完了したときに、PCIeリンク107を介してCPU100に割込み信号を送出する。
【0024】
即ちDMAC201を使用した転送の場合、CPU100のソフトウェアは予めASIC104からのデータ転送量を把握しており、DMAC201に対してそれに合わせた設定を行う。従って、DMAC201の転送の完了は、スキャナ102から送出された画像データが全てメモリ105に転送されたことを示す。
【0025】
DMAC201からの転送完了割込み要因がアサートされると、割込みコントローラ202はPCIeインタフェース回路204に割込みの発行を要求する。PCIeインタフェース回路204回路はCPU100に対してMSI(Message signaled Interrupt)割込みを発行し、DMAC201からの画像データの転送完了をソフトウェアに通知する。ソフトウェアはこれを見て、第1の実施形態と同様に、PCIeインタフェース回路109〜112内のコンフィギュレーションレジスタ109a〜112aにコンフィギュレーションライトアクセスを行い、それぞれのリンクコントロールレジスタのASPMの制御ビットのL0s/L1のエントリーを“イネーブル”に設定する。
【0026】
このように、本発明の第2の実施形態によれば、スキャナ102で生成された画像データのASIC200におけるDMA転送完了に基づいて、再度、ASPMをイネーブルにすることにより、画像データ転送時を除く全ての期間でASPMによる消費電力の削減を行うことが可能になる。
【0027】
[第3の実施形態]
図3は本発明の第3の実施形態の画像処理装置を示すブロック図である。この図において、図1と同一の部分には図1と同じ参照符号を付した。
【0028】
この画像処理装置は、CPU100、スキャナ102、ASIC103及び300、並びにメモリ105からなる。ASIC300は、それぞれルートコンプレックス、エンドポイントであるPCIeインタフェース回路303、304に加えて、タイマ301及び割込みコントローラ302を備えている。
【0029】
タイマ301は、所定の基準クロックをカウントしており、PCIeインタフェース回路303に画像データが入力されているときは、その回路で生成される画像データのライン周期やフレーム周期を有する画像データ検知信号によりリセットされる。また、予め定められた一定時間カウント(タイムアップ)すると、割込みコントローラ302にタイムアップ信号を送出する。割込みコントローラ302は、タイマ301からのタイムアップ信号を受けたときに、図2(第2の実施形態)の割込みコントローラ202と同様に、PCIeリンク107を介してCPU100に割込み信号を送出する。
【0030】
CPU100は、この割込み信号を受信すると、第2の実施形態と同様に、PCIeインタフェース回路109〜112内のコンフィギュレーションレジスタ109a〜112aにコンフィギュレーションライトアクセスを行い、それぞれのリンクコントロールレジスタのASPMの制御ビットのL0s/L1のエントリーを“イネーブル”に設定する。これにより、スキャナ102からの画像データの転送完了後にASPMを“イネーブル”に設定することが出来る。
【0031】
本発明の第3の実施形態では、ASIC300にDMACを実装せずに、ASIC300からメモリ105のアドレスを直接指定して転送するように構成しており、ASIC300は、スキャナ102からの画像データの転送終了のタイミングを知ることができない。そこで、ASIC300内にタイマ301を設け、ASIC104からの画像データの入力を監視し、一定期間入力が無い場合に転送が完了したと判断し、CPU100に割込み信号を送出する。そして、その割込みに基づいて、ASPMを“イネーブル”に設定するので、ASIC300が画像データ転送の終了を知る術が無い場合でも、再度、ASPMを“イネーブル”にすべきタイミングを知り、そのタイミングで実行することができる。
【0032】
[第4の実施形態]
図4は本発明の第4の実施形態の画像処理装置を示すブロック図である。この図において、図1と同一の部分には図1と同じ参照符号を付した。
【0033】
この画像処理装置は、CPU100、スキャナ102、ASIC401及び402、並びにメモリ105からなる。ASIC401はスキャナ入力インタフェース回路403、及びエンドポイントであるPCIeインタフェース回路404を備えている。また、ASIC402は、それぞれルートコンプレックス、エンドポイントであるPCIeインタフェース回路405、406に加えて、タイマ407及びレジスタアクセス回路408を備えている。
【0034】
スキャナ入力インタフェース回路403は、スキャナ102から送出された画像データが入力されると、そのライン周期やフレーム周期で、画像データ検知信号をタイマ407及びレジスタアクセス回路408へ送出する。タイマ407は、基準クロックをカウントしており、画像データ検知信号によりリセットされる。また、予め定められた一定時間カウント(タイムアップ)すると、レジスタアクセス回路408にタイムアップ信号を送出する。
【0035】
レジスタアクセス回路408は、ASIC402内のPCIeインタフェース回路405及び406内のコンフィギュレーションレジスタ405a及び406aにアクセスすることができる。また、また、ルートコンプレックスであるPCIeインタフェース回路405内のコンフィギュレーションアドレスレジスタ、コンフィギュレーションデータレジスタ経由で、エンドポイントであるPCIeインタフェース回路404内のコンフィギュレーションレジスタ404aにアクセスすることができる。しかし、ASIC402はCPU100に対するエンドポイントデバイスであるため、ASIC402内のレジスタアクセス回路408からルートコンプレックスであるPCIeインタフェース回路109内のコンフィギュレーションレジスタ109aにアクセスすることはできない。
【0036】
以上の構成を有する本実施形態の画像処理装置において、スキャナインタフェース回路403は、スキャナ102で生成された画像データが入力されると、画像データ検知信号をタイマ407及びレジスタアクセス回路408に送出する。
【0037】
レジスタアクセス回路408は、画像データ検知信号を受け取ると、PCIeインタフェース回路406内のコンフィギュレーションレジスタ406aにコンフィギュレーションライトアクセスして、Tx(ASIC402からCPU100へのリンク)のL0sのエントリーを“ディセーブル”に設定する。また、ルートコンプレックスであるPCIeインタフェース回路405内のコンフィギュレーションレジスタ405aをウィンドウとして、エンドポイントであるPCIeインタフェース回路404内のコンフィギュレーションレジスタ404aにコンフィギュレーションライトアクセスして、Tx(ASIC401から402へのリンク)のL0sのエントリーを“ディセーブル”に設定する。
【0038】
ここで、L0sはASPMで定義された省電力状態の一つであり、図5に示すように、
片方向ずつ(送信側のみ)“イネーブル/ディセーブル”の設定ができる。Rx(図4の
場合、ASIC402から401へのリンク、及びCPU100からASIC402へのリンク)は、画像データの転送方向とは逆であるため、L0sのエントリーは“イネーブル”のままでよい。なお、この動作は、デバイスがL0sのみサポートし、L1をサポートしていない場合、或いはL1がディセーブルに設定されている場合が前提である。なぜなら、L0S、L1の双方がイネーブルとなっている場合、7μsec経過後、より深い省電力状態であるL1に遷移してしまうからである。L1をディセーブルにしなければならない状況としては、復帰に非常に時間がかかってしまい(デバイス依存)、レジスタアクセス回路でイネーブル/ディセーブルを制御したとしても、画像データの転送に支障が出てしまう場合などが考えられる。
【0039】
これにより、スキャナ102からメモリ105に向かうデータパスは省電力状態(L0s)には入らず、常にアクティブ状態(L0)なので、画像データは滞りなく転送される。このとき、CPU100からASIC401に向かうデータパスはASPMが“イネーブル”のままなので、特に転送すべきパケットがなければ規定のアイドルサイクルの後にL0sに遷移する。
【0040】
スキャナ入力インタフェース403にスキャナ102から画像データが一定期間入力されなり、その結果、タイマ407に画像データ検知信号が一定期間入力されなくなると、タイマ407はレジスタアクセス回路408にタイムアップ信号を送出する。レジスタアクセス回路408は、タイムアップ信号を受け取ると、PCIeインタフェース回路406内のコンフィギュレーションレジスタ406aにアクセスし、TxのL0sのエントリーを“イネーブル”に設定する。また、ルートコンプレックスであるPCIeインタフェース回路405内のコンフィギュレーションアドレスレジスタ、コンフィギュレーションデータレジスタ経由で、エンドポイントであるPCIeインタフェース回路404内のコンフィグレーションレジスタ404aにアクセスを行い、TxのL0sのエントリーを“イネーブル”に設定する。
【0041】
これにより、全てのPCIeリンク107の双方向のパスのL0sのエントリーが“イネーブル”となるため、アイドル時には省電力状態に入るようになる。ここで、タイマ407のタイムアップ時間はCPU100のソフトウェアから設定可能であり、スキャナ102にセットされる原稿のページ間隔などの要因を基に、システムに合わせた最適な値(最小値)を設定することで、省電力状態の期間を最長にすることができる。なお、L0sのエントリーの“ディセーブル”は、あくまでも、等時性が必要な転送の邪魔をしないために一時的に“ディセーブル”にするものであり、等時性を必要としない通常のデータ転送においては、“イネーブル”で使用し、必要に応じて通常状態(L0)への遷移、L0sへの復帰を行う。
【0042】
このように、本発明の第4の実施形態によれば、ASIC402にレジスタアクセス回路408を設け、CPU100が介在することなく、ASPMの“ディセーブル”を設定するので、極めて短時間で設定することができる。このため、画像データがASIC401に入力される直前まで、省電力状態を維持することができる。また、画像データの転送終了次第、直ちに省電力状態に遷移することができる。つまり、CPU100が介在した場合には実現不可能な、極めて短期間の省電力制御を実現することができる。さらに、ASPMを再度“イネーブル”にするまでの期間をシステムに応じた最適な期間に設定することで、ASPMによる省電力効果を最大限に引き出すことができる。
【0043】
[第5の実施形態]
図6は本発明の第5の実施形態のASICを示すブロック図である。このASICは、例えば図1の画像処理装置におけるASIC103、104などに用いることができる。
【0044】
ASIC601は、PCIeインタフェース回路602、クロックジェネレータ603、及び機能モジュール604a〜604cを有する。機能モジュール604b、604cには、それぞれ外部デバイス605,606が接続されている。
【0045】
PCIeインタフェース回路602は、コンフィギュレーションレジスタ602a、及びLTSSMレジスタ602bを有する。LTSSMレジスタ602bは、LTSSMの状態(ステート)を示すレジスタである。LTSSMはPCIeのリンクの状態を示すものとしてPCIeの規格で定義されている。LTSSMの状態は、LTSSMと呼ばれるステートマシンのステート(L0、L0s、L1、L2等)で表現される。
【0046】
クロックジェネレータ603は、ASIC601の外部のSSCG(スペクトラム拡散クロック発生器)607から供給されるクロックと、LTSSMレジスタ602bの出力信号(ステータス信号)とが入力される2個のアンド回路603a,603bを持っており、その出力がクロックとして、それぞれ機能モジュール604b、604cに供給される。従って、機能モジュール604b,604cは、PCIeのLTSSMの状態に応じてクロックの供給/停止を受ける。一方、機能モジュール604aには、SSCG607から供給されるクロックがそのまま供給される。
【0047】
ASIC601の外部にもクロックジェネレータ603の内部と同様、SSCG607から供給されるクロックと、LTSSMレジスタ602bの出力とが入力される2個のアンド回路609,610が設けられており、その出力がクロックとして、外部デバイス605,606に供給される。従って、外部デバイス605,606も、それぞれに接続されている機能モジュール604b,604cと同様、PCIeのLTSSMの状態に応じてクロックの供給/停止を受ける。
【0048】
LTSSMで定義された状態のうち、L0s、L1、L2は低消費電力(省電力)状態であり、これらの状態にいることを示す信号をLTSSMレジスタ602bからアンド回路603a,603bに出力し、SSCG607からのクロックをマスクすることにより、PCIeのリンクの状態に応じて、ASIC601内の所定の機能モジュールへのクロック供給を止めることができる。これにより、ASICA601の消費電力を削減できる。前述のように、PCIeではASPMと呼ばれる、CPUが介在しない、ハードウェアによる自動的な省電力状態への遷移が規定されているので、ソフトウェアによる煩雑な制御を行わなくても、動的なクロックゲーティングが可能となり、ASIC610内のこまめな省電力制御が実現できる。
【0049】
また、LTSSMレジスタ602bの出力信号(ステータス信号)をASIC601の外部に出力し、基板上でクロックのマスクを行うことにより、基板上の外部デバイス605,606に対するクロックの供給を停止することで、ASIC601のみならず、基板レベルでの消費電力の削減が可能になる。
【0050】
[第6の実施形態]
図7は本発明の第6の実施形態の半導体装置を示すブロック図である。この半導体装置は、例えば図1の画像処理装置におけるASIC103、CPU100などに用いることができる。
【0051】
この半導体装置は、PCIeリンク704により接続された半導体集積回路701及び半導体集積回路702を有する。半導体集積回路701にはメモリ703が接続されている。
【0052】
半導体集積回路701は、CPUコア701aと、ルートコンプレックスであるPCIeインタフェース回路701bとを有する。半導体集積回路702はASICであり、アービタ705と、それぞれがアービタ705に接続された機能モジュール706〜709、及びエンドポイントであるPCIeインタフェース回路710とを有する。半導体集積回路701内のPCIeインタフェース回路701bと、半導体集積回路702内のPCIeインタフェース回路710とが、PCIeリンク704により接続されている。
【0053】
また、半導体集積回路702は、PCIeインタフェース回路710に内蔵されたLT
SSMレジスタ710aからのステータス信号712に基づいて、半導体集積回路702
内の電源ドメインA,B,Cに対する電力供給(電源オン/オフ)を個別に制御可能な電源制御部711を備えている。つまり、電源制御部711は、電源ドメインAに含まれる機能モジュール706及び707、電源ドメインBに含まれる機能モジュール707及び708、電源ドメインCに含まれるPCIeインタフェース回路710及び電源制御部711に対し、電源ドメイン内では共通に、電源ドメイン毎には個別にオン/オフの制御ができる。
【0054】
第5の実施形態(図6)のようなクロックゲーティングにより消費電力の削減では、リーク電流による電力消費までは抑えられない。本実施形態では、LTSSMのステートを示すステータス信号712を電源制御部711に入力し、電源制御に利用することで、チップ内のリーク電流の削減を実現できる。特に、ASPMが有効になっている場合には、PCIeリンクのアイドルを検出し、ハードウェアにより自動的に遷移するため、ソフトが意識することなく、こまめな消費電力の削減を行うことができる。
【0055】
前述したように、PCIeでは、LTSSMのステートにより、復帰にかかる時間が異なる。つまり、浅い省エネ状態からの復帰に比べて、深い省エネ状態からの復帰には長い時間を要する。本実施形態では、復帰に時間がかかると問題のあるモジュール、時間がかかっても問題の無いモジュール、電源を落としてはいけないモジュールで電源ドメインを分け、LTSSMのステート毎に各電源ドメインへの供給を制御する(例えばLTSSM=L0sのときは、“電源ドメインA”の電源を落とし、LTSSM=L1の場合は、“電源ドメインA”と“電源ドメインB”の電源を落とす等)ことで、機能へ影響を与えることなく、最適な電源制御を行うことができる。
【0056】
[第7の実施形態]
図8は本発明の第7の実施形態の半導体装置を示すブロック図である。この半導体装置は、PCIeリンク804により接続された半導体集積回路801及び半導体集積回路802を有する。半導体集積回路801にはメモリ803が接続されており、半導体集積回路802はネットワーク805に接続されている。
【0057】
半導体集積回路801は、SoC(System on Chip)からなり、アービタ806と、それぞれがアービタ806に接続されたCPUコア807、メモリコントローラ808、及び機能モジュール809〜810と、ルートコンプレックスであるPCIeインタフェース回路811と、PCIeインタフェース回路811に内蔵されたLTSSMレジスタ811aからのステータス信号813に基づいて、半導体集積回路801内の電源ドメインA,Bに対する電力供給(電源オン/オフ)を個別に制御可能な電源制御部812を備えている。
【0058】
つまり、電源制御部812は、電源ドメインAに含まれるアービタ806、CPUコア807、メモリコントローラ808、及び機能モジュール809〜810、電源ドメインBに含まれるPCIeインタフェース回路811及び電源制御部812に対し、各電源ドメイン内では共通に、電源ドメイン毎には個別にオン/オフの制御ができる。
【0059】
半導体集積回路802は、アービタ802aと、それぞれがアービタ802aに接続されたエンドポイントであるPCIeインタフェース回路802b、USBインタフェース回路802c、及びイーサネット(登録商標)インタフェース回路802dを備えている。PCIeインタフェース回路802bは、PCIeリンク804により、半導体集積回路801内のPCIeインタフェース回路811に接続されており、イーサネット(登録商標)インタフェース回路802dはLAN805に接続されている。
【0060】
この半導体装置が画像形成装置に搭載されている場合、画像形成装置が低消費電力状態に遷移する時、半導体集積回路801内のCPUコア807はPCIeインタフェース回路811にアクセスし、PCIeリンク804をL1状態に遷移させる。並行して、CPUコア807はシステムの設定情報をメモリ803に待避し、電源オフへの遷移の準備を行う(STR:Suspend to RAM)。
【0061】
CPUコア807の電源オフの準備が整ったら、電源ドメインAの電源を落とす。このとき、メモリ803、及び半導体集積回路801内の電源ドメインBには電源が供給されたままである。
【0062】
半導体集積回路802は、復帰要因を監視し、イーサネット(登録商標)インタフェース回路804d、USBインタフェース回路802cなどに接続されたホストから画像形成装置に要求があった場合、これを検出し、PCIeインタフェース回路802bがPCIeリンク804経由でPME(Power Management Event)メッセージを半導体集積回路801に発行する。
【0063】
半導体集積回路801と、その対向デバイスである半導体集積回路802との間のPCIeリンク804はアクティブな状態であるL0へと遷移する。電源制御部812では、このL0への遷移をトリガとして、電源ドメインAへの電力の供給を再開する。CPUコア807はメモリ803に待避してあったシステム設定情報を取り出して、電源オフ前の状態に復帰する。
【0064】
本発明の第7の実施形態では、省エネからの復帰をハードウェアで行っているため、CPUコア807の電源を落とすことができるので、大幅な電力の削減が可能になる。また、ソフトウェアは電源制御に関与していないため、電源オフ前の状態への復帰に注力できるので、システムとして、早く立ち上がることができる。即ち、電源オフ状態からの復帰に、ソフトウェアを介在させず、LTSSMのステート情報を利用しているため、CPUコアを内蔵する構成において、CPUコア自体も電源を落とすことが可能になる。更には、電源復帰にソフトウェアが介在しないため、復帰にかかる時間が短く、機器の動作に影響を与えずに、こまめな消費電力の削減が可能となる。
【0065】
[第8の実施形態]
図9は本発明の第8の実施形態の半導体装置を示すブロック図である。この図において、図8(第7の実施形態)と同一又は対応する部分には、図8と同じ参照符号を付した。
【0066】
本実施形態の半導体装置では、半導体装置801内の機能モジュール814を電源ドメインC、電源制御部812を電源ドメインD、ビーコン(Beacon)検出部815を電源ドメインEとした。また、半導体装置802内のUSBインタフェース回路802cにパーソナルコンピュータ(以下、PC)816を接続した。
【0067】
即ちPC815からのリクエスト(プリント出力など)に関する機能モジュール814を電源ドメインCとして独立させ、PCIeインタフェース部分では、ビーコン検出部815を電源ドメインEとして独立させている。
【0068】
本実施形態の半導体装置において、PC816からのリクエストが一定期間無い場合、あるいは、PC816側のリクエストが終了し、PC816内のドライバがPCIeリンク804を省エネ状態に遷移させても構わないと判断した場合、PCIeインタフェース回路802b内のLTSSMをL2に遷移させる。
【0069】
常に電力が供給される電源ドメインDに配置された電源制御部812は、PCIeリンク804のL2への遷移を検知すると、電源ドメインB、電源ドメインCへの電力の供給を止める。この時、他の機能で使用予定の電源ドメインA、及び、半導体集積回路802からのビーコンを検出するビーコン検出部815のある電源ドメインEには電力が供給されている。
【0070】
PC816からリクエストが発生すると、半導体集積回路802は半導体集積回路801にビーコンを送出する。ビーコン検出部815は電源制御部812にビーコンを検出したことを伝え、電源制御部812は電源ドメインC、電源ドメインBへの電力供給を再開する。電源を供給されたPCIeインタフェース回路811は、リンクトレーニングを行い、PCIeリンク804をアクティブな状態であるL0に遷移させる。
【0071】
このような構成にすることにより、例えばプリント出力時のみ、必要な関連回路に電力を供給し、それ以外では電力を供給しないので画像形成装置の消費電力を効果的に削減することができる。
【0072】
[第9の実施形態]
図10は本発明の第9の実施形態の半導体装置を示すブロック図である。この半導体装置は、PCIeリンク903により接続された半導体集積回路901及び半導体集積回路902を有する。
【0073】
半導体集積回路901は、レジスタバス904と、エンドポイントであるPCIeインタフェース回路905と、電源制御部906と、機能モジュール907〜910と、アンド回路911〜914とを有する。また、半導体集積回路902は、CPUコア902aと、ルートコンプレックスであるPCIeインタフェース回路902bとを有する。半導体集積回路901内のPCIeインタフェース回路905と、半導体集積回路902内のPCIeインタフェース回路902bとがPCIeリンク903により接続されている。
【0074】
電源制御部906は、PCIeインタフェース回路905内のLTSSMレジスタ905aから出力されるステータス信号915に応じて、アンド回路911〜914の各々の一方の入力に制御信号を送出する。アンド回路911〜914のそれぞれの他方の入力には、機能モジュール907〜910の出力が供給される。レジスタバス904には、アンド回路911〜914の出力と、PCIeインタフェース回路905とが接続されている。
【0075】
図11及び図12は、本実施形態の半導体装置の動作を説明するためのタイミング図である。ここでは、一般的なリクエストのやり取りのプロトコルの例としてOCP(Open Core Protocol)のやりとりを示している。
【0076】
図11に示すように、マスタが発行するリクエストコマンド(MCmd)に対して、スレーブが受け取れる状態であれば、コマンド受領信号(SCmdAccept)をアサートする。つまり、マスタからのリクエストを示す信号とターゲットのリクエスト受付信号とが、共に有効な場合に転送が成立する。図11では、t1のタイミングで転送が成立する。
【0077】
一方、図12に示すように、通常、レジスタアクセスにおいては、リクエストを待たせる要因が無いため、冗長なサイクルを無くす目的でコマンド受領信号(SCmdAccept)をアサートした状態、つまりターゲットのリクエスト受付信号を常に有効にした状態に固定して実装する場合が多い。この場合、t1のタイミングで転送が成立する。
【0078】
ところが、レジスタインタフェースを持つ機能モジュールの電源が落とされた場合(あるいは、クロックゲーティングされた場合)、機能モジュールはレジスタアクセスに応答できないにも関わらず、コマンド受領信号(SCmdAccept)はアサートされたままの状態となってしまう(リテンションフリップフロップ、あるいは、クロックゲーティングにおいては通常のフリップフロップで出力が固定される)。即ち、ターゲットとなる機能モジュールの電源が落ちている時に、リクエスト受付信号が有効になっていると、実際にはリクエストが受け付けられていないにも関わらず、マスタはリクエストが受け付けられたと認識してしまう。この結果、レジスタライト時には所望の設定をしたつもりなのにできていないといった制御上の不整合を引き起こし、レジスタリード時には、リードデータを待ってタイムアウトエラーが発生してしまうという不具合が起こる。
【0079】
そこで、本実施形態では、機能モジュール907〜910のコマンド受領信号(SCmdAccept)をアサートした状態に固定されている場合、LTSSMのステートを示すステータス信号915に応じて電源制御部906から出力される信号をアンドゲート911〜914に供給することにより、機能モジュール907〜910から出力されるコマンド受領信号(SCmdAccept)をマスクすることで、電力が供給されていない(あるいは、クロックが供給されていない)電源ドメインへのレジスタライト時の不整合や、レジスタリードアクセス時のリードデータ待ちによるハングアップを起こすことなく、機能モジュールの電源を落とすことができるようにした。即ち、リクエスト受付信号を電源制御信号でマスクすることで、省エネ状態の機能モジュールへのレジスタアクセス時に、制御上の不整合やエラーが発生することを防止することができる。
【符号の説明】
【0080】
100・・・CPU、101・・・操作パネル、102・・・スキャナ、103,104,106,200,300,401,402,601・・・ASIC、107・・・PCIeリンク、109〜112,203,204,303,304,404〜406,602,710・・・PCIeインタフェース回路、109a〜112a,203a,204a,303a,304a,404a〜406a,602a・・・コンフィギュレーションレジスタ、201・・・DMAC、202,302・・・割込みコントローラ、301,407・・・タイマ、408・・・レジスタアクセス回路、602b,710a,811a,905a・・・LTSSMレジスタ、603a,603b,609,610・・・アンド回路、702,801,901・・・半導体集積回路、711,812,906・・・電源制御部、712,813,915・・・LTSSMのステータス信号、807・・・CPUコア。
【先行技術文献】
【特許文献】
【0081】
【特許文献1】特開2005−210653号公報
【技術分野】
【0001】
本発明は、デバイス間のインタフェースとして、デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態(ローパワーステート)に遷移する機能を有するインタフェースを用いた半導体集積回路及びその省電力制御方法、並びに半導体装置に関し、さらに詳細には、画像データの転送に影響を与えずに、装置の省電力を実現可能にした半導体集積回路及びその省電力制御方法、並びに半導体装置に関する。
【背景技術】
【0002】
デジタル複写機、デジタル複合機(MFP:マルチ・ファンクション・プリンタ)等の画像形成装置では、CPU、画像処理モジュール、メモリなどの各デバイス間の接続手段としてPCI(Peripheral Component Interconnect:登録商標)に代表されるパラレル方式のインタフェースが使用されている。しかし、パラレル方式のインタフェースでは、レーシングやスキューなどの問題があり、高速・高画質の画像形成装置に使用するには、転送レートが不十分になってきているため、最近では、高速シリアルインタフェースであるPCI Express(登録商標:以下、PCIeと言う)を画像形成装置に使用することが提案されている(特許文献1参照)。
【0003】
PCIeは、リンクと呼ばれる通信路を介してデバイス間を相互接続するための規格であり、PCISIG(Peripheral Component Interconnect Special Interest Group)によって規定されている。
【0004】
PCIeの規格においては、電力管理(パワーマネマネージメント)に関する規格として、ソフトウェアによる省電力状態への遷移の他に、ハードウェアによるASPM(Active State Power Management)が規定されている。ASPMでは、PCIeインタフェース回路内のコンフィギュレーションレジスタのASPMの制御ビットがイネーブルの場合に、一定のアイドル期間の経過により、通常状態(アクティブステート)から省電力状態であるL0s、L1に遷移する。通信の必要が生じた場合、リンクの状態はハードウェアにより省電力状態から通常状態に戻される。これにより、ソフトウェアの介在なしに、リンクのアイドル期間中の無駄な電力消費を低減することで、こまめな省電力制御が可能となるため、消費電力低減に大きな効果がある。
【0005】
しかし、省電力状態であるL0s、L1から通常状態への復帰には数μsec程度の復帰時間が必要となるため、画像読取部からメモリへのデータ書き込みのような、等時性(Isochronous)の必要なデータ転送において、画像データの転送開始時や転送中に省電力状態に遷移することは異常画像の発生につながる虞がある。そのため、画像読取部からメモリへのデータ伝送路となるPCIeのリンクではASPMを利用することができず、省電力機能を活用することができないという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、このような問題を解決するためになされたものであり、その目的は、デバイス間のインタフェースとして、前記デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態に遷移する機能を有するインタフェースを備えた画像処理装置において、画像読取部からの画像データ伝送路である上記のインタフェースで、画像データの転送に影響を与えずに、省電力状態に遷移する機能を利用できるようにすることである。
【課題を解決するための手段】
【0007】
本願の第1の発明は、画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路であって、前記PCI Expressインタフェースのリンクの状態に応じてクロックのゲーティングを行う手段を有することを特徴とする。
本願の第2の発明は、画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路と、該半導体集積回路に接続される外部デバイスとを有する半導体装置であって、前記PCI Expressインタフェースのリンクの状態に応じて前記外部デバイスに対するクロックのゲーティングを行う手段を有することを特徴とする。
本願の第3の発明は、画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路であって、前記PCI Expressインタフェースのリンクの状態に応じて電力供給を制御する電源制御手段を有することを特徴とする。
本願の第4の発明は、画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路の省電力制御方法であって、前記回路内に複数の電源ドメインを設定する電源ドメイン設定工程と、前記PCI Expressインタフェースのリンクの状態に応じて、各ドメインに対する電力供給を個別に制御する電力制御工程とを有することを特徴とする。
【発明の効果】
【0008】
本発明によれば、デバイス間のインタフェースとして、前記デバイス間のリンクのアイドル状態が所定時間継続したときに省電力状態に遷移する機能を有するインタフェースを備えた画像処理装置において、画像読取部からの画像データ伝送路である上記のインタフェースで、画像データの転送に影響を与えずに、上記の省電力状態に遷移する機能を利用することができる。
【図面の簡単な説明】
【0009】
【図1】本発明の第1の実施形態の画像処理装置を示すブロック図である。
【図2】本発明の第2の実施形態の画像処理装置を示すブロック図である。
【図3】本発明の第3の実施形態の画像処理装置を示すブロック図である。
【図4】本発明の第4の実施形態の画像処理装置を示すブロック図である。
【図5】L0sのエントリーの設定は一方向のみ可能であることを説明するための図である。
【図6】本発明の第5の実施形態のASICを示すブロック図である。
【図7】本発明の第6の実施形態の半導体装置を示すブロック図である。
【図8】本発明の第7の実施形態の半導体装置を示すブロック図である。
【図9】本発明の第8の実施形態の半導体装置を示すブロック図である。
【図10】本発明の第9の実施形態の半導体装置を示すブロック図である。
【図11】本発明の第9の実施形態の半導体装置の動作を説明するためのタイミング図である。
【図12】本発明の第9の実施形態の半導体装置の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【0010】
以下、本発明の実施形態について図面を参照しながら説明する。
[第1の実施形態]
図1は本発明の第1の実施形態の画像処理装置を示すブロック図である。この画像処理装置はデジタル複合機の一部として構成されており、CPU100、操作パネル101、スキャナ102、ASIC(Application Specific Integrated Circuit:特定用途向け集積回路)103,104及び106、並びにメモリ105からなる。
【0011】
CPU100とASIC103との間、及びASIC103とASIC104との間は、いずれもPCIeリンク107により接続されている。ASIC106は操作パネル101に対するインタフェースモジュールである。
【0012】
CPU100は、この画像処理装置全体の制御などを行う機能を有する。また、CPU100はPCIeインタフェース(I/F)回路109を内蔵しており、PCIeインタフェース回路109はコンフィギュレーションレジスタ109aを内蔵している。なお、図示を省略したが、CPU100には、その動作時に使用するプログラムを記憶したROM、及びワークエリアとなるRAMが接続されている。
【0013】
操作パネル101は各種操作キー及びLCDパネルを備えており、ユーザが画像形成装置を使用するときに、各種指示を入力するために用いられる。スキャナ102は、ユーザによりセットされた原稿の画像データを読み取り、画像データを生成する。
【0014】
ASIC104はPCIeインタフェース回路112を内蔵しており、PCIeインタフェース回路112はコンフィギュレーションレジスタ112aを内蔵している。ASIC104は、スキャナ102から入力された画像データに所定の画像処理を施し、PCIeリンク107を介してASIC103へ転送する。
【0015】
ASIC103はPCIeインタフェース回路111を内蔵している。PCIeインタフェース回路111は、コンフィギュレーションレジスタ111aを内蔵している。ASIC103は、ASIC104から転送されてきた画像データに所定の画像処理を施し、PCIeリンク107を介してメモリ105へ転送する。
【0016】
以上の構成を有する画像処理装置において、ユーザがスキャナ102に原稿をセットし、操作パネル101のスタートボタンを押下すると、それがASIC106で検出され、CPU100に伝達される。画像読取開始の指示を認識したCPU100は、PCIeインタフェース回路109〜112内のコンフィギュレーションレジスタ109a〜112aの内のリンクコントロールレジスタのASPMの制御ビットのL0s/L1のエントリーを“ディセーブル”に設定する。この設定は各デバイスのリンク能力レジスタ(Link Capabilities Register)のASPMのサポートビット、即ちデバイスがASPMのL0s、L1をサポートしているか否かを示すレジスタのビットに従う。これにより、PCIeリンク107上で7μsec以上のアイドルサイクルが発生した場合にも、L0s/L1には遷移しないため、スキャナ102からの画像データを正常にメモリ105に格納することができる。
【0017】
ここで、CPU100内のPCIeインタフェース回路109、及びASIC103内の下流(ダウンストリーム)側のPCIeインタフェース回路111がPCIeの階層におけるルートコンプレックスであり、ASIC103内の上流(アップストリーム)側のPCIeインタフェース回路110、及びASIC104内の上流(アップストリーム)側のPCIeインタフェース回路112がエンドポイントである。
【0018】
PCIeインタフェース回路109内のリンクコントロールレジスタのASPMの制御ビットは、CPU100がレジスタに直接的にアクセスすることで設定する。また、PCIeインタフェース回路110内のリンクコントロールレジスタのASPMの制御ビットは、CPU100が、PCIeインタフェース回路109内に設けられたコンフィグレーションアドレスレジスタ、コンフィギュレーションデータレジスタをウィンドウとして、コンフィギュレーションレジスタ110a内のリンクコントロールレジスタにアクセスすることにより設定する。つまり、ルートコンプレックス内のコンフィギュレーションアドレスレジスタ、コンフィギュレーションデータレジスタ経由でエンドポイント内のコンフィギュレーションレジスタにアクセスする。なお、これらのアクセス手順は既知であるため、詳細な説明は省略する。
【0019】
同様に、PCIeインタフェース回路111内、及びPCIeインタフェース回路112内のリンクコントロールレジスタのASPMの制御ビットは、CPU100が、ルートコンプレックスであるPCIeインタフェース回路111内のコンフィギュレーションレジスタアドレスレジスタ、コンフィギュレーションデータレジスタをウィンドウとしてアクセスし、設定する。
【0020】
このように、本発明の第1の実施形態の画像処理装置によれば、画像読取開始の指示に基づいてASPM機能をディセーブルにするので、異常画像を発生させることなく、ASPMによる消費電力の削減が可能になる。
【0021】
[第2の実施形態]
図2は本発明の第2の実施形態の画像処理装置を示すブロック図である。この図において、図1と同一の部分には図1と同じ参照符号を付した。
【0022】
この画像処理装置は、CPU100、スキャナ102、ASIC103及び200、並びにメモリ105からなる。ASIC200は、それぞれルートコンプレックス、エンドポイントであるPCIeインタフェース回路203、204に加えて、DMA(Direct Memory Access)コントローラ(以下、DMACと言う)201及び割込みコントローラ202を備えている。
【0023】
DMAC201は、スキャナ102からASIC104に転送され、ASIC104からPCIeリンク107を介してASIC200に転送されてきた画像データをPCIeリンク107及びCPU100を介してメモリ105に転送する。割込みコントローラ202は、DMAC201が予めCPU100により設定された所定量の画像データの転送を完了したときに、PCIeリンク107を介してCPU100に割込み信号を送出する。
【0024】
即ちDMAC201を使用した転送の場合、CPU100のソフトウェアは予めASIC104からのデータ転送量を把握しており、DMAC201に対してそれに合わせた設定を行う。従って、DMAC201の転送の完了は、スキャナ102から送出された画像データが全てメモリ105に転送されたことを示す。
【0025】
DMAC201からの転送完了割込み要因がアサートされると、割込みコントローラ202はPCIeインタフェース回路204に割込みの発行を要求する。PCIeインタフェース回路204回路はCPU100に対してMSI(Message signaled Interrupt)割込みを発行し、DMAC201からの画像データの転送完了をソフトウェアに通知する。ソフトウェアはこれを見て、第1の実施形態と同様に、PCIeインタフェース回路109〜112内のコンフィギュレーションレジスタ109a〜112aにコンフィギュレーションライトアクセスを行い、それぞれのリンクコントロールレジスタのASPMの制御ビットのL0s/L1のエントリーを“イネーブル”に設定する。
【0026】
このように、本発明の第2の実施形態によれば、スキャナ102で生成された画像データのASIC200におけるDMA転送完了に基づいて、再度、ASPMをイネーブルにすることにより、画像データ転送時を除く全ての期間でASPMによる消費電力の削減を行うことが可能になる。
【0027】
[第3の実施形態]
図3は本発明の第3の実施形態の画像処理装置を示すブロック図である。この図において、図1と同一の部分には図1と同じ参照符号を付した。
【0028】
この画像処理装置は、CPU100、スキャナ102、ASIC103及び300、並びにメモリ105からなる。ASIC300は、それぞれルートコンプレックス、エンドポイントであるPCIeインタフェース回路303、304に加えて、タイマ301及び割込みコントローラ302を備えている。
【0029】
タイマ301は、所定の基準クロックをカウントしており、PCIeインタフェース回路303に画像データが入力されているときは、その回路で生成される画像データのライン周期やフレーム周期を有する画像データ検知信号によりリセットされる。また、予め定められた一定時間カウント(タイムアップ)すると、割込みコントローラ302にタイムアップ信号を送出する。割込みコントローラ302は、タイマ301からのタイムアップ信号を受けたときに、図2(第2の実施形態)の割込みコントローラ202と同様に、PCIeリンク107を介してCPU100に割込み信号を送出する。
【0030】
CPU100は、この割込み信号を受信すると、第2の実施形態と同様に、PCIeインタフェース回路109〜112内のコンフィギュレーションレジスタ109a〜112aにコンフィギュレーションライトアクセスを行い、それぞれのリンクコントロールレジスタのASPMの制御ビットのL0s/L1のエントリーを“イネーブル”に設定する。これにより、スキャナ102からの画像データの転送完了後にASPMを“イネーブル”に設定することが出来る。
【0031】
本発明の第3の実施形態では、ASIC300にDMACを実装せずに、ASIC300からメモリ105のアドレスを直接指定して転送するように構成しており、ASIC300は、スキャナ102からの画像データの転送終了のタイミングを知ることができない。そこで、ASIC300内にタイマ301を設け、ASIC104からの画像データの入力を監視し、一定期間入力が無い場合に転送が完了したと判断し、CPU100に割込み信号を送出する。そして、その割込みに基づいて、ASPMを“イネーブル”に設定するので、ASIC300が画像データ転送の終了を知る術が無い場合でも、再度、ASPMを“イネーブル”にすべきタイミングを知り、そのタイミングで実行することができる。
【0032】
[第4の実施形態]
図4は本発明の第4の実施形態の画像処理装置を示すブロック図である。この図において、図1と同一の部分には図1と同じ参照符号を付した。
【0033】
この画像処理装置は、CPU100、スキャナ102、ASIC401及び402、並びにメモリ105からなる。ASIC401はスキャナ入力インタフェース回路403、及びエンドポイントであるPCIeインタフェース回路404を備えている。また、ASIC402は、それぞれルートコンプレックス、エンドポイントであるPCIeインタフェース回路405、406に加えて、タイマ407及びレジスタアクセス回路408を備えている。
【0034】
スキャナ入力インタフェース回路403は、スキャナ102から送出された画像データが入力されると、そのライン周期やフレーム周期で、画像データ検知信号をタイマ407及びレジスタアクセス回路408へ送出する。タイマ407は、基準クロックをカウントしており、画像データ検知信号によりリセットされる。また、予め定められた一定時間カウント(タイムアップ)すると、レジスタアクセス回路408にタイムアップ信号を送出する。
【0035】
レジスタアクセス回路408は、ASIC402内のPCIeインタフェース回路405及び406内のコンフィギュレーションレジスタ405a及び406aにアクセスすることができる。また、また、ルートコンプレックスであるPCIeインタフェース回路405内のコンフィギュレーションアドレスレジスタ、コンフィギュレーションデータレジスタ経由で、エンドポイントであるPCIeインタフェース回路404内のコンフィギュレーションレジスタ404aにアクセスすることができる。しかし、ASIC402はCPU100に対するエンドポイントデバイスであるため、ASIC402内のレジスタアクセス回路408からルートコンプレックスであるPCIeインタフェース回路109内のコンフィギュレーションレジスタ109aにアクセスすることはできない。
【0036】
以上の構成を有する本実施形態の画像処理装置において、スキャナインタフェース回路403は、スキャナ102で生成された画像データが入力されると、画像データ検知信号をタイマ407及びレジスタアクセス回路408に送出する。
【0037】
レジスタアクセス回路408は、画像データ検知信号を受け取ると、PCIeインタフェース回路406内のコンフィギュレーションレジスタ406aにコンフィギュレーションライトアクセスして、Tx(ASIC402からCPU100へのリンク)のL0sのエントリーを“ディセーブル”に設定する。また、ルートコンプレックスであるPCIeインタフェース回路405内のコンフィギュレーションレジスタ405aをウィンドウとして、エンドポイントであるPCIeインタフェース回路404内のコンフィギュレーションレジスタ404aにコンフィギュレーションライトアクセスして、Tx(ASIC401から402へのリンク)のL0sのエントリーを“ディセーブル”に設定する。
【0038】
ここで、L0sはASPMで定義された省電力状態の一つであり、図5に示すように、
片方向ずつ(送信側のみ)“イネーブル/ディセーブル”の設定ができる。Rx(図4の
場合、ASIC402から401へのリンク、及びCPU100からASIC402へのリンク)は、画像データの転送方向とは逆であるため、L0sのエントリーは“イネーブル”のままでよい。なお、この動作は、デバイスがL0sのみサポートし、L1をサポートしていない場合、或いはL1がディセーブルに設定されている場合が前提である。なぜなら、L0S、L1の双方がイネーブルとなっている場合、7μsec経過後、より深い省電力状態であるL1に遷移してしまうからである。L1をディセーブルにしなければならない状況としては、復帰に非常に時間がかかってしまい(デバイス依存)、レジスタアクセス回路でイネーブル/ディセーブルを制御したとしても、画像データの転送に支障が出てしまう場合などが考えられる。
【0039】
これにより、スキャナ102からメモリ105に向かうデータパスは省電力状態(L0s)には入らず、常にアクティブ状態(L0)なので、画像データは滞りなく転送される。このとき、CPU100からASIC401に向かうデータパスはASPMが“イネーブル”のままなので、特に転送すべきパケットがなければ規定のアイドルサイクルの後にL0sに遷移する。
【0040】
スキャナ入力インタフェース403にスキャナ102から画像データが一定期間入力されなり、その結果、タイマ407に画像データ検知信号が一定期間入力されなくなると、タイマ407はレジスタアクセス回路408にタイムアップ信号を送出する。レジスタアクセス回路408は、タイムアップ信号を受け取ると、PCIeインタフェース回路406内のコンフィギュレーションレジスタ406aにアクセスし、TxのL0sのエントリーを“イネーブル”に設定する。また、ルートコンプレックスであるPCIeインタフェース回路405内のコンフィギュレーションアドレスレジスタ、コンフィギュレーションデータレジスタ経由で、エンドポイントであるPCIeインタフェース回路404内のコンフィグレーションレジスタ404aにアクセスを行い、TxのL0sのエントリーを“イネーブル”に設定する。
【0041】
これにより、全てのPCIeリンク107の双方向のパスのL0sのエントリーが“イネーブル”となるため、アイドル時には省電力状態に入るようになる。ここで、タイマ407のタイムアップ時間はCPU100のソフトウェアから設定可能であり、スキャナ102にセットされる原稿のページ間隔などの要因を基に、システムに合わせた最適な値(最小値)を設定することで、省電力状態の期間を最長にすることができる。なお、L0sのエントリーの“ディセーブル”は、あくまでも、等時性が必要な転送の邪魔をしないために一時的に“ディセーブル”にするものであり、等時性を必要としない通常のデータ転送においては、“イネーブル”で使用し、必要に応じて通常状態(L0)への遷移、L0sへの復帰を行う。
【0042】
このように、本発明の第4の実施形態によれば、ASIC402にレジスタアクセス回路408を設け、CPU100が介在することなく、ASPMの“ディセーブル”を設定するので、極めて短時間で設定することができる。このため、画像データがASIC401に入力される直前まで、省電力状態を維持することができる。また、画像データの転送終了次第、直ちに省電力状態に遷移することができる。つまり、CPU100が介在した場合には実現不可能な、極めて短期間の省電力制御を実現することができる。さらに、ASPMを再度“イネーブル”にするまでの期間をシステムに応じた最適な期間に設定することで、ASPMによる省電力効果を最大限に引き出すことができる。
【0043】
[第5の実施形態]
図6は本発明の第5の実施形態のASICを示すブロック図である。このASICは、例えば図1の画像処理装置におけるASIC103、104などに用いることができる。
【0044】
ASIC601は、PCIeインタフェース回路602、クロックジェネレータ603、及び機能モジュール604a〜604cを有する。機能モジュール604b、604cには、それぞれ外部デバイス605,606が接続されている。
【0045】
PCIeインタフェース回路602は、コンフィギュレーションレジスタ602a、及びLTSSMレジスタ602bを有する。LTSSMレジスタ602bは、LTSSMの状態(ステート)を示すレジスタである。LTSSMはPCIeのリンクの状態を示すものとしてPCIeの規格で定義されている。LTSSMの状態は、LTSSMと呼ばれるステートマシンのステート(L0、L0s、L1、L2等)で表現される。
【0046】
クロックジェネレータ603は、ASIC601の外部のSSCG(スペクトラム拡散クロック発生器)607から供給されるクロックと、LTSSMレジスタ602bの出力信号(ステータス信号)とが入力される2個のアンド回路603a,603bを持っており、その出力がクロックとして、それぞれ機能モジュール604b、604cに供給される。従って、機能モジュール604b,604cは、PCIeのLTSSMの状態に応じてクロックの供給/停止を受ける。一方、機能モジュール604aには、SSCG607から供給されるクロックがそのまま供給される。
【0047】
ASIC601の外部にもクロックジェネレータ603の内部と同様、SSCG607から供給されるクロックと、LTSSMレジスタ602bの出力とが入力される2個のアンド回路609,610が設けられており、その出力がクロックとして、外部デバイス605,606に供給される。従って、外部デバイス605,606も、それぞれに接続されている機能モジュール604b,604cと同様、PCIeのLTSSMの状態に応じてクロックの供給/停止を受ける。
【0048】
LTSSMで定義された状態のうち、L0s、L1、L2は低消費電力(省電力)状態であり、これらの状態にいることを示す信号をLTSSMレジスタ602bからアンド回路603a,603bに出力し、SSCG607からのクロックをマスクすることにより、PCIeのリンクの状態に応じて、ASIC601内の所定の機能モジュールへのクロック供給を止めることができる。これにより、ASICA601の消費電力を削減できる。前述のように、PCIeではASPMと呼ばれる、CPUが介在しない、ハードウェアによる自動的な省電力状態への遷移が規定されているので、ソフトウェアによる煩雑な制御を行わなくても、動的なクロックゲーティングが可能となり、ASIC610内のこまめな省電力制御が実現できる。
【0049】
また、LTSSMレジスタ602bの出力信号(ステータス信号)をASIC601の外部に出力し、基板上でクロックのマスクを行うことにより、基板上の外部デバイス605,606に対するクロックの供給を停止することで、ASIC601のみならず、基板レベルでの消費電力の削減が可能になる。
【0050】
[第6の実施形態]
図7は本発明の第6の実施形態の半導体装置を示すブロック図である。この半導体装置は、例えば図1の画像処理装置におけるASIC103、CPU100などに用いることができる。
【0051】
この半導体装置は、PCIeリンク704により接続された半導体集積回路701及び半導体集積回路702を有する。半導体集積回路701にはメモリ703が接続されている。
【0052】
半導体集積回路701は、CPUコア701aと、ルートコンプレックスであるPCIeインタフェース回路701bとを有する。半導体集積回路702はASICであり、アービタ705と、それぞれがアービタ705に接続された機能モジュール706〜709、及びエンドポイントであるPCIeインタフェース回路710とを有する。半導体集積回路701内のPCIeインタフェース回路701bと、半導体集積回路702内のPCIeインタフェース回路710とが、PCIeリンク704により接続されている。
【0053】
また、半導体集積回路702は、PCIeインタフェース回路710に内蔵されたLT
SSMレジスタ710aからのステータス信号712に基づいて、半導体集積回路702
内の電源ドメインA,B,Cに対する電力供給(電源オン/オフ)を個別に制御可能な電源制御部711を備えている。つまり、電源制御部711は、電源ドメインAに含まれる機能モジュール706及び707、電源ドメインBに含まれる機能モジュール707及び708、電源ドメインCに含まれるPCIeインタフェース回路710及び電源制御部711に対し、電源ドメイン内では共通に、電源ドメイン毎には個別にオン/オフの制御ができる。
【0054】
第5の実施形態(図6)のようなクロックゲーティングにより消費電力の削減では、リーク電流による電力消費までは抑えられない。本実施形態では、LTSSMのステートを示すステータス信号712を電源制御部711に入力し、電源制御に利用することで、チップ内のリーク電流の削減を実現できる。特に、ASPMが有効になっている場合には、PCIeリンクのアイドルを検出し、ハードウェアにより自動的に遷移するため、ソフトが意識することなく、こまめな消費電力の削減を行うことができる。
【0055】
前述したように、PCIeでは、LTSSMのステートにより、復帰にかかる時間が異なる。つまり、浅い省エネ状態からの復帰に比べて、深い省エネ状態からの復帰には長い時間を要する。本実施形態では、復帰に時間がかかると問題のあるモジュール、時間がかかっても問題の無いモジュール、電源を落としてはいけないモジュールで電源ドメインを分け、LTSSMのステート毎に各電源ドメインへの供給を制御する(例えばLTSSM=L0sのときは、“電源ドメインA”の電源を落とし、LTSSM=L1の場合は、“電源ドメインA”と“電源ドメインB”の電源を落とす等)ことで、機能へ影響を与えることなく、最適な電源制御を行うことができる。
【0056】
[第7の実施形態]
図8は本発明の第7の実施形態の半導体装置を示すブロック図である。この半導体装置は、PCIeリンク804により接続された半導体集積回路801及び半導体集積回路802を有する。半導体集積回路801にはメモリ803が接続されており、半導体集積回路802はネットワーク805に接続されている。
【0057】
半導体集積回路801は、SoC(System on Chip)からなり、アービタ806と、それぞれがアービタ806に接続されたCPUコア807、メモリコントローラ808、及び機能モジュール809〜810と、ルートコンプレックスであるPCIeインタフェース回路811と、PCIeインタフェース回路811に内蔵されたLTSSMレジスタ811aからのステータス信号813に基づいて、半導体集積回路801内の電源ドメインA,Bに対する電力供給(電源オン/オフ)を個別に制御可能な電源制御部812を備えている。
【0058】
つまり、電源制御部812は、電源ドメインAに含まれるアービタ806、CPUコア807、メモリコントローラ808、及び機能モジュール809〜810、電源ドメインBに含まれるPCIeインタフェース回路811及び電源制御部812に対し、各電源ドメイン内では共通に、電源ドメイン毎には個別にオン/オフの制御ができる。
【0059】
半導体集積回路802は、アービタ802aと、それぞれがアービタ802aに接続されたエンドポイントであるPCIeインタフェース回路802b、USBインタフェース回路802c、及びイーサネット(登録商標)インタフェース回路802dを備えている。PCIeインタフェース回路802bは、PCIeリンク804により、半導体集積回路801内のPCIeインタフェース回路811に接続されており、イーサネット(登録商標)インタフェース回路802dはLAN805に接続されている。
【0060】
この半導体装置が画像形成装置に搭載されている場合、画像形成装置が低消費電力状態に遷移する時、半導体集積回路801内のCPUコア807はPCIeインタフェース回路811にアクセスし、PCIeリンク804をL1状態に遷移させる。並行して、CPUコア807はシステムの設定情報をメモリ803に待避し、電源オフへの遷移の準備を行う(STR:Suspend to RAM)。
【0061】
CPUコア807の電源オフの準備が整ったら、電源ドメインAの電源を落とす。このとき、メモリ803、及び半導体集積回路801内の電源ドメインBには電源が供給されたままである。
【0062】
半導体集積回路802は、復帰要因を監視し、イーサネット(登録商標)インタフェース回路804d、USBインタフェース回路802cなどに接続されたホストから画像形成装置に要求があった場合、これを検出し、PCIeインタフェース回路802bがPCIeリンク804経由でPME(Power Management Event)メッセージを半導体集積回路801に発行する。
【0063】
半導体集積回路801と、その対向デバイスである半導体集積回路802との間のPCIeリンク804はアクティブな状態であるL0へと遷移する。電源制御部812では、このL0への遷移をトリガとして、電源ドメインAへの電力の供給を再開する。CPUコア807はメモリ803に待避してあったシステム設定情報を取り出して、電源オフ前の状態に復帰する。
【0064】
本発明の第7の実施形態では、省エネからの復帰をハードウェアで行っているため、CPUコア807の電源を落とすことができるので、大幅な電力の削減が可能になる。また、ソフトウェアは電源制御に関与していないため、電源オフ前の状態への復帰に注力できるので、システムとして、早く立ち上がることができる。即ち、電源オフ状態からの復帰に、ソフトウェアを介在させず、LTSSMのステート情報を利用しているため、CPUコアを内蔵する構成において、CPUコア自体も電源を落とすことが可能になる。更には、電源復帰にソフトウェアが介在しないため、復帰にかかる時間が短く、機器の動作に影響を与えずに、こまめな消費電力の削減が可能となる。
【0065】
[第8の実施形態]
図9は本発明の第8の実施形態の半導体装置を示すブロック図である。この図において、図8(第7の実施形態)と同一又は対応する部分には、図8と同じ参照符号を付した。
【0066】
本実施形態の半導体装置では、半導体装置801内の機能モジュール814を電源ドメインC、電源制御部812を電源ドメインD、ビーコン(Beacon)検出部815を電源ドメインEとした。また、半導体装置802内のUSBインタフェース回路802cにパーソナルコンピュータ(以下、PC)816を接続した。
【0067】
即ちPC815からのリクエスト(プリント出力など)に関する機能モジュール814を電源ドメインCとして独立させ、PCIeインタフェース部分では、ビーコン検出部815を電源ドメインEとして独立させている。
【0068】
本実施形態の半導体装置において、PC816からのリクエストが一定期間無い場合、あるいは、PC816側のリクエストが終了し、PC816内のドライバがPCIeリンク804を省エネ状態に遷移させても構わないと判断した場合、PCIeインタフェース回路802b内のLTSSMをL2に遷移させる。
【0069】
常に電力が供給される電源ドメインDに配置された電源制御部812は、PCIeリンク804のL2への遷移を検知すると、電源ドメインB、電源ドメインCへの電力の供給を止める。この時、他の機能で使用予定の電源ドメインA、及び、半導体集積回路802からのビーコンを検出するビーコン検出部815のある電源ドメインEには電力が供給されている。
【0070】
PC816からリクエストが発生すると、半導体集積回路802は半導体集積回路801にビーコンを送出する。ビーコン検出部815は電源制御部812にビーコンを検出したことを伝え、電源制御部812は電源ドメインC、電源ドメインBへの電力供給を再開する。電源を供給されたPCIeインタフェース回路811は、リンクトレーニングを行い、PCIeリンク804をアクティブな状態であるL0に遷移させる。
【0071】
このような構成にすることにより、例えばプリント出力時のみ、必要な関連回路に電力を供給し、それ以外では電力を供給しないので画像形成装置の消費電力を効果的に削減することができる。
【0072】
[第9の実施形態]
図10は本発明の第9の実施形態の半導体装置を示すブロック図である。この半導体装置は、PCIeリンク903により接続された半導体集積回路901及び半導体集積回路902を有する。
【0073】
半導体集積回路901は、レジスタバス904と、エンドポイントであるPCIeインタフェース回路905と、電源制御部906と、機能モジュール907〜910と、アンド回路911〜914とを有する。また、半導体集積回路902は、CPUコア902aと、ルートコンプレックスであるPCIeインタフェース回路902bとを有する。半導体集積回路901内のPCIeインタフェース回路905と、半導体集積回路902内のPCIeインタフェース回路902bとがPCIeリンク903により接続されている。
【0074】
電源制御部906は、PCIeインタフェース回路905内のLTSSMレジスタ905aから出力されるステータス信号915に応じて、アンド回路911〜914の各々の一方の入力に制御信号を送出する。アンド回路911〜914のそれぞれの他方の入力には、機能モジュール907〜910の出力が供給される。レジスタバス904には、アンド回路911〜914の出力と、PCIeインタフェース回路905とが接続されている。
【0075】
図11及び図12は、本実施形態の半導体装置の動作を説明するためのタイミング図である。ここでは、一般的なリクエストのやり取りのプロトコルの例としてOCP(Open Core Protocol)のやりとりを示している。
【0076】
図11に示すように、マスタが発行するリクエストコマンド(MCmd)に対して、スレーブが受け取れる状態であれば、コマンド受領信号(SCmdAccept)をアサートする。つまり、マスタからのリクエストを示す信号とターゲットのリクエスト受付信号とが、共に有効な場合に転送が成立する。図11では、t1のタイミングで転送が成立する。
【0077】
一方、図12に示すように、通常、レジスタアクセスにおいては、リクエストを待たせる要因が無いため、冗長なサイクルを無くす目的でコマンド受領信号(SCmdAccept)をアサートした状態、つまりターゲットのリクエスト受付信号を常に有効にした状態に固定して実装する場合が多い。この場合、t1のタイミングで転送が成立する。
【0078】
ところが、レジスタインタフェースを持つ機能モジュールの電源が落とされた場合(あるいは、クロックゲーティングされた場合)、機能モジュールはレジスタアクセスに応答できないにも関わらず、コマンド受領信号(SCmdAccept)はアサートされたままの状態となってしまう(リテンションフリップフロップ、あるいは、クロックゲーティングにおいては通常のフリップフロップで出力が固定される)。即ち、ターゲットとなる機能モジュールの電源が落ちている時に、リクエスト受付信号が有効になっていると、実際にはリクエストが受け付けられていないにも関わらず、マスタはリクエストが受け付けられたと認識してしまう。この結果、レジスタライト時には所望の設定をしたつもりなのにできていないといった制御上の不整合を引き起こし、レジスタリード時には、リードデータを待ってタイムアウトエラーが発生してしまうという不具合が起こる。
【0079】
そこで、本実施形態では、機能モジュール907〜910のコマンド受領信号(SCmdAccept)をアサートした状態に固定されている場合、LTSSMのステートを示すステータス信号915に応じて電源制御部906から出力される信号をアンドゲート911〜914に供給することにより、機能モジュール907〜910から出力されるコマンド受領信号(SCmdAccept)をマスクすることで、電力が供給されていない(あるいは、クロックが供給されていない)電源ドメインへのレジスタライト時の不整合や、レジスタリードアクセス時のリードデータ待ちによるハングアップを起こすことなく、機能モジュールの電源を落とすことができるようにした。即ち、リクエスト受付信号を電源制御信号でマスクすることで、省エネ状態の機能モジュールへのレジスタアクセス時に、制御上の不整合やエラーが発生することを防止することができる。
【符号の説明】
【0080】
100・・・CPU、101・・・操作パネル、102・・・スキャナ、103,104,106,200,300,401,402,601・・・ASIC、107・・・PCIeリンク、109〜112,203,204,303,304,404〜406,602,710・・・PCIeインタフェース回路、109a〜112a,203a,204a,303a,304a,404a〜406a,602a・・・コンフィギュレーションレジスタ、201・・・DMAC、202,302・・・割込みコントローラ、301,407・・・タイマ、408・・・レジスタアクセス回路、602b,710a,811a,905a・・・LTSSMレジスタ、603a,603b,609,610・・・アンド回路、702,801,901・・・半導体集積回路、711,812,906・・・電源制御部、712,813,915・・・LTSSMのステータス信号、807・・・CPUコア。
【先行技術文献】
【特許文献】
【0081】
【特許文献1】特開2005−210653号公報
【特許請求の範囲】
【請求項1】
画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路であって、
前記PCI Expressインタフェースのリンクの状態に応じてクロックのゲーティングを行う手段を有することを特徴とする半導体集積回路。
【請求項2】
画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路と、該半導体集積回路に接続される外部デバイスとを有する半導体装置であって、
前記PCI Expressインタフェースのリンクの状態に応じて前記外部デバイスに対するクロックのゲーティングを行う手段を有することを特徴とする半導体装置。
【請求項3】
画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路であって、
前記PCI Expressインタフェースのリンクの状態に応じて電力供給を制御する電源制御手段を有することを特徴とする半導体集積回路。
【請求項4】
請求項3に記載された半導体集積回路において、
複数の電源ドメインを備え、前記電源制御手段は、前記リンクの状態に応じて各電源ドメインに対する電力供給を個別に制御可能であることを特徴とする半導体集積回路。
【請求項5】
請求項4に記載された半導体集積回路において、
CPUコアと、PCI Expressインタフェース回路とを有し、前記電源制御手段は、PCI Expressインタフェース回路の電源ドメインを常時電源供給領域とし、前記CPUコアの電源ドメインを省エネ状態に維持しているとき、前記PCI Expressインタフェース経由で接続されたデバイスからの復帰要因に応じて、前記CPUコアの電源ドメインを通常状態に復帰させることを特徴とする半導体集積回路。
【請求項6】
請求項4に記載された半導体集積回路において、
前記PCI Expressインタフェース経由で接続されたデバイスからのコマンドに対する受付可能信号が常時有効に設定された機能モジュールと、前記リンクの状態に応じて前記電源ドメイン毎の機能モジュールの受付可能信号の出力を制御する手段とを有することを特徴とする半導体集積回路。
【請求項7】
画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路の省電力制御方法であって、
前記回路内に複数の電源ドメインを設定する電源ドメイン設定工程と、前記PCI Expressインタフェースのリンクの状態に応じて、各ドメインに対する電力供給を個別に制御する電力制御工程とを有することを特徴とする半導体集積回路の省電力制御方法。
【請求項8】
請求項7に記載された半導体集積回路の省電力制御方法において、
前記電源ドメイン設定工程は、前記半導体集積回路内のPCI Expressインタフェースの電源ドメインを常時電源供給領域とし、前記電力制御工程は、前記半導体集積回路内のCPUコアの電源ドメインを省エネ状態に維持しているとき、前記PCI Expressインタフェース経由で接続されたデバイスから復帰要因に応じて前記CPUコアの電源ドメインを通常状態に復帰させることを特徴とする半導体集積回路の省電力制御方法。
【請求項1】
画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路であって、
前記PCI Expressインタフェースのリンクの状態に応じてクロックのゲーティングを行う手段を有することを特徴とする半導体集積回路。
【請求項2】
画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路と、該半導体集積回路に接続される外部デバイスとを有する半導体装置であって、
前記PCI Expressインタフェースのリンクの状態に応じて前記外部デバイスに対するクロックのゲーティングを行う手段を有することを特徴とする半導体装置。
【請求項3】
画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路であって、
前記PCI Expressインタフェースのリンクの状態に応じて電力供給を制御する電源制御手段を有することを特徴とする半導体集積回路。
【請求項4】
請求項3に記載された半導体集積回路において、
複数の電源ドメインを備え、前記電源制御手段は、前記リンクの状態に応じて各電源ドメインに対する電力供給を個別に制御可能であることを特徴とする半導体集積回路。
【請求項5】
請求項4に記載された半導体集積回路において、
CPUコアと、PCI Expressインタフェース回路とを有し、前記電源制御手段は、PCI Expressインタフェース回路の電源ドメインを常時電源供給領域とし、前記CPUコアの電源ドメインを省エネ状態に維持しているとき、前記PCI Expressインタフェース経由で接続されたデバイスからの復帰要因に応じて、前記CPUコアの電源ドメインを通常状態に復帰させることを特徴とする半導体集積回路。
【請求項6】
請求項4に記載された半導体集積回路において、
前記PCI Expressインタフェース経由で接続されたデバイスからのコマンドに対する受付可能信号が常時有効に設定された機能モジュールと、前記リンクの状態に応じて前記電源ドメイン毎の機能モジュールの受付可能信号の出力を制御する手段とを有することを特徴とする半導体集積回路。
【請求項7】
画像読取部で読み取られた画像データをPCI Expressインタフェースにより転送する機能を有する半導体集積回路の省電力制御方法であって、
前記回路内に複数の電源ドメインを設定する電源ドメイン設定工程と、前記PCI Expressインタフェースのリンクの状態に応じて、各ドメインに対する電力供給を個別に制御する電力制御工程とを有することを特徴とする半導体集積回路の省電力制御方法。
【請求項8】
請求項7に記載された半導体集積回路の省電力制御方法において、
前記電源ドメイン設定工程は、前記半導体集積回路内のPCI Expressインタフェースの電源ドメインを常時電源供給領域とし、前記電力制御工程は、前記半導体集積回路内のCPUコアの電源ドメインを省エネ状態に維持しているとき、前記PCI Expressインタフェース経由で接続されたデバイスから復帰要因に応じて前記CPUコアの電源ドメインを通常状態に復帰させることを特徴とする半導体集積回路の省電力制御方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2013−80519(P2013−80519A)
【公開日】平成25年5月2日(2013.5.2)
【国際特許分類】
【出願番号】特願2013−7508(P2013−7508)
【出願日】平成25年1月18日(2013.1.18)
【分割の表示】特願2008−327501(P2008−327501)の分割
【原出願日】平成20年12月24日(2008.12.24)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
【公開日】平成25年5月2日(2013.5.2)
【国際特許分類】
【出願日】平成25年1月18日(2013.1.18)
【分割の表示】特願2008−327501(P2008−327501)の分割
【原出願日】平成20年12月24日(2008.12.24)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
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