半導体集積回路装置
【課題】 高精度化と低消費電力化を実現したパイプライン型A/D変換回路を備えた半導体集積回路装置を提供することにある。
【解決手段】 被変換アナログ信号が入力される入力端子にシリーズに結合され、複数のステージを有するパイプライン型A/D変換回路を備え、入力端子からの入力信号を受ける初段のステージを含む少なくとも一つのステージを介して上記入力端子に接続される他のステージとして、それぞれが2以上のサンプルホールド回路と上記2以上のサンプルホールド回路に共通に結合された増幅器で構成し、上記2以上のサンプルホールド回路をインタリーブ動作させる。
【解決手段】 被変換アナログ信号が入力される入力端子にシリーズに結合され、複数のステージを有するパイプライン型A/D変換回路を備え、入力端子からの入力信号を受ける初段のステージを含む少なくとも一つのステージを介して上記入力端子に接続される他のステージとして、それぞれが2以上のサンプルホールド回路と上記2以上のサンプルホールド回路に共通に結合された増幅器で構成し、上記2以上のサンプルホールド回路をインタリーブ動作させる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路装置に関し、例えばパイプライン型A/D変換回路を備えたカメラ用前処理LSI(AFE;Analog Front End) に利用して有効な技術に関するものである。
【背景技術】
【0002】
パイプライン型A/D変換回路の例として、例えば特開平08−337989号公報、特開2000−013232公報がある。
【特許文献1】特開平08−337989号公報
【特許文献2】特開2000−013232公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
前記特許文献1に基づいて、図20に示すようなパイプライン型A/D変換回路を本願発明に先立って検討した。図20のA/D変換器では9段構成のパイプライン型A/D変換器(以下、ADC)であり、1段目STG1と最終段STG9のステージは3ビットの分解能を有し、その他のステージSTG2〜STG8は1.5ビットの分解能とされる。各段はサブADCとサンプル/ホールドアンプ(以下S/Hアンプという)で構成される。上記S/HアンプはD/A変換器(以下DAC)、減算、2倍アンプの機能を担う。入力は1段目ステージSTG1のサブADC1でデジタル信号に変換され、この出力は1段目ステージのデジタル出力になると共に、上位1.5ビットは1段目ステージSTG1のサブDAC1の入力にも使われる。ADC1の入力からこのDAC1の出力を引いた残差信号が2倍に増幅され、2段目ステージSTG2へ渡される。また、1段目ステージSTG1のサブADC1の下位1.5ビット出力は2段目ステージSTG2に渡され、2段目ステージSTG2のサブDACの入力として使われる。
【0004】
2段目ステージSTG2は1段目ステージSTG1で増幅された信号をサブADC2でデジタル信号に変換した結果を出力回路に渡す。これは3段目ステージSTG3のDAC3の入力にもなる。2段目ステージSTG2のサブDAC2は1段目ステージSTG1のサブADC1の出力の下位1.5ビットを入力とし、1段目ステージSTG1のアンプ出力からこのサブDAC2出力を引いた残差信号が2倍に増幅され3段目ステージSTG3に渡される。2段目ステージSTG2と同様に3段目以降も行うことで上位ビットより順次ADCの出力を求めていく。最終段ステージSTG9は次の段へ信号を渡す必要が無い為3ビットのサブADCのみで構成されている。通常のパイプライン型ADCは各々のサブADCの出力を同じ段のサブDACに入力するのに対して、この方式では各段のサブDACの入力を前の段のサブADCで決定している。これによりDAC・減算・アンプ部とサブADCのタイミングを分離することが出来るので、クリティカルパスが短縮され高速化が可能である。
【0005】
前記特許文献2に基づいて、図21に示すようなパイプライン型A/D変換回路を本願発明に先立って検討した。前記図20のADCでは初段STG1と最終段STG9が3ビットで、間の段が1.5ビットであるのに対し、図19のADCでは全段がnビットで各段はサブDACとS/Hアンプをそれぞれ二組持つ構成となっており、S/Hアンプの一方がサンプル動作を行っている時には他方はホールド動作を行うインタリーブ動作を行うことでアンプの速度を緩和し、低電力化を実現している。
【0006】
前記特許文献1にADC技術で高精度化を図る手段の一つは、パイプライン段数を増やすことである。1段増やす毎に1ビットの高精度化を図ることが可能である。しかし、パイプライン段数を増やすことは、消費電力が増加する。もう一つの方法は一段あたりの分解能を上げることであるが、この場合にはアンプの負荷容量が増える為、速度を確保する為にアンプの消費電流を増やす必要がある。低消費電力化の為にはADCの消費電力において大きな部分を占めるアンプ電流を低減する必要があり、これには速度低下を伴う。他方、特許文献2に記載のADC技術は、全てのステージにおいて、S/H回路とDACを二組設け、一方がサンプル動作を行っている時には他方はホールド動作を行うインタリーブ動作を行うことでアンプの速度を緩和し、低電力化を実現している。しかし、インタリーブ動作は信号パスが二通り出来るため素子ばらつき等によりその出力に差が生じ精度を劣化させるという問題が生じる。
【0007】
この発明の目的は、高精度化と低消費電力化を実現したパイプライン型A/D変換回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。被変換アナログ信号が入力される入力端子にシリーズに結合され、複数のステージを有するパイプライン型A/D変換回路を備え、入力端子からの入力信号を受ける初段のステージを含む少なくとも一つのステージを介して上記入力端子に接続される他のステージとして、それぞれが2以上のサンプルホールド回路と上記2以上のサンプルホールド回路に共通に結合された増幅器で構成し、上記2以上のサンプルホールド回路をインタリーブ動作させる。
【発明の効果】
【0009】
精度が要求されない後段ステージに限定したインタリーブ動作によって、高精度の維持と低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【0010】
図1には、この発明に係るパイプライン型A/D変換器の一実施例のブロック図が示されている。この実施例のA/D変換器では10段構成のADCであり、1段目のステージSTG1は4ビット分解能を有し、最終段のステージSTG10は3ビットの分解能を有し、その他のステージSTG2〜STG9は1.5ビットの分解能とされる。各段はサブADCとS/Hアンプで構成される。上記S/Hアンプは、同図に例示的に示されているステージSTG1のようにDAC、減算、4倍アンプの機能を担う。また、同図に例示的に示されているステージSTG2やSTG4のようにDAC、減算、2倍アンプの機能を担う。入力は1段目ステージSTG1のサブADC1でデジタル信号に変換され、この出力は1段目ステージSTG1のデジタル出力になると共に、4ビット出力の内上位2.5ビットを初段のサブDAC1に入力し、下位1.5ビットを2段目のサブDAC2に入力する。且つ2段目のサブADC2に入力して、このデジタル値に対応するリファレンスを選択する。上記サブADC1の入力からこのDAC1の出力を引いた残差信号が4倍に増幅され、2段目ステージSTG2へ渡される。
【0011】
2段目ステージSTG2は1段目ステージSTG1で増幅された信号をサブADC2でデジタル信号に変換した結果を出力回路に渡す。これは3段目ステージSTG3のDAC3の入力にもなる。2段目ステージSTG2のサブDAC2は1段目ステージSTG1のサブADC1の出力の下位1.5ビットを入力とし、1段目ステージSTG1のアンプ出力からこのサブDAC2出力を引いた残差信号が2倍に増幅され3段目ステージSTG3に渡される。2段目ステージSTG2と同様に3段目以降も行うことで上位ビットより順次ADCの出力を求めていく。最終段ステージSTG9は次の段へ信号を渡す必要が無い為3ビットのサブADCのみで構成されている。上記各ステージSTG1〜STG10の出力信号は、エンコーダ/補正回路に入力され、ここで14ビットからなるデジタル信号が出力される。
【0012】
通常のパイプライン型ADCは各々のサブADCの出力を同じ段のサブDACに入力するのに対して、この実施例のパイプライン型A/D変換器では各段のサブDACの入力を前の段のサブADCで決定し、図9の説明で後述するように各段のサブADCの所望の参照電圧の選択を前の段のサブADCで決定している。これによりDAC・減算・アンプ部とサブADCのタイミングを分離することが出来るので、クリティカルパスが短縮され高速化が可能である。この実施例では、上記のように1段目のステージSTG1が4ビット、2〜9段目のステージSTG2〜STG9が1.5ビット、最終段のステージSTG10が3ビットの10段構成パイプライン型ADCであり、4段目のステージSTG4以降をインタリーブ化している。一般に、インタリーブ化では信号パスがADC41,ADC42及びDAC41,DAC42のように複数出来る為、素子ばらつき等により各々のパスの出力に違いが生じ精度を劣化させる。しかしながら、上記のように4段目のステージSTG4以降をインタリーブ化するものであるので、上記素子ばらつき等による精度の劣化が問題にならなくできる。
【0013】
図2には、図1の14ビットADCを例に各段での必要精度の説明図が示されている。同図に示すように、ステージが後段になるほど必要精度が低くなる。つまり、初段のステージSTG1では、14ビット精度が必要であるが、第2ステージSTG1では、上位4ビット分が除かれるので、11ビット精度のように低くなる。以下、各ステージ毎に1.5ビットずつ精度が低くなり、上記のように4段目のステージSTG4では9ビット精度のように低くできる。このように要求精度が緩和される後段の第4段目STG4以降のみをインタリーブ化することで精度劣化を回避して低消費電力化を図るものである。ビット精度が要求される初段ステージSTG1から3段目ステージSTG3までは、上記のように上記素子ばらつき等による精度の劣化の影響を受けるので、インタリーブ化を避けて精度を優先させるものである。このようにして、高精度と低消費電力を両立させることができる。
【0014】
図3には、本発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されたS/Hアンプの一実施例の回路図が示されている。この実施例では、アンプ本体AMPとDACの入力d0〜d2のスイッチ部は共有し、容量を二組設けてスイッチで切替えてインタリーブ化するものである。アンプ本体AMPは、完全差動型アンプであり、入力信号をサンプルしてホールドするコンデンサ4個を一組としてそれを二組C1〜C4,C5〜C8持つ。一端が完全差動型アンプAMPの正入力端(+)にスイッチを介して接続されたC1とC3、及びC5とC7のコンデンサと、一端が完全差動型アンプAMPの負入力端(−)にスイッチを介して接続されたC2とC4、及びC6とC8のコンデンサを有する。
【0015】
図4には、図3のS/Hアンプの動作タイミング図が示されている。クロック信号φsodとφhev、及びφsevとφhodはそれぞれ同相の信号で、φsodとφhod、及びφsevとφhevは逆相の信号である。ここで、φsodとφsevの文字sはサンプリングパルスであることを示し、φhodとφhevの文字hはホールドパルスであることを示す。そして、φsod とφhod の文字odはインタリーブの奇数を示し、φsevとφhevの文字evはインタリーブの偶数を示している。
【0016】
奇数側のサンプル時(クロック信号φsod=1(ハイレベル)、φhod=0(ロウレベル))に、C1、C3のコンデンサの他端は正の入力信号Vi+が供給され、C2、C4のコンデンサの他端は負の入力信号Vi-が供給され、完全差動型アンプAMPの入力端(+,−)には、所期の電圧VRTにバイアスされる。
【0017】
偶数側のサンプル時(クロック信号φsev=1(ハイレベル)、φhev=0(ロウレベル))に、C5、C7のコンデンサの他端は正の入力信号Vi+が供給され、C6、C8のコンデンサの他端は負の入力信号Vi-が供給され、完全差動型アンプAMPの入力端(+,−)は、所期の電圧VRTにバイアスされる。
【0018】
奇数側のホールド時(クロック信号φsod=0(ロウレベル)、φhod=1(ハイレベル))には、C1、C2のコンデンサの他端は、異なる参照電圧VRT若しくはVRBに接続されるか、他端同士が短絡されるかが選択される。他方、C3、C4のコンデンサの他端は、それぞれ、完全差動型アンプの負出力端(−)、正出力端(+)に接続される。
【0019】
偶数側のホールド時(クロック信号φsev=0(ロウレベル)、φhev=1(ハイレベル))には、C5、C6のコンデンサの他端は、異なる参照電圧VRT若しくはVRBに接続されるか、他端同士が短絡されるかが選択される。他方、C7、C8のコンデンサの他端は、それぞれ、完全差動型アンプの負出力端(−)、正出力端(−)に接続される。
【0020】
上記奇数側のホールド時(クロック信号φsod=0、φhod=1)に、C1、C2のコンデンサの他端のそれぞれの接続状態を、a)VRT、VRB b)短絡、 c)VRB、VRTの3つ状態を選択することでDAC機能を果たす。
【0021】
上記偶数側のホールド時(クロック信号φsev=0、φhev=1)に、C5、C6のコンデンサの他端のそれぞれの接続状態を、a)VRT、VRB b)短絡、 c)VRB、VRTの3つ状態を選択することでDAC機能を果たす。
【0022】
上記奇数側のサンプル時にC1、C2のコンデンサに蓄積された電荷をホールド時に選択された接続状態に合わせて、電荷をC3、C4のコンデンサにそれぞれ電荷転送することで減算と増幅を同時に実現される。同様に、偶数側のサンプル時にC5、C6のコンデンサに蓄積された電荷をホールド時に選択された接続状態に合わせて、電荷をC7、C8のコンデンサにそれぞれ電荷転送することで減算と増幅を同時に実現される。
【0023】
この実施例のS/Hアンプでは、一方(奇数側又は偶数側)がサンプル動作を行っている時には他方(偶数側又は奇数側)はホールド動作を行うというようなインタリーブ動作を行うことでアンプの速度を緩和し、低電力化を実現している。つまり、上方の容量C1〜C4がアンプ本体AMPに接続され増幅を行うとき、下方の容量C5〜C8がアンプ本体AMPから切り離されサンプリングを開始する。この動作を交互に繰り返すことで、アンプAMPは常に増幅を行うことになり、その増幅時間はインタリーブ化していないS/Hアンプの二倍となる。これによりアンプの速度を半分にすることが出来るので消費電流を低減させることができる。
【0024】
図5には、この発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されたステージの他の一実施例のブロック図が示されている。この実施例は、前記図1と異なり、サブADCが共通に用いられる。これにより、回路の簡素化を図ることができる。しかしながら、図6のタイミング図に示すように、S/Hアンプがホールド中にサブADCの比較器がサンプリングを開始する。このため、S/Hアンプにおいては、ホールド中にサブADCの比較器がサンプリングを開始することによりS/Hアンプの出力が大きく揺らされ、これを整定させる為にS/Hアンプの電流を増やす必要がある。
【0025】
図7には、この発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されたステージの更に他の一実施例のブロック図が示されている。この実施例は、前記図1の実施例に対応しており、サブADCの比較器もインタリーブ化される。こうすることで、図8のタイミング図に示すように、S/Hアンプのホールド期間と比較器のサンプリング期間が同じとなり、S/Hアンプの電流増加を回避できる。このインタリーブ化は比較器を半分の速度で動作させる為、比較器の電流は半分以下に低減でき、比較器が増えたことによる電流増加は抑えられる。つまり、サブADC41(51)とサブADC42(52)は逆相のクロックで動作し、それぞれ信号のサンプルと比較を交互に行い、その結果を次段に伝達する。サブADC41とサブADC42はクロックの半分の速度で動作する。このため、図5の実施例のようにサブADCが一つの場合と比べて動作速度が半分になる為に低消費電力化できる。そして、S/Hアンプがホールド期間中に、サブADCの比較とサンプル動作の切替が無い為、S/Hアンプの出力に与える影響がない。
【0026】
図9には、この発明に係るパイプライン型A/D変換器に用いられるインタリーブ化された1.5ビットサブADCの一実施例のブロック図が示されている。図10には、その動作タイミング図が示されている。この実施例のサブADCは、抵抗を直列接続したラダー抵抗により、基準電圧VRT、VRB間の電圧を分圧して所望の参照電圧を発生する回路と、発生した参照電圧から所望の参照電圧を選択して取り出すスイッチと、取り出された参照電圧と差動の入力信号(Vi+、Vi-)との大小を比較する4個の電圧比較器と、比較器1と比較器2、及び比較器3と比較器4それぞれの出力をセレクタ1とセレクタ2で選択し、次段へデコードするデコーダから構成される。
【0027】
比較器1と比較器2、及び比較器3と比較器4はそれぞれ逆相のクロックで動作し、比較器1と比較器3、及び比較器2と比較器4はそれぞれ信号の入力サンプルと比較を交互に繰り返し、インタリーブ動作を行う。比較器1〜4はそれぞれクロックの半分の速度で動作する為、低消費電力化できる。
【0028】
図17には、この発明に用いられるS/Hアンプに使用する差動アンプの一実施例の回路図が示されている。この実施例の差動アンプは、入力信号としてVIN1、VIN2、出力としてVO1 、VO2 がある完全差動型増幅器であり、フォールデッドカスコードアンプの初段と、出力段、及びコモンモードフィードバックアンプ、コモンモードセンス回路からなる構成である。端子VCMIは差動アンプの出力中心を決めるバイアス電圧で、VSHBN1、VSHBN2及びVSHBP1、VSHBP2は差動アンプの電流源に印加されるバイアス電圧である。
【0029】
差動アンプの初段は、入力信号VIN1、VIN2がゲートに入力されるNチャネルMOSFETMN71、MN72と、その共通ソースと回路の接地電位VSSとの間に設けられた電流源としてのNチャネルMOSFETMN7と、ドレインと電源電圧VDDとの間に設けられた電流源負荷としてのPチャネルMOSFETMP71、MP72と、PチャネルMOSFETMP6、MP8とPチャネルMOSFETMP60、MP80とNチャネルMOSFETMN60、MN80とNチャネルMOSFETMN6、MN8で構成されるフォールデッドカスコード形式とされる。
【0030】
差動アンプの出力段は初段の出力o3、o4がゲートに入力されるNチャネルMOSFETMN61、MN81と、電流源負荷となるPチャネルMOSFETMP61、MP81とMP62、MP82からなり、出力信号VO1、VO2を出力する。NチャネルMOSFETMN41、MN42、MN4、PチャネルMOSFETMP41、MP42は差動アンプの出力中心を決めるコモンモードフィードバックアンプを構成する。NチャネルMOSFETMN43、MN44と容量C3、C4は差動アンプ出力のコモンモード電圧を検出するコモンモードセンス回路を構成する。
【0031】
上記コモンモードセンス回路はクロック信号VSMPL がハイレベルの時に出力VO1 、VO2 をNチャネルMOSFETMN43、MN44で短絡し、センスしたコモンモード電圧を容量C3、C4に保存する。NチャネルMOSFETMN91、MN92と容量C1、C2は位相補償をする為の回路である。位相補償回路のNチャネルMOSFETMN91、MN92は、NチャネルMOSFETMN9、MN90、MP9、MP90で発生する電圧でバイアスされる。
【0032】
図18には、この発明に用いられるサブADCに使用する電圧比較器の一実施例の回路図が示されている。この実施例の電圧比較器は、差動アンプ、ラッチアンプ、ラッチ回路及び出力回路からなる構成である。入力VIN1、VIN2と出力VOUTP 、VOUTN 、クロックVAZCLK、VSLT、VSLTB 、バイアスVADCOMP の各端子を持つ。入力VIN1、VIN2は容量C1、C2で容量結合されて差動アンプの入力端子in1,in2に入力される。差動アンプはNチャネルMOSFETmn11、mn12、電流源としてのNチャネルMOSFETmn1、負荷としてのPチャネルMOSFETmp11、mp12及びNチャネルMOSFETmn13、mn14で構成され、出力信号o1、o2をラッチアンプに出力する。
【0033】
ラッチアンプは上記出力信号o1とo2を入力とし、NチャネルMOSFETmn21、mn22、mn2、mn23、mn24、PチャネルMOSFETmp21、mp22、mp2から構成され、出力信号o3、o4をラッチ回路に出力する。
【0034】
ラッチ回路は上記出力信号o3、o4を入力とし、NチャネルMOSFETmn31、mn32、mn3、PチャネルMOSFETmp31、mp32、mp3とから構成される。出力回路は、NチャネルMOSFETmn41、mn42、PチャネルMOSFETmp41、mp42から構成されて出力信号、VOUTP 、VOUTN を出力する。
【0035】
差動アンプは、信号VAZCLKがハイレベルの時、in1とo1及びin2、o2とがそれぞれのMOSFETmn13、mn14で短絡され、オートゼロ動作を行う。ラッチアンプは信号VSLTがロウレベル時にPチャネルMOSFETmp2がオン状態となり、信号VSLTB がハイレベルの時にNチャネルMOSFETmn23,mn24がオン状態となって差動アンプの出力信号o1、o2を増幅して出力信号o3、o4を出力する。ラッチ回路は信号VSLTB がロウレベルの時にPチャネルMOSFETmp3がオン状態となり、信号VSLTがハイレベルの時にNチャネルMOSFETmn3がオン状態となり、その時の入力o3、o4をラッチして、CMOSインバータ回路からなる出力回路を通してVOUTP 、VOUTN を出力する。
【0036】
図11には、この発明に係るパイプライン型A/D変換器の他の一実施例のブロック図が示されている。この実施例では、パイプライン段数がn段のmビット分解能のパイプライン型ADCである。各段はo0〜onの任意の分解能を持つ。各段のサブADCはa0〜anの任意のビット数であり、各段のサブdacはd0〜dnの任意のビット数であり、2段以降の任意の段のサブADCのS/Hアンプをインタリーブ動作させる。
【0037】
前記図1の実施例では、中間段ステージのサブADCのデジタル化ビット数を1.5ビットとしたが、これに限らず図11の実施例のように任意のビットとすることが可能であり、また、S/Hアンプの増幅器の増幅率も2倍に限らずデジタル変換のビット数やサブDACの構成に応じてG0〜Gkのように変えることが可能である。
【0038】
サブADC内部の基準電圧発生回路は、前記実施例のように2種の電圧源の間に複数の抵抗を直列に接続し、2個の抵抗の接続点毎にデジタル信号に応じて開閉するスイッチを設ける構成によって実現することができる。同接続点から取り出す基準電圧の種類は、デジタル信号のレベル数(例えば、1.5ビットであれば3、2ビットであれば4)にA/D変換に要する比較器の数(例えば、1.5ビットであれば2、2ビットであれば3)を乗じた数になる。
【0039】
図12には、本発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されないS/Hアンプの一実施例の回路図が示されている。図13には、その動作タイミング図が示されている。つまり、2段目や3段目のS/Hアンプとして用いられる。同図において、Vi+,Vi-は、それぞれ正負の入力アナログ信号であり、Vo+,Vo-は、それぞれ正負の出力アナログ信号であり、C11〜C14は、減算とホールドを行なうためのコンデンサであり、AMPは完全差動演算増幅器であり、d0,d1,d2は、入力の1.5ビットのデジタル信号の3レベルに対応した入力パルス(いずれか一つのみがハイレベル( "1" )になり、その他はロウレベル( "0")になる)、φsはサンプリングパルス、φhはホールドパルスを示す。
【0040】
入力パルスd0,d1,d2が供給されるスイッチと、サンプリングパルスφsが供給されるスイッチと各コンデンサとでD/A変換及び入力アナログ信号Vi+,Vi-のサンプリングの動作が行なわれる。入力パルスd0,d1,d2とサンプリングパルスφsは互いに同相となっている。ホールドパルスφhは、これらに対して逆相になっており、同パルスが ハイレベル( "1" )のときに減算とホールドが行なわれる。また、出力アナログ信号Vo+,Vo-が入力アナログ信号Vi+,Vi-の2倍になるようにコンデンサC11,C13,C12,C14をC11=C13,C12=C14とした。このように本回路は、各コンデンサに対するスイッチングによって動作が行なわれるので、スイッチドキャパシタ型と称するこができる。
【0041】
図14には、本発明に用いられるインタリーブ化されない1.5ビットサブADCの一実施例のブロック図が示されている。この実施例のサブADCは、抵抗を直列接続したラダー抵抗により、基準電圧VRT、VRB間の電圧を分圧して所望の参照電圧を発生する回路と、発生した参照電圧から所望の参照電圧を選択して取り出すスイッチと、取り出された参照電圧と差動の入力信号(Vi+、Vi-)との大小を比較する2個の電圧比較器1と2、及び出力信号を受けて次段へデコードするデコーダから構成される。
【0042】
図15には、この発明に用いられる電圧比較器の一実施例の回路図が示されている。前記図14に示したようなラダー抵抗で形成された電圧vrt0、1、2は、前段サブADC出力d0〜d2に対応したものを取り出したものと、入力電圧(Vi+、Vi-)との大小を比較する。つまり、前段のサブADCの出力d0〜d2に応じて比較するリファレンス電圧vrt0、1、2を選択し、選択された電圧と入力電圧(Vi+、Vi-)を比較した結果を比較器がハイレベル、ロウレベルで出力する。比較器出力はラッチアンプ及びラッチ回路を通してエンコーダ/補正回路に渡されると共に、次段のサブADC及びDACの入力として使用する為デコードして次段に渡される。
【0043】
本実施例の比較器は、チョッパ形と呼ばれる方式のもので、入力のアナログ信号Vi+,Vi-をサンプリングするための制御パルスφinが供給されるスイッチと、上記リファレンス電圧vrt0、1、2を選択するスイッチ群と、初期条件を設定するためのオートゼロパルスφazが供給されるスイッチの3種のスイッチによってコンデンサC15,C16にアナログ信号Vi+,Vi-と基準電圧との差電圧が蓄えられる。続いて、その電圧の正負を完全差動増幅器が判定することによって比較動作が行なわれる。この比較出力はラッチアンプにより増幅されて比較の感度を高めるようにされている。
【0044】
図16のタイミング図に示すように、前記図14の比較器1、2の動作は、先ず、パルスφinでオンとなったスイッチを介して入力信号Vi+,Vi-をそれぞれコンデンサC15、C16にサンプルする。このときパルスφazでオンとなっているスイッチにより差動アンプの入出力が短絡され、入出力端は自己バイアス電圧となる。次にパルスφin,φazが信号変化してスイッチがオフになり、代わってデジタル信号d0〜d2のレベルに応じて決まる入力パルスφs0,φs1,φs2によって所定の基準電圧をコンデンサC15,C16に選択入力して入力電圧を基準電圧と比較する。
【0045】
図19には、この発明が適用されるカメラ前処理用LSIの一実施例のブロック図が示されている。CCDのようなイメージセンサで形成された画素信号は、図19のセンサ信号波形の図面に示されているような画素信号の基準となる黒レベルを表すフィードスルー部がSHアンプにサンプルされ、図19のセンサ信号波形の図面に示されているようなイメージセンサにより形成された信号でありフィードスルー部との差を表す信号部がCDS(Correlated Double Sampling)アンプにサンプル(ダブルサンプル)される。この実施例では、低消費電力化のためにアナログ回路からなるPGA(Programmable Gain Amplifier)の前段で、この発明に係るADC(14ビット)でデジタル化する。更にADC(14ビット)の出力をPGA(プログラマブルゲインアンプ)で適切なゲイン倍で増幅させ、更にそのデジタル信号の出力をDSPで信号処理させる。
【0046】
このデジタル信号を処理するDSPなどのデジタル信号処理回路にてPGAなどの信号処理を行わせるようにして、このカメラ前処理用LSIのチップからPGAを省略してもよい。また、信号部が黒レベルのとき、理想的にはフィールドスルー部と等しい電圧になるが、CCDのオフセットにより一致しないために、黒レベルクランプがSHアンプ部に帰還されて補正される。この実施例では、パイプライン型A/D変換器の後段側でのインタリーブ化により低消費電力化が図られることと、アナログのPGAをデジタルのPGAに置き換えることにより、又は上記アナログ回路でのPGAの省略によって大幅な低消費電力化を図ることができる。
【0047】
この発明に係るパイプライン型A/D変換器では、精度が緩和される後段側でインタリーブを行う為、精度劣化を抑えられ、高精度化が出来る。且つS/Hアンプ及びサブADCをインタリーブ化する事で速度を半分に出来るために消費電流を低減できる。上記のようなカメラ前処理用LSI(AFE)の消費電力の大半を占めるADCを、精度を犠牲にすることなく低電力化が出来ることで、AFEの精度を上げつつ消費電力を大幅に低減することが出来る。S/Hアンプのアンプ本体とDACの入力d0〜d2のスイッチ部を共有とし、容量を二組設けてS/Hアンプをインタリーブ化することで、アンプは常に増幅を行うことになり、その増幅時間はサンプルとホールド時間が等しい場合、インタリーブ化していないS/Hアンプの2倍となる。これによりアンプの速度は半分に出来る。アンプの速度はアンプの入力トランジスタの自己コンダクタンスgm比例し、gmは電流の平方根に比例する為に速度が半分になると電流は1/4となる。
【0048】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図21において、ADCを2組設けて、インタリーブ化のときに交互に動作させるようにすれば、ADCを構成するアンプの速度を半分にして電流は1/4のように低減させることができる。この発明は、高精度で高速なパイプライン型A/D変換器を内蔵したカメラ付携帯機器、デジタルスチルカメラ及びデジタルビデオカメラシステムのアナログフロントエンドIC等に広く利用することができる。
【図面の簡単な説明】
【0049】
【図1】この発明に係るパイプライン型A/D変換器の一実施例を示すブロック図である。
【図2】図1に示したADCの各段での必要精度の説明図である。
【図3】この発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されたS/Hアンプの一実施例を示す回路図である。
【図4】図3のS/Hアンプの動作タイミング図である。
【図5】この発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されたステージの他の一実施例を示すブロック図である。
【図6】図5のステージの動作タイミング図である。
【図7】この発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されたステージの更に他の一実施例を示すブロック図である。
【図8】図7のステージの動作タイミング図である。
【図9】この発明に用いるインタリーブ化された1.5ビットサブADCの一実施例を示すブロック図である。
【図10】図9のサブADCの動作タイミング図である。
【図11】この発明に係るパイプライン型A/D変換器の他の一実施例を示すブロック図である。
【図12】この発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されないS/Hアンプの一実施例を示す回路図である。
【図13】図12のS/Hアンプの動作タイミング図である。
【図14】この本発明に用いるインタリーブ化されない1.5ビットサブADCの一実施例を示すブロック図である。
【図15】この発明に用いられる電圧比較器の一実施例を示す回路図である。
【図16】図15の電圧比較器の動作タイミング図である。
【図17】この発明に用いられるS/Hアンプに使用する差動アンプの一実施例を示す回路図である。
【図18】この発明に用いられるサブADCに使用する電圧比較器の一実施例を示す回路図である。
【図19】この発明が適用されるカメラ前処理用LSIの一実施例を示すブロック図である。
【図20】特許文献1に基づきこの発明に先立って検討されたパイプライン型A/D変換回路のブロック図である。
【図21】特許文献2に基づきこの発明に先立って検討されたパイプライン型A/D変換回路のブロック図である。
【符号の説明】
【0050】
STG1〜STG10…ステージ、ADC1〜ADC52…サブADC、DAC1〜DAC52…サブDAC、AMP1〜AMP5…アンプ本体、MN1〜MN92…NチャネルMOSFET、MP1〜MP91…NチャネルMOSFET、C1〜C16…コンデンサ(キャパシタ)、mn1〜mn42…NチャネルMOSFET、mp1〜mp42…PチャネルMOSFET、c1,c2…コンデンサ(キャパシタ)。
【技術分野】
【0001】
本発明は、半導体集積回路装置に関し、例えばパイプライン型A/D変換回路を備えたカメラ用前処理LSI(AFE;Analog Front End) に利用して有効な技術に関するものである。
【背景技術】
【0002】
パイプライン型A/D変換回路の例として、例えば特開平08−337989号公報、特開2000−013232公報がある。
【特許文献1】特開平08−337989号公報
【特許文献2】特開2000−013232公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
前記特許文献1に基づいて、図20に示すようなパイプライン型A/D変換回路を本願発明に先立って検討した。図20のA/D変換器では9段構成のパイプライン型A/D変換器(以下、ADC)であり、1段目STG1と最終段STG9のステージは3ビットの分解能を有し、その他のステージSTG2〜STG8は1.5ビットの分解能とされる。各段はサブADCとサンプル/ホールドアンプ(以下S/Hアンプという)で構成される。上記S/HアンプはD/A変換器(以下DAC)、減算、2倍アンプの機能を担う。入力は1段目ステージSTG1のサブADC1でデジタル信号に変換され、この出力は1段目ステージのデジタル出力になると共に、上位1.5ビットは1段目ステージSTG1のサブDAC1の入力にも使われる。ADC1の入力からこのDAC1の出力を引いた残差信号が2倍に増幅され、2段目ステージSTG2へ渡される。また、1段目ステージSTG1のサブADC1の下位1.5ビット出力は2段目ステージSTG2に渡され、2段目ステージSTG2のサブDACの入力として使われる。
【0004】
2段目ステージSTG2は1段目ステージSTG1で増幅された信号をサブADC2でデジタル信号に変換した結果を出力回路に渡す。これは3段目ステージSTG3のDAC3の入力にもなる。2段目ステージSTG2のサブDAC2は1段目ステージSTG1のサブADC1の出力の下位1.5ビットを入力とし、1段目ステージSTG1のアンプ出力からこのサブDAC2出力を引いた残差信号が2倍に増幅され3段目ステージSTG3に渡される。2段目ステージSTG2と同様に3段目以降も行うことで上位ビットより順次ADCの出力を求めていく。最終段ステージSTG9は次の段へ信号を渡す必要が無い為3ビットのサブADCのみで構成されている。通常のパイプライン型ADCは各々のサブADCの出力を同じ段のサブDACに入力するのに対して、この方式では各段のサブDACの入力を前の段のサブADCで決定している。これによりDAC・減算・アンプ部とサブADCのタイミングを分離することが出来るので、クリティカルパスが短縮され高速化が可能である。
【0005】
前記特許文献2に基づいて、図21に示すようなパイプライン型A/D変換回路を本願発明に先立って検討した。前記図20のADCでは初段STG1と最終段STG9が3ビットで、間の段が1.5ビットであるのに対し、図19のADCでは全段がnビットで各段はサブDACとS/Hアンプをそれぞれ二組持つ構成となっており、S/Hアンプの一方がサンプル動作を行っている時には他方はホールド動作を行うインタリーブ動作を行うことでアンプの速度を緩和し、低電力化を実現している。
【0006】
前記特許文献1にADC技術で高精度化を図る手段の一つは、パイプライン段数を増やすことである。1段増やす毎に1ビットの高精度化を図ることが可能である。しかし、パイプライン段数を増やすことは、消費電力が増加する。もう一つの方法は一段あたりの分解能を上げることであるが、この場合にはアンプの負荷容量が増える為、速度を確保する為にアンプの消費電流を増やす必要がある。低消費電力化の為にはADCの消費電力において大きな部分を占めるアンプ電流を低減する必要があり、これには速度低下を伴う。他方、特許文献2に記載のADC技術は、全てのステージにおいて、S/H回路とDACを二組設け、一方がサンプル動作を行っている時には他方はホールド動作を行うインタリーブ動作を行うことでアンプの速度を緩和し、低電力化を実現している。しかし、インタリーブ動作は信号パスが二通り出来るため素子ばらつき等によりその出力に差が生じ精度を劣化させるという問題が生じる。
【0007】
この発明の目的は、高精度化と低消費電力化を実現したパイプライン型A/D変換回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。被変換アナログ信号が入力される入力端子にシリーズに結合され、複数のステージを有するパイプライン型A/D変換回路を備え、入力端子からの入力信号を受ける初段のステージを含む少なくとも一つのステージを介して上記入力端子に接続される他のステージとして、それぞれが2以上のサンプルホールド回路と上記2以上のサンプルホールド回路に共通に結合された増幅器で構成し、上記2以上のサンプルホールド回路をインタリーブ動作させる。
【発明の効果】
【0009】
精度が要求されない後段ステージに限定したインタリーブ動作によって、高精度の維持と低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【0010】
図1には、この発明に係るパイプライン型A/D変換器の一実施例のブロック図が示されている。この実施例のA/D変換器では10段構成のADCであり、1段目のステージSTG1は4ビット分解能を有し、最終段のステージSTG10は3ビットの分解能を有し、その他のステージSTG2〜STG9は1.5ビットの分解能とされる。各段はサブADCとS/Hアンプで構成される。上記S/Hアンプは、同図に例示的に示されているステージSTG1のようにDAC、減算、4倍アンプの機能を担う。また、同図に例示的に示されているステージSTG2やSTG4のようにDAC、減算、2倍アンプの機能を担う。入力は1段目ステージSTG1のサブADC1でデジタル信号に変換され、この出力は1段目ステージSTG1のデジタル出力になると共に、4ビット出力の内上位2.5ビットを初段のサブDAC1に入力し、下位1.5ビットを2段目のサブDAC2に入力する。且つ2段目のサブADC2に入力して、このデジタル値に対応するリファレンスを選択する。上記サブADC1の入力からこのDAC1の出力を引いた残差信号が4倍に増幅され、2段目ステージSTG2へ渡される。
【0011】
2段目ステージSTG2は1段目ステージSTG1で増幅された信号をサブADC2でデジタル信号に変換した結果を出力回路に渡す。これは3段目ステージSTG3のDAC3の入力にもなる。2段目ステージSTG2のサブDAC2は1段目ステージSTG1のサブADC1の出力の下位1.5ビットを入力とし、1段目ステージSTG1のアンプ出力からこのサブDAC2出力を引いた残差信号が2倍に増幅され3段目ステージSTG3に渡される。2段目ステージSTG2と同様に3段目以降も行うことで上位ビットより順次ADCの出力を求めていく。最終段ステージSTG9は次の段へ信号を渡す必要が無い為3ビットのサブADCのみで構成されている。上記各ステージSTG1〜STG10の出力信号は、エンコーダ/補正回路に入力され、ここで14ビットからなるデジタル信号が出力される。
【0012】
通常のパイプライン型ADCは各々のサブADCの出力を同じ段のサブDACに入力するのに対して、この実施例のパイプライン型A/D変換器では各段のサブDACの入力を前の段のサブADCで決定し、図9の説明で後述するように各段のサブADCの所望の参照電圧の選択を前の段のサブADCで決定している。これによりDAC・減算・アンプ部とサブADCのタイミングを分離することが出来るので、クリティカルパスが短縮され高速化が可能である。この実施例では、上記のように1段目のステージSTG1が4ビット、2〜9段目のステージSTG2〜STG9が1.5ビット、最終段のステージSTG10が3ビットの10段構成パイプライン型ADCであり、4段目のステージSTG4以降をインタリーブ化している。一般に、インタリーブ化では信号パスがADC41,ADC42及びDAC41,DAC42のように複数出来る為、素子ばらつき等により各々のパスの出力に違いが生じ精度を劣化させる。しかしながら、上記のように4段目のステージSTG4以降をインタリーブ化するものであるので、上記素子ばらつき等による精度の劣化が問題にならなくできる。
【0013】
図2には、図1の14ビットADCを例に各段での必要精度の説明図が示されている。同図に示すように、ステージが後段になるほど必要精度が低くなる。つまり、初段のステージSTG1では、14ビット精度が必要であるが、第2ステージSTG1では、上位4ビット分が除かれるので、11ビット精度のように低くなる。以下、各ステージ毎に1.5ビットずつ精度が低くなり、上記のように4段目のステージSTG4では9ビット精度のように低くできる。このように要求精度が緩和される後段の第4段目STG4以降のみをインタリーブ化することで精度劣化を回避して低消費電力化を図るものである。ビット精度が要求される初段ステージSTG1から3段目ステージSTG3までは、上記のように上記素子ばらつき等による精度の劣化の影響を受けるので、インタリーブ化を避けて精度を優先させるものである。このようにして、高精度と低消費電力を両立させることができる。
【0014】
図3には、本発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されたS/Hアンプの一実施例の回路図が示されている。この実施例では、アンプ本体AMPとDACの入力d0〜d2のスイッチ部は共有し、容量を二組設けてスイッチで切替えてインタリーブ化するものである。アンプ本体AMPは、完全差動型アンプであり、入力信号をサンプルしてホールドするコンデンサ4個を一組としてそれを二組C1〜C4,C5〜C8持つ。一端が完全差動型アンプAMPの正入力端(+)にスイッチを介して接続されたC1とC3、及びC5とC7のコンデンサと、一端が完全差動型アンプAMPの負入力端(−)にスイッチを介して接続されたC2とC4、及びC6とC8のコンデンサを有する。
【0015】
図4には、図3のS/Hアンプの動作タイミング図が示されている。クロック信号φsodとφhev、及びφsevとφhodはそれぞれ同相の信号で、φsodとφhod、及びφsevとφhevは逆相の信号である。ここで、φsodとφsevの文字sはサンプリングパルスであることを示し、φhodとφhevの文字hはホールドパルスであることを示す。そして、φsod とφhod の文字odはインタリーブの奇数を示し、φsevとφhevの文字evはインタリーブの偶数を示している。
【0016】
奇数側のサンプル時(クロック信号φsod=1(ハイレベル)、φhod=0(ロウレベル))に、C1、C3のコンデンサの他端は正の入力信号Vi+が供給され、C2、C4のコンデンサの他端は負の入力信号Vi-が供給され、完全差動型アンプAMPの入力端(+,−)には、所期の電圧VRTにバイアスされる。
【0017】
偶数側のサンプル時(クロック信号φsev=1(ハイレベル)、φhev=0(ロウレベル))に、C5、C7のコンデンサの他端は正の入力信号Vi+が供給され、C6、C8のコンデンサの他端は負の入力信号Vi-が供給され、完全差動型アンプAMPの入力端(+,−)は、所期の電圧VRTにバイアスされる。
【0018】
奇数側のホールド時(クロック信号φsod=0(ロウレベル)、φhod=1(ハイレベル))には、C1、C2のコンデンサの他端は、異なる参照電圧VRT若しくはVRBに接続されるか、他端同士が短絡されるかが選択される。他方、C3、C4のコンデンサの他端は、それぞれ、完全差動型アンプの負出力端(−)、正出力端(+)に接続される。
【0019】
偶数側のホールド時(クロック信号φsev=0(ロウレベル)、φhev=1(ハイレベル))には、C5、C6のコンデンサの他端は、異なる参照電圧VRT若しくはVRBに接続されるか、他端同士が短絡されるかが選択される。他方、C7、C8のコンデンサの他端は、それぞれ、完全差動型アンプの負出力端(−)、正出力端(−)に接続される。
【0020】
上記奇数側のホールド時(クロック信号φsod=0、φhod=1)に、C1、C2のコンデンサの他端のそれぞれの接続状態を、a)VRT、VRB b)短絡、 c)VRB、VRTの3つ状態を選択することでDAC機能を果たす。
【0021】
上記偶数側のホールド時(クロック信号φsev=0、φhev=1)に、C5、C6のコンデンサの他端のそれぞれの接続状態を、a)VRT、VRB b)短絡、 c)VRB、VRTの3つ状態を選択することでDAC機能を果たす。
【0022】
上記奇数側のサンプル時にC1、C2のコンデンサに蓄積された電荷をホールド時に選択された接続状態に合わせて、電荷をC3、C4のコンデンサにそれぞれ電荷転送することで減算と増幅を同時に実現される。同様に、偶数側のサンプル時にC5、C6のコンデンサに蓄積された電荷をホールド時に選択された接続状態に合わせて、電荷をC7、C8のコンデンサにそれぞれ電荷転送することで減算と増幅を同時に実現される。
【0023】
この実施例のS/Hアンプでは、一方(奇数側又は偶数側)がサンプル動作を行っている時には他方(偶数側又は奇数側)はホールド動作を行うというようなインタリーブ動作を行うことでアンプの速度を緩和し、低電力化を実現している。つまり、上方の容量C1〜C4がアンプ本体AMPに接続され増幅を行うとき、下方の容量C5〜C8がアンプ本体AMPから切り離されサンプリングを開始する。この動作を交互に繰り返すことで、アンプAMPは常に増幅を行うことになり、その増幅時間はインタリーブ化していないS/Hアンプの二倍となる。これによりアンプの速度を半分にすることが出来るので消費電流を低減させることができる。
【0024】
図5には、この発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されたステージの他の一実施例のブロック図が示されている。この実施例は、前記図1と異なり、サブADCが共通に用いられる。これにより、回路の簡素化を図ることができる。しかしながら、図6のタイミング図に示すように、S/Hアンプがホールド中にサブADCの比較器がサンプリングを開始する。このため、S/Hアンプにおいては、ホールド中にサブADCの比較器がサンプリングを開始することによりS/Hアンプの出力が大きく揺らされ、これを整定させる為にS/Hアンプの電流を増やす必要がある。
【0025】
図7には、この発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されたステージの更に他の一実施例のブロック図が示されている。この実施例は、前記図1の実施例に対応しており、サブADCの比較器もインタリーブ化される。こうすることで、図8のタイミング図に示すように、S/Hアンプのホールド期間と比較器のサンプリング期間が同じとなり、S/Hアンプの電流増加を回避できる。このインタリーブ化は比較器を半分の速度で動作させる為、比較器の電流は半分以下に低減でき、比較器が増えたことによる電流増加は抑えられる。つまり、サブADC41(51)とサブADC42(52)は逆相のクロックで動作し、それぞれ信号のサンプルと比較を交互に行い、その結果を次段に伝達する。サブADC41とサブADC42はクロックの半分の速度で動作する。このため、図5の実施例のようにサブADCが一つの場合と比べて動作速度が半分になる為に低消費電力化できる。そして、S/Hアンプがホールド期間中に、サブADCの比較とサンプル動作の切替が無い為、S/Hアンプの出力に与える影響がない。
【0026】
図9には、この発明に係るパイプライン型A/D変換器に用いられるインタリーブ化された1.5ビットサブADCの一実施例のブロック図が示されている。図10には、その動作タイミング図が示されている。この実施例のサブADCは、抵抗を直列接続したラダー抵抗により、基準電圧VRT、VRB間の電圧を分圧して所望の参照電圧を発生する回路と、発生した参照電圧から所望の参照電圧を選択して取り出すスイッチと、取り出された参照電圧と差動の入力信号(Vi+、Vi-)との大小を比較する4個の電圧比較器と、比較器1と比較器2、及び比較器3と比較器4それぞれの出力をセレクタ1とセレクタ2で選択し、次段へデコードするデコーダから構成される。
【0027】
比較器1と比較器2、及び比較器3と比較器4はそれぞれ逆相のクロックで動作し、比較器1と比較器3、及び比較器2と比較器4はそれぞれ信号の入力サンプルと比較を交互に繰り返し、インタリーブ動作を行う。比較器1〜4はそれぞれクロックの半分の速度で動作する為、低消費電力化できる。
【0028】
図17には、この発明に用いられるS/Hアンプに使用する差動アンプの一実施例の回路図が示されている。この実施例の差動アンプは、入力信号としてVIN1、VIN2、出力としてVO1 、VO2 がある完全差動型増幅器であり、フォールデッドカスコードアンプの初段と、出力段、及びコモンモードフィードバックアンプ、コモンモードセンス回路からなる構成である。端子VCMIは差動アンプの出力中心を決めるバイアス電圧で、VSHBN1、VSHBN2及びVSHBP1、VSHBP2は差動アンプの電流源に印加されるバイアス電圧である。
【0029】
差動アンプの初段は、入力信号VIN1、VIN2がゲートに入力されるNチャネルMOSFETMN71、MN72と、その共通ソースと回路の接地電位VSSとの間に設けられた電流源としてのNチャネルMOSFETMN7と、ドレインと電源電圧VDDとの間に設けられた電流源負荷としてのPチャネルMOSFETMP71、MP72と、PチャネルMOSFETMP6、MP8とPチャネルMOSFETMP60、MP80とNチャネルMOSFETMN60、MN80とNチャネルMOSFETMN6、MN8で構成されるフォールデッドカスコード形式とされる。
【0030】
差動アンプの出力段は初段の出力o3、o4がゲートに入力されるNチャネルMOSFETMN61、MN81と、電流源負荷となるPチャネルMOSFETMP61、MP81とMP62、MP82からなり、出力信号VO1、VO2を出力する。NチャネルMOSFETMN41、MN42、MN4、PチャネルMOSFETMP41、MP42は差動アンプの出力中心を決めるコモンモードフィードバックアンプを構成する。NチャネルMOSFETMN43、MN44と容量C3、C4は差動アンプ出力のコモンモード電圧を検出するコモンモードセンス回路を構成する。
【0031】
上記コモンモードセンス回路はクロック信号VSMPL がハイレベルの時に出力VO1 、VO2 をNチャネルMOSFETMN43、MN44で短絡し、センスしたコモンモード電圧を容量C3、C4に保存する。NチャネルMOSFETMN91、MN92と容量C1、C2は位相補償をする為の回路である。位相補償回路のNチャネルMOSFETMN91、MN92は、NチャネルMOSFETMN9、MN90、MP9、MP90で発生する電圧でバイアスされる。
【0032】
図18には、この発明に用いられるサブADCに使用する電圧比較器の一実施例の回路図が示されている。この実施例の電圧比較器は、差動アンプ、ラッチアンプ、ラッチ回路及び出力回路からなる構成である。入力VIN1、VIN2と出力VOUTP 、VOUTN 、クロックVAZCLK、VSLT、VSLTB 、バイアスVADCOMP の各端子を持つ。入力VIN1、VIN2は容量C1、C2で容量結合されて差動アンプの入力端子in1,in2に入力される。差動アンプはNチャネルMOSFETmn11、mn12、電流源としてのNチャネルMOSFETmn1、負荷としてのPチャネルMOSFETmp11、mp12及びNチャネルMOSFETmn13、mn14で構成され、出力信号o1、o2をラッチアンプに出力する。
【0033】
ラッチアンプは上記出力信号o1とo2を入力とし、NチャネルMOSFETmn21、mn22、mn2、mn23、mn24、PチャネルMOSFETmp21、mp22、mp2から構成され、出力信号o3、o4をラッチ回路に出力する。
【0034】
ラッチ回路は上記出力信号o3、o4を入力とし、NチャネルMOSFETmn31、mn32、mn3、PチャネルMOSFETmp31、mp32、mp3とから構成される。出力回路は、NチャネルMOSFETmn41、mn42、PチャネルMOSFETmp41、mp42から構成されて出力信号、VOUTP 、VOUTN を出力する。
【0035】
差動アンプは、信号VAZCLKがハイレベルの時、in1とo1及びin2、o2とがそれぞれのMOSFETmn13、mn14で短絡され、オートゼロ動作を行う。ラッチアンプは信号VSLTがロウレベル時にPチャネルMOSFETmp2がオン状態となり、信号VSLTB がハイレベルの時にNチャネルMOSFETmn23,mn24がオン状態となって差動アンプの出力信号o1、o2を増幅して出力信号o3、o4を出力する。ラッチ回路は信号VSLTB がロウレベルの時にPチャネルMOSFETmp3がオン状態となり、信号VSLTがハイレベルの時にNチャネルMOSFETmn3がオン状態となり、その時の入力o3、o4をラッチして、CMOSインバータ回路からなる出力回路を通してVOUTP 、VOUTN を出力する。
【0036】
図11には、この発明に係るパイプライン型A/D変換器の他の一実施例のブロック図が示されている。この実施例では、パイプライン段数がn段のmビット分解能のパイプライン型ADCである。各段はo0〜onの任意の分解能を持つ。各段のサブADCはa0〜anの任意のビット数であり、各段のサブdacはd0〜dnの任意のビット数であり、2段以降の任意の段のサブADCのS/Hアンプをインタリーブ動作させる。
【0037】
前記図1の実施例では、中間段ステージのサブADCのデジタル化ビット数を1.5ビットとしたが、これに限らず図11の実施例のように任意のビットとすることが可能であり、また、S/Hアンプの増幅器の増幅率も2倍に限らずデジタル変換のビット数やサブDACの構成に応じてG0〜Gkのように変えることが可能である。
【0038】
サブADC内部の基準電圧発生回路は、前記実施例のように2種の電圧源の間に複数の抵抗を直列に接続し、2個の抵抗の接続点毎にデジタル信号に応じて開閉するスイッチを設ける構成によって実現することができる。同接続点から取り出す基準電圧の種類は、デジタル信号のレベル数(例えば、1.5ビットであれば3、2ビットであれば4)にA/D変換に要する比較器の数(例えば、1.5ビットであれば2、2ビットであれば3)を乗じた数になる。
【0039】
図12には、本発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されないS/Hアンプの一実施例の回路図が示されている。図13には、その動作タイミング図が示されている。つまり、2段目や3段目のS/Hアンプとして用いられる。同図において、Vi+,Vi-は、それぞれ正負の入力アナログ信号であり、Vo+,Vo-は、それぞれ正負の出力アナログ信号であり、C11〜C14は、減算とホールドを行なうためのコンデンサであり、AMPは完全差動演算増幅器であり、d0,d1,d2は、入力の1.5ビットのデジタル信号の3レベルに対応した入力パルス(いずれか一つのみがハイレベル( "1" )になり、その他はロウレベル( "0")になる)、φsはサンプリングパルス、φhはホールドパルスを示す。
【0040】
入力パルスd0,d1,d2が供給されるスイッチと、サンプリングパルスφsが供給されるスイッチと各コンデンサとでD/A変換及び入力アナログ信号Vi+,Vi-のサンプリングの動作が行なわれる。入力パルスd0,d1,d2とサンプリングパルスφsは互いに同相となっている。ホールドパルスφhは、これらに対して逆相になっており、同パルスが ハイレベル( "1" )のときに減算とホールドが行なわれる。また、出力アナログ信号Vo+,Vo-が入力アナログ信号Vi+,Vi-の2倍になるようにコンデンサC11,C13,C12,C14をC11=C13,C12=C14とした。このように本回路は、各コンデンサに対するスイッチングによって動作が行なわれるので、スイッチドキャパシタ型と称するこができる。
【0041】
図14には、本発明に用いられるインタリーブ化されない1.5ビットサブADCの一実施例のブロック図が示されている。この実施例のサブADCは、抵抗を直列接続したラダー抵抗により、基準電圧VRT、VRB間の電圧を分圧して所望の参照電圧を発生する回路と、発生した参照電圧から所望の参照電圧を選択して取り出すスイッチと、取り出された参照電圧と差動の入力信号(Vi+、Vi-)との大小を比較する2個の電圧比較器1と2、及び出力信号を受けて次段へデコードするデコーダから構成される。
【0042】
図15には、この発明に用いられる電圧比較器の一実施例の回路図が示されている。前記図14に示したようなラダー抵抗で形成された電圧vrt0、1、2は、前段サブADC出力d0〜d2に対応したものを取り出したものと、入力電圧(Vi+、Vi-)との大小を比較する。つまり、前段のサブADCの出力d0〜d2に応じて比較するリファレンス電圧vrt0、1、2を選択し、選択された電圧と入力電圧(Vi+、Vi-)を比較した結果を比較器がハイレベル、ロウレベルで出力する。比較器出力はラッチアンプ及びラッチ回路を通してエンコーダ/補正回路に渡されると共に、次段のサブADC及びDACの入力として使用する為デコードして次段に渡される。
【0043】
本実施例の比較器は、チョッパ形と呼ばれる方式のもので、入力のアナログ信号Vi+,Vi-をサンプリングするための制御パルスφinが供給されるスイッチと、上記リファレンス電圧vrt0、1、2を選択するスイッチ群と、初期条件を設定するためのオートゼロパルスφazが供給されるスイッチの3種のスイッチによってコンデンサC15,C16にアナログ信号Vi+,Vi-と基準電圧との差電圧が蓄えられる。続いて、その電圧の正負を完全差動増幅器が判定することによって比較動作が行なわれる。この比較出力はラッチアンプにより増幅されて比較の感度を高めるようにされている。
【0044】
図16のタイミング図に示すように、前記図14の比較器1、2の動作は、先ず、パルスφinでオンとなったスイッチを介して入力信号Vi+,Vi-をそれぞれコンデンサC15、C16にサンプルする。このときパルスφazでオンとなっているスイッチにより差動アンプの入出力が短絡され、入出力端は自己バイアス電圧となる。次にパルスφin,φazが信号変化してスイッチがオフになり、代わってデジタル信号d0〜d2のレベルに応じて決まる入力パルスφs0,φs1,φs2によって所定の基準電圧をコンデンサC15,C16に選択入力して入力電圧を基準電圧と比較する。
【0045】
図19には、この発明が適用されるカメラ前処理用LSIの一実施例のブロック図が示されている。CCDのようなイメージセンサで形成された画素信号は、図19のセンサ信号波形の図面に示されているような画素信号の基準となる黒レベルを表すフィードスルー部がSHアンプにサンプルされ、図19のセンサ信号波形の図面に示されているようなイメージセンサにより形成された信号でありフィードスルー部との差を表す信号部がCDS(Correlated Double Sampling)アンプにサンプル(ダブルサンプル)される。この実施例では、低消費電力化のためにアナログ回路からなるPGA(Programmable Gain Amplifier)の前段で、この発明に係るADC(14ビット)でデジタル化する。更にADC(14ビット)の出力をPGA(プログラマブルゲインアンプ)で適切なゲイン倍で増幅させ、更にそのデジタル信号の出力をDSPで信号処理させる。
【0046】
このデジタル信号を処理するDSPなどのデジタル信号処理回路にてPGAなどの信号処理を行わせるようにして、このカメラ前処理用LSIのチップからPGAを省略してもよい。また、信号部が黒レベルのとき、理想的にはフィールドスルー部と等しい電圧になるが、CCDのオフセットにより一致しないために、黒レベルクランプがSHアンプ部に帰還されて補正される。この実施例では、パイプライン型A/D変換器の後段側でのインタリーブ化により低消費電力化が図られることと、アナログのPGAをデジタルのPGAに置き換えることにより、又は上記アナログ回路でのPGAの省略によって大幅な低消費電力化を図ることができる。
【0047】
この発明に係るパイプライン型A/D変換器では、精度が緩和される後段側でインタリーブを行う為、精度劣化を抑えられ、高精度化が出来る。且つS/Hアンプ及びサブADCをインタリーブ化する事で速度を半分に出来るために消費電流を低減できる。上記のようなカメラ前処理用LSI(AFE)の消費電力の大半を占めるADCを、精度を犠牲にすることなく低電力化が出来ることで、AFEの精度を上げつつ消費電力を大幅に低減することが出来る。S/Hアンプのアンプ本体とDACの入力d0〜d2のスイッチ部を共有とし、容量を二組設けてS/Hアンプをインタリーブ化することで、アンプは常に増幅を行うことになり、その増幅時間はサンプルとホールド時間が等しい場合、インタリーブ化していないS/Hアンプの2倍となる。これによりアンプの速度は半分に出来る。アンプの速度はアンプの入力トランジスタの自己コンダクタンスgm比例し、gmは電流の平方根に比例する為に速度が半分になると電流は1/4となる。
【0048】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図21において、ADCを2組設けて、インタリーブ化のときに交互に動作させるようにすれば、ADCを構成するアンプの速度を半分にして電流は1/4のように低減させることができる。この発明は、高精度で高速なパイプライン型A/D変換器を内蔵したカメラ付携帯機器、デジタルスチルカメラ及びデジタルビデオカメラシステムのアナログフロントエンドIC等に広く利用することができる。
【図面の簡単な説明】
【0049】
【図1】この発明に係るパイプライン型A/D変換器の一実施例を示すブロック図である。
【図2】図1に示したADCの各段での必要精度の説明図である。
【図3】この発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されたS/Hアンプの一実施例を示す回路図である。
【図4】図3のS/Hアンプの動作タイミング図である。
【図5】この発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されたステージの他の一実施例を示すブロック図である。
【図6】図5のステージの動作タイミング図である。
【図7】この発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されたステージの更に他の一実施例を示すブロック図である。
【図8】図7のステージの動作タイミング図である。
【図9】この発明に用いるインタリーブ化された1.5ビットサブADCの一実施例を示すブロック図である。
【図10】図9のサブADCの動作タイミング図である。
【図11】この発明に係るパイプライン型A/D変換器の他の一実施例を示すブロック図である。
【図12】この発明に係るパイプライン型A/D変換器に用いられるインタリーブ化されないS/Hアンプの一実施例を示す回路図である。
【図13】図12のS/Hアンプの動作タイミング図である。
【図14】この本発明に用いるインタリーブ化されない1.5ビットサブADCの一実施例を示すブロック図である。
【図15】この発明に用いられる電圧比較器の一実施例を示す回路図である。
【図16】図15の電圧比較器の動作タイミング図である。
【図17】この発明に用いられるS/Hアンプに使用する差動アンプの一実施例を示す回路図である。
【図18】この発明に用いられるサブADCに使用する電圧比較器の一実施例を示す回路図である。
【図19】この発明が適用されるカメラ前処理用LSIの一実施例を示すブロック図である。
【図20】特許文献1に基づきこの発明に先立って検討されたパイプライン型A/D変換回路のブロック図である。
【図21】特許文献2に基づきこの発明に先立って検討されたパイプライン型A/D変換回路のブロック図である。
【符号の説明】
【0050】
STG1〜STG10…ステージ、ADC1〜ADC52…サブADC、DAC1〜DAC52…サブDAC、AMP1〜AMP5…アンプ本体、MN1〜MN92…NチャネルMOSFET、MP1〜MP91…NチャネルMOSFET、C1〜C16…コンデンサ(キャパシタ)、mn1〜mn42…NチャネルMOSFET、mp1〜mp42…PチャネルMOSFET、c1,c2…コンデンサ(キャパシタ)。
【特許請求の範囲】
【請求項1】
被変換アナログ信号が入力される入力端子にシリーズに結合され、複数のステージを有するパイプライン型A/D変換回路を備え、
少なくとも一つのステージを介して上記入力端子に接続される他のステージは、それぞれが2以上のサンプルホールド回路と上記2以上のサンプルホールド回路に共通に結合された増幅器とを有し、上記2以上のサンプルホールド回路はインタリーブ動作を行うことを特徴とする半導体集積回路装置。
【請求項2】
請求項1において、
上記ステージは、被変換アナログ信号を小ビットのデジタル信号に変換するA/D変換を行なうサブA/D変換器と、上記サブA/D変換器のデジタル出力信号をD/A変換を行なうサブD/A変換器と、上記サブD/A変換器のアナログ出力信号と前記被変換アナログ信号との差信号を生成する減算器と、上記減算器の出力信号の増幅、サンプリング及びホールドを行なう増幅器とを備え、
上記サンプルホールド回路は、上記サブD/A変換器と上記減算器とからなることを特徴とする半導体集積回路装置。
【請求項3】
請求項2において、
上記インタリーブ動作をステージは、2以上のサンプルホールド回路と、2以上のサブA/D変換器とを備え、上記サンプルホールド回路と上記サブA/D変換器とは同期動作することを特徴とする半導体集積回路装置。
【請求項4】
請求項3において、
上記増幅器は、入力端子1と入力端子2とを備え、
上記入力端子1に入力されている信号のサンプル動作が行われる時に、上記入力端子2に入力されている信号のホールド動作が行われ、
上記入力端子1に入力されている信号のホールド動作が行われる時に、上記入力端子2に入力されている信号のサンプル動作が行われることを特徴とする半導体集積回路装置。
【請求項5】
請求項4において、
上記サンプル動作とホールド動作とは、上記インタリーブ動作と同期されてなることを特徴とする半導体集積回路装置。
【請求項6】
請求項5において、
上記サブD/A変換器と前記サンプリング及びホールドを行なう増幅器とは、スイッチドキャパシタを用いて合成された一体型の回路をなしていることを特徴とする半導体集積回路装置。
【請求項7】
請求項6において、
固体撮像素子で形成された画素信号のフィードスルー部を受けるサンプルホールドを有し、上記フィードスルー部との差を表す信号部を受ける相関二重サンプリング回路と、
上記パイプライン型A/D変換回路の出力信号を受けて、上記相関二重サンプリング回路に黒レベルクランプ信号を帰還させる論理回路と、
上記パイプライン型A/D変換回路の出力信号を受けて、適切なゲイン倍に増幅するプログラマブルゲインアンプとを更に備え、
上記相関二重サンプリング回路の出力を上記パイプライン型A/D変換器に入力してなることを特徴とする半導体集積回路装置。
【請求項8】
被変換アナログ信号が入力される入力端子にシリーズに結合され、複数のステージを有するパイプライン型A/D変換回路を備え、
各ステージは、それぞれが2以上のサンプルホールド回路と、2以上のサブA/D変換器と、上記2以上のサンプルホールド回路に共通に結合された増幅器とを有し、
上記2以上のサブA/D変換器はインタリーブ動作を行うことを特徴とする半導体集積回路装置。
【請求項1】
被変換アナログ信号が入力される入力端子にシリーズに結合され、複数のステージを有するパイプライン型A/D変換回路を備え、
少なくとも一つのステージを介して上記入力端子に接続される他のステージは、それぞれが2以上のサンプルホールド回路と上記2以上のサンプルホールド回路に共通に結合された増幅器とを有し、上記2以上のサンプルホールド回路はインタリーブ動作を行うことを特徴とする半導体集積回路装置。
【請求項2】
請求項1において、
上記ステージは、被変換アナログ信号を小ビットのデジタル信号に変換するA/D変換を行なうサブA/D変換器と、上記サブA/D変換器のデジタル出力信号をD/A変換を行なうサブD/A変換器と、上記サブD/A変換器のアナログ出力信号と前記被変換アナログ信号との差信号を生成する減算器と、上記減算器の出力信号の増幅、サンプリング及びホールドを行なう増幅器とを備え、
上記サンプルホールド回路は、上記サブD/A変換器と上記減算器とからなることを特徴とする半導体集積回路装置。
【請求項3】
請求項2において、
上記インタリーブ動作をステージは、2以上のサンプルホールド回路と、2以上のサブA/D変換器とを備え、上記サンプルホールド回路と上記サブA/D変換器とは同期動作することを特徴とする半導体集積回路装置。
【請求項4】
請求項3において、
上記増幅器は、入力端子1と入力端子2とを備え、
上記入力端子1に入力されている信号のサンプル動作が行われる時に、上記入力端子2に入力されている信号のホールド動作が行われ、
上記入力端子1に入力されている信号のホールド動作が行われる時に、上記入力端子2に入力されている信号のサンプル動作が行われることを特徴とする半導体集積回路装置。
【請求項5】
請求項4において、
上記サンプル動作とホールド動作とは、上記インタリーブ動作と同期されてなることを特徴とする半導体集積回路装置。
【請求項6】
請求項5において、
上記サブD/A変換器と前記サンプリング及びホールドを行なう増幅器とは、スイッチドキャパシタを用いて合成された一体型の回路をなしていることを特徴とする半導体集積回路装置。
【請求項7】
請求項6において、
固体撮像素子で形成された画素信号のフィードスルー部を受けるサンプルホールドを有し、上記フィードスルー部との差を表す信号部を受ける相関二重サンプリング回路と、
上記パイプライン型A/D変換回路の出力信号を受けて、上記相関二重サンプリング回路に黒レベルクランプ信号を帰還させる論理回路と、
上記パイプライン型A/D変換回路の出力信号を受けて、適切なゲイン倍に増幅するプログラマブルゲインアンプとを更に備え、
上記相関二重サンプリング回路の出力を上記パイプライン型A/D変換器に入力してなることを特徴とする半導体集積回路装置。
【請求項8】
被変換アナログ信号が入力される入力端子にシリーズに結合され、複数のステージを有するパイプライン型A/D変換回路を備え、
各ステージは、それぞれが2以上のサンプルホールド回路と、2以上のサブA/D変換器と、上記2以上のサンプルホールド回路に共通に結合された増幅器とを有し、
上記2以上のサブA/D変換器はインタリーブ動作を行うことを特徴とする半導体集積回路装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2006−74433(P2006−74433A)
【公開日】平成18年3月16日(2006.3.16)
【国際特許分類】
【出願番号】特願2004−255299(P2004−255299)
【出願日】平成16年9月2日(2004.9.2)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成18年3月16日(2006.3.16)
【国際特許分類】
【出願日】平成16年9月2日(2004.9.2)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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