半導体集積回路装置
【課題】プロセスバラツキの影響を抑制し、低電圧動作に適した基準電圧発生回路を提供する。
【解決手段】第１トランジスタ（以下、Ｔｒ）と大きなエミッタ面積を持つ第２Ｔｒを有し、第１増幅回路により第１Ｔｒのベースとコレクタ電圧が等しくなるよう第１と第２Ｔｒのベース電流を形成する。第１抵抗は、第２Ｔｒのエミッタと基準電位との間に設けられてバンドギャップ電圧が印加される。第３ＴｒのエミッタとＶＳＳとの間に第２抵抗が、コレタク，ベースとＶＳＳとの間に第３抵抗が設けられる。第１と第２抵抗の比により、第３Ｔｒのコレタク，ベースから出力される基準電圧の温度補償を行う。第２増幅回路は、第１と第２Ｔｒのコレタクが等しくなるよう第１ないし第３ＭＯＳのゲート電圧を形成し、第１ないし第３Ｔｒのコレタク電流をそれぞれ形成する。第１ないし第３ＭＯＳのソース側に第４ないし第６抵抗を設ける。
【解決手段】第１トランジスタ（以下、Ｔｒ）と大きなエミッタ面積を持つ第２Ｔｒを有し、第１増幅回路により第１Ｔｒのベースとコレクタ電圧が等しくなるよう第１と第２Ｔｒのベース電流を形成する。第１抵抗は、第２Ｔｒのエミッタと基準電位との間に設けられてバンドギャップ電圧が印加される。第３ＴｒのエミッタとＶＳＳとの間に第２抵抗が、コレタク，ベースとＶＳＳとの間に第３抵抗が設けられる。第１と第２抵抗の比により、第３Ｔｒのコレタク，ベースから出力される基準電圧の温度補償を行う。第２増幅回路は、第１と第２Ｔｒのコレタクが等しくなるよう第１ないし第３ＭＯＳのゲート電圧を形成し、第１ないし第３Ｔｒのコレタク電流をそれぞれ形成する。第１ないし第３ＭＯＳのソース側に第４ないし第６抵抗を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、例えば三重ウェル構造のＣＭＯＳプロセスで形成され、基準電圧発生回路を有するものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＣＭＯＳプロセスのバンドギャップ基準電圧発生回路として、例えば2007 Sympsium on VLSI Circuits Digest of Technical Papers pp.96-97 (A Trimmig-Free CMOS Bandgap-Reference Circuit with Sub-1-V-Supply Voltage Operation)がある。同文献の基準電圧発生回路を図１０に示す。同図に示された基準電圧発生回路は、差動増幅回路Ａ１とＡ２を用いて、差動増幅回路Ａ１の持つオフセット電圧が基準電圧Ｖref に与える影響を抑えるようにするものである。この構成では、バイポーラトランジスタＱ１、Ｑ３のコレクタ電流がコレクタ電位にほとんど依存しない活性化領域で動作させることで、差動増幅回路Ａ１の差動入力部におけるオフセット電圧の影響を抑えることが山来る。
【非特許文献１】2007 Sympsium on VLSI Circuits Digest of Technical Papers pp.96-97 (A Trimmig-Free CMOS Bandgap-Reference Circuit with Sub-1-V-Supply Voltage Operation)
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本願発明者においては、上記非特許文献１に示された基準電圧発生回路において、素子の微細化等に伴う素子のプロセスバラツキにより次のような問題を有することを見い出した。ＣＭＯＳプロセスを用いて低電圧・高精度の基準電圧（バンドギャップリファレンス）を実現するためには、差動（演算）増幅回路や電流ミラー回路などのペア素子におけるオフセット電圧による影響を抑えることが重要である。図１１には、本願発明者により検討された前記図１０の等価回路が示されている。差動増幅回路Ａ１を構成する差動ＭＯＳＦＥＴのペア素子等によるオフセット電圧Ｖ１に関しては、図１２に示したオフセット電圧Ｖ１と基準電圧Ｖref との特性のように改善されていることが認められる。
【０００４】
しかしながら、図１１の等価回路に示したように、図１０の基準電圧発生回路においては、前記差動増幅回路Ａ１の差動素子の他にも電流ミラー回路を構成するＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ４のようなペア素子においても、それぞれオフセット電圧Ｖ２〜Ｖ５が存在するはずである。このようなオフセット電圧Ｖ２〜Ｖ５による基準電圧Ｖref に対する影響を本願発明者によるコンピュータシミュレーションにより調べると図１２の特性Ｖ２〜Ｖ５のようになることが判明した。
【０００５】
図１２においては、上記各ＭＯＳＦＥＴＱＰ１〜ＱＰ４のしきい値電圧が目標値（０ｍＶ）に対してそれぞれ−１０ｍＶ〜＋１０ｍＶの範囲で変動したことを想定し、それぞれのオフセット電圧Ｖ２〜Ｖ５が基準電圧Ｖref に与える影響を検証したものである。図１２からは、ＭＯＳＦＥＴＱＰ１のしきい値電圧のバラツキ（オフセット電圧Ｖ２）が基準電圧Ｖref に最も大きな影響を及ぼし、次いでＭＯＳＦＥＴＱＰ２のしきい値電圧のバラツキ（Ｖ３）の影響が大きく、ＭＯＳＦＥＴＱＰ４のしきい値電圧のバラツキ（Ｖ５）の影響は軽微であることが判る。つまり、前記図１０の基準電圧発生回路においては、これら電流ミラー回路を構成するＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３のしきい値電圧のバラツキ（Ｖ２〜Ｖ４）により大きく上記基準電圧Ｖref が変動してしまうという問題を有する。
【０００６】
前記図１０に示した基準電圧発生回路においては、ＣＭＯＳプロセスで形成されるバイポーラトランジスタの電流増幅率βのプロセスバラツキに対しては何の配慮もなされていない。バイポーラトランジスタＱ１〜Ｑ３は、同文献にも示されているように３重（トリプル）ウェル構造のＮチャネルＭＯＳＦＥＴを形成する半導体領域を利用して縦型構造のＮＰＮトランジスタとされる。このトランジスタ構造は、ＮチャネルＭＯＳＦＥＴのソース，ドレインを形成するための拡散層をエミッタとし、上記ソース，ドレイン領域が形成されるＰ型ウェル領域をベース領域とし、上記Ｐ型ウェルをＰ型基板から電気的に分離するための深い深さのＮ型ウェルをコレクタ領域として利用する。
【０００７】
このため、通常のバイポーラトランジスタの製造プロセスで形成されるトランジスタに比べ、上記ＣＭＯＳプロセスで形成されるトランジスタＱ１〜Ｑ３の電流増幅率βが大きく変動する。例えば、設計値βに対して半分（β×０．５）から２倍（β×２）の範囲のような大きなバラツキを示すものと予測される。このような電流増幅率βのバラツキβ×０．５〜β×２による基準電圧Ｖref に対する影響を本願発明者によるコンピュータシミュレーションにより調べると図１３の特性β×０．５〜β×２のように基準電圧Ｖref の変動が生じることが判明した。
【０００８】
この発明の１つの目的は、素子のプロセスバラツキの影響を抑制した基準電圧発生回路を有する半導体集積回路装置を提供することある。この発明の他の目的は、ＣＭＯＳプロセスにより形成され、素子プロセスバラツキの影響を抑制し、低電圧動作に適した基準電圧発生回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される１つの実施例は、以下の通りである。半導体集積回路装置に形成される基準電圧発生回路は、第１トランジスタとそれよりも大きなエミッタ面積を持つようにされた第２トランジスタを有する。第１差動増幅回路は、上記第１トランジスタのベースとコレクタ電圧が等しくなるように上記第１トランジスタと第２トランジスタのベース電流を形成する。第１抵抗素子は、上記第２トランジスタのエミッタと基準電位との間に設けられ、上記第１トランジスタと第２トランジスタとのエミッタ電流密度に対応して発生されたシリコンバンドギャップ電圧が印加される。第３トランジスタは、コレクタとベースとが結合され、エミッタと上記基準電位との間に第２抵抗素子が設けられ、上記結合されたコレクタ，ベースと上記基準電位との間に第３抵抗素子が設けられる。第２差動増幅回路は、上記第１と第２トランジスタのコレクタの電圧を受け、それが等しくなるよう上記第１ないし第３トランジスタのコレクタ電流をそれぞれ形成する第１ないし第３ＭＯＳＦＥＴのゲート電圧を制御する。上記第１抵抗素子と第２抵抗素子は、上記第３トランジスタの結合されたコレクタ，ベースから出力される基準電圧が温度依存性を持たないような抵抗比に設定される。上記第１ないし第３ＭＯＳＦＥＴのソース側に第４ないし第６抵抗素子をそれぞれ有する。
【００１０】
本願において開示される他１つの実施例は、以下の通りである。半導体集積回路装置に形成される基準電圧発生回路は、第１トランジスタとそれよりもエミッタ面積が大きく形成された第２トランジスタとを有する。第１差動増幅回路は、上記第１トランジスタのベースとコレクタ電圧が等しくなるよう上記第１と第２トランジスタのベース電流を形成する。第１抵抗素子は、上記第２トランジスタのエミッタと基準電位との間に設けられ、上記第１トランジスタと第２トランジスタとのエミッタ電流密度に対応して発生されたシリコンバンドギャップ電圧が印加される。第３トランジスタは、コレクタとベースとが結合され、エミッタと上記基準電位との間に第２抵抗素子が設けられ、上記結合されたコレクタ，ベースと上記基準電位との間に第３抵抗素子が設けられる。第２差動増幅回路は、上記第１と第２トランジスタのコレクタの電圧を受け、それが等しくなるよう上記第１ないし第３トランジスタのコレクタ電流をそれぞれ形成する第１ないし第３ＭＯＳＦＥＴのゲート電圧を制御する。上記第２抵抗素子と第３抵抗素子は、上記第３トランジスタの結合されたコレクタ，ベースから出力される。上記第１抵抗素子と第２抵抗素子は、基準電圧が温度依存性を持たないような抵抗比に設定される。上記第１、第２トランジスタのベース電流は、上記第１差動増幅回路の出力電圧がゲートに供給された第４ＭＯＳＦＥＴのドレイン電流により形成され、上記第４ＭＯＳＦＥＴで検出された第１、第２トランジスタのベース電流に対応して、上記第３トランジスタのコレクタに供給される電流を増加させる電流ミラー回路が設けられる。
【発明の効果】
【００１１】
第１ないし第３ＭＯＳＦＥＴのソース側に設けられた第４ないし第６抵抗素子により、これら第１ないし第３ＭＯＳＦＥＴに発生するオフセット電圧の影響を抑制することができる。電流ミラー回路により、上記第１、第２トランジスタのベース電流に対応して、上記第３トランジスタのコレクタに供給される電流を増加させることにより、第３トランジスタにおける電流増幅率のバラツキの影響を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
図１には、この発明に係る基準電圧発生回路の一実施例の回路図が示されている。この実施例の基準電圧発生回路は、特に制限されないが、公知の３重ウェル構造を持つＣＭＯＳ回路が形成される半導体集積回路装置において搭載される。
【００１３】
トランジスタＱ１ないしトランジスタＱ３は、３重ウェル構造のＣＭＯＳ回路を利用して形成されるＮＰＮ型バイポーラトランジスタである。例えば前記非特許文献１と同様に、Ｐ型基板上に形成された深い深さのＮ型ウェル領域をコレクタとし、上記深い深さのＮ型ウェル領域に形成されたＰ型ウェル領域をベースとし、上記Ｐ型ウェル領域に形成されたＮ型領域をエミッタとする縦型構造とされる。
【００１４】
トランジスタＱ３のエミッタ面積を１（×１）とすると、トランジスタＱ１のエミッタ面積は、Ｎ倍（×Ｎ）のように大きく形成される。トランジスタＱ１とＱ３のベースは、共通に接続される。トランジスタＱ３のエミッタは、回路の接地電位（０Ｖ）ＶＳＳが与えられ、トランジスタＱ１のエミッタと基準電位ＶＳＳとの間に抵抗Ｒ１が設けられる。トランジスタＱ１とＱ３に流れる電流を同一とし、トランジスタＱ１とＱ３のエミッタ電流密度差に対応したバンドギャップ電圧（トランジスタＱ１とＱ３のベース，エミッタ間電圧差）が上記抵抗Ｒ１に流れるようにされる。
【００１５】
上記トランジスタＱ１とＱ３に同じ電流が流れるようにするために、差動増幅回路Ａ１、Ａ２及びＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３が設けられる。差動増幅回路Ａ１の正相入力（＋）と負相入力（−）には、トランジスタＱ３のコレクタ電圧とベース電圧が供給される。この差動増幅回路Ａ１の出力電流は、上記トランジスタＱ１とＱ３のベース電流とされる。これにより、差動増幅回路Ａ１は、上記トランジスタＱ３のコレクタとベースとが同電位となるようにトランジスタＱ１、Ｑ３のベース電流を形成する。
【００１６】
差動増幅回路Ａ２の正相入力（＋）と負相入力（−）には、トランジスタＱ１のコレクタ電圧とトランジスタＱ１のコレクタ電圧が供給される。この差動増幅回路Ａ２の出力電圧は、ＰチャネルＭＯＳＦＥＴＱＰ１ないしＱＰ３のゲートに供給される。上記ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ３のドレイン電流は、上記トランジスタＱ１とＱ３のコレクタに供給される。これにより、差動増幅回路Ａ２とＭＯＳＦＥＴＱＰ１，ＱＰ３は、上記トランジスタＱ１とＱ３のコレクタが同電位となるようにＭＯＳＦＥＴＱＰ１，ＱＰ３のゲート電圧を形成する。ＭＯＳＦＥＴＱＰ１ないしＱＰ３は、同じサイズに形成されており、上記抵抗Ｒ１には上記バンドギャップ電圧に対応した定電流が流れ、これに対応して上記差動増幅回路Ａ１, Ａ２及びＰチャネルＭＯＳＦＥＴＱＰ１ないしＱＰ３により上記トランジスタＱ１とＱ３のベース，コレクタ電圧及びコレクタ電流が等しくなるよう設定される。
【００１７】
この実施例では、特に制限されないが、回路素子数や消費電流の低減のために前記非特許文献１に示された図１０の基準電圧発生回路のＭＯＳＦＥＴＱＰ４、トランジスタＱ４が省略される。図１０の回路では、差動増幅回路Ａ１は、トランジスタＱ３と同じ構成にされ、コレクタ，ベースが接続されたトランジスタＱ４のベース電圧とトランジスタＱ１のコレクタ電圧とを受けて両者が等しくなるように動作している。このことに着目し、図１の実施例では、直接的にトランジスタＱ１のコレクタ電圧とベース電圧とを差動増幅回路Ａ１に入力することにより、両者が一致させるようトランジスタＱ１、Ｑ３のベース電流を形成するものである。
【００１８】
上記抵抗Ｒ１で形成された定電流の温度補償のために、言い換えるならば、出力される基準電圧Ｖref の温度補償のためにトランジスタＱ２、抵抗Ｒ２，Ｒ３及びＰチャネルＭＯＳＦＥＴＱＰ２が設けられる。上記トランジスタＱ２は、コレクタとベースが接続され、その接続点から基準電圧Ｖref が出力される。上記トランジスタＱ２のエミッタと基準電位ＶＳＳとの間には、上記抵抗Ｒ２が設けられる。上記トランジスタＱ２の接続されたコレクタ，ベースと基準電位ＶＳＳとの間に抵抗Ｒ３が設けられる。上記トランジスタＱ２のコレクタには、上記ＰチャネルＭＯＳＦＥＴＱＰ２のドレイン電流が供給される。上記抵抗Ｒ２とＲ３は、上記基準電圧Ｖref の温度補償のために、言い換えるならば、基準電圧Ｖref が温度依存性を持たないような抵抗比に設定される。
【００１９】
この実施例回路では、上記ＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３におけるしきい値電圧のバラツキに対応したオフセット電圧（後述する図４に示すＶ２〜Ｖ４）による基準電圧Ｖref の変動を抑制するために、ソースと電源電圧ＶＤＤとの間に抵抗Ｒ４〜Ｒ６がそれぞれ設けられる。
【００２０】
図２には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。この実施例は、前記図１と同様な構成にされたトランジスタＱ１〜Ｑ３、抵抗Ｒ１〜Ｒ３、差動増幅回路Ａ１，Ａ２及びＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３を有する基準電圧発生回路において、トランジスタＱ１〜Ｑ３における電流増幅率βのバラツキによる基準電圧Ｖref の変動を抑制するために、ＰチャネルＭＯＳＦＥＴＱＰ５，ＱＰ６及びＮチャネルＭＯＳＦＥＴＱＮ１〜ＱＮ３が設けられる。
【００２１】
上記ＰチャネルＭＯＳＦＥＴＱＰ５は、ゲートに上記差動増幅回路Ａ１の出力電圧が供給され、ソースには上記電源電圧ＶＤＤが印加され、ドレイン電流が上記トランジスタＱ１とＱ３のベースに供給される。これにより、ＭＯＳＦＥＴＱＰ５は、上記トランジスタＱ１とＱ３に流れる合成ベース電流の検出素子として動作する。ＰチャネルＭＯＳＦＥＴＱＰ６は、上記ＭＯＳＦＥＴＱＰ５と同じサイズにされ、上記ＰチャネルＭＯＳＦＥＴＱＰ５とゲート及びソースが共通接続されることにより、電流ミラー形態にされて同じ電流を流すようにされる。この電流は、基準電位ＶＳＳ側に設けられたＮチャネルＭＯＳＦＥＴＱＮ１〜ＱＮ３で構成される電流ミラー回路に入力される。
【００２２】
つまり、上記ＰチャネルＭＯＳＦＥＴＱＰ６のドレイン電流は、ダイオード接続されたＮチャネルＭＯＳＦＥＴＱＮ１のドレインに供給される。このＮチャネルＭＯＳＦＥＴＱＮ１と電流ミラー形態にされたＮチャネルＭＯＳＦＥＴＱＮ２とＱＮ３は、そのサイズがＭＯＳＦＥＴＱＮ１の１／２に設定されて、上記ＭＯＳＦＥＴＱＮ１の半分の電流を流すようにされる。上記ＭＯＳＦＥＴＱＮ２のドレインは、上記トランジスタＱ１のコレクタに接続される。上記ＭＯＳＦＥＴＱＮ３のドレインは、上記トランジスタＱ３のコレクタに接続される。
【００２３】
図３には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図２の基準電圧発生回路において、図１の実施例のようにＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３におけるしきい値電圧のバラツキに対応したオフセット電圧による基準電圧Ｖref の変動を抑制するために、ソースと電源電圧ＶＤＤとの間に抵抗Ｒ４〜Ｒ６がそれぞれ設けられる。つまり、図１の実施例と図２の実施例を組み合わせて、上記ＭＯＳＦＥＴＱＰ１〜ＱＰ３におけるプロセスバラツキによる基準電圧Ｖref に対するオフセット電圧の影響と、トランジスタＱ１〜Ｑ３における電流増幅率のプロセスバラツキの影響をそれぞれ抑制するというものである。
【００２４】
図４には、この発明を説明するための等価回路図が示されている。同図は、図１の実施例に対応した差動増幅回路における差動素子のプロセスバラツキ、電流ミラーＭＯＳＦＥＴＱＰ１〜ＱＰ３のプロセスバラツキを検証するためのオフセット電圧Ｖ１〜Ｖ４が示されている。
【００２５】
図５には、上記オフセット電圧Ｖ１〜Ｖ４による基準電圧Ｖref への影響の特性図が示されている。図５は、上記オフセット電圧Ｖ１〜Ｖ４による基準電圧Ｖref に対する影響を本願発明者によるコンピュータシミュレーションにより調べたものであり、前記図１２と同様に上記各ＭＯＳＦＥＴＱＰ１〜ＱＰ３のしきい値電圧が目標値（０ｍＶ）に対してそれぞれ−１０ｍＶ〜＋１０ｍＶの範囲で変動したことを想定し、それぞれのオフセット電圧Ｖ１〜Ｖ４が基準電圧Ｖref に与える影響を検証したものである。図５からは、基準電圧Ｖref に最も大きな影響を及ぼす前記ＭＯＳＦＥＴＱＰ１のしきい値電圧のバラツキ（オフセット電圧Ｖ２）においても大幅に抑制されることが判る。
【００２６】
このことを定量的には以下のように説明できる。例えば、図４において、ＭＯＳＦＥＴＱＰ２について説明すると、ゲート電圧をＶＧとし、オフセット電圧Ｖ３をＶＯＳとし、ソースに設けられた抵抗Ｒ５をＲのように一般化すると、ドレイン電流をＩDSとすると、次式１のように表すことができ、∂ＩDS／∂ＶOSを求めると次式２のように表すことができる。他のＭＯＳＦＥＴＱＰ１やＱＰ３についてのオフセット電圧Ｖ２，Ｖ４においても同様である。
【００２７】
【数１】
【００２８】
【数２】
【００２９】
上記式２において、∂ＩDS／∂ＶOSは、ＭＯＳＦＥＴのチャネル幅とチャネル長とのサイズ比Ｗ／Ｌ、オフセット電圧ＶOSに依存しないで抵抗Ｒに反比例する式（≒２／Ｒ）で表れるものとなる。上記ドレイン電流をＩDSは、トランジスタＱ２に供給されて基準電圧Ｖref を形成するので、式２（∂ＩDS／∂ＶOS）がオフセット電圧ＶOSに依存しないことは基準電圧Ｖref がオフセット電圧ＶOSのバラツキの影響を受なくできることを意味する。上記抵抗Ｒの抵抗値がある程度大きくなると、抵抗Ｒのバラツキの影響も小さくすることができる。この構成では、Ｗ／Ｌを小さくすることができるので低電圧動作に有利な回路となるものである。
【００３０】
ちなみに、前記図１０の回路のように抵抗が存在しない場合には、ドレイン電流ＩDSは、ド次式３のように表すことができ、∂ＩDS／∂ＶOSを求めると次式４のように表すことができる。この式４かから、電流のオフセット電圧依存性は、サイズ比Ｗ／Ｌ、オフセット電圧ＶOSに比例する。サイズ比Ｗ／Ｌを小さくすることは、変動量を小さくすることを意味するが、反面には低電圧動作を困難とするという別の弊害を生じるものである。
【００３１】
【数３】
【００３２】
【数４】
【００３３】
図６には、前記図２，図３の実施例に対応した上記トランジスタＱ１〜Ｑ３の電流増幅率βのプロセスバラツキによる基準電圧Ｖref への影響の特性図が示されている。図６は、トランジスタＱ１〜Ｑ３の電流増幅率の設計値（中心値）βに対して半分（β×０．５）から２倍（β×２）の範囲のような大きなバラツキによる基準電圧Ｖref に対する影響を本願発明者によるコンピュータシミュレーションにより調べたものである。図６からは、上記基準電圧Ｖref に対する電流増幅率βのバラツキによる変動幅が大きく抑制されることが判る。
【００３４】
このことは、定性的には次のように説明できる。図２において、トランジスタＱ１，Ｑ３に供給される電流ＩOUT には、ＭＯＳＦＥＴＱＰ５によりトランジスタＱ１，Ｑ３のベース電流ＩB1，ＩB3を検知し、それをＭＯＳＦＥＴＱＰ６−ＱＮ１−ＱＮ２，ＱＮ３を経由して加算される。したがって、トランジスタＱ２のコレクタから供給される電流ＩOUT は、上記トランジスタＱ１のコレクタ電流ＩC1とベース電流ＩB1に対応したものとなる。したがって、トランジスタＱ２のコレクタ電流ＩC2は上記トランジスタＱ１のコレクタ電流ＩC1に等しく、トランジスタＱ２のベース電流ＩB2は、上記トランジスタＱ１のベース電流ＩB1に等しくできる。これらトランジスタＱ１，Ｑ２の電流増幅率βにプロセスバラツキが生じるということは、上記のようにコレクタ側の電流が一定にされるからベース電流ＩB1やＩB2が変化させられるものとなるが、上記の回路ではトランジスタＱ１とＱ２に流れるコレタク電流及びベース電流が電流増幅率βのバラツキに関係なく同じ条件となり、電流増幅率βがばらついた場合のトランジスタＱ２のコレクタ電流の変化量を抑えることができるので、基準電圧Ｖref の変動を抑えることが出来る。
【００３５】
このことは、定量的には次のように説明できる。例えば、図２において、ＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３のドレイン電流をＩOUT とし、トランジスタＱ１のコレクタ電流をＩC1とし、ベース電流をＩB1とし、トランジスタＱ２のコレクタ電流をＩC2とし、ベース電流をＩB2とし、ベース，エミッタ間電圧をＶBEとし、抵抗Ｒ１をＲ1 とし、抵抗Ｒ２をＲ2 とし、抵抗Ｒ３をＲ3 とすると、ドレイン電流ＩOUT は、次式５のように表すことができ、基準電圧基準電圧Ｖref は、次式６のように表すことができる。
【００３６】
【数５】
【００３７】
【数６】
【００３８】
式６において、基準電圧Ｖref は、電流増幅率βに依存せず、抵抗比Ｒ2 ／Ｒ1 によりＶBEの温度依存性をキャンセルさせることができる。
【００３９】
ちなみに、図１０の基準電圧発生回路においては、ＰチャネルＭＯＳＦＥＴＱＰ２からトランジスタＱ２に供給される電流ＩOUT は、次式７にように表すことができ、基準電圧Ｖref は次式８のように表すことができる。上記式７及び式８において、いずれも電流増幅率βに依存するものであることが判る。
【００４０】
定性的に説明すると、トランジスタＱ１は、差動増幅回路Ａ１からベース電流ＩB1が供給されるので、コレクタ電流ＩC1がそのままＰチャネルＭＯＳＦＥＴＱＰ２を通して電流ＩOUT としてトランジスタＱ２のコレクタ側に供給される。しかしながら、トランジスタＱ２においては、コレクタとベースが接続されており、上記ＰチャネルＭＯＳＦＥＴＱＰ２から供給される電流ＩOUT は、トランジスタＱ２のコレクタ電流ＩC2とベース電流ＩB2のように分配されて流れるものとなる。上記電流ＩC2とＩB2の分配比は、電流増幅率βにより決定されてコレクタ電流ＩC2が変動することの結果、前記のように基準電圧Ｖref が変動するものとなる。
【００４１】
【数７】
【００４２】
【数８】
【００４３】
図７には、この発明の説明図が示されている。図７は、前記図１０と図１の基準電圧発生回路におけるＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３のプロセスバラツキで発生するオフセット電圧によるワースト変動量を比較したものであり、図７のＡは、前記図１０の基準電圧発生回路におけるワースト変動量を示し、基準電圧Ｖref の変動量が約１２０ｍＶにもなってしまう。これに対して図７のＢは、前記図１の基準電圧回路におけるワースト変動量を示し、基準電圧Ｖref の変動量が２０ｍＶ以下に抑制され、前記図１０の回路に比べて８５％もの改善ができる。
【００４４】
図８には、この発明の他の説明図が示されている。図８は、前記図１０と図１の基準電圧発生回路における前記トランジスタＱ１〜Ｑ３の電流増幅率βのバラツキによるワースト変動量を比較したものであり、図８のＡは、前記図１０の基準電圧発生回路におけるワースト変動量を示し、基準電圧Ｖref の変動量が約７５ｍＶにもなってしまう。これに対して図８のＢは、前記図２の基準電圧回路におけるワースト変動量を示し、基準電圧Ｖref の変動量が３ｍＶ程度に抑制され、前記図１０の回路に比べて約９７％もの改善ができる。
【００４５】
図３の実施例回路では、上記ＭＯＳＦＥＴＱＰ１〜ＱＰ３のオフセット電圧と、トランジスタＱ１〜Ｑ３の電流増幅率βのバラツキが上記のように共に改善される。つまり、図１０の回路では、ＭＯＳＦＥＴＱＰ１〜ＱＰ３のオフセット電圧のバラツキにより１２０ｍＶ、電流増幅率βのバラツキにより７０ｍＶもそれぞれ変動するので、両方で１９０ｍＶもの基準電圧Ｖref の変動を考慮しなければならない。これに対して、図３の実施例回路では、両方でも２０ｍＶ程度にしかならないので、素子のプロセスバラツキの影響を大幅に抑制した基準電圧発生回路を得ることができる。
【００４６】
図９には、このこの発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図３の実施例回路の変形例であり、トランジスタＱ１、Ｑ３のベース電流を検知するＰチャネルＭＯＳＦＥＴＱＰ５と電流ミラー形態にされるＰチャネルＭＯＳＦＥＴＱＰ６のドレイン電流を直接にトランジスタＱ２のコレクタ，ベース接続点に供給するものである。ＰチャネルＭＯＳＦＥＴＱＰ５は、トランジスタＱ１とＱ３の２個のトランジスタのベース電流を流すので、ＰチャネルＭＯＳＦＥＴＱＰ６のサイズをＭＯＳＦＥＴＱＰ５のサイズに比べて１／２にすることにより、前記図３の実施例と同様にトランジスタＱ２のコレクタとベース接続点に、上記トランジスタＱ１のコレクタ電流ＩC1とベース電流ＩB1を供給することができる。これにより、前記図３の実施例と同様にトランジスタＱ２のコレクタ電流ＩC2は上記トランジスタＱ１のコレクタ電流ＩC1に等しく、トランジスタＱ２のベース電流ＩB2は、上記トランジスタＱ１のベース電流ＩB1に等しくできる。
【００４７】
この実施例では、ＰチャネルＭＯＳＦＥＴＱＰ５，ＱＰ６が前記ＭＯＳＦＥＴＱＰ１〜ＱＰ３と同様な回路構成とされることから、ＰチャネルＭＯＳＦＥＴＱＰ５，ＱＰ６におけるオフセット電圧が基準電圧Ｖref に影響を及ぼすものと考えられる。したがって、これを抑制するためにＰチャネルＭＯＳＦＥＴＱＰ５，ＱＰ６のソース側にも前記ＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３のソース側に設けられた抵抗Ｒ４〜Ｒ６と同様な抵抗Ｒ７とＲ８が設けられる。この実施例は、前記図３の実施例と比較して電流パスが減り、低消費電力化、小面積化につながる。
【００４８】
上記基準電圧発生回路を形成される半導体集積回路装置は、ＣＭＯＳ回路で構成されるものが好適である。この場合、素子のプロセスバラツキに影響されない回路とすることができることから、ＳＯＣ搭載メモリやマイクロプロセッサに有効なものとなる。これらの半導体集積回路装置は、低電圧化のニーズが高く、しかも高精度な基準電圧が必要であるからである。また、プロセスにより異なるβに対応した再設計が不要になることから、ハードウェアＩＰ（Intellectual Propety) コアに利用して有効な技術となる。更に、プロセッサ等トリミングすることが難しい製品では、ＭＯＳＦＥＴのしきい値電圧や電流増幅率βのバラツキによる基準電圧の変動量が小さいので、トリミング回路を準備しておく必要が無いことから有効である。
【００４９】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、トランジスタＱ１〜Ｑ３は、前記のような３重ウェル構造のＣＭＯＳプロセスで形成される半導体領域で構成されるものの他、ラテラル構造のバイポーラトランジスタを用いるもの等種々の変形を採ることができる。負電圧を電源電圧とした場合には、トランジスタやＭＯＳＦＥＴの導電型を逆にすればよい。上記抵抗Ｒ４〜Ｒ８等は、前記のように比較的高い抵抗値にされる必要があるので、ポリシリコン抵抗等を利用することができる。
【産業上の利用可能性】
【００５０】
この発明は、ＭＯＳＦＥＴで構成される半導体集積回路装置に搭載される基準電圧発生回路として広く利用でき、低電圧化のニーズが高く、しかも高精度な基準電圧を必要とするＳＯＣ搭載メモリやマイクロプロセッサ、ハードウェアＩＰコア製品、トリミングすることが難しい各種半導体集積回路装置等に利用して有効なものとなる。
【図面の簡単な説明】
【００５１】
【図１】この発明に係る基準電圧発生回路の一実施例の回路図である。
【図２】この発明に係る基準電圧発生回路の他の一実施例の回路図である。
【図３】この発明に係る基準電圧発生回路の更に他の一実施例の回路図である。
【図４】この発明を説明するための等価回路図である。
【図５】図１のＭＯＳＦＥＴのオフセット電圧のバラツキによる基準電圧への影響を示した特性図である。
【図６】図２のトランジスタの電流増幅率のバラツキによる基準電圧への影響を示した特性図である。
【図７】この発明の説明図である。
【図８】この発明の他の説明図である。
【図９】このこの発明に係る基準電圧発生回路の更に他の一実施例の回路図である。
【図１０】従来の基準電圧発生回路の回路図である。
【図１１】本願発明者により検討された図１０の等価回路である。
【図１２】図１０のＭＯＳＦＥＴのオフセット電圧のバラツキによる基準電圧への影響を示した特性図である。
【図１３】図１０のトランジスタの電流増幅率のバラツキによる基準電圧への影響を示した特性図である。
【符号の説明】
【００５２】
Ａ１，Ａ２…差動増幅回路、Ｑ１〜Ｑ４…トランジスタ、ＱＰ１〜ＱＰ６…ＰチャネルＭＯＳＦＥＴ、ＱＮ１〜ＱＮ３…ＮチャネルＭＯＳＦＥＴ、Ｒ１〜Ｒ８…抵抗、
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、例えば三重ウェル構造のＣＭＯＳプロセスで形成され、基準電圧発生回路を有するものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＣＭＯＳプロセスのバンドギャップ基準電圧発生回路として、例えば2007 Sympsium on VLSI Circuits Digest of Technical Papers pp.96-97 (A Trimmig-Free CMOS Bandgap-Reference Circuit with Sub-1-V-Supply Voltage Operation)がある。同文献の基準電圧発生回路を図１０に示す。同図に示された基準電圧発生回路は、差動増幅回路Ａ１とＡ２を用いて、差動増幅回路Ａ１の持つオフセット電圧が基準電圧Ｖref に与える影響を抑えるようにするものである。この構成では、バイポーラトランジスタＱ１、Ｑ３のコレクタ電流がコレクタ電位にほとんど依存しない活性化領域で動作させることで、差動増幅回路Ａ１の差動入力部におけるオフセット電圧の影響を抑えることが山来る。
【非特許文献１】2007 Sympsium on VLSI Circuits Digest of Technical Papers pp.96-97 (A Trimmig-Free CMOS Bandgap-Reference Circuit with Sub-1-V-Supply Voltage Operation)
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本願発明者においては、上記非特許文献１に示された基準電圧発生回路において、素子の微細化等に伴う素子のプロセスバラツキにより次のような問題を有することを見い出した。ＣＭＯＳプロセスを用いて低電圧・高精度の基準電圧（バンドギャップリファレンス）を実現するためには、差動（演算）増幅回路や電流ミラー回路などのペア素子におけるオフセット電圧による影響を抑えることが重要である。図１１には、本願発明者により検討された前記図１０の等価回路が示されている。差動増幅回路Ａ１を構成する差動ＭＯＳＦＥＴのペア素子等によるオフセット電圧Ｖ１に関しては、図１２に示したオフセット電圧Ｖ１と基準電圧Ｖref との特性のように改善されていることが認められる。
【０００４】
しかしながら、図１１の等価回路に示したように、図１０の基準電圧発生回路においては、前記差動増幅回路Ａ１の差動素子の他にも電流ミラー回路を構成するＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ４のようなペア素子においても、それぞれオフセット電圧Ｖ２〜Ｖ５が存在するはずである。このようなオフセット電圧Ｖ２〜Ｖ５による基準電圧Ｖref に対する影響を本願発明者によるコンピュータシミュレーションにより調べると図１２の特性Ｖ２〜Ｖ５のようになることが判明した。
【０００５】
図１２においては、上記各ＭＯＳＦＥＴＱＰ１〜ＱＰ４のしきい値電圧が目標値（０ｍＶ）に対してそれぞれ−１０ｍＶ〜＋１０ｍＶの範囲で変動したことを想定し、それぞれのオフセット電圧Ｖ２〜Ｖ５が基準電圧Ｖref に与える影響を検証したものである。図１２からは、ＭＯＳＦＥＴＱＰ１のしきい値電圧のバラツキ（オフセット電圧Ｖ２）が基準電圧Ｖref に最も大きな影響を及ぼし、次いでＭＯＳＦＥＴＱＰ２のしきい値電圧のバラツキ（Ｖ３）の影響が大きく、ＭＯＳＦＥＴＱＰ４のしきい値電圧のバラツキ（Ｖ５）の影響は軽微であることが判る。つまり、前記図１０の基準電圧発生回路においては、これら電流ミラー回路を構成するＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３のしきい値電圧のバラツキ（Ｖ２〜Ｖ４）により大きく上記基準電圧Ｖref が変動してしまうという問題を有する。
【０００６】
前記図１０に示した基準電圧発生回路においては、ＣＭＯＳプロセスで形成されるバイポーラトランジスタの電流増幅率βのプロセスバラツキに対しては何の配慮もなされていない。バイポーラトランジスタＱ１〜Ｑ３は、同文献にも示されているように３重（トリプル）ウェル構造のＮチャネルＭＯＳＦＥＴを形成する半導体領域を利用して縦型構造のＮＰＮトランジスタとされる。このトランジスタ構造は、ＮチャネルＭＯＳＦＥＴのソース，ドレインを形成するための拡散層をエミッタとし、上記ソース，ドレイン領域が形成されるＰ型ウェル領域をベース領域とし、上記Ｐ型ウェルをＰ型基板から電気的に分離するための深い深さのＮ型ウェルをコレクタ領域として利用する。
【０００７】
このため、通常のバイポーラトランジスタの製造プロセスで形成されるトランジスタに比べ、上記ＣＭＯＳプロセスで形成されるトランジスタＱ１〜Ｑ３の電流増幅率βが大きく変動する。例えば、設計値βに対して半分（β×０．５）から２倍（β×２）の範囲のような大きなバラツキを示すものと予測される。このような電流増幅率βのバラツキβ×０．５〜β×２による基準電圧Ｖref に対する影響を本願発明者によるコンピュータシミュレーションにより調べると図１３の特性β×０．５〜β×２のように基準電圧Ｖref の変動が生じることが判明した。
【０００８】
この発明の１つの目的は、素子のプロセスバラツキの影響を抑制した基準電圧発生回路を有する半導体集積回路装置を提供することある。この発明の他の目的は、ＣＭＯＳプロセスにより形成され、素子プロセスバラツキの影響を抑制し、低電圧動作に適した基準電圧発生回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される１つの実施例は、以下の通りである。半導体集積回路装置に形成される基準電圧発生回路は、第１トランジスタとそれよりも大きなエミッタ面積を持つようにされた第２トランジスタを有する。第１差動増幅回路は、上記第１トランジスタのベースとコレクタ電圧が等しくなるように上記第１トランジスタと第２トランジスタのベース電流を形成する。第１抵抗素子は、上記第２トランジスタのエミッタと基準電位との間に設けられ、上記第１トランジスタと第２トランジスタとのエミッタ電流密度に対応して発生されたシリコンバンドギャップ電圧が印加される。第３トランジスタは、コレクタとベースとが結合され、エミッタと上記基準電位との間に第２抵抗素子が設けられ、上記結合されたコレクタ，ベースと上記基準電位との間に第３抵抗素子が設けられる。第２差動増幅回路は、上記第１と第２トランジスタのコレクタの電圧を受け、それが等しくなるよう上記第１ないし第３トランジスタのコレクタ電流をそれぞれ形成する第１ないし第３ＭＯＳＦＥＴのゲート電圧を制御する。上記第１抵抗素子と第２抵抗素子は、上記第３トランジスタの結合されたコレクタ，ベースから出力される基準電圧が温度依存性を持たないような抵抗比に設定される。上記第１ないし第３ＭＯＳＦＥＴのソース側に第４ないし第６抵抗素子をそれぞれ有する。
【００１０】
本願において開示される他１つの実施例は、以下の通りである。半導体集積回路装置に形成される基準電圧発生回路は、第１トランジスタとそれよりもエミッタ面積が大きく形成された第２トランジスタとを有する。第１差動増幅回路は、上記第１トランジスタのベースとコレクタ電圧が等しくなるよう上記第１と第２トランジスタのベース電流を形成する。第１抵抗素子は、上記第２トランジスタのエミッタと基準電位との間に設けられ、上記第１トランジスタと第２トランジスタとのエミッタ電流密度に対応して発生されたシリコンバンドギャップ電圧が印加される。第３トランジスタは、コレクタとベースとが結合され、エミッタと上記基準電位との間に第２抵抗素子が設けられ、上記結合されたコレクタ，ベースと上記基準電位との間に第３抵抗素子が設けられる。第２差動増幅回路は、上記第１と第２トランジスタのコレクタの電圧を受け、それが等しくなるよう上記第１ないし第３トランジスタのコレクタ電流をそれぞれ形成する第１ないし第３ＭＯＳＦＥＴのゲート電圧を制御する。上記第２抵抗素子と第３抵抗素子は、上記第３トランジスタの結合されたコレクタ，ベースから出力される。上記第１抵抗素子と第２抵抗素子は、基準電圧が温度依存性を持たないような抵抗比に設定される。上記第１、第２トランジスタのベース電流は、上記第１差動増幅回路の出力電圧がゲートに供給された第４ＭＯＳＦＥＴのドレイン電流により形成され、上記第４ＭＯＳＦＥＴで検出された第１、第２トランジスタのベース電流に対応して、上記第３トランジスタのコレクタに供給される電流を増加させる電流ミラー回路が設けられる。
【発明の効果】
【００１１】
第１ないし第３ＭＯＳＦＥＴのソース側に設けられた第４ないし第６抵抗素子により、これら第１ないし第３ＭＯＳＦＥＴに発生するオフセット電圧の影響を抑制することができる。電流ミラー回路により、上記第１、第２トランジスタのベース電流に対応して、上記第３トランジスタのコレクタに供給される電流を増加させることにより、第３トランジスタにおける電流増幅率のバラツキの影響を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
図１には、この発明に係る基準電圧発生回路の一実施例の回路図が示されている。この実施例の基準電圧発生回路は、特に制限されないが、公知の３重ウェル構造を持つＣＭＯＳ回路が形成される半導体集積回路装置において搭載される。
【００１３】
トランジスタＱ１ないしトランジスタＱ３は、３重ウェル構造のＣＭＯＳ回路を利用して形成されるＮＰＮ型バイポーラトランジスタである。例えば前記非特許文献１と同様に、Ｐ型基板上に形成された深い深さのＮ型ウェル領域をコレクタとし、上記深い深さのＮ型ウェル領域に形成されたＰ型ウェル領域をベースとし、上記Ｐ型ウェル領域に形成されたＮ型領域をエミッタとする縦型構造とされる。
【００１４】
トランジスタＱ３のエミッタ面積を１（×１）とすると、トランジスタＱ１のエミッタ面積は、Ｎ倍（×Ｎ）のように大きく形成される。トランジスタＱ１とＱ３のベースは、共通に接続される。トランジスタＱ３のエミッタは、回路の接地電位（０Ｖ）ＶＳＳが与えられ、トランジスタＱ１のエミッタと基準電位ＶＳＳとの間に抵抗Ｒ１が設けられる。トランジスタＱ１とＱ３に流れる電流を同一とし、トランジスタＱ１とＱ３のエミッタ電流密度差に対応したバンドギャップ電圧（トランジスタＱ１とＱ３のベース，エミッタ間電圧差）が上記抵抗Ｒ１に流れるようにされる。
【００１５】
上記トランジスタＱ１とＱ３に同じ電流が流れるようにするために、差動増幅回路Ａ１、Ａ２及びＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３が設けられる。差動増幅回路Ａ１の正相入力（＋）と負相入力（−）には、トランジスタＱ３のコレクタ電圧とベース電圧が供給される。この差動増幅回路Ａ１の出力電流は、上記トランジスタＱ１とＱ３のベース電流とされる。これにより、差動増幅回路Ａ１は、上記トランジスタＱ３のコレクタとベースとが同電位となるようにトランジスタＱ１、Ｑ３のベース電流を形成する。
【００１６】
差動増幅回路Ａ２の正相入力（＋）と負相入力（−）には、トランジスタＱ１のコレクタ電圧とトランジスタＱ１のコレクタ電圧が供給される。この差動増幅回路Ａ２の出力電圧は、ＰチャネルＭＯＳＦＥＴＱＰ１ないしＱＰ３のゲートに供給される。上記ＰチャネルＭＯＳＦＥＴＱＰ１とＱＰ３のドレイン電流は、上記トランジスタＱ１とＱ３のコレクタに供給される。これにより、差動増幅回路Ａ２とＭＯＳＦＥＴＱＰ１，ＱＰ３は、上記トランジスタＱ１とＱ３のコレクタが同電位となるようにＭＯＳＦＥＴＱＰ１，ＱＰ３のゲート電圧を形成する。ＭＯＳＦＥＴＱＰ１ないしＱＰ３は、同じサイズに形成されており、上記抵抗Ｒ１には上記バンドギャップ電圧に対応した定電流が流れ、これに対応して上記差動増幅回路Ａ１, Ａ２及びＰチャネルＭＯＳＦＥＴＱＰ１ないしＱＰ３により上記トランジスタＱ１とＱ３のベース，コレクタ電圧及びコレクタ電流が等しくなるよう設定される。
【００１７】
この実施例では、特に制限されないが、回路素子数や消費電流の低減のために前記非特許文献１に示された図１０の基準電圧発生回路のＭＯＳＦＥＴＱＰ４、トランジスタＱ４が省略される。図１０の回路では、差動増幅回路Ａ１は、トランジスタＱ３と同じ構成にされ、コレクタ，ベースが接続されたトランジスタＱ４のベース電圧とトランジスタＱ１のコレクタ電圧とを受けて両者が等しくなるように動作している。このことに着目し、図１の実施例では、直接的にトランジスタＱ１のコレクタ電圧とベース電圧とを差動増幅回路Ａ１に入力することにより、両者が一致させるようトランジスタＱ１、Ｑ３のベース電流を形成するものである。
【００１８】
上記抵抗Ｒ１で形成された定電流の温度補償のために、言い換えるならば、出力される基準電圧Ｖref の温度補償のためにトランジスタＱ２、抵抗Ｒ２，Ｒ３及びＰチャネルＭＯＳＦＥＴＱＰ２が設けられる。上記トランジスタＱ２は、コレクタとベースが接続され、その接続点から基準電圧Ｖref が出力される。上記トランジスタＱ２のエミッタと基準電位ＶＳＳとの間には、上記抵抗Ｒ２が設けられる。上記トランジスタＱ２の接続されたコレクタ，ベースと基準電位ＶＳＳとの間に抵抗Ｒ３が設けられる。上記トランジスタＱ２のコレクタには、上記ＰチャネルＭＯＳＦＥＴＱＰ２のドレイン電流が供給される。上記抵抗Ｒ２とＲ３は、上記基準電圧Ｖref の温度補償のために、言い換えるならば、基準電圧Ｖref が温度依存性を持たないような抵抗比に設定される。
【００１９】
この実施例回路では、上記ＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３におけるしきい値電圧のバラツキに対応したオフセット電圧（後述する図４に示すＶ２〜Ｖ４）による基準電圧Ｖref の変動を抑制するために、ソースと電源電圧ＶＤＤとの間に抵抗Ｒ４〜Ｒ６がそれぞれ設けられる。
【００２０】
図２には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。この実施例は、前記図１と同様な構成にされたトランジスタＱ１〜Ｑ３、抵抗Ｒ１〜Ｒ３、差動増幅回路Ａ１，Ａ２及びＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３を有する基準電圧発生回路において、トランジスタＱ１〜Ｑ３における電流増幅率βのバラツキによる基準電圧Ｖref の変動を抑制するために、ＰチャネルＭＯＳＦＥＴＱＰ５，ＱＰ６及びＮチャネルＭＯＳＦＥＴＱＮ１〜ＱＮ３が設けられる。
【００２１】
上記ＰチャネルＭＯＳＦＥＴＱＰ５は、ゲートに上記差動増幅回路Ａ１の出力電圧が供給され、ソースには上記電源電圧ＶＤＤが印加され、ドレイン電流が上記トランジスタＱ１とＱ３のベースに供給される。これにより、ＭＯＳＦＥＴＱＰ５は、上記トランジスタＱ１とＱ３に流れる合成ベース電流の検出素子として動作する。ＰチャネルＭＯＳＦＥＴＱＰ６は、上記ＭＯＳＦＥＴＱＰ５と同じサイズにされ、上記ＰチャネルＭＯＳＦＥＴＱＰ５とゲート及びソースが共通接続されることにより、電流ミラー形態にされて同じ電流を流すようにされる。この電流は、基準電位ＶＳＳ側に設けられたＮチャネルＭＯＳＦＥＴＱＮ１〜ＱＮ３で構成される電流ミラー回路に入力される。
【００２２】
つまり、上記ＰチャネルＭＯＳＦＥＴＱＰ６のドレイン電流は、ダイオード接続されたＮチャネルＭＯＳＦＥＴＱＮ１のドレインに供給される。このＮチャネルＭＯＳＦＥＴＱＮ１と電流ミラー形態にされたＮチャネルＭＯＳＦＥＴＱＮ２とＱＮ３は、そのサイズがＭＯＳＦＥＴＱＮ１の１／２に設定されて、上記ＭＯＳＦＥＴＱＮ１の半分の電流を流すようにされる。上記ＭＯＳＦＥＴＱＮ２のドレインは、上記トランジスタＱ１のコレクタに接続される。上記ＭＯＳＦＥＴＱＮ３のドレインは、上記トランジスタＱ３のコレクタに接続される。
【００２３】
図３には、この発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図２の基準電圧発生回路において、図１の実施例のようにＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３におけるしきい値電圧のバラツキに対応したオフセット電圧による基準電圧Ｖref の変動を抑制するために、ソースと電源電圧ＶＤＤとの間に抵抗Ｒ４〜Ｒ６がそれぞれ設けられる。つまり、図１の実施例と図２の実施例を組み合わせて、上記ＭＯＳＦＥＴＱＰ１〜ＱＰ３におけるプロセスバラツキによる基準電圧Ｖref に対するオフセット電圧の影響と、トランジスタＱ１〜Ｑ３における電流増幅率のプロセスバラツキの影響をそれぞれ抑制するというものである。
【００２４】
図４には、この発明を説明するための等価回路図が示されている。同図は、図１の実施例に対応した差動増幅回路における差動素子のプロセスバラツキ、電流ミラーＭＯＳＦＥＴＱＰ１〜ＱＰ３のプロセスバラツキを検証するためのオフセット電圧Ｖ１〜Ｖ４が示されている。
【００２５】
図５には、上記オフセット電圧Ｖ１〜Ｖ４による基準電圧Ｖref への影響の特性図が示されている。図５は、上記オフセット電圧Ｖ１〜Ｖ４による基準電圧Ｖref に対する影響を本願発明者によるコンピュータシミュレーションにより調べたものであり、前記図１２と同様に上記各ＭＯＳＦＥＴＱＰ１〜ＱＰ３のしきい値電圧が目標値（０ｍＶ）に対してそれぞれ−１０ｍＶ〜＋１０ｍＶの範囲で変動したことを想定し、それぞれのオフセット電圧Ｖ１〜Ｖ４が基準電圧Ｖref に与える影響を検証したものである。図５からは、基準電圧Ｖref に最も大きな影響を及ぼす前記ＭＯＳＦＥＴＱＰ１のしきい値電圧のバラツキ（オフセット電圧Ｖ２）においても大幅に抑制されることが判る。
【００２６】
このことを定量的には以下のように説明できる。例えば、図４において、ＭＯＳＦＥＴＱＰ２について説明すると、ゲート電圧をＶＧとし、オフセット電圧Ｖ３をＶＯＳとし、ソースに設けられた抵抗Ｒ５をＲのように一般化すると、ドレイン電流をＩDSとすると、次式１のように表すことができ、∂ＩDS／∂ＶOSを求めると次式２のように表すことができる。他のＭＯＳＦＥＴＱＰ１やＱＰ３についてのオフセット電圧Ｖ２，Ｖ４においても同様である。
【００２７】
【数１】
【００２８】
【数２】
【００２９】
上記式２において、∂ＩDS／∂ＶOSは、ＭＯＳＦＥＴのチャネル幅とチャネル長とのサイズ比Ｗ／Ｌ、オフセット電圧ＶOSに依存しないで抵抗Ｒに反比例する式（≒２／Ｒ）で表れるものとなる。上記ドレイン電流をＩDSは、トランジスタＱ２に供給されて基準電圧Ｖref を形成するので、式２（∂ＩDS／∂ＶOS）がオフセット電圧ＶOSに依存しないことは基準電圧Ｖref がオフセット電圧ＶOSのバラツキの影響を受なくできることを意味する。上記抵抗Ｒの抵抗値がある程度大きくなると、抵抗Ｒのバラツキの影響も小さくすることができる。この構成では、Ｗ／Ｌを小さくすることができるので低電圧動作に有利な回路となるものである。
【００３０】
ちなみに、前記図１０の回路のように抵抗が存在しない場合には、ドレイン電流ＩDSは、ド次式３のように表すことができ、∂ＩDS／∂ＶOSを求めると次式４のように表すことができる。この式４かから、電流のオフセット電圧依存性は、サイズ比Ｗ／Ｌ、オフセット電圧ＶOSに比例する。サイズ比Ｗ／Ｌを小さくすることは、変動量を小さくすることを意味するが、反面には低電圧動作を困難とするという別の弊害を生じるものである。
【００３１】
【数３】
【００３２】
【数４】
【００３３】
図６には、前記図２，図３の実施例に対応した上記トランジスタＱ１〜Ｑ３の電流増幅率βのプロセスバラツキによる基準電圧Ｖref への影響の特性図が示されている。図６は、トランジスタＱ１〜Ｑ３の電流増幅率の設計値（中心値）βに対して半分（β×０．５）から２倍（β×２）の範囲のような大きなバラツキによる基準電圧Ｖref に対する影響を本願発明者によるコンピュータシミュレーションにより調べたものである。図６からは、上記基準電圧Ｖref に対する電流増幅率βのバラツキによる変動幅が大きく抑制されることが判る。
【００３４】
このことは、定性的には次のように説明できる。図２において、トランジスタＱ１，Ｑ３に供給される電流ＩOUT には、ＭＯＳＦＥＴＱＰ５によりトランジスタＱ１，Ｑ３のベース電流ＩB1，ＩB3を検知し、それをＭＯＳＦＥＴＱＰ６−ＱＮ１−ＱＮ２，ＱＮ３を経由して加算される。したがって、トランジスタＱ２のコレクタから供給される電流ＩOUT は、上記トランジスタＱ１のコレクタ電流ＩC1とベース電流ＩB1に対応したものとなる。したがって、トランジスタＱ２のコレクタ電流ＩC2は上記トランジスタＱ１のコレクタ電流ＩC1に等しく、トランジスタＱ２のベース電流ＩB2は、上記トランジスタＱ１のベース電流ＩB1に等しくできる。これらトランジスタＱ１，Ｑ２の電流増幅率βにプロセスバラツキが生じるということは、上記のようにコレクタ側の電流が一定にされるからベース電流ＩB1やＩB2が変化させられるものとなるが、上記の回路ではトランジスタＱ１とＱ２に流れるコレタク電流及びベース電流が電流増幅率βのバラツキに関係なく同じ条件となり、電流増幅率βがばらついた場合のトランジスタＱ２のコレクタ電流の変化量を抑えることができるので、基準電圧Ｖref の変動を抑えることが出来る。
【００３５】
このことは、定量的には次のように説明できる。例えば、図２において、ＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３のドレイン電流をＩOUT とし、トランジスタＱ１のコレクタ電流をＩC1とし、ベース電流をＩB1とし、トランジスタＱ２のコレクタ電流をＩC2とし、ベース電流をＩB2とし、ベース，エミッタ間電圧をＶBEとし、抵抗Ｒ１をＲ1 とし、抵抗Ｒ２をＲ2 とし、抵抗Ｒ３をＲ3 とすると、ドレイン電流ＩOUT は、次式５のように表すことができ、基準電圧基準電圧Ｖref は、次式６のように表すことができる。
【００３６】
【数５】
【００３７】
【数６】
【００３８】
式６において、基準電圧Ｖref は、電流増幅率βに依存せず、抵抗比Ｒ2 ／Ｒ1 によりＶBEの温度依存性をキャンセルさせることができる。
【００３９】
ちなみに、図１０の基準電圧発生回路においては、ＰチャネルＭＯＳＦＥＴＱＰ２からトランジスタＱ２に供給される電流ＩOUT は、次式７にように表すことができ、基準電圧Ｖref は次式８のように表すことができる。上記式７及び式８において、いずれも電流増幅率βに依存するものであることが判る。
【００４０】
定性的に説明すると、トランジスタＱ１は、差動増幅回路Ａ１からベース電流ＩB1が供給されるので、コレクタ電流ＩC1がそのままＰチャネルＭＯＳＦＥＴＱＰ２を通して電流ＩOUT としてトランジスタＱ２のコレクタ側に供給される。しかしながら、トランジスタＱ２においては、コレクタとベースが接続されており、上記ＰチャネルＭＯＳＦＥＴＱＰ２から供給される電流ＩOUT は、トランジスタＱ２のコレクタ電流ＩC2とベース電流ＩB2のように分配されて流れるものとなる。上記電流ＩC2とＩB2の分配比は、電流増幅率βにより決定されてコレクタ電流ＩC2が変動することの結果、前記のように基準電圧Ｖref が変動するものとなる。
【００４１】
【数７】
【００４２】
【数８】
【００４３】
図７には、この発明の説明図が示されている。図７は、前記図１０と図１の基準電圧発生回路におけるＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３のプロセスバラツキで発生するオフセット電圧によるワースト変動量を比較したものであり、図７のＡは、前記図１０の基準電圧発生回路におけるワースト変動量を示し、基準電圧Ｖref の変動量が約１２０ｍＶにもなってしまう。これに対して図７のＢは、前記図１の基準電圧回路におけるワースト変動量を示し、基準電圧Ｖref の変動量が２０ｍＶ以下に抑制され、前記図１０の回路に比べて８５％もの改善ができる。
【００４４】
図８には、この発明の他の説明図が示されている。図８は、前記図１０と図１の基準電圧発生回路における前記トランジスタＱ１〜Ｑ３の電流増幅率βのバラツキによるワースト変動量を比較したものであり、図８のＡは、前記図１０の基準電圧発生回路におけるワースト変動量を示し、基準電圧Ｖref の変動量が約７５ｍＶにもなってしまう。これに対して図８のＢは、前記図２の基準電圧回路におけるワースト変動量を示し、基準電圧Ｖref の変動量が３ｍＶ程度に抑制され、前記図１０の回路に比べて約９７％もの改善ができる。
【００４５】
図３の実施例回路では、上記ＭＯＳＦＥＴＱＰ１〜ＱＰ３のオフセット電圧と、トランジスタＱ１〜Ｑ３の電流増幅率βのバラツキが上記のように共に改善される。つまり、図１０の回路では、ＭＯＳＦＥＴＱＰ１〜ＱＰ３のオフセット電圧のバラツキにより１２０ｍＶ、電流増幅率βのバラツキにより７０ｍＶもそれぞれ変動するので、両方で１９０ｍＶもの基準電圧Ｖref の変動を考慮しなければならない。これに対して、図３の実施例回路では、両方でも２０ｍＶ程度にしかならないので、素子のプロセスバラツキの影響を大幅に抑制した基準電圧発生回路を得ることができる。
【００４６】
図９には、このこの発明に係る基準電圧発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図３の実施例回路の変形例であり、トランジスタＱ１、Ｑ３のベース電流を検知するＰチャネルＭＯＳＦＥＴＱＰ５と電流ミラー形態にされるＰチャネルＭＯＳＦＥＴＱＰ６のドレイン電流を直接にトランジスタＱ２のコレクタ，ベース接続点に供給するものである。ＰチャネルＭＯＳＦＥＴＱＰ５は、トランジスタＱ１とＱ３の２個のトランジスタのベース電流を流すので、ＰチャネルＭＯＳＦＥＴＱＰ６のサイズをＭＯＳＦＥＴＱＰ５のサイズに比べて１／２にすることにより、前記図３の実施例と同様にトランジスタＱ２のコレクタとベース接続点に、上記トランジスタＱ１のコレクタ電流ＩC1とベース電流ＩB1を供給することができる。これにより、前記図３の実施例と同様にトランジスタＱ２のコレクタ電流ＩC2は上記トランジスタＱ１のコレクタ電流ＩC1に等しく、トランジスタＱ２のベース電流ＩB2は、上記トランジスタＱ１のベース電流ＩB1に等しくできる。
【００４７】
この実施例では、ＰチャネルＭＯＳＦＥＴＱＰ５，ＱＰ６が前記ＭＯＳＦＥＴＱＰ１〜ＱＰ３と同様な回路構成とされることから、ＰチャネルＭＯＳＦＥＴＱＰ５，ＱＰ６におけるオフセット電圧が基準電圧Ｖref に影響を及ぼすものと考えられる。したがって、これを抑制するためにＰチャネルＭＯＳＦＥＴＱＰ５，ＱＰ６のソース側にも前記ＰチャネルＭＯＳＦＥＴＱＰ１〜ＱＰ３のソース側に設けられた抵抗Ｒ４〜Ｒ６と同様な抵抗Ｒ７とＲ８が設けられる。この実施例は、前記図３の実施例と比較して電流パスが減り、低消費電力化、小面積化につながる。
【００４８】
上記基準電圧発生回路を形成される半導体集積回路装置は、ＣＭＯＳ回路で構成されるものが好適である。この場合、素子のプロセスバラツキに影響されない回路とすることができることから、ＳＯＣ搭載メモリやマイクロプロセッサに有効なものとなる。これらの半導体集積回路装置は、低電圧化のニーズが高く、しかも高精度な基準電圧が必要であるからである。また、プロセスにより異なるβに対応した再設計が不要になることから、ハードウェアＩＰ（Intellectual Propety) コアに利用して有効な技術となる。更に、プロセッサ等トリミングすることが難しい製品では、ＭＯＳＦＥＴのしきい値電圧や電流増幅率βのバラツキによる基準電圧の変動量が小さいので、トリミング回路を準備しておく必要が無いことから有効である。
【００４９】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、トランジスタＱ１〜Ｑ３は、前記のような３重ウェル構造のＣＭＯＳプロセスで形成される半導体領域で構成されるものの他、ラテラル構造のバイポーラトランジスタを用いるもの等種々の変形を採ることができる。負電圧を電源電圧とした場合には、トランジスタやＭＯＳＦＥＴの導電型を逆にすればよい。上記抵抗Ｒ４〜Ｒ８等は、前記のように比較的高い抵抗値にされる必要があるので、ポリシリコン抵抗等を利用することができる。
【産業上の利用可能性】
【００５０】
この発明は、ＭＯＳＦＥＴで構成される半導体集積回路装置に搭載される基準電圧発生回路として広く利用でき、低電圧化のニーズが高く、しかも高精度な基準電圧を必要とするＳＯＣ搭載メモリやマイクロプロセッサ、ハードウェアＩＰコア製品、トリミングすることが難しい各種半導体集積回路装置等に利用して有効なものとなる。
【図面の簡単な説明】
【００５１】
【図１】この発明に係る基準電圧発生回路の一実施例の回路図である。
【図２】この発明に係る基準電圧発生回路の他の一実施例の回路図である。
【図３】この発明に係る基準電圧発生回路の更に他の一実施例の回路図である。
【図４】この発明を説明するための等価回路図である。
【図５】図１のＭＯＳＦＥＴのオフセット電圧のバラツキによる基準電圧への影響を示した特性図である。
【図６】図２のトランジスタの電流増幅率のバラツキによる基準電圧への影響を示した特性図である。
【図７】この発明の説明図である。
【図８】この発明の他の説明図である。
【図９】このこの発明に係る基準電圧発生回路の更に他の一実施例の回路図である。
【図１０】従来の基準電圧発生回路の回路図である。
【図１１】本願発明者により検討された図１０の等価回路である。
【図１２】図１０のＭＯＳＦＥＴのオフセット電圧のバラツキによる基準電圧への影響を示した特性図である。
【図１３】図１０のトランジスタの電流増幅率のバラツキによる基準電圧への影響を示した特性図である。
【符号の説明】
【００５２】
Ａ１，Ａ２…差動増幅回路、Ｑ１〜Ｑ４…トランジスタ、ＱＰ１〜ＱＰ６…ＰチャネルＭＯＳＦＥＴ、ＱＮ１〜ＱＮ３…ＮチャネルＭＯＳＦＥＴ、Ｒ１〜Ｒ８…抵抗、
【特許請求の範囲】
【請求項１】
基準電圧発生回路を有し、
上記基準電圧発生回路は、
第１トランジスタと、
上記第１トランジスタよりも大きなエミッタ面積を持つようにされた第２トランジスタと、
上記第１トランジスタのベースとコレクタ電圧が等しくなるように上記第１トランジスタと第２トランジスタのベース電流を形成する第１差動増幅回路と、
上記第２トランジスタのエミッタと基準電位との間に設けられ、上記第１トランジスタと第２トランジスタとのエミッタ電流密度に対応して発生されたシリコンバンドギャップ電圧が印加された第１抵抗素子と、
コレクタとベースとが結合され、エミッタと上記基準電位との間に第２抵抗素子が設けられ、上記結合されたコレクタ，ベースと上記基準電位との間に第３抵抗素子が設けられた第３トランジスタと、
上記第１トランジスタのコレクタと第２トランジスタのコレクタの電圧を受ける第２差動増幅回路と、
上記第２差動増幅回路の出力電圧がゲートに供給され、上記第１ないし第３トランジスタのコレクタ電流をそれぞれ形成する第１ないし第３ＭＯＳＦＥＴとを有し、
上記第１抵抗素子と第２抵抗素子は、上記第３トランジスタの結合されたコレクタ，ベースから出力される基準電圧が温度依存性を持たないような抵抗比に設定され、
上記第１ないし第３ＭＯＳＦＥＴのソース側に第４ないし第６抵抗素子をそれぞれ有する半導体集積回路装置。
【請求項２】
請求項１において、
上記第４ないし第６抵抗素子は、第４ないし第６抵抗素子のバラツキの影響が小さくなる大きな抵抗値を持つようにされる半導体集積回路装置。
【請求項３】
請求項１又は２において、
上記第１差動増幅回路は、上記第１トランジスタのコレクタ電圧とベース電圧とを受けて、出力電流を上記第１トランジスタと第２トランジスタのベースに供給する半導体集積回路装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
上記第１ないし第３トランジスタは、Ｐ型基板上に形成された深い深さのＮ型ウェル領域をコレクタとし、上記深い深さのＮ型ウェル領域に形成されたＰ型ウェル領域をベースとし、上記Ｐ型ウェル領域に形成されたＮ型領域をエミッタとするものであり、
上記第１ないし第３ＭＯＳＦＥＴは、上記Ｐ型基板上又は上記深い深さのＮ型ウェル領域上に形成されたＮ型ウェル領域に、Ｐ型のソース，ドレインが形成されたＰチャネルＭＯＳＦＥＴである半導体集積回路装置。
【請求項５】
基準電圧発生回路を有し、
上記基準電圧発生回路は、
第１トランジスタと、
上記第１トランジスタよりもエミッタ面積が大きく形成された第２トランジスタと、
上記第１トランジスタのベースとコレクタ電圧が等しくなるよう上記第１と第２トランジスタのベース電流を形成する第１差動増幅回路と、
上記第２トランジスタのエミッタと基準電位との間に設けられ、上記第１トランジスタと第２トランジスタとのエミッタ電流密度に対応して発生されたシリコンバンドギャップ電圧が印加された第１抵抗素子と、
コレクタとベースとが結合され、エミッタと上記基準電位との間に第２抵抗素子が設けられ、上記結合されたコレクタ，ベースと上記基準電位との間に第３抵抗素子が設けられた第３トランジスタと、
上記第１トランジスタのコレクタと第２トランジスタのコレクタの電圧を受ける第２差動増幅回路と、
上記第２差動増幅回路の出力電圧がゲートに供給され、上記第１ないし第３トランジスタのコレクタに供給される電流が等しくなるような電流をそれぞれ形成する第１ないし第３ＭＯＳＦＥＴとを有し、
上記第１抵抗素子と第２抵抗素子は、上記第３トランジスタの結合されたコレクタク，ベースから形成される基準電圧が温度依存性を持たないような抵抗比に設定され、
上記第１、第２トランジスタのベース電流は、上記第１差動増幅回路の出力電圧がゲートに供給された第４ＭＯＳＦＥＴのドレイン電流により形成され、
上記第４ＭＯＳＦＥＴで検出された第１、第２トランジスタのベース電流に対応して、上記第３トランジスタのコレクタに供給される電流を増加させる電流ミラー回路を更に有する半導体集積回路装置。
【請求項６】
請求項５において、
上記電流ミラー回路は、
上記第４ＭＯＳＦＥＴとゲートとソースが共通接続され、第４ＭＯＳＦＥＴの半分の電流を流す第５ＭＯＳＦＥＴと、
上記第５ＭＯＳＦＥＴに流れる電流を入力電流として、上記第１と第２ＭＯＳＦＥＴのドレイン電流にベース電流を加算させる第６ないし第８ＭＯＳＦＥＴとを有する半導体集積回路装置。
【請求項７】
請求項５において、
上記電流ミラー回路は、
上記第４ＭＯＳＦＥＴとゲートとソースが共通接続され、第４ＭＯＳＦＥＴの半分の電流を流す第５ＭＯＳＦＥＴを有し、
上記第５ＭＯＳＦＥＴのドレイン電流が上記第３トランジスタのコレクタに供給される半導体集積回路装置。
【請求項８】
請求項６又は７において、
上記第１ないし第３ＭＯＳＦＥＴのソース側に第４ないし第６抵抗素子をそれぞれ有する半導体集積回路装置。
【請求項９】
請求項８において、
上記第４ないし第６抵抗素子は、第４ないし第６抵抗素子のバラツキの影響が小さくなる大きな抵抗値を持つようにされる半導体集積回路装置。
【請求項１０】
請求項６ないし９のいずれかにおいて、
上記第１ないし第３トランジスタは、Ｐ型基板上に形成された深い深さのＮ型ウェル領域をコレクタとし、上記深い深さのＮ型ウェル領域に形成されたＰ型ウェル領域をベースとし、上記Ｐ型ウェル領域に形成されたＮ型領域をエミッタとするものであり、
上記第１ないし第５ＭＯＳＦＥＴは、上記Ｐ型基板上又は上記深い深さのＮ型ウェル領域上に形成されたＮ型ウェル領域に、Ｐ型のソース，ドレインが形成されたＰチャネルＭＯＳＦＥＴである半導体集積回路装置。
【請求項１】
基準電圧発生回路を有し、
上記基準電圧発生回路は、
第１トランジスタと、
上記第１トランジスタよりも大きなエミッタ面積を持つようにされた第２トランジスタと、
上記第１トランジスタのベースとコレクタ電圧が等しくなるように上記第１トランジスタと第２トランジスタのベース電流を形成する第１差動増幅回路と、
上記第２トランジスタのエミッタと基準電位との間に設けられ、上記第１トランジスタと第２トランジスタとのエミッタ電流密度に対応して発生されたシリコンバンドギャップ電圧が印加された第１抵抗素子と、
コレクタとベースとが結合され、エミッタと上記基準電位との間に第２抵抗素子が設けられ、上記結合されたコレクタ，ベースと上記基準電位との間に第３抵抗素子が設けられた第３トランジスタと、
上記第１トランジスタのコレクタと第２トランジスタのコレクタの電圧を受ける第２差動増幅回路と、
上記第２差動増幅回路の出力電圧がゲートに供給され、上記第１ないし第３トランジスタのコレクタ電流をそれぞれ形成する第１ないし第３ＭＯＳＦＥＴとを有し、
上記第１抵抗素子と第２抵抗素子は、上記第３トランジスタの結合されたコレクタ，ベースから出力される基準電圧が温度依存性を持たないような抵抗比に設定され、
上記第１ないし第３ＭＯＳＦＥＴのソース側に第４ないし第６抵抗素子をそれぞれ有する半導体集積回路装置。
【請求項２】
請求項１において、
上記第４ないし第６抵抗素子は、第４ないし第６抵抗素子のバラツキの影響が小さくなる大きな抵抗値を持つようにされる半導体集積回路装置。
【請求項３】
請求項１又は２において、
上記第１差動増幅回路は、上記第１トランジスタのコレクタ電圧とベース電圧とを受けて、出力電流を上記第１トランジスタと第２トランジスタのベースに供給する半導体集積回路装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
上記第１ないし第３トランジスタは、Ｐ型基板上に形成された深い深さのＮ型ウェル領域をコレクタとし、上記深い深さのＮ型ウェル領域に形成されたＰ型ウェル領域をベースとし、上記Ｐ型ウェル領域に形成されたＮ型領域をエミッタとするものであり、
上記第１ないし第３ＭＯＳＦＥＴは、上記Ｐ型基板上又は上記深い深さのＮ型ウェル領域上に形成されたＮ型ウェル領域に、Ｐ型のソース，ドレインが形成されたＰチャネルＭＯＳＦＥＴである半導体集積回路装置。
【請求項５】
基準電圧発生回路を有し、
上記基準電圧発生回路は、
第１トランジスタと、
上記第１トランジスタよりもエミッタ面積が大きく形成された第２トランジスタと、
上記第１トランジスタのベースとコレクタ電圧が等しくなるよう上記第１と第２トランジスタのベース電流を形成する第１差動増幅回路と、
上記第２トランジスタのエミッタと基準電位との間に設けられ、上記第１トランジスタと第２トランジスタとのエミッタ電流密度に対応して発生されたシリコンバンドギャップ電圧が印加された第１抵抗素子と、
コレクタとベースとが結合され、エミッタと上記基準電位との間に第２抵抗素子が設けられ、上記結合されたコレクタ，ベースと上記基準電位との間に第３抵抗素子が設けられた第３トランジスタと、
上記第１トランジスタのコレクタと第２トランジスタのコレクタの電圧を受ける第２差動増幅回路と、
上記第２差動増幅回路の出力電圧がゲートに供給され、上記第１ないし第３トランジスタのコレクタに供給される電流が等しくなるような電流をそれぞれ形成する第１ないし第３ＭＯＳＦＥＴとを有し、
上記第１抵抗素子と第２抵抗素子は、上記第３トランジスタの結合されたコレクタク，ベースから形成される基準電圧が温度依存性を持たないような抵抗比に設定され、
上記第１、第２トランジスタのベース電流は、上記第１差動増幅回路の出力電圧がゲートに供給された第４ＭＯＳＦＥＴのドレイン電流により形成され、
上記第４ＭＯＳＦＥＴで検出された第１、第２トランジスタのベース電流に対応して、上記第３トランジスタのコレクタに供給される電流を増加させる電流ミラー回路を更に有する半導体集積回路装置。
【請求項６】
請求項５において、
上記電流ミラー回路は、
上記第４ＭＯＳＦＥＴとゲートとソースが共通接続され、第４ＭＯＳＦＥＴの半分の電流を流す第５ＭＯＳＦＥＴと、
上記第５ＭＯＳＦＥＴに流れる電流を入力電流として、上記第１と第２ＭＯＳＦＥＴのドレイン電流にベース電流を加算させる第６ないし第８ＭＯＳＦＥＴとを有する半導体集積回路装置。
【請求項７】
請求項５において、
上記電流ミラー回路は、
上記第４ＭＯＳＦＥＴとゲートとソースが共通接続され、第４ＭＯＳＦＥＴの半分の電流を流す第５ＭＯＳＦＥＴを有し、
上記第５ＭＯＳＦＥＴのドレイン電流が上記第３トランジスタのコレクタに供給される半導体集積回路装置。
【請求項８】
請求項６又は７において、
上記第１ないし第３ＭＯＳＦＥＴのソース側に第４ないし第６抵抗素子をそれぞれ有する半導体集積回路装置。
【請求項９】
請求項８において、
上記第４ないし第６抵抗素子は、第４ないし第６抵抗素子のバラツキの影響が小さくなる大きな抵抗値を持つようにされる半導体集積回路装置。
【請求項１０】
請求項６ないし９のいずれかにおいて、
上記第１ないし第３トランジスタは、Ｐ型基板上に形成された深い深さのＮ型ウェル領域をコレクタとし、上記深い深さのＮ型ウェル領域に形成されたＰ型ウェル領域をベースとし、上記Ｐ型ウェル領域に形成されたＮ型領域をエミッタとするものであり、
上記第１ないし第５ＭＯＳＦＥＴは、上記Ｐ型基板上又は上記深い深さのＮ型ウェル領域上に形成されたＮ型ウェル領域に、Ｐ型のソース，ドレインが形成されたＰチャネルＭＯＳＦＥＴである半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００９−２６５９５４（Ｐ２００９−２６５９５４Ａ）
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願番号】特願２００８−１１４９３０（Ｐ２００８−１１４９３０）
【出願日】平成２０年４月２５日（２００８．４．２５）
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願日】平成２０年４月２５日（２００８．４．２５）
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
[ Back to top ]