固体撮像素子および製造方法、並びに電子機器
【課題】ＰＤの飽和電荷数を増加させ、より画質の向上を図ることが出来るＣＭＯＳ固体撮像素子を提供する。
【解決手段】画素は、半導体基板６１に形成された光電変換部３１と、光電変換部３１の側面に形成された側面ピンニング層８２と、光電変換部３１の表面側に形成された表面ピンニング層８１とを備えている。画素の製造工程では、光電変換部３１が形成される領域の側面部分に画素分離部を埋め込むためのトレンチ６２’を形成し、そのトレンチ６２’が開口している状態でイオン注入を行うことにより側面ピンニング層８２および表面ピンニング層８１が同時に形成される。
【解決手段】画素は、半導体基板６１に形成された光電変換部３１と、光電変換部３１の側面に形成された側面ピンニング層８２と、光電変換部３１の表面側に形成された表面ピンニング層８１とを備えている。画素の製造工程では、光電変換部３１が形成される領域の側面部分に画素分離部を埋め込むためのトレンチ６２’を形成し、そのトレンチ６２’が開口している状態でイオン注入を行うことにより側面ピンニング層８２および表面ピンニング層８１が同時に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および製造方法、並びに電子機器に関し、特に、より画質の向上を図ることができるようにした固体撮像素子および製造方法、並びに電子機器に関する。
【背景技術】
【０００２】
従来、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの固体撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。固体撮像素子は、光電変換部であるＰＤ（Photodiode：フォトダイオード）や複数のトランジスタなどを有する複数の画素が２次元状に配列された受光面を有しており、それぞれの画素において入射光が光電変換される。
【０００３】
例えば、CMOSイメージセンサでは、ＰＤにおいて光電変換されて蓄積された電荷は、転送トランジスタを介して浮遊拡散領域であるＦＤ（Floating Diffusion：フローティングディフュージョン）に転送される。そして、ＦＤに蓄積されている電荷は、増幅トランジスタによって、そのレベルに応じた画素信号に変換され、選択トランジスタを介して画素信号が出力される。
【０００４】
一般的に、ＰＤに電荷を蓄積可能な飽和電荷数は、ＰＤの体積（即ち、物理的な面積および深さ）や、ＰＤのポテンシャル的な深さ、ＰＤの表面に形成される表面ピンニング層とＰＤとの間の電界などのパラメータによって決定される。
【０００５】
ＰＤの面積は、画素の大きさ（セルサイズ）や、画素が有する複数のトランジスタ、画素を分離する画素分離領域などによって決定される。また、ＰＤの物理的な深さ、およびＰＤのポテンシャル的な深さは、ＰＤからＦＤへの電荷の読み出し易さによって決定される。また、ＰＤと表面ピンニング層との間の電界は、ＰＮ接合容量となり、同一のポテンシャル差でも電界の強さにより蓄積可能な電荷を増加させることができるが、電界が強すぎるとリークの発生源となることより、リークの発生との兼ね合いより電界が決定される。
【０００６】
このように、ＰＤの飽和電荷数は、複数の要素により決定されるが、特性的な制限があることから、飽和電荷数を単純に増加させることは困難である。
【０００７】
例えば、特許文献１には、トレンチ素子分離領域の側方にＰＮ接合容量を形成することで、ＰＤ側壁での電界を強めることによって、ＰＤの飽和電荷数を増加させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１６１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、近年、固体撮像素子の画素数を向上させるのに伴って画素が小型化され、ＰＤの面積が縮小される傾向がある。上述したように、ＰＤの面積が縮小されると飽和電荷数が低下することになるため、例えば、ダイナミックレンジが小さくなるなど、固体撮像素子の画質が低下することになる。
【００１０】
従って、画素が小型化される傾向の中で、ＰＤの飽和電荷数を増加させることにより、固体撮像素子の画質の低下を抑制し、画質の向上を図ることが求められている。
【００１１】
本開示は、このような状況に鑑みてなされたものであり、より画質の向上を図ることができるようにするものである。
【課題を解決するための手段】
【００１２】
本開示の一側面の固体撮像素子は、半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とを有する画素を備え、前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される。
【００１３】
本開示の一側面の製造方法は、半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とを有する画素を備える固体撮像素子の製造方法であって、前記光電変換部が形成される領域の側面部分にトレンチを形成し、前記トレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層を形成するステップを含む。
【００１４】
本開示の一側面の電子機器は、半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とが形成された画素を有し、前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される固体撮像素子を備える。
【００１５】
本開示の一側面においては、光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより、光電変換部の側面に側面ピンニング層が形成される。
【発明の効果】
【００１６】
本開示の一側面によれば、より画質の向上を図ることができる。
【図面の簡単な説明】
【００１７】
【図１】本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】画素アレイ部の画素および周辺回路の構成例を示す回路図である。
【図３】画素の駆動タイミングの一例を示す図である。
【図４】画素の平面的および断面的な構造例を示す図である。
【図５】画素の製造工程について説明する図である。
【図６】従来の構造の画素との比較について説明する図である。
【図７】画素の第１の変形例の平面的な構造を示す図である。
【図８】画素の第２の変形例を示す回路図である。
【図９】画素の駆動タイミングの一例を示す図である。
【図１０】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１９】
図１は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
【００２０】
図１において、固体撮像素子１１は、CMOS型固体撮像素子であり、画素アレイ部１２、垂直駆動回路１３、シャッタ駆動回路１４，CDS(Correlated Double Sampling)回路１５、水平駆動回路１６，AGC（Automatic Gain Controller）１７，A/D（Analog/Digital）変換部１８、およびタイミングジェネレータ１９を備えて構成される。
【００２１】
画素アレイ部１２は、２次元状に配置された複数の画素（例えば、図２の画素２１）を有しており、各画素は、１または複数の光電変換素子を有している。また、画素アレイ部１２には、垂直駆動回路１３からの信号を各画素に供給するための複数の信号配線が行ごとに接続されるとともに、各画素からの画素信号をCDS回路１５に出力するための複数の信号配線が列ごとに接続されている。
【００２２】
垂直駆動回路１３は、画素アレイ部１２が有する複数の画素を行ごとに選択する信号を、信号配線を介して順次供給する。
【００２３】
シャッタ駆動回路１４は、シャッタ駆動を行うための駆動信号を、画素アレイ部１２が有する複数の画素の行ごとに順次供給する。例えば、シャッタ駆動回路１４から出力される駆動信号と、垂直駆動回路１３から出力される信号との間隔を調整することで、画素の露光時間（電荷蓄積時間）を調整することができる。
【００２４】
CDS回路１５は、垂直駆動回路１３からの信号によって選択された行の画素から画素信号を読み出して、CDS処理を行う。即ち、CDS回路１５は、各画素に電荷が蓄積されたレベルに応じた画素信号と、各画素のリセットレベルの画素信号との差を取る処理を行うことにより、画素ごとの固定パターンノイズを除去した画素値を示す信号を取得する。そして、CDS回路１５は、水平駆動回路１６からの駆動信号に従って、取得した画素値を示す信号を順次、AGC１７に出力する。
【００２５】
水平駆動回路１６は、画素アレイ部１２が有する画素を列方向に順番に選択して、画素値を示す信号を出力させる駆動信号をCDS回路１５に出力する。
【００２６】
AGC１７は、CDS回路１５から供給される画素値を示す信号を、適切なゲインで増幅して、A/D変換部１８に出力する。
【００２７】
A/D変換部１８は、AGC１７から供給されたアナログの信号をデジタルな数値に変換した画素データを、固体撮像素子１１の外部に出力する。
【００２８】
タイミングジェネレータ１９は、所定の周波数のクロック信号に基づいて、固体撮像素子１１の各ブロックの駆動に必要なタイミングを示す信号を生成して、それぞれのブロックに供給する。
【００２９】
また、図１では、画素から出力される信号の流れが太線の矢印で示されており、画素アレイ部１２から出力された信号は、CDS回路１５においてCDS処理が施された後に、AGC１７において増幅され、A/D変換部１８においてA/D変換されて外部に出力される。
【００３０】
なお、図１は、固体撮像素子１１の構成の一例を示すものであり、例えば、A/D変換部１８を固体撮像素子１１の内部に備えない構成や、画素の列ごとにA/D変換部を備える構成などを採用することができる。また、固体撮像素子１１は、１つ以上のCDS回路１５を備えたり、複数のAGC１７およびA/D変換部１８を設けたりすることで、複数の出力系統を有する構成としてもよい。
【００３１】
次に、図２を参照して、画素アレイ部１２の画素および周辺回路について説明する。
【００３２】
上述したように、画素アレイ部１２には、２次元状に複数の画素が配置されているが、図２では、それらの中の１つの画素２１が図示されており、その他の画素は簡略化のため図示が省略されている。また、図２に示すように、画素アレイ部１２の周辺回路は、画素２１の行ごとに配置されるアンド素子２２乃至２４、画素２１の列ごとに配置されるトランジスタ２５、および定電位源２６を有して構成されている。
【００３３】
画素２１は、ＰＤ３１、転送トランジスタ３２、ＦＤ３３、増幅トランジスタ３４、選択トランジスタ３５、リセットトランジスタ３６を備えて構成される。また、画素２１には、行方向に並ぶ画素２１で共通する信号を供給する転送信号配線４１、リセット信号配線４２、および選択信号配線４３が接続されるとともに、CDS回路１５に画素信号を出力する画素出力配線４４が接続される。また、画素２１には、電源電位供給配線４５を介して、所定の電源電位が供給される。
【００３４】
ＰＤ３１は、画素２１に照射される光を光電変換して電荷を発生し、その電荷を蓄積する光電変換素子である。
【００３５】
転送トランジスタ３２は、転送信号配線４１を介して供給される転送信号に従って、ＰＤ３１に蓄積されている電荷を、ＦＤ３３に転送する。
【００３６】
ＦＤ３３は、転送トランジスタ３２と増幅トランジスタ３４のゲート電極との接続点に形成される浮遊拡散領域であり、転送トランジスタ３２を介してＰＤ３１から転送された電荷を一時的に蓄積する。即ち、ＦＤ３３に蓄積される電荷に応じて、増幅トランジスタ３４のゲート電極の電位が増加する。
【００３７】
増幅トランジスタ３４は、そのドレインが電源電位供給配線４５に接続されており、ＦＤ３３に蓄積されている電荷を、その電位に応じたレベルの画素信号に変換して出力する。
【００３８】
選択トランジスタ３５には、画素信号を出力する画素２１を選択する選択信号が選択信号配線４３を介して供給され、選択トランジスタ３５は、その選択信号に従って、増幅トランジスタ３４を画素出力配線４４に接続する。
【００３９】
リセットトランジスタ３６は、そのドレインが電源電位供給配線４５に接続されており、リセット信号配線４２を介して供給されるリセット信号に従って、ＦＤ３３に蓄積されている電荷をリセットする。
【００４０】
トランジスタ２５は、画素出力配線４４に定電流を供給する。即ち、画素信号の出力が選択された画素２１の増幅トランジスタ３４にトランジスタ２５から定電流が供給されることにより、増幅トランジスタ３４がソースフォロアとして動作する。これにより、増幅トランジスタ３４のゲート電位と、所定の一定の電圧差を持つ電位が、画素出力配線４４に表れるように構成されている。
【００４１】
定電位源２６は、トランジスタ２５が定電流を供給するために飽和領域動作をするように、定電位供給配線４６を介して、トランジスタ２５のゲート電極に一定の電位を供給する。
【００４２】
アンド素子２２は、出力端子が転送信号配線４１を介して転送トランジスタ３２のゲート電極に接続されている。また、アンド素子２２は、一方の入力端子が、信号配線５１を介して垂直駆動回路１３の出力端子に接続されるとともに、他方の入力端子が、信号配線５２を介して、駆動タイミングに従ってパルス状の転送信号を出力する端子に接続されている。
【００４３】
アンド素子２３は、出力端子がリセット信号配線４２を介してリセットトランジスタ３６のゲート電極に接続されている。また、アンド素子２３は、一方の入力端子が、信号配線５１を介して垂直駆動回路１３の出力端子に接続されるとともに、他方の入力端子が、信号配線５３を介して、駆動タイミングに従ってパルス状のリセット信号を出力する端子に接続されている。
【００４４】
アンド素子２４は、出力端子が選択信号配線４３を介して選択トランジスタ３５のゲート電極に接続されている。また、アンド素子２４は、一方の入力端子が、信号配線５１を介して垂直駆動回路１３の出力端子に接続されるとともに、他方の入力端子が、信号配線５４を介して、駆動タイミングに従ってパルス状の選択信号を出力する端子に接続されている。
【００４５】
このような構成により、固体撮像素子１１では、垂直駆動回路１３によって選択された行に配置されている画素２１に、転送信号配線４１、リセット信号配線４２、および選択信号配線４３を介して、転送信号、リセット信号、および選択信号がそれぞれ供給される。
【００４６】
次に、図３を参照して、画素２１に供給される駆動信号について説明する。
【００４７】
図３に示されている選択信号は、選択信号配線４３を介して選択トランジスタ３５に供給され、リセット信号は、リセット信号配線４２を介してリセットトランジスタ３６に供給され、転送信号は、転送信号配線４１を介して転送トランジスタ３２に供給される。
【００４８】
画素２１から画素信号を読み出す読み出し期間が開始されるタイミングになると、選択信号がhighレベルとなり、選択トランジスタ３５が導通状態となることで、画素２１の信号が画素出力配線４４を介してCDS回路１５に出力することができる状態になる。
【００４９】
その後、リセット信号がhighレベルとなり、リセットトランジスタ３６が導通状態となることで、ＦＤ３３に蓄積されていた電荷がリセットされる。そして、リセット信号がLowレベルになることによりリセットトランジスタ３６が非導通状態となってリセットが完了した後、リセットレベルの画素信号がCDS回路１５に読み出される。
【００５０】
次に、転送信号がhighレベルになることにより、転送トランジスタ３２が導通状態となり、ＰＤ３１に蓄積されていた電荷がＦＤ３３に転送される。そして、転送信号がLowレベルになることによって転送トランジスタ３２が非導通状態となり電荷の転送が完了した後、ＦＤ３３に蓄積されている電荷のレベルに応じた画素信号がCDS回路１５に読み出される。
【００５１】
このようにして、固体撮像素子１１では、リセットレベルの画素信号と、ＦＤ３３に蓄積されている電荷のレベルに応じた画素信号とがCDS回路１５に読み出される。そして、CDS回路１５が、CDS処理を行うことにより、画素２１ごとの増幅トランジスタ３４の閾値電圧のバラツキなどによって発生する固定的なパターンノイズがキャンセルされる。
【００５２】
また、CDS回路１５は、水平駆動回路１６によって選択された列の画素２１の画素値を示す信号を、水平信号配線４７を通して、図１のAGC１７に出力する。
【００５３】
次に、図４を参照して、固体撮像素子１１の画素アレイ部１２が有する画素２１の概略的な構造について説明する。図４Ａには、画素２１の平面的な構造例が示されており、図４Ｂには、画素２１の断面的な構造例が示されている。
【００５４】
図４Ｂに示すように、画素２１は、シリコン基板６１に対して形成され、シリコン基板６１の表面（図４Ｂの上側を向く面）近傍に、ＰＤ３１が形成されるとともに、ＰＤ３１から転送トランジスタ３２を介して離間した位置にＦＤ３３が形成される。
【００５５】
ＰＤ３１は、例えば、Ｐ型のシリコン基板６１（ウェル）に対して高濃度の不純物をイオン注入して形成されるＮ型の領域である。
【００５６】
転送トランジスタ３２は、ＰＤ３１とＦＤ３３との間に配置され、シリコン基板６１の表面に絶縁膜を介して配置されたゲート電極７１を有して構成されている。また、ゲート電極７１には、コンタクト部７２を介して転送信号配線４１が接続されており、ゲート電極７１に電圧を印加することで、ＰＤ３１からＦＤ３３への電荷の読み出しが行われる。
【００５７】
ＦＤ３３は、シリコン基板６１の表面に接するように形成されており、ＰＤ３１よりも不純物濃度が濃いＮ型の領域である。
【００５８】
また、画素２１には、ＰＤ３１の側面を囲うように、画素２１どうしを分離するための画素分離部６２が形成される。画素分離部６２は、例えば、ＰＤ３１の側面を囲う領域であって、転送トランジスタ３２が配置された領域以外の領域にポリシリコンを埋め込むことにより形成される。画素分離部６２は、コンタクト部６３を介して、電位的にＧＮＤに固定された接地配線６４に接続されることにより、電位的にＧＮＤに固定されている。
【００５９】
そして、画素２１では、ＰＤ３１の表面側に表面ピンニング層８１が形成されるとともに、ＰＤ３１の側面部分、即ち、ＰＤ３１と画素分離部６２との間に側面ピンニング層８２が形成される。表面ピンニング層８１および側面ピンニング層８２は、シリコン基板６１（ウェル）よりも不純物濃度が濃いＰ型の領域であり、シリコンの境界面で発生する暗電流を抑制する。さらに、表面ピンニング層８１および側面ピンニング層８２は、ＰＤ３１との急峻なＰＮ接合により、ＰＤ３１の飽和電荷数を増加させることができる。
【００６０】
このように、画素２１では、ＰＤ３１および表面ピンニング層８１により急峻なＰＮ接合が形成されるのと同様に、ＰＤ３１および側面ピンニング層８２により急峻なＰＮ接合が形成される。これにより、画素２１においては、ＰＤの表面側にのみＰＮ接合が形成される従来の構造よりも、ＰＤ３１の飽和電荷数を増加させることができる。また、画素２１では、暗電流の発生も、従来の構造よりも抑制することができる。
【００６１】
従って、このような構造の画素２１を有する固体撮像素子１１においては、例えば、画素２１を小型化しても、例えば、ダイナミックレンジの低下や暗電流によるノイズの発生を抑制することができ、より画質の向上を図ることができる。
【００６２】
次に、図５を参照して画素２１の製造工程について説明する。
【００６３】
第１の工程において、シリコン基板６１に対して、画素分離部６２を形成する領域に対応してトレンチ６２’を形成する。なお、図６では断面的に示されているが、図４Ａに示されている画素分離部６２に対応するように、トレンチ６２’は、ＰＤ３１が形成される領域を囲うように形成される。
【００６４】
第２の工程において、Ｎ型の不純物をイオン注入することによりＰＤ３１を形成し、Ｐ型の不純物をイオン注入することにより表面ピンニング層８１および側面ピンニング層８２を同時に形成する。
【００６５】
ここで、表面ピンニング層８１および側面ピンニング層８２を形成するためのイオン注入は、黒色の矢印で示されているように、シリコン基板６１の表面に対して傾斜する方向から行われる。このように、トレンチ６２’が開口している状態で、シリコン基板６１の表面に対して傾斜する方向からイオン注入することにより、ＰＤ３１の表面側（深さ方向）に形成される表面ピンニング層８１と同等の急峻なＰＮ接合となる側面ピンニング層８２を、ＰＤ３１の側面側（横方向）に形成することができる。
【００６６】
また、表面ピンニング層８１および側面ピンニング層８２を形成するためのイオン注入は、シリコン基板６１を回転させつつ複数の方向から、例えば、８方向からシリコン基板６１の表面に対して傾斜するように行ってもよい。これにより、図４Ａに示すように、ＰＤ３１の複数の側面に対して側面ピンニング層８２を形成することができる。
【００６７】
なお、表面ピンニング層８１と側面ピンニング層８２とを同時に形成しなくてもよい。即ち、シリコン基板６１の表面に向かって真上からイオン注入することで表面ピンニング層８１を形成する従来と同様の工程と、シリコン基板６１の表面に対して傾斜する方向からイオン注入することで側面ピンニング層８２を形成する工程を有してもよい。
【００６８】
第３の工程において、トレンチ６２’にポリシリコンを埋め込むことにより画素分離部６２が形成される。また、第３の工程において、ＰＤ３１とＦＤ３３との間の領域におけるシリコン基板６１の表面にゲート電極７１が形成される。
【００６９】
第４の工程において、画素分離部６２に接続するようにコンタクト部６３が形成されるとともに、側面ピンニング層８２に接続するようにコンタクト部７２が形成される。その後、コンタクト部６３に接続するように接地配線６４が形成されるとともに、コンタクト部７２に接続するように転送信号配線４１が形成される。
【００７０】
以上のような製造工程により、ＰＤ３１の表面側に表面ピンニング層８１が形成されるとともに、ＰＤ３１の側面側を囲うように側面ピンニング層８２が形成された画素２１を製造することができる。
【００７１】
また、ＰＤ３１、表面ピンニング層８１、および側面ピンニング層８２を斜め方向からイオン注入することによりＰＮ接合を同時に形成することにより、従来の製造方法から工程数を増加させることなく、飽和電荷数の多いＰＤ３１を形成することができる。
【００７２】
そして、画素２１では、ＰＤ３１の表面側だけでなく側面側にもＰＮ接合が形成されるため、従来の構造の画素よりも飽和電荷数を稼げる面積を増大させることができ、全体として飽和電荷数を増加させることができる。
【００７３】
図６を参照して、従来の構造の画素との比較について説明する。図６Ａには、従来の構造の画素２１’の断面的なポテンシャル分布が示されており、図６Ｂには、本技術を適用した画素２１の断面的なポテンシャル分布が示されている。
【００７４】
従来、画素２１’は、画素分離部６２を形成する領域にトレンチを形成して、ポリシリコンまたは酸化膜をトレンチに埋め込んで画素分離部６２を形成し、シリコン基板６１の表面側からＰＤおよび表面ピンニング層を形成するためのイオン注入が行われる。これにより、図６Ａに示すように、ＰＤのポテンシャル分布９１および表面ピンニング層のポテンシャル分布９２が形成される。
【００７５】
これに対して、画素２１では、画素分離部６２を形成する領域にトレンチを形成して、トレンチが開口している状態で、シリコン基板６１の表面に対して傾斜する方向からイオン注入が行われることにより、側面ピンニング層８２が形成される。これにより、図６Ｂに示すように、ＰＤのポテンシャル分布９３および表面ピンニング層のポテンシャル分布９４が形成される。つまり、表面部分だけでなく側面部分にも急峻なＰＮ接合が形成されている。
【００７６】
このように、画素２１は、画素２１’とはポテンシャル分布が異なっており、画素２１’と同じ画素面積であっても、より多くの電荷を蓄積することができるＰＤ３１を形成することができる。
【００７７】
また、画素２１では、側面ピンニング層８２が、トレンチ６２’が開口している状態でイオン注入することで形成されるので、ＰＤ３１の側面部分においても、ＰＤ３１の表面側と同様に急峻なＰＮ接合を形成することができる。
【００７８】
つまり、上述の特許文献１に開示されているように、トレンチ素子分離の側方にＰＮ接合容量を形成することにより飽和電荷数を増加させることはできるが、この構造では、ＰＤとウェル間の側壁の容量は、シリコン基板の深い部分に形成されるため、ＰＤと表面ピンニング層との間のように、急峻なＰＮ接合を形成することは困難であると想定される。そのため、上述の特許文献１に開示されている構造では、ＰＤの飽和電荷数を大幅に向上させることは困難であると想定される。
【００７９】
これに対して、画素２１では、シリコン基板６１の表面側から側面ピンニング層８２を形成するためのイオン注入を行うのではなく、トレンチ６２’が開口している状態で斜め方向からイオン注入を行うことで側面ピンニング層８２が形成される。従って、上述の特許文献１に開示されている構造よりも急峻なＰＮ接合をＰＤ３１の側面部分に形成することができ、ＰＤ３１の飽和電荷数を大幅に向上させることができる。
【００８０】
次に、図７を参照して、画素２１の第１の変形例について説明する。図７には、画素２１Ａの平面的な構造が示されている。
【００８１】
図７に示すように、画素２１Ａでは、４つのＰＤ３１−１乃至３１−４が、１つのＦＤ３３を共有する構造が採用されている。そして、図４の画素２１と同様に、画素２１Ａにおいても、ＰＤ３１−１の側面を囲う画素分離部６２−１との間に側面ピンニング層８２−１が形成されている。また、ＰＤ３１−２乃至３１−４についても同様に側面ピンニング層８２−２乃至８２−４が形成されている。
【００８２】
従って、画素２１Ａにおいても、ＰＤ３１−１乃至３１−４の飽和電荷数を増加することができる。さらに、画素２１Ａでは、ＦＤ３３を共有することによってＰＤ３１−１乃至３１−４の面積を広くすることができ、これによっても飽和電荷数が増加することになる。
【００８３】
このように、本技術は、様々な構造の画素に適用することができる。つまり、図２に示すような、ＰＤ３１およびＦＤ３３と、４つのトランジスタ（転送トランジスタ３２、増幅トランジスタ３４、選択トランジスタ３５、リセットトランジスタ３６）とを備えた構造の画素２１に限定されるものではない。さらに、画素２１の構成としては、３つのトランジスタで画素信号の読み出しを行う構造などを採用してもよい。
【００８４】
次に、図８を参照して、画素２１の第２の変形例について説明する。図８には、画素２１Ｂの回路図が示されており、図２の画素２１と共通する構成要素には同一の符号を付し、その詳細な説明は省略する。
【００８５】
図２の画素２１では、ＰＤ３１のアノードが接地されていたのに対し、図８の画素２１Ｂでは、ＰＤ３１のアノードが転送補助信号配線４８に接続されている点で画素２１とは異なる構成とされており、その他の点で共通する。
【００８６】
画素２１Ｂでは、転送補助信号配線４８を介して、ＰＤ３１からＦＤ３３に電荷を転送するタイミングで、マイナスの電位がＰＤ３１のアノードに供給される。つまり画素２１Ｂでは、ＰＤ３１を囲う画素分離部６２（図４参照）に対して、ＰＤ３１からＦＤ３３に電荷を転送するタイミングで、ＧＮＤレベル以下のマイナスの電位が供給される。
【００８７】
つまり、図９に示すように、図３を参照して説明した駆動信号と同様に、選択信号がhighレベルとなり、リセット信号によってＦＤ３３に蓄積されていた電荷がリセットされる。その後、転送信号がパルス状に供給されるのと同時に、転送補助信号によりパルス状にマイナスの電位がＰＤ３１のアノードに供給される。
【００８８】
このような駆動により、画素２１Ｂでは、電荷転送時にＰＤ３１の外周のポテンシャルを浅くすることができるので、ＰＤ３１に蓄積されている電荷がＰＤ３１の中央に運ばれることになり、電荷転送をより容易に行うことができる。
【００８９】
つまり、画素２１では、ポテンシャルの深い部分がＰＤ３１の外周に形成されるため、電荷を転送し難くなることが想定される。これに対し、画素２１Ｂのように電荷転送時にＰＤ３１の外周のポテンシャルを浅くすることで電荷の転送を補助し、より良好な電荷の転送を実現することができる。
【００９０】
なお、上述の実施の形態では、トレンチ６２’にポリシリコンを埋め込むことにより画素分離部６２が形成されているが、例えば、トレンチ６２’に酸化膜を埋め込むことにより画素分離部６２を形成してもよい。
【００９１】
また、ＰＤ３１を形成する工程において、深さ方向（ＰＤ３１の表面側）とは別のタイミングでマスクを利用して斜め方向のイオン注入を行って側面ピンニング層８２を形成することにより、深さ方向とは異なるＰＮ接合を形成することができる。これにより、所望の特性に対してのプロファイルの制御性を向上させることができる。
【００９２】
また、固体撮像素子１１は、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置の他、携帯電話端末やパーソナルコンピュータなど様々な電子機器に搭載することができる。
【００９３】
図１０は、撮像装置の構成例を示すブロック図である。
【００９４】
図１０に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
【００９５】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
【００９６】
撮像素子１０３としては、上述した構成の画素２１を備える固体撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
【００９７】
信号処理回路１０４は、撮像素子１０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
【００９８】
このように構成されている撮像装置１０１では、撮像素子１０３として、上述したような構成の画素２１を備える固体撮像素子１１を適用することにより、画素が小型化されてもダイナミックレンジの低下を抑制することができ、画質を向上させることができる。
【００９９】
また、本技術における固体撮像素子１１は、裏面照射型のCMOS型固体撮像素子や、表面照射型のCMOS型固体撮像素子、CCD型固体撮像素子などに採用することができる。
【０１００】
なお、本技術は以下のような構成も取ることができる。
（１）
半導体基板に形成された光電変換部と、
前記光電変換部の側面に形成された側面ピンニング層と
を有する画素を備え、
前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される
固体撮像素子。
（２）
前記側面ピンニング層は、前記光電変換部の側面を囲うように形成される
上記（１）に記載の固体撮像素子。
（３）
前記側面ピンニング層は、前記半導体基板の表面に対して傾斜する方向からイオン注入を行うことにより形成される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記光電変換部の表面側に形成された表面ピンニング層をさらに有し、
前記側面ピンニング層および前記表面ピンニング層は、前記半導体基板の表面に対して傾斜する方向からイオン注入を行うことにより同時に形成される
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記側面ピンニング層の形成後に、前記トレンチに、隣接する画素と分離するための画素分離部が埋め込まれる
上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
前記光電変換部に蓄積されている電荷を転送するタイミングで、前記画素分離部にマイナスの電位が供給される
上記（５）に記載の固体撮像素子。
【０１０１】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１０２】
１１ 固体撮像素子， １２ 画素アレイ部， １３ 垂直駆動回路， １４ シャッタ駆動回路， １５ CDS回路， １６ 水平駆動回路， １７ AGC， １８ A/D変換部， １９ タイミングジェネレータ， ２１ 画素， ２２乃至２４ アンド素子， ２５ トランジスタ， ２６ 定電位源， ３１ ＰＤ， ３２ 転送トランジスタ， ３３ ＦＤ， ３４ 増幅トランジスタ， ３５ 選択トランジスタ， ３６ リセットトランジスタ， ４１ 転送信号配線， ４２ リセット信号配線， ４３ 選択信号配線， ４４ 画素出力配線， ４５ 電源電位供給配線， ４６ 定電位供給配線， ４７ 水平信号配線， ４８ 転送補助信号配線， ５１乃至５４ 信号配線， ６１ シリコン基板， ６２ 画素分離部， ６３ コンタクト部， ６４ 接地配線， ７１ ゲート電極， ７２ コンタクト部， ８１ 表面ピンニング層， ８２ 側面ピンニング層
【技術分野】
【０００１】
本開示は、固体撮像素子および製造方法、並びに電子機器に関し、特に、より画質の向上を図ることができるようにした固体撮像素子および製造方法、並びに電子機器に関する。
【背景技術】
【０００２】
従来、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの固体撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。固体撮像素子は、光電変換部であるＰＤ（Photodiode：フォトダイオード）や複数のトランジスタなどを有する複数の画素が２次元状に配列された受光面を有しており、それぞれの画素において入射光が光電変換される。
【０００３】
例えば、CMOSイメージセンサでは、ＰＤにおいて光電変換されて蓄積された電荷は、転送トランジスタを介して浮遊拡散領域であるＦＤ（Floating Diffusion：フローティングディフュージョン）に転送される。そして、ＦＤに蓄積されている電荷は、増幅トランジスタによって、そのレベルに応じた画素信号に変換され、選択トランジスタを介して画素信号が出力される。
【０００４】
一般的に、ＰＤに電荷を蓄積可能な飽和電荷数は、ＰＤの体積（即ち、物理的な面積および深さ）や、ＰＤのポテンシャル的な深さ、ＰＤの表面に形成される表面ピンニング層とＰＤとの間の電界などのパラメータによって決定される。
【０００５】
ＰＤの面積は、画素の大きさ（セルサイズ）や、画素が有する複数のトランジスタ、画素を分離する画素分離領域などによって決定される。また、ＰＤの物理的な深さ、およびＰＤのポテンシャル的な深さは、ＰＤからＦＤへの電荷の読み出し易さによって決定される。また、ＰＤと表面ピンニング層との間の電界は、ＰＮ接合容量となり、同一のポテンシャル差でも電界の強さにより蓄積可能な電荷を増加させることができるが、電界が強すぎるとリークの発生源となることより、リークの発生との兼ね合いより電界が決定される。
【０００６】
このように、ＰＤの飽和電荷数は、複数の要素により決定されるが、特性的な制限があることから、飽和電荷数を単純に増加させることは困難である。
【０００７】
例えば、特許文献１には、トレンチ素子分離領域の側方にＰＮ接合容量を形成することで、ＰＤ側壁での電界を強めることによって、ＰＤの飽和電荷数を増加させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−１６１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、近年、固体撮像素子の画素数を向上させるのに伴って画素が小型化され、ＰＤの面積が縮小される傾向がある。上述したように、ＰＤの面積が縮小されると飽和電荷数が低下することになるため、例えば、ダイナミックレンジが小さくなるなど、固体撮像素子の画質が低下することになる。
【００１０】
従って、画素が小型化される傾向の中で、ＰＤの飽和電荷数を増加させることにより、固体撮像素子の画質の低下を抑制し、画質の向上を図ることが求められている。
【００１１】
本開示は、このような状況に鑑みてなされたものであり、より画質の向上を図ることができるようにするものである。
【課題を解決するための手段】
【００１２】
本開示の一側面の固体撮像素子は、半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とを有する画素を備え、前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される。
【００１３】
本開示の一側面の製造方法は、半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とを有する画素を備える固体撮像素子の製造方法であって、前記光電変換部が形成される領域の側面部分にトレンチを形成し、前記トレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層を形成するステップを含む。
【００１４】
本開示の一側面の電子機器は、半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とが形成された画素を有し、前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される固体撮像素子を備える。
【００１５】
本開示の一側面においては、光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより、光電変換部の側面に側面ピンニング層が形成される。
【発明の効果】
【００１６】
本開示の一側面によれば、より画質の向上を図ることができる。
【図面の簡単な説明】
【００１７】
【図１】本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】画素アレイ部の画素および周辺回路の構成例を示す回路図である。
【図３】画素の駆動タイミングの一例を示す図である。
【図４】画素の平面的および断面的な構造例を示す図である。
【図５】画素の製造工程について説明する図である。
【図６】従来の構造の画素との比較について説明する図である。
【図７】画素の第１の変形例の平面的な構造を示す図である。
【図８】画素の第２の変形例を示す回路図である。
【図９】画素の駆動タイミングの一例を示す図である。
【図１０】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１９】
図１は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
【００２０】
図１において、固体撮像素子１１は、CMOS型固体撮像素子であり、画素アレイ部１２、垂直駆動回路１３、シャッタ駆動回路１４，CDS(Correlated Double Sampling)回路１５、水平駆動回路１６，AGC（Automatic Gain Controller）１７，A/D（Analog/Digital）変換部１８、およびタイミングジェネレータ１９を備えて構成される。
【００２１】
画素アレイ部１２は、２次元状に配置された複数の画素（例えば、図２の画素２１）を有しており、各画素は、１または複数の光電変換素子を有している。また、画素アレイ部１２には、垂直駆動回路１３からの信号を各画素に供給するための複数の信号配線が行ごとに接続されるとともに、各画素からの画素信号をCDS回路１５に出力するための複数の信号配線が列ごとに接続されている。
【００２２】
垂直駆動回路１３は、画素アレイ部１２が有する複数の画素を行ごとに選択する信号を、信号配線を介して順次供給する。
【００２３】
シャッタ駆動回路１４は、シャッタ駆動を行うための駆動信号を、画素アレイ部１２が有する複数の画素の行ごとに順次供給する。例えば、シャッタ駆動回路１４から出力される駆動信号と、垂直駆動回路１３から出力される信号との間隔を調整することで、画素の露光時間（電荷蓄積時間）を調整することができる。
【００２４】
CDS回路１５は、垂直駆動回路１３からの信号によって選択された行の画素から画素信号を読み出して、CDS処理を行う。即ち、CDS回路１５は、各画素に電荷が蓄積されたレベルに応じた画素信号と、各画素のリセットレベルの画素信号との差を取る処理を行うことにより、画素ごとの固定パターンノイズを除去した画素値を示す信号を取得する。そして、CDS回路１５は、水平駆動回路１６からの駆動信号に従って、取得した画素値を示す信号を順次、AGC１７に出力する。
【００２５】
水平駆動回路１６は、画素アレイ部１２が有する画素を列方向に順番に選択して、画素値を示す信号を出力させる駆動信号をCDS回路１５に出力する。
【００２６】
AGC１７は、CDS回路１５から供給される画素値を示す信号を、適切なゲインで増幅して、A/D変換部１８に出力する。
【００２７】
A/D変換部１８は、AGC１７から供給されたアナログの信号をデジタルな数値に変換した画素データを、固体撮像素子１１の外部に出力する。
【００２８】
タイミングジェネレータ１９は、所定の周波数のクロック信号に基づいて、固体撮像素子１１の各ブロックの駆動に必要なタイミングを示す信号を生成して、それぞれのブロックに供給する。
【００２９】
また、図１では、画素から出力される信号の流れが太線の矢印で示されており、画素アレイ部１２から出力された信号は、CDS回路１５においてCDS処理が施された後に、AGC１７において増幅され、A/D変換部１８においてA/D変換されて外部に出力される。
【００３０】
なお、図１は、固体撮像素子１１の構成の一例を示すものであり、例えば、A/D変換部１８を固体撮像素子１１の内部に備えない構成や、画素の列ごとにA/D変換部を備える構成などを採用することができる。また、固体撮像素子１１は、１つ以上のCDS回路１５を備えたり、複数のAGC１７およびA/D変換部１８を設けたりすることで、複数の出力系統を有する構成としてもよい。
【００３１】
次に、図２を参照して、画素アレイ部１２の画素および周辺回路について説明する。
【００３２】
上述したように、画素アレイ部１２には、２次元状に複数の画素が配置されているが、図２では、それらの中の１つの画素２１が図示されており、その他の画素は簡略化のため図示が省略されている。また、図２に示すように、画素アレイ部１２の周辺回路は、画素２１の行ごとに配置されるアンド素子２２乃至２４、画素２１の列ごとに配置されるトランジスタ２５、および定電位源２６を有して構成されている。
【００３３】
画素２１は、ＰＤ３１、転送トランジスタ３２、ＦＤ３３、増幅トランジスタ３４、選択トランジスタ３５、リセットトランジスタ３６を備えて構成される。また、画素２１には、行方向に並ぶ画素２１で共通する信号を供給する転送信号配線４１、リセット信号配線４２、および選択信号配線４３が接続されるとともに、CDS回路１５に画素信号を出力する画素出力配線４４が接続される。また、画素２１には、電源電位供給配線４５を介して、所定の電源電位が供給される。
【００３４】
ＰＤ３１は、画素２１に照射される光を光電変換して電荷を発生し、その電荷を蓄積する光電変換素子である。
【００３５】
転送トランジスタ３２は、転送信号配線４１を介して供給される転送信号に従って、ＰＤ３１に蓄積されている電荷を、ＦＤ３３に転送する。
【００３６】
ＦＤ３３は、転送トランジスタ３２と増幅トランジスタ３４のゲート電極との接続点に形成される浮遊拡散領域であり、転送トランジスタ３２を介してＰＤ３１から転送された電荷を一時的に蓄積する。即ち、ＦＤ３３に蓄積される電荷に応じて、増幅トランジスタ３４のゲート電極の電位が増加する。
【００３７】
増幅トランジスタ３４は、そのドレインが電源電位供給配線４５に接続されており、ＦＤ３３に蓄積されている電荷を、その電位に応じたレベルの画素信号に変換して出力する。
【００３８】
選択トランジスタ３５には、画素信号を出力する画素２１を選択する選択信号が選択信号配線４３を介して供給され、選択トランジスタ３５は、その選択信号に従って、増幅トランジスタ３４を画素出力配線４４に接続する。
【００３９】
リセットトランジスタ３６は、そのドレインが電源電位供給配線４５に接続されており、リセット信号配線４２を介して供給されるリセット信号に従って、ＦＤ３３に蓄積されている電荷をリセットする。
【００４０】
トランジスタ２５は、画素出力配線４４に定電流を供給する。即ち、画素信号の出力が選択された画素２１の増幅トランジスタ３４にトランジスタ２５から定電流が供給されることにより、増幅トランジスタ３４がソースフォロアとして動作する。これにより、増幅トランジスタ３４のゲート電位と、所定の一定の電圧差を持つ電位が、画素出力配線４４に表れるように構成されている。
【００４１】
定電位源２６は、トランジスタ２５が定電流を供給するために飽和領域動作をするように、定電位供給配線４６を介して、トランジスタ２５のゲート電極に一定の電位を供給する。
【００４２】
アンド素子２２は、出力端子が転送信号配線４１を介して転送トランジスタ３２のゲート電極に接続されている。また、アンド素子２２は、一方の入力端子が、信号配線５１を介して垂直駆動回路１３の出力端子に接続されるとともに、他方の入力端子が、信号配線５２を介して、駆動タイミングに従ってパルス状の転送信号を出力する端子に接続されている。
【００４３】
アンド素子２３は、出力端子がリセット信号配線４２を介してリセットトランジスタ３６のゲート電極に接続されている。また、アンド素子２３は、一方の入力端子が、信号配線５１を介して垂直駆動回路１３の出力端子に接続されるとともに、他方の入力端子が、信号配線５３を介して、駆動タイミングに従ってパルス状のリセット信号を出力する端子に接続されている。
【００４４】
アンド素子２４は、出力端子が選択信号配線４３を介して選択トランジスタ３５のゲート電極に接続されている。また、アンド素子２４は、一方の入力端子が、信号配線５１を介して垂直駆動回路１３の出力端子に接続されるとともに、他方の入力端子が、信号配線５４を介して、駆動タイミングに従ってパルス状の選択信号を出力する端子に接続されている。
【００４５】
このような構成により、固体撮像素子１１では、垂直駆動回路１３によって選択された行に配置されている画素２１に、転送信号配線４１、リセット信号配線４２、および選択信号配線４３を介して、転送信号、リセット信号、および選択信号がそれぞれ供給される。
【００４６】
次に、図３を参照して、画素２１に供給される駆動信号について説明する。
【００４７】
図３に示されている選択信号は、選択信号配線４３を介して選択トランジスタ３５に供給され、リセット信号は、リセット信号配線４２を介してリセットトランジスタ３６に供給され、転送信号は、転送信号配線４１を介して転送トランジスタ３２に供給される。
【００４８】
画素２１から画素信号を読み出す読み出し期間が開始されるタイミングになると、選択信号がhighレベルとなり、選択トランジスタ３５が導通状態となることで、画素２１の信号が画素出力配線４４を介してCDS回路１５に出力することができる状態になる。
【００４９】
その後、リセット信号がhighレベルとなり、リセットトランジスタ３６が導通状態となることで、ＦＤ３３に蓄積されていた電荷がリセットされる。そして、リセット信号がLowレベルになることによりリセットトランジスタ３６が非導通状態となってリセットが完了した後、リセットレベルの画素信号がCDS回路１５に読み出される。
【００５０】
次に、転送信号がhighレベルになることにより、転送トランジスタ３２が導通状態となり、ＰＤ３１に蓄積されていた電荷がＦＤ３３に転送される。そして、転送信号がLowレベルになることによって転送トランジスタ３２が非導通状態となり電荷の転送が完了した後、ＦＤ３３に蓄積されている電荷のレベルに応じた画素信号がCDS回路１５に読み出される。
【００５１】
このようにして、固体撮像素子１１では、リセットレベルの画素信号と、ＦＤ３３に蓄積されている電荷のレベルに応じた画素信号とがCDS回路１５に読み出される。そして、CDS回路１５が、CDS処理を行うことにより、画素２１ごとの増幅トランジスタ３４の閾値電圧のバラツキなどによって発生する固定的なパターンノイズがキャンセルされる。
【００５２】
また、CDS回路１５は、水平駆動回路１６によって選択された列の画素２１の画素値を示す信号を、水平信号配線４７を通して、図１のAGC１７に出力する。
【００５３】
次に、図４を参照して、固体撮像素子１１の画素アレイ部１２が有する画素２１の概略的な構造について説明する。図４Ａには、画素２１の平面的な構造例が示されており、図４Ｂには、画素２１の断面的な構造例が示されている。
【００５４】
図４Ｂに示すように、画素２１は、シリコン基板６１に対して形成され、シリコン基板６１の表面（図４Ｂの上側を向く面）近傍に、ＰＤ３１が形成されるとともに、ＰＤ３１から転送トランジスタ３２を介して離間した位置にＦＤ３３が形成される。
【００５５】
ＰＤ３１は、例えば、Ｐ型のシリコン基板６１（ウェル）に対して高濃度の不純物をイオン注入して形成されるＮ型の領域である。
【００５６】
転送トランジスタ３２は、ＰＤ３１とＦＤ３３との間に配置され、シリコン基板６１の表面に絶縁膜を介して配置されたゲート電極７１を有して構成されている。また、ゲート電極７１には、コンタクト部７２を介して転送信号配線４１が接続されており、ゲート電極７１に電圧を印加することで、ＰＤ３１からＦＤ３３への電荷の読み出しが行われる。
【００５７】
ＦＤ３３は、シリコン基板６１の表面に接するように形成されており、ＰＤ３１よりも不純物濃度が濃いＮ型の領域である。
【００５８】
また、画素２１には、ＰＤ３１の側面を囲うように、画素２１どうしを分離するための画素分離部６２が形成される。画素分離部６２は、例えば、ＰＤ３１の側面を囲う領域であって、転送トランジスタ３２が配置された領域以外の領域にポリシリコンを埋め込むことにより形成される。画素分離部６２は、コンタクト部６３を介して、電位的にＧＮＤに固定された接地配線６４に接続されることにより、電位的にＧＮＤに固定されている。
【００５９】
そして、画素２１では、ＰＤ３１の表面側に表面ピンニング層８１が形成されるとともに、ＰＤ３１の側面部分、即ち、ＰＤ３１と画素分離部６２との間に側面ピンニング層８２が形成される。表面ピンニング層８１および側面ピンニング層８２は、シリコン基板６１（ウェル）よりも不純物濃度が濃いＰ型の領域であり、シリコンの境界面で発生する暗電流を抑制する。さらに、表面ピンニング層８１および側面ピンニング層８２は、ＰＤ３１との急峻なＰＮ接合により、ＰＤ３１の飽和電荷数を増加させることができる。
【００６０】
このように、画素２１では、ＰＤ３１および表面ピンニング層８１により急峻なＰＮ接合が形成されるのと同様に、ＰＤ３１および側面ピンニング層８２により急峻なＰＮ接合が形成される。これにより、画素２１においては、ＰＤの表面側にのみＰＮ接合が形成される従来の構造よりも、ＰＤ３１の飽和電荷数を増加させることができる。また、画素２１では、暗電流の発生も、従来の構造よりも抑制することができる。
【００６１】
従って、このような構造の画素２１を有する固体撮像素子１１においては、例えば、画素２１を小型化しても、例えば、ダイナミックレンジの低下や暗電流によるノイズの発生を抑制することができ、より画質の向上を図ることができる。
【００６２】
次に、図５を参照して画素２１の製造工程について説明する。
【００６３】
第１の工程において、シリコン基板６１に対して、画素分離部６２を形成する領域に対応してトレンチ６２’を形成する。なお、図６では断面的に示されているが、図４Ａに示されている画素分離部６２に対応するように、トレンチ６２’は、ＰＤ３１が形成される領域を囲うように形成される。
【００６４】
第２の工程において、Ｎ型の不純物をイオン注入することによりＰＤ３１を形成し、Ｐ型の不純物をイオン注入することにより表面ピンニング層８１および側面ピンニング層８２を同時に形成する。
【００６５】
ここで、表面ピンニング層８１および側面ピンニング層８２を形成するためのイオン注入は、黒色の矢印で示されているように、シリコン基板６１の表面に対して傾斜する方向から行われる。このように、トレンチ６２’が開口している状態で、シリコン基板６１の表面に対して傾斜する方向からイオン注入することにより、ＰＤ３１の表面側（深さ方向）に形成される表面ピンニング層８１と同等の急峻なＰＮ接合となる側面ピンニング層８２を、ＰＤ３１の側面側（横方向）に形成することができる。
【００６６】
また、表面ピンニング層８１および側面ピンニング層８２を形成するためのイオン注入は、シリコン基板６１を回転させつつ複数の方向から、例えば、８方向からシリコン基板６１の表面に対して傾斜するように行ってもよい。これにより、図４Ａに示すように、ＰＤ３１の複数の側面に対して側面ピンニング層８２を形成することができる。
【００６７】
なお、表面ピンニング層８１と側面ピンニング層８２とを同時に形成しなくてもよい。即ち、シリコン基板６１の表面に向かって真上からイオン注入することで表面ピンニング層８１を形成する従来と同様の工程と、シリコン基板６１の表面に対して傾斜する方向からイオン注入することで側面ピンニング層８２を形成する工程を有してもよい。
【００６８】
第３の工程において、トレンチ６２’にポリシリコンを埋め込むことにより画素分離部６２が形成される。また、第３の工程において、ＰＤ３１とＦＤ３３との間の領域におけるシリコン基板６１の表面にゲート電極７１が形成される。
【００６９】
第４の工程において、画素分離部６２に接続するようにコンタクト部６３が形成されるとともに、側面ピンニング層８２に接続するようにコンタクト部７２が形成される。その後、コンタクト部６３に接続するように接地配線６４が形成されるとともに、コンタクト部７２に接続するように転送信号配線４１が形成される。
【００７０】
以上のような製造工程により、ＰＤ３１の表面側に表面ピンニング層８１が形成されるとともに、ＰＤ３１の側面側を囲うように側面ピンニング層８２が形成された画素２１を製造することができる。
【００７１】
また、ＰＤ３１、表面ピンニング層８１、および側面ピンニング層８２を斜め方向からイオン注入することによりＰＮ接合を同時に形成することにより、従来の製造方法から工程数を増加させることなく、飽和電荷数の多いＰＤ３１を形成することができる。
【００７２】
そして、画素２１では、ＰＤ３１の表面側だけでなく側面側にもＰＮ接合が形成されるため、従来の構造の画素よりも飽和電荷数を稼げる面積を増大させることができ、全体として飽和電荷数を増加させることができる。
【００７３】
図６を参照して、従来の構造の画素との比較について説明する。図６Ａには、従来の構造の画素２１’の断面的なポテンシャル分布が示されており、図６Ｂには、本技術を適用した画素２１の断面的なポテンシャル分布が示されている。
【００７４】
従来、画素２１’は、画素分離部６２を形成する領域にトレンチを形成して、ポリシリコンまたは酸化膜をトレンチに埋め込んで画素分離部６２を形成し、シリコン基板６１の表面側からＰＤおよび表面ピンニング層を形成するためのイオン注入が行われる。これにより、図６Ａに示すように、ＰＤのポテンシャル分布９１および表面ピンニング層のポテンシャル分布９２が形成される。
【００７５】
これに対して、画素２１では、画素分離部６２を形成する領域にトレンチを形成して、トレンチが開口している状態で、シリコン基板６１の表面に対して傾斜する方向からイオン注入が行われることにより、側面ピンニング層８２が形成される。これにより、図６Ｂに示すように、ＰＤのポテンシャル分布９３および表面ピンニング層のポテンシャル分布９４が形成される。つまり、表面部分だけでなく側面部分にも急峻なＰＮ接合が形成されている。
【００７６】
このように、画素２１は、画素２１’とはポテンシャル分布が異なっており、画素２１’と同じ画素面積であっても、より多くの電荷を蓄積することができるＰＤ３１を形成することができる。
【００７７】
また、画素２１では、側面ピンニング層８２が、トレンチ６２’が開口している状態でイオン注入することで形成されるので、ＰＤ３１の側面部分においても、ＰＤ３１の表面側と同様に急峻なＰＮ接合を形成することができる。
【００７８】
つまり、上述の特許文献１に開示されているように、トレンチ素子分離の側方にＰＮ接合容量を形成することにより飽和電荷数を増加させることはできるが、この構造では、ＰＤとウェル間の側壁の容量は、シリコン基板の深い部分に形成されるため、ＰＤと表面ピンニング層との間のように、急峻なＰＮ接合を形成することは困難であると想定される。そのため、上述の特許文献１に開示されている構造では、ＰＤの飽和電荷数を大幅に向上させることは困難であると想定される。
【００７９】
これに対して、画素２１では、シリコン基板６１の表面側から側面ピンニング層８２を形成するためのイオン注入を行うのではなく、トレンチ６２’が開口している状態で斜め方向からイオン注入を行うことで側面ピンニング層８２が形成される。従って、上述の特許文献１に開示されている構造よりも急峻なＰＮ接合をＰＤ３１の側面部分に形成することができ、ＰＤ３１の飽和電荷数を大幅に向上させることができる。
【００８０】
次に、図７を参照して、画素２１の第１の変形例について説明する。図７には、画素２１Ａの平面的な構造が示されている。
【００８１】
図７に示すように、画素２１Ａでは、４つのＰＤ３１−１乃至３１−４が、１つのＦＤ３３を共有する構造が採用されている。そして、図４の画素２１と同様に、画素２１Ａにおいても、ＰＤ３１−１の側面を囲う画素分離部６２−１との間に側面ピンニング層８２−１が形成されている。また、ＰＤ３１−２乃至３１−４についても同様に側面ピンニング層８２−２乃至８２−４が形成されている。
【００８２】
従って、画素２１Ａにおいても、ＰＤ３１−１乃至３１−４の飽和電荷数を増加することができる。さらに、画素２１Ａでは、ＦＤ３３を共有することによってＰＤ３１−１乃至３１−４の面積を広くすることができ、これによっても飽和電荷数が増加することになる。
【００８３】
このように、本技術は、様々な構造の画素に適用することができる。つまり、図２に示すような、ＰＤ３１およびＦＤ３３と、４つのトランジスタ（転送トランジスタ３２、増幅トランジスタ３４、選択トランジスタ３５、リセットトランジスタ３６）とを備えた構造の画素２１に限定されるものではない。さらに、画素２１の構成としては、３つのトランジスタで画素信号の読み出しを行う構造などを採用してもよい。
【００８４】
次に、図８を参照して、画素２１の第２の変形例について説明する。図８には、画素２１Ｂの回路図が示されており、図２の画素２１と共通する構成要素には同一の符号を付し、その詳細な説明は省略する。
【００８５】
図２の画素２１では、ＰＤ３１のアノードが接地されていたのに対し、図８の画素２１Ｂでは、ＰＤ３１のアノードが転送補助信号配線４８に接続されている点で画素２１とは異なる構成とされており、その他の点で共通する。
【００８６】
画素２１Ｂでは、転送補助信号配線４８を介して、ＰＤ３１からＦＤ３３に電荷を転送するタイミングで、マイナスの電位がＰＤ３１のアノードに供給される。つまり画素２１Ｂでは、ＰＤ３１を囲う画素分離部６２（図４参照）に対して、ＰＤ３１からＦＤ３３に電荷を転送するタイミングで、ＧＮＤレベル以下のマイナスの電位が供給される。
【００８７】
つまり、図９に示すように、図３を参照して説明した駆動信号と同様に、選択信号がhighレベルとなり、リセット信号によってＦＤ３３に蓄積されていた電荷がリセットされる。その後、転送信号がパルス状に供給されるのと同時に、転送補助信号によりパルス状にマイナスの電位がＰＤ３１のアノードに供給される。
【００８８】
このような駆動により、画素２１Ｂでは、電荷転送時にＰＤ３１の外周のポテンシャルを浅くすることができるので、ＰＤ３１に蓄積されている電荷がＰＤ３１の中央に運ばれることになり、電荷転送をより容易に行うことができる。
【００８９】
つまり、画素２１では、ポテンシャルの深い部分がＰＤ３１の外周に形成されるため、電荷を転送し難くなることが想定される。これに対し、画素２１Ｂのように電荷転送時にＰＤ３１の外周のポテンシャルを浅くすることで電荷の転送を補助し、より良好な電荷の転送を実現することができる。
【００９０】
なお、上述の実施の形態では、トレンチ６２’にポリシリコンを埋め込むことにより画素分離部６２が形成されているが、例えば、トレンチ６２’に酸化膜を埋め込むことにより画素分離部６２を形成してもよい。
【００９１】
また、ＰＤ３１を形成する工程において、深さ方向（ＰＤ３１の表面側）とは別のタイミングでマスクを利用して斜め方向のイオン注入を行って側面ピンニング層８２を形成することにより、深さ方向とは異なるＰＮ接合を形成することができる。これにより、所望の特性に対してのプロファイルの制御性を向上させることができる。
【００９２】
また、固体撮像素子１１は、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置の他、携帯電話端末やパーソナルコンピュータなど様々な電子機器に搭載することができる。
【００９３】
図１０は、撮像装置の構成例を示すブロック図である。
【００９４】
図１０に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
【００９５】
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
【００９６】
撮像素子１０３としては、上述した構成の画素２１を備える固体撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
【００９７】
信号処理回路１０４は、撮像素子１０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
【００９８】
このように構成されている撮像装置１０１では、撮像素子１０３として、上述したような構成の画素２１を備える固体撮像素子１１を適用することにより、画素が小型化されてもダイナミックレンジの低下を抑制することができ、画質を向上させることができる。
【００９９】
また、本技術における固体撮像素子１１は、裏面照射型のCMOS型固体撮像素子や、表面照射型のCMOS型固体撮像素子、CCD型固体撮像素子などに採用することができる。
【０１００】
なお、本技術は以下のような構成も取ることができる。
（１）
半導体基板に形成された光電変換部と、
前記光電変換部の側面に形成された側面ピンニング層と
を有する画素を備え、
前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される
固体撮像素子。
（２）
前記側面ピンニング層は、前記光電変換部の側面を囲うように形成される
上記（１）に記載の固体撮像素子。
（３）
前記側面ピンニング層は、前記半導体基板の表面に対して傾斜する方向からイオン注入を行うことにより形成される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記光電変換部の表面側に形成された表面ピンニング層をさらに有し、
前記側面ピンニング層および前記表面ピンニング層は、前記半導体基板の表面に対して傾斜する方向からイオン注入を行うことにより同時に形成される
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記側面ピンニング層の形成後に、前記トレンチに、隣接する画素と分離するための画素分離部が埋め込まれる
上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
前記光電変換部に蓄積されている電荷を転送するタイミングで、前記画素分離部にマイナスの電位が供給される
上記（５）に記載の固体撮像素子。
【０１０１】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１０２】
１１ 固体撮像素子， １２ 画素アレイ部， １３ 垂直駆動回路， １４ シャッタ駆動回路， １５ CDS回路， １６ 水平駆動回路， １７ AGC， １８ A/D変換部， １９ タイミングジェネレータ， ２１ 画素， ２２乃至２４ アンド素子， ２５ トランジスタ， ２６ 定電位源， ３１ ＰＤ， ３２ 転送トランジスタ， ３３ ＦＤ， ３４ 増幅トランジスタ， ３５ 選択トランジスタ， ３６ リセットトランジスタ， ４１ 転送信号配線， ４２ リセット信号配線， ４３ 選択信号配線， ４４ 画素出力配線， ４５ 電源電位供給配線， ４６ 定電位供給配線， ４７ 水平信号配線， ４８ 転送補助信号配線， ５１乃至５４ 信号配線， ６１ シリコン基板， ６２ 画素分離部， ６３ コンタクト部， ６４ 接地配線， ７１ ゲート電極， ７２ コンタクト部， ８１ 表面ピンニング層， ８２ 側面ピンニング層
【特許請求の範囲】
【請求項１】
半導体基板に形成された光電変換部と、
前記光電変換部の側面に形成された側面ピンニング層と
を有する画素を備え、
前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される
固体撮像素子。
【請求項２】
前記側面ピンニング層は、前記光電変換部の側面を囲う領域に形成される
請求項１に記載の固体撮像素子。
【請求項３】
前記側面ピンニング層は、前記半導体基板の表面に対して傾斜する方向からイオン注入を行うことにより形成される
請求項１に記載の固体撮像素子。
【請求項４】
前記光電変換部の表面側に形成された表面ピンニング層をさらに有し、
前記側面ピンニング層および前記表面ピンニング層は、前記半導体基板の表面に対して傾斜する方向からイオン注入を行うことにより同時に形成される
請求項１に記載の固体撮像素子。
【請求項５】
前記側面ピンニング層の形成後、前記トレンチに、隣接する他の画素と分離するための画素分離部が埋め込まれる
請求項１に記載の固体撮像素子。
【請求項６】
前記光電変換部に蓄積されている電荷を転送するタイミングで、前記画素分離部にマイナスの電位が供給される
請求項５に記載の固体撮像素子。
【請求項７】
半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とを有する画素を備える固体撮像素子の製造方法であって、
前記光電変換部が形成される領域の側面部分にトレンチを形成し、
前記トレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層を形成する
ステップを含む製造方法。
【請求項８】
半導体基板に形成された光電変換部と、
前記光電変換部の側面に形成された側面ピンニング層と
が形成された画素を有し、
前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される
固体撮像素子を備える電子機器。
【請求項１】
半導体基板に形成された光電変換部と、
前記光電変換部の側面に形成された側面ピンニング層と
を有する画素を備え、
前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される
固体撮像素子。
【請求項２】
前記側面ピンニング層は、前記光電変換部の側面を囲う領域に形成される
請求項１に記載の固体撮像素子。
【請求項３】
前記側面ピンニング層は、前記半導体基板の表面に対して傾斜する方向からイオン注入を行うことにより形成される
請求項１に記載の固体撮像素子。
【請求項４】
前記光電変換部の表面側に形成された表面ピンニング層をさらに有し、
前記側面ピンニング層および前記表面ピンニング層は、前記半導体基板の表面に対して傾斜する方向からイオン注入を行うことにより同時に形成される
請求項１に記載の固体撮像素子。
【請求項５】
前記側面ピンニング層の形成後、前記トレンチに、隣接する他の画素と分離するための画素分離部が埋め込まれる
請求項１に記載の固体撮像素子。
【請求項６】
前記光電変換部に蓄積されている電荷を転送するタイミングで、前記画素分離部にマイナスの電位が供給される
請求項５に記載の固体撮像素子。
【請求項７】
半導体基板に形成された光電変換部と、前記光電変換部の側面に形成された側面ピンニング層とを有する画素を備える固体撮像素子の製造方法であって、
前記光電変換部が形成される領域の側面部分にトレンチを形成し、
前記トレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層を形成する
ステップを含む製造方法。
【請求項８】
半導体基板に形成された光電変換部と、
前記光電変換部の側面に形成された側面ピンニング層と
が形成された画素を有し、
前記光電変換部が形成される領域の側面部分に形成されたトレンチが開口している状態でイオン注入を行うことにより前記側面ピンニング層が形成される
固体撮像素子を備える電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−４１９１５（Ｐ２０１３−４１９１５Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７６７２１（Ｐ２０１１−１７６７２１）
【出願日】平成２３年８月１２日（２０１１．８．１２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１２日（２０１１．８．１２）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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