固体撮像装置
【課題】雑音が小さい積層型の固体撮像装置を実現できるようにする。
【解決手段】固体撮像装置は、行列状に配置された複数の画素１１と、列ごとに形成された垂直信号線１４１と、垂直信号線と接続された負荷部２３とを備えている。画素１１は、増幅トランジスタ１１３、アドレストランジスタ１１５、リセットトランジスタ１１７及び光電変換部１１１を有している。光電変換部１１１は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含む。リセットトランジスタ１１７は、ソースが画素電極と接続され、ドレインが増幅トランジスタ１１３のドレインと共に電源線と接続され、負荷部２３は、負性抵抗２３Ｂを含む。
【解決手段】固体撮像装置は、行列状に配置された複数の画素１１と、列ごとに形成された垂直信号線１４１と、垂直信号線と接続された負荷部２３とを備えている。画素１１は、増幅トランジスタ１１３、アドレストランジスタ１１５、リセットトランジスタ１１７及び光電変換部１１１を有している。光電変換部１１１は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含む。リセットトランジスタ１１７は、ソースが画素電極と接続され、ドレインが増幅トランジスタ１１３のドレインと共に電源線と接続され、負荷部２３は、負性抵抗２３Ｂを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に積層型の固体撮像装置に関する。
【背景技術】
【０００２】
近年、結晶シリコンからなる半導体基板の内部にフォトダイオードが設けられ、ＣＣＤ（Charge Coupled Device）又はＭＯＳ（Metal Oxide Semiconductor）を走査回路とするＣＣＤ型又はＭＯＳ型の固体撮像装置の画素は急速に微細化されている。２０００年頃には３μｍであった画素サイズは、２００７年には２μｍ以下となった。２０１０年には画素サイズが１．４μｍの固体撮像装置が実用化される予定であり、このペースで画素サイズの微細化が進むと、数年以内に１μｍ以下の画素サイズを実現できると期待される。
【０００３】
しかし、１μｍ以下の画素サイズを実現するためには結晶シリコンの光吸収係数が小さいことにより生じる第１の課題と、取り扱い信号量に関する第２の課題とを解決する必要があることを本願発明者は見出した。第１の課題について詳細に述べると、結晶シリコンの光吸収係数は光の波長に依存する。固体撮像装置の感度を決める波長５５０ｎｍ近傍の緑色の光をほぼ完全に吸収し光電変換するには約３．５μの厚さの結晶シリコンが必要である。従って、半導体基板の内部に形成するフォトダイオードの深さを３．５μ程度とする必要がある。平面的な画素サイズを１μｍとした場合には、深さが３．５μ程度のフォトダイオードを形成することは非常に困難である、仮に深さが３．５μｍ程度のフォトダイオードを形成できたとしても斜めに入射する光が隣接する画素のフォトダイオードに入射するという問題が発生するおそれが高い。斜めに入射する光が隣接する画素のフォトダイオードに入射すると、混色（クロストーク）が生じ、カラーの固体撮像素子においては大きな問題である。混色を防ぐためにフォトダイオードをこれより浅く形成すると緑の光吸収効率が劣化しイメージセンサの感度が劣化する。画素の微細化では画素サイズが小さくなるので１つの画素の感度が低下するため、これに加えて光吸収効率が低下することは致命的である。
【０００４】
第２の課題について詳細を述べると、取り扱い信号量は、一般的な固体撮像装置に用いられているフォトダイオード構造である埋め込みフォトダイオードの飽和電荷量により決まる。埋め込みフォトダイオードは、内部に蓄積された信号電荷をほぼ完全に隣接する電荷検出部に転送できる（完全転送）という長所がある。このため、電荷転送に関わる雑音がほとんど発生せず、埋め込みフォトダイオードは広く固体撮像装置に採用されている。しかし、完全転送を実現するためにフォトダイオードの単位面積あたりの容量を大きくできない。このため画素を微細化すると飽和電荷の減少が問題となる。コンパクトデジカメにおいては、一画素あたり１００００電子の飽和電子数が必要であったが、画素サイズが１．４μ程度となると飽和電子数は５０００電子程度が限界となる。現在は、デジタル信号処理技術による雑音抑圧処理等により画像を作製することにより、飽和電子数の減少に対応しているが、自然な再生画像を得ることは困難である。さらに、高級な一眼レフカメラの場合には、一画素あたり３００００電子程度の飽和電子数が必要であると言われている。
【０００５】
なお、結晶シリコン基板を用いたＭＯＳ型イメージセンサにおいて、基板を薄く削ることにより画素回路が形成された表面側ではなく裏面側から光を入射させる構造が検討されている。しかし、画素回路を構成する配線等により入射する光が妨げられることを回避できるだけであり、第１の課題及び第２の課題を解決することはできない。
【０００６】
これら、２つの課題を解決するために有望な技術として、積層型の固体撮像装置があげられる（例えば、特許文献１を参照。）。積層型の固体撮像装置は、画素回路が形成された半導体基板の上に絶縁膜を介して光電変換膜が形成された構成を有している。このため、光電変換膜にアモルファスシリコン等の光吸収係数が大きい材料を用いることが可能となる。例えば、アモルファスシリコンの場合、波長５５０ｎｍの緑色の光は、０．４ｎｍ程度の厚さでほとんど吸収することができる。
【０００７】
また埋め込みフォトダイオードを用いないため、光電変換部の容量を大きくすることが可能であり、飽和電荷を大きくすることができる。さらに、電荷を完全転送しないため付加容量を積極的に付加することも可能であり、微細化された画素においても十分な大きさの容量が実現でき、第２の課題も解決できる。ダイナミックランダムアクセスメモリにおけるスタックセルのような構造とすることも可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭５８−０５００３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の積層型の固体撮像装置は、ランダム雑音が大きいという問題を有している。従来の積層型の固体撮像装置は、信号電荷をリセットするときに雑音が発生する。雑音が発生した状態において次の信号電荷が加算されるためにリセット雑音が重畳された信号電荷を読み出す。このため、ランダム雑音が大きくなる。
【００１０】
本発明は、前記の問題を解決し、雑音が小さい積層型の固体撮像装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明は固体撮像装置を、増幅トランジスタのドレインとリセットトランジスタのドレインとを直接又はアドレストランジスタを介して接続し、垂直信号線の負荷に負性抵抗負荷を用いる等のリセットノイズ低減手段を備えた構成とする。
【００１２】
具体的に、第１の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成された垂直信号線と、垂直信号線と接続された負荷部とを備え、画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含み、増幅トランジスタは、ゲートが画素電極と接続され、ソースが垂直信号線と接続され、ドレインが電源線と接続され、リセットトランジスタは、ソースが画素電極と接続され、ドレインが電源線と接続され、アドレストランジスタは、増幅トランジスタのソースと垂直信号線との間又はドレインと電源線との間に接続され、負荷部は、負性抵抗を含む。
【００１３】
第１の固体撮像装置は、負荷部が負性抵抗を含む。このため、増幅トランジスタと負荷部とにより構成されるソースフォロア回路のゲインを１よりも大きくすることができる。従って、リセット時の雑音を大幅に低減することができる。また、リセットトランジスタのドレインが増幅トランジスタのドレインと共に電源線と接続されているため、リセットトランジスタと増幅トランジスタとを分離する素子分離領域が不要となり、固体撮像装置を小さくすることができる。
【００１４】
第１の固体撮像装置において、抵抗部は、負性抵抗と正抵抗とを含み、画素の信号をリセットする場合には、負性抵抗を垂直信号線と接続し、画素から信号を読み出す場合には、正抵抗を垂直信号線と接続する構成としてもよい。
【００１５】
第１の固体撮像装置において、負性抵抗は、増幅トランジスタと負性抵抗とにより形成されたソースフォロア回路のゲインが１から（Cs+Cox）／Cox（但し、Csは蓄積容量の容量値であり、Coxは増幅トランジスタのゲート絶縁膜の容量値である）の間となるように設定してもよい。
【００１６】
第１の固体撮像装置において、画素から信号を読み出す場合には、増幅トランジスタと負性抵抗とにより形成されたソースフォロア回路のゲインが、画素の信号をリセットする場合よりも小さい構成としてもよい。
【００１７】
第１の固体撮像装置において、画素は、画素電極と接続されたゼロバイアス容量を有する構成としてもよい。
【００１８】
第２の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成された垂直信号線と、一方の端子が垂直信号線と接続された差動増幅器とを備え、画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含み、増幅トランジスタは、ゲートが画素電極と接続され、ソースがアドレストランジスタを介して垂直信号線と接続され、リセットトランジスタは、ソースが画素電極と接続され、差動増幅器の出力端子は、対応する列に設けられた増幅トランジスタ及びリセットトランジスタのドレインと接続されている。
【００１９】
第２の固体撮像装置は、一方の端子が垂直信号線と接続された差動増幅器の出力端子が、対応する列に設けられた増幅トランジスタ及びリセットトランジスタのドレインと接続されている。このため、リセットトランジスタにおいて発生する雑音を負帰還させることができる。従って、リセット時のノイズを大幅に低減することが可能となる。また、リセットトランジスタと増幅トランジスタとを分離する素子分離領域が不要となり、固体撮像装置を小さくすることができる。また、雑音抑圧のために設けられたフィードバック用の配線を電源配線と共通化するため画素の微細化に有効である。
【００２０】
第３の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成されたアドレスドレイン線と、列ごとに形成された垂直信号線と、一方の端子が垂直信号線と接続された差動増幅器とを備え、画素は、増幅トランジスタ、アドレストランジスタ、第１のフィードバックトランジスタ及び光電変換部を有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含み、増幅トランジスタは、ゲートが画素電極と接続され、ソースが垂直信号線と接続され、第１のフィードバックトランジスタは、ソースが画素電極と接続され、ドレインが増幅トランジスタのドレインと共にアドレストランジスタのソースと接続され、アドレストランジスタのドレインは、列ごとに対応するアドレスドレイン線と接続され、アドレスドレイン線は、スイッチを介して電源線及び対応する列の差動増幅器の出力端子と接続されている。
【００２１】
第３の固体撮像装置は、第１のフィードバックトランジスタのドレインが増幅トランジスタのドレインと共にアドレストランジスタのソースと接続され、アドレストランジスタのドレインが列ごとに対応するアドレスドレイン線と接続され、アドレスドレイン線は、スイッチを介して電源線及び対応する列の差動増幅器の出力端子と接続されている。このため、リセット時のノイズを負帰還させることができるだけでなく、列ごとに雑音抑制を行うローリングリセット動作が可能となる。また、雑音抑圧のために設けられたフィードバック用の配線を電源配線と共通化するため画素の微細化に有効である。
【００２２】
第３の固体撮像装置において、画素が第１のフィードバックのソースと画素電極との間に接続された第２のフィードバックトランジスタ及びフィードバック容量を有している構成としてもよい。また、第１のフィードバックのソースと画素電極との間に接続されたフィードバック容量と、画素電極とアドレストランジスタのソースとの間に接続された第２のフィードバックトランジスタとを有している構成としてもよい。このような構成とすることにより、容量値が小さいフィードバック容量により雑音を低減することが可能となる。
【００２３】
さらに、第３の固体撮像装置において、画素が第１のフィードバックトランジスタのソースと画素電極との間に接続されたフィードバック容量と、ソースが画素電極と接続されたリセットトランジスタとを有している構成としてもよい。
このような構成とすることにより、容量値が小さいフィードバック容量により雑音を低減できると共に、暗電流を低減することも可能となる。
【００２４】
本発明に係る第４の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成された電源線と、列ごとに形成された垂直信号線と、一方の端子が垂直信号線と接続された差動増幅器とを備え、垂直信号線と接続された負荷部とを備え、画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含み、増幅トランジスタは、ゲートが画素電極と接続され、ソースが垂直信号線と接続され、ドレインが電源線と接続され、リセットトランジスタは、ソースが画素電極と接続され、ドレインが電源線と接続され、アドレストランジスタは、増幅トランジスタのソースと垂直信号線との間又は増幅トランジスタのドレインと電源線との間に接続され、差動増幅器の出力は、垂直信号線と結合していることを特徴とする。
【００２５】
第４の固体撮像装置は、差動増幅器の出力が垂直信号線と結合している。このため、垂直信号線の電圧を反転して垂直信号線に負帰還をかけることができる。従って、リセット時のノイズを低減することが可能となる。
【００２６】
第４の固体撮像装置において、画素は、画素電極と接続されたゼロバイアス容量を有していてもよい。
【発明の効果】
【００２７】
本発明に係る固体撮像装置によれば、雑音が小さい積層型の固体撮像装置を実現できる。
【図面の簡単な説明】
【００２８】
【図１】第１の実施形態に係る固体撮像装置を示す回路図である。
【図２】第１の実施形態に係る固体撮像装置の画素セルを示す断面図である。
【図３】第１の実施形態に係る固体撮像装置の負性抵抗を示す回路図である。
【図４】第１の実施形態に係る固体撮像装置の負性抵抗を示す回路図である。
【図５】ソースフォロア回路を示す回路図である。
【図６】ソースフォロア回路の動作を示す電流電圧特性図である。
【図７】（ａ）〜（ｃ）は、ソースフォロア回路の電流電圧特性の拡大図であり、（ａ）は負荷の抵抗値が無限大の場合であり、（ｂ）は負荷が正抵抗負荷の場合であり、（ｃ）は負荷が負性抵抗負荷の場合である。
【図８】（ａ）及び（ｂ）はソースフォロア回路のドライバトランジスタの電位であり、（ａ）は負荷が正抵抗負荷の場合を示す図であり、（ｂ）は負荷が不静定高負荷の場合を示す図である。
【図９】第１の実施形態に係る固体撮像装置の画素セルの一部を示す回路図である。
【図１０】第１の実施形態の一変形例に係る固体撮像装置を示す回路図である。
【図１１】第２の実施形態に係る固体撮像装置を示す回路図である。
【図１２】第３の実施形態に係る固体撮像装置を示す回路図である。
【図１３】第４の実施形態に係る固体撮像装置を示す回路図である。
【図１４】（ａ）及び（ｂ）は弱反転動作の際のトランジスタの状態を示し、（ａ）は回路図であり、（ｂ）は電位の状態を示す図である。
【図１５】（ａ）及び（ｂ）は弱反転フィードバック動作の際のトランジスタの状態を示し、（ａ）は回路図であり、（ｂ）は電位の状態を示す図である。
【図１６】（ａ）及び（ｂ）は容量挿入弱反転フィードバック動作の際のトランジスタの状態を示し、（ａ）は回路図であり、（ｂ）は電位の状態を示す図である。
【図１７】第４の実施形態係る固体撮像装置の一変形例を示す回路図である。
【図１８】第５の実施形態に係る固体撮像装置を示す回路図である。
【発明を実施するための形態】
【００２９】
（第１の実施形態）
図１は本実施形態に係る固体撮像装置の回路構成を示している。図１に示すように、行列状に配置された複数の画素１１と、画素１１に種々のタイミング信号を供給する垂直走査部１３と、画素１１の信号を順次水平出力１４２へ読み出す水平信号読み出し部１５とを備えている。図１においては画素１１は２行２列分だけを記載しているが、行数及び列数は任意に設定してよい。
【００３０】
画素１１は、光電変換部１１１と、ゲートが光電変換部１１１と接続された増幅トランジスタ１１３と、ソースが光電変換部１１１と接続されたリセットトランジスタ１１７と、ドレインが増幅トランジスタ１１３のソースと接続されたアドレストランジスタ１１５とを有している。光電変換部１１１は、増幅トランジスタ１１３のゲート及びリセットトランジスタ１１７のソースと、光電変換部制御線１３１との間に接続されている。アドレストランジスタ１１５のソースは対応する垂直信号線１４１と接続されている。アドレストランジスタ１１５のゲートは、アドレス制御線１２１を介して垂直走査部１３と接続されている。リセットトランジスタ１１７のゲートはリセット制御線１２３を介して垂直走査部１３と接続されている。増幅トランジスタ１１３のドレインとリセットトランジスタ１１７のドレインとは、ドレイン制御線１３３を介して電源（図示せず）と接続されている。
【００３１】
垂直信号線１４１は、列ごとに設けられ、カラム信号処理部２１を介して水平信号読み出し部１５と接続されている。カラム信号処理部２１は、相関２重サンプリングに代表される雑音抑圧信号処理及びアナログデジタル変換等を行う。また、垂直信号線１４１には、負荷部２３が接続されている。負荷部２３は、通常の正抵抗である負荷抵抗２３Ａと負性抵抗２３Ｂとを有している。負荷抵抗２３Ａ及び負性抵抗２３Ｂはそれぞれ第１のスイッチ１４３及び第２のスイッチ１４４を介して垂直信号線１４１と接続されている。アドレス制御線１２１、リセット制御線１２３は行ごとに設けられている。光電変換部制御線１３１及びドレイン制御線１３３は、全画素に共通となっている。増幅トランジスタ１１３とアドレストランジスタ１１５とは直列に配置されているが、この位置関係が入れ替わっても動作上問題ない。従って、増幅トランジスタ１１３のソースが垂直信号線１４１と直接接続され、ドレインがアドレストランジスタ１１５を介してドレイン制御線１３３と接続されていてもよい。また、正抵抗である負荷抵抗２３Ａに代えて定電流負荷を設けてもよい。
【００３２】
本実施形態の固体撮像装置は積層型の固体撮像装置であり、各画素１１は次のような構成を有している。図２は、本実施形態の固体撮像装置における画素１１の断面構成を示している。図２に示すようにシリコンからなる半導体基板３１に増幅トランジスタ、アドレストランジスタ及びリセットトランジスタが形成されている。増幅トランジスタは、ゲート電極４１と、ソースである拡散層５１及びドレインである拡散層５２とを有している。アドレストランジスタはゲート電極４２と、ソースである拡散層５２及びドレインである拡散層５３とを有している。リセットトランジスタは、ゲート電極４３と、ソースである拡散層５５及びドレインである拡散層５１とを有している。増幅トランジスタのソースとアドレストランジスタのドレインとは共通の拡散層であり、増幅トランジスタ１１３のドレインとリセットトランジスタのドレインとは共通の拡散層である。
【００３３】
半導体基板３１の上には、各トランジスタを覆うように絶縁膜３５が形成されている。絶縁膜３５の上には光電変換部１１１が形成されている。光電変換部１１１は、アモルファスシリコン等からなる光電変換膜４５と光電変換膜４５の下面に形成された画素電極４６と、光電変換膜４５の上面に形成された透明電極４７とを有している。画素電極４６は、コンタクト３６を介して増幅トランジスタのゲート電極４１及びリセットトランジスタのソースである拡散層５４と接続されている。画素電極４６と接続された拡散層５４は蓄積ダイオードとして機能する。
【００３４】
図３は、本実施形態における負性抵抗２３Ｂの回路構成を示している。負荷トランジスタ１５１とインバータ回路１５２とにより構成されている。インバータ回路１５２の反転出力が負荷トランジスタ１５１のゲートと接続されているため、入力端子１５０の電圧が上昇すると回路に流れる電流が低下する。入力端子１５０の電圧が低下すると逆に回路に流れる電流は上昇する。なお、図４に示すように負荷トランジスタ１５１及びインバータ回路１５２をトランジスタ１５３を介して接地してもよい。このようにすれば、回路を差動的に動作させることができるので動作を安定させることができる。
【００３５】
以下に、負性抵抗２３Ｂを設けることによりリセット雑音を低減する原理について説明する。まず、図５に示すようなドライバトランジスタ１６１と、ゲートに一定電圧が入力された負荷トランジスタ１６２とからなるソースフォロア回路の動作を考える。ドライバトランジスタ１６１のゲートに入力するする入力電圧をＶｇ、ドレイン電流をＩｄ、ソースからの出力電圧をＶｓとすると、これらの関係は図６に示すようになる。
【００３６】
負荷トランジスタ１６２は、理想的な状態においては飽和領域において抵抗が無限大の定電流特性を示す。このため、理想的な状態の場合には、負荷トランジスタ１６２の電流電圧特性は、図６においＡ１の符号を附した負荷カーブとなる。一方、ドライバトランジスタ１６１は、Ｖｓが小さくなると電流が増大する。このため、ドライバトランジスタの電流電圧特性は図６においてＢ１の符号を附した放物線状のドライバカーブとなる。負荷カーブＡ１とドライバカーブＢ１との交点がソースフォロア回路の動作点となり、ソースフォロア回路の出力電圧が決まる。ドライバトランジスタ１６１のゲートに信号が入力されＶｇが上昇すると、ドライバカーブＢ１は右方向にシフトし、ドライバカーブＢ２となる。このため、ソースフォロア回路の出力は増大する。しかし、実際の負荷トランジスタ１６２は、アーリー効果と呼ばれる現象により、定電流特性を示さず、若干右上がりの正抵抗負荷特性を示す。このため、Ａ２のような負荷カーブとなる。一方、本実施形態のように、負荷トランジスタを負性抵抗とすると、Ａ３に示すように若干右下がりの負荷カーブとなる。
【００３７】
図７（ａ）〜（ｃ）は、図６のソースフォロア回路の動作点の部分を拡大して示している。図７（ａ）に示すように、負荷の抵抗が無限大であり定電流特性を示す場合には、入力電圧Ｖｇの変化量ΔＶｇと出力電圧Ｖｓの変化量ΔＶｓとは等しくなる。このためソースフォロア回路のゲインＧは１となる。負荷が正抵抗性負荷の場合には、図７（ｂ）に示すようにΔＶｓはΔＶｇよりも小さくなる。このため、ゲインＧは１未満となる。負荷が負性抵抗負荷の場合には、図７（ｃ）に示すようにΔＶｓはΔＶｇよりも大きくなり、ゲインＧは１よりも大きくなる。
【００３８】
図８（ａ）及び（ｂ）は、ドライバトランジスタの各部の電位を示している。なお、図８においてハッチングを施した部分は電荷が蓄積されている状態を示している。ドライバトランジスタのソースＳからゲートＧの下を通りドレインＤへ電子が流れ込む。入力信号を受けるとゲートＧのチャネル電位は、Ｖｃ１からＶｃ２へと変化する。図８（ａ）に示すように、負荷が正抵抗負荷の場合には、ソースＳにおける出力電圧の変化ΔＶｓは チャネル電位の変化ΔＶｃよりも小さくなり、ゲインＧは１未満となる。従って、図８（ａ）に示すようにゲートＧの電圧が上昇すると、チャネル部分に蓄積されている電荷の量が増大する。増大した電荷は、ゲートに対しては容量値がＣｏｘ（１−Ｇ）の容量となる。この場合のＣｏｘはゲート絶縁膜の容量である。このことは、ゲインＧが小さくなると、ドライバトランジスタの入力ゲートの容量が大きくなることを示している。
【００３９】
一方、負荷が負性抵抗負荷である場合には、図８（ｂ）に示すように出力電圧の変化ΔＶｓはゲートＧのチャネル電位の変化ΔＶｃよりも大きくなり、ゲインＧは１よりも大きくなる。このため、ゲートＧの電圧が上昇すると、チャネル部分に蓄積されている電荷の量は減少し、電気的に負の容量となる。
【００４０】
図９は本実施形態における画素セルの一部を示している。蓄積容量Ｃｓは光電変換膜の容量、画素電極が結合しているソースの容量及びその他の浮遊容量の和である。ソースフォロア回路となる、増幅トランジスタ１１３のゲートの容量Ｃｇは、先に示したようにＣｏｘ（１−Ｇ）となる。リセットの際におけるリセットトランジスタ１１７の雑音は電荷領域において√ｋＴ（Ｃｓ＋Ｃｇ）となる。つまり√ｋＴ（Ｃｓ＋Ｃｏｘ（１−Ｇ））となる。ソースフォロア回路のゲインＧを（Ｃｓ＋Ｃｏｘ）／Ｃｏｘつまり１＋Ｃｓ／Ｃｏｘとなるように設定すれば雑音をゼロにすることができる。
【００４１】
つまり、図１に示す増幅トランジスタ１１３と負性抵抗２３Ｂとにより構成されるソースフォロア回路のゲインを１よりも大きくすることにより、リセット時の雑音を大幅に低減することができる。ゲインが１＋Ｃｓ／Ｃｏｘに近いほど雑音を低減する効果が大きくなる。特に、ソースフォロア回路のゲインを１＋Ｃｓ／Ｃｏｘとすることにより、リセット雑音をほとんどゼロとすることができる。このときリセットパルスの立下り時間を緩やかにするテーパーリセット動作を用いることが好ましい。これはリセットトランジスタの雑音帯域をソースフォロア回路の帯域より狭くするためである。
【００４２】
また、負荷抵抗２３Ａではなく、負性抵抗２３Ｂを接続した状態で信号の読み出しを行ってもよい。ソースフォロア回路のゲインを１から１＋Ｃｓ／Ｃｏｘの間に設定すれば、増幅した信号を読み出すことが可能となる。
【００４３】
本実施形態の固体撮像装置はリセットトランジスタ１１７のドレインと増幅トランジスタ１１３のドレインとを接続している。このため、リセットトランジスタ１１７と増幅トランジスタ１１３とを分離する素子分離領域が不要となる。また、リセットトランジスタ１１７のドレインと増幅トランジスタ１１３のドレインとを共通の拡散層とすることができる。これにより、画素セルの面積を小さくできる。例えば、リセットトランジスタ１１７と増幅トランジスタとが分離されており、リセットトランジスタ１１７のソースと増幅トランジスタのドレインとに別々の配線が接続されている場合と比べると、画素セルの面積を７５％程度に抑えることが可能となる。
【００４４】
ＣＣＤイメージセンサの出力回路に用いられる２段又は３段ソースフォロア回路の初段のソースフォロア回路の負荷部に負性抵抗を用いると、ソースフォロア回路のゲインが向上し雑音が低減するため、非常に有効である。
【００４５】
（第１の実施形態の一変形例）
図１０は第１の実施形態の一変形例に係る固体撮像装置を示している。増幅トランジスタ１１３のゲートとゼロバイアス容量制御線１２５との間にゼロバイアス容量１１８が接続されている。リセットされるリセットトランジスタ１１７のソース電圧は電源電圧に保持されるが、電源電圧は正の高い電圧である。このためソースの暗電流が大きくなるおそれがある。リセットした後、ゼロバイアス容量１１８に負方向のパルスを印加して、信号蓄積時のソース電圧を０Ｖ近傍まで下げることにより暗電流を低減することができる。
【００４６】
（第２の実施形態）
図１１は、第２の実施形態に係る固体撮像装置の回路構成を示している。図１１において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００４７】
第２の実施形態の固体撮像装置は、−側の入力（反転入力）端子が垂直信号線１４１と接続された差動増幅器２２１を有している。差動増幅器２２１の出力はドライバ２２２を介して増幅トランジスタ１１３のドレイン及びリセットトランジスタ１１７のドレインと接続されている。
【００４８】
リセットトランジスタ１１７のドレインが電源電位に固定されている場合には、信号をリセットする際にリセットトランジスタ１１７により大きな熱雑音が発生する。本実施形態の固体撮像装置は、リセットトランジスタ１１７のドレインに垂直信号線１４１の出力を反転増幅した信号を入力している。これにより、リセットトランジスタ１１７において発生する雑音を負帰還させて抑制することが可能となる。増幅トランジスタ１１３により構成されるソースフォロア回路は、電源が変動しても特性に影響が生じないため、このような回路構成としても問題ない。
【００４９】
なお、差動増幅器２２１の駆動能力によってはドライバ２２２を介さず、差動増幅器２２１の出力を増幅トランジスタ１１３のドレイン及びリセットトランジスタ１１７のドレインと直接接続してもよい。また、リセット時においてのみこのような駆動を行い、信号読み出し時には増幅トランジスタ１１３のドレイン及びリセットトランジスタ１１７のドレインを固定の電源電圧と接続してもよい。さらに、増幅トランジスタのゲートにゼロバイアス容量を付加してもよい。
【００５０】
本実施形態の固体撮像装置もリセットトランジスタ１１７のドレインと増幅トランジスタ１１３のドレインとを接続している。このため、リセットトランジスタ１１７と増幅トランジスタ１１３とを分離する素子分離領域が不要となる。また、リセットトランジスタ１１７のドレインと増幅トランジスタ１１３のドレインとを共通の拡散層とすることができ、画素セルの面積を小さくできる。
【００５１】
なお、第１の実施形態と同様に増幅トランジスタ１１３とアドレストランジスタ１１５との配置は入れ替えても問題ない。
【００５２】
（第３の実施形態）
図１２は第３の実施形態に係る固体撮像装置の回路構成を示している。図１２において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００５３】
第１の実施形態及び第２の実施形態は、列ごとに雑音抑制を行うローリングリセット動作の固体撮像装置を示した。本実施形態の固体撮像装置は、全画素を同時にリセットするグローバルリセットにおいて雑音抑制を行うことができる。図１２に示すように、増幅トランジスタ１１３とアドレストランジスタ１１５との間に、フィードバックトランジスタ３１１が接続されている。また、−側の入力が垂直信号線１４１と接続された差動増幅器３２１を有している。差動増幅器３２１の出力はスイッチ３２３を介してアドレストランジスタ１１５のドレインと接続されている。また、アドレストランジスタ１１５のドレインはスイッチ３２４を介してドレイン制御線１３３と接続されている。スイッチ３２３をオフ状態とし、スイッチ３２４をオン状態とし、この後全画素のアドレストランジスタ１１５をオフ状態とする。これにより増幅トランジスタ１１３のドレイン電圧が低下し、その電圧がフィードバックトランジスタ３１１を介して増幅トランジスタ１１３のゲートにフィードバックされる。従って、全画素に対して同時にフィードバック動作を行うことができる。本実施形態の固体撮像装置においては、フィードバックトランジスタ３１１がリセットトランジスタの機能を果たす。スイッチ３２４をオフ状態とし、スイッチ３２３をオン状態として、一ラインごとにアドレストランジスタ１１５とフィードバックトランジスタ３１１とを介して差動増幅器３２１の出力を増幅トランジスタ１１３のゲートに雑音抑圧電圧としてフィードバックすれば、ローリングリセット動作を行うことができる。
【００５４】
本実施形態においても、増幅トランジスタ１１３のゲートにゼロバイアス容量を接続することが可能である。全画素リセットの場合においても、ローリングリセットの場合においてもリセット動作が終了した後に、ゼロバイアス容量により増幅トランジスタ１１３のゲート電圧を０Ｖ近傍の正の電圧に設定することが好ましい。これにより、増幅トランジスタ１１３のゲート電圧に接続されたアドレストランジスタ３１１のソースドレイン拡散層の電圧を下げることができ、アドレストランジスタ３１１のソースドレイン拡散層において発生する暗電流を抑圧することができる。
【００５５】
（第４の実施形態）
図１３は第４の実施形態に係る固体撮像装置の回路構成を示している。図１３において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図１３に示すように、増幅トランジスタ１１３とアドレストランジスタ１１５との間に、第１のフィードバックトランジスタ４１１及び第２のフィードバックトランジスタ４１２が接続されている。第２のフィードバックトランジスタのソースが増幅トランジスタ１１３のゲートと接続され、第１のフィードバックトランジスタ４１１のソースは第２のフィードバックトランジスタ４１２のドレインと接続されると共に、フィードバック容量４１３を介して増幅トランジスタ１１３のゲートと接続されている。第１のフィードバックトランジスタ４１１のゲート及び第２のフィードバックトランジスタ４１２のゲートは、それぞれ第１のフィードバックトランジスタ制御線４３１及び第２のフィードバックトランジスタ制御線４３２を介して垂直走査部１３と接続されている。また、−側の入力が垂直信号線１４１と接続された差動増幅器４２１を有している。全画素リセットを行う場合には、まず全画素のアドレストランジスタ１１５、第１のフィードバックトランジスタ４１１及び第２のフィードバックトランジスタ４１２をオン状態とし、第３の実施形態と同様に１回目のフィードバック動作を行う。この後、さらに雑音抑圧をするために第２のフィードバックトランジスタ４１２をオフ状態とし、フィードバック容量４１３を直列に介して２回目のフィードバック動作を行う。後で説明するように、このような動作とすることにより雑音抑圧効果をさらに向上させることができる。２回目のフィードバック動作の方が雑音抑圧効果が大きいが、２回目のフィードバック動作だけでは増幅トランジスタ１１３のゲートに蓄積される信号電荷の直流成分をリセットできない。このため、１回目のフィードバック動作が必要である。ローリングリセットに関しては、第１のフィードバックトランジスタ４１１と第２のフィードバックトランジスタ４１２とをオン状態とし、第３の実施形態と同様に行えばよい。第２のフィードバックトランジスタ４１２をオフ状態とし雑音抑圧効果をさらに向上させることも可能である。
【００５６】
本実施形態の固体撮像装置は、フィードバック容量４１３を有しており、フィードバック容量４１３の容量値を小さくすることにより雑音を小さくすることができる。ローリングリセットを行う場合にも雑音を低減することが可能である。
【００５７】
フィードバック容量４１３を設けることにより雑音を低減できる原理は以下の通りである。図１４（ａ）はソースＳに容量Ｃが接続され、ドレインＤにバイアス電圧Ｖｄが印加され、ゲートＧの電圧が固定されたトランジスタを示し、（ｂ）は各部の電位を示している。ソースＳはフローティング状態であるため、ドレインＤに電子が流れるとその電位は徐々に高くなる。ゲートＧの下側に形成されたチャネルの電位とソースの電位とが同程度となると弱反転電流と呼ばれる電子の熱拡散により電流が流れる。この場合における雑音は電荷領域では√（ｋＴＣ／２）である。これは、ソースから電子１個が飛び出すと、ソースの電位がｑ／Ｃだけ上昇することにより、次に飛び出す電子の確率がｅｘｐ（ｑ2／ｋＴＣ）倍小さくなることに起因している。
【００５８】
図１５（ａ）はソースＳにバイアス電圧Ｖｓが印加され、ドレインＤ及びゲートＧが容量Ｃと接続されたトランジスタを示し、（ｂ）は各部の電位を示している。この場合にはソースＳからドレインＤに電子流れ込むことにより、ドレインＤの電位が低下するとゲートＧの電圧も低下するためソースＳからの電子の流入は徐々に小さくなる。この場合における雑音は、電子１個が飛び出すと、次に電子の飛び出す確率がｅｘｐ（ｑ2／ｋＴＣ）倍小さくなるので、√（ｋＴＣ／２）となる。
【００５９】
図１６（ａ）は、ソースＳにバイアス電圧Ｖｓが印加され、ゲートＧに容量Ｃｐが接続され、ゲートＧ及びドレインＤが容量Ｃと接続され、ドレインＤとゲートＧと間に微小な容量Ｃ０が挿入されたトランジスタを示し、（ｂ）は各部の電位を示している。ゲートＧに接続された容量Ｃｐは、光電変換膜の容量をイメージしている。Ｃ０がＣ及びＣｐと比べ十分に小さい場合には、ソースＳから１個の電子が飛び出すと、次に電子が飛び出す確立はｅｘｐ（ｑ2／ｋＴＣ・（Ｃ０／Ｃｐ））分小さくなる。これにより、ドレインＤにおける雑音は√（ｋＴＣ・Ｃｐ／２Ｃ０）となり増加する。しかしゲートＧにおける雑音は√（ｋＴＣ・Ｃ０／２Ｃｐ）となり減少する。ＣとＣｐとがほぼ同等である場合には、雑音は√（ｋＴＣ０／２）となり、微小な容量Ｃ０により小さな雑音に変換される。このように、容量値が小さいフィードバック容量４１３を用いることにより、容量の変換による雑音の抑圧が可能となる。
【００６０】
ここでフィードバックについて簡単に説明する。ソースからドレインに電子が飛び出すと、ドレインの電圧が低下する。ドレインの電圧が低下する度合いはゲートの電圧が高い程大きい。従って、ゲートの電圧に対してドレインの電圧は反転した電圧となる。ゲートの電圧に対して反転したドレインの電圧をゲートに返すことにより、負帰還（ネガティブフィードバック）をかけることができる。
【００６１】
本実施形態の画素セルを図１７に示すように、第２のフィードバックトランジスタ４１２のドレインが第１のフィードバックトランジスタ４１１のソースではなく、アドレストランジスタ１１５と接続された構成としてもよい。この場合にも、同様の効果が得られる。
【００６２】
なお、本実施形態においても、増幅トランジスタ１１３のゲートにゼロバイアス容量を接続することが可能である。
【００６３】
（第５の実施形態）
図１８は第５の実施形態に係る固体撮像装置の回路構成を示している。図１８において図１７と同一の構成要素には同一の符号を附すことにより説明を省略する。図１８に示すように、第２のフィードバックトランジスタに代えて、増幅トランジスタ１１３のゲートとリセットバイアス線１４５との間に接続されたリセットトランジスタ１１７を有している。本実施形態の固体撮像装置は、リセットバイアス線１４５の電圧を０Ｖ近傍に設定することにより、暗電流を抑圧できる。また、容量値が小さいフィードバック容量４１３を用いているため、大きな雑音抑圧効果が得られる。本実施形態の固体撮像装置は、リセットバイアス線１４５の電圧を０Ｖ近傍に設定すればゼロバイアス容量を付加しなくても、暗電流を低減できる。但し、ゼロバイアス容量を設けてもよい。
【００６４】
なお、第３〜第５の実施形態において、フィードバックトランジスタは信号のリセットを行うリセットトランジスタとしての機能を有している。
【００６５】
各実施形態において、光電変換素子、転送トランジスタ、フローティングディフュージョン、リセットトランジスタ及び増幅トランジスタが各画素にそれぞれ設けられた、いわゆる１画素１セル構造の例を示した。しかし、画素内に複数の光電変換素子を含み、さらにフローティングディフュージョン、リセットトランジスタ及び増幅トランジスタのいずれか又はすべてを画素内において共有する、いわゆる多画素１セル構造としてもよい。
【産業上の利用可能性】
【００６６】
本発明に係る固体撮像装置は、雑音が小さい積層型の固体撮像装置を実現でき、特に小型の画像ピックアップ装置等として有用である。
【符号の説明】
【００６７】
１１ 画素
１３ 垂直走査部
１５ 水平信号読み出し部
２１ カラム信号処理部
２３ 負荷部
２３Ａ 負荷抵抗
２３Ｂ 負性抵抗
３１ 半導体基板
３５ 絶縁膜
３６ コンタクト
４１ ゲート電極
４２ ゲート電極
４３ ゲート電極
４５ 光電変換膜
４６ 画素電極
４７ 透明電極
５１ 拡散層
５２ 拡散層
５３ 拡散層
５４ 拡散層
５５ 拡散層
１１１ 光電変換部
１１３ 増幅トランジスタ
１１５ アドレストランジスタ
１１７ リセットトランジスタ
１１８ ゼロバイアス容量
１２１ アドレス制御線
１２３ リセット制御線
１２５ ゼロバイアス容量制御線
１３１ 光電変換部制御線
１３３ ドレイン制御線
１４１ 垂直信号線
１４２ 水平出力
１４３ 第１のスイッチ
１４４ 第２のスイッチ
１４５ リセットバイアス線
１５０ 入力端子
１５１ 負荷トランジスタ
１５２ インバータ回路
１５３ トランジスタ
１６１ ドライバトランジスタ
１６２ 負荷トランジスタ
２２１ 差動増幅器
２２２ ドライバ
３１１ フィードバックトランジスタ
３２１ 差動増幅器
３２３ スイッチ
３２４ スイッチ
４１１ 第１のフィードバックトランジスタ
４１２ 第２のフィードバックトランジスタ
４１３ フィードバック容量
４２１ 差動増幅器
４２３ スイッチ
４２４ スイッチ
４３１ 第１のフィードバックトランジスタ制御線
４３２ 第２のフィードバックトランジスタ制御線
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に積層型の固体撮像装置に関する。
【背景技術】
【０００２】
近年、結晶シリコンからなる半導体基板の内部にフォトダイオードが設けられ、ＣＣＤ（Charge Coupled Device）又はＭＯＳ（Metal Oxide Semiconductor）を走査回路とするＣＣＤ型又はＭＯＳ型の固体撮像装置の画素は急速に微細化されている。２０００年頃には３μｍであった画素サイズは、２００７年には２μｍ以下となった。２０１０年には画素サイズが１．４μｍの固体撮像装置が実用化される予定であり、このペースで画素サイズの微細化が進むと、数年以内に１μｍ以下の画素サイズを実現できると期待される。
【０００３】
しかし、１μｍ以下の画素サイズを実現するためには結晶シリコンの光吸収係数が小さいことにより生じる第１の課題と、取り扱い信号量に関する第２の課題とを解決する必要があることを本願発明者は見出した。第１の課題について詳細に述べると、結晶シリコンの光吸収係数は光の波長に依存する。固体撮像装置の感度を決める波長５５０ｎｍ近傍の緑色の光をほぼ完全に吸収し光電変換するには約３．５μの厚さの結晶シリコンが必要である。従って、半導体基板の内部に形成するフォトダイオードの深さを３．５μ程度とする必要がある。平面的な画素サイズを１μｍとした場合には、深さが３．５μ程度のフォトダイオードを形成することは非常に困難である、仮に深さが３．５μｍ程度のフォトダイオードを形成できたとしても斜めに入射する光が隣接する画素のフォトダイオードに入射するという問題が発生するおそれが高い。斜めに入射する光が隣接する画素のフォトダイオードに入射すると、混色（クロストーク）が生じ、カラーの固体撮像素子においては大きな問題である。混色を防ぐためにフォトダイオードをこれより浅く形成すると緑の光吸収効率が劣化しイメージセンサの感度が劣化する。画素の微細化では画素サイズが小さくなるので１つの画素の感度が低下するため、これに加えて光吸収効率が低下することは致命的である。
【０００４】
第２の課題について詳細を述べると、取り扱い信号量は、一般的な固体撮像装置に用いられているフォトダイオード構造である埋め込みフォトダイオードの飽和電荷量により決まる。埋め込みフォトダイオードは、内部に蓄積された信号電荷をほぼ完全に隣接する電荷検出部に転送できる（完全転送）という長所がある。このため、電荷転送に関わる雑音がほとんど発生せず、埋め込みフォトダイオードは広く固体撮像装置に採用されている。しかし、完全転送を実現するためにフォトダイオードの単位面積あたりの容量を大きくできない。このため画素を微細化すると飽和電荷の減少が問題となる。コンパクトデジカメにおいては、一画素あたり１００００電子の飽和電子数が必要であったが、画素サイズが１．４μ程度となると飽和電子数は５０００電子程度が限界となる。現在は、デジタル信号処理技術による雑音抑圧処理等により画像を作製することにより、飽和電子数の減少に対応しているが、自然な再生画像を得ることは困難である。さらに、高級な一眼レフカメラの場合には、一画素あたり３００００電子程度の飽和電子数が必要であると言われている。
【０００５】
なお、結晶シリコン基板を用いたＭＯＳ型イメージセンサにおいて、基板を薄く削ることにより画素回路が形成された表面側ではなく裏面側から光を入射させる構造が検討されている。しかし、画素回路を構成する配線等により入射する光が妨げられることを回避できるだけであり、第１の課題及び第２の課題を解決することはできない。
【０００６】
これら、２つの課題を解決するために有望な技術として、積層型の固体撮像装置があげられる（例えば、特許文献１を参照。）。積層型の固体撮像装置は、画素回路が形成された半導体基板の上に絶縁膜を介して光電変換膜が形成された構成を有している。このため、光電変換膜にアモルファスシリコン等の光吸収係数が大きい材料を用いることが可能となる。例えば、アモルファスシリコンの場合、波長５５０ｎｍの緑色の光は、０．４ｎｍ程度の厚さでほとんど吸収することができる。
【０００７】
また埋め込みフォトダイオードを用いないため、光電変換部の容量を大きくすることが可能であり、飽和電荷を大きくすることができる。さらに、電荷を完全転送しないため付加容量を積極的に付加することも可能であり、微細化された画素においても十分な大きさの容量が実現でき、第２の課題も解決できる。ダイナミックランダムアクセスメモリにおけるスタックセルのような構造とすることも可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭５８−０５００３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の積層型の固体撮像装置は、ランダム雑音が大きいという問題を有している。従来の積層型の固体撮像装置は、信号電荷をリセットするときに雑音が発生する。雑音が発生した状態において次の信号電荷が加算されるためにリセット雑音が重畳された信号電荷を読み出す。このため、ランダム雑音が大きくなる。
【００１０】
本発明は、前記の問題を解決し、雑音が小さい積層型の固体撮像装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明は固体撮像装置を、増幅トランジスタのドレインとリセットトランジスタのドレインとを直接又はアドレストランジスタを介して接続し、垂直信号線の負荷に負性抵抗負荷を用いる等のリセットノイズ低減手段を備えた構成とする。
【００１２】
具体的に、第１の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成された垂直信号線と、垂直信号線と接続された負荷部とを備え、画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含み、増幅トランジスタは、ゲートが画素電極と接続され、ソースが垂直信号線と接続され、ドレインが電源線と接続され、リセットトランジスタは、ソースが画素電極と接続され、ドレインが電源線と接続され、アドレストランジスタは、増幅トランジスタのソースと垂直信号線との間又はドレインと電源線との間に接続され、負荷部は、負性抵抗を含む。
【００１３】
第１の固体撮像装置は、負荷部が負性抵抗を含む。このため、増幅トランジスタと負荷部とにより構成されるソースフォロア回路のゲインを１よりも大きくすることができる。従って、リセット時の雑音を大幅に低減することができる。また、リセットトランジスタのドレインが増幅トランジスタのドレインと共に電源線と接続されているため、リセットトランジスタと増幅トランジスタとを分離する素子分離領域が不要となり、固体撮像装置を小さくすることができる。
【００１４】
第１の固体撮像装置において、抵抗部は、負性抵抗と正抵抗とを含み、画素の信号をリセットする場合には、負性抵抗を垂直信号線と接続し、画素から信号を読み出す場合には、正抵抗を垂直信号線と接続する構成としてもよい。
【００１５】
第１の固体撮像装置において、負性抵抗は、増幅トランジスタと負性抵抗とにより形成されたソースフォロア回路のゲインが１から（Cs+Cox）／Cox（但し、Csは蓄積容量の容量値であり、Coxは増幅トランジスタのゲート絶縁膜の容量値である）の間となるように設定してもよい。
【００１６】
第１の固体撮像装置において、画素から信号を読み出す場合には、増幅トランジスタと負性抵抗とにより形成されたソースフォロア回路のゲインが、画素の信号をリセットする場合よりも小さい構成としてもよい。
【００１７】
第１の固体撮像装置において、画素は、画素電極と接続されたゼロバイアス容量を有する構成としてもよい。
【００１８】
第２の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成された垂直信号線と、一方の端子が垂直信号線と接続された差動増幅器とを備え、画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含み、増幅トランジスタは、ゲートが画素電極と接続され、ソースがアドレストランジスタを介して垂直信号線と接続され、リセットトランジスタは、ソースが画素電極と接続され、差動増幅器の出力端子は、対応する列に設けられた増幅トランジスタ及びリセットトランジスタのドレインと接続されている。
【００１９】
第２の固体撮像装置は、一方の端子が垂直信号線と接続された差動増幅器の出力端子が、対応する列に設けられた増幅トランジスタ及びリセットトランジスタのドレインと接続されている。このため、リセットトランジスタにおいて発生する雑音を負帰還させることができる。従って、リセット時のノイズを大幅に低減することが可能となる。また、リセットトランジスタと増幅トランジスタとを分離する素子分離領域が不要となり、固体撮像装置を小さくすることができる。また、雑音抑圧のために設けられたフィードバック用の配線を電源配線と共通化するため画素の微細化に有効である。
【００２０】
第３の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成されたアドレスドレイン線と、列ごとに形成された垂直信号線と、一方の端子が垂直信号線と接続された差動増幅器とを備え、画素は、増幅トランジスタ、アドレストランジスタ、第１のフィードバックトランジスタ及び光電変換部を有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含み、増幅トランジスタは、ゲートが画素電極と接続され、ソースが垂直信号線と接続され、第１のフィードバックトランジスタは、ソースが画素電極と接続され、ドレインが増幅トランジスタのドレインと共にアドレストランジスタのソースと接続され、アドレストランジスタのドレインは、列ごとに対応するアドレスドレイン線と接続され、アドレスドレイン線は、スイッチを介して電源線及び対応する列の差動増幅器の出力端子と接続されている。
【００２１】
第３の固体撮像装置は、第１のフィードバックトランジスタのドレインが増幅トランジスタのドレインと共にアドレストランジスタのソースと接続され、アドレストランジスタのドレインが列ごとに対応するアドレスドレイン線と接続され、アドレスドレイン線は、スイッチを介して電源線及び対応する列の差動増幅器の出力端子と接続されている。このため、リセット時のノイズを負帰還させることができるだけでなく、列ごとに雑音抑制を行うローリングリセット動作が可能となる。また、雑音抑圧のために設けられたフィードバック用の配線を電源配線と共通化するため画素の微細化に有効である。
【００２２】
第３の固体撮像装置において、画素が第１のフィードバックのソースと画素電極との間に接続された第２のフィードバックトランジスタ及びフィードバック容量を有している構成としてもよい。また、第１のフィードバックのソースと画素電極との間に接続されたフィードバック容量と、画素電極とアドレストランジスタのソースとの間に接続された第２のフィードバックトランジスタとを有している構成としてもよい。このような構成とすることにより、容量値が小さいフィードバック容量により雑音を低減することが可能となる。
【００２３】
さらに、第３の固体撮像装置において、画素が第１のフィードバックトランジスタのソースと画素電極との間に接続されたフィードバック容量と、ソースが画素電極と接続されたリセットトランジスタとを有している構成としてもよい。
このような構成とすることにより、容量値が小さいフィードバック容量により雑音を低減できると共に、暗電流を低減することも可能となる。
【００２４】
本発明に係る第４の固体撮像装置は、半導体基板と、半導体基板に行列状に配置された複数の画素と、列ごとに形成された電源線と、列ごとに形成された垂直信号線と、一方の端子が垂直信号線と接続された差動増幅器とを備え、垂直信号線と接続された負荷部とを備え、画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、光電変換部は、半導体基板の上に形成された光電変換膜と、光電変換膜の基板側の面に形成された画素電極及び光電変換膜の画素電極と反対側の面に形成された透明電極とを含み、増幅トランジスタは、ゲートが画素電極と接続され、ソースが垂直信号線と接続され、ドレインが電源線と接続され、リセットトランジスタは、ソースが画素電極と接続され、ドレインが電源線と接続され、アドレストランジスタは、増幅トランジスタのソースと垂直信号線との間又は増幅トランジスタのドレインと電源線との間に接続され、差動増幅器の出力は、垂直信号線と結合していることを特徴とする。
【００２５】
第４の固体撮像装置は、差動増幅器の出力が垂直信号線と結合している。このため、垂直信号線の電圧を反転して垂直信号線に負帰還をかけることができる。従って、リセット時のノイズを低減することが可能となる。
【００２６】
第４の固体撮像装置において、画素は、画素電極と接続されたゼロバイアス容量を有していてもよい。
【発明の効果】
【００２７】
本発明に係る固体撮像装置によれば、雑音が小さい積層型の固体撮像装置を実現できる。
【図面の簡単な説明】
【００２８】
【図１】第１の実施形態に係る固体撮像装置を示す回路図である。
【図２】第１の実施形態に係る固体撮像装置の画素セルを示す断面図である。
【図３】第１の実施形態に係る固体撮像装置の負性抵抗を示す回路図である。
【図４】第１の実施形態に係る固体撮像装置の負性抵抗を示す回路図である。
【図５】ソースフォロア回路を示す回路図である。
【図６】ソースフォロア回路の動作を示す電流電圧特性図である。
【図７】（ａ）〜（ｃ）は、ソースフォロア回路の電流電圧特性の拡大図であり、（ａ）は負荷の抵抗値が無限大の場合であり、（ｂ）は負荷が正抵抗負荷の場合であり、（ｃ）は負荷が負性抵抗負荷の場合である。
【図８】（ａ）及び（ｂ）はソースフォロア回路のドライバトランジスタの電位であり、（ａ）は負荷が正抵抗負荷の場合を示す図であり、（ｂ）は負荷が不静定高負荷の場合を示す図である。
【図９】第１の実施形態に係る固体撮像装置の画素セルの一部を示す回路図である。
【図１０】第１の実施形態の一変形例に係る固体撮像装置を示す回路図である。
【図１１】第２の実施形態に係る固体撮像装置を示す回路図である。
【図１２】第３の実施形態に係る固体撮像装置を示す回路図である。
【図１３】第４の実施形態に係る固体撮像装置を示す回路図である。
【図１４】（ａ）及び（ｂ）は弱反転動作の際のトランジスタの状態を示し、（ａ）は回路図であり、（ｂ）は電位の状態を示す図である。
【図１５】（ａ）及び（ｂ）は弱反転フィードバック動作の際のトランジスタの状態を示し、（ａ）は回路図であり、（ｂ）は電位の状態を示す図である。
【図１６】（ａ）及び（ｂ）は容量挿入弱反転フィードバック動作の際のトランジスタの状態を示し、（ａ）は回路図であり、（ｂ）は電位の状態を示す図である。
【図１７】第４の実施形態係る固体撮像装置の一変形例を示す回路図である。
【図１８】第５の実施形態に係る固体撮像装置を示す回路図である。
【発明を実施するための形態】
【００２９】
（第１の実施形態）
図１は本実施形態に係る固体撮像装置の回路構成を示している。図１に示すように、行列状に配置された複数の画素１１と、画素１１に種々のタイミング信号を供給する垂直走査部１３と、画素１１の信号を順次水平出力１４２へ読み出す水平信号読み出し部１５とを備えている。図１においては画素１１は２行２列分だけを記載しているが、行数及び列数は任意に設定してよい。
【００３０】
画素１１は、光電変換部１１１と、ゲートが光電変換部１１１と接続された増幅トランジスタ１１３と、ソースが光電変換部１１１と接続されたリセットトランジスタ１１７と、ドレインが増幅トランジスタ１１３のソースと接続されたアドレストランジスタ１１５とを有している。光電変換部１１１は、増幅トランジスタ１１３のゲート及びリセットトランジスタ１１７のソースと、光電変換部制御線１３１との間に接続されている。アドレストランジスタ１１５のソースは対応する垂直信号線１４１と接続されている。アドレストランジスタ１１５のゲートは、アドレス制御線１２１を介して垂直走査部１３と接続されている。リセットトランジスタ１１７のゲートはリセット制御線１２３を介して垂直走査部１３と接続されている。増幅トランジスタ１１３のドレインとリセットトランジスタ１１７のドレインとは、ドレイン制御線１３３を介して電源（図示せず）と接続されている。
【００３１】
垂直信号線１４１は、列ごとに設けられ、カラム信号処理部２１を介して水平信号読み出し部１５と接続されている。カラム信号処理部２１は、相関２重サンプリングに代表される雑音抑圧信号処理及びアナログデジタル変換等を行う。また、垂直信号線１４１には、負荷部２３が接続されている。負荷部２３は、通常の正抵抗である負荷抵抗２３Ａと負性抵抗２３Ｂとを有している。負荷抵抗２３Ａ及び負性抵抗２３Ｂはそれぞれ第１のスイッチ１４３及び第２のスイッチ１４４を介して垂直信号線１４１と接続されている。アドレス制御線１２１、リセット制御線１２３は行ごとに設けられている。光電変換部制御線１３１及びドレイン制御線１３３は、全画素に共通となっている。増幅トランジスタ１１３とアドレストランジスタ１１５とは直列に配置されているが、この位置関係が入れ替わっても動作上問題ない。従って、増幅トランジスタ１１３のソースが垂直信号線１４１と直接接続され、ドレインがアドレストランジスタ１１５を介してドレイン制御線１３３と接続されていてもよい。また、正抵抗である負荷抵抗２３Ａに代えて定電流負荷を設けてもよい。
【００３２】
本実施形態の固体撮像装置は積層型の固体撮像装置であり、各画素１１は次のような構成を有している。図２は、本実施形態の固体撮像装置における画素１１の断面構成を示している。図２に示すようにシリコンからなる半導体基板３１に増幅トランジスタ、アドレストランジスタ及びリセットトランジスタが形成されている。増幅トランジスタは、ゲート電極４１と、ソースである拡散層５１及びドレインである拡散層５２とを有している。アドレストランジスタはゲート電極４２と、ソースである拡散層５２及びドレインである拡散層５３とを有している。リセットトランジスタは、ゲート電極４３と、ソースである拡散層５５及びドレインである拡散層５１とを有している。増幅トランジスタのソースとアドレストランジスタのドレインとは共通の拡散層であり、増幅トランジスタ１１３のドレインとリセットトランジスタのドレインとは共通の拡散層である。
【００３３】
半導体基板３１の上には、各トランジスタを覆うように絶縁膜３５が形成されている。絶縁膜３５の上には光電変換部１１１が形成されている。光電変換部１１１は、アモルファスシリコン等からなる光電変換膜４５と光電変換膜４５の下面に形成された画素電極４６と、光電変換膜４５の上面に形成された透明電極４７とを有している。画素電極４６は、コンタクト３６を介して増幅トランジスタのゲート電極４１及びリセットトランジスタのソースである拡散層５４と接続されている。画素電極４６と接続された拡散層５４は蓄積ダイオードとして機能する。
【００３４】
図３は、本実施形態における負性抵抗２３Ｂの回路構成を示している。負荷トランジスタ１５１とインバータ回路１５２とにより構成されている。インバータ回路１５２の反転出力が負荷トランジスタ１５１のゲートと接続されているため、入力端子１５０の電圧が上昇すると回路に流れる電流が低下する。入力端子１５０の電圧が低下すると逆に回路に流れる電流は上昇する。なお、図４に示すように負荷トランジスタ１５１及びインバータ回路１５２をトランジスタ１５３を介して接地してもよい。このようにすれば、回路を差動的に動作させることができるので動作を安定させることができる。
【００３５】
以下に、負性抵抗２３Ｂを設けることによりリセット雑音を低減する原理について説明する。まず、図５に示すようなドライバトランジスタ１６１と、ゲートに一定電圧が入力された負荷トランジスタ１６２とからなるソースフォロア回路の動作を考える。ドライバトランジスタ１６１のゲートに入力するする入力電圧をＶｇ、ドレイン電流をＩｄ、ソースからの出力電圧をＶｓとすると、これらの関係は図６に示すようになる。
【００３６】
負荷トランジスタ１６２は、理想的な状態においては飽和領域において抵抗が無限大の定電流特性を示す。このため、理想的な状態の場合には、負荷トランジスタ１６２の電流電圧特性は、図６においＡ１の符号を附した負荷カーブとなる。一方、ドライバトランジスタ１６１は、Ｖｓが小さくなると電流が増大する。このため、ドライバトランジスタの電流電圧特性は図６においてＢ１の符号を附した放物線状のドライバカーブとなる。負荷カーブＡ１とドライバカーブＢ１との交点がソースフォロア回路の動作点となり、ソースフォロア回路の出力電圧が決まる。ドライバトランジスタ１６１のゲートに信号が入力されＶｇが上昇すると、ドライバカーブＢ１は右方向にシフトし、ドライバカーブＢ２となる。このため、ソースフォロア回路の出力は増大する。しかし、実際の負荷トランジスタ１６２は、アーリー効果と呼ばれる現象により、定電流特性を示さず、若干右上がりの正抵抗負荷特性を示す。このため、Ａ２のような負荷カーブとなる。一方、本実施形態のように、負荷トランジスタを負性抵抗とすると、Ａ３に示すように若干右下がりの負荷カーブとなる。
【００３７】
図７（ａ）〜（ｃ）は、図６のソースフォロア回路の動作点の部分を拡大して示している。図７（ａ）に示すように、負荷の抵抗が無限大であり定電流特性を示す場合には、入力電圧Ｖｇの変化量ΔＶｇと出力電圧Ｖｓの変化量ΔＶｓとは等しくなる。このためソースフォロア回路のゲインＧは１となる。負荷が正抵抗性負荷の場合には、図７（ｂ）に示すようにΔＶｓはΔＶｇよりも小さくなる。このため、ゲインＧは１未満となる。負荷が負性抵抗負荷の場合には、図７（ｃ）に示すようにΔＶｓはΔＶｇよりも大きくなり、ゲインＧは１よりも大きくなる。
【００３８】
図８（ａ）及び（ｂ）は、ドライバトランジスタの各部の電位を示している。なお、図８においてハッチングを施した部分は電荷が蓄積されている状態を示している。ドライバトランジスタのソースＳからゲートＧの下を通りドレインＤへ電子が流れ込む。入力信号を受けるとゲートＧのチャネル電位は、Ｖｃ１からＶｃ２へと変化する。図８（ａ）に示すように、負荷が正抵抗負荷の場合には、ソースＳにおける出力電圧の変化ΔＶｓは チャネル電位の変化ΔＶｃよりも小さくなり、ゲインＧは１未満となる。従って、図８（ａ）に示すようにゲートＧの電圧が上昇すると、チャネル部分に蓄積されている電荷の量が増大する。増大した電荷は、ゲートに対しては容量値がＣｏｘ（１−Ｇ）の容量となる。この場合のＣｏｘはゲート絶縁膜の容量である。このことは、ゲインＧが小さくなると、ドライバトランジスタの入力ゲートの容量が大きくなることを示している。
【００３９】
一方、負荷が負性抵抗負荷である場合には、図８（ｂ）に示すように出力電圧の変化ΔＶｓはゲートＧのチャネル電位の変化ΔＶｃよりも大きくなり、ゲインＧは１よりも大きくなる。このため、ゲートＧの電圧が上昇すると、チャネル部分に蓄積されている電荷の量は減少し、電気的に負の容量となる。
【００４０】
図９は本実施形態における画素セルの一部を示している。蓄積容量Ｃｓは光電変換膜の容量、画素電極が結合しているソースの容量及びその他の浮遊容量の和である。ソースフォロア回路となる、増幅トランジスタ１１３のゲートの容量Ｃｇは、先に示したようにＣｏｘ（１−Ｇ）となる。リセットの際におけるリセットトランジスタ１１７の雑音は電荷領域において√ｋＴ（Ｃｓ＋Ｃｇ）となる。つまり√ｋＴ（Ｃｓ＋Ｃｏｘ（１−Ｇ））となる。ソースフォロア回路のゲインＧを（Ｃｓ＋Ｃｏｘ）／Ｃｏｘつまり１＋Ｃｓ／Ｃｏｘとなるように設定すれば雑音をゼロにすることができる。
【００４１】
つまり、図１に示す増幅トランジスタ１１３と負性抵抗２３Ｂとにより構成されるソースフォロア回路のゲインを１よりも大きくすることにより、リセット時の雑音を大幅に低減することができる。ゲインが１＋Ｃｓ／Ｃｏｘに近いほど雑音を低減する効果が大きくなる。特に、ソースフォロア回路のゲインを１＋Ｃｓ／Ｃｏｘとすることにより、リセット雑音をほとんどゼロとすることができる。このときリセットパルスの立下り時間を緩やかにするテーパーリセット動作を用いることが好ましい。これはリセットトランジスタの雑音帯域をソースフォロア回路の帯域より狭くするためである。
【００４２】
また、負荷抵抗２３Ａではなく、負性抵抗２３Ｂを接続した状態で信号の読み出しを行ってもよい。ソースフォロア回路のゲインを１から１＋Ｃｓ／Ｃｏｘの間に設定すれば、増幅した信号を読み出すことが可能となる。
【００４３】
本実施形態の固体撮像装置はリセットトランジスタ１１７のドレインと増幅トランジスタ１１３のドレインとを接続している。このため、リセットトランジスタ１１７と増幅トランジスタ１１３とを分離する素子分離領域が不要となる。また、リセットトランジスタ１１７のドレインと増幅トランジスタ１１３のドレインとを共通の拡散層とすることができる。これにより、画素セルの面積を小さくできる。例えば、リセットトランジスタ１１７と増幅トランジスタとが分離されており、リセットトランジスタ１１７のソースと増幅トランジスタのドレインとに別々の配線が接続されている場合と比べると、画素セルの面積を７５％程度に抑えることが可能となる。
【００４４】
ＣＣＤイメージセンサの出力回路に用いられる２段又は３段ソースフォロア回路の初段のソースフォロア回路の負荷部に負性抵抗を用いると、ソースフォロア回路のゲインが向上し雑音が低減するため、非常に有効である。
【００４５】
（第１の実施形態の一変形例）
図１０は第１の実施形態の一変形例に係る固体撮像装置を示している。増幅トランジスタ１１３のゲートとゼロバイアス容量制御線１２５との間にゼロバイアス容量１１８が接続されている。リセットされるリセットトランジスタ１１７のソース電圧は電源電圧に保持されるが、電源電圧は正の高い電圧である。このためソースの暗電流が大きくなるおそれがある。リセットした後、ゼロバイアス容量１１８に負方向のパルスを印加して、信号蓄積時のソース電圧を０Ｖ近傍まで下げることにより暗電流を低減することができる。
【００４６】
（第２の実施形態）
図１１は、第２の実施形態に係る固体撮像装置の回路構成を示している。図１１において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００４７】
第２の実施形態の固体撮像装置は、−側の入力（反転入力）端子が垂直信号線１４１と接続された差動増幅器２２１を有している。差動増幅器２２１の出力はドライバ２２２を介して増幅トランジスタ１１３のドレイン及びリセットトランジスタ１１７のドレインと接続されている。
【００４８】
リセットトランジスタ１１７のドレインが電源電位に固定されている場合には、信号をリセットする際にリセットトランジスタ１１７により大きな熱雑音が発生する。本実施形態の固体撮像装置は、リセットトランジスタ１１７のドレインに垂直信号線１４１の出力を反転増幅した信号を入力している。これにより、リセットトランジスタ１１７において発生する雑音を負帰還させて抑制することが可能となる。増幅トランジスタ１１３により構成されるソースフォロア回路は、電源が変動しても特性に影響が生じないため、このような回路構成としても問題ない。
【００４９】
なお、差動増幅器２２１の駆動能力によってはドライバ２２２を介さず、差動増幅器２２１の出力を増幅トランジスタ１１３のドレイン及びリセットトランジスタ１１７のドレインと直接接続してもよい。また、リセット時においてのみこのような駆動を行い、信号読み出し時には増幅トランジスタ１１３のドレイン及びリセットトランジスタ１１７のドレインを固定の電源電圧と接続してもよい。さらに、増幅トランジスタのゲートにゼロバイアス容量を付加してもよい。
【００５０】
本実施形態の固体撮像装置もリセットトランジスタ１１７のドレインと増幅トランジスタ１１３のドレインとを接続している。このため、リセットトランジスタ１１７と増幅トランジスタ１１３とを分離する素子分離領域が不要となる。また、リセットトランジスタ１１７のドレインと増幅トランジスタ１１３のドレインとを共通の拡散層とすることができ、画素セルの面積を小さくできる。
【００５１】
なお、第１の実施形態と同様に増幅トランジスタ１１３とアドレストランジスタ１１５との配置は入れ替えても問題ない。
【００５２】
（第３の実施形態）
図１２は第３の実施形態に係る固体撮像装置の回路構成を示している。図１２において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００５３】
第１の実施形態及び第２の実施形態は、列ごとに雑音抑制を行うローリングリセット動作の固体撮像装置を示した。本実施形態の固体撮像装置は、全画素を同時にリセットするグローバルリセットにおいて雑音抑制を行うことができる。図１２に示すように、増幅トランジスタ１１３とアドレストランジスタ１１５との間に、フィードバックトランジスタ３１１が接続されている。また、−側の入力が垂直信号線１４１と接続された差動増幅器３２１を有している。差動増幅器３２１の出力はスイッチ３２３を介してアドレストランジスタ１１５のドレインと接続されている。また、アドレストランジスタ１１５のドレインはスイッチ３２４を介してドレイン制御線１３３と接続されている。スイッチ３２３をオフ状態とし、スイッチ３２４をオン状態とし、この後全画素のアドレストランジスタ１１５をオフ状態とする。これにより増幅トランジスタ１１３のドレイン電圧が低下し、その電圧がフィードバックトランジスタ３１１を介して増幅トランジスタ１１３のゲートにフィードバックされる。従って、全画素に対して同時にフィードバック動作を行うことができる。本実施形態の固体撮像装置においては、フィードバックトランジスタ３１１がリセットトランジスタの機能を果たす。スイッチ３２４をオフ状態とし、スイッチ３２３をオン状態として、一ラインごとにアドレストランジスタ１１５とフィードバックトランジスタ３１１とを介して差動増幅器３２１の出力を増幅トランジスタ１１３のゲートに雑音抑圧電圧としてフィードバックすれば、ローリングリセット動作を行うことができる。
【００５４】
本実施形態においても、増幅トランジスタ１１３のゲートにゼロバイアス容量を接続することが可能である。全画素リセットの場合においても、ローリングリセットの場合においてもリセット動作が終了した後に、ゼロバイアス容量により増幅トランジスタ１１３のゲート電圧を０Ｖ近傍の正の電圧に設定することが好ましい。これにより、増幅トランジスタ１１３のゲート電圧に接続されたアドレストランジスタ３１１のソースドレイン拡散層の電圧を下げることができ、アドレストランジスタ３１１のソースドレイン拡散層において発生する暗電流を抑圧することができる。
【００５５】
（第４の実施形態）
図１３は第４の実施形態に係る固体撮像装置の回路構成を示している。図１３において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図１３に示すように、増幅トランジスタ１１３とアドレストランジスタ１１５との間に、第１のフィードバックトランジスタ４１１及び第２のフィードバックトランジスタ４１２が接続されている。第２のフィードバックトランジスタのソースが増幅トランジスタ１１３のゲートと接続され、第１のフィードバックトランジスタ４１１のソースは第２のフィードバックトランジスタ４１２のドレインと接続されると共に、フィードバック容量４１３を介して増幅トランジスタ１１３のゲートと接続されている。第１のフィードバックトランジスタ４１１のゲート及び第２のフィードバックトランジスタ４１２のゲートは、それぞれ第１のフィードバックトランジスタ制御線４３１及び第２のフィードバックトランジスタ制御線４３２を介して垂直走査部１３と接続されている。また、−側の入力が垂直信号線１４１と接続された差動増幅器４２１を有している。全画素リセットを行う場合には、まず全画素のアドレストランジスタ１１５、第１のフィードバックトランジスタ４１１及び第２のフィードバックトランジスタ４１２をオン状態とし、第３の実施形態と同様に１回目のフィードバック動作を行う。この後、さらに雑音抑圧をするために第２のフィードバックトランジスタ４１２をオフ状態とし、フィードバック容量４１３を直列に介して２回目のフィードバック動作を行う。後で説明するように、このような動作とすることにより雑音抑圧効果をさらに向上させることができる。２回目のフィードバック動作の方が雑音抑圧効果が大きいが、２回目のフィードバック動作だけでは増幅トランジスタ１１３のゲートに蓄積される信号電荷の直流成分をリセットできない。このため、１回目のフィードバック動作が必要である。ローリングリセットに関しては、第１のフィードバックトランジスタ４１１と第２のフィードバックトランジスタ４１２とをオン状態とし、第３の実施形態と同様に行えばよい。第２のフィードバックトランジスタ４１２をオフ状態とし雑音抑圧効果をさらに向上させることも可能である。
【００５６】
本実施形態の固体撮像装置は、フィードバック容量４１３を有しており、フィードバック容量４１３の容量値を小さくすることにより雑音を小さくすることができる。ローリングリセットを行う場合にも雑音を低減することが可能である。
【００５７】
フィードバック容量４１３を設けることにより雑音を低減できる原理は以下の通りである。図１４（ａ）はソースＳに容量Ｃが接続され、ドレインＤにバイアス電圧Ｖｄが印加され、ゲートＧの電圧が固定されたトランジスタを示し、（ｂ）は各部の電位を示している。ソースＳはフローティング状態であるため、ドレインＤに電子が流れるとその電位は徐々に高くなる。ゲートＧの下側に形成されたチャネルの電位とソースの電位とが同程度となると弱反転電流と呼ばれる電子の熱拡散により電流が流れる。この場合における雑音は電荷領域では√（ｋＴＣ／２）である。これは、ソースから電子１個が飛び出すと、ソースの電位がｑ／Ｃだけ上昇することにより、次に飛び出す電子の確率がｅｘｐ（ｑ2／ｋＴＣ）倍小さくなることに起因している。
【００５８】
図１５（ａ）はソースＳにバイアス電圧Ｖｓが印加され、ドレインＤ及びゲートＧが容量Ｃと接続されたトランジスタを示し、（ｂ）は各部の電位を示している。この場合にはソースＳからドレインＤに電子流れ込むことにより、ドレインＤの電位が低下するとゲートＧの電圧も低下するためソースＳからの電子の流入は徐々に小さくなる。この場合における雑音は、電子１個が飛び出すと、次に電子の飛び出す確率がｅｘｐ（ｑ2／ｋＴＣ）倍小さくなるので、√（ｋＴＣ／２）となる。
【００５９】
図１６（ａ）は、ソースＳにバイアス電圧Ｖｓが印加され、ゲートＧに容量Ｃｐが接続され、ゲートＧ及びドレインＤが容量Ｃと接続され、ドレインＤとゲートＧと間に微小な容量Ｃ０が挿入されたトランジスタを示し、（ｂ）は各部の電位を示している。ゲートＧに接続された容量Ｃｐは、光電変換膜の容量をイメージしている。Ｃ０がＣ及びＣｐと比べ十分に小さい場合には、ソースＳから１個の電子が飛び出すと、次に電子が飛び出す確立はｅｘｐ（ｑ2／ｋＴＣ・（Ｃ０／Ｃｐ））分小さくなる。これにより、ドレインＤにおける雑音は√（ｋＴＣ・Ｃｐ／２Ｃ０）となり増加する。しかしゲートＧにおける雑音は√（ｋＴＣ・Ｃ０／２Ｃｐ）となり減少する。ＣとＣｐとがほぼ同等である場合には、雑音は√（ｋＴＣ０／２）となり、微小な容量Ｃ０により小さな雑音に変換される。このように、容量値が小さいフィードバック容量４１３を用いることにより、容量の変換による雑音の抑圧が可能となる。
【００６０】
ここでフィードバックについて簡単に説明する。ソースからドレインに電子が飛び出すと、ドレインの電圧が低下する。ドレインの電圧が低下する度合いはゲートの電圧が高い程大きい。従って、ゲートの電圧に対してドレインの電圧は反転した電圧となる。ゲートの電圧に対して反転したドレインの電圧をゲートに返すことにより、負帰還（ネガティブフィードバック）をかけることができる。
【００６１】
本実施形態の画素セルを図１７に示すように、第２のフィードバックトランジスタ４１２のドレインが第１のフィードバックトランジスタ４１１のソースではなく、アドレストランジスタ１１５と接続された構成としてもよい。この場合にも、同様の効果が得られる。
【００６２】
なお、本実施形態においても、増幅トランジスタ１１３のゲートにゼロバイアス容量を接続することが可能である。
【００６３】
（第５の実施形態）
図１８は第５の実施形態に係る固体撮像装置の回路構成を示している。図１８において図１７と同一の構成要素には同一の符号を附すことにより説明を省略する。図１８に示すように、第２のフィードバックトランジスタに代えて、増幅トランジスタ１１３のゲートとリセットバイアス線１４５との間に接続されたリセットトランジスタ１１７を有している。本実施形態の固体撮像装置は、リセットバイアス線１４５の電圧を０Ｖ近傍に設定することにより、暗電流を抑圧できる。また、容量値が小さいフィードバック容量４１３を用いているため、大きな雑音抑圧効果が得られる。本実施形態の固体撮像装置は、リセットバイアス線１４５の電圧を０Ｖ近傍に設定すればゼロバイアス容量を付加しなくても、暗電流を低減できる。但し、ゼロバイアス容量を設けてもよい。
【００６４】
なお、第３〜第５の実施形態において、フィードバックトランジスタは信号のリセットを行うリセットトランジスタとしての機能を有している。
【００６５】
各実施形態において、光電変換素子、転送トランジスタ、フローティングディフュージョン、リセットトランジスタ及び増幅トランジスタが各画素にそれぞれ設けられた、いわゆる１画素１セル構造の例を示した。しかし、画素内に複数の光電変換素子を含み、さらにフローティングディフュージョン、リセットトランジスタ及び増幅トランジスタのいずれか又はすべてを画素内において共有する、いわゆる多画素１セル構造としてもよい。
【産業上の利用可能性】
【００６６】
本発明に係る固体撮像装置は、雑音が小さい積層型の固体撮像装置を実現でき、特に小型の画像ピックアップ装置等として有用である。
【符号の説明】
【００６７】
１１ 画素
１３ 垂直走査部
１５ 水平信号読み出し部
２１ カラム信号処理部
２３ 負荷部
２３Ａ 負荷抵抗
２３Ｂ 負性抵抗
３１ 半導体基板
３５ 絶縁膜
３６ コンタクト
４１ ゲート電極
４２ ゲート電極
４３ ゲート電極
４５ 光電変換膜
４６ 画素電極
４７ 透明電極
５１ 拡散層
５２ 拡散層
５３ 拡散層
５４ 拡散層
５５ 拡散層
１１１ 光電変換部
１１３ 増幅トランジスタ
１１５ アドレストランジスタ
１１７ リセットトランジスタ
１１８ ゼロバイアス容量
１２１ アドレス制御線
１２３ リセット制御線
１２５ ゼロバイアス容量制御線
１３１ 光電変換部制御線
１３３ ドレイン制御線
１４１ 垂直信号線
１４２ 水平出力
１４３ 第１のスイッチ
１４４ 第２のスイッチ
１４５ リセットバイアス線
１５０ 入力端子
１５１ 負荷トランジスタ
１５２ インバータ回路
１５３ トランジスタ
１６１ ドライバトランジスタ
１６２ 負荷トランジスタ
２２１ 差動増幅器
２２２ ドライバ
３１１ フィードバックトランジスタ
３２１ 差動増幅器
３２３ スイッチ
３２４ スイッチ
４１１ 第１のフィードバックトランジスタ
４１２ 第２のフィードバックトランジスタ
４１３ フィードバック容量
４２１ 差動増幅器
４２３ スイッチ
４２４ スイッチ
４３１ 第１のフィードバックトランジスタ制御線
４３２ 第２のフィードバックトランジスタ制御線
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に行列状に配置された複数の画素と、
列ごとに形成された垂直信号線と、
前記垂直信号線と接続された負荷部とを備え、
前記画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、
前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極及び前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを含み、
前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記垂直信号線と接続され、ドレインが電源線と接続され、
前記リセットトランジスタは、ソースが前記画素電極と接続され、ドレインが電源線と接続され、
前記アドレストランジスタは、前記増幅トランジスタのソースと前記垂直信号線との間又は前記増幅トランジスタのドレインと前記電源線との間に接続され、
前記負荷部は、負性抵抗を含むことを特徴とする固体撮像装置。
【請求項２】
前記抵抗部は、前記負性抵抗と正抵抗又は定電流負荷とを含み、
前記画素の信号をリセットする場合には、前記負性抵抗を前記垂直信号線と接続し、
前記画素から信号を読み出す場合には、前記正抵抗又は定電流負荷を前記垂直信号線と接続することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記負性抵抗は、前記増幅トランジスタと前記負性抵抗とにより形成されたソースフォロア回路のゲインが１から（Ｃｓ＋Ｃｏｘ）／Ｃｏｘ（但し、Ｃｓは蓄積容量の容量値であり、Ｃｏｘは前記増幅トランジスタのゲート絶縁膜の容量値である）の間となるように設定することを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記増幅トランジスタと前記負性抵抗とにより形成されたソースフォロア回路のゲインは、前記画素から信号を読み出す場合に、前記画素の信号をリセットする場合よりも小さいことを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記画素は、前記画素電極と接続されたゼロバイアス容量を有することを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
半導体基板と、
前記半導体基板に行列状に配置された複数の画素と、
列ごとに形成された垂直信号線と、
一方の端子が前記垂直信号線と接続された差動増幅器とを備え、
前記画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、
前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極及び前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを含み、
前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記アドレストランジスタを介して前記垂直信号線と接続され、
前記リセットトランジスタは、ソースが前記画素電極と接続され、
前記差動増幅器の出力端子は、対応する列に設けられた前記増幅トランジスタ及びリセットトランジスタのドレインと接続されていることを特徴とする固体撮像装置。
【請求項７】
半導体基板と、
前記半導体基板に行列状に配置された複数の画素と、
列ごとに形成されたアドレスドレイン線と、
列ごとに形成された垂直信号線と、
一方の端子が前記垂直信号線と接続された差動増幅器とを備え、
前記画素は、増幅トランジスタ、アドレストランジスタ、第１のフィードバックトランジスタ及び光電変換部を有し、
前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極及び前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを含み、
前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記垂直信号線と接続され、
前記第１のフィードバックトランジスタは、ソースが前記画素電極と接続され、ドレインが前記増幅トランジスタのドレインと共に前記アドレストランジスタのソースと接続され、
前記アドレストランジスタのドレインは、列ごとに対応する前記アドレスドレイン線と接続され、
前記アドレスドレイン線は、スイッチを介して電源線及び対応する列の前記差動増幅器の出力端子と接続されていることを特徴とする固体撮像装置。
【請求項８】
前記画素は、前記第１のフィードバックのソースと前記画素電極との間に接続された第２のフィードバックトランジスタ及びフィードバック容量を有していることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記画素は、
前記第１のフィードバックのソースと前記画素電極との間に接続されたフィードバック容量と、
前記画素電極と前記アドレストランジスタのソースとの間に接続された第２のフィードバックトランジスタとを有していることを特徴とする請求項７に記載の固体撮像装置。
【請求項１０】
前記画素は、
前記第１のフィードバックトランジスタのソースと前記画素電極との間に接続されたフィードバック容量と、
ソースが前記画素電極と接続されたリセットトランジスタとを有していることを特徴とする請求項７に記載の固体撮像装置。
【請求項１１】
半導体基板と、
前記半導体基板に行列状に配置された複数の画素と、
列ごとに形成された電源線と、
列ごとに形成された垂直信号線と、
一方の端子が前記垂直信号線と接続された差動増幅器とを備え、
前記垂直信号線と接続された負荷部とを備え、
前記画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、
前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極及び前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを含み、
前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記垂直信号線と接続され、ドレインが電源線と接続され、
前記リセットトランジスタは、ソースが前記画素電極と接続され、ドレインが電源線と接続され、
前記アドレストランジスタは、前記増幅トランジスタのソースと前記垂直信号線との間又は前記増幅トランジスタのドレインと前記電源線との間に接続され、
前記差動増幅器の出力は、前記垂直信号線と結合していることを特徴とする固体撮像装置。
【請求項１２】
前記画素は、前記画素電極と接続されたゼロバイアス容量を有していることを特徴とする請求項１１に記載の固体撮像装置。
【請求項１】
半導体基板と、
前記半導体基板に行列状に配置された複数の画素と、
列ごとに形成された垂直信号線と、
前記垂直信号線と接続された負荷部とを備え、
前記画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、
前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極及び前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを含み、
前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記垂直信号線と接続され、ドレインが電源線と接続され、
前記リセットトランジスタは、ソースが前記画素電極と接続され、ドレインが電源線と接続され、
前記アドレストランジスタは、前記増幅トランジスタのソースと前記垂直信号線との間又は前記増幅トランジスタのドレインと前記電源線との間に接続され、
前記負荷部は、負性抵抗を含むことを特徴とする固体撮像装置。
【請求項２】
前記抵抗部は、前記負性抵抗と正抵抗又は定電流負荷とを含み、
前記画素の信号をリセットする場合には、前記負性抵抗を前記垂直信号線と接続し、
前記画素から信号を読み出す場合には、前記正抵抗又は定電流負荷を前記垂直信号線と接続することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記負性抵抗は、前記増幅トランジスタと前記負性抵抗とにより形成されたソースフォロア回路のゲインが１から（Ｃｓ＋Ｃｏｘ）／Ｃｏｘ（但し、Ｃｓは蓄積容量の容量値であり、Ｃｏｘは前記増幅トランジスタのゲート絶縁膜の容量値である）の間となるように設定することを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記増幅トランジスタと前記負性抵抗とにより形成されたソースフォロア回路のゲインは、前記画素から信号を読み出す場合に、前記画素の信号をリセットする場合よりも小さいことを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記画素は、前記画素電極と接続されたゼロバイアス容量を有することを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
半導体基板と、
前記半導体基板に行列状に配置された複数の画素と、
列ごとに形成された垂直信号線と、
一方の端子が前記垂直信号線と接続された差動増幅器とを備え、
前記画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、
前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極及び前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを含み、
前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記アドレストランジスタを介して前記垂直信号線と接続され、
前記リセットトランジスタは、ソースが前記画素電極と接続され、
前記差動増幅器の出力端子は、対応する列に設けられた前記増幅トランジスタ及びリセットトランジスタのドレインと接続されていることを特徴とする固体撮像装置。
【請求項７】
半導体基板と、
前記半導体基板に行列状に配置された複数の画素と、
列ごとに形成されたアドレスドレイン線と、
列ごとに形成された垂直信号線と、
一方の端子が前記垂直信号線と接続された差動増幅器とを備え、
前記画素は、増幅トランジスタ、アドレストランジスタ、第１のフィードバックトランジスタ及び光電変換部を有し、
前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極及び前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを含み、
前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記垂直信号線と接続され、
前記第１のフィードバックトランジスタは、ソースが前記画素電極と接続され、ドレインが前記増幅トランジスタのドレインと共に前記アドレストランジスタのソースと接続され、
前記アドレストランジスタのドレインは、列ごとに対応する前記アドレスドレイン線と接続され、
前記アドレスドレイン線は、スイッチを介して電源線及び対応する列の前記差動増幅器の出力端子と接続されていることを特徴とする固体撮像装置。
【請求項８】
前記画素は、前記第１のフィードバックのソースと前記画素電極との間に接続された第２のフィードバックトランジスタ及びフィードバック容量を有していることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記画素は、
前記第１のフィードバックのソースと前記画素電極との間に接続されたフィードバック容量と、
前記画素電極と前記アドレストランジスタのソースとの間に接続された第２のフィードバックトランジスタとを有していることを特徴とする請求項７に記載の固体撮像装置。
【請求項１０】
前記画素は、
前記第１のフィードバックトランジスタのソースと前記画素電極との間に接続されたフィードバック容量と、
ソースが前記画素電極と接続されたリセットトランジスタとを有していることを特徴とする請求項７に記載の固体撮像装置。
【請求項１１】
半導体基板と、
前記半導体基板に行列状に配置された複数の画素と、
列ごとに形成された電源線と、
列ごとに形成された垂直信号線と、
一方の端子が前記垂直信号線と接続された差動増幅器とを備え、
前記垂直信号線と接続された負荷部とを備え、
前記画素は、増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び光電変換部を有し、
前記光電変換部は、前記半導体基板の上に形成された光電変換膜と、前記光電変換膜の前記基板側の面に形成された画素電極及び前記光電変換膜の前記画素電極と反対側の面に形成された透明電極とを含み、
前記増幅トランジスタは、ゲートが前記画素電極と接続され、ソースが前記垂直信号線と接続され、ドレインが電源線と接続され、
前記リセットトランジスタは、ソースが前記画素電極と接続され、ドレインが電源線と接続され、
前記アドレストランジスタは、前記増幅トランジスタのソースと前記垂直信号線との間又は前記増幅トランジスタのドレインと前記電源線との間に接続され、
前記差動増幅器の出力は、前記垂直信号線と結合していることを特徴とする固体撮像装置。
【請求項１２】
前記画素は、前記画素電極と接続されたゼロバイアス容量を有していることを特徴とする請求項１１に記載の固体撮像装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１３−３０８２０（Ｐ２０１３−３０８２０Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２００９−２５９１５７（Ｐ２００９−２５９１５７）
【出願日】平成２１年１１月１２日（２００９．１１．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２１年１１月１２日（２００９．１１．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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