基準電圧発生回路
【課題】低消費電力で温度変動に対し安定した基準電圧を得る。
【解決手段】カレントミラー回路を負荷とする差動増幅器と、差動増幅器によって駆動される第１〜第４の電流源と、一端を第１の電流源および差動増幅器の反転入力端子と接続し、他端を接地するダイオードＤ１と、一端を第２の電流源および差動増幅器の非反転入力端子と接続し、他端を接地する、ダイオードＤ２と抵抗素子Ｒ１との縦続回路と、一端を第３の電流源および基準電圧の出力端子と接続し、他端を第４の電流源と接続する抵抗素子Ｒ３と、一端を前記第３の電流源と接続し、他端を接地する抵抗素子Ｒ４と、一端を第４の電流源と接続し、他端を接地するダイオードＤ３とを備える。カレントミラー回路および第１〜第４の電流源を構成するそれぞれの電界効果トランジスタＰ１〜Ｐ６にソース電位より深いバックゲートバイアスを与える。
【解決手段】カレントミラー回路を負荷とする差動増幅器と、差動増幅器によって駆動される第１〜第４の電流源と、一端を第１の電流源および差動増幅器の反転入力端子と接続し、他端を接地するダイオードＤ１と、一端を第２の電流源および差動増幅器の非反転入力端子と接続し、他端を接地する、ダイオードＤ２と抵抗素子Ｒ１との縦続回路と、一端を第３の電流源および基準電圧の出力端子と接続し、他端を第４の電流源と接続する抵抗素子Ｒ３と、一端を前記第３の電流源と接続し、他端を接地する抵抗素子Ｒ４と、一端を第４の電流源と接続し、他端を接地するダイオードＤ３とを備える。カレントミラー回路および第１〜第４の電流源を構成するそれぞれの電界効果トランジスタＰ１〜Ｐ６にソース電位より深いバックゲートバイアスを与える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に形成される基準電圧発生回路に関わり、特にバンドギャップリファレンス回路を用いた基準電圧発生回路に関する。
【背景技術】
【０００２】
基準電圧発生回路の中でも温度依存性、電源電圧依存性が少ない基準電圧発生回路として知られているバンドギャップリファレンス回路は、シリコンのバンドギャップ値（＝１．２０５Ｖ）とほぼ等しい基準電圧を発生することから命名されており、高精度の基準電圧を得る場合に広く使われる。
【０００３】
近年、携帯用の電子機器に代表される各種装置の低電力化などに伴って、バンドギャップリファレンス回路を１．２０５Ｖ以下で使用する必要性が高まっており、出力電圧を自由に設定出来る構成の回路が開発されている。出力電圧を自由に設定できるバンドギャップリファレンス回路として、例えば特許文献１に記載の電圧発生回路が知られている。
【０００４】
図７は、特許文献１に記載の電圧発生回路の回路図である。図７において、電圧発生回路は、Ｐ型エンハンスメントＭＯＳトランジスタ（以下、Ｐ型ＭＯＳトランジスタと略す）Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｎ型エンハンスメントＭＯＳトランジスタ（以下、Ｎ型ＭＯＳトランジスタと略す）Ｎ１、Ｎ２、ダイオードＤ１、Ｄ２、Ｄ３、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４を備える。Ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６は、それぞれソースおよびバックゲートを電源電圧ＶＤＤと接続する。Ｎ型ＭＯＳトランジスタＮ１、Ｎ２は、ソースを共通として、抵抗素子Ｒ２を介して接地され、差動増幅器を構成する。
【０００５】
差動増幅器の反転入力端子であるＮ型ＭＯＳトランジスタＮ１のゲートは、電流源となるＰ型ＭＯＳトランジスタＰ１のドレインとダイオードＤ１のアノードとに接続され、ダイオードＤ１のカソードは接地される。差動増幅器の非反転入力端子であるＮ型ＭＯＳトランジスタＮ２のゲートは、電流源となるＰ型ＭＯＳトランジスタＰ２のドレインと抵抗素子Ｒ１の一端とに接続される。抵抗素子Ｒ１の他端は、ダイオードＤ２のアノードと接続され、ダイオードＤ２のカソードは接地される。差動増幅器の出力端子であるＮ型ＭＯＳトランジスタＮ１のドレインは、カレントミラー回路を構成するＰ型ＭＯＳトランジスタＰ３のドレインと接続されると共に、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ５、Ｐ６のゲートと接続される。差動増幅器の反転出力端子であるＮ型ＭＯＳトランジスタＮ２のドレインは、カレントミラー回路を構成するＰ型ＭＯＳトランジスタＰ３、Ｐ４のゲートおよびＰ型ＭＯＳトランジスタＰ４のドレインと接続される。
【０００６】
電流源となるＰ型ＭＯＳトランジスタＰ５のドレインは、出力端子ｒｅｆに接続され、さらに抵抗素子Ｒ３、Ｒ４のそれぞれの一端に接続される。抵抗素子Ｒ４の他端は接地される。また、電流源となるＰ型ＭＯＳトランジスタＰ６のドレインは、抵抗素子Ｒ３の他端およびダイオードＤ３のアノードに接続され、ダイオードＤ３のカソードは接地される。
【０００７】
このような構成の電圧発生回路において、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ５、Ｐ６のゲート長及びゲート幅をそれぞれ同一サイズとし、ダイオードＤ２をダイオードＤ１のＭ個の並列接続と等価な素子で構成する。この場合、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ５、Ｐ６にそれぞれ流れる基準電流をＩｒｅｆとすると、（１）式が成り立つ。
Ｉｒｅｆ＝１／Ｒ１・ｋＴ／ｑ・ｌｎＭ ・・・ （１）式
ここで、ｑ：電子の電荷量［Ｃ］、ｋ：ボルツマン係数［Ｊ／Ｋ］、Ｔ：絶対温度［Ｋ］、ｌｎ：自然対数である。
【０００８】
また、バンドギャップリファレンス回路の出力電圧（端子ｒｅｆの電圧）をＶｒｅｆとすると、以下の（２）式が成り立つ。
Ｖｒｅｆ＝Ｒ４／（Ｒ３＋Ｒ４）・ＶＤ３＋Ｒ３・Ｒ４／（Ｒ３＋Ｒ４）・１／Ｒ１・ｋＴ／ｑ・ｌｎＭ
＝Ｒ４／（Ｒ３＋Ｒ４）・（ＶＤ３＋Ｒ３／Ｒ１・ｋＴ／ｑ・ｌｎＭ） ・・・ （２）式
なお、ＶＤ３：ダイオードＤ３の順方向降下電圧［Ｖ］である。
【０００９】
上式から、抵抗素子Ｒ３、Ｒ４の抵抗値を任意に指定することでＶｒｅｆを自由に設定することができる。
【００１０】
【特許文献１】特開２００２−３０４２２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、９０［ｎｍ］世代のプロセスで低消費電力化を目指し、従来のバンドギャップリファレンス回路を構成すると、高温時で基準電圧Ｖｒｅｆが変動してしまう虞がある。この理由を以下に説明する。まず、低消費電力化するために電源電圧ＶＤＤを下げると、回路を構成するトランジスタ１つ１つのゲート・ソース間電圧Ｖｇｓも当然小さくなる。Ｖｇｓが小さくとも適切に動作するように、トランジスタの閾値電圧（以下Ｖｔと記す）が低いトランジスタを用いて回路を構成する。
【００１２】
しかしながら、Ｖｔの低いトランジスタは、オフリーク電流が大きいことが知られている。このことは、例えば、Ｂ．Ｒａｚａｖｉ，“Ｄｅｓｉｇｎ ｏｆ ａｎａｌｏｇ ＣＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ”，ＭｃＧｒａｗ−Ｈｉｌｌ，ｐ．２７，２００１に記載された式（２．３０）に示される。この式を以下の（３）式に示す。
ＩＯＦＦ＝Ｉｄｓ・ｅ−（ｑ／ｋＴ）・Ｖｇｓ ・・・ （３）式
ここで、ＩＯＦＦ：ソース拡散層の深さとゲート幅に依存するオフリーク電流［Ａ／μｍ２］、Ｉｄｓ：ソース拡散層の深さとゲート幅に依存するドレイン−ソース間電流［Ａ／μｍ２］、Ｖｇｓ：ゲート−ソース間電圧［Ｖ］である。
【００１３】
今、Ｉｄｓ＝１Ｅ−７［Ａ／μｍ２］が流れた時のＶｇｓをＶｔと定義し、（３）式を書き直すと、（４）式のように表される。
ＩＯＦＦ＝１Ｅ−７・ｅ−（ｑ／ｋＴ）・Ｖｔ ・・・ （４）式
【００１４】
（４）式において、例えばＴ＝４００［Ｋ］の時にトランジスタのソース拡散層の深さ＝０．２［μｍ］、ゲート幅＝１００［μｍ］とすると、ＩＯＦＦ≒０．１１［μＡ］となる。
【００１５】
高精度なバンドギャップリファレンス回路を設計する為には、相対精度を考慮して上記のようにゲート幅の大きいトランジスタを使用することになるので、オフリーク電流は、０．１［μＡ］（１２５℃時）を超えてしまう。また、ひとつひとつのトランジスタに流すＩｄｓは、オフリーク電流を無視する為に１００倍の１０［μＡ］以上は必要となる。したがって、消費電力を抑えるためにＶＤＤ＝１［Ｖ］としてもバンドギャップリファレンス回路自身の消費電力を小さく出来ない虞がある。
【００１６】
図８、図９は、９０［ｎｍ］プロセスのＢＳＩＭ４モデルによって従来の基準電圧発生回路におけるＶｒｅｆを求めたＳＰＩＣＥ検証結果を示す図である。横軸は電源電圧を示し、縦軸はバンドギャップ回路の出力電圧Ｖｒｅｆを表す。ここでは、Ｖｒｅｆ＝０．５２５［Ｖ］となるように設定している。基準電流Ｉｒｅｆが１０［μＡ］時（図８）と３００［ｎＡ］時（図９）の結果を比較すると、Ｉｒｅｆを小さくした場合に出力電圧Ｖｒｅｆの温度依存性が顕著である。すなわち、図８に比べて図９では、出力電圧Ｖｒｅｆが温度変化によって大きく変動していることが示される。これは、オフリーク電流が発生すると、特に高温時においてオフリーク電流の影響によってカレントミラー回路のミラー比が大きく崩れるために所望の出力電圧Ｖｒｅｆが得られなくなることによる。すなわち、低消費電力化を目指し、バンドギャップ回路の回路電流を少なくすると、リーク電流による小さい電流のずれが出力電圧に大きな影響を与えるようになってしまう。特に、オフリーク電流は、高温になるほど顕著に発生するため、回路電流を少なくすると図９に示されるように温度依存が大きくなる。
【００１７】
本発明の課題は、低消費電力で温度変動に対し安定した出力電圧Ｖｒｅｆを得ることにある。
【課題を解決するための手段】
【００１８】
本発明の１つのアスペクトに係る基準電圧発生回路は、バンドギャップリファレンス回路を用いた回路である。この回路は、カレントミラーを構成して電流源となる複数の電流源用電界効果トランジスタの一部または全部のそれぞれに対してソース電位より深いバックゲートバイアスを与えるように構成される。
【発明の効果】
【００１９】
本発明によれば、深いバックゲートバイアスによってトランジスタのオフリーク電流を抑えるので、温度変動に対しカレントミラー回路のミラー比が崩れるのを防ぎ、低消費電力で温度変動に対し安定した所望の基準電圧を発生させることができる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施形態に係る基準電圧発生回路は、バンドギャップリファレンス回路を用い、カレントミラーを構成して電流源となる複数の電流源用電界効果トランジスタの一部または全部のそれぞれに対してソース電位より深いバックゲートバイアスを与えるように構成する。すなわち、ソース・バックゲート接合が逆バイアスされるように構成する。バックゲートバイアスを与えるために、例えば、これら複数の電流源用電界効果トランジスタの一部または全部のそれぞれの電界効果トランジスタのソースと電源との間にそれぞれ抵抗素子を備え、それぞれの電界効果トランジスタのバックゲートを電源に接続するようにしてもよい。また、複数の電流源用電界効果トランジスタの一部または全部のそれぞれの電界効果トランジスタのソースを共通として接続した接続点と電源との間に抵抗素子を備え、それぞれの電界効果トランジスタのバックゲートを電源に接続するようにしてもよい。さらに、電界効果トランジスタのリーク電流値に応じた電圧を出力する電圧発生回路を備え、複数の電流源用電界効果トランジスタの一部または全部のそれぞれの電界効果トランジスタのソースを共通として電圧発生回路の出力端に接続し、それぞれの電界効果トランジスタのバックゲートを電源に接続するようにしてもよい。
【００２１】
以上のように構成される基準電圧発生回路において、カレントミラーを構成して電流源となる複数の電流源用電界効果トランジスタの一部または全部は、深いバックゲートバイアスがかけられるのでトランジスタのオフリーク電流を抑えることができる。したがって、低消費電力で温度変動に対し安定した基準電圧を発生させることができる。以下、実施例に即し、図面を参照して詳細に説明する。
【実施例１】
【００２２】
図１は、本発明の第１の実施例に係る基準電圧発生回路の回路図である。図１において、図７と同一の符号は、同一物を表し、その説明を省略する。図１に示す基準電圧発生回路では、図７におけるＰ型ＭＯＳトランジスタＰ１〜Ｐ６のそれぞれのソースと電源電圧ＶＤＤ間にそれぞれ抵抗素子Ｒ５１〜Ｒ５６が挿入される。抵抗素子Ｒ５１〜Ｒ５６以外の構成及び接続は、図７と同一である。ただし、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２のバックゲートは、接地され、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２には、バックゲートバイアスがかけられている。
【００２３】
このような構成による基準電圧発生回路では、Ｐ型ＭＯＳトランジスタＰ１〜Ｐ６のそれぞれのソース・バックゲート間に、それぞれ抵抗素子Ｒ５１〜Ｒ５６による電圧降下（電位差）を持たせることでバックゲート効果を生じさせる。
【００２４】
例えば、Ｐ型ＭＯＳトランジスタＰ１に発生するソース・バックゲート間の電位差ＶＰ１は、（１）式で示すＩｒｅｆとＲ５１との積で決まり、以下の（５）式のように表される。
ＶＰ１＝Ｒ５１・Ｉｒｅｆ＝Ｒ５１／Ｒ１・ｋＴ／ｑ・ｌｎＭ ・・・ （５）式
【００２５】
同様に、Ｐ型ＭＯＳトランジスタＰ２〜Ｐ６もソース側に付加した抵抗と流れる電流の積で電位差が決まる。
【００２６】
なお、出力電圧Ｖｒｅｆが決まるまでのメカニズムは、特許文献１に記載されているのと同様である。すなわち、Ｎ型ＭＯＳトランジスタＮ１とＮ２のゲート電圧が差動増幅器の仮想短絡によって等しくなることから、基準電流Ｉｒｅｆは、（１）式に示したように、Ｉｒｅｆ＝１／Ｒ１・ｋＴ／ｑ・ｌｎＭで求まる。そして、Ｐ型ＭＯＳトランジスタＰ１〜Ｐ６のゲート長及びゲート幅をそれぞれ同一サイズにすると、基準電流Ｉｒｅｆと同じ電流がカレントミラーによってＰ型ＭＯＳトランジスタＰ５、Ｐ６にも流れる。抵抗素子Ｒ３、Ｒ４とダイオードＤ３からなる回路にテブナンの定理を適用して考えると、Ｖｒｅｆは、Ｖｒｅｆ＝Ｒ４／（Ｒ３＋Ｒ４）・（ＶＤ３＋Ｒ３・Ｉｒｅｆ）として求まり、Ｉｒｅｆに（１）式で求めた式を当てはめると、（２）式の、Ｖｒｅｆ＝Ｒ４／（Ｒ３＋Ｒ４）・（ＶＤ３＋Ｒ３／Ｒ１・ｋＴ／ｑ・ｌｎＭ）が求まる。
【００２７】
図２は、９０［ｎｍ］プロセスのＢＳＩＭ４モデルによって本実施例の基準電圧発生回路におけるＶｒｅｆを求めたＳＰＩＣＥ検証結果を示す図である。横軸は電源電圧を示し、縦軸はバンドギャップ回路の出力電圧Ｖｒｅｆを表す。ここでは、Ｖｒｅｆ＝０．５２５［Ｖ］となるように設定している。なお、基準電流Ｉｒｅｆ＝３００［ｎＡ］である。また、図１の抵抗素子Ｒ５１〜Ｒ５６を２００ｋΩに設定し、ＶＳＢ＝６０ｍＶのドロップ電圧を発生させている。図９に示した結果と比較しても分かる通り温度変動に対して出力が安定することが確認される。このメカニズムについて以下に説明する。
【００２８】
まず、バックゲート効果が発生した時のＶｔを求める式は、Ｂ．Ｒａｚａｖｉ，“Ｄｅｓｉｇｎ ｏｆ ａｎａｌｏｇ ＣＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ”，ＭｃＧｒａｗ−Ｈｉｌｌ，ｐｐ．２４，２００１によれば、以下の（６）式で表される。
Ｖｔ＝Ｖｔｈ０＋γ｛（｜２φＦ＋ＶＳＢ｜）０．５−（｜２φＦ｜）０．５｝ ・・・ （６）式
ここで、ＶＳＢ：ソース・バックゲート間電圧［Ｖ］、Ｖｔｈ０：ＶＳＢ＝０［Ｖ］時のＶｔ［Ｖ］、γ：基盤バイアス効果係数、２φＦ：フェルミ順位［Ｖ］である。
【００２９】
（６）式から、ＶＳＢが大きいほどＶｔは大きくなる。また、（４）式からＶｔが大きいほどＩＯＦＦが小さくなるのがわかる。
【００３０】
以上説明したように、本実施例の基準電圧発生回路によれば、オフリーク電流ＩＯＦＦを小さくすることができる。したがって、オフリーク電流の影響によるミラー比の崩れもほとんど無く、安定した所望の出力電圧Ｖｒｅｆを得ることができる。
【実施例２】
【００３１】
図３は、本発明の第２の実施例に係る基準電圧発生回路の回路図である。図３において、図１と同一の符号は、同一物を表し、その説明を省略する。図３に示す基準電圧発生回路では、図１における抵抗素子Ｒ５１〜Ｒ５６を抵抗素子Ｒ５０として並列に１つに束ねて構成した回路であり、抵抗素子Ｒ５０以外の構成及び接続は、図１と同一である。
【００３２】
このような構成による基準電圧発生回路における動作は、実施例１と同様である。ただし、図３の回路では電流が束ねられているために抵抗が一つで済み、小さな抵抗で電位差を持たせることができるので抵抗素子の面積が小さくて済む。したがって、実施例１と比較して基準電圧発生回路を構成する際のチップ面積をより小さくすることができる。
【実施例３】
【００３３】
図４は、本発明の第３の実施例に係る基準電圧発生回路の回路図である。図４において、図１と同一の符号は、同一物を表し、その説明を省略する。図３に示す基準電圧発生回路では、図１における抵抗素子Ｒ５１〜Ｒ５６を廃し、オペアンプＯＰ、抵抗素子Ｒ６、Ｐ型ＭＯＳトランジスタＰ０からなる電圧発生回路が追加される。オペアンプＯＰは、出力端子と反転入力端子を接続し、さらにＰ型ＭＯＳトランジスタＰ１〜Ｐ６のソースを共通にして出力端に接続する。Ｐ型ＭＯＳトランジスタＰ０は、ソースがオペアンプの非反転入力端子に接続され、ゲートが電源電圧ＶＤＤに接続され、ドレインがＧＮＤ電位ＧＮＤに接続され、バックゲートがソースと接続される。抵抗素子Ｒ６は、一端がＰ型ＭＯＳトランジスタＰ０のドレインに接続され、他端が電源電圧ＶＤＤと接続される。
【００３４】
このような構成の基準電圧発生回路における動作は、実施例１と同様である。ただし、図４の回路では、Ｐ型ＭＯＳトランジスタＰ１〜Ｐ６のソース電圧をＰ型ＭＯＳトランジスタＰ０に流れるオフリーク電流で制御できるように構成される。すなわち、Ｐ型ＭＯＳトランジスタＰ０に流れるオフリーク電流に応じて、電圧発生回路すなわちオペアンプＯＰの出力電圧を変化させ、オフリーク電流が大きい場合にはＰ型ＭＯＳトランジスタＰ１〜Ｐ６のバックゲート効果を強く、またオフリーク電流が小さい場合にはバックゲート効果を弱くする。したがって、最低動作電圧を必要以上に下げることのないバンドギャップリファレンス回路を実現することができる。
【実施例４】
【００３５】
図５は、本発明の第４の実施例に係る基準電圧発生回路の回路図である。図５において、基準電圧発生回路は、Ｐ型ＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３と、Ｎ型ＭＯＳトランジスタＮ１１、Ｎ１２と、抵抗素子Ｒ１、Ｒ７、Ｒ８と、ダイオードＤ１、Ｄ２、Ｄ３を備える。Ｐ型ＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３のソースは、共通に接続され、抵抗素子Ｒ７を介して電源電圧ＶＤＤに接続される。Ｐ型ＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３のバックゲートは、電源電圧ＶＤＤに接続される。Ｐ型ＭＯＳトランジスタＰ１１のドレインは、Ｎ型ＭＯＳトランジスタＮ１１のドレインとゲートおよびＮ型ＭＯＳトランジスタＮ１２のゲートに接続される。Ｐ型ＭＯＳトランジスタＰ１２のドレインは、Ｐ型ＭＯＳトランジスタＰ１２のゲート、Ｐ型ＭＯＳトランジスタＰ１１のゲート、Ｐ型ＭＯＳトランジスタＰ１３のゲートおよびＮ型ＭＯＳトランジスタＮ１２のドレインと接続される。Ｎ型ＭＯＳトランジスタＮ１１のソースは、ダイオードＤ１のアノードに接続され、ダイオードＤ１のカソードは接地される。Ｎ型ＭＯＳトランジスタＮ１２のソースは、抵抗素子Ｒ１の一端に接続され、抵抗素子Ｒ１の他端は、ダイオードＤ２のアノードに接続され、ダイオードＤ２のカソードは接地される。一方、Ｐ型ＭＯＳトランジスタＰ１３のドレインは、出力端子ｒｅｆに接続され、抵抗素子Ｒ８の一端に接続される。抵抗素子Ｒ８の他端は、ダイオードＤ３のアノードに接続され、ダイオードＤ３のカソードは接地される。Ｐ型ＭＯＳトランジスタＰ１１、Ｐ１２でカレントミラー回路が構成され、Ｐ型ＭＯＳトランジスタＰ１２、Ｐ１３でカレントミラー回路が構成される。また、Ｎ型ＭＯＳトランジスタＮ１１、Ｎ１２でカレントミラー回路が構成される。
【００３６】
このような構成によるバンドギャップリファレンス回路において、Ｐ型ＭＯＳトランジスタＰ１１〜Ｐ１３のゲート長及びゲート幅をそれぞれ同一サイズにし、且つ、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２を同一サイズにし、ダイオードＤ２をダイオードＤ１のＭ個並列接続と等価な素子で構成する。この場合、出力電圧Ｖｒｅｆは、Ｂ．Ｒａｚａｖｉ，“Ｄｅｓｉｇｎ ｏｆ ａｎａｌｏｇ ＣＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ”，ＭｃＧｒａｗ−Ｈｉｌｌ，ｐｐ．３９２，２００１によれば、以下の（７）式で表される。
Ｖｒｅｆ＝Ｒ８／Ｒ１・ｋＴ／ｑ・ｌｎＭ＋ＶＤ３ ・・・ （７）式
【００３７】
実施例４は、このカレントミラー型バンドギャップリファレンス回路に応用した例であり、動作のメカニズムを以下に説明する。
【００３８】
Ｎ型ＭＯＳトランジスタＮ１とＮ２のゲート電圧が等しいことから、基準電流Ｉｒｅｆは、（１）式に示したように、Ｉｒｅｆ＝１／Ｒ１・ｋＴ／ｑ・ｌｎＭで求まる。また、Ｐ型ＭＯＳトランジスタＰ１１〜Ｐ１３のゲート長及びゲート幅がそれぞれ同一サイズであるから、基準電流Ｉｒｅｆと同じ電流がカレントミラー回路によってＰ型ＭＯＳトランジスタＰ１３にも流れる。したがって、Ｖｒｅｆは、Ｖｒｅｆ＝Ｒ８・Ｉｒｅｆ＋ＶＤ３で求まり、このＩｒｅｆに、（１）式を当てはめると、（７）式が求まる。
【００３９】
本実施例の基準電圧発生回路によれば、抵抗素子Ｒ７によってＰ型ＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３におけるバックバイアスがソースよりも深くかけられ、オフリーク電流を小さくすることができる。したがって、オフリーク電流の影響によるミラー比の崩れもほとんど無く、安定した所望の出力電圧Ｖｒｅｆを得ることができる。
【実施例５】
【００４０】
図６は、本発明の第５の実施例に係る基準電圧発生回路の回路図である。図６において、図５と同一の符号は、同一物を表し、その説明を省略する。図６に示す基準電圧発生回路では、図５におけるダイオードＤ１、Ｄ２を廃し、替わりに共通接続される抵抗素子Ｒ９が追加される。また、Ｎ型ＭＯＳトランジスタＮ１１、Ｎ１２のそれぞれの替わりにＮ型ＭＯＳトランジスタＮ１１ａ、Ｎ１２ａを備える。ここでＮ型ＭＯＳトランジスタＮ１１ａ、Ｎ１２ａの動作領域を弱反転領域とし、Ｎ型ＭＯＳトランジスタＮ１２ａのゲート幅をＮ型ＭＯＳトランジスタＮ１１ａのゲート幅のＭ倍とする。
【００４１】
このような構成の基準電圧発生回路において、Ｐ型ＭＯＳトランジスタＰ１１〜Ｐ１３のゲート長及びゲート幅をそれぞれ同一サイズにする。この場合、基準電流Ｉｒｅｆおよび出力電圧Ｖｒｅｆは、Ｒ．ＪａｃｏｂＢａｋｅｒ，”ＣＭＯＳ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ，Ｌａｙｏｕｔ， ａｎｄ Ｓｉｍｕｌａｔｉｏｎ”，ＩＥＥＥ Ｐｒｅｓｓ，１９９７によれば、以下の（８）式、（９）式で与えられる。
Ｉｒｅｆ＝１／Ｒ１・ｋＴ／ｑ・ｌｎＭ ・・・ （８）式
Ｖｒｅｆ＝Ｒ８／Ｒ１・ｋＴ／ｑ・ｌｎＭ＋ＶＤ３ ・・・ （９）式
【００４２】
実施例５における基準電圧発生回路の動作のメカニズムは、実施例４と同様であるため説明を省略する。ただし、通常では、Ｎ型ＭＯＳトランジスタＮ１１ａのソースが直接ＧＮＤに接続されるのに対し、図６に示す回路では、Ｎ型ＭＯＳトランジスタＮ１１ａ、Ｎ１２ａのソース側にも抵抗素子Ｒ９を挿入してＮ型ＭＯＳトランジスタによるバックゲート効果も利用する構成にしている。
【産業上の利用可能性】
【００４３】
本発明によれば、回路電流を減らしてもオフリーク電流の影響を小さく出来る事で、電池駆動する時計などの低消費電力を要求される用途に適用できる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施例に係る基準電圧発生回路の回路図である。
【図２】本発明の第１の実施例に係る基準電圧発生回路における基準電圧を求めたシミュレーション結果を示す第１の図である。
【図３】本発明の第２の実施例に係る基準電圧発生回路の回路図である。
【図４】本発明の第３の実施例に係る基準電圧発生回路の回路図である。
【図５】本発明の第４の実施例に係る基準電圧発生回路の回路図である。
【図６】本発明の第５の実施例に係る基準電圧発生回路の回路図である。
【図７】従来の電圧発生回路の回路図である。
【図８】従来の基準電圧発生回路における基準電圧を求めたシミュレーション結果を示す第１の図である。
【図９】従来の基準電圧発生回路における基準電圧を求めたシミュレーション結果を示す第２の図である。
【符号の説明】
【００４５】
Ｄ１〜Ｄ３ ダイオード
Ｎ１、Ｎ２、Ｎ１１、Ｎ１２、Ｎ１１ａ、Ｎ１２ａ Ｎ型ＭＯＳトランジスタ
ＯＰ 演算増幅器
Ｐ０、Ｐ１〜Ｐ６、Ｐ１１〜Ｐ１３ Ｐ型ＭＯＳトランジスタ
Ｒ１〜Ｒ４、Ｒ６〜Ｒ９、Ｒ５０〜Ｒ５６ 抵抗素子
【技術分野】
【０００１】
本発明は、半導体装置に形成される基準電圧発生回路に関わり、特にバンドギャップリファレンス回路を用いた基準電圧発生回路に関する。
【背景技術】
【０００２】
基準電圧発生回路の中でも温度依存性、電源電圧依存性が少ない基準電圧発生回路として知られているバンドギャップリファレンス回路は、シリコンのバンドギャップ値（＝１．２０５Ｖ）とほぼ等しい基準電圧を発生することから命名されており、高精度の基準電圧を得る場合に広く使われる。
【０００３】
近年、携帯用の電子機器に代表される各種装置の低電力化などに伴って、バンドギャップリファレンス回路を１．２０５Ｖ以下で使用する必要性が高まっており、出力電圧を自由に設定出来る構成の回路が開発されている。出力電圧を自由に設定できるバンドギャップリファレンス回路として、例えば特許文献１に記載の電圧発生回路が知られている。
【０００４】
図７は、特許文献１に記載の電圧発生回路の回路図である。図７において、電圧発生回路は、Ｐ型エンハンスメントＭＯＳトランジスタ（以下、Ｐ型ＭＯＳトランジスタと略す）Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｎ型エンハンスメントＭＯＳトランジスタ（以下、Ｎ型ＭＯＳトランジスタと略す）Ｎ１、Ｎ２、ダイオードＤ１、Ｄ２、Ｄ３、抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４を備える。Ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６は、それぞれソースおよびバックゲートを電源電圧ＶＤＤと接続する。Ｎ型ＭＯＳトランジスタＮ１、Ｎ２は、ソースを共通として、抵抗素子Ｒ２を介して接地され、差動増幅器を構成する。
【０００５】
差動増幅器の反転入力端子であるＮ型ＭＯＳトランジスタＮ１のゲートは、電流源となるＰ型ＭＯＳトランジスタＰ１のドレインとダイオードＤ１のアノードとに接続され、ダイオードＤ１のカソードは接地される。差動増幅器の非反転入力端子であるＮ型ＭＯＳトランジスタＮ２のゲートは、電流源となるＰ型ＭＯＳトランジスタＰ２のドレインと抵抗素子Ｒ１の一端とに接続される。抵抗素子Ｒ１の他端は、ダイオードＤ２のアノードと接続され、ダイオードＤ２のカソードは接地される。差動増幅器の出力端子であるＮ型ＭＯＳトランジスタＮ１のドレインは、カレントミラー回路を構成するＰ型ＭＯＳトランジスタＰ３のドレインと接続されると共に、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ５、Ｐ６のゲートと接続される。差動増幅器の反転出力端子であるＮ型ＭＯＳトランジスタＮ２のドレインは、カレントミラー回路を構成するＰ型ＭＯＳトランジスタＰ３、Ｐ４のゲートおよびＰ型ＭＯＳトランジスタＰ４のドレインと接続される。
【０００６】
電流源となるＰ型ＭＯＳトランジスタＰ５のドレインは、出力端子ｒｅｆに接続され、さらに抵抗素子Ｒ３、Ｒ４のそれぞれの一端に接続される。抵抗素子Ｒ４の他端は接地される。また、電流源となるＰ型ＭＯＳトランジスタＰ６のドレインは、抵抗素子Ｒ３の他端およびダイオードＤ３のアノードに接続され、ダイオードＤ３のカソードは接地される。
【０００７】
このような構成の電圧発生回路において、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ５、Ｐ６のゲート長及びゲート幅をそれぞれ同一サイズとし、ダイオードＤ２をダイオードＤ１のＭ個の並列接続と等価な素子で構成する。この場合、Ｐ型ＭＯＳトランジスタＰ１、Ｐ２、Ｐ５、Ｐ６にそれぞれ流れる基準電流をＩｒｅｆとすると、（１）式が成り立つ。
Ｉｒｅｆ＝１／Ｒ１・ｋＴ／ｑ・ｌｎＭ ・・・ （１）式
ここで、ｑ：電子の電荷量［Ｃ］、ｋ：ボルツマン係数［Ｊ／Ｋ］、Ｔ：絶対温度［Ｋ］、ｌｎ：自然対数である。
【０００８】
また、バンドギャップリファレンス回路の出力電圧（端子ｒｅｆの電圧）をＶｒｅｆとすると、以下の（２）式が成り立つ。
Ｖｒｅｆ＝Ｒ４／（Ｒ３＋Ｒ４）・ＶＤ３＋Ｒ３・Ｒ４／（Ｒ３＋Ｒ４）・１／Ｒ１・ｋＴ／ｑ・ｌｎＭ
＝Ｒ４／（Ｒ３＋Ｒ４）・（ＶＤ３＋Ｒ３／Ｒ１・ｋＴ／ｑ・ｌｎＭ） ・・・ （２）式
なお、ＶＤ３：ダイオードＤ３の順方向降下電圧［Ｖ］である。
【０００９】
上式から、抵抗素子Ｒ３、Ｒ４の抵抗値を任意に指定することでＶｒｅｆを自由に設定することができる。
【００１０】
【特許文献１】特開２００２−３０４２２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、９０［ｎｍ］世代のプロセスで低消費電力化を目指し、従来のバンドギャップリファレンス回路を構成すると、高温時で基準電圧Ｖｒｅｆが変動してしまう虞がある。この理由を以下に説明する。まず、低消費電力化するために電源電圧ＶＤＤを下げると、回路を構成するトランジスタ１つ１つのゲート・ソース間電圧Ｖｇｓも当然小さくなる。Ｖｇｓが小さくとも適切に動作するように、トランジスタの閾値電圧（以下Ｖｔと記す）が低いトランジスタを用いて回路を構成する。
【００１２】
しかしながら、Ｖｔの低いトランジスタは、オフリーク電流が大きいことが知られている。このことは、例えば、Ｂ．Ｒａｚａｖｉ，“Ｄｅｓｉｇｎ ｏｆ ａｎａｌｏｇ ＣＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ”，ＭｃＧｒａｗ−Ｈｉｌｌ，ｐ．２７，２００１に記載された式（２．３０）に示される。この式を以下の（３）式に示す。
ＩＯＦＦ＝Ｉｄｓ・ｅ−（ｑ／ｋＴ）・Ｖｇｓ ・・・ （３）式
ここで、ＩＯＦＦ：ソース拡散層の深さとゲート幅に依存するオフリーク電流［Ａ／μｍ２］、Ｉｄｓ：ソース拡散層の深さとゲート幅に依存するドレイン−ソース間電流［Ａ／μｍ２］、Ｖｇｓ：ゲート−ソース間電圧［Ｖ］である。
【００１３】
今、Ｉｄｓ＝１Ｅ−７［Ａ／μｍ２］が流れた時のＶｇｓをＶｔと定義し、（３）式を書き直すと、（４）式のように表される。
ＩＯＦＦ＝１Ｅ−７・ｅ−（ｑ／ｋＴ）・Ｖｔ ・・・ （４）式
【００１４】
（４）式において、例えばＴ＝４００［Ｋ］の時にトランジスタのソース拡散層の深さ＝０．２［μｍ］、ゲート幅＝１００［μｍ］とすると、ＩＯＦＦ≒０．１１［μＡ］となる。
【００１５】
高精度なバンドギャップリファレンス回路を設計する為には、相対精度を考慮して上記のようにゲート幅の大きいトランジスタを使用することになるので、オフリーク電流は、０．１［μＡ］（１２５℃時）を超えてしまう。また、ひとつひとつのトランジスタに流すＩｄｓは、オフリーク電流を無視する為に１００倍の１０［μＡ］以上は必要となる。したがって、消費電力を抑えるためにＶＤＤ＝１［Ｖ］としてもバンドギャップリファレンス回路自身の消費電力を小さく出来ない虞がある。
【００１６】
図８、図９は、９０［ｎｍ］プロセスのＢＳＩＭ４モデルによって従来の基準電圧発生回路におけるＶｒｅｆを求めたＳＰＩＣＥ検証結果を示す図である。横軸は電源電圧を示し、縦軸はバンドギャップ回路の出力電圧Ｖｒｅｆを表す。ここでは、Ｖｒｅｆ＝０．５２５［Ｖ］となるように設定している。基準電流Ｉｒｅｆが１０［μＡ］時（図８）と３００［ｎＡ］時（図９）の結果を比較すると、Ｉｒｅｆを小さくした場合に出力電圧Ｖｒｅｆの温度依存性が顕著である。すなわち、図８に比べて図９では、出力電圧Ｖｒｅｆが温度変化によって大きく変動していることが示される。これは、オフリーク電流が発生すると、特に高温時においてオフリーク電流の影響によってカレントミラー回路のミラー比が大きく崩れるために所望の出力電圧Ｖｒｅｆが得られなくなることによる。すなわち、低消費電力化を目指し、バンドギャップ回路の回路電流を少なくすると、リーク電流による小さい電流のずれが出力電圧に大きな影響を与えるようになってしまう。特に、オフリーク電流は、高温になるほど顕著に発生するため、回路電流を少なくすると図９に示されるように温度依存が大きくなる。
【００１７】
本発明の課題は、低消費電力で温度変動に対し安定した出力電圧Ｖｒｅｆを得ることにある。
【課題を解決するための手段】
【００１８】
本発明の１つのアスペクトに係る基準電圧発生回路は、バンドギャップリファレンス回路を用いた回路である。この回路は、カレントミラーを構成して電流源となる複数の電流源用電界効果トランジスタの一部または全部のそれぞれに対してソース電位より深いバックゲートバイアスを与えるように構成される。
【発明の効果】
【００１９】
本発明によれば、深いバックゲートバイアスによってトランジスタのオフリーク電流を抑えるので、温度変動に対しカレントミラー回路のミラー比が崩れるのを防ぎ、低消費電力で温度変動に対し安定した所望の基準電圧を発生させることができる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施形態に係る基準電圧発生回路は、バンドギャップリファレンス回路を用い、カレントミラーを構成して電流源となる複数の電流源用電界効果トランジスタの一部または全部のそれぞれに対してソース電位より深いバックゲートバイアスを与えるように構成する。すなわち、ソース・バックゲート接合が逆バイアスされるように構成する。バックゲートバイアスを与えるために、例えば、これら複数の電流源用電界効果トランジスタの一部または全部のそれぞれの電界効果トランジスタのソースと電源との間にそれぞれ抵抗素子を備え、それぞれの電界効果トランジスタのバックゲートを電源に接続するようにしてもよい。また、複数の電流源用電界効果トランジスタの一部または全部のそれぞれの電界効果トランジスタのソースを共通として接続した接続点と電源との間に抵抗素子を備え、それぞれの電界効果トランジスタのバックゲートを電源に接続するようにしてもよい。さらに、電界効果トランジスタのリーク電流値に応じた電圧を出力する電圧発生回路を備え、複数の電流源用電界効果トランジスタの一部または全部のそれぞれの電界効果トランジスタのソースを共通として電圧発生回路の出力端に接続し、それぞれの電界効果トランジスタのバックゲートを電源に接続するようにしてもよい。
【００２１】
以上のように構成される基準電圧発生回路において、カレントミラーを構成して電流源となる複数の電流源用電界効果トランジスタの一部または全部は、深いバックゲートバイアスがかけられるのでトランジスタのオフリーク電流を抑えることができる。したがって、低消費電力で温度変動に対し安定した基準電圧を発生させることができる。以下、実施例に即し、図面を参照して詳細に説明する。
【実施例１】
【００２２】
図１は、本発明の第１の実施例に係る基準電圧発生回路の回路図である。図１において、図７と同一の符号は、同一物を表し、その説明を省略する。図１に示す基準電圧発生回路では、図７におけるＰ型ＭＯＳトランジスタＰ１〜Ｐ６のそれぞれのソースと電源電圧ＶＤＤ間にそれぞれ抵抗素子Ｒ５１〜Ｒ５６が挿入される。抵抗素子Ｒ５１〜Ｒ５６以外の構成及び接続は、図７と同一である。ただし、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２のバックゲートは、接地され、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２には、バックゲートバイアスがかけられている。
【００２３】
このような構成による基準電圧発生回路では、Ｐ型ＭＯＳトランジスタＰ１〜Ｐ６のそれぞれのソース・バックゲート間に、それぞれ抵抗素子Ｒ５１〜Ｒ５６による電圧降下（電位差）を持たせることでバックゲート効果を生じさせる。
【００２４】
例えば、Ｐ型ＭＯＳトランジスタＰ１に発生するソース・バックゲート間の電位差ＶＰ１は、（１）式で示すＩｒｅｆとＲ５１との積で決まり、以下の（５）式のように表される。
ＶＰ１＝Ｒ５１・Ｉｒｅｆ＝Ｒ５１／Ｒ１・ｋＴ／ｑ・ｌｎＭ ・・・ （５）式
【００２５】
同様に、Ｐ型ＭＯＳトランジスタＰ２〜Ｐ６もソース側に付加した抵抗と流れる電流の積で電位差が決まる。
【００２６】
なお、出力電圧Ｖｒｅｆが決まるまでのメカニズムは、特許文献１に記載されているのと同様である。すなわち、Ｎ型ＭＯＳトランジスタＮ１とＮ２のゲート電圧が差動増幅器の仮想短絡によって等しくなることから、基準電流Ｉｒｅｆは、（１）式に示したように、Ｉｒｅｆ＝１／Ｒ１・ｋＴ／ｑ・ｌｎＭで求まる。そして、Ｐ型ＭＯＳトランジスタＰ１〜Ｐ６のゲート長及びゲート幅をそれぞれ同一サイズにすると、基準電流Ｉｒｅｆと同じ電流がカレントミラーによってＰ型ＭＯＳトランジスタＰ５、Ｐ６にも流れる。抵抗素子Ｒ３、Ｒ４とダイオードＤ３からなる回路にテブナンの定理を適用して考えると、Ｖｒｅｆは、Ｖｒｅｆ＝Ｒ４／（Ｒ３＋Ｒ４）・（ＶＤ３＋Ｒ３・Ｉｒｅｆ）として求まり、Ｉｒｅｆに（１）式で求めた式を当てはめると、（２）式の、Ｖｒｅｆ＝Ｒ４／（Ｒ３＋Ｒ４）・（ＶＤ３＋Ｒ３／Ｒ１・ｋＴ／ｑ・ｌｎＭ）が求まる。
【００２７】
図２は、９０［ｎｍ］プロセスのＢＳＩＭ４モデルによって本実施例の基準電圧発生回路におけるＶｒｅｆを求めたＳＰＩＣＥ検証結果を示す図である。横軸は電源電圧を示し、縦軸はバンドギャップ回路の出力電圧Ｖｒｅｆを表す。ここでは、Ｖｒｅｆ＝０．５２５［Ｖ］となるように設定している。なお、基準電流Ｉｒｅｆ＝３００［ｎＡ］である。また、図１の抵抗素子Ｒ５１〜Ｒ５６を２００ｋΩに設定し、ＶＳＢ＝６０ｍＶのドロップ電圧を発生させている。図９に示した結果と比較しても分かる通り温度変動に対して出力が安定することが確認される。このメカニズムについて以下に説明する。
【００２８】
まず、バックゲート効果が発生した時のＶｔを求める式は、Ｂ．Ｒａｚａｖｉ，“Ｄｅｓｉｇｎ ｏｆ ａｎａｌｏｇ ＣＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ”，ＭｃＧｒａｗ−Ｈｉｌｌ，ｐｐ．２４，２００１によれば、以下の（６）式で表される。
Ｖｔ＝Ｖｔｈ０＋γ｛（｜２φＦ＋ＶＳＢ｜）０．５−（｜２φＦ｜）０．５｝ ・・・ （６）式
ここで、ＶＳＢ：ソース・バックゲート間電圧［Ｖ］、Ｖｔｈ０：ＶＳＢ＝０［Ｖ］時のＶｔ［Ｖ］、γ：基盤バイアス効果係数、２φＦ：フェルミ順位［Ｖ］である。
【００２９】
（６）式から、ＶＳＢが大きいほどＶｔは大きくなる。また、（４）式からＶｔが大きいほどＩＯＦＦが小さくなるのがわかる。
【００３０】
以上説明したように、本実施例の基準電圧発生回路によれば、オフリーク電流ＩＯＦＦを小さくすることができる。したがって、オフリーク電流の影響によるミラー比の崩れもほとんど無く、安定した所望の出力電圧Ｖｒｅｆを得ることができる。
【実施例２】
【００３１】
図３は、本発明の第２の実施例に係る基準電圧発生回路の回路図である。図３において、図１と同一の符号は、同一物を表し、その説明を省略する。図３に示す基準電圧発生回路では、図１における抵抗素子Ｒ５１〜Ｒ５６を抵抗素子Ｒ５０として並列に１つに束ねて構成した回路であり、抵抗素子Ｒ５０以外の構成及び接続は、図１と同一である。
【００３２】
このような構成による基準電圧発生回路における動作は、実施例１と同様である。ただし、図３の回路では電流が束ねられているために抵抗が一つで済み、小さな抵抗で電位差を持たせることができるので抵抗素子の面積が小さくて済む。したがって、実施例１と比較して基準電圧発生回路を構成する際のチップ面積をより小さくすることができる。
【実施例３】
【００３３】
図４は、本発明の第３の実施例に係る基準電圧発生回路の回路図である。図４において、図１と同一の符号は、同一物を表し、その説明を省略する。図３に示す基準電圧発生回路では、図１における抵抗素子Ｒ５１〜Ｒ５６を廃し、オペアンプＯＰ、抵抗素子Ｒ６、Ｐ型ＭＯＳトランジスタＰ０からなる電圧発生回路が追加される。オペアンプＯＰは、出力端子と反転入力端子を接続し、さらにＰ型ＭＯＳトランジスタＰ１〜Ｐ６のソースを共通にして出力端に接続する。Ｐ型ＭＯＳトランジスタＰ０は、ソースがオペアンプの非反転入力端子に接続され、ゲートが電源電圧ＶＤＤに接続され、ドレインがＧＮＤ電位ＧＮＤに接続され、バックゲートがソースと接続される。抵抗素子Ｒ６は、一端がＰ型ＭＯＳトランジスタＰ０のドレインに接続され、他端が電源電圧ＶＤＤと接続される。
【００３４】
このような構成の基準電圧発生回路における動作は、実施例１と同様である。ただし、図４の回路では、Ｐ型ＭＯＳトランジスタＰ１〜Ｐ６のソース電圧をＰ型ＭＯＳトランジスタＰ０に流れるオフリーク電流で制御できるように構成される。すなわち、Ｐ型ＭＯＳトランジスタＰ０に流れるオフリーク電流に応じて、電圧発生回路すなわちオペアンプＯＰの出力電圧を変化させ、オフリーク電流が大きい場合にはＰ型ＭＯＳトランジスタＰ１〜Ｐ６のバックゲート効果を強く、またオフリーク電流が小さい場合にはバックゲート効果を弱くする。したがって、最低動作電圧を必要以上に下げることのないバンドギャップリファレンス回路を実現することができる。
【実施例４】
【００３５】
図５は、本発明の第４の実施例に係る基準電圧発生回路の回路図である。図５において、基準電圧発生回路は、Ｐ型ＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３と、Ｎ型ＭＯＳトランジスタＮ１１、Ｎ１２と、抵抗素子Ｒ１、Ｒ７、Ｒ８と、ダイオードＤ１、Ｄ２、Ｄ３を備える。Ｐ型ＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３のソースは、共通に接続され、抵抗素子Ｒ７を介して電源電圧ＶＤＤに接続される。Ｐ型ＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３のバックゲートは、電源電圧ＶＤＤに接続される。Ｐ型ＭＯＳトランジスタＰ１１のドレインは、Ｎ型ＭＯＳトランジスタＮ１１のドレインとゲートおよびＮ型ＭＯＳトランジスタＮ１２のゲートに接続される。Ｐ型ＭＯＳトランジスタＰ１２のドレインは、Ｐ型ＭＯＳトランジスタＰ１２のゲート、Ｐ型ＭＯＳトランジスタＰ１１のゲート、Ｐ型ＭＯＳトランジスタＰ１３のゲートおよびＮ型ＭＯＳトランジスタＮ１２のドレインと接続される。Ｎ型ＭＯＳトランジスタＮ１１のソースは、ダイオードＤ１のアノードに接続され、ダイオードＤ１のカソードは接地される。Ｎ型ＭＯＳトランジスタＮ１２のソースは、抵抗素子Ｒ１の一端に接続され、抵抗素子Ｒ１の他端は、ダイオードＤ２のアノードに接続され、ダイオードＤ２のカソードは接地される。一方、Ｐ型ＭＯＳトランジスタＰ１３のドレインは、出力端子ｒｅｆに接続され、抵抗素子Ｒ８の一端に接続される。抵抗素子Ｒ８の他端は、ダイオードＤ３のアノードに接続され、ダイオードＤ３のカソードは接地される。Ｐ型ＭＯＳトランジスタＰ１１、Ｐ１２でカレントミラー回路が構成され、Ｐ型ＭＯＳトランジスタＰ１２、Ｐ１３でカレントミラー回路が構成される。また、Ｎ型ＭＯＳトランジスタＮ１１、Ｎ１２でカレントミラー回路が構成される。
【００３６】
このような構成によるバンドギャップリファレンス回路において、Ｐ型ＭＯＳトランジスタＰ１１〜Ｐ１３のゲート長及びゲート幅をそれぞれ同一サイズにし、且つ、Ｎ型ＭＯＳトランジスタＮ１、Ｎ２を同一サイズにし、ダイオードＤ２をダイオードＤ１のＭ個並列接続と等価な素子で構成する。この場合、出力電圧Ｖｒｅｆは、Ｂ．Ｒａｚａｖｉ，“Ｄｅｓｉｇｎ ｏｆ ａｎａｌｏｇ ＣＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ”，ＭｃＧｒａｗ−Ｈｉｌｌ，ｐｐ．３９２，２００１によれば、以下の（７）式で表される。
Ｖｒｅｆ＝Ｒ８／Ｒ１・ｋＴ／ｑ・ｌｎＭ＋ＶＤ３ ・・・ （７）式
【００３７】
実施例４は、このカレントミラー型バンドギャップリファレンス回路に応用した例であり、動作のメカニズムを以下に説明する。
【００３８】
Ｎ型ＭＯＳトランジスタＮ１とＮ２のゲート電圧が等しいことから、基準電流Ｉｒｅｆは、（１）式に示したように、Ｉｒｅｆ＝１／Ｒ１・ｋＴ／ｑ・ｌｎＭで求まる。また、Ｐ型ＭＯＳトランジスタＰ１１〜Ｐ１３のゲート長及びゲート幅がそれぞれ同一サイズであるから、基準電流Ｉｒｅｆと同じ電流がカレントミラー回路によってＰ型ＭＯＳトランジスタＰ１３にも流れる。したがって、Ｖｒｅｆは、Ｖｒｅｆ＝Ｒ８・Ｉｒｅｆ＋ＶＤ３で求まり、このＩｒｅｆに、（１）式を当てはめると、（７）式が求まる。
【００３９】
本実施例の基準電圧発生回路によれば、抵抗素子Ｒ７によってＰ型ＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３におけるバックバイアスがソースよりも深くかけられ、オフリーク電流を小さくすることができる。したがって、オフリーク電流の影響によるミラー比の崩れもほとんど無く、安定した所望の出力電圧Ｖｒｅｆを得ることができる。
【実施例５】
【００４０】
図６は、本発明の第５の実施例に係る基準電圧発生回路の回路図である。図６において、図５と同一の符号は、同一物を表し、その説明を省略する。図６に示す基準電圧発生回路では、図５におけるダイオードＤ１、Ｄ２を廃し、替わりに共通接続される抵抗素子Ｒ９が追加される。また、Ｎ型ＭＯＳトランジスタＮ１１、Ｎ１２のそれぞれの替わりにＮ型ＭＯＳトランジスタＮ１１ａ、Ｎ１２ａを備える。ここでＮ型ＭＯＳトランジスタＮ１１ａ、Ｎ１２ａの動作領域を弱反転領域とし、Ｎ型ＭＯＳトランジスタＮ１２ａのゲート幅をＮ型ＭＯＳトランジスタＮ１１ａのゲート幅のＭ倍とする。
【００４１】
このような構成の基準電圧発生回路において、Ｐ型ＭＯＳトランジスタＰ１１〜Ｐ１３のゲート長及びゲート幅をそれぞれ同一サイズにする。この場合、基準電流Ｉｒｅｆおよび出力電圧Ｖｒｅｆは、Ｒ．ＪａｃｏｂＢａｋｅｒ，”ＣＭＯＳ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ，Ｌａｙｏｕｔ， ａｎｄ Ｓｉｍｕｌａｔｉｏｎ”，ＩＥＥＥ Ｐｒｅｓｓ，１９９７によれば、以下の（８）式、（９）式で与えられる。
Ｉｒｅｆ＝１／Ｒ１・ｋＴ／ｑ・ｌｎＭ ・・・ （８）式
Ｖｒｅｆ＝Ｒ８／Ｒ１・ｋＴ／ｑ・ｌｎＭ＋ＶＤ３ ・・・ （９）式
【００４２】
実施例５における基準電圧発生回路の動作のメカニズムは、実施例４と同様であるため説明を省略する。ただし、通常では、Ｎ型ＭＯＳトランジスタＮ１１ａのソースが直接ＧＮＤに接続されるのに対し、図６に示す回路では、Ｎ型ＭＯＳトランジスタＮ１１ａ、Ｎ１２ａのソース側にも抵抗素子Ｒ９を挿入してＮ型ＭＯＳトランジスタによるバックゲート効果も利用する構成にしている。
【産業上の利用可能性】
【００４３】
本発明によれば、回路電流を減らしてもオフリーク電流の影響を小さく出来る事で、電池駆動する時計などの低消費電力を要求される用途に適用できる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施例に係る基準電圧発生回路の回路図である。
【図２】本発明の第１の実施例に係る基準電圧発生回路における基準電圧を求めたシミュレーション結果を示す第１の図である。
【図３】本発明の第２の実施例に係る基準電圧発生回路の回路図である。
【図４】本発明の第３の実施例に係る基準電圧発生回路の回路図である。
【図５】本発明の第４の実施例に係る基準電圧発生回路の回路図である。
【図６】本発明の第５の実施例に係る基準電圧発生回路の回路図である。
【図７】従来の電圧発生回路の回路図である。
【図８】従来の基準電圧発生回路における基準電圧を求めたシミュレーション結果を示す第１の図である。
【図９】従来の基準電圧発生回路における基準電圧を求めたシミュレーション結果を示す第２の図である。
【符号の説明】
【００４５】
Ｄ１〜Ｄ３ ダイオード
Ｎ１、Ｎ２、Ｎ１１、Ｎ１２、Ｎ１１ａ、Ｎ１２ａ Ｎ型ＭＯＳトランジスタ
ＯＰ 演算増幅器
Ｐ０、Ｐ１〜Ｐ６、Ｐ１１〜Ｐ１３ Ｐ型ＭＯＳトランジスタ
Ｒ１〜Ｒ４、Ｒ６〜Ｒ９、Ｒ５０〜Ｒ５６ 抵抗素子
【特許請求の範囲】
【請求項１】
バンドギャップリファレンス回路を用いた基準電圧発生回路において、
カレントミラー回路を構成して電流源となる複数の電流源用電界効果トランジスタの一部または全部のそれぞれに対してソース電位より深いバックゲートバイアスを与えるように構成することを特徴とする基準電圧発生回路。
【請求項２】
前記複数の電流源用電界効果トランジスタの一部または全部のそれぞれの電界効果トランジスタのソースと電源との間にそれぞれ抵抗素子を備え、前記それぞれの電界効果トランジスタのバックゲートを前記電源に接続することを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
前記複数の電流源用電界効果トランジスタの一部または全部のそれぞれの電界効果トランジスタのソースを共通として接続した接続点と電源との間に抵抗素子を備え、前記それぞれの電界効果トランジスタのバックゲートを前記電源に接続することを特徴とする請求項１記載の基準電圧発生回路。
【請求項４】
電界効果トランジスタのリーク電流値に応じた電圧を出力する電圧発生回路を備え、前記複数の電流源用電界効果トランジスタの一部または全部のそれぞれの電界効果トランジスタのソースを共通として前記電圧発生回路の出力端に接続し、前記それぞれの電界効果トランジスタのバックゲートを前記電源に接続することを特徴とする請求項１記載の基準電圧発生回路。
【請求項５】
前記電圧発生回路は、
抵抗素子と、
ドレインを接地し、ゲートを電源に接続し、バックゲートをソースに接続し、ソースを前記抵抗素子を介して電源に接続する電界効果トランジスタと、
非反転入力端子をこの電界効果トランジスタのソースに接続し、反転入力端子を出力端子に接続して前記電圧発生回路の出力端とする演算増幅器と、
を備えることを特徴とする請求項４記載の基準電圧発生回路。
【請求項６】
カレントミラー回路を負荷とする差動増幅器と、
前記差動増幅器によって駆動される第１乃至第４の電流源と、
前記第１の電流源の電流を流すように、一端を前記第１の電流源および前記差動増幅器の反転入力端子と接続し、他端を接地する第１のダイオードと、
前記第２の電流源の電流を流すように、一端を前記第２の電流源および前記差動増幅器の非反転入力端子と接続し、他端を接地する、第２のダイオードと第１の抵抗素子との縦続回路と、
一端を前記第３の電流源および基準電圧の出力端子と接続し、他端を前記第４の電流源と接続する第２の抵抗素子と、
一端を前記第３の電流源と接続し、他端を接地する第３の抵抗素子と、
前記第４の電流源の電流の一部を流すように、一端を前記第４の電流源と接続し、他端を接地する第３のダイオードと、
を備え、
前記差動増幅器の負荷となるカレントミラー回路および前記第１乃至第４の電流源を構成するそれぞれの電界効果トランジスタが前記電流源用電界効果トランジスタであることを特徴とする請求項１乃至５のいずれか一に記載の基準電圧発生回路。
【請求項７】
ドレインとゲートが接続された第１導電型の第１の電界効果トランジスタと、
ゲートが前記第１の電界効果トランジスタのゲートに接続された第１導電型の第２の電界効果トランジスタと、
ゲートが前記第１の電界効果トランジスタのゲートに接続された第１導電型の第３の電界効果トランジスタと、
ドレインが前記第２の電界効果トランジスタのドレインに接続され、ドレインとゲートが接続された第２導電型の第４の電界効果トランジスタと、
ドレインが前記第１の電界効果トランジスタのドレインに接続され、ゲートが前記第４の電界効果トランジスタのゲートに接続された第２導電型の第５の電界効果トランジスタと、
一端が前記第４の電界効果トランジスタのソースと接続され、他端が接地された第１のダイオードと、
一端が前記第５の電界効果トランジスタのソースと接続され、他端が接地された、第２のダイオードと第１の抵抗素子とを縦続に接続する第１の縦続回路と、
一端が前記第３の電界効果トランジスタのドレインに接続され、他端が接地された、第３のダイオードと第２の抵抗素子とを縦続に接続する第２の縦続回路と、
を備え、
前記第１乃至第３の電界効果トランジスタが前記電流源用電界効果トランジスタであることを特徴とする請求項１乃至５のいずれか一に記載の基準電圧発生回路。
【請求項８】
ドレインとゲートが接続された第１導電型の第１の電界効果トランジスタと、
ゲートが前記第１の電界効果トランジスタのゲートに接続された第１導電型の第２の電界効果トランジスタと、
ゲートが前記第１の電界効果トランジスタのゲートに接続された第１導電型の第３の電界効果トランジスタと、
ドレインが前記第２の電界効果トランジスタのドレインに接続され、ドレインとゲートが接続された第２導電型の第４の電界効果トランジスタと、
ドレインが前記第１の電界効果トランジスタのドレインに接続され、ゲートが前記第４の電界効果トランジスタのゲートに接続された第２導電型の第５の電界効果トランジスタと、
一端が前記第４の電界効果トランジスタのソースと接続され、他端が接地された第１の抵抗素子と、
一端が前記第５の電界効果トランジスタのソースと接続され、他端が前記第１の抵抗素子の一端に接続された、第２の抵抗素子と、
一端が前記第３の電界効果トランジスタのドレインに接続され、他端が接地された、ダイオードと第３の抵抗素子とを縦続に接続する縦続回路と、
を備え、
前記第１乃至第３の電界効果トランジスタが前記電流源用電界効果トランジスタであることを特徴とする請求項１乃至５のいずれか一に記載の基準電圧発生回路。
【請求項９】
前記第４及び第５の電界効果トランジスタのバックゲートが接地されたことを特徴とする請求項７または８に記載の基準電圧発生回路。
【請求項１０】
請求項１乃至９のいずれか一に記載の基準電圧発生回路を備える半導体装置。
【請求項１】
バンドギャップリファレンス回路を用いた基準電圧発生回路において、
カレントミラー回路を構成して電流源となる複数の電流源用電界効果トランジスタの一部または全部のそれぞれに対してソース電位より深いバックゲートバイアスを与えるように構成することを特徴とする基準電圧発生回路。
【請求項２】
前記複数の電流源用電界効果トランジスタの一部または全部のそれぞれの電界効果トランジスタのソースと電源との間にそれぞれ抵抗素子を備え、前記それぞれの電界効果トランジスタのバックゲートを前記電源に接続することを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
前記複数の電流源用電界効果トランジスタの一部または全部のそれぞれの電界効果トランジスタのソースを共通として接続した接続点と電源との間に抵抗素子を備え、前記それぞれの電界効果トランジスタのバックゲートを前記電源に接続することを特徴とする請求項１記載の基準電圧発生回路。
【請求項４】
電界効果トランジスタのリーク電流値に応じた電圧を出力する電圧発生回路を備え、前記複数の電流源用電界効果トランジスタの一部または全部のそれぞれの電界効果トランジスタのソースを共通として前記電圧発生回路の出力端に接続し、前記それぞれの電界効果トランジスタのバックゲートを前記電源に接続することを特徴とする請求項１記載の基準電圧発生回路。
【請求項５】
前記電圧発生回路は、
抵抗素子と、
ドレインを接地し、ゲートを電源に接続し、バックゲートをソースに接続し、ソースを前記抵抗素子を介して電源に接続する電界効果トランジスタと、
非反転入力端子をこの電界効果トランジスタのソースに接続し、反転入力端子を出力端子に接続して前記電圧発生回路の出力端とする演算増幅器と、
を備えることを特徴とする請求項４記載の基準電圧発生回路。
【請求項６】
カレントミラー回路を負荷とする差動増幅器と、
前記差動増幅器によって駆動される第１乃至第４の電流源と、
前記第１の電流源の電流を流すように、一端を前記第１の電流源および前記差動増幅器の反転入力端子と接続し、他端を接地する第１のダイオードと、
前記第２の電流源の電流を流すように、一端を前記第２の電流源および前記差動増幅器の非反転入力端子と接続し、他端を接地する、第２のダイオードと第１の抵抗素子との縦続回路と、
一端を前記第３の電流源および基準電圧の出力端子と接続し、他端を前記第４の電流源と接続する第２の抵抗素子と、
一端を前記第３の電流源と接続し、他端を接地する第３の抵抗素子と、
前記第４の電流源の電流の一部を流すように、一端を前記第４の電流源と接続し、他端を接地する第３のダイオードと、
を備え、
前記差動増幅器の負荷となるカレントミラー回路および前記第１乃至第４の電流源を構成するそれぞれの電界効果トランジスタが前記電流源用電界効果トランジスタであることを特徴とする請求項１乃至５のいずれか一に記載の基準電圧発生回路。
【請求項７】
ドレインとゲートが接続された第１導電型の第１の電界効果トランジスタと、
ゲートが前記第１の電界効果トランジスタのゲートに接続された第１導電型の第２の電界効果トランジスタと、
ゲートが前記第１の電界効果トランジスタのゲートに接続された第１導電型の第３の電界効果トランジスタと、
ドレインが前記第２の電界効果トランジスタのドレインに接続され、ドレインとゲートが接続された第２導電型の第４の電界効果トランジスタと、
ドレインが前記第１の電界効果トランジスタのドレインに接続され、ゲートが前記第４の電界効果トランジスタのゲートに接続された第２導電型の第５の電界効果トランジスタと、
一端が前記第４の電界効果トランジスタのソースと接続され、他端が接地された第１のダイオードと、
一端が前記第５の電界効果トランジスタのソースと接続され、他端が接地された、第２のダイオードと第１の抵抗素子とを縦続に接続する第１の縦続回路と、
一端が前記第３の電界効果トランジスタのドレインに接続され、他端が接地された、第３のダイオードと第２の抵抗素子とを縦続に接続する第２の縦続回路と、
を備え、
前記第１乃至第３の電界効果トランジスタが前記電流源用電界効果トランジスタであることを特徴とする請求項１乃至５のいずれか一に記載の基準電圧発生回路。
【請求項８】
ドレインとゲートが接続された第１導電型の第１の電界効果トランジスタと、
ゲートが前記第１の電界効果トランジスタのゲートに接続された第１導電型の第２の電界効果トランジスタと、
ゲートが前記第１の電界効果トランジスタのゲートに接続された第１導電型の第３の電界効果トランジスタと、
ドレインが前記第２の電界効果トランジスタのドレインに接続され、ドレインとゲートが接続された第２導電型の第４の電界効果トランジスタと、
ドレインが前記第１の電界効果トランジスタのドレインに接続され、ゲートが前記第４の電界効果トランジスタのゲートに接続された第２導電型の第５の電界効果トランジスタと、
一端が前記第４の電界効果トランジスタのソースと接続され、他端が接地された第１の抵抗素子と、
一端が前記第５の電界効果トランジスタのソースと接続され、他端が前記第１の抵抗素子の一端に接続された、第２の抵抗素子と、
一端が前記第３の電界効果トランジスタのドレインに接続され、他端が接地された、ダイオードと第３の抵抗素子とを縦続に接続する縦続回路と、
を備え、
前記第１乃至第３の電界効果トランジスタが前記電流源用電界効果トランジスタであることを特徴とする請求項１乃至５のいずれか一に記載の基準電圧発生回路。
【請求項９】
前記第４及び第５の電界効果トランジスタのバックゲートが接地されたことを特徴とする請求項７または８に記載の基準電圧発生回路。
【請求項１０】
請求項１乃至９のいずれか一に記載の基準電圧発生回路を備える半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−２８７０９５（Ｐ２００７−２８７０９５Ａ）
【公開日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【出願番号】特願２００６−１１６８６１（Ｐ２００６−１１６８６１）
【出願日】平成１８年４月２０日（２００６．４．２０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１９年１１月１日（２００７．１１．１）
【国際特許分類】
【出願日】平成１８年４月２０日（２００６．４．２０）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]