増幅回路、ジャイレータ回路、信号を増幅するためのフィルタ・デバイス及び方法
【課題】周波数に依存しない伝達特性が改善された増幅器、及びジャイレータ回路の提供。
【解決手段】位相シフタ部２に接続されたトランスコンダクタ・デバイス１を備えた増幅回路Ａ１。位相シフタ部２は、位相シフトが調整可能で、入力信号の周波数に少なくとも部分的に依存するインピーダンスを有している。使用時に、調整可能な位相シフトは、トランスコンダクタ・デバイス１の位相シフトと実質的に反対の値となる様に調整され、実施形態として、位相シフタ部２は、キャパシタ・デバイスＣと可調抵抗デバイスＲとを含み、可調抵抗デバイスＲは、抵抗値制御信号を受信する入力接点Ｒｉｎ、キャパシタ・デバイスに接続された第１の出力接点Ｒｏｕｔ１、及びトランスコンダクタ・デバイスに接続された第２の出力接点Ｒｏｕｔ２を有する増幅デバイスＲを含み、増幅回路Ａ１は更に、抵抗値制御信号を増幅デバイスの入力接点に供給する制御デバイスを備えている。
【解決手段】位相シフタ部２に接続されたトランスコンダクタ・デバイス１を備えた増幅回路Ａ１。位相シフタ部２は、位相シフトが調整可能で、入力信号の周波数に少なくとも部分的に依存するインピーダンスを有している。使用時に、調整可能な位相シフトは、トランスコンダクタ・デバイス１の位相シフトと実質的に反対の値となる様に調整され、実施形態として、位相シフタ部２は、キャパシタ・デバイスＣと可調抵抗デバイスＲとを含み、可調抵抗デバイスＲは、抵抗値制御信号を受信する入力接点Ｒｉｎ、キャパシタ・デバイスに接続された第１の出力接点Ｒｏｕｔ１、及びトランスコンダクタ・デバイスに接続された第２の出力接点Ｒｏｕｔ２を有する増幅デバイスＲを含み、増幅回路Ａ１は更に、抵抗値制御信号を増幅デバイスの入力接点に供給する制御デバイスを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相シフトが調整可能で、インピーダンスが入力信号の周波数に少なくとも部分的に依存する、少なくとも１つの位相シフタに接続された、トランスコンダクタ・デバイスを少なくとも１つ備える増幅回路に関連する。
【０００２】
本発明は更に、少なくともそのような増幅回路を備える回路及びデバイス、例えば、ジャイレータ・デバイスやフィルタ回路に関する。
【背景技術】
【０００３】
増幅器は例えば、集積型ＩＦフィルタ・デバイスで使用される積分器及びキャパシタによって実現され得る。例えば、Rudy J. van de Plassche, Willy M. C. Sansen, Johan H. Hujisingによる「アナログ回路設計、低電力低電圧、集積フィルタ、スマートパワー（Analog circuit design, low-power low-voltage, integrated filters, smart power）」、１９９４年、ＩＳＢＮ 0-7923-9513-1、から、フィルタ・デバイスの所望の伝達特性を得るために、トランスコンダクタンス増幅デバイス及びコンデンサを実現することは知られている。トランスコンダクタンス増幅デバイスは、例えば、フィルタ・デバイスの終端インピーダンスを実現するのに使用され得る。加えて、２つのトランスコンダクタンス増幅デバイスは、ジャイレータ、すなわち、負荷インピーダンスの逆数に比例する入力インピーダンスを有する電子デバイスとして使用され得る。従って、ジャイレータの出力がキャパシタに接続されている場合、すなわち、負荷インピーダンスがキャパシタンスである場合、入力インピーダンスはインダクタンスのように振舞う。このため、そのようなジャイレータ−キャパシタ回路はインダクタの特性を有し、周波数に依存するインピーダンスを有している。この特徴の利用は、物理的インダクタを実現するのが困難で高価となる集積回路で特に有用である。
【非特許文献１】Rudy J. van de Plassche, Willy M. C. Sansen, Johan H. Hujisingによる「アナログ回路設計、低電力低電圧、集積フィルタ、スマートパワー（Analog circuit design, low-power low-voltage, integrated filters, smart power）」、１９９４年、ＩＳＢＮ0-7923-9513-1
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、問題はトランスコンダクタンス増幅デバイスが周波数に依存する伝達特性を呈することである。これはそのようなトランスコンダクタンス増幅デバイスが使用されるジャイレータ・デバイスやフィルタ・デバイスの特性の、理想的特性からの逸脱を生じることがある。また、フィルタ・デバイスでは、増幅デバイスの性能の周波数への依存は、フィルタの所望の周波数通過帯域外の周波数の減衰に影響を及ぼし、フィルタ・システムを不安定にすることさえあり得る。
【０００５】
その上、ポリフェーズ・フィルタでは、ポリフェーズＩＦフィルタのイメージ除去特性は、最終的に異なる位相のブランチ内の回路間マッチング特性によって決定される。このマッチングは、相補性金属酸化膜半導体（ＣＭＯＳ）の形態において、領域をできるだけ多く占めるトランジスタを使用することによって得られるであろう。トランスコンダクタンスのカットオフ周波数は方形のトランジスタの長さに反比例するので、トランジスタのトランスコンダクタンス増幅の周波数依存は、それらの長さに大きく依存する。従って、ジャイレータ・デバイス又はフィルタ・デバイスの、（マッチング特性によって設定される）イメージ除去特性と、（トランスコンダクタンス段の超過の位相シフトによって決定される）通過帯域の傾斜及び／又は安定性との間で妥協が要求される。
【０００６】
バイポーラの形態においても、トランスコンダクタンス増幅デバイスについて同様の問題が存在する。バイポーラ・トランジスタでは、ベースの抵抗がゼロでないことによって増幅器の不必要な周波数依存が生じる。ベース抵抗の存在が、外部のベース−エミッタ電圧と内部のベース−エミッタ電圧との間の周波数依存型挙動を導き、トランジスタのゲインはこれに比例する。バイポーラ・トランジスタについてマッチングが関連する限りにおいては、大きなトランジスタ領域に対するマッチング特性は良好となるであろう。ベース抵抗と入力キャパシタンスに想到する値との積に等しい時定数は、スケーリングからは概して独立しているが、トランジスタがより大きなスケールにされる場合、所与のコレクタ電流に対するベース−エミッタ間の接続容量の影響は増大する。その結果、これにより所与の周波数に対するトランスコンダクタンス・ゲインにおける超過の位相シフトがより大きくなる。従って、バイポーラ・デバイスについても、高い周波数での挙動（high frequency behavior）とマッチング特性との間で妥協を見つける必要がある。
【課題を解決するための手段】
【０００７】
本発明は、上述の問題を解決あるいは少なくとも緩和することを求めるものである。従って、本発明の目的は、周波数に依存しない伝達特性が改善された増幅回路を提供することである。このため、本発明によれば、上記で説明したような増幅デバイスは、使用時に前記調整可能な位相シフトが、前記トランスコンダクタ・デバイスの位相シフト量の反対の量となるように調整されることを特徴とする。
【０００８】
調整可能な位相シフトにより、積分器の位相シフトはトランスコンダクタ・デバイスの周波数に依存する位相シフトを補償するように設定され得る。これにより、増幅器の増幅は実質的に周波数から独立し、フィルタの通過帯域の傾斜は補償され得る。
【０００９】
その上、調整可能な位相シフトを補償することは、超過の位相シフトによって生じる右半分プレーン（Right Half Plane：ＲＨＰ）へのフィルタの極のシフトを妨げるので、安定性の問題も解消され得る。また、フィルタの安定性を損なうことなく、良好なマッチング特性のためにより大きなサイズのトランジスタが使用できるので、イメージ除去の要件とフィルタの安定性の要件との間にトレード・オフがほとんど無い。更にまた、自動同調システム（ＡＴＳ）が使用される場合、その時定数同調システムは、既に利用可能なフィルタ・デバイスの周波数同調システムと組み合わされてもよい。この補償に必要な消費電力は非常に小さいため、同じレベルの消費電力で良好な性能が得られる。
【図面の簡単な説明】
【００１０】
【図１】増幅器が可調抵抗として使用されている、本発明による増幅回路の実施形態の例を示すブロック図である。
【図２】、
【図３】、
【図４】、
【図５】、
【図６】トランジスタが可調抵抗として使用されている、キャパシタ−抵抗回路の例を示すブロック図である。
【図７】本発明によるジャイレータ・デバイスの実施形態の例を示す電気回路図である。
【図８】本発明によるポリフェーズ・フィルタの実施形態の例を示す電気回路図である。
【図９】本発明による増幅回路用の自動同調システムの例を有する、位相ロック・ループのブロック図である。
【発明を実施するための形態】
【００１１】
添付の図面を参照して、以下に本発明の更なる詳細事項及び実施形態について説明する。
【００１２】
ここで抵抗及びキャパシタとして表現するものは、少なくとも主に抵抗性或いは容量性の特性を有するあらゆるデバイス又は素子を含んでいる。図１は、本発明による増幅回路Ａ１の実施形態の例の電気回路を示している。増幅回路は、２つの入力接点Ｕinと２つの出力接点Ｕoutとを有するトランスコンダクタ・デバイス１を備えている。概して、トランスコンダクタ・デバイスは、入力信号の電圧に基づいて出力接点に電流を出力する。トランスコンダクタ・デバイス１の出力接点Ｕoutは、位相シフタ部２に接続されている。位相シフタ・デバイス２は、トランスコンダクタ・デバイス１の出力接点Ｕoutに並列に接続されており、直列に接続された可調抵抗Ｒ及びキャパシタＣを含んでいる。
【００１３】
可調抵抗Ｒは、一定の抵抗値に調整され得る増幅デバイスＲである。増幅デバイスＲは、１つの入力接点Ｒinと２つの出力接点Ｒout1及びＲout2とを有している。出力接点には、Ｉ1，Ｉ2の矢印で示す方向に電流Ｉ1，Ｉ2がそれぞれ供給される。通常は、電流Ｉ1，Ｉ2は等しい。一定の入力信号を入力接点Ｒinに印加することで、出力接点Ｒout1，Ｒout2での出力信号が制御され、その結果、出力接点間のインピーダンスが一定となる。このように、入力信号を変えることにより、インピーダンスが変えられる。
【００１４】
トランスコンダクタ・デバイス１は、入力接点間の電圧差に基づいた出力電流を出力する。出力電流は、数式：
Ｉu＝ｇm・Ｕi （１）
で近似され得る。
【００１５】
この式で、Ｉuは図１において矢印Ｉuで示される方向の出力電流を表しており、Ｕiは２つの入力接点Ｕin上に印加される電圧を表しており、ｇmはトランスコンダクタ・デバイス１のゲインを表している。
【００１６】
トランスコンダクタンス増幅器のゲインは、概して入力接点に現れる信号の周波数に依存し、ｇm＝ｇ0／（１＋ｊｗτ）で表されるが、ここでｇ0は周波数が実質的に０Ｈｚの信号に対するトランスコンダクタ・デバイスのトランスコンダクタンスを表し、ｗは２πで乗算された入力信号の周波数を表し、ｊは−１の平方根であり、τはトランスコンダクタの時定数である。図１に示された増幅回路の電圧変移は、以下の数式：
【数１】
で表されるであろう。
【００１７】
式（２）において、Ｕi及びＵoはトランスコンダクタ・デバイスの入力接点間及び出力接点間の電位差をそれぞれ表し、Ｒは増幅デバイスＲの抵抗値を表し、Ｃは図１のキャパシタＣの容量を表している。
【００１８】
位相シフタ・デバイス２は、第１のシフタ接点２１及び第２のシフタ接点２２上の電圧とこれらシフタ接点を流れる電流との間に位相シフトΔφを有している。シフタ接点２１，２２上の電圧Ｕoと電流Ｉuとの関係は、数学的に：
【数２】
で表されるであろう。
【００１９】
この式において、ＣはキャパシタンスＣの容量を表し、ｊは−１の平方根であり、ｗは周波数を表し、Ｉuは図１において矢印Ｉuで示される方向によって定義され、Ｒは増幅デバイスＲの抵抗値を表している。
【００２０】
説明したように、出力接点Ｒout1，Ｒout2上の増幅デバイスの抵抗値は、入力接点Ｒinに印加される信号によって制御され得る。これにより、位相シフタ部２の位相シフトも調整可能である。キャパシタＣも調整可能であってもよく、例えばバラクタ・デバイスであっても良い。調整可能な抵抗値及び／又はキャパシタンスにより、トランスコンダクタ・デバイス１のゲインの位相シフト及び／又は周波数の依存性を補償すべく、位相シフトが設定され得る。
【００２１】
これにより、位相シフタ・デバイスの時定数、すなわち、抵抗値と容量との積は、時定数Ｒ・Ｃがトランスコンダクタ・デバイス１の時定数τに実質的に等しくなるように容易に調整され得る。結果として増幅回路Ａ１の全伝達特性は、数式：
【数３】
で表されるであろう。
【００２２】
これは理想的な積分器の動作である。
【００２３】
増幅器の入力は、トランスコンダクタ・デバイスの特性がモデル化された制御デバイスに接続されても良い。そしてこの制御デバイスは、上記で説明したように、トランスコンダクタンスにおける変化を増幅器が補償するように、増幅デバイスに信号を供給する。
【００２４】
増幅デバイスは、トランスコンダクタ・デバイスと実質的に類似していたり等価であってもよい。これにより、増幅デバイス及びトランスコンダクタ・デバイスの特性は、実質的に同じ依存性を有するであろう。そのため、例えば温度の変化による変化を補償するのに、外部の手段を全く必要としない。
【００２５】
抵抗内の増幅デバイスは、例えば、電界効果トランジスタ（ＦＥＴ）などのトランジスタ・デバイスであっても良い。本願においては、「増幅器」という用語は全てのトランジスタを含むものと理解されたい。可調抵抗がトランジスタ・デバイスである場合、増幅回路は単一の集積回路として実現されてもよい。これは、トランジスタがトランスコンダクタ・デバイス内のトランジスタなど集積回路内の他のトランジスタと同じタイプである場合に、特に好適である。この場合、集積回路内のデバイスが実質的に同じ処理を必要とするので、集積回路の処理がほとんど複雑とはならない。
【００２６】
図２から６は、可調抵抗デバイスとして使用されるトランジスタＲに接続されるキャパシタＣの例を示している。これらの図では、電界効果トランジスタ（ＦＥＴ）を可調抵抗として使用しているが、他のタイプのトランジスタを使用しても良い。抵抗の接点Ｒout1、Ｒout2は、ＦＥＴのドレイン及びソースである。ＦＥＴの抵抗値は、デバイスの基板に関してＦＥＴのゲートＲin，Ｒin1，Ｒin2に印加する電圧を変化させることによって調整されても良い。これにより、ソースとドレイン間のＦＥＴ内の導通チャネルは拡大あるいは縮小され、結果としてソース及びドレイン間のＦＥＴの抵抗値が低くあるいは高くなる。ドレイン−ソースの接続はキャパシタに直列であるので、抵抗に直流電流は全く流れず、消費電力は実質的にゼロ又は少なくとも非常に少なくなる。図２から６では、ＦＥＴのソース、ドレイン及びゲートにかかる電圧は、トランジスタが三極管領域で動作するように設定される。
【００２７】
図２及び６ではｎタイプＦＥＴが抵抗として使用され、図３及び４ではｐタイプＦＥＴが使用されている。図５では相補型ＦＥＴが使用されている。相補型ＦＥＴは、互いに非並行に接続されたｐタイプＦＥＴ ＲＦ１及びｎタイプＦＥＴ ＲＦ２を含んでいる。図５では、ＦＥＴそれぞれのソース及びドレインは、容量２Ｃのキャパシタに接続されている。図２から６において、ＦＥＴは例えば他の増幅デバイスに置き換えられても良い。そして増幅デバイスの抵抗値は、その増幅デバイスの入力に印加される電圧や電流を変化させることで調整され得る。
【００２８】
図７は、本発明による増幅回路を含むジャイレータ・デバイス１０を示している。ジャイレータ・デバイス１０は、入力Ｕin及び出力Ｕoutを有している。ジャイレータは、先端及び後端が互いに接続された２つのトランスコンダクタンス増幅器１０１、１０２を含んでいる。増幅器１０２のゲインの向きは、増幅器１０１のゲインと反対である。すなわち、図７に示すように、入力信号が入力端子Ｕiに入力されると、増幅器１０２は、増幅器１０１の出力電流の方向と反対の方向で、矢印Ｉuで示される電流を出力する。
【００２９】
ジャイレータでは、増幅器１０１，１０２は、直列に接続されたキャパシタＣ１及び抵抗Ｒ１を含む位相シフタ・デバイスに接続されている。抵抗Ｒ１は、図１から６を参照して上記で説明したように、可調抵抗であり、例えば、キャパシタに接続されたＦＥＴ又は増幅器であっても良い。
【００３０】
時定数Ｒ１・Ｃ１が２つの合成したトランスコンダクタ１０１−１０２の時定数τと実質的に等しくなるように、抵抗Ｒ１の抵抗値が設定されている場合、ジャイレータのインピーダンスは、理想インダクタのインピーダンスを増幅器のゲインで乗じた値と等しい。２つの増幅器のゲインは、互いに反対で逆数であっても良い。この場合、増幅器１０２は、増幅器１０１の出力電流の大きさ以上の、実質的に等しい大きさを有する電流を出力し、ここでジャイレータは理想的インダクタと同じインピーダンスを有する。ジャイレータ１０２の入力接点Ｕiに接続されているのは、直列に接続された抵抗Ｒ２及びキャパシタＣ２を含むＲＣ回路である。このように、入力接点Ｕiから見た図７の回路のインピーダンスは、互いに並列な理想インダクタ及び理想キャパシタのインピーダンスに事実上等しい。
【００３１】
図８はポリフェーズＩＦフィルタを示している。現在では、チャネル選択型（ロー）ＩＦフィルタ又はＩＦアンチエリアシング・フィルタをチップ上に実現することが、一般的に実施されつつある。実際には、直交ミキサ及びポリフェーズＩＦフィルタと共に非ゼロのＩＦ周波数を選択することは、イメージ周波数を本質的に抑圧するという点で、従来の単一のミキサとＩＦフィルタの組み合わせに対して、大きな利点をもたらす。この複雑な周波数処理の形態は、ミキサの前段においてＲＦ周波数で複雑なイメージ除去フィルタが必要となることを回避する。イメージ周波数抑圧のレベルは、最終的に直交発信器の精度と同位相及び直交ＩＦブランチ間のマッチングに依存する。図８のフィルタはポリフェーズ・フィルタの一例であり、本発明は他のタイプのポリフェース・フィルタにも適用できることに注意されたい。
【００３２】
図８のフィルタ・デバイスは、互いに異なる位相を有する２つのブランチｉ及びｑを有している。図示した例では、位相差は９０度となるように想定されている。図示したフィルタ・デバイスは、１つの信号が供給される２つの同位相入力接点Ｉin_iと、この例では位相が±９０度シフトされた同じ信号が供給される２つの位相シフト入力接点Ｉin_qとを有している。同位相出力接点Ｕout_iに出力信号が現れる。位相が±９０度シフトされた同じ出力信号が、位相シフト出力接点Ｕout_qに現れる。対応する接点は、抵抗Ｒ５から８それぞれを介して互いに接続されている。２つの同位相入力接点Ｉin_iは、ジャイレータ・デバイス１２及び２つの位相シフタ・デバイスＦ１，Ｆ２を介して同位相出力接点Ｕout_iに接続されている。ジャイレータ・デバイス１２は、図７のジャイレータ・デバイスと類似していても良い。ジャイレータ・デバイス１２の入力接点及び出力接点の両方は、直列に接続されたキャパシタ及び抵抗を含む位相シフタ・デバイスＦ１及びＦ２とそれぞれ並列に接続されている。位相シフト入力接点Ｉin_q及び位相シフト出力接点Ｕout_qは、ジャイレータ・デバイス１４及び位相シフタＦ３、Ｆ４に同様な方法で接続されている。同位相ブランチｉ及び位相シフトブランチｑは、入力接点Ｉin_i、Ｉin_q及び出力接点Ｕout_i、Ｕout_qにそれぞれ接続されたジャイレータ１１，１３を介して、互いに接続されている。調整可能な位相シフタ部Ｆ１−Ｆ４の位相補償により、位相シフタを有するジャイレータ・デバイスは理想的インダクタにより近い挙動を示すので、フィルタの特性は改善されている。
【００３３】
必要な部品がトランジスタ、抵抗及びキャパシタだけなので、図示したフィルタ・デバイスは、単一の集積回路で実現するのが特に好適である。その上、トランジスタ及びキャパシタを用いてインダクタがシミュレートされているので、集積回路は比較的小さくなり消費電力が少なくなる。従って、この回路は移動電話やブルートゥース・デバイスのような電源が制限されるアプリケーションに特に好適である。
【００３４】
実際には、トランスコンダクタ・デバイスのゲインの周波数依存性は、例えば、挙動が電子回路シミュレータでは十分にモデル化できないので、十分正確には知られていない。また、電子回路の処理の後のデバイス特性のばらつきは通常大きく、そのため特定のデバイスの挙動は予測するのが困難である。図９の回路では、可調抵抗−キャパシタ回路の時定数をトランスコンダクタ・デバイスの時定数τに合わせるために自動同調システム（ＡＴＳ）が示されており、このため抵抗−キャパシタ回路及びトランスコンダクタ・デバイスそれぞれの時定数の間の正確な対応を得ることができる。ＡＴＳを構成する素子は破線で示されている。図示されたＡＴＳは制御システムの単なる例であり、本発明による増幅回路の可調抵抗の抵抗値を制御するのに、他の制御システムが同様に使用されても良いことに注意されたい。
【００３５】
図９のＡＴＳは、この分野では良く知られているように、位相ロックループ（ＰＬＬ）２００に部分的に組み込まれている。ＰＬＬ２００は、ＰＬＬ入力２０１とＰＬＬ出力２０２，２０３とを有している。ＰＬＬ２００は、位相検出器２０４、ローパスフィルタ２０５、電圧制御発振器（ＶＣＯ）２０６、リミッタ・デバイス２０８及び周波数分割器２０７を有している。ＰＬＬ入力２０１には、基準周波数（ｆref）の入力信号が供給されるであろう。この場合、ＰＬＬは出力周波数（ｆout）のＶＣＯ信号をＰＬＬ出力２０２，２０３に出力する。ＰＬＬ出力２０２，２０３にはＶＣＯ信号が供給されるが、２つの出力間には位相差がある。ＶＣＯ信号は、ＶＣＯ入力信号の電圧に基づいてＶＣＯ２０６によって生成される。ＰＬＬ２００がロック状態となると、出力周波数ｆoutは基準周波数ｆrefを分割係数Ｎで乗じた値：
ｆout＝ｆref・Ｎ
となる。
【００３６】
ＶＣＯ出力信号の周波数ｆoutは、周波数分割器２０７によって分割比Ｎで分割される。これにより分割された信号の周波数ｆdivは：
ｆdiv＝ｆout／Ｎ
に等しくなる。
【００３７】
分割された周波数ｆdivの信号は、基準周波数ｆrefの入力信号と位相検出器２０４によって比較される。位相検出器２０４は、分割された周波数ｆdivと基準周波数ｆrefとの間の位相の差に基づいて、差分信号を出力する。この差分信号はフィルタ２０５でローパスフィルタリングされ、ＶＣＯ２０６の発振を制御するＶＣＯ入力信号として使用される。
【００３８】
図９のＡＴＳは、ＰＬＬの電圧制御発振デバイス（ＶＣＯ）２０６を含んでいる。概して、ＶＣＯはＶＣＯの入力に印加された電圧に依存する一定の周波数の信号を生成する。図９では、ＶＣＯはフィルタで使用されたようなジャイレータ・デバイスのコピーであり、例えば図７に示したようなジャイレータ・デバイスであっても良い。ＶＣＯジャイレータで使用される増幅回路は、ＡＴＳによって制御されるべき増幅回路内のトランスコンダクタと類似したものであっても良い。
【００３９】
図９の例では、フィルタ２０５の出力は、本発明による増幅デバイス８内の不図示のトランスコンダクタ・デバイスに接続されている。このようにフィルタ２０５の出力は、トランスコンダクタ・デバイスのトランスコンダクタンス・ゲインを制御する。フィルタ２０５の出力はまた、例えば、本発明によるジャイレータ回路を含むＶＣＯのジャイレータ内のトランスコンダクタ・デバイスのゲインを制御することによって、ＶＣＯの発振周波数を制御する。ＶＣＯ２０６の出力は、例えば、可調抵抗内の増幅器のゲインを制御することによって、可調抵抗の抵抗値を制御するのに用いられ得る出力信号を供給する、位相補償処理（ＰＣ）デバイス７１に接続されている。図示した例では、ＰＣデバイス７１の出力信号も、ＶＣＯとして動作するジャイレータ内の可調抵抗の増幅器のゲインを制御すべく、ＶＣＯ２０６にフィードバックされている。
【００４０】
増幅回路８の代わりに、本発明によるジャイレータ・デバイス又はポリフェーズ・フィルタがＡＴＳによって制御されても良い。その上、ＡＴＳ（の一部）が、通常はフィルタ・デバイス内に既に存在しているような、フィルタの同調ループ（の一部）と組み合わされてもよい。これにより、付加的に必要となる消費電力が最小化される。また、ＡＴＳはＰＬＬ内に部分的に組み込まれていないスタンド・アロンであってもよい。
【００４１】
本発明による増幅回路又は本発明によるＩＦフィルタは、制限された電源で無線を受信するための電子デバイスで好適に使用され得る。これらの電子デバイスは、例えば、電池を電源とする無線通信機器、移動電話又はブルートゥース・プロトコルを介して通信するデバイスであってもよく、そのようなデバイスとしては、ブルートゥース・リンクを介してローカル・エリア・ネットワークと通信するラップトップ・コンピュータや、ブルートゥース・リンクを介してコンピュータと通信する携帯情報端末（ＰＤＡ）などがある。
【技術分野】
【０００１】
本発明は、位相シフトが調整可能で、インピーダンスが入力信号の周波数に少なくとも部分的に依存する、少なくとも１つの位相シフタに接続された、トランスコンダクタ・デバイスを少なくとも１つ備える増幅回路に関連する。
【０００２】
本発明は更に、少なくともそのような増幅回路を備える回路及びデバイス、例えば、ジャイレータ・デバイスやフィルタ回路に関する。
【背景技術】
【０００３】
増幅器は例えば、集積型ＩＦフィルタ・デバイスで使用される積分器及びキャパシタによって実現され得る。例えば、Rudy J. van de Plassche, Willy M. C. Sansen, Johan H. Hujisingによる「アナログ回路設計、低電力低電圧、集積フィルタ、スマートパワー（Analog circuit design, low-power low-voltage, integrated filters, smart power）」、１９９４年、ＩＳＢＮ 0-7923-9513-1、から、フィルタ・デバイスの所望の伝達特性を得るために、トランスコンダクタンス増幅デバイス及びコンデンサを実現することは知られている。トランスコンダクタンス増幅デバイスは、例えば、フィルタ・デバイスの終端インピーダンスを実現するのに使用され得る。加えて、２つのトランスコンダクタンス増幅デバイスは、ジャイレータ、すなわち、負荷インピーダンスの逆数に比例する入力インピーダンスを有する電子デバイスとして使用され得る。従って、ジャイレータの出力がキャパシタに接続されている場合、すなわち、負荷インピーダンスがキャパシタンスである場合、入力インピーダンスはインダクタンスのように振舞う。このため、そのようなジャイレータ−キャパシタ回路はインダクタの特性を有し、周波数に依存するインピーダンスを有している。この特徴の利用は、物理的インダクタを実現するのが困難で高価となる集積回路で特に有用である。
【非特許文献１】Rudy J. van de Plassche, Willy M. C. Sansen, Johan H. Hujisingによる「アナログ回路設計、低電力低電圧、集積フィルタ、スマートパワー（Analog circuit design, low-power low-voltage, integrated filters, smart power）」、１９９４年、ＩＳＢＮ0-7923-9513-1
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、問題はトランスコンダクタンス増幅デバイスが周波数に依存する伝達特性を呈することである。これはそのようなトランスコンダクタンス増幅デバイスが使用されるジャイレータ・デバイスやフィルタ・デバイスの特性の、理想的特性からの逸脱を生じることがある。また、フィルタ・デバイスでは、増幅デバイスの性能の周波数への依存は、フィルタの所望の周波数通過帯域外の周波数の減衰に影響を及ぼし、フィルタ・システムを不安定にすることさえあり得る。
【０００５】
その上、ポリフェーズ・フィルタでは、ポリフェーズＩＦフィルタのイメージ除去特性は、最終的に異なる位相のブランチ内の回路間マッチング特性によって決定される。このマッチングは、相補性金属酸化膜半導体（ＣＭＯＳ）の形態において、領域をできるだけ多く占めるトランジスタを使用することによって得られるであろう。トランスコンダクタンスのカットオフ周波数は方形のトランジスタの長さに反比例するので、トランジスタのトランスコンダクタンス増幅の周波数依存は、それらの長さに大きく依存する。従って、ジャイレータ・デバイス又はフィルタ・デバイスの、（マッチング特性によって設定される）イメージ除去特性と、（トランスコンダクタンス段の超過の位相シフトによって決定される）通過帯域の傾斜及び／又は安定性との間で妥協が要求される。
【０００６】
バイポーラの形態においても、トランスコンダクタンス増幅デバイスについて同様の問題が存在する。バイポーラ・トランジスタでは、ベースの抵抗がゼロでないことによって増幅器の不必要な周波数依存が生じる。ベース抵抗の存在が、外部のベース−エミッタ電圧と内部のベース−エミッタ電圧との間の周波数依存型挙動を導き、トランジスタのゲインはこれに比例する。バイポーラ・トランジスタについてマッチングが関連する限りにおいては、大きなトランジスタ領域に対するマッチング特性は良好となるであろう。ベース抵抗と入力キャパシタンスに想到する値との積に等しい時定数は、スケーリングからは概して独立しているが、トランジスタがより大きなスケールにされる場合、所与のコレクタ電流に対するベース−エミッタ間の接続容量の影響は増大する。その結果、これにより所与の周波数に対するトランスコンダクタンス・ゲインにおける超過の位相シフトがより大きくなる。従って、バイポーラ・デバイスについても、高い周波数での挙動（high frequency behavior）とマッチング特性との間で妥協を見つける必要がある。
【課題を解決するための手段】
【０００７】
本発明は、上述の問題を解決あるいは少なくとも緩和することを求めるものである。従って、本発明の目的は、周波数に依存しない伝達特性が改善された増幅回路を提供することである。このため、本発明によれば、上記で説明したような増幅デバイスは、使用時に前記調整可能な位相シフトが、前記トランスコンダクタ・デバイスの位相シフト量の反対の量となるように調整されることを特徴とする。
【０００８】
調整可能な位相シフトにより、積分器の位相シフトはトランスコンダクタ・デバイスの周波数に依存する位相シフトを補償するように設定され得る。これにより、増幅器の増幅は実質的に周波数から独立し、フィルタの通過帯域の傾斜は補償され得る。
【０００９】
その上、調整可能な位相シフトを補償することは、超過の位相シフトによって生じる右半分プレーン（Right Half Plane：ＲＨＰ）へのフィルタの極のシフトを妨げるので、安定性の問題も解消され得る。また、フィルタの安定性を損なうことなく、良好なマッチング特性のためにより大きなサイズのトランジスタが使用できるので、イメージ除去の要件とフィルタの安定性の要件との間にトレード・オフがほとんど無い。更にまた、自動同調システム（ＡＴＳ）が使用される場合、その時定数同調システムは、既に利用可能なフィルタ・デバイスの周波数同調システムと組み合わされてもよい。この補償に必要な消費電力は非常に小さいため、同じレベルの消費電力で良好な性能が得られる。
【図面の簡単な説明】
【００１０】
【図１】増幅器が可調抵抗として使用されている、本発明による増幅回路の実施形態の例を示すブロック図である。
【図２】、
【図３】、
【図４】、
【図５】、
【図６】トランジスタが可調抵抗として使用されている、キャパシタ−抵抗回路の例を示すブロック図である。
【図７】本発明によるジャイレータ・デバイスの実施形態の例を示す電気回路図である。
【図８】本発明によるポリフェーズ・フィルタの実施形態の例を示す電気回路図である。
【図９】本発明による増幅回路用の自動同調システムの例を有する、位相ロック・ループのブロック図である。
【発明を実施するための形態】
【００１１】
添付の図面を参照して、以下に本発明の更なる詳細事項及び実施形態について説明する。
【００１２】
ここで抵抗及びキャパシタとして表現するものは、少なくとも主に抵抗性或いは容量性の特性を有するあらゆるデバイス又は素子を含んでいる。図１は、本発明による増幅回路Ａ１の実施形態の例の電気回路を示している。増幅回路は、２つの入力接点Ｕinと２つの出力接点Ｕoutとを有するトランスコンダクタ・デバイス１を備えている。概して、トランスコンダクタ・デバイスは、入力信号の電圧に基づいて出力接点に電流を出力する。トランスコンダクタ・デバイス１の出力接点Ｕoutは、位相シフタ部２に接続されている。位相シフタ・デバイス２は、トランスコンダクタ・デバイス１の出力接点Ｕoutに並列に接続されており、直列に接続された可調抵抗Ｒ及びキャパシタＣを含んでいる。
【００１３】
可調抵抗Ｒは、一定の抵抗値に調整され得る増幅デバイスＲである。増幅デバイスＲは、１つの入力接点Ｒinと２つの出力接点Ｒout1及びＲout2とを有している。出力接点には、Ｉ1，Ｉ2の矢印で示す方向に電流Ｉ1，Ｉ2がそれぞれ供給される。通常は、電流Ｉ1，Ｉ2は等しい。一定の入力信号を入力接点Ｒinに印加することで、出力接点Ｒout1，Ｒout2での出力信号が制御され、その結果、出力接点間のインピーダンスが一定となる。このように、入力信号を変えることにより、インピーダンスが変えられる。
【００１４】
トランスコンダクタ・デバイス１は、入力接点間の電圧差に基づいた出力電流を出力する。出力電流は、数式：
Ｉu＝ｇm・Ｕi （１）
で近似され得る。
【００１５】
この式で、Ｉuは図１において矢印Ｉuで示される方向の出力電流を表しており、Ｕiは２つの入力接点Ｕin上に印加される電圧を表しており、ｇmはトランスコンダクタ・デバイス１のゲインを表している。
【００１６】
トランスコンダクタンス増幅器のゲインは、概して入力接点に現れる信号の周波数に依存し、ｇm＝ｇ0／（１＋ｊｗτ）で表されるが、ここでｇ0は周波数が実質的に０Ｈｚの信号に対するトランスコンダクタ・デバイスのトランスコンダクタンスを表し、ｗは２πで乗算された入力信号の周波数を表し、ｊは−１の平方根であり、τはトランスコンダクタの時定数である。図１に示された増幅回路の電圧変移は、以下の数式：
【数１】
で表されるであろう。
【００１７】
式（２）において、Ｕi及びＵoはトランスコンダクタ・デバイスの入力接点間及び出力接点間の電位差をそれぞれ表し、Ｒは増幅デバイスＲの抵抗値を表し、Ｃは図１のキャパシタＣの容量を表している。
【００１８】
位相シフタ・デバイス２は、第１のシフタ接点２１及び第２のシフタ接点２２上の電圧とこれらシフタ接点を流れる電流との間に位相シフトΔφを有している。シフタ接点２１，２２上の電圧Ｕoと電流Ｉuとの関係は、数学的に：
【数２】
で表されるであろう。
【００１９】
この式において、ＣはキャパシタンスＣの容量を表し、ｊは−１の平方根であり、ｗは周波数を表し、Ｉuは図１において矢印Ｉuで示される方向によって定義され、Ｒは増幅デバイスＲの抵抗値を表している。
【００２０】
説明したように、出力接点Ｒout1，Ｒout2上の増幅デバイスの抵抗値は、入力接点Ｒinに印加される信号によって制御され得る。これにより、位相シフタ部２の位相シフトも調整可能である。キャパシタＣも調整可能であってもよく、例えばバラクタ・デバイスであっても良い。調整可能な抵抗値及び／又はキャパシタンスにより、トランスコンダクタ・デバイス１のゲインの位相シフト及び／又は周波数の依存性を補償すべく、位相シフトが設定され得る。
【００２１】
これにより、位相シフタ・デバイスの時定数、すなわち、抵抗値と容量との積は、時定数Ｒ・Ｃがトランスコンダクタ・デバイス１の時定数τに実質的に等しくなるように容易に調整され得る。結果として増幅回路Ａ１の全伝達特性は、数式：
【数３】
で表されるであろう。
【００２２】
これは理想的な積分器の動作である。
【００２３】
増幅器の入力は、トランスコンダクタ・デバイスの特性がモデル化された制御デバイスに接続されても良い。そしてこの制御デバイスは、上記で説明したように、トランスコンダクタンスにおける変化を増幅器が補償するように、増幅デバイスに信号を供給する。
【００２４】
増幅デバイスは、トランスコンダクタ・デバイスと実質的に類似していたり等価であってもよい。これにより、増幅デバイス及びトランスコンダクタ・デバイスの特性は、実質的に同じ依存性を有するであろう。そのため、例えば温度の変化による変化を補償するのに、外部の手段を全く必要としない。
【００２５】
抵抗内の増幅デバイスは、例えば、電界効果トランジスタ（ＦＥＴ）などのトランジスタ・デバイスであっても良い。本願においては、「増幅器」という用語は全てのトランジスタを含むものと理解されたい。可調抵抗がトランジスタ・デバイスである場合、増幅回路は単一の集積回路として実現されてもよい。これは、トランジスタがトランスコンダクタ・デバイス内のトランジスタなど集積回路内の他のトランジスタと同じタイプである場合に、特に好適である。この場合、集積回路内のデバイスが実質的に同じ処理を必要とするので、集積回路の処理がほとんど複雑とはならない。
【００２６】
図２から６は、可調抵抗デバイスとして使用されるトランジスタＲに接続されるキャパシタＣの例を示している。これらの図では、電界効果トランジスタ（ＦＥＴ）を可調抵抗として使用しているが、他のタイプのトランジスタを使用しても良い。抵抗の接点Ｒout1、Ｒout2は、ＦＥＴのドレイン及びソースである。ＦＥＴの抵抗値は、デバイスの基板に関してＦＥＴのゲートＲin，Ｒin1，Ｒin2に印加する電圧を変化させることによって調整されても良い。これにより、ソースとドレイン間のＦＥＴ内の導通チャネルは拡大あるいは縮小され、結果としてソース及びドレイン間のＦＥＴの抵抗値が低くあるいは高くなる。ドレイン−ソースの接続はキャパシタに直列であるので、抵抗に直流電流は全く流れず、消費電力は実質的にゼロ又は少なくとも非常に少なくなる。図２から６では、ＦＥＴのソース、ドレイン及びゲートにかかる電圧は、トランジスタが三極管領域で動作するように設定される。
【００２７】
図２及び６ではｎタイプＦＥＴが抵抗として使用され、図３及び４ではｐタイプＦＥＴが使用されている。図５では相補型ＦＥＴが使用されている。相補型ＦＥＴは、互いに非並行に接続されたｐタイプＦＥＴ ＲＦ１及びｎタイプＦＥＴ ＲＦ２を含んでいる。図５では、ＦＥＴそれぞれのソース及びドレインは、容量２Ｃのキャパシタに接続されている。図２から６において、ＦＥＴは例えば他の増幅デバイスに置き換えられても良い。そして増幅デバイスの抵抗値は、その増幅デバイスの入力に印加される電圧や電流を変化させることで調整され得る。
【００２８】
図７は、本発明による増幅回路を含むジャイレータ・デバイス１０を示している。ジャイレータ・デバイス１０は、入力Ｕin及び出力Ｕoutを有している。ジャイレータは、先端及び後端が互いに接続された２つのトランスコンダクタンス増幅器１０１、１０２を含んでいる。増幅器１０２のゲインの向きは、増幅器１０１のゲインと反対である。すなわち、図７に示すように、入力信号が入力端子Ｕiに入力されると、増幅器１０２は、増幅器１０１の出力電流の方向と反対の方向で、矢印Ｉuで示される電流を出力する。
【００２９】
ジャイレータでは、増幅器１０１，１０２は、直列に接続されたキャパシタＣ１及び抵抗Ｒ１を含む位相シフタ・デバイスに接続されている。抵抗Ｒ１は、図１から６を参照して上記で説明したように、可調抵抗であり、例えば、キャパシタに接続されたＦＥＴ又は増幅器であっても良い。
【００３０】
時定数Ｒ１・Ｃ１が２つの合成したトランスコンダクタ１０１−１０２の時定数τと実質的に等しくなるように、抵抗Ｒ１の抵抗値が設定されている場合、ジャイレータのインピーダンスは、理想インダクタのインピーダンスを増幅器のゲインで乗じた値と等しい。２つの増幅器のゲインは、互いに反対で逆数であっても良い。この場合、増幅器１０２は、増幅器１０１の出力電流の大きさ以上の、実質的に等しい大きさを有する電流を出力し、ここでジャイレータは理想的インダクタと同じインピーダンスを有する。ジャイレータ１０２の入力接点Ｕiに接続されているのは、直列に接続された抵抗Ｒ２及びキャパシタＣ２を含むＲＣ回路である。このように、入力接点Ｕiから見た図７の回路のインピーダンスは、互いに並列な理想インダクタ及び理想キャパシタのインピーダンスに事実上等しい。
【００３１】
図８はポリフェーズＩＦフィルタを示している。現在では、チャネル選択型（ロー）ＩＦフィルタ又はＩＦアンチエリアシング・フィルタをチップ上に実現することが、一般的に実施されつつある。実際には、直交ミキサ及びポリフェーズＩＦフィルタと共に非ゼロのＩＦ周波数を選択することは、イメージ周波数を本質的に抑圧するという点で、従来の単一のミキサとＩＦフィルタの組み合わせに対して、大きな利点をもたらす。この複雑な周波数処理の形態は、ミキサの前段においてＲＦ周波数で複雑なイメージ除去フィルタが必要となることを回避する。イメージ周波数抑圧のレベルは、最終的に直交発信器の精度と同位相及び直交ＩＦブランチ間のマッチングに依存する。図８のフィルタはポリフェーズ・フィルタの一例であり、本発明は他のタイプのポリフェース・フィルタにも適用できることに注意されたい。
【００３２】
図８のフィルタ・デバイスは、互いに異なる位相を有する２つのブランチｉ及びｑを有している。図示した例では、位相差は９０度となるように想定されている。図示したフィルタ・デバイスは、１つの信号が供給される２つの同位相入力接点Ｉin_iと、この例では位相が±９０度シフトされた同じ信号が供給される２つの位相シフト入力接点Ｉin_qとを有している。同位相出力接点Ｕout_iに出力信号が現れる。位相が±９０度シフトされた同じ出力信号が、位相シフト出力接点Ｕout_qに現れる。対応する接点は、抵抗Ｒ５から８それぞれを介して互いに接続されている。２つの同位相入力接点Ｉin_iは、ジャイレータ・デバイス１２及び２つの位相シフタ・デバイスＦ１，Ｆ２を介して同位相出力接点Ｕout_iに接続されている。ジャイレータ・デバイス１２は、図７のジャイレータ・デバイスと類似していても良い。ジャイレータ・デバイス１２の入力接点及び出力接点の両方は、直列に接続されたキャパシタ及び抵抗を含む位相シフタ・デバイスＦ１及びＦ２とそれぞれ並列に接続されている。位相シフト入力接点Ｉin_q及び位相シフト出力接点Ｕout_qは、ジャイレータ・デバイス１４及び位相シフタＦ３、Ｆ４に同様な方法で接続されている。同位相ブランチｉ及び位相シフトブランチｑは、入力接点Ｉin_i、Ｉin_q及び出力接点Ｕout_i、Ｕout_qにそれぞれ接続されたジャイレータ１１，１３を介して、互いに接続されている。調整可能な位相シフタ部Ｆ１−Ｆ４の位相補償により、位相シフタを有するジャイレータ・デバイスは理想的インダクタにより近い挙動を示すので、フィルタの特性は改善されている。
【００３３】
必要な部品がトランジスタ、抵抗及びキャパシタだけなので、図示したフィルタ・デバイスは、単一の集積回路で実現するのが特に好適である。その上、トランジスタ及びキャパシタを用いてインダクタがシミュレートされているので、集積回路は比較的小さくなり消費電力が少なくなる。従って、この回路は移動電話やブルートゥース・デバイスのような電源が制限されるアプリケーションに特に好適である。
【００３４】
実際には、トランスコンダクタ・デバイスのゲインの周波数依存性は、例えば、挙動が電子回路シミュレータでは十分にモデル化できないので、十分正確には知られていない。また、電子回路の処理の後のデバイス特性のばらつきは通常大きく、そのため特定のデバイスの挙動は予測するのが困難である。図９の回路では、可調抵抗−キャパシタ回路の時定数をトランスコンダクタ・デバイスの時定数τに合わせるために自動同調システム（ＡＴＳ）が示されており、このため抵抗−キャパシタ回路及びトランスコンダクタ・デバイスそれぞれの時定数の間の正確な対応を得ることができる。ＡＴＳを構成する素子は破線で示されている。図示されたＡＴＳは制御システムの単なる例であり、本発明による増幅回路の可調抵抗の抵抗値を制御するのに、他の制御システムが同様に使用されても良いことに注意されたい。
【００３５】
図９のＡＴＳは、この分野では良く知られているように、位相ロックループ（ＰＬＬ）２００に部分的に組み込まれている。ＰＬＬ２００は、ＰＬＬ入力２０１とＰＬＬ出力２０２，２０３とを有している。ＰＬＬ２００は、位相検出器２０４、ローパスフィルタ２０５、電圧制御発振器（ＶＣＯ）２０６、リミッタ・デバイス２０８及び周波数分割器２０７を有している。ＰＬＬ入力２０１には、基準周波数（ｆref）の入力信号が供給されるであろう。この場合、ＰＬＬは出力周波数（ｆout）のＶＣＯ信号をＰＬＬ出力２０２，２０３に出力する。ＰＬＬ出力２０２，２０３にはＶＣＯ信号が供給されるが、２つの出力間には位相差がある。ＶＣＯ信号は、ＶＣＯ入力信号の電圧に基づいてＶＣＯ２０６によって生成される。ＰＬＬ２００がロック状態となると、出力周波数ｆoutは基準周波数ｆrefを分割係数Ｎで乗じた値：
ｆout＝ｆref・Ｎ
となる。
【００３６】
ＶＣＯ出力信号の周波数ｆoutは、周波数分割器２０７によって分割比Ｎで分割される。これにより分割された信号の周波数ｆdivは：
ｆdiv＝ｆout／Ｎ
に等しくなる。
【００３７】
分割された周波数ｆdivの信号は、基準周波数ｆrefの入力信号と位相検出器２０４によって比較される。位相検出器２０４は、分割された周波数ｆdivと基準周波数ｆrefとの間の位相の差に基づいて、差分信号を出力する。この差分信号はフィルタ２０５でローパスフィルタリングされ、ＶＣＯ２０６の発振を制御するＶＣＯ入力信号として使用される。
【００３８】
図９のＡＴＳは、ＰＬＬの電圧制御発振デバイス（ＶＣＯ）２０６を含んでいる。概して、ＶＣＯはＶＣＯの入力に印加された電圧に依存する一定の周波数の信号を生成する。図９では、ＶＣＯはフィルタで使用されたようなジャイレータ・デバイスのコピーであり、例えば図７に示したようなジャイレータ・デバイスであっても良い。ＶＣＯジャイレータで使用される増幅回路は、ＡＴＳによって制御されるべき増幅回路内のトランスコンダクタと類似したものであっても良い。
【００３９】
図９の例では、フィルタ２０５の出力は、本発明による増幅デバイス８内の不図示のトランスコンダクタ・デバイスに接続されている。このようにフィルタ２０５の出力は、トランスコンダクタ・デバイスのトランスコンダクタンス・ゲインを制御する。フィルタ２０５の出力はまた、例えば、本発明によるジャイレータ回路を含むＶＣＯのジャイレータ内のトランスコンダクタ・デバイスのゲインを制御することによって、ＶＣＯの発振周波数を制御する。ＶＣＯ２０６の出力は、例えば、可調抵抗内の増幅器のゲインを制御することによって、可調抵抗の抵抗値を制御するのに用いられ得る出力信号を供給する、位相補償処理（ＰＣ）デバイス７１に接続されている。図示した例では、ＰＣデバイス７１の出力信号も、ＶＣＯとして動作するジャイレータ内の可調抵抗の増幅器のゲインを制御すべく、ＶＣＯ２０６にフィードバックされている。
【００４０】
増幅回路８の代わりに、本発明によるジャイレータ・デバイス又はポリフェーズ・フィルタがＡＴＳによって制御されても良い。その上、ＡＴＳ（の一部）が、通常はフィルタ・デバイス内に既に存在しているような、フィルタの同調ループ（の一部）と組み合わされてもよい。これにより、付加的に必要となる消費電力が最小化される。また、ＡＴＳはＰＬＬ内に部分的に組み込まれていないスタンド・アロンであってもよい。
【００４１】
本発明による増幅回路又は本発明によるＩＦフィルタは、制限された電源で無線を受信するための電子デバイスで好適に使用され得る。これらの電子デバイスは、例えば、電池を電源とする無線通信機器、移動電話又はブルートゥース・プロトコルを介して通信するデバイスであってもよく、そのようなデバイスとしては、ブルートゥース・リンクを介してローカル・エリア・ネットワークと通信するラップトップ・コンピュータや、ブルートゥース・リンクを介してコンピュータと通信する携帯情報端末（ＰＤＡ）などがある。
【特許請求の範囲】
【請求項１】
位相シフトが調整可能であり、入力信号の周波数に少なくとも部分的に依存するインピーダンスを有する、少なくとも１つの位相シフタ部と、該位相シフタ部に接続された、少なくとも１つのトランスコンダクタ・デバイスと、を少なくとも備える増幅回路であって、
前記調整可能な位相シフトは、使用時に、前記トランスコンダクタ・デバイスの位相シフトと実質的に反対の値となるように調整され、
前記位相シフタ部は、少なくとも１つのキャパシタ・デバイスと、少なくとも１つの可調抵抗デバイスと、を少なくとも備えており、
前記可調抵抗デバイスが、
抵抗値制御信号を受信する少なくとも１つの入力接点と、
前記少なくとも１つのキャパシタ・デバイスに接続された少なくとも１つの第１の出力接点と、
前記トランスコンダクタ・デバイスに接続された少なくとも１つの第２の出力接点と、
を有する増幅デバイスを少なくとも含み、
前記抵抗値制御信号を前記入力接点に供給する制御デバイスを更に備えることを特徴とする増幅回路。
【請求項２】
前記可調抵抗デバイス内の前記増幅デバイスが、前記トランスコンダクタ・デバイスと実質的に等価であることを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記トランスコンダクタ・デバイスが、トランジスタ・デバイスであることを特徴とする請求項１又は２に記載の増幅回路。
【請求項４】
前記可調抵抗デバイス内の前記増幅デバイスが、トランジスタ・デバイスであることを特徴とする請求項１から３のいずれか１項に記載の増幅回路。
【請求項５】
前記トランジスタ・デバイスの少なくとも１つが、ＭＯＳＦＥＴであることを特徴とする請求項３又は４に記載の増幅回路。
【請求項６】
前記制御デバイスが、少なくとも電圧制御発振器を含んでいることを特徴とする請求項１から５のいずれか１項に記載の増幅回路。
【請求項７】
前記制御デバイスが、増幅デバイスを更に含むことを特徴とする請求項６に記載の増幅回路。
【請求項８】
前記電圧制御発振器が、前記トランスコンダクタ・デバイスと実質的に類似した少なくとも２つの発振器トランスコンダクタを少なくとも含むことを特徴とする請求項７に記載の増幅回路。
【請求項９】
請求項１から８のいずれか１項に記載の増幅回路を少なくとも１つと、
少なくとも１つの増幅デバイスと、を少なくとも備えるジャイレータ・デバイスであって、
前記増幅デバイスが、前記増幅回路内の前記トランスコンダクタ・デバイスの出力接点に接続された入力接点を有し、
前記増幅デバイスが、前記増幅回路内の前記増幅デバイスのゲインの逆数に実質的に等しいゲインを有することを特徴とするジャイレータ・デバイス。
【請求項１０】
少なくとも１つの同位相入力と、
前記同位相入力に接続された、請求項９に記載のジャイレータ・デバイスを少なくとも１つと、
前記ジャイレータ・デバイスに接続された少なくとも１つの同位相出力と、を備えることを特徴とするフィルタ・デバイス。
【請求項１１】
少なくとも１つの位相シフト入力と、
前記位相シフト入力に接続された、請求項９に記載のジャイレータ・デバイスを少なくとも１つと、
前記ジャイレータ・デバイスに接続された少なくとも１つの位相シフト出力と、を更に備えることを特徴とする請求項１０に記載のフィルタ・デバイス。
【請求項１２】
前記同位相入力及び前記位相シフト入力に接続された少なくとも１つの第１のジャイレータ・デバイスと、
前記同位相出力及び前記位相シフト出力に接続された少なくとも１つの第２のジャイレータ・デバイスと、を更に備えることを特徴とする請求項１１に記載のフィルタ・デバイス。
【請求項１３】
入力信号を増幅する方法であって、
入力信号の電圧に基づいた電流を有する信号を生成するステップと、
位相シフトが調整可能であり、入力信号の周波数に少なくとも部分的に依存するインピーダンスを有する、抵抗デバイスの位相シフトが、前記生成するステップで生成された前記信号の位相シフトと実質的に反対となるように調整するステップと、
前記信号をキャパシタに提供するステップと、
電流を前記抵抗デバイスに供給するステップと、を備えることを特徴とする方法。
【請求項１】
位相シフトが調整可能であり、入力信号の周波数に少なくとも部分的に依存するインピーダンスを有する、少なくとも１つの位相シフタ部と、該位相シフタ部に接続された、少なくとも１つのトランスコンダクタ・デバイスと、を少なくとも備える増幅回路であって、
前記調整可能な位相シフトは、使用時に、前記トランスコンダクタ・デバイスの位相シフトと実質的に反対の値となるように調整され、
前記位相シフタ部は、少なくとも１つのキャパシタ・デバイスと、少なくとも１つの可調抵抗デバイスと、を少なくとも備えており、
前記可調抵抗デバイスが、
抵抗値制御信号を受信する少なくとも１つの入力接点と、
前記少なくとも１つのキャパシタ・デバイスに接続された少なくとも１つの第１の出力接点と、
前記トランスコンダクタ・デバイスに接続された少なくとも１つの第２の出力接点と、
を有する増幅デバイスを少なくとも含み、
前記抵抗値制御信号を前記入力接点に供給する制御デバイスを更に備えることを特徴とする増幅回路。
【請求項２】
前記可調抵抗デバイス内の前記増幅デバイスが、前記トランスコンダクタ・デバイスと実質的に等価であることを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記トランスコンダクタ・デバイスが、トランジスタ・デバイスであることを特徴とする請求項１又は２に記載の増幅回路。
【請求項４】
前記可調抵抗デバイス内の前記増幅デバイスが、トランジスタ・デバイスであることを特徴とする請求項１から３のいずれか１項に記載の増幅回路。
【請求項５】
前記トランジスタ・デバイスの少なくとも１つが、ＭＯＳＦＥＴであることを特徴とする請求項３又は４に記載の増幅回路。
【請求項６】
前記制御デバイスが、少なくとも電圧制御発振器を含んでいることを特徴とする請求項１から５のいずれか１項に記載の増幅回路。
【請求項７】
前記制御デバイスが、増幅デバイスを更に含むことを特徴とする請求項６に記載の増幅回路。
【請求項８】
前記電圧制御発振器が、前記トランスコンダクタ・デバイスと実質的に類似した少なくとも２つの発振器トランスコンダクタを少なくとも含むことを特徴とする請求項７に記載の増幅回路。
【請求項９】
請求項１から８のいずれか１項に記載の増幅回路を少なくとも１つと、
少なくとも１つの増幅デバイスと、を少なくとも備えるジャイレータ・デバイスであって、
前記増幅デバイスが、前記増幅回路内の前記トランスコンダクタ・デバイスの出力接点に接続された入力接点を有し、
前記増幅デバイスが、前記増幅回路内の前記増幅デバイスのゲインの逆数に実質的に等しいゲインを有することを特徴とするジャイレータ・デバイス。
【請求項１０】
少なくとも１つの同位相入力と、
前記同位相入力に接続された、請求項９に記載のジャイレータ・デバイスを少なくとも１つと、
前記ジャイレータ・デバイスに接続された少なくとも１つの同位相出力と、を備えることを特徴とするフィルタ・デバイス。
【請求項１１】
少なくとも１つの位相シフト入力と、
前記位相シフト入力に接続された、請求項９に記載のジャイレータ・デバイスを少なくとも１つと、
前記ジャイレータ・デバイスに接続された少なくとも１つの位相シフト出力と、を更に備えることを特徴とする請求項１０に記載のフィルタ・デバイス。
【請求項１２】
前記同位相入力及び前記位相シフト入力に接続された少なくとも１つの第１のジャイレータ・デバイスと、
前記同位相出力及び前記位相シフト出力に接続された少なくとも１つの第２のジャイレータ・デバイスと、を更に備えることを特徴とする請求項１１に記載のフィルタ・デバイス。
【請求項１３】
入力信号を増幅する方法であって、
入力信号の電圧に基づいた電流を有する信号を生成するステップと、
位相シフトが調整可能であり、入力信号の周波数に少なくとも部分的に依存するインピーダンスを有する、抵抗デバイスの位相シフトが、前記生成するステップで生成された前記信号の位相シフトと実質的に反対となるように調整するステップと、
前記信号をキャパシタに提供するステップと、
電流を前記抵抗デバイスに供給するステップと、を備えることを特徴とする方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−２００３４１（Ｐ２０１０−２００３４１Ａ）
【公開日】平成２２年９月９日（２０１０．９．９）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１０−８７３３１（Ｐ２０１０−８７３３１）
【出願日】平成２２年４月５日（２０１０．４．５）
【分割の表示】特願２００４−５１０１０６（Ｐ２００４−５１０１０６）の分割
【原出願日】平成１４年６月３日（２００２．６．３）
【出願人】（５９８０３６３００）テレフオンアクチーボラゲット エル エム エリクソン（パブル） (2,266)
【Ｆターム（参考）】
【公開日】平成２２年９月９日（２０１０．９．９）
【国際特許分類】
【出願番号】特願２０１０−８７３３１（Ｐ２０１０−８７３３１）
【出願日】平成２２年４月５日（２０１０．４．５）
【分割の表示】特願２００４−５１０１０６（Ｐ２００４−５１０１０６）の分割
【原出願日】平成１４年６月３日（２００２．６．３）
【出願人】（５９８０３６３００）テレフオンアクチーボラゲット エル エム エリクソン（パブル） (2,266)
【Ｆターム（参考）】
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