増幅回路
【課題】動作電流を減少させることが可能となり、低消費電力化が可能となる増幅回路の提供。
【解決手段】この発明は、差動対を構成し、互いに逆相の差動入力信号ｖｉｐｘ、ｖｉｎｘが入力されるＭＯＳトランジスＭ１、Ｍ２と、ＭＯＳトランジスタＭ１、Ｍ２のそれぞれの負荷となるＭＯＳトランジスタＭ３、Ｍ４とを備えている。また、ＭＯＳトランジスタＭ３のバルクには、抵抗Ｒ５を介してバイアス電圧が印加されるととともに、キャパシタＣ３を介して反転出力信号ｖｏｎが入力される。さらに、ＭＯＳトランジスタＭ４のバルクには、抵抗Ｒ６を介してバイアス電圧が印加されるととともに、キャパシタＣ４を介して出力信号ｖｏｐが入力される。
【解決手段】この発明は、差動対を構成し、互いに逆相の差動入力信号ｖｉｐｘ、ｖｉｎｘが入力されるＭＯＳトランジスＭ１、Ｍ２と、ＭＯＳトランジスタＭ１、Ｍ２のそれぞれの負荷となるＭＯＳトランジスタＭ３、Ｍ４とを備えている。また、ＭＯＳトランジスタＭ３のバルクには、抵抗Ｒ５を介してバイアス電圧が印加されるととともに、キャパシタＣ３を介して反転出力信号ｖｏｎが入力される。さらに、ＭＯＳトランジスタＭ４のバルクには、抵抗Ｒ６を介してバイアス電圧が印加されるととともに、キャパシタＣ４を介して出力信号ｖｏｐが入力される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電流を要求される増幅回路に関する。
【背景技術】
【０００２】
従来、能動負荷を用いた増幅回路としては、例えば、図５（ａ）に示す第１の増幅回路と図５（ｂ）に示す第２の増幅回路とが知られている（例えば非特許文献１を参照）。
第１の増幅回路は、図示のように、差動対を構成するＭＯＳトランジスタＭ１、Ｍ２と、このＭＯＳトランジスタＭ１、Ｍ２の負荷となるダイオード接続されたＭＯＳトランジスタＭ３、Ｍ４と、電流源Ｉと、を備えている。
【０００３】
ＭＯＳトランジスタＭ１、Ｍ２の各ソースは電流源Ｉの一端に接続され、電流源Ｉの他端には低電位の電源電圧ＶＳＳが印加される。また、ＭＯＳトランジスタＭ３、４のドレインのそれぞれには、高電位の電源電圧ＶＤＤが印加される。
ＭＯＳトランジスタＭ１のゲートには入力信号ｖｉｐが入力され、ＭＯＳトランジスタＭ２のゲートには入力信号ｖｉｐとは逆相の入力信号ｖｉｎが入力される。そして、ＭＯＳトランジスタＭ１のドレインからは出力信号ｖｏｐが出力され、ＭＯＳトランジスタＭ２のドレインからは出力信号ｖｏｐとは逆相の出力信号ｖｏｎが出力される。
【０００４】
第２の増幅回路は、図５（ｂ）に示すように、ＭＯＳトランジスタＭ１、Ｍ２からなる差動対の負荷として、ゲートにバイアス電圧Ｂｉａｓが印加されたＭＯＳトランジスタＭ３、Ｍ４からなる電流源負荷に置き換えたものである。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】アナログＣＭＯＳ集積回路の設計、ＢｅｈｚａｄＲａｚａｖｉ著／黒田 忠広 監訳、基礎編の１５２ページ
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上述の従来の増幅回路では、低消費電流化のために電流源Ｉの電流を減らすと、ＭＯＳトランジスタＭ１、Ｍ２の伝達コンダクタンスｇｍが小さくなり、増幅回路の増幅率（ゲイン）が小さくなってしまう。
本発明の目的は、上記の課題に鑑み、低消費電力化を可能にする増幅回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記の課題を解決して本発明の目的を達成するために、本発明は、以下のように構成される。
第１の発明は、互いに逆相の第１及び第２の差動入力信号がそれぞれ入力される第１及び第２のＭＯＳトランジスタを含み、前記第１及び第２の差動入力信号に応じた第１および第２の差動出力信号を出力する差動増幅部と、前記第１及び第２のＭＯＳトランジスタのそれぞれの負荷となる第３及び第４のＭＯＳトランジスタを含む負荷部と、前記第３及び第４のＭＯＳトランジスタのバルクにバイアス電圧をそれぞれ印加し、前記第３のＭＯＳトランジスタのバルクに前記第２の差動出力信号を供給し、前記第４のＭＯＳトランジスタのバルクに前記第１の差動出力信号を供給するバルク電圧調整部と、を備える。
【０００８】
第２の発明は、互いに逆相の第１及び第２の差動入力信号がそれぞれ入力される第１及び第２のＭＯＳトランジスタを含み、前記第１及び第２の差動入力信号に応じた第１および第２の差動出力信号を出力する差動増幅部と、前記第１及び第２のＭＯＳトランジスタのそれぞれの負荷となる第３及び第４のＭＯＳトランジスタを含む負荷部と、前記第２の差動出力信号を出力する出力経路と前記第３のＭＯＳトランジスタのバルクとの間に介挿される第１の容量素子と、前記第１の差動出力信号を出力する出力経路と前記第４のＭＯＳトランジスタのバルクとの間に介挿される第２の容量素子と、前記第３及び第４のＭＯＳトランジスタのバルクと電源との間にそれぞれ介挿される第１及び第２の抵抗素子と、を備える。
【０００９】
第３の発明は、第１または第２の発明において、前記第３のＭＯＳトランジスタのゲートとドレインとの間に介挿される第３の抵抗素子と、前記第４のＭＯＳトランジスタのゲートとドレインとの間に介挿される第４の抵抗素子と、を備え、前記第３及び第４のＭＯＳトランジスタのゲートは互いに接続されている。
第４の発明は、第１〜第３の発明において、前記差動増幅部は、前記第１及び第２の差動入力信号を電圧−電流変換して、前記第１及び第２の差動出力信号をそれぞれ出力する。
【００１０】
第５の発明は、第１〜第３の発明において、前記差動増幅部は、互いに逆相の第３及び第４の差動入力信号がそれぞれ入力され、前記第１のＭＯＳトランジスタに接続される第５及び第６のＭＯＳトランジスタと、前記第３及び第４の差動入力信号がそれぞれ入力され、前記第２のＭＯＳトランジスタに接続される第７及び第８のＭＯＳトランジスタと、を含み、前記差動増幅部は、前記第１及び第２の差動入力信号と前記第３及び第４の差動入力信号とをミキシングし、電圧−電流変換して、前記第１及び第２の差動出力信号をそれぞれ出力する。
【発明の効果】
【００１１】
このような構成の本発明によれば、低消費化のために動作電流を減少させることが可能となり、低消費電力化が可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態の回路図である。
【図２】従来の増幅回路の小信号等価回路である。
【図３】第１実施形態の小信号等価回路である。
【図４】本発明の第２実施形態の回路図である。
【図５】従来の増幅回路の回路図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。
（第１実施形態）
図１は、本発明の第１実施形態の回路図である。
この第１実施形態に係る差動増幅回路は、図１に示すように、差動対を構成するＮ型のＭＯＳトランジスタＭ１、Ｍ２と、ＭＯＳトランジスタＭ１、Ｍ２の負荷となるＰ型のＭＯＳトランジスタＭ３、Ｍ４および抵抗Ｒ３、Ｒ４と、電流源（定電流源）Ｉと、キャパシタ（容量素子）Ｃ３、Ｃ４とを備えている。
【００１４】
差動対を構成するＭＯＳトランジスタＭ１、Ｍ２は、互いに逆相の差動入力信号ｖｉｐ、ｖｉｎを電圧−電流変換して、出力端子４、５から互いに逆相の差動出力信号ｖｏｐ、ｖｏｎをそれぞれ出力するようになっている。
具体的には、ＭＯＳトランジスタＭ１のゲートは容量素子Ｃ１を介して入力端子１に接続され、入力端子１には入力信号ｖｉｐｘが入力される。ＭＯＳトランジスタＭ２のゲートは容量素子Ｃ２を介して入力端子２に接続され、入力端子２には入力信号ｖｉｐｘとは逆相の入力信号ｖｉｎｘが入力される。
【００１５】
また、ＭＯＳトランジスタＭ１のゲートは抵抗Ｒ１を介してバイアス入力端子３に接続され、ＭＯＳトランジスタＭ２のゲートは抵抗Ｒ２を介してバイアス入力端子３に接続され、バイアス入力端子３にバイアス電圧Ｂｉａｓが入力される。
ＭＯＳトランジスタＭ１、Ｍ２の各ソースは共通接続され、その共通接続部は電流源Ｉの一端に接続され、電流源Ｉの他端には低電位の電源電圧ＶＳＳが印加される。なお、この例では、ＭＯＳトランジスタＭ１、Ｍ２のバルクは、それぞれソースに接続されている。
【００１６】
ＭＯＳトランジスタＭ１のドレインには、負荷としてＭＯＳトランジスタＭ３と抵抗Ｒ３とが接続されている。また、ＭＯＳトランジスタＭ２のドレインには、負荷としてＭＯＳトランジスタＭ４と抵抗Ｒ４とが接続されている。
具体的には、ＭＯＳトランジスタＭ１のドレインは、ＭＯＳトランジスタＭ３のドレインと接続され、この共通接続部が出力端子４と接続されている。また、ＭＯＳトランジスタＭ２のドレインは、ＭＯＳトランジスタＭ４のドレインと接続され、この共通接続部が出力端子５と接続されている。
【００１７】
ＭＯＳトランジスタＭ３のゲートとドレインとの間に抵抗Ｒ３が接続（介挿）されている。また、ＭＯＳトランジスタＭ４のゲートとドレインとの間に、抵抗Ｒ４が接続（介挿）されている。そして、ＭＯＳトランジスタゲートＭ３のゲートとＭＯＳトランジスタＭ４のゲートとは、互いに接続されている。
ここで、ＭＯＳトランジスタＭ３、Ｍ４のゲートの共通接続点に着目すると、差動出力に対してその電位は動かないので、ＭＯＳトランジスタＭ３、Ｍ４は電流源負荷を構成することになる。
【００１８】
さらに説明すると、ＭＯＳトランジスタＭ３のバルク（ボディ）は、抵抗Ｒ５を介して高電位の電源電圧ＶＤＤが印加される電源端子６に接続されている。また、ＭＯＳトランジスタＭ３のバルクは、キャパシタＣ３を介してＭＯＳトランジスタＭ２のドレインに接続されている。このため、ＭＯＳトランジスタＭ３のバルクには、抵抗Ｒ５を介してバイアス電圧が印加されるととともに、キャパシタＣ３を介して出力信号ｖｏｎが入力される。
【００１９】
また、ＭＯＳトランジスタＭ４のバルクは、抵抗Ｒ６を介して電源電圧ＶＤＤが印加される電源端子６に接続されている。また、ＭＯＳトランジスタＭ４のバルクは、キャパシタＣ４を介してＭＯＳトランジスタＭ１のドレインに接続されている。このため、ＭＯＳトランジスタＭ４のバルクには、抵抗Ｒ６を介してバイアス電圧が印加されるととともに、キャパシタＣ４を介して出力信号ｖｏｐが入力される。
ここで、抵抗Ｒ５、Ｒ６は、固定抵抗、可変抵抗、半固定抵抗のうちの何れで構成するようにしても良い。
【００２０】
第１実施形態では、上記のように、ＭＯＳトランジスタＭ１の出力信号ｖｏｐをキャパシタＣ４を介してＭＯＳトランジスタＭ４のバルクに入力し、ＭＯＳトランジスタＭ２の出力信号ｖｏｎをキャパシタＣ３を介してＭＯＳトランジスタＭ３のバルクに入力するようにしたが、これは後述のように、ＭＯＳトランジスタＭ３、Ｍ４などからなる能動負荷の増幅率を向上させるためである。
次に、ＭＯＳトランジスタのバルクに交流信号（ＡＣ信号）を入力した場合の各コンダクタンスｇｍについて説明する。
ＭＯＳトランジスタの閾値電圧Ｖｔｈは、次の（１）式のように表される。
【００２１】
【数１】
【００２２】
ここで、Ｖｔｈ０はＭＯＳトランジスタのバルクとソース間の電位が０〔Ｖ〕時の閾値電圧、ΦＦはフェルミポテンシャル、γは基板バイアス係数を表し、何れもプロセスによって決まった定数である。また、反転層が形成されるため２ΦＦ−Ｖｂｓ＞０とする。
（１）式によれば、ＭＯＳトランジスタの閾値電圧Ｖｔｈは、ソースに対するバルクの電圧であるＶｂｓによって変化することが分かる。
また、（１）式からソース・バルク間電圧Ｖｂｓに対する閾値電圧Ｖｔｈの変化率は、（２）式のようになる。
【００２３】
【数２】
【００２４】
次に、ＭＯＳトランジスタのドレイン電流Ｉｄは、（３）式のようになる。
【００２５】
【数３】
【００２６】
ここで、μはキャリア移動度、ＣはＭＯＳトランジスタのゲート容量、ＷはＭＯＳトランジスタのチャネル幅、ＬはＭＯＳトランジスタのチャネル長を表す。
（３）式は、ＭＯＳトランジスタが飽和領域で動作し、バルクはグランドに接続されている場合の式である。また、簡単のため、チャネル長変調効果を無視した。
（３）式から、ＭＯＳトランジスタのバルクに入力した信号Ｖｂｓ（ソースに対するバルクの電圧）に対するドレイン電流Ｉｄの変化率をｇｍｂとすると、ｇｍｂは（４）式のようになる。
【００２７】
【数４】
【００２８】
ここで、ＭＯＳトランジスタのゲートに信号を入力した場合の伝達コンダクタンスｇｍ、すなわち、ゲートに入力した信号Ｖｇｓ（ソースに対するゲートの電圧）に対するドレイン電流の変化率は、（５）式のようになる。
【００２９】
【数５】
【００３０】
このため、（４）式は、（２）式と（５）式を使用することにより次の（６）式のようになる。
【００３１】
【数６】
【００３２】
（６）式によれば、ｇｍｂの符号が正であることが分かり、ソース・バルク間電圧Ｖｂｓが大きくなるとｇｍｂが大きくなってドレイン電流Ｉｄが増加し、ソース・バルク間電圧Ｖｂｓが小さくなるとｇｍｂが小さくなってドレイン電流Ｉｄが減少していくことがわかる。
次に、図１に示す第１実施形態の差動増幅回路の増幅率について、小信号等価回路を用いて、従来回路との比較を行う。
従来回路は、上述のように図５（ａ）と図５（ｂ）の回路などがあるが、一般的に図５（ｂ）の回路の方が増幅率が大きいので、図５（ｂ）回路の増幅率と第１実施形態の回路の増幅率とを比較する。
図２は、図５（ｂ）に示す従来回路における小信号等価回路である。この等価回路によれば、次の（７）式が成立する。
【００３３】
【数７】
【００３４】
（７）式を変形すると、従来回路の増幅率ｖｏｐ／ｖｉｎは、（８）式のように表される。
【００３５】
【数８】
【００３６】
ここで、ｇｍ１はＭＯＳトランジスタＭ１のゲートに信号を入力した場合の伝達コンダクタンス、ｇｄｓ１はＭＯＳトランジスタＭ１のソースドレインコンダクタンス、ｇｄｓ３はＭＯＳトランジスタＭ３のソースドレインコンダクタンスを表す。
図３は、第１実施形態の小信号等価回路である。この等価回路によれば、次の（９）式が成立する。
【００３７】
【数９】
【００３８】
（９）式を変形すると、第１実施形態の増幅率ｖｏｐ／ｖｉｎは、（１０）式のように表される。
【００３９】
【数１０】
【００４０】
ここで、ｇｍ１はＭＯＳトランジスタＭ１のゲートに信号を入力した場合の伝達コンダクタンス、ｇｄｓ１はＭＯＳトランジスタＭ１のソースドレインコンダクタンス、ｇｄｓ３はＭＯＳトランジスタＭ３のソースドレインコンダクタンス、ｇｍｂ３はＭＯＳトランジスタ３のバルクに信号を入力した場合の伝達コンダクタンスを表す。
【００４１】
（６）式よれば、ｇｍｂの符号は正である。このため、（１０）式によれば、ｇｄｓ１＋ｇｄｓ３＞ｇｍｂ３となるように調節することで、第１実施形態の増幅率は従来回路の増幅率に比べて大きくできることがわかる。
そこで、第１実施形態では、ｇｍｂ３、ｇｄｓ１、ｇｄｓ３の各値を調整のために、以下のようにすれば良い。
【００４２】
例えば、抵抗Ｒ５の値を変えると、ＭＯＳトランジスタＭ３のソース・バルク間電圧Ｖｂｓが変わるので、（４）式より、ｇｍｂ３の値を調整することができる。また、ＭＯＳトランジスタＭ１のＷ／Ｌの値を変えると、ｇｄｓ１の値を調整することができる。さらに、ＭＯＳトランジスタＭ３のＷ／Ｌの値を変えると、ｇｄｓ３の値を調整することができる。
このように、第１実施形態では、低消費電流化のために、たとえ電流源Ｉの電流を減らしても、従来の増幅回路と同じ増幅率を実現できる。
【００４３】
以上のように、第１実施形態では、ＭＯＳトランジスタＭ３のバルクには、抵抗Ｒ５を介してバイアス電圧を印加し、キャパシタＣ３を介して反転出力信号ｖｏｎを入力するようにした。また、ＭＯＳトランジスタＭ４のバルクには、抵抗Ｒ６を介してバイアス電圧が印加し、キャパシタＣ４を介して出力信号ｖｏｐを入力するようにした。
このため、第１実施形態によれば、増幅率の向上を確保しつつ、動作電流を減少させることが可能となり、低消費電力化が可能となる。
【００４４】
（第２実施形態）
図４は、本発明の第２実施形態の回路を示す回路図である。
この第２実施形態は、第１実施形態の構成を基本にし、図１のＭＯＳトランジスタＱ１、Ｑ２からなる差動増幅部を、図４のＮ型のＭＯＳトランジスタＱ１１〜Ｑ１６からなる入力部１０に置き換えたものである。なお、第１実施形態と同一の構成要素については、同一符号を付してその説明は省略する。
【００４５】
図４において、ＭＯＳトランジスタＭ１１、Ｍ１２は差動対を構成し、その各ゲートに互いに逆相の差動入力信号ｖｉｐ１、ｖｉｎ１が入力される。
また、ＭＯＳトランジスタＭ１３、Ｍ１４は差動対を構成し、その各ゲートに互いに逆相の差動入力信号ｖｉｐ２、ｖｉｎ２が入力される。そして、ＭＯＳトランジスタＭ１３、Ｍ１４は、ＭＯＳトランジスタＭ１１と能動負荷であるＭＯＳトランジスタＭ３、Ｍ４との間に接続されている。
【００４６】
さらに、ＭＯＳトランジスタＭ１５、Ｍ１６は差動対を構成し、その各ゲートに互いに逆相の差動入力信号ｖｉｐ２、ｖｉｎ２が入力される。そして、ＭＯＳトランジスタＭ１５、Ｍ１６は、ＭＯＳトランジスタＭ１２と能動負荷であるＭＯＳトランジスタＭ３、Ｍ４との間に接続されている。
次に、ＭＯＳトランジスタＱ１１〜Ｑ１６からなる入力部１０の構成について詳述する。
【００４７】
ＭＯＳトランジスタＱ１１、Ｑ１２のソースは共通接続され、その共通接続部は電流源Ｉに一端に接続され、電流源Ｉの他端に低電位の電源電圧ＶＳＳが印加される。また、ＭＯＳトランジスタＱ１１、Ｑ１２の各ゲートには、キャパシタＣ１１、Ｃ１２を介して、互いに逆相の差動入力信号ｖｉｐｘ１、ｖｉｎｘ１が入力される。さらに、ＭＯＳトランジスタＱ１１、Ｑ１２の各ゲートには、抵抗Ｒ１１、Ｒ１２を介してバイアス電圧Ｂｉａｓ１が印加される。
【００４８】
ＭＯＳトランジスタＱ１３、Ｑ１４のソースは共通接続され、その共通接続部はＭＯＳトランジスタＭ１１のドレインに接続されている。ＭＯＳトランジスタＱ１３、Ｑ１４のドレインは、ＭＯＳトランジスタＭ３、Ｍ４の対応するドレインに接続されている。また、ＭＯＳトランジスタＱ１３、Ｑ１４の各ゲートには、キャパシタＣ１３、Ｃ１４を介して、互いに逆相の差動入力信号ｖｉｐｘ２、ｖｉｎｘ２が入力される。さらに、ＭＯＳトランジスタＱ１３、Ｑ１４の各ゲートには、抵抗Ｒ１３、Ｒ１４を介してバイアス電圧Ｂｉａｓ２が印加される。
【００４９】
ＭＯＳトランジスタＱ１５、Ｑ１６のソースは共通接続され、その共通接続部はＭＯＳトランジスタＭ１２のドレインに接続されている。ＭＯＳトランジスタＱ１５、Ｑ１６のドレインは、ＭＯＳトランジスタＭ３、Ｍ４の対応するドレインに接続されている。また、ＭＯＳトランジスタＱ１５、Ｑ１６の各ゲートには、キャパシタＣ１３、Ｃ１４を介して、互いに逆相の差動入力信号ｖｉｐｘ２、ｖｉｎｘ２が入力される。さらに、ＭＯＳトランジスタＱ１５、Ｑ１６の各ゲートには、抵抗Ｒ１３、Ｒ１４を介してバイアス電圧Ｂｉａｓ２が印加される。
【００５０】
このような構成からなる第２実施形態の入力部１０では、ＭＯＳトランジスタＭ１１、Ｍ１２に入力される差動入力信号ｖｉｐ１、ｖｉｎ１と、ＭＯＳトランジスタＭ１３〜Ｍ１６に入力される差動入力信号ｖｉｐ２、ｖｉｎ２とを混合（ミキシング）し、電圧−電流変換して、出力端子４、５から差動出力信号ｖｏｐ、ｖｏｎをそれぞれ出力する。
また、第２実施形態では、第１実施形態と同様の能動負荷を使用するようにしたので、第１実施形態と同様に、電流を削減することが可能となる。
【産業上の利用可能性】
【００５１】
本発明の増幅回路は、低電圧で動作する各種の電子機器の増幅回路として適用することができる。
【符号の説明】
【００５２】
Ｍ１〜Ｍ４、Ｍ１１〜Ｍ１６・・・ＭＯＳトランジスタ
Ｃ１〜Ｃ４、Ｃ１１〜Ｃ１４・・・キャパシタ（容量素子）
Ｒ１〜Ｒ６、Ｒ１１〜Ｒ１４・・・・抵抗（抵抗素子）
Ｉ・・・電流源
１、２・・・入力端子
３・・・バイアス入力端子
４、５・・・出力端子
６・・・電源端子
１０・・・入力部
【技術分野】
【０００１】
本発明は、低消費電流を要求される増幅回路に関する。
【背景技術】
【０００２】
従来、能動負荷を用いた増幅回路としては、例えば、図５（ａ）に示す第１の増幅回路と図５（ｂ）に示す第２の増幅回路とが知られている（例えば非特許文献１を参照）。
第１の増幅回路は、図示のように、差動対を構成するＭＯＳトランジスタＭ１、Ｍ２と、このＭＯＳトランジスタＭ１、Ｍ２の負荷となるダイオード接続されたＭＯＳトランジスタＭ３、Ｍ４と、電流源Ｉと、を備えている。
【０００３】
ＭＯＳトランジスタＭ１、Ｍ２の各ソースは電流源Ｉの一端に接続され、電流源Ｉの他端には低電位の電源電圧ＶＳＳが印加される。また、ＭＯＳトランジスタＭ３、４のドレインのそれぞれには、高電位の電源電圧ＶＤＤが印加される。
ＭＯＳトランジスタＭ１のゲートには入力信号ｖｉｐが入力され、ＭＯＳトランジスタＭ２のゲートには入力信号ｖｉｐとは逆相の入力信号ｖｉｎが入力される。そして、ＭＯＳトランジスタＭ１のドレインからは出力信号ｖｏｐが出力され、ＭＯＳトランジスタＭ２のドレインからは出力信号ｖｏｐとは逆相の出力信号ｖｏｎが出力される。
【０００４】
第２の増幅回路は、図５（ｂ）に示すように、ＭＯＳトランジスタＭ１、Ｍ２からなる差動対の負荷として、ゲートにバイアス電圧Ｂｉａｓが印加されたＭＯＳトランジスタＭ３、Ｍ４からなる電流源負荷に置き換えたものである。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】アナログＣＭＯＳ集積回路の設計、ＢｅｈｚａｄＲａｚａｖｉ著／黒田 忠広 監訳、基礎編の１５２ページ
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上述の従来の増幅回路では、低消費電流化のために電流源Ｉの電流を減らすと、ＭＯＳトランジスタＭ１、Ｍ２の伝達コンダクタンスｇｍが小さくなり、増幅回路の増幅率（ゲイン）が小さくなってしまう。
本発明の目的は、上記の課題に鑑み、低消費電力化を可能にする増幅回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記の課題を解決して本発明の目的を達成するために、本発明は、以下のように構成される。
第１の発明は、互いに逆相の第１及び第２の差動入力信号がそれぞれ入力される第１及び第２のＭＯＳトランジスタを含み、前記第１及び第２の差動入力信号に応じた第１および第２の差動出力信号を出力する差動増幅部と、前記第１及び第２のＭＯＳトランジスタのそれぞれの負荷となる第３及び第４のＭＯＳトランジスタを含む負荷部と、前記第３及び第４のＭＯＳトランジスタのバルクにバイアス電圧をそれぞれ印加し、前記第３のＭＯＳトランジスタのバルクに前記第２の差動出力信号を供給し、前記第４のＭＯＳトランジスタのバルクに前記第１の差動出力信号を供給するバルク電圧調整部と、を備える。
【０００８】
第２の発明は、互いに逆相の第１及び第２の差動入力信号がそれぞれ入力される第１及び第２のＭＯＳトランジスタを含み、前記第１及び第２の差動入力信号に応じた第１および第２の差動出力信号を出力する差動増幅部と、前記第１及び第２のＭＯＳトランジスタのそれぞれの負荷となる第３及び第４のＭＯＳトランジスタを含む負荷部と、前記第２の差動出力信号を出力する出力経路と前記第３のＭＯＳトランジスタのバルクとの間に介挿される第１の容量素子と、前記第１の差動出力信号を出力する出力経路と前記第４のＭＯＳトランジスタのバルクとの間に介挿される第２の容量素子と、前記第３及び第４のＭＯＳトランジスタのバルクと電源との間にそれぞれ介挿される第１及び第２の抵抗素子と、を備える。
【０００９】
第３の発明は、第１または第２の発明において、前記第３のＭＯＳトランジスタのゲートとドレインとの間に介挿される第３の抵抗素子と、前記第４のＭＯＳトランジスタのゲートとドレインとの間に介挿される第４の抵抗素子と、を備え、前記第３及び第４のＭＯＳトランジスタのゲートは互いに接続されている。
第４の発明は、第１〜第３の発明において、前記差動増幅部は、前記第１及び第２の差動入力信号を電圧−電流変換して、前記第１及び第２の差動出力信号をそれぞれ出力する。
【００１０】
第５の発明は、第１〜第３の発明において、前記差動増幅部は、互いに逆相の第３及び第４の差動入力信号がそれぞれ入力され、前記第１のＭＯＳトランジスタに接続される第５及び第６のＭＯＳトランジスタと、前記第３及び第４の差動入力信号がそれぞれ入力され、前記第２のＭＯＳトランジスタに接続される第７及び第８のＭＯＳトランジスタと、を含み、前記差動増幅部は、前記第１及び第２の差動入力信号と前記第３及び第４の差動入力信号とをミキシングし、電圧−電流変換して、前記第１及び第２の差動出力信号をそれぞれ出力する。
【発明の効果】
【００１１】
このような構成の本発明によれば、低消費化のために動作電流を減少させることが可能となり、低消費電力化が可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態の回路図である。
【図２】従来の増幅回路の小信号等価回路である。
【図３】第１実施形態の小信号等価回路である。
【図４】本発明の第２実施形態の回路図である。
【図５】従来の増幅回路の回路図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。
（第１実施形態）
図１は、本発明の第１実施形態の回路図である。
この第１実施形態に係る差動増幅回路は、図１に示すように、差動対を構成するＮ型のＭＯＳトランジスタＭ１、Ｍ２と、ＭＯＳトランジスタＭ１、Ｍ２の負荷となるＰ型のＭＯＳトランジスタＭ３、Ｍ４および抵抗Ｒ３、Ｒ４と、電流源（定電流源）Ｉと、キャパシタ（容量素子）Ｃ３、Ｃ４とを備えている。
【００１４】
差動対を構成するＭＯＳトランジスタＭ１、Ｍ２は、互いに逆相の差動入力信号ｖｉｐ、ｖｉｎを電圧−電流変換して、出力端子４、５から互いに逆相の差動出力信号ｖｏｐ、ｖｏｎをそれぞれ出力するようになっている。
具体的には、ＭＯＳトランジスタＭ１のゲートは容量素子Ｃ１を介して入力端子１に接続され、入力端子１には入力信号ｖｉｐｘが入力される。ＭＯＳトランジスタＭ２のゲートは容量素子Ｃ２を介して入力端子２に接続され、入力端子２には入力信号ｖｉｐｘとは逆相の入力信号ｖｉｎｘが入力される。
【００１５】
また、ＭＯＳトランジスタＭ１のゲートは抵抗Ｒ１を介してバイアス入力端子３に接続され、ＭＯＳトランジスタＭ２のゲートは抵抗Ｒ２を介してバイアス入力端子３に接続され、バイアス入力端子３にバイアス電圧Ｂｉａｓが入力される。
ＭＯＳトランジスタＭ１、Ｍ２の各ソースは共通接続され、その共通接続部は電流源Ｉの一端に接続され、電流源Ｉの他端には低電位の電源電圧ＶＳＳが印加される。なお、この例では、ＭＯＳトランジスタＭ１、Ｍ２のバルクは、それぞれソースに接続されている。
【００１６】
ＭＯＳトランジスタＭ１のドレインには、負荷としてＭＯＳトランジスタＭ３と抵抗Ｒ３とが接続されている。また、ＭＯＳトランジスタＭ２のドレインには、負荷としてＭＯＳトランジスタＭ４と抵抗Ｒ４とが接続されている。
具体的には、ＭＯＳトランジスタＭ１のドレインは、ＭＯＳトランジスタＭ３のドレインと接続され、この共通接続部が出力端子４と接続されている。また、ＭＯＳトランジスタＭ２のドレインは、ＭＯＳトランジスタＭ４のドレインと接続され、この共通接続部が出力端子５と接続されている。
【００１７】
ＭＯＳトランジスタＭ３のゲートとドレインとの間に抵抗Ｒ３が接続（介挿）されている。また、ＭＯＳトランジスタＭ４のゲートとドレインとの間に、抵抗Ｒ４が接続（介挿）されている。そして、ＭＯＳトランジスタゲートＭ３のゲートとＭＯＳトランジスタＭ４のゲートとは、互いに接続されている。
ここで、ＭＯＳトランジスタＭ３、Ｍ４のゲートの共通接続点に着目すると、差動出力に対してその電位は動かないので、ＭＯＳトランジスタＭ３、Ｍ４は電流源負荷を構成することになる。
【００１８】
さらに説明すると、ＭＯＳトランジスタＭ３のバルク（ボディ）は、抵抗Ｒ５を介して高電位の電源電圧ＶＤＤが印加される電源端子６に接続されている。また、ＭＯＳトランジスタＭ３のバルクは、キャパシタＣ３を介してＭＯＳトランジスタＭ２のドレインに接続されている。このため、ＭＯＳトランジスタＭ３のバルクには、抵抗Ｒ５を介してバイアス電圧が印加されるととともに、キャパシタＣ３を介して出力信号ｖｏｎが入力される。
【００１９】
また、ＭＯＳトランジスタＭ４のバルクは、抵抗Ｒ６を介して電源電圧ＶＤＤが印加される電源端子６に接続されている。また、ＭＯＳトランジスタＭ４のバルクは、キャパシタＣ４を介してＭＯＳトランジスタＭ１のドレインに接続されている。このため、ＭＯＳトランジスタＭ４のバルクには、抵抗Ｒ６を介してバイアス電圧が印加されるととともに、キャパシタＣ４を介して出力信号ｖｏｐが入力される。
ここで、抵抗Ｒ５、Ｒ６は、固定抵抗、可変抵抗、半固定抵抗のうちの何れで構成するようにしても良い。
【００２０】
第１実施形態では、上記のように、ＭＯＳトランジスタＭ１の出力信号ｖｏｐをキャパシタＣ４を介してＭＯＳトランジスタＭ４のバルクに入力し、ＭＯＳトランジスタＭ２の出力信号ｖｏｎをキャパシタＣ３を介してＭＯＳトランジスタＭ３のバルクに入力するようにしたが、これは後述のように、ＭＯＳトランジスタＭ３、Ｍ４などからなる能動負荷の増幅率を向上させるためである。
次に、ＭＯＳトランジスタのバルクに交流信号（ＡＣ信号）を入力した場合の各コンダクタンスｇｍについて説明する。
ＭＯＳトランジスタの閾値電圧Ｖｔｈは、次の（１）式のように表される。
【００２１】
【数１】
【００２２】
ここで、Ｖｔｈ０はＭＯＳトランジスタのバルクとソース間の電位が０〔Ｖ〕時の閾値電圧、ΦＦはフェルミポテンシャル、γは基板バイアス係数を表し、何れもプロセスによって決まった定数である。また、反転層が形成されるため２ΦＦ−Ｖｂｓ＞０とする。
（１）式によれば、ＭＯＳトランジスタの閾値電圧Ｖｔｈは、ソースに対するバルクの電圧であるＶｂｓによって変化することが分かる。
また、（１）式からソース・バルク間電圧Ｖｂｓに対する閾値電圧Ｖｔｈの変化率は、（２）式のようになる。
【００２３】
【数２】
【００２４】
次に、ＭＯＳトランジスタのドレイン電流Ｉｄは、（３）式のようになる。
【００２５】
【数３】
【００２６】
ここで、μはキャリア移動度、ＣはＭＯＳトランジスタのゲート容量、ＷはＭＯＳトランジスタのチャネル幅、ＬはＭＯＳトランジスタのチャネル長を表す。
（３）式は、ＭＯＳトランジスタが飽和領域で動作し、バルクはグランドに接続されている場合の式である。また、簡単のため、チャネル長変調効果を無視した。
（３）式から、ＭＯＳトランジスタのバルクに入力した信号Ｖｂｓ（ソースに対するバルクの電圧）に対するドレイン電流Ｉｄの変化率をｇｍｂとすると、ｇｍｂは（４）式のようになる。
【００２７】
【数４】
【００２８】
ここで、ＭＯＳトランジスタのゲートに信号を入力した場合の伝達コンダクタンスｇｍ、すなわち、ゲートに入力した信号Ｖｇｓ（ソースに対するゲートの電圧）に対するドレイン電流の変化率は、（５）式のようになる。
【００２９】
【数５】
【００３０】
このため、（４）式は、（２）式と（５）式を使用することにより次の（６）式のようになる。
【００３１】
【数６】
【００３２】
（６）式によれば、ｇｍｂの符号が正であることが分かり、ソース・バルク間電圧Ｖｂｓが大きくなるとｇｍｂが大きくなってドレイン電流Ｉｄが増加し、ソース・バルク間電圧Ｖｂｓが小さくなるとｇｍｂが小さくなってドレイン電流Ｉｄが減少していくことがわかる。
次に、図１に示す第１実施形態の差動増幅回路の増幅率について、小信号等価回路を用いて、従来回路との比較を行う。
従来回路は、上述のように図５（ａ）と図５（ｂ）の回路などがあるが、一般的に図５（ｂ）の回路の方が増幅率が大きいので、図５（ｂ）回路の増幅率と第１実施形態の回路の増幅率とを比較する。
図２は、図５（ｂ）に示す従来回路における小信号等価回路である。この等価回路によれば、次の（７）式が成立する。
【００３３】
【数７】
【００３４】
（７）式を変形すると、従来回路の増幅率ｖｏｐ／ｖｉｎは、（８）式のように表される。
【００３５】
【数８】
【００３６】
ここで、ｇｍ１はＭＯＳトランジスタＭ１のゲートに信号を入力した場合の伝達コンダクタンス、ｇｄｓ１はＭＯＳトランジスタＭ１のソースドレインコンダクタンス、ｇｄｓ３はＭＯＳトランジスタＭ３のソースドレインコンダクタンスを表す。
図３は、第１実施形態の小信号等価回路である。この等価回路によれば、次の（９）式が成立する。
【００３７】
【数９】
【００３８】
（９）式を変形すると、第１実施形態の増幅率ｖｏｐ／ｖｉｎは、（１０）式のように表される。
【００３９】
【数１０】
【００４０】
ここで、ｇｍ１はＭＯＳトランジスタＭ１のゲートに信号を入力した場合の伝達コンダクタンス、ｇｄｓ１はＭＯＳトランジスタＭ１のソースドレインコンダクタンス、ｇｄｓ３はＭＯＳトランジスタＭ３のソースドレインコンダクタンス、ｇｍｂ３はＭＯＳトランジスタ３のバルクに信号を入力した場合の伝達コンダクタンスを表す。
【００４１】
（６）式よれば、ｇｍｂの符号は正である。このため、（１０）式によれば、ｇｄｓ１＋ｇｄｓ３＞ｇｍｂ３となるように調節することで、第１実施形態の増幅率は従来回路の増幅率に比べて大きくできることがわかる。
そこで、第１実施形態では、ｇｍｂ３、ｇｄｓ１、ｇｄｓ３の各値を調整のために、以下のようにすれば良い。
【００４２】
例えば、抵抗Ｒ５の値を変えると、ＭＯＳトランジスタＭ３のソース・バルク間電圧Ｖｂｓが変わるので、（４）式より、ｇｍｂ３の値を調整することができる。また、ＭＯＳトランジスタＭ１のＷ／Ｌの値を変えると、ｇｄｓ１の値を調整することができる。さらに、ＭＯＳトランジスタＭ３のＷ／Ｌの値を変えると、ｇｄｓ３の値を調整することができる。
このように、第１実施形態では、低消費電流化のために、たとえ電流源Ｉの電流を減らしても、従来の増幅回路と同じ増幅率を実現できる。
【００４３】
以上のように、第１実施形態では、ＭＯＳトランジスタＭ３のバルクには、抵抗Ｒ５を介してバイアス電圧を印加し、キャパシタＣ３を介して反転出力信号ｖｏｎを入力するようにした。また、ＭＯＳトランジスタＭ４のバルクには、抵抗Ｒ６を介してバイアス電圧が印加し、キャパシタＣ４を介して出力信号ｖｏｐを入力するようにした。
このため、第１実施形態によれば、増幅率の向上を確保しつつ、動作電流を減少させることが可能となり、低消費電力化が可能となる。
【００４４】
（第２実施形態）
図４は、本発明の第２実施形態の回路を示す回路図である。
この第２実施形態は、第１実施形態の構成を基本にし、図１のＭＯＳトランジスタＱ１、Ｑ２からなる差動増幅部を、図４のＮ型のＭＯＳトランジスタＱ１１〜Ｑ１６からなる入力部１０に置き換えたものである。なお、第１実施形態と同一の構成要素については、同一符号を付してその説明は省略する。
【００４５】
図４において、ＭＯＳトランジスタＭ１１、Ｍ１２は差動対を構成し、その各ゲートに互いに逆相の差動入力信号ｖｉｐ１、ｖｉｎ１が入力される。
また、ＭＯＳトランジスタＭ１３、Ｍ１４は差動対を構成し、その各ゲートに互いに逆相の差動入力信号ｖｉｐ２、ｖｉｎ２が入力される。そして、ＭＯＳトランジスタＭ１３、Ｍ１４は、ＭＯＳトランジスタＭ１１と能動負荷であるＭＯＳトランジスタＭ３、Ｍ４との間に接続されている。
【００４６】
さらに、ＭＯＳトランジスタＭ１５、Ｍ１６は差動対を構成し、その各ゲートに互いに逆相の差動入力信号ｖｉｐ２、ｖｉｎ２が入力される。そして、ＭＯＳトランジスタＭ１５、Ｍ１６は、ＭＯＳトランジスタＭ１２と能動負荷であるＭＯＳトランジスタＭ３、Ｍ４との間に接続されている。
次に、ＭＯＳトランジスタＱ１１〜Ｑ１６からなる入力部１０の構成について詳述する。
【００４７】
ＭＯＳトランジスタＱ１１、Ｑ１２のソースは共通接続され、その共通接続部は電流源Ｉに一端に接続され、電流源Ｉの他端に低電位の電源電圧ＶＳＳが印加される。また、ＭＯＳトランジスタＱ１１、Ｑ１２の各ゲートには、キャパシタＣ１１、Ｃ１２を介して、互いに逆相の差動入力信号ｖｉｐｘ１、ｖｉｎｘ１が入力される。さらに、ＭＯＳトランジスタＱ１１、Ｑ１２の各ゲートには、抵抗Ｒ１１、Ｒ１２を介してバイアス電圧Ｂｉａｓ１が印加される。
【００４８】
ＭＯＳトランジスタＱ１３、Ｑ１４のソースは共通接続され、その共通接続部はＭＯＳトランジスタＭ１１のドレインに接続されている。ＭＯＳトランジスタＱ１３、Ｑ１４のドレインは、ＭＯＳトランジスタＭ３、Ｍ４の対応するドレインに接続されている。また、ＭＯＳトランジスタＱ１３、Ｑ１４の各ゲートには、キャパシタＣ１３、Ｃ１４を介して、互いに逆相の差動入力信号ｖｉｐｘ２、ｖｉｎｘ２が入力される。さらに、ＭＯＳトランジスタＱ１３、Ｑ１４の各ゲートには、抵抗Ｒ１３、Ｒ１４を介してバイアス電圧Ｂｉａｓ２が印加される。
【００４９】
ＭＯＳトランジスタＱ１５、Ｑ１６のソースは共通接続され、その共通接続部はＭＯＳトランジスタＭ１２のドレインに接続されている。ＭＯＳトランジスタＱ１５、Ｑ１６のドレインは、ＭＯＳトランジスタＭ３、Ｍ４の対応するドレインに接続されている。また、ＭＯＳトランジスタＱ１５、Ｑ１６の各ゲートには、キャパシタＣ１３、Ｃ１４を介して、互いに逆相の差動入力信号ｖｉｐｘ２、ｖｉｎｘ２が入力される。さらに、ＭＯＳトランジスタＱ１５、Ｑ１６の各ゲートには、抵抗Ｒ１３、Ｒ１４を介してバイアス電圧Ｂｉａｓ２が印加される。
【００５０】
このような構成からなる第２実施形態の入力部１０では、ＭＯＳトランジスタＭ１１、Ｍ１２に入力される差動入力信号ｖｉｐ１、ｖｉｎ１と、ＭＯＳトランジスタＭ１３〜Ｍ１６に入力される差動入力信号ｖｉｐ２、ｖｉｎ２とを混合（ミキシング）し、電圧−電流変換して、出力端子４、５から差動出力信号ｖｏｐ、ｖｏｎをそれぞれ出力する。
また、第２実施形態では、第１実施形態と同様の能動負荷を使用するようにしたので、第１実施形態と同様に、電流を削減することが可能となる。
【産業上の利用可能性】
【００５１】
本発明の増幅回路は、低電圧で動作する各種の電子機器の増幅回路として適用することができる。
【符号の説明】
【００５２】
Ｍ１〜Ｍ４、Ｍ１１〜Ｍ１６・・・ＭＯＳトランジスタ
Ｃ１〜Ｃ４、Ｃ１１〜Ｃ１４・・・キャパシタ（容量素子）
Ｒ１〜Ｒ６、Ｒ１１〜Ｒ１４・・・・抵抗（抵抗素子）
Ｉ・・・電流源
１、２・・・入力端子
３・・・バイアス入力端子
４、５・・・出力端子
６・・・電源端子
１０・・・入力部
【特許請求の範囲】
【請求項１】
互いに逆相の第１及び第２の差動入力信号がそれぞれ入力される第１及び第２のＭＯＳトランジスタを含み、前記第１及び第２の差動入力信号に応じた第１および第２の差動出力信号を出力する差動増幅部と、
前記第１及び第２のＭＯＳトランジスタのそれぞれの負荷となる第３及び第４のＭＯＳトランジスタを含む負荷部と、
前記第３及び第４のＭＯＳトランジスタのバルクにバイアス電圧をそれぞれ印加し、前記第３のＭＯＳトランジスタのバルクに前記第２の差動出力信号を供給し、前記第４のＭＯＳトランジスタのバルクに前記第１の差動出力信号を供給するバルク電圧調整部と、
を備えることを特徴とする増幅回路。
【請求項２】
互いに逆相の第１及び第２の差動入力信号がそれぞれ入力される第１及び第２のＭＯＳトランジスタを含み、前記第１及び第２の差動入力信号に応じた第１および第２の差動出力信号を出力する差動増幅部と、
前記第１及び第２のＭＯＳトランジスタのそれぞれの負荷となる第３及び第４のＭＯＳトランジスタを含む負荷部と、
前記第２の差動出力信号を出力する出力経路と前記第３のＭＯＳトランジスタのバルクとの間に介挿される第１の容量素子と、
前記第１の差動出力信号を出力する出力経路と前記第４のＭＯＳトランジスタのバルクとの間に介挿される第２の容量素子と、
前記第３及び第４のＭＯＳトランジスタのバルクと電源との間にそれぞれ介挿される第１及び第２の抵抗素子と、
を備えることを特徴とする増幅回路。
【請求項３】
前記第３のＭＯＳトランジスタのゲートとドレインとの間に介挿される第３の抵抗素子と、
前記第４のＭＯＳトランジスタのゲートとドレインとの間に介挿される第４の抵抗素子と、を備え、
前記第３及び第４のＭＯＳトランジスタのゲートは互いに接続されていることを特徴とする請求項１または請求項２に記載の増幅回路。
【請求項４】
前記差動増幅部は、前記第１及び第２の差動入力信号を電圧−電流変換して、前記第１及び第２の差動出力信号をそれぞれ出力することを特徴とする請求項１乃至請求項３のいずれか１項に記載の増幅回路。
【請求項５】
前記差動増幅部は、
互いに逆相の第３及び第４の差動入力信号がそれぞれ入力され、前記第１のＭＯＳトランジスタに接続される第５及び第６のＭＯＳトランジスタと、
前記第３及び第４の差動入力信号がそれぞれ入力され、前記第２のＭＯＳトランジスタに接続される第７及び第８のＭＯＳトランジスタと、を含み、
前記差動増幅部は、前記第１及び第２の差動入力信号と前記第３及び第４の差動入力信号とをミキシングし、電圧−電流変換して、前記第１及び第２の差動出力信号をそれぞれ出力することを特徴とする請求項１乃至請求項３のいずれか１項に記載の増幅回路。
【請求項１】
互いに逆相の第１及び第２の差動入力信号がそれぞれ入力される第１及び第２のＭＯＳトランジスタを含み、前記第１及び第２の差動入力信号に応じた第１および第２の差動出力信号を出力する差動増幅部と、
前記第１及び第２のＭＯＳトランジスタのそれぞれの負荷となる第３及び第４のＭＯＳトランジスタを含む負荷部と、
前記第３及び第４のＭＯＳトランジスタのバルクにバイアス電圧をそれぞれ印加し、前記第３のＭＯＳトランジスタのバルクに前記第２の差動出力信号を供給し、前記第４のＭＯＳトランジスタのバルクに前記第１の差動出力信号を供給するバルク電圧調整部と、
を備えることを特徴とする増幅回路。
【請求項２】
互いに逆相の第１及び第２の差動入力信号がそれぞれ入力される第１及び第２のＭＯＳトランジスタを含み、前記第１及び第２の差動入力信号に応じた第１および第２の差動出力信号を出力する差動増幅部と、
前記第１及び第２のＭＯＳトランジスタのそれぞれの負荷となる第３及び第４のＭＯＳトランジスタを含む負荷部と、
前記第２の差動出力信号を出力する出力経路と前記第３のＭＯＳトランジスタのバルクとの間に介挿される第１の容量素子と、
前記第１の差動出力信号を出力する出力経路と前記第４のＭＯＳトランジスタのバルクとの間に介挿される第２の容量素子と、
前記第３及び第４のＭＯＳトランジスタのバルクと電源との間にそれぞれ介挿される第１及び第２の抵抗素子と、
を備えることを特徴とする増幅回路。
【請求項３】
前記第３のＭＯＳトランジスタのゲートとドレインとの間に介挿される第３の抵抗素子と、
前記第４のＭＯＳトランジスタのゲートとドレインとの間に介挿される第４の抵抗素子と、を備え、
前記第３及び第４のＭＯＳトランジスタのゲートは互いに接続されていることを特徴とする請求項１または請求項２に記載の増幅回路。
【請求項４】
前記差動増幅部は、前記第１及び第２の差動入力信号を電圧−電流変換して、前記第１及び第２の差動出力信号をそれぞれ出力することを特徴とする請求項１乃至請求項３のいずれか１項に記載の増幅回路。
【請求項５】
前記差動増幅部は、
互いに逆相の第３及び第４の差動入力信号がそれぞれ入力され、前記第１のＭＯＳトランジスタに接続される第５及び第６のＭＯＳトランジスタと、
前記第３及び第４の差動入力信号がそれぞれ入力され、前記第２のＭＯＳトランジスタに接続される第７及び第８のＭＯＳトランジスタと、を含み、
前記差動増幅部は、前記第１及び第２の差動入力信号と前記第３及び第４の差動入力信号とをミキシングし、電圧−電流変換して、前記第１及び第２の差動出力信号をそれぞれ出力することを特徴とする請求項１乃至請求項３のいずれか１項に記載の増幅回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２０５２８９（Ｐ２０１２−２０５２８９Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−７０９７６（Ｐ２０１１−７０９７６）
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２８日（２０１１．３．２８）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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