差動増幅回路及びコンパレータ
【課題】オフセット電圧の変動を低減した差動増幅回路及びコンパレータを提供する。
【解決手段】実施形態によれば、差動回路と、出力回路と、クリップ回路と、を備えたことを特徴とする差動増幅回路が提供される。前記差動回路は、一対の入力信号の電位差に応じた一対の差動電流を生成する。前記出力回路は、前記一対の差動電流を受けて、電流差に応じた出力電圧を生成する。前記クリップ回路は、前記出力電圧に応じてオンし、前記出力電圧をしきい値電圧を含みローレベルまたは前記ローレベルよりも高いハイレベルに変換できる範囲に抑制するクリップ素子を有する。
【解決手段】実施形態によれば、差動回路と、出力回路と、クリップ回路と、を備えたことを特徴とする差動増幅回路が提供される。前記差動回路は、一対の入力信号の電位差に応じた一対の差動電流を生成する。前記出力回路は、前記一対の差動電流を受けて、電流差に応じた出力電圧を生成する。前記クリップ回路は、前記出力電圧に応じてオンし、前記出力電圧をしきい値電圧を含みローレベルまたは前記ローレベルよりも高いハイレベルに変換できる範囲に抑制するクリップ素子を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、差動増幅回路及びコンパレータに関する。
【背景技術】
【０００２】
差動信号を増幅する差動増幅回路は、各種の電子回路の基本回路として用いられている。例えば、演算増幅回路やコンパレータの初段においては、差動増幅回路を用いて微小信号を増幅する。演算増幅回路においては、差動増幅回路に入力オフセットがあると、出力信号に誤差を生じる。また、コンパレータにおいては、入力オフセットにより生じる出力信号の誤差は、ローレベルとローレベルよりも高いハイレベルとのしきい値電圧の誤差となる。したがって、コンパレータの入力オフセットが変動すると、しきい値電圧が変動する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０８−１６７８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、オフセット電圧の変動を低減した差動増幅回路及びコンパレータを提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、差動回路と、出力回路と、クリップ回路と、を備えたことを特徴とする差動増幅回路が提供される。前記差動回路は、一対の入力信号の電位差に応じた一対の差動電流を生成する。前記出力回路は、前記一対の差動電流を受けて、電流差に応じた出力電圧を生成する。前記クリップ回路は、前記出力電圧に応じてオンし、前記出力電圧をしきい値電圧を含みローレベルまたは前記ローレベルよりも高いハイレベルに変換できる範囲に抑制するクリップ素子を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る差動増幅回路の構成を例示する回路図である。
【図２】第１の実施形態に係る差動増幅回路の構成を例示する他の回路図である。
【図３】第２の実施形態に係る差動増幅回路の構成を例示する回路図である。
【図４】第２の実施形態に係る差動増幅回路の構成を例示する他の回路図である。
【図５】第３の実施形態に係るコンパレータの構成を例示する回路図である。
【図６】コンパレータの特性を測定するブロック図である。
【図７】第３の実施形態に係るコンパレータの特性を例示する特性図である。
【図８】比較例のコンパレータの特性図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
まず、第１の実施形態について説明する。
図１は、第１の実施形態に係る差動増幅回路の構成を例示する回路図である。
差動増幅回路１において、差動回路（破線２で囲んだ部分）と出力回路（破線３で囲んだ部分）は、第１の電源端子６と第２の電源端子７との間に直列的に接続されている。また、一対のクリップ回路４、５は、出力回路３に並列に接続されている。
【０００９】
差動回路２は、一対のＰチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）ＭＰ２、ＭＰ３で構成された差動対を有している。ＰＭＯＳ ＭＰ２、ＭＰ３の各ソースは、互いに接続され、ＰＭＯＳ ＭＰ１を介して第１の電源端子６に接続される。ＰＭＯＳ ＭＰ１のゲートには、バイアス電圧ＶＢ１が供給される。ＰＭＯＳ ＭＰ１は、第１の電源端子６を介して電源電位Ｖｄｄを供給され、ＰＭＯＳ ＭＰ２、ＭＰ３の各ソースに、定電流を供給する。ＰＭＯＳ ＭＰ２、ＭＰ３の各ゲートには、それぞれ入力信号Ｉｎａ、Ｉｎｂが入力される。ＰＭＯＳ ＭＰ２、ＭＰ３の各ドレインには、入力信号Ｉｎａ、Ｉｎｂの電位差に応じた一対の差動電流Ｉａ、Ｉｂが生成される。なお、入力信号Ｉｎａ、Ｉｎｂの電位は、差動増幅回路１の各トランジスタが飽和領域で動作できる範囲内の値である。また、差動対を構成するＰＭＯＳ ＭＰ２、ＭＰ３のしきい値電圧、ゲート幅及びゲート長などのサイズ及び酸化膜厚など特性及び構造は同一であり、ペア性がとれている。
【００１０】
出力回路３は、一対のＮチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）ＭＮ１、ＭＮ２で構成されたカレントミラーＣＭ１を有している。ＮＭＯＳ ＭＮ１は、ＰＭＯＳ ＭＰ２のドレインと第２の電源端子７との間に、ダイオード接続されている。ＮＭＯＳ ＭＮ１のゲート及びドレインは、ＰＭＯＳ ＭＰ２のドレインに接続され、ＮＭＯＳ ＭＮ１のソースは、第２の電源端子７に接続されている。ＮＭＯＳ ＭＮ１は、カレントミラーＣＭ１の基準側であり、ＮＭＯＳ ＭＮ１のドレインには、差動電流Ｉａが流れる。ＮＭＯＳ ＭＮ２のドレインは、ＰＭＯＳ ＭＰ３のドレインに接続され、ソースは、第２の電源端子７に接続され、ゲートは、ＮＭＯＳ ＭＮ１のゲート及びドレインに接続されている。ＮＭＯＳ ＭＮ２は、カレントミラーＣＭ１の出力側であり、ＮＭＯＳ ＭＮ２のドレインには、差動電流Ｉｂが流れる。ＮＭＯＳ ＭＮ１、ＭＮ２は、一対の差動電流Ｉａ、Ｉｂをそれぞれ受け、ＮＭＯＳ ＭＮ２のドレインとソースとの間には、電流差に応じた出力電圧Ｖｏが生成される。なお、カレントミラーＣＭ１を構成するＮＭＯＳ ＭＮ１、ＭＮ２のしきい値電圧、サイズ及び酸化膜厚など統制及び構造は同一であり、ペア性がとれている。
【００１１】
クリップ回路４は、クリップ素子ＭＮ５、ＭＮ６が直列に接続され、出力回路３のＮＭＯＳ ＭＮ２に並列に接続されている。クリップ素子ＭＮ５、ＭＮ６は、出力電圧Ｖｏに応じてオンし、クリップ素子ＭＮ５、ＭＮ６の両端の電圧をそれぞれしきい値電圧Ｖｔｈに抑制する。したがってクリップ回路４は、出力電圧Ｖｏをクリップ素子ＭＮ５、ＭＮ６のしきい値電圧Ｖｔｈを合成した値２×Ｖｔｈ近傍に抑制する。なお、クリップ素子ＭＮ５、ＭＮ６は、それぞれダイオード接続されたＮＭＯＳで構成される。
【００１２】
クリップ回路５は、クリップ素子ＭＮ３、ＭＮ４が直列に接続され、出力回路３のＮＭＯＳ ＭＮ１に並列に接続されている。クリップ素子ＭＮ３、ＭＮ４は、ＮＭＯＳ ＭＮ１のドレイン・ソース間電圧に応じてオンし、ＮＭＯＳ ＭＮ１のドレイン・ソース間電圧をクリップ素子ＭＮ３、ＭＮ４のしきい値電圧Ｖｔｈを合成した値２×Ｖｔｈ近傍に抑制する。クリップ回路５は、出力回路３のペア性を維持する。なお、クリップ素子ＭＮ３、ＭＮ４は、それぞれダイオード接続されたＮＭＯＳで構成されている。
【００１３】
上記のとおり、差動増幅回路１は、差動回路２、出力回路３及びクリップ回路４、５を構成する素子のしきい値電圧、サイズ及び酸化膜厚など特性及び構造は同一であり、ペア性がとれている。したがって、入力信号Ｉｎａ、Ｉｎｂの電位が等しいとき、出力回路３のＮＭＯＳ ＭＮ１、ＭＮ２に生成される電圧は等しく、オフセット電圧は０である。
【００１４】
しかし、入力信号Ｉｎａの電位が入力信号Ｉｎｂの電位よりも高い場合、ＰＭＯＳ ＭＰ３側の差動電流ＩｂがＰＭＯＳ ＭＰ２側の差動電流Ｉａよりも大きくなり、ＮＭＯＳ ＭＮ２のドレイン電位は、第１の電源端子６に供給される電源電位Ｖｄｄに近づく。一方、ＮＭＯＳ ＭＮ１はゲートとドレインが接続されたダイオード接続とされているため、ＮＭＯＳ ＭＮ１のドレイン電位は、ＮＭＯＳ ＭＮ１のしきい値電圧Ｖｔｈ近傍に固定されている。そのため、差動回路２のＰＭＯＳ ＭＰ２のソース・ドレイン間電圧（ドレイン・ソース間電圧と逆極性の電圧）が、ＰＭＯＳ ＭＰ３のソース・ドレイン間電圧よりも高くなる。
なお、ここでは、チャネル長変調効果の影響は無視している。
【００１５】
ところで、ＭＯＳＦＥＴは、ドレイン・ソース間に印加される電圧の絶対値が大きくなるほど、ドレイン・アバランシェ・ホット・キャリア（ＤＡＨＣ）により、しきい値電圧が変動し、駆動能力が変化する。例えば、飽和領域で動作するＮＭＯＳの場合、衝突電離によりゲート酸化膜に注入されたホットホールのため、正のゲート電位が助長され、駆動能力が上昇する。
【００１６】
したがって、ＰＭＯＳ ＭＰ２のソース・ドレインの電圧が、ＰＭＯＳ ＭＰ３のソース・ドレイン間の電圧よりも高くなると、ペア性がくずれ、オフセット電圧が高くなる。また、第１の電源端子６と第２の電源端子７との電位差が高いほど、オフセット電圧の変動が大きくなる。
【００１７】
そこで、差動増幅回路１においては、クリップ回路４が、出力回路３のＮＭＯＳ ＭＮ２に並列に接続され、出力電圧Ｖｏをほぼ２×Ｖｔｈ近傍に抑制する。入力信号Ｉｎａの電位が、入力信号Ｉｎｂの電位よりも高くなり、出力電圧Ｖｏが２×Ｖｔｈ以上になると、クリップ素子ＭＮ５、ＭＮ６の経路に電流が流れる。クリップ素子ＭＮ５、ＭＮ６は、それぞれダイオード接続されたＮＭＯＳで構成されているため、両端の電圧はそれぞれしきい値電圧Ｖｔｈに抑制される。そのため、出力電圧Ｖｏは、２×Ｖｔｈよりも高い電圧値にならず、ほぼ２×Ｖｔｈに抑制される。
【００１８】
したがって、出力回路３のＮＭＯＳ ＭＮ２のドレイン電位と、ＮＭＯＳ ＭＮ１のドレイン電位との電位差は、２×Ｖｔｈ以下に制限される。また、差動回路２のＰＭＯＳ ＭＰ２のソース・ドレインの電圧と、ＰＭＯＳ ＭＰ３のソース・ドレイン間の電圧との電圧差も、２×Ｖｔｈ以下に制限される。
また、第１の電源端子６の電位と第２の電源端子７の電位との電位差が高くなっても、上記の電位差及び電圧差は、２×Ｖｔｈ以下に制限され、オフセット電圧の変動が低減される。
【００１９】
また、出力電圧Ｖｏはクリップ回路４により抑制されているため、入力信号Ｉｎａ、Ｉｎｂに応じて出力電圧Ｖｏがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。
なお、上記のとおり、クリップ回路５は、クリップ回路４と同一構成であり、出力回路３のペア性を維持するためにＮＭＯＳ ＭＮ１側に接続されている。
また、出力回路３はカレントミラーＣＭ１を有し、差動回路２に対してインピーダンスの高い能動負荷となっている。そのため、差動増幅回路１は、１段で高利得を得ることができる。
【００２０】
図２は、第１の実施形態に係る差動増幅回路の構成を例示する他の回路図である。
なお、図２においては、図１の同一の要素には、同一の符号を付している。
図２に表したように、差動増幅回路１ａは、図１に表した差動増幅回路１のクリップ回路４、５をクリップ回路４ａ、５ａに置き換えて構成されている。差動回路２、出力回路３については、図１のものと同様である。
クリップ回路４ａは、出力回路３のＮＭＯＳ ＭＮ２に並列に接続されたクリップ素子ＭＮ５を有する。クリップ素子ＭＮ５は、出力電圧Ｖｏをクリップ素子ＭＮ５のしきい値電圧ＶｔｈＨ近傍に抑制する。なお、クリップ素子ＭＮ５は、ダイオード接続されたＮＭＯＳで構成されている。
【００２１】
また、クリップ回路５ａは、出力回路３のＮＭＯＳ ＭＮ１に並列に接続されたクリップ素子ＭＮ３を有する。クリップ素子ＭＮ３は、ＮＭＯＳ ＭＮ１のドレイン・ソース間電圧をクリップ素子ＭＮ３のしきい値電圧ＶｔｈＨ近傍に抑制する。クリップ回路５ａは、出力回路３のペア性を維持する。なお、クリップ素子ＭＮ３は、ダイオード接続されたＮＭＯＳで構成される。
【００２２】
クリップ素子ＭＮ５、ＭＮ３のしきい値電圧ＶｔｈＨをＮＭＯＳ ＭＮ１、ＭＮ２のしきい値電圧Ｖｔｈよりも高く設定することにより、増幅回路として通常に動作する。
したがって、出力回路３のＮＭＯＳ ＭＮ２のドレイン電位と、ＮＭＯＳ ＭＮ１のドレイン電位との電位差は、ＶｔｈＨ以下に制限される。また、差動回路２のＰＭＯＳ ＭＰ２のソース・ドレインの電圧と、ＰＭＯＳ ＭＰ３のソース・ドレイン間の電圧との電圧差も、ＶｔｈＨ以下に制限される。
【００２３】
第１の電源端子６の電位と第２の電源端子７の電位との電位差が高くなっても、上記の電位差及び電圧差は、しきい値電圧ＶｔｈＨ以上の電圧にはならず、オフセット電圧の変動が低減される。
また、出力電圧Ｖｏが抑制されているため、入力信号Ｉｎａ、Ｉｎｂに応じて出力電圧Ｖｏがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。
【００２４】
次に、第２の実施形態について説明する。
図３は、第２の実施形態に係る差動増幅回路の構成を例示する回路図である。
図３においては、折り返し形でカスコード接続の構成を例示している。なお、図３においては、図１の同一の要素には、同一の符号を付している。
差動増幅回路１ｂは、図１に表した差動増幅回路１の出力回路３を出力回路３ａに置き換え、また、クリップ回路８、９を追加して構成されている。差動回路２は、図１のものと同様である。
【００２５】
出力回路３ａは、第１の電源端子６と第２の電源端子７との間に接続されている。一対のＰＭＯＳ ＭＰ４、ＭＰ５は、カレントミラーＣＭ２を介して、第１の電源端子６と第２の電源端子７との間に接続されている。ＰＭＯＳ ＭＰ４、ＭＰ５の各ソースは、第１の電源端子６に接続される。ＰＭＯＳ ＭＰ４、ＭＰ５の各ゲートには、バイアス電圧ＶＢ３が供給される。ＰＭＯＳ ＭＰ４、ＭＰ５は、カレントミラーＣＭ２に、定電流を供給する。カレントミラーＣＭ２は、一対のＮＭＯＳ ＭＮ１、ＭＮ２に、ＮＭＯＳ ＭＮ７、ＭＮ８がそれぞれカスコード接続されている。ＮＭＯＳ ＭＮ７のゲートには、バイアス電圧ＶＢ２が供給されている。ＮＭＯＳ ＭＮ１は、ゲート接地のＮＭＯＳ ＭＮ７を介して、ＰＭＯＳ ＭＰ４と第２の電源端子７との間に接続されている。また、ＮＭＯＳ ＭＮ８のゲートには、バイアス電圧ＶＢ２が供給されている。ＮＭＯＳ ＭＮ２は、ゲート接地のＮＭＯＳ ＭＮ８を介してＰＭＯＳ ＭＰ５と第２の電源端子７との間に接続されている。ＮＭＯＳ ＭＮ８がＮＭＯＳ ＭＮ２にカスコード接続されているため、カレントミラーＣＭ２の出力インピーダンスは高くなっている。また、ＮＭＯＳ ＭＮ７がＮＭＯＳ ＭＮ１にカスコード接続されているため、ＮＭＯＳ ＭＮ１のドレイン・ソース間電圧が、ＮＭＯＳ ＭＮ２のドレイン・ソース間電圧と等しくなっている。ＮＮＭＯＳ ＭＮ１のドレインは、差動回路２のＰＭＯＳ ＭＰ２のドレインに接続され、ＮＭＯＳ ＭＮ１には、差動電流Ｉａが流れる。ＮＮＭＯＳ ＭＮ１、ＭＮ７は、基準側である。ＮＭＯＳ ＭＮ２のドレインは、差動回路２のＰＭＯＳ ＭＰ３のドレインに接続され、ＮＭＯＳ ＭＮ２のドレインには、差動電流Ｉｂが流れる。ＮＭＯＳ ＭＮ２、ＭＮ８は、出力側であり、ＮＭＯＳ ＭＮ８のドレインとＮＭＯＳ ＭＮ２のソースとの間に、出力電圧Ｖｏが生成される。
【００２６】
クリップ回路４は、クリップ素子ＭＮ５、ＭＮ６が直列に接続され、出力回路３ａのＮＭＯＳ ＭＮ２に並列に接続されている。クリップ素子ＭＮ５、ＭＮ６は、ＮＭＯＳ ＭＮ２のドレイン・ソース間電圧をクリップ素子ＭＮ５、ＭＮ６のしきい値電圧Ｖｔｈを合成した値２×Ｖｔｈ近傍に抑制する。なお、クリップ素子ＭＮ５、ＭＮ６は、それぞれＮＭＯＳで構成されている。
【００２７】
クリップ回路５は、クリップ素子ＭＮ３、ＭＮ４が直列に接続され、出力回路３ａのＮＭＯＳ ＭＮ１に並列に接続されている。クリップ素子ＭＮ３、ＭＮ４は、ＮＭＯＳ ＭＮ１のドレイン・ソース間電圧をクリップ素子ＭＮ３、ＭＮ４のしきい値電圧Ｖｔｈを合成した値２×Ｖｔｈ近傍に抑制する。
【００２８】
クリップ回路８は、クリップ素子ＭＮ１１、ＭＮ１２ＭＮ１１、ＭＮ１２が直列に接続され、カスコード接続されたＮＭＯＳ ＭＮ８及びＭＮ２に並列に接続されている。クリップ素子ＭＮ１１、ＭＮ１２は、出力電圧Ｖｏをクリップ素子ＭＮ１１、ＭＮ１２のしきい値電圧Ｖｔｈを合成した値２×Ｖｔｈ近傍に抑制する。
【００２９】
クリップ回路９は、クリップ素子ＭＮ９、ＭＮ１０ＭＮ９、ＭＮ１０が直列に接続されて、カスコード接続されたＮＭＯＳ ＭＮ１及びＭＮ７に並列に接続されている。クリップ素子ＭＮ９、ＭＮ１０は、ＮＭＯＳ ＭＮ７のドレインとＮＭＯＳ ＭＮ１のソース間との間の電圧をクリップ素子ＭＮ９、ＭＮ１０のしきい値電圧Ｖｔｈを合成した値２×Ｖｔｈ近傍に抑制する。クリップ回路５、９は、出力回路３ａのペア性を維持する。
【００３０】
なお、各クリップ素子は、ダイオード接続されたエンハンスメント形のＮＭＯＳで構成され、各ＮＭＯＳのしきい値電圧はすべて等しくＶｔｈである。
また、入力信号Ｉｎａ、Ｉｎｂの電位は、差動増幅回路１ｂの各トランジスタが飽和領域で動作できる範囲内の値である。
【００３１】
差動増幅回路１ｂにおいても、出力回路３ａのＮＭＯＳ ＭＮ２のドレイン電位と、ＮＭＯＳ ＭＮ１のドレイン電位との電位差は、２×Ｖｔｈ以下に制限される。ＰＭＯＳ ＭＰ４のドレイン・ソース間電圧と、ＰＭＯＳ ＭＰ５のドレイン・ソース間電圧との電圧差も、２×Ｖｔｈ以下に制限される。また、差動回路２のＰＭＯＳ ＭＰ２のソース・ドレインの電圧と、ＰＭＯＳ ＭＰ３のソース・ドレイン間の電圧との電圧差も、２×Ｖｔｈ以下に制限される。
【００３２】
したがって、第１の電源端子６の電位と第２の電源端子７の電位との電位差が高くなっても、上記の電位差及び電圧差は、２×Ｖｔｈ以下に制限され、オフセット電圧の変動が低減される。
また、出力電圧Ｖｏがクリップ回路４、８により抑制されているため、入力信号Ｉｎａ、Ｉｎｂに応じて出力電圧Ｖｏがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。
【００３３】
また、差動増幅回路１ｂは、出力回路３ａが差動回路２に対してカスコード接続されているため、差動回路２の同相入力電圧の範囲を広くすることができる。すなわち、入力信号Ｉｎａ、Ｉｎｂの同相入力電圧の範囲を第２の電源端子７の電位側に広げることができる。また、出力回路３ａは、カスコード接続されたカレントミラーＣＭ２を有するため、カレントミラーＣＭ１よりもインピーダンスを高くすることができ、差動増幅回路１ｂは、さらに高利得を得ることができる。
【００３４】
図４は、第２の実施形態に係る差動増幅回路の構成を例示する他の回路図である。
なお、図４においては、図３の同一の要素には、同一の符号を付している。
図４に表したように、差動増幅回路１ｃは、図３に表した差動増幅回路１ｂのクリップ回路４、５、８、９をクリップ回路４ａ、５ａ、８ａ、９ａに置き換えて構成されている。
クリップ回路４ａは、出力回路３ａのＮＭＯＳ ＭＮ２に並列に接続されたクリップ素子ＭＮ５を有する。クリップ素子ＭＮ５は、ＮＭＯＳ ＭＮ２のドレイン・ソース間電圧をクリップ素子ＭＮ５のしきい値電圧ＶｔｈＨ近傍に抑制する。
【００３５】
クリップ回路５ａは、出力回路３ａのＮＭＯＳ ＭＮ１に並列に接続されたクリップ素子ＭＮ６を有する。クリップ素子ＭＮ６は、ＮＭＯＳ ＭＮ１のドレイン・ソース間電圧をクリップ素子ＭＮ３のしきい値電圧ＶｔｈＨ近傍に抑制する。クリップ回路５ａは、出力回路３ａのペア性を維持する。
【００３６】
また、クリップ回路８ａは、出力回路３ａのカスコード接続されたＮＭＯＳ ＭＮ２及びＭＮ８に並列に接続されたクリップ素子ＭＮ１１を有する。クリップ素子ＭＮ１１は、出力電圧Ｖｏをクリップ素子ＭＮ１１のしきい値電圧ＶｔｈＨ近傍に抑制する。
【００３７】
クリップ回路９ａは、出力回路３ａのカスコード接続されたＮＭＯＳ ＭＮ１及びＭＮ７に並列に接続されたクリップ素子ＭＮ９を有する。クリップ素子ＭＮ９は、ＮＭＯＳ ＭＮ７のドレインとＭＮ１のソースとの間の電圧をクリップ素子ＭＮ９のしきい値電圧ＶｔｈＨ近傍に抑制する。クリップ回路５ａ、９ａは、出力回路３ａのペア性を維持する。
【００３８】
各クリップ素子は、ダイオード接続されたＮＭＯＳで構成され、各クリップ素子しきい値電圧ＶｔｈＨをＮＭＯＳ ＭＮ１、ＭＮ２、ＭＮ７、ＭＮ８のしきい値電圧Ｖｔｈよりも高く設定することにより、増幅回路として通常に動作する。
【００３９】
差動増幅回路１ｃにおいても、出力回路３ａのＮＭＯＳ ＭＮ２のドレイン電位と、ＮＭＯＳ ＭＮ１のドレイン電位との電位差は、ＶｔｈＨ以下に制限される。ＰＭＯＳ ＭＰ５のドレイン・ソース間電圧と、ＰＭＯＳ ＭＰ４のドレイン・ソース間電圧との電圧差も、ＶｔｈＨ以下に制限される。また、差動回路２のＰＭＯＳ ＭＰ２のソース・ドレインの電圧と、ＰＭＯＳ ＭＰ３のソース・ドレイン間の電圧との電圧差も、ＶｔｈＨ以下に制限される。
【００４０】
したがって、第１の電源端子６の電位と第２の電源端子７の電位との電位差が高くなっても、上記の電位差及び電圧差は、ＶｔｈＨ以下に制限され、オフセット電圧の変動が低減される。
また、出力電圧Ｖｏがクリップ回路４、８により抑制されているため、入力信号Ｉｎａ、Ｉｎｂに応じて出力電圧Ｖｏがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。
【００４１】
次に、第３の実施形態について説明する。
図５は、第３の実施形態に係るコンパレータの構成を例示する回路図である。
図５においては、差動増幅回路１を用いたコンパレータ１０の構成を例示している。なお、図５においては、図１と同一の要素には、同一の符号を付している。
コンパレータ１０は、入力信号Ｉｎａ、Ｉｎｂの電位差を増幅する差動増幅回路１と、増幅回路１の出力電圧Ｖｏをローレベルまたはローレベルよりも高いハイレベルに変換して出力電圧ＶＯＵＴとして出力する変換回路１１とを備える。
【００４２】
差動増幅回路１は、図１に表した差動増幅回路１と同様である。
変換回路１１は、第１の電源端子６と第２の電源端子７との間に直列に接続されたＰＭＯＳ ＭＰ６とＮＭＯＳ ＭＮ１３とを有している。ＰＭＯＳ ＭＰ６のゲートには、バイアス電圧ＶＢ１が供給され、ＰＭＯＳ ＭＰ６は、ＮＭＯＳ ＭＮ１３に定電流を供給する。ＰＭＯＳ ＭＰ６は、ＮＭＯＳ ＭＮ１３の負荷回路として動作する。ＮＭＯＳ ＭＮ１３のゲートには、差動増幅回路１の出力電圧Ｖｏが入力される。ＮＭＯＳ ＭＮ１３のドレインに出力電圧が生成される。ＮＭＯＳ ＭＮ１３の出力電圧は、２段のＣＭＯＳインバータで構成されたバッファを介して、出力電圧ＶＯＵＴとして出力される。
【００４３】
差動増幅回路１の出力電圧Ｖｏが、ＮＭＯＳ ＭＮ１３のしきい値電圧Ｖｔｈよりも低いとき、出力電圧ＶＯＵＴは、ハイレベルになる。出力電圧Ｖｏが、ＮＭＯＳ ＭＮ１３のしきい値電圧Ｖｔｈよりも高いとき、出力電圧ＶＯＵＴは、ローレベルになる。
【００４４】
コンパレータ１０においては、差動増幅回路１のオフセット電圧の変動が低減されている。そのため、第１の電源端子６の電位と第２の電源端子７の電位との電位差が高くなっても、出力電圧ＶＯＵＴのローレベルとハイレベルとの変化点の電圧の変動は低減される。
また、出力電圧Ｖｏがクリップ回路４、８により抑制されているため、入力信号Ｉｎａ、Ｉｎｂに応じて出力電圧Ｖｏがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。
【００４５】
図６は、コンパレータの特性を測定するブロック図である。
コンパレータ１０の第２の電源端子７を接地し、第１の電源端子６に電源電位Ｖｄｄ＝３Ｖを供給する。入力信号Ｉｎａとして、ハイレベルが１．６Ｖ、ローレベルが１．４Ｖの矩形波を入力し、入力信号Ｉｎｂとして、電位１．５Ｖを入力する。また、出力には、負荷としてコンデンサＣＯＵＴ＝１μＦを接続する。コンデンサＣＯＵＴの両端の電圧が出力電圧ＶＯＵＴになる。
【００４６】
図７は、第３の実施形態に係るコンパレータの特性を例示する特性図である。
時間０ｓにおいて、入力信号Ｉｎａは、ハイレベルの１．６Ｖからローレベルの１．４Ｖに低下する。差動増幅回路１の出力電圧Ｖｏが、１．５８Ｖから０Ｖに低下し、コンパレータ１０の出力電圧ＶＯＵＴは、０Ｖから３Ｖに上昇する。
コンパレータ１０の出力電圧ＶＯＵＴがローレベルからハイレベルに上昇するときの伝搬遅延時間は、約０．６２μｓである。
【００４７】
図８は、比較例のコンパレータの特性図である。
時間０ｓにおいて、入力信号Ｉｎａは、ハイレベルの１．６Ｖからローレベルの１．４Ｖに低下する。差動増幅回路１の出力電圧Ｖｏが、３Ｖから０Ｖに低下し、コンパレータ１０の出力電圧ＶＯＵＴは、０Ｖから３Ｖに上昇する。
コンパレータ１０の出力電圧ＶＯＵＴがローレベルからハイレベルに上昇するときの伝搬遅延時間は、約１．０４μｓである。
【００４８】
このように、差動増幅回路１を用いたコンパレータ１０においては、出力電圧Ｖｏが抑制されているため、入力信号Ｉｎａ、Ｉｎｂに応じて出力電圧Ｖｏがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。
【００４９】
なお、差動回路がＰＭＯＳ、出力回路がＮＭＯＳ、変換回路がＮＭＯＳをそれぞれ有する構成を例示したが、ＰＭＯＳとＮＭＯＳとをそれぞれ入れ換えた構成とすることもできる。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１、１ａ、１ｂ、１ｃ…差動増幅回路、 ２…差動回路、 ３、３ａ…出力回路、 ４、４ａ、５、５ａ、８、８ａ、９、９ａ…クリップ回路、 ６…第１の電源端子、 ７…第２の電源端子、 １０…コンパレータ、 １１…変換回路、 ＣＭ１、ＣＭ２…カレントミラー、 ＭＮ１〜ＭＮ４、ＭＮ１３…Ｎチャンネル形ＭＯＳＦＥＴ（ＮＭＯＳ）、 ＭＮ５〜ＭＮ１２…クリップ素子、 ＭＰ１〜ＭＰ６…Ｐチャンネル形ＭＯＳＦＥＴ（ＰＭＯＳ）
【技術分野】
【０００１】
本発明の実施形態は、差動増幅回路及びコンパレータに関する。
【背景技術】
【０００２】
差動信号を増幅する差動増幅回路は、各種の電子回路の基本回路として用いられている。例えば、演算増幅回路やコンパレータの初段においては、差動増幅回路を用いて微小信号を増幅する。演算増幅回路においては、差動増幅回路に入力オフセットがあると、出力信号に誤差を生じる。また、コンパレータにおいては、入力オフセットにより生じる出力信号の誤差は、ローレベルとローレベルよりも高いハイレベルとのしきい値電圧の誤差となる。したがって、コンパレータの入力オフセットが変動すると、しきい値電圧が変動する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０８−１６７８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、オフセット電圧の変動を低減した差動増幅回路及びコンパレータを提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、差動回路と、出力回路と、クリップ回路と、を備えたことを特徴とする差動増幅回路が提供される。前記差動回路は、一対の入力信号の電位差に応じた一対の差動電流を生成する。前記出力回路は、前記一対の差動電流を受けて、電流差に応じた出力電圧を生成する。前記クリップ回路は、前記出力電圧に応じてオンし、前記出力電圧をしきい値電圧を含みローレベルまたは前記ローレベルよりも高いハイレベルに変換できる範囲に抑制するクリップ素子を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る差動増幅回路の構成を例示する回路図である。
【図２】第１の実施形態に係る差動増幅回路の構成を例示する他の回路図である。
【図３】第２の実施形態に係る差動増幅回路の構成を例示する回路図である。
【図４】第２の実施形態に係る差動増幅回路の構成を例示する他の回路図である。
【図５】第３の実施形態に係るコンパレータの構成を例示する回路図である。
【図６】コンパレータの特性を測定するブロック図である。
【図７】第３の実施形態に係るコンパレータの特性を例示する特性図である。
【図８】比較例のコンパレータの特性図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
まず、第１の実施形態について説明する。
図１は、第１の実施形態に係る差動増幅回路の構成を例示する回路図である。
差動増幅回路１において、差動回路（破線２で囲んだ部分）と出力回路（破線３で囲んだ部分）は、第１の電源端子６と第２の電源端子７との間に直列的に接続されている。また、一対のクリップ回路４、５は、出力回路３に並列に接続されている。
【０００９】
差動回路２は、一対のＰチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）ＭＰ２、ＭＰ３で構成された差動対を有している。ＰＭＯＳ ＭＰ２、ＭＰ３の各ソースは、互いに接続され、ＰＭＯＳ ＭＰ１を介して第１の電源端子６に接続される。ＰＭＯＳ ＭＰ１のゲートには、バイアス電圧ＶＢ１が供給される。ＰＭＯＳ ＭＰ１は、第１の電源端子６を介して電源電位Ｖｄｄを供給され、ＰＭＯＳ ＭＰ２、ＭＰ３の各ソースに、定電流を供給する。ＰＭＯＳ ＭＰ２、ＭＰ３の各ゲートには、それぞれ入力信号Ｉｎａ、Ｉｎｂが入力される。ＰＭＯＳ ＭＰ２、ＭＰ３の各ドレインには、入力信号Ｉｎａ、Ｉｎｂの電位差に応じた一対の差動電流Ｉａ、Ｉｂが生成される。なお、入力信号Ｉｎａ、Ｉｎｂの電位は、差動増幅回路１の各トランジスタが飽和領域で動作できる範囲内の値である。また、差動対を構成するＰＭＯＳ ＭＰ２、ＭＰ３のしきい値電圧、ゲート幅及びゲート長などのサイズ及び酸化膜厚など特性及び構造は同一であり、ペア性がとれている。
【００１０】
出力回路３は、一対のＮチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）ＭＮ１、ＭＮ２で構成されたカレントミラーＣＭ１を有している。ＮＭＯＳ ＭＮ１は、ＰＭＯＳ ＭＰ２のドレインと第２の電源端子７との間に、ダイオード接続されている。ＮＭＯＳ ＭＮ１のゲート及びドレインは、ＰＭＯＳ ＭＰ２のドレインに接続され、ＮＭＯＳ ＭＮ１のソースは、第２の電源端子７に接続されている。ＮＭＯＳ ＭＮ１は、カレントミラーＣＭ１の基準側であり、ＮＭＯＳ ＭＮ１のドレインには、差動電流Ｉａが流れる。ＮＭＯＳ ＭＮ２のドレインは、ＰＭＯＳ ＭＰ３のドレインに接続され、ソースは、第２の電源端子７に接続され、ゲートは、ＮＭＯＳ ＭＮ１のゲート及びドレインに接続されている。ＮＭＯＳ ＭＮ２は、カレントミラーＣＭ１の出力側であり、ＮＭＯＳ ＭＮ２のドレインには、差動電流Ｉｂが流れる。ＮＭＯＳ ＭＮ１、ＭＮ２は、一対の差動電流Ｉａ、Ｉｂをそれぞれ受け、ＮＭＯＳ ＭＮ２のドレインとソースとの間には、電流差に応じた出力電圧Ｖｏが生成される。なお、カレントミラーＣＭ１を構成するＮＭＯＳ ＭＮ１、ＭＮ２のしきい値電圧、サイズ及び酸化膜厚など統制及び構造は同一であり、ペア性がとれている。
【００１１】
クリップ回路４は、クリップ素子ＭＮ５、ＭＮ６が直列に接続され、出力回路３のＮＭＯＳ ＭＮ２に並列に接続されている。クリップ素子ＭＮ５、ＭＮ６は、出力電圧Ｖｏに応じてオンし、クリップ素子ＭＮ５、ＭＮ６の両端の電圧をそれぞれしきい値電圧Ｖｔｈに抑制する。したがってクリップ回路４は、出力電圧Ｖｏをクリップ素子ＭＮ５、ＭＮ６のしきい値電圧Ｖｔｈを合成した値２×Ｖｔｈ近傍に抑制する。なお、クリップ素子ＭＮ５、ＭＮ６は、それぞれダイオード接続されたＮＭＯＳで構成される。
【００１２】
クリップ回路５は、クリップ素子ＭＮ３、ＭＮ４が直列に接続され、出力回路３のＮＭＯＳ ＭＮ１に並列に接続されている。クリップ素子ＭＮ３、ＭＮ４は、ＮＭＯＳ ＭＮ１のドレイン・ソース間電圧に応じてオンし、ＮＭＯＳ ＭＮ１のドレイン・ソース間電圧をクリップ素子ＭＮ３、ＭＮ４のしきい値電圧Ｖｔｈを合成した値２×Ｖｔｈ近傍に抑制する。クリップ回路５は、出力回路３のペア性を維持する。なお、クリップ素子ＭＮ３、ＭＮ４は、それぞれダイオード接続されたＮＭＯＳで構成されている。
【００１３】
上記のとおり、差動増幅回路１は、差動回路２、出力回路３及びクリップ回路４、５を構成する素子のしきい値電圧、サイズ及び酸化膜厚など特性及び構造は同一であり、ペア性がとれている。したがって、入力信号Ｉｎａ、Ｉｎｂの電位が等しいとき、出力回路３のＮＭＯＳ ＭＮ１、ＭＮ２に生成される電圧は等しく、オフセット電圧は０である。
【００１４】
しかし、入力信号Ｉｎａの電位が入力信号Ｉｎｂの電位よりも高い場合、ＰＭＯＳ ＭＰ３側の差動電流ＩｂがＰＭＯＳ ＭＰ２側の差動電流Ｉａよりも大きくなり、ＮＭＯＳ ＭＮ２のドレイン電位は、第１の電源端子６に供給される電源電位Ｖｄｄに近づく。一方、ＮＭＯＳ ＭＮ１はゲートとドレインが接続されたダイオード接続とされているため、ＮＭＯＳ ＭＮ１のドレイン電位は、ＮＭＯＳ ＭＮ１のしきい値電圧Ｖｔｈ近傍に固定されている。そのため、差動回路２のＰＭＯＳ ＭＰ２のソース・ドレイン間電圧（ドレイン・ソース間電圧と逆極性の電圧）が、ＰＭＯＳ ＭＰ３のソース・ドレイン間電圧よりも高くなる。
なお、ここでは、チャネル長変調効果の影響は無視している。
【００１５】
ところで、ＭＯＳＦＥＴは、ドレイン・ソース間に印加される電圧の絶対値が大きくなるほど、ドレイン・アバランシェ・ホット・キャリア（ＤＡＨＣ）により、しきい値電圧が変動し、駆動能力が変化する。例えば、飽和領域で動作するＮＭＯＳの場合、衝突電離によりゲート酸化膜に注入されたホットホールのため、正のゲート電位が助長され、駆動能力が上昇する。
【００１６】
したがって、ＰＭＯＳ ＭＰ２のソース・ドレインの電圧が、ＰＭＯＳ ＭＰ３のソース・ドレイン間の電圧よりも高くなると、ペア性がくずれ、オフセット電圧が高くなる。また、第１の電源端子６と第２の電源端子７との電位差が高いほど、オフセット電圧の変動が大きくなる。
【００１７】
そこで、差動増幅回路１においては、クリップ回路４が、出力回路３のＮＭＯＳ ＭＮ２に並列に接続され、出力電圧Ｖｏをほぼ２×Ｖｔｈ近傍に抑制する。入力信号Ｉｎａの電位が、入力信号Ｉｎｂの電位よりも高くなり、出力電圧Ｖｏが２×Ｖｔｈ以上になると、クリップ素子ＭＮ５、ＭＮ６の経路に電流が流れる。クリップ素子ＭＮ５、ＭＮ６は、それぞれダイオード接続されたＮＭＯＳで構成されているため、両端の電圧はそれぞれしきい値電圧Ｖｔｈに抑制される。そのため、出力電圧Ｖｏは、２×Ｖｔｈよりも高い電圧値にならず、ほぼ２×Ｖｔｈに抑制される。
【００１８】
したがって、出力回路３のＮＭＯＳ ＭＮ２のドレイン電位と、ＮＭＯＳ ＭＮ１のドレイン電位との電位差は、２×Ｖｔｈ以下に制限される。また、差動回路２のＰＭＯＳ ＭＰ２のソース・ドレインの電圧と、ＰＭＯＳ ＭＰ３のソース・ドレイン間の電圧との電圧差も、２×Ｖｔｈ以下に制限される。
また、第１の電源端子６の電位と第２の電源端子７の電位との電位差が高くなっても、上記の電位差及び電圧差は、２×Ｖｔｈ以下に制限され、オフセット電圧の変動が低減される。
【００１９】
また、出力電圧Ｖｏはクリップ回路４により抑制されているため、入力信号Ｉｎａ、Ｉｎｂに応じて出力電圧Ｖｏがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。
なお、上記のとおり、クリップ回路５は、クリップ回路４と同一構成であり、出力回路３のペア性を維持するためにＮＭＯＳ ＭＮ１側に接続されている。
また、出力回路３はカレントミラーＣＭ１を有し、差動回路２に対してインピーダンスの高い能動負荷となっている。そのため、差動増幅回路１は、１段で高利得を得ることができる。
【００２０】
図２は、第１の実施形態に係る差動増幅回路の構成を例示する他の回路図である。
なお、図２においては、図１の同一の要素には、同一の符号を付している。
図２に表したように、差動増幅回路１ａは、図１に表した差動増幅回路１のクリップ回路４、５をクリップ回路４ａ、５ａに置き換えて構成されている。差動回路２、出力回路３については、図１のものと同様である。
クリップ回路４ａは、出力回路３のＮＭＯＳ ＭＮ２に並列に接続されたクリップ素子ＭＮ５を有する。クリップ素子ＭＮ５は、出力電圧Ｖｏをクリップ素子ＭＮ５のしきい値電圧ＶｔｈＨ近傍に抑制する。なお、クリップ素子ＭＮ５は、ダイオード接続されたＮＭＯＳで構成されている。
【００２１】
また、クリップ回路５ａは、出力回路３のＮＭＯＳ ＭＮ１に並列に接続されたクリップ素子ＭＮ３を有する。クリップ素子ＭＮ３は、ＮＭＯＳ ＭＮ１のドレイン・ソース間電圧をクリップ素子ＭＮ３のしきい値電圧ＶｔｈＨ近傍に抑制する。クリップ回路５ａは、出力回路３のペア性を維持する。なお、クリップ素子ＭＮ３は、ダイオード接続されたＮＭＯＳで構成される。
【００２２】
クリップ素子ＭＮ５、ＭＮ３のしきい値電圧ＶｔｈＨをＮＭＯＳ ＭＮ１、ＭＮ２のしきい値電圧Ｖｔｈよりも高く設定することにより、増幅回路として通常に動作する。
したがって、出力回路３のＮＭＯＳ ＭＮ２のドレイン電位と、ＮＭＯＳ ＭＮ１のドレイン電位との電位差は、ＶｔｈＨ以下に制限される。また、差動回路２のＰＭＯＳ ＭＰ２のソース・ドレインの電圧と、ＰＭＯＳ ＭＰ３のソース・ドレイン間の電圧との電圧差も、ＶｔｈＨ以下に制限される。
【００２３】
第１の電源端子６の電位と第２の電源端子７の電位との電位差が高くなっても、上記の電位差及び電圧差は、しきい値電圧ＶｔｈＨ以上の電圧にはならず、オフセット電圧の変動が低減される。
また、出力電圧Ｖｏが抑制されているため、入力信号Ｉｎａ、Ｉｎｂに応じて出力電圧Ｖｏがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。
【００２４】
次に、第２の実施形態について説明する。
図３は、第２の実施形態に係る差動増幅回路の構成を例示する回路図である。
図３においては、折り返し形でカスコード接続の構成を例示している。なお、図３においては、図１の同一の要素には、同一の符号を付している。
差動増幅回路１ｂは、図１に表した差動増幅回路１の出力回路３を出力回路３ａに置き換え、また、クリップ回路８、９を追加して構成されている。差動回路２は、図１のものと同様である。
【００２５】
出力回路３ａは、第１の電源端子６と第２の電源端子７との間に接続されている。一対のＰＭＯＳ ＭＰ４、ＭＰ５は、カレントミラーＣＭ２を介して、第１の電源端子６と第２の電源端子７との間に接続されている。ＰＭＯＳ ＭＰ４、ＭＰ５の各ソースは、第１の電源端子６に接続される。ＰＭＯＳ ＭＰ４、ＭＰ５の各ゲートには、バイアス電圧ＶＢ３が供給される。ＰＭＯＳ ＭＰ４、ＭＰ５は、カレントミラーＣＭ２に、定電流を供給する。カレントミラーＣＭ２は、一対のＮＭＯＳ ＭＮ１、ＭＮ２に、ＮＭＯＳ ＭＮ７、ＭＮ８がそれぞれカスコード接続されている。ＮＭＯＳ ＭＮ７のゲートには、バイアス電圧ＶＢ２が供給されている。ＮＭＯＳ ＭＮ１は、ゲート接地のＮＭＯＳ ＭＮ７を介して、ＰＭＯＳ ＭＰ４と第２の電源端子７との間に接続されている。また、ＮＭＯＳ ＭＮ８のゲートには、バイアス電圧ＶＢ２が供給されている。ＮＭＯＳ ＭＮ２は、ゲート接地のＮＭＯＳ ＭＮ８を介してＰＭＯＳ ＭＰ５と第２の電源端子７との間に接続されている。ＮＭＯＳ ＭＮ８がＮＭＯＳ ＭＮ２にカスコード接続されているため、カレントミラーＣＭ２の出力インピーダンスは高くなっている。また、ＮＭＯＳ ＭＮ７がＮＭＯＳ ＭＮ１にカスコード接続されているため、ＮＭＯＳ ＭＮ１のドレイン・ソース間電圧が、ＮＭＯＳ ＭＮ２のドレイン・ソース間電圧と等しくなっている。ＮＮＭＯＳ ＭＮ１のドレインは、差動回路２のＰＭＯＳ ＭＰ２のドレインに接続され、ＮＭＯＳ ＭＮ１には、差動電流Ｉａが流れる。ＮＮＭＯＳ ＭＮ１、ＭＮ７は、基準側である。ＮＭＯＳ ＭＮ２のドレインは、差動回路２のＰＭＯＳ ＭＰ３のドレインに接続され、ＮＭＯＳ ＭＮ２のドレインには、差動電流Ｉｂが流れる。ＮＭＯＳ ＭＮ２、ＭＮ８は、出力側であり、ＮＭＯＳ ＭＮ８のドレインとＮＭＯＳ ＭＮ２のソースとの間に、出力電圧Ｖｏが生成される。
【００２６】
クリップ回路４は、クリップ素子ＭＮ５、ＭＮ６が直列に接続され、出力回路３ａのＮＭＯＳ ＭＮ２に並列に接続されている。クリップ素子ＭＮ５、ＭＮ６は、ＮＭＯＳ ＭＮ２のドレイン・ソース間電圧をクリップ素子ＭＮ５、ＭＮ６のしきい値電圧Ｖｔｈを合成した値２×Ｖｔｈ近傍に抑制する。なお、クリップ素子ＭＮ５、ＭＮ６は、それぞれＮＭＯＳで構成されている。
【００２７】
クリップ回路５は、クリップ素子ＭＮ３、ＭＮ４が直列に接続され、出力回路３ａのＮＭＯＳ ＭＮ１に並列に接続されている。クリップ素子ＭＮ３、ＭＮ４は、ＮＭＯＳ ＭＮ１のドレイン・ソース間電圧をクリップ素子ＭＮ３、ＭＮ４のしきい値電圧Ｖｔｈを合成した値２×Ｖｔｈ近傍に抑制する。
【００２８】
クリップ回路８は、クリップ素子ＭＮ１１、ＭＮ１２ＭＮ１１、ＭＮ１２が直列に接続され、カスコード接続されたＮＭＯＳ ＭＮ８及びＭＮ２に並列に接続されている。クリップ素子ＭＮ１１、ＭＮ１２は、出力電圧Ｖｏをクリップ素子ＭＮ１１、ＭＮ１２のしきい値電圧Ｖｔｈを合成した値２×Ｖｔｈ近傍に抑制する。
【００２９】
クリップ回路９は、クリップ素子ＭＮ９、ＭＮ１０ＭＮ９、ＭＮ１０が直列に接続されて、カスコード接続されたＮＭＯＳ ＭＮ１及びＭＮ７に並列に接続されている。クリップ素子ＭＮ９、ＭＮ１０は、ＮＭＯＳ ＭＮ７のドレインとＮＭＯＳ ＭＮ１のソース間との間の電圧をクリップ素子ＭＮ９、ＭＮ１０のしきい値電圧Ｖｔｈを合成した値２×Ｖｔｈ近傍に抑制する。クリップ回路５、９は、出力回路３ａのペア性を維持する。
【００３０】
なお、各クリップ素子は、ダイオード接続されたエンハンスメント形のＮＭＯＳで構成され、各ＮＭＯＳのしきい値電圧はすべて等しくＶｔｈである。
また、入力信号Ｉｎａ、Ｉｎｂの電位は、差動増幅回路１ｂの各トランジスタが飽和領域で動作できる範囲内の値である。
【００３１】
差動増幅回路１ｂにおいても、出力回路３ａのＮＭＯＳ ＭＮ２のドレイン電位と、ＮＭＯＳ ＭＮ１のドレイン電位との電位差は、２×Ｖｔｈ以下に制限される。ＰＭＯＳ ＭＰ４のドレイン・ソース間電圧と、ＰＭＯＳ ＭＰ５のドレイン・ソース間電圧との電圧差も、２×Ｖｔｈ以下に制限される。また、差動回路２のＰＭＯＳ ＭＰ２のソース・ドレインの電圧と、ＰＭＯＳ ＭＰ３のソース・ドレイン間の電圧との電圧差も、２×Ｖｔｈ以下に制限される。
【００３２】
したがって、第１の電源端子６の電位と第２の電源端子７の電位との電位差が高くなっても、上記の電位差及び電圧差は、２×Ｖｔｈ以下に制限され、オフセット電圧の変動が低減される。
また、出力電圧Ｖｏがクリップ回路４、８により抑制されているため、入力信号Ｉｎａ、Ｉｎｂに応じて出力電圧Ｖｏがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。
【００３３】
また、差動増幅回路１ｂは、出力回路３ａが差動回路２に対してカスコード接続されているため、差動回路２の同相入力電圧の範囲を広くすることができる。すなわち、入力信号Ｉｎａ、Ｉｎｂの同相入力電圧の範囲を第２の電源端子７の電位側に広げることができる。また、出力回路３ａは、カスコード接続されたカレントミラーＣＭ２を有するため、カレントミラーＣＭ１よりもインピーダンスを高くすることができ、差動増幅回路１ｂは、さらに高利得を得ることができる。
【００３４】
図４は、第２の実施形態に係る差動増幅回路の構成を例示する他の回路図である。
なお、図４においては、図３の同一の要素には、同一の符号を付している。
図４に表したように、差動増幅回路１ｃは、図３に表した差動増幅回路１ｂのクリップ回路４、５、８、９をクリップ回路４ａ、５ａ、８ａ、９ａに置き換えて構成されている。
クリップ回路４ａは、出力回路３ａのＮＭＯＳ ＭＮ２に並列に接続されたクリップ素子ＭＮ５を有する。クリップ素子ＭＮ５は、ＮＭＯＳ ＭＮ２のドレイン・ソース間電圧をクリップ素子ＭＮ５のしきい値電圧ＶｔｈＨ近傍に抑制する。
【００３５】
クリップ回路５ａは、出力回路３ａのＮＭＯＳ ＭＮ１に並列に接続されたクリップ素子ＭＮ６を有する。クリップ素子ＭＮ６は、ＮＭＯＳ ＭＮ１のドレイン・ソース間電圧をクリップ素子ＭＮ３のしきい値電圧ＶｔｈＨ近傍に抑制する。クリップ回路５ａは、出力回路３ａのペア性を維持する。
【００３６】
また、クリップ回路８ａは、出力回路３ａのカスコード接続されたＮＭＯＳ ＭＮ２及びＭＮ８に並列に接続されたクリップ素子ＭＮ１１を有する。クリップ素子ＭＮ１１は、出力電圧Ｖｏをクリップ素子ＭＮ１１のしきい値電圧ＶｔｈＨ近傍に抑制する。
【００３７】
クリップ回路９ａは、出力回路３ａのカスコード接続されたＮＭＯＳ ＭＮ１及びＭＮ７に並列に接続されたクリップ素子ＭＮ９を有する。クリップ素子ＭＮ９は、ＮＭＯＳ ＭＮ７のドレインとＭＮ１のソースとの間の電圧をクリップ素子ＭＮ９のしきい値電圧ＶｔｈＨ近傍に抑制する。クリップ回路５ａ、９ａは、出力回路３ａのペア性を維持する。
【００３８】
各クリップ素子は、ダイオード接続されたＮＭＯＳで構成され、各クリップ素子しきい値電圧ＶｔｈＨをＮＭＯＳ ＭＮ１、ＭＮ２、ＭＮ７、ＭＮ８のしきい値電圧Ｖｔｈよりも高く設定することにより、増幅回路として通常に動作する。
【００３９】
差動増幅回路１ｃにおいても、出力回路３ａのＮＭＯＳ ＭＮ２のドレイン電位と、ＮＭＯＳ ＭＮ１のドレイン電位との電位差は、ＶｔｈＨ以下に制限される。ＰＭＯＳ ＭＰ５のドレイン・ソース間電圧と、ＰＭＯＳ ＭＰ４のドレイン・ソース間電圧との電圧差も、ＶｔｈＨ以下に制限される。また、差動回路２のＰＭＯＳ ＭＰ２のソース・ドレインの電圧と、ＰＭＯＳ ＭＰ３のソース・ドレイン間の電圧との電圧差も、ＶｔｈＨ以下に制限される。
【００４０】
したがって、第１の電源端子６の電位と第２の電源端子７の電位との電位差が高くなっても、上記の電位差及び電圧差は、ＶｔｈＨ以下に制限され、オフセット電圧の変動が低減される。
また、出力電圧Ｖｏがクリップ回路４、８により抑制されているため、入力信号Ｉｎａ、Ｉｎｂに応じて出力電圧Ｖｏがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。
【００４１】
次に、第３の実施形態について説明する。
図５は、第３の実施形態に係るコンパレータの構成を例示する回路図である。
図５においては、差動増幅回路１を用いたコンパレータ１０の構成を例示している。なお、図５においては、図１と同一の要素には、同一の符号を付している。
コンパレータ１０は、入力信号Ｉｎａ、Ｉｎｂの電位差を増幅する差動増幅回路１と、増幅回路１の出力電圧Ｖｏをローレベルまたはローレベルよりも高いハイレベルに変換して出力電圧ＶＯＵＴとして出力する変換回路１１とを備える。
【００４２】
差動増幅回路１は、図１に表した差動増幅回路１と同様である。
変換回路１１は、第１の電源端子６と第２の電源端子７との間に直列に接続されたＰＭＯＳ ＭＰ６とＮＭＯＳ ＭＮ１３とを有している。ＰＭＯＳ ＭＰ６のゲートには、バイアス電圧ＶＢ１が供給され、ＰＭＯＳ ＭＰ６は、ＮＭＯＳ ＭＮ１３に定電流を供給する。ＰＭＯＳ ＭＰ６は、ＮＭＯＳ ＭＮ１３の負荷回路として動作する。ＮＭＯＳ ＭＮ１３のゲートには、差動増幅回路１の出力電圧Ｖｏが入力される。ＮＭＯＳ ＭＮ１３のドレインに出力電圧が生成される。ＮＭＯＳ ＭＮ１３の出力電圧は、２段のＣＭＯＳインバータで構成されたバッファを介して、出力電圧ＶＯＵＴとして出力される。
【００４３】
差動増幅回路１の出力電圧Ｖｏが、ＮＭＯＳ ＭＮ１３のしきい値電圧Ｖｔｈよりも低いとき、出力電圧ＶＯＵＴは、ハイレベルになる。出力電圧Ｖｏが、ＮＭＯＳ ＭＮ１３のしきい値電圧Ｖｔｈよりも高いとき、出力電圧ＶＯＵＴは、ローレベルになる。
【００４４】
コンパレータ１０においては、差動増幅回路１のオフセット電圧の変動が低減されている。そのため、第１の電源端子６の電位と第２の電源端子７の電位との電位差が高くなっても、出力電圧ＶＯＵＴのローレベルとハイレベルとの変化点の電圧の変動は低減される。
また、出力電圧Ｖｏがクリップ回路４、８により抑制されているため、入力信号Ｉｎａ、Ｉｎｂに応じて出力電圧Ｖｏがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。
【００４５】
図６は、コンパレータの特性を測定するブロック図である。
コンパレータ１０の第２の電源端子７を接地し、第１の電源端子６に電源電位Ｖｄｄ＝３Ｖを供給する。入力信号Ｉｎａとして、ハイレベルが１．６Ｖ、ローレベルが１．４Ｖの矩形波を入力し、入力信号Ｉｎｂとして、電位１．５Ｖを入力する。また、出力には、負荷としてコンデンサＣＯＵＴ＝１μＦを接続する。コンデンサＣＯＵＴの両端の電圧が出力電圧ＶＯＵＴになる。
【００４６】
図７は、第３の実施形態に係るコンパレータの特性を例示する特性図である。
時間０ｓにおいて、入力信号Ｉｎａは、ハイレベルの１．６Ｖからローレベルの１．４Ｖに低下する。差動増幅回路１の出力電圧Ｖｏが、１．５８Ｖから０Ｖに低下し、コンパレータ１０の出力電圧ＶＯＵＴは、０Ｖから３Ｖに上昇する。
コンパレータ１０の出力電圧ＶＯＵＴがローレベルからハイレベルに上昇するときの伝搬遅延時間は、約０．６２μｓである。
【００４７】
図８は、比較例のコンパレータの特性図である。
時間０ｓにおいて、入力信号Ｉｎａは、ハイレベルの１．６Ｖからローレベルの１．４Ｖに低下する。差動増幅回路１の出力電圧Ｖｏが、３Ｖから０Ｖに低下し、コンパレータ１０の出力電圧ＶＯＵＴは、０Ｖから３Ｖに上昇する。
コンパレータ１０の出力電圧ＶＯＵＴがローレベルからハイレベルに上昇するときの伝搬遅延時間は、約１．０４μｓである。
【００４８】
このように、差動増幅回路１を用いたコンパレータ１０においては、出力電圧Ｖｏが抑制されているため、入力信号Ｉｎａ、Ｉｎｂに応じて出力電圧Ｖｏがハイレベルからローレベルへ低下するときの伝搬遅延時間は、抑制されていないときと比較して短くなる。
【００４９】
なお、差動回路がＰＭＯＳ、出力回路がＮＭＯＳ、変換回路がＮＭＯＳをそれぞれ有する構成を例示したが、ＰＭＯＳとＮＭＯＳとをそれぞれ入れ換えた構成とすることもできる。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１、１ａ、１ｂ、１ｃ…差動増幅回路、 ２…差動回路、 ３、３ａ…出力回路、 ４、４ａ、５、５ａ、８、８ａ、９、９ａ…クリップ回路、 ６…第１の電源端子、 ７…第２の電源端子、 １０…コンパレータ、 １１…変換回路、 ＣＭ１、ＣＭ２…カレントミラー、 ＭＮ１〜ＭＮ４、ＭＮ１３…Ｎチャンネル形ＭＯＳＦＥＴ（ＮＭＯＳ）、 ＭＮ５〜ＭＮ１２…クリップ素子、 ＭＰ１〜ＭＰ６…Ｐチャンネル形ＭＯＳＦＥＴ（ＰＭＯＳ）
【特許請求の範囲】
【請求項１】
一対の入力信号の電位差に応じた一対の差動電流を生成する差動回路と、
前記一対の差動電流を受けて、電流差に応じた出力電圧を生成する出力回路と、
前記出力電圧に応じてオンし、前記出力電圧をしきい値電圧を含みローレベルまたは前記ローレベルよりも高いハイレベルに変換できる範囲に抑制するクリップ素子を有するクリップ回路と、
を備えたことを特徴とする差動増幅回路。
【請求項２】
前記クリップ素子は、ダイオード接続されたＮチャンネル形ＭＯＳＦＥＴであることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記出力回路は、カレントミラーを有することを特徴とする請求項１または２に記載の差動増幅回路。
【請求項４】
前記出力回路は、前記差動回路に対してカスコード接続されていることを特徴とする請求項１〜３のいずれか１つに記載の差動増幅回路。
【請求項５】
前記出力回路は、カスコード接続されたカレントミラーを有することを特徴とする請求項１〜４のいずれか１つに記載の差動増幅回路。
【請求項６】
請求項１〜５のいずれか１つに記載の差動増幅回路と、
前記差動増幅回路の出力電圧を前記ローレベルまたは前記ハイレベルに変換する変換回路と、
を備えたことを特徴とするコンパレータ。
【請求項１】
一対の入力信号の電位差に応じた一対の差動電流を生成する差動回路と、
前記一対の差動電流を受けて、電流差に応じた出力電圧を生成する出力回路と、
前記出力電圧に応じてオンし、前記出力電圧をしきい値電圧を含みローレベルまたは前記ローレベルよりも高いハイレベルに変換できる範囲に抑制するクリップ素子を有するクリップ回路と、
を備えたことを特徴とする差動増幅回路。
【請求項２】
前記クリップ素子は、ダイオード接続されたＮチャンネル形ＭＯＳＦＥＴであることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記出力回路は、カレントミラーを有することを特徴とする請求項１または２に記載の差動増幅回路。
【請求項４】
前記出力回路は、前記差動回路に対してカスコード接続されていることを特徴とする請求項１〜３のいずれか１つに記載の差動増幅回路。
【請求項５】
前記出力回路は、カスコード接続されたカレントミラーを有することを特徴とする請求項１〜４のいずれか１つに記載の差動増幅回路。
【請求項６】
請求項１〜５のいずれか１つに記載の差動増幅回路と、
前記差動増幅回路の出力電圧を前記ローレベルまたは前記ハイレベルに変換する変換回路と、
を備えたことを特徴とするコンパレータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−１２８７０（Ｐ２０１３−１２８７０Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１１−１４３７５９（Ｐ２０１１−１４３７５９）
【出願日】平成２３年６月２９日（２０１１．６．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２３年６月２９日（２０１１．６．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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