撮像システムおよび撮像システムの駆動方法
【課題】 Ｓ／Ｎ比の向上ならびにダイナミックレンジを拡大することのできる撮像システムを提供することを目的とする。さらに、これに適した撮像システムの駆動方法を提供することを目的とする。
【解決手段】 行列状に配列された複数の画素と、複数の画素の各列に設けられた列増幅部と、列増幅部で増幅されたことに基づく画像信号を出力する出力部と、を有する固体撮像素子と、画像信号を受ける信号処理部と、を備える撮像システムにおいて、列増幅部は、画素から出力される一の信号を１よりも大きいｑ倍のゲインで増幅し、信号処理部はｑ倍のゲインで増幅されたことに基づく画像信号に対して、１を下回る倍率をかける。
【解決手段】 行列状に配列された複数の画素と、複数の画素の各列に設けられた列増幅部と、列増幅部で増幅されたことに基づく画像信号を出力する出力部と、を有する固体撮像素子と、画像信号を受ける信号処理部と、を備える撮像システムにおいて、列増幅部は、画素から出力される一の信号を１よりも大きいｑ倍のゲインで増幅し、信号処理部はｑ倍のゲインで増幅されたことに基づく画像信号に対して、１を下回る倍率をかける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像システムおよび撮像システムの駆動方法に関する。特に、ダイナミックレンジの拡大とＳ／Ｎ比の向上に関する。
【背景技術】
【０００２】
固体撮像装置においては、Ｓ／Ｎ比の向上や、ダイナミックレンジの拡大が求められる。このような要求に対し、特許文献１では画素信号のレベルを検出する検出回路と増幅回路とを行列状に配列された画素の列毎に設け、画素信号に対するゲインを画素毎に制御している。これにより、Ｓ／Ｎ比を保ちながらダイナミックレンジを拡大するとしている。
【０００３】
また、特許文献２では、撮像素子からの出力信号を増幅する増幅器を設けている。相対的に明るい領域の信号は撮像素子からの出力信号をＡＤ変換したデータを、そして相対的に暗い領域の信号はより高い増幅率で増幅された信号をＡＤ変換したデータを用いてはめ込み合成を行っている。これにより撮像素子のダイナミックレンジを有効に利用することができるとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−０１５７０１号公報
【特許文献２】特開平０６−０７０２２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示される技術では、画素からの画素信号を検出するための検出回路を画素の各列に設けているので、固体撮像装置の占める面積が増大する。さらに、画素毎に検出を行うために消費電力の増大は免れない。
一方、特許文献２に開示される技術では、撮像素子から出力された信号のＳ／Ｎ比は変化することがない。また、撮像素子自体のダイナミックレンジも拡大されることはない。
上述の問題点に鑑みて、本発明はＳ／Ｎ比の向上ならびにダイナミックレンジを拡大することのできる撮像システムを提供することを目的とする。さらに、これに適した撮像システムの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面である撮像システムは、行列状に配列された複数の画素と、前記複数の画素の各列に設けられた列増幅部と、前記列増幅部で増幅されたことに基づく画像信号を出力する出力部と、を有する固体撮像素子と、前記画像信号を受ける信号処理部と、を備える撮像システムであって、前記列増幅部は、前記画素から出力される一の信号に対して１よりも大きいｑ倍のゲインで増幅し、前記信号処理部は前記ｑ倍のゲインで増幅されたことに基づく画像信号に対して、１を下回る倍率をかけることを特徴とする。
【０００７】
本発明の別の一側面である撮像システムの駆動方法は、行列状に配列された複数の画素と、前記複数の画素の各列に設けられた列増幅部と、前記列増幅部で増幅されたことに基づく画像信号を出力する出力部と、を有する固体撮像素子と、前記画像信号を受ける信号処理部と、を備える撮像システムの駆動方法であって、前記画素から出力される一の信号を前記列増幅部によってｑ倍のゲインで増幅する工程と、前記ｑ倍のゲインで増幅されたことに基づく画像信号に対して、前記信号処理部によって１を下回る倍率をかける工程と、を含むこと特徴とする。
【発明の効果】
【０００８】
本発明によれば、固体撮像素子から出力される信号のＳ／Ｎ比を向上し、固体撮像素子のダイナミックレンジを拡大することができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る撮像装置の概略構成を表す図
【図２】本発明の原理を説明するための図
【図３】第１の実施形態に係る固体撮像素子の概略構成を示す図
【図４】第１の実施形態に係る等価回路図
【図５】第１の実施形態に係る固体撮像素子のタイミング図
【図６】第１の実施形態に係る撮像システムの概略を表すブロック図
【図７】第１の実施形態に係るビット変換部の構成例を示す図
【図８】第１の実施形態に係るγ処理の概念を表す図
【図９】第２の実施形態に係る固体撮像素子の概略構成を示す図
【図１０】第２の実施形態に係る固体撮像素子のタイミング図
【図１１】第３の実施形態に係る固体撮像素子の概略構成を示す図
【図１２】本発明の実施形態に係る固体撮像素子の概略構成を示す図
【図１３】本発明の実施形態に係る固体撮像素子の概略構成を示す図
【発明を実施するための形態】
【００１０】
まず、本発明の原理を説明する。
【００１１】
図１は、固体撮像素子の概略構成を表した図である。固体撮像素子１は、画素１０１が行列状に配列された画素部１０と、列増幅部１０２、出力部１０３とを備える。画素１０１は、光電変換素子を含み、光電変換素子で発生した電荷を電圧信号に変換して出力する画素出力部や、画素１０１を選択するための画素選択部などをさらに備えていても良い。なお、図の簡略化のために画素１０１は４個しか示していないが、実際にはｍ行×ｎ列の画素１０１があるものとする。列増幅部１０２は、画素１０１の各列に対応して設けられた列増幅部１０２を含む。各列増幅部１０２は、ゲインを可変に設定できる。出力部１０３は、例えば出力アンプを含むもので、出力アンプ１０３１を介して固体撮像素子１の外部へと信号が出力される。同じ列に設けられた画素１０１は同一の垂直信号線ＶＬを介して列増幅部１０２に接続されている。垂直走査回路１０４により画素１０１が選択されると、画素１０１から垂直信号線ＶＬに信号が出力され、列増幅部１０２で増幅される。当該増幅部１０２の出力ノードと水平信号線ＨＬとを接続するスイッチが水平走査回路１０５により導通されると、列増幅部１０２で増幅された信号は出力アンプ１０３１を介して固体撮像素子１の外部へと出力される。タイミング生成部１０６は、垂直走査回路１０４や水平走査回路１０５に信号を供給するもので、さらに、列増幅部１０２のゲインを制御する信号を供給しても良い。なお、タイミング生成部１０６は固体撮像素子１の外部に設けても良い。
【００１２】
図１に示す固体撮像素子１において、列増幅部１０２のゲインが１倍であるときの、画素１０１に入射する光量に対する、固体撮像素子１から出力される信号成分との関係を、横軸に入射光量、縦軸に固体撮像素子１の出力の大きさを取って図２（Ａ）の「信号（×１）」で示した。入射光量がＩｓａｔ（×１）を超えると、出力は飽和してＶｓａｔとなる。ここでは、飽和レベルＶｓａｔは、列増幅部１０２の飽和レベルであっても、出力部１０３の飽和レベルであっても、以下の議論は適用できる。図中、破線は画素１０１に起因して生じる画素ノイズｎを示し、一点鎖線は出力部１０３に起因する出力ノイズＮを示している。画素ノイズｎは、例えば画素に含まれる画素出力部や画素選択部で発生するノイズなどが考えられる。より具体的には、画素出力部が、垂直信号線ＶＬに設けられた定電流源とでソースフォロワ回路を構成するような場合において、定電流源を流れる電流値の時間的な揺らぎなどが画素ノイズｎの要因となりうる。出力ノイズＮには、例えば出力アンプ１０３を駆動することで発生するノイズが含まれる。なお、画素ノイズｎならびに出力ノイズＮは、常に一定のレベルのノイズとなるわけではなく、時間によって変動する。図２（Ａ）では、それぞれのノイズが時間的に変動したときの最大レベルを示している。
【００１３】
図２（Ａ）に示すように、列増幅部１０２におけるゲインが１倍であるときには、一般に出力ノイズＮの方が画素ノイズｎ（×１）よりも大きいので、出力ノイズＮが支配的となる。つまり、信号（×１）が出力ノイズＮよりも小さくなるような入射光量を受けた画素１０１からの信号は、出力ノイズＮの影響のために固体撮像素子１から正しく取り出すことができない。例えば、固体撮像素子１から出力される出力のレベルがｖ０であったとする。出力ｖ０が出力されたタイミングにおいてはノイズのレベルが小さく、入射光量に正しく対応したレベルであるかもしれないし、本来はｖ０よりも小さいレベルの出力が得られるにも関わらず、ノイズの影響で出力がｖ０になっているのかもしれない。なお、出力ノイズＮが画素ノイズｎよりも大きいのは、一般に画素の走査はライン単位で行われるために出力部よりも前の領域は比較的低速で駆動し、かつ狭帯域であるのに対して、出力部はより高速で駆動し、かつ広帯域であるためである。
【００１４】
図２（Ａ）において、信号（×１）を得たのと同一の画素から出力された信号に対して、列増幅部１０２によりＧ倍のゲインをかけることを考える（Ｇ＞１）。このときの入射光量と固体撮像素子１からの出力との関係を図２（Ａ）中の「信号（×Ｇ）」で示した。信号（×Ｇ）は、信号（×１）よりも少ない入射光量Ｉｓａｔ（×Ｇ）で飽和出力Ｖｓａｔになる。言い換えると、列増幅部１０２のゲインが大きいほど、入射光量に対する固体撮像素子１の出力を表す直線の傾きが大きくなる。また、列増幅部１０２のゲインを変えることで、信号成分のみならず、画素ノイズｎもＧ倍のゲインで増幅されるが、出力ノイズＮは列増幅部１０２のゲインに依存しない。そのため、列増幅部１０２のゲインを高くすると、増幅された画素ノイズｎが出力ノイズＮを上回るようになる。つまり、列増幅部１０２のゲインをＧ倍にすることで増幅された画素ノイズｎが支配的となり、出力ノイズＮが相対的に小さくなる。したがって、列増幅部１０２のゲインが１の時には支配的であった出力ノイズＮのために正しく取り出すことができなかった入射光量での信号を取り出すことができるようになる。列増幅部１０２のゲインをＧ倍にすることで取り出すことができるようになった入射光量の範囲をＡとして示している。つまり、入射光量の範囲Ａの分だけ固体撮像素子１のダイナミックレンジが拡大したことと同義に扱える。
【００１５】
そこで、入射光量が０からＩａまでの範囲は信号（×Ｇ）を、入射光量がＩａより大きい領域では信号（×１）を利用することが考えられるが、入射光量Ｉａを境に信号レベルが大きく変化してしまう。そのため、固体撮像素子１から出力された信号（×Ｇ）を、信号処理部である外部の処理回路で１／Ｇ倍する。この様子を図２（Ｂ）に示す。信号（×Ｇ）は信号（×Ｇ・１／Ｇ）となり、信号（×１）の特性と一致する。同様にして、画素ノイズｎ（×Ｇ）は１／Ｇ倍されることで画素ノイズｎ（×１）と一致する。一方で、出力ノイズＮは、列増幅部のゲインをＧ倍にしても変化しないので、固体撮像素子１の外部に設けられた処理回路で１／Ｇ倍すると、出力ノイズＮ（１／Ｇ）になる。つまり、外部の処理回路で１／Ｇ倍することにより、入射光量が０からＩｓａｔまでの範囲における出力ノイズＮによるノイズ成分が低減されることにより、信号（×１）よりも信号（×Ｇ・１・Ｇ）の方が出力ノイズＮに対するＳ／Ｎ比が高い信号となる。
【００１６】
また、図２（Ｂ）のように、Ｉｓａｔ（×Ｇ）がＩａよりも大きい場合には、入射光量がＩａからＩｓａｔ（×Ｇ）の範囲についても信号（×Ｇ・１／Ｇ）を利用することでＳ／Ｎ比の高い信号を得ることができる。入射光量がＩｓａｔ（×Ｇ）までの領域は、被写体が相対的に暗い状態であるので、Ｓ／Ｎ比が向上することの効果は特に顕著である。
【００１７】
以上で説明したことをまとめたものが図２（Ｃ）である。入射光量が０からＩｓａｔまでの範囲では信号（×Ｇ・１／Ｇ）を利用し、入射光量がＩｓａｔよりも大きい範囲では信号（×１）を利用する。入射光量がＩｓａｔの点についてはどちらを利用しても良いが、信号（×Ｇ・１／Ｇ）の方がより高いＳ／Ｎ比となるので、信号（×Ｇ・１／Ｇ）を用いることが好ましい。出力ノイズと画素ノイズに着目すると、入射光量が０からＩｓａｔまでの範囲では出力ノイズＮよりも画素ノイズｎ（×１）の方が支配的となり、入射光量がＩｓａｔよりも大きい範囲では出力Ｎが画素ノイズｎ（×１）よりも支配的となる。なお、図２（Ｃ）においてＡで示した入射光量の範囲よりも入射光量が少ない範囲においては、信号（×Ｇ・１／Ｇ）が画素ノイズｎ（×１）よりも小さいレベルになってしまう。したがって、固体撮像素子１から出力される信号が有効であるのは、入射光量がＩｂよりも大きい範囲に限られる。しかし、先述のように出力ノイズや画素ノイズは時間的な揺らぎを持っており、その最大レベルを図２では示している。動画のように連続的に画像を取得すると、ノイズ成分が平均化されるので、全体としては画素ノイズｎよりも低いレベルになる。このため、信号（×Ｇ・１／Ｇ）が画素ノイズｎ（×１）よりも小さい領域の画像の一部を認識できるようになる。つまり、本発明によって入射光量の小さい範囲における出力ノイズＮを抑圧することで、図２（Ｂ）における画素ノイズｎ（×１）よりも低いレベルの入射光量であっても、画像としては認識できる可能性が高まるという効果がある。
【００１８】
また、上記の説明においては、１の画素から出力される信号に対して２種類のゲインで増幅するものを説明した。しかし、本発明の思想に従えば、１の画素から出力される信号に対して３種類以上のゲインで増幅してもよいことは明らかである。これにより、より広範な入射光量の範囲に対してＳ／Ｎ比の向上が実現できる。
【００１９】
また、列増幅部１０２における増幅率を１倍とＧ倍に設定する場合を例に取って説明したが、増幅率の組み合わせを限定するものではない。例えば、２倍と１６倍との組み合わせや、０．５倍と４倍の組み合わせなどでもよい。
【００２０】
また、上記説明では、Ｇ倍で増幅した信号に対して１／Ｇ倍、すなわち列増幅部におけるゲインの逆数をかける処理を行った。しかし、これは異なるゲインで増幅して得られた２つの信号の特性を合わせる（図２における同一直線に乗るようにする）ためのものであるので、必ず１／Ｇ倍しなければならないものではない。例えば一の信号を列増幅部１０２で２倍および１６倍のゲインで増幅した場合には、１６倍のゲインで増幅することで得られた信号を１／８倍すればもう一方の信号と特性を合わせることができる。また、２倍のゲインで増幅することで得られた信号を１／２倍し、１６倍のゲインで増幅することで得られた信号を１／１６倍しても特性を合わせることができる。
【００２１】
なお、ダイナミックレンジを拡大し、さらにＳ／Ｎ比を向上するという目的は２つの信号について上記特性を合わせなくても達成できる。１倍とＧ倍のゲインで増幅された２つの信号のうち、Ｇ倍のゲインで増幅された信号に対して、１／Ｇ倍ではなく、たとえば１／（２Ｇ）倍であっても出力ノイズＮを低減することは可能なので、ダイナミックレンジを拡大し、さらにＳ／Ｎ比を向上することができる。ただし、この場合には、図２（Ｃ）におけるＩｓａｔ（×Ｇ）を境に特性の連続性がなくなる（オフセットが生じる）ので、オフセット補正を行うことが望ましい。
【００２２】
以上のことをまとめると、ある画素から出力された一の信号から、列増幅部によってｐ倍のゲインで増幅した信号とｑ倍のゲインで増幅信号とを得る。ここで、ｐ＜ｑであり、１＜ｑであるとする。さらに、高いゲインであるｑ倍のゲインで増幅された信号に基づいて固体撮像素子から出力される画像信号に対して、１を下回る倍率をかける処理を行う。これによって、ダイナミックレンジが拡大し、さらにＳ／Ｎ比を向上させることができる。
【００２３】
また、１を下回る倍率をｐ／ｑ倍とすることで、ｐ倍のゲインで増幅された信号と特性を合わせることができる。仮にｐ倍のゲインで増幅された信号に対してさらにｒの倍率をかける場合には、１を下回る倍率を（ｐ／ｑ）×ｒとすることで２つの信号の特性を合わせることができる。つまり、１を下回る倍率がｐ／ｑを約数に持つ値であればよい。
【００２４】
比較のために特許文献２に開示される技術について検討する。特許文献２においては、信号を増幅する手段が撮像素子の外部に設けられている。つまり、図２における出力ノイズＮも増幅されてしまうので、Ｓ／Ｎ比は改善せず、また、ダイナミックレンジが拡大されることもない。
【００２５】
（第１の実施形態）
本発明の第１の実施形態に係る固体撮像素子の構成例を図３に示す。図１と同じ構成については同じ符号を付している。固体撮像素子１は、出力部１０３に信号保持部１０７を備える。
【００２６】
図３における１つの画素１０１に関して、出力アンプ１０３１までの構成をより詳細に示した等価回路図が図４である。
【００２７】
画素１０１は光電変換素子であるフォトダイオードＰＤと、フォトダイオードに蓄積された電荷を、画素出力部ＳＦを構成するＭＯＳトランジスタのゲート端子に転送する転送部ＴＸを含む。画素出力部ＳＦの入力部であるゲート端子は、リセット部ＲＥＳを介して電源ＶＤＤと接続されている。さらに、画素出力部ＳＦのソース端子は画素選択部ＳＥＬを介して列増幅部１０２の入力容量Ｃ０の一方の端子と接続されると共に、定電流源Ｉｃｏｎｓｔにも接続される。
【００２８】
列増幅部１０２はオペアンプＡｍｐを備える。オペアンプＡｍｐの反転入力端子は入力容量Ｃ０の他方の端子と接続される。オペアンプＡｍｐの反転入力端子と出力端子とを、帰還容量Ｃ１、Ｃ２、Ｃ３がそれぞれスイッチを介して接続するように設けられている。さらに、オペアンプＡｍｐの反転入力端子と出力端子とを短絡するスイッチが設けられている。オペアンプＡｍｐの非反転入力端子には電源Ｖｒｅｆが与えられる。画素１０１から垂直信号線ＶＬに出力された信号に対しては、オペアンプＡｍｐの帰還経路に接続される帰還容量Ｃ１、Ｃ２、Ｃ３の容量値と、入力容量Ｃ０の容量値との比で決定されるゲインがかかって増幅される。ここでは、帰還容量Ｃ１、Ｃ２およびＣ３の容量値はそれぞれ入力容量Ｃ０の容量値の１倍、１／８倍および１／１６倍とする。つまり、本実施例においては各列増幅部にゲインが可変である列増幅器を備えている。後述するが、画素に起因するノイズが入力容量Ｃ０で低減される。ここでは入力容量Ｃ０、オペアンプＡｍｐ、信号φＣが入力されるスイッチとを含めて第１のＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路とする。
【００２９】
列増幅部１０２で増幅された信号は、保持容量ＣＴＳ１、ＣＴＮ１、ＣＴＳ２、ＣＴＮ２に選択的に伝達されて保持される。保持容量ＣＴＳ１およびＣＴＳ２には、フォトダイオードＰＤで光電変換されることで得られる電荷に基づく信号が保持され、保持容量ＣＴＮ１およびＣＴＮ２には、画素出力部ＳＦをリセットしたことに基づく信号が保持される。保持容量ＣＴＳ１、ＣＴＮ１、ＣＴＳ２、ＣＴＮ２はそれぞれ異なる水平信号線ＨＬｎ（ｎは１〜４）に接続される。保持容量ＣＴＳ１およびＣＴＮ１に保持された信号は、それぞれスイッチを介して差動増幅器Ｄ．Ａｍｐ１の異なる入力端子に接続される。保持容量ＣＴＳ２およびＣＴＮ２に保持された信号は、それぞれスイッチを介して差動増幅器Ｄ．Ａｍｐ２の異なる入力端子に接続される。水平走査回路１０５から信号φＨ１、φＨ２、・・・が入力されると、保持容量ＣＴＳ１、ＣＴＮ１、ＣＴＳ２、ＣＴＮ２に保持された信号が水平信号線を介して対応する差動増幅器に入力される。差動増幅器Ｄ．Ａｍｐ１からは、保持容量ＣＴＳ１およびＣＴＮ１で保持された信号の差分が出力される。差動増幅器Ｄ．Ａｍｐ２からは、保持容量ＣＴＳ２およびＣＴＮ２で保持された信号の差分が出力される。ここで、保持容量と差動増幅器とを含めて第２のＣＤＳ回路とする。第２のＣＤＳ回路によって列増幅部に起因するオフセットが低減される。
【００３０】
図５を用いて、本実施形態に係る動作を説明する。ここでは、帰還容量Ｃ１とＣ２を用いる場合であり、それぞれの容量値は、入力容量Ｃ０の容量値の１倍と１／８倍であるものとする。すなわち、１倍と８倍のゲインで一つの信号を増幅する場合を説明する。また、図４において、ＴＸ、ＲＥＳ、ＳＥＬで示されるスイッチに入力される信号をそれぞれφＴＸ、φＲＥＳ、φＳＥＬで表し、信号がハイレベルである時にスイッチが導通するものとする。また、帰還容量Ｃ１、Ｃ２、Ｃ３とオペアンプＡｍｐの反転入力端子との間に存在するスイッチに与えられる信号をそれぞれφＣ１、φＣ２、φＣ３と表し、信号がハイレベルである時にスイッチが導通するものとする。保持容量ＣＴＳ１、ＣＴＮ１、ＣＴＳ２、ＣＴＮ２と列増幅部１０２の出力端子との間にあるスイッチに与えられる信号をそれぞれφＣＴＳ１、φＣＴＮ１、φＣＴＳ２、φＣＴＮ２と表し、信号がハイレベルである時にスイッチが導通するものとする。
【００３１】
まず、時刻ｔ０において信号φＴＸおよびφＨｎを除く信号がハイレベルに遷移する。信号φＳＥＬがハイレベルになると画素選択部ＳＥＬが導通するので、画素出力部のソース端子と定電流源Ｉｃｏｎｓｔとが電気的に接続されてソースフォロワ回路が形成される。これにより画素出力部ＳＦのゲート端子の電位に応じたレベルが信号として垂直信号線ＶＬに現れる。このタイミングで信号φＲＥＳがハイレベルであるので、垂直信号線ＶＬには、画素出力部ＳＦのゲート端子をリセットしている状態に対応するレベルが現れる。また、信号φＣ、φＣ１、φＣ２、φＣ３がそれぞれハイレベルになることでオペアンプＡｍｐの反転入力端子と出力端子とが短絡されると共に、帰還容量Ｃ１、Ｃ２およびＣ３がリセットされる。オペアンプＡｍｐの仮想接地により、帰還容量Ｃ１およびＣ２の両端子の電位は電源Ｖｒｅｆと同電位と見なせる。信号φＣＴＮ１、φＣＴＳ１、φＣＴＮ２およびφＣＴＳ２がハイレベルであるので、オペアンプＡｍｐの出力によって保持容量ＣＴＮ１、ＣＴＳ１、ＣＴＮ２およびＣＴＳ２がリセットされる。
【００３２】
時刻ｔ１に信号φＲＥＳがローレベルに遷移し、画素出力部ＳＦのゲート端子のリセット状態が解除される。このリセット状態の解除に伴って発生するノイズ成分が画素ノイズｎの一因である。
【００３３】
時刻ｔ２において信号φＣ１、φＣ２、φＣ３、φＣＴＮ１、φＣＴＳ１、φＣＴＮ２およびφＣＴＳ２がローレベルになり、それぞれに対応するスイッチが非導通状態になる。
【００３４】
その後、時刻ｔ３において信号φＣがローレベルに遷移することで、オペアンプの入出力端子の短絡状態が解除される。入力容量Ｃ０では、画素出力部ＳＦのゲート端子をリセットしたことに対応するレベルが、Ｖｒｅｆによりクランプされる。
【００３５】
時刻ｔ４に信号φＣ１およびφＣＴＮ１がハイレベルになり、時刻ｔ５に信号φＣＴＮ１がローレベルになることで、この時の列増幅部１０２の出力が保持容量ＣＴＮ１に保持される。ここでは信号φＣ１がハイレベルであるので、オペアンプＡｍｐの期間経路には帰還容量Ｃ１のみが電気的に接続されている。すなわち、列増幅部１０２のゲインがＣ０／Ｃ１＝Ｃ０／Ｃ０＝１となる。保持容量ＣＴＮ１に保持される信号には、列増幅部１０２に起因するオフセット成分が含まれる。
【００３６】
時刻ｔ６に信号φＣ１がローレベルに遷移し、時刻ｔ７に信号φＣ２がハイレベルに遷移することで、オペアンプＡｍｐの帰還経路には帰還容量Ｃ２のみが電気的に接続される。つまり、列増幅部１０２のゲインがＣ０／Ｃ２＝Ｃ０／（Ｃ０／８）＝８となる。
【００３７】
時刻ｔ７から信号φＣＴＮ２がパルス状にハイレベルになり、信号φＣＴＮ２がローレベルになると、列増幅部１０２に起因するオフセット成分を含む信号が保持容量ＣＴＮ２に保持される。
【００３８】
時刻ｔ８に信号φＴＸがハイレベルに遷移すると、フォトダイオードＰＤに蓄積されていた電荷が画素出力部ＳＦのゲート端子へと転送される。これにより画素出力部ＳＦのゲート端子の電位が変化するので、垂直信号線ＶＬに現れるレベルも変化する。このとき入力容量Ｃ０は浮遊状態にあるので、時刻ｔ１でクランプされた垂直信号線ＶＬのレベルからの電位の変動分のみがオペアンプＡｍｐの反転入力端子に入力される。つまり、クランプ容量よりも前で発生したノイズ成分のうち、時刻ｔ３における垂直信号線ＶＬのレベルと、時刻ｔ８以降のタイミングにおけるレベルとで、相関性のあるノイズ成分はクランプ動作により低減することができる。これにより光電変換に基づく信号がオペアンプＡｍｐに入力される。ただし、定電流源Ｉｃｏｎｓｔを流れる電流のゆらぎや、画素出力部ＳＦで発生する１／ｆノイズと呼ばれるノイズなどは時刻ｔ１と時刻ｔ８とで異なる（相関性がない）ので、クランプ動作により低減することができない。本実施形態においては、このような相関性がないノイズ成分が画素ノイズｎに相当する。
【００３９】
時刻ｔ８では入力容量Ｃ０の容量値の１／８倍の容量値を持つ帰還容量Ｃ２のみがオペアンプＡｍｐの帰還経路に存在するので、光電変換に基づく信号は８倍のゲインで増幅されることになる。時刻ｔ８から信号φＣＴＳ２がパルス状にハイレベルになっており、列増幅部１０２で８倍に増幅された信号は信号φＣＴＳ２がローレベルに遷移することで保持容量ＣＴＳ２に保持される。保持容量ＣＴＳ２に保持される信号には、保持容量ＣＴＮ２と同様に、列増幅部１０２に起因するオフセットが含まれる。
【００４０】
時刻ｔ９に信号φＣ２がローレベルに遷移し、時刻ｔ１０に信号φＣ１がハイレベルに遷移することで、オペアンプＡｍｐの帰還経路には帰還容量Ｃ１のみが電気的に接続された状態になる。帰還容量Ｃ１の容量値は入力容量Ｃ０の容量値と同じであるので、列増幅部１０２に入力される信号は１倍のゲインで増幅される。
【００４１】
時刻ｔ１０から信号φＣＴＳ１がハイレベルになり、これがローレベルに遷移すると、垂直信号線ＶＬに現れたレベルを１倍のゲインで増幅した信号が保持容量ＣＴＳ１に保持される。ここで保持容量ＣＴＳ１に保持される信号には、保持容量ＣＴＮ１と同様に、列増幅部１０２に起因するオフセットが含まれる。
【００４２】
この後、信号φＳＥＬがローレベルになることで、画素１０１の選択状態が解除される。
【００４３】
時刻ｔ１１から信号φＨｎが順次ハイレベルとなることで、１行分の画素からの信号が順次差動増幅器Ｄ．Ａｍｐ１およびＤ．Ａｍｐ２を介して出力される。各保持容量に保持される信号には、列増幅部１０２に起因するオフセットが含まれるので、差動増幅器により差分を取ることでオフセット成分を低減することが可能となる。ここでは差動増幅器Ｄ．Ａｍｐ１からは１倍のゲインで増幅された信号Ｓ１が、差動増幅器Ｄ．Ａｍｐ２からは８倍のゲインで増幅された信号Ｓ２が出力される。信号Ｓ１およびＳ２には、上述の出力ノイズＮが含まれる。ここでの信号Ｓ１およびＳ２は、図２における出力Ｖに対応する。
【００４４】
本実施形態においては、各列に列増幅部１０２が設けられているので、１行分の画素について並列的に処理を行える。つまり、出力アンプ１０３１と比較してより低速に駆動することができるので、ノイズの発生源となりにくいという利点がある。
【００４５】
次に、固体撮像素子から出力された信号をどのように処理するかを説明する。図６に固体撮像素子１を用いた撮像システム１００の構成例を示す。
【００４６】
固体撮像素子１の差動増幅器Ｄ．Ａｍｐ１およびＤ．Ａｍｐ２から出力された信号Ｓ１およびＳ２は、それぞれ対応するゲイン補正回路１１０に入力される。ゲイン補正回路１１０は、固体撮像素子１から出力された信号に対してゲイン補正処理を施す。例えば、列増幅部１０２でのゲインを決定する入力容量Ｃ０や帰還容量Ｃ１、Ｃ２などの容量値は、製造条件のバラツキ等のために必ずしも設計した通りの容量値にならないことがある。このようなバラツキに起因するゲイン誤差を補正するのがゲイン補正回路１１０となる。ゲイン補正の手法としては、予めメモリに記憶された補正値に基づいて補正することも考えられる。なお、ゲイン誤差が無視できる程度のレベルである場合には、ゲイン補正回路１１０を省略することも考えられる。
【００４７】
ゲイン補正回路１１０で処理された信号は、アナログ／デジタル変換部（ＡＤＣ）１２０にてデジタル信号に変換される。
【００４８】
ＡＤＣ１２０から出力されるデジタル信号はビット変換部１３０に入力されてビット変換と呼ぶ処理を施される。ビット変換については詳しくは後述する。
【００４９】
ビット変換部１３０から出力された信号はデジタル信号処理装置（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ；ＤＳＰ）１４０にて例えばγ（ガンマ）補正などが施された上で表示部１５０に画像として表示されたり、記録部１６０に記憶されたりする。本実施形態においては、信号処理部がゲイン補正回路１１０、ＡＤＣ１２０、ビット変換部１３０、ＤＳＰ１４０を含むものとする。
【００５０】
表示部１５０は例えばデジタルカメラに設けられた電子ビューファインダー（Ｅｌｅｃｔｒｏｎｉｃ Ｖｉｅｗ Ｆｉｎｄｅｒ；ＥＶＦ）のようなディスプレイ装置である。
【００５１】
記録部１６０は半導体メモリや光磁気ディスクのような取り外し着脱可能な記録媒体でもよいし、システムに固定的に取り付けられた記録媒体であってもよい。
【００５２】
ＣＰＵ１７０は撮像システム１００全体の制御を司る回路であり、例えば固体撮像素子１に含まれるタイミング生成部１０６の動作タイミングや、ゲイン補正回路の設定を行う。
【００５３】
図７は、ビット変換部１３０の構成例を示す図である。ここでは、ＡＤＣ１２０−１および１２０−２はともに１２ビットの分解能を有するものとし、出力されるデータをそれぞれＤＡＴＡ１およびＤＡＴＡ２とする。ここでは、ゲインＧは８であるとして説明を行う。また、各データＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３は、それぞれＤａ１１、Ｄｂ１１、Ｄｃ１４が最上位ビットであるものとする。図７中、Ｄａ０〜Ｄａ１１、Ｄｂ０〜Ｄｂ１１はデータＤＡＴＡ１、ＤＡＴＡ２の各ビットの出力端子を表し、Ｄｃ０〜Ｄｃ１４はビット変換部１３０における各ビットの入出力端子を表している。
【００５４】
ビット変換部１３０は、１２ビットのデータであるＤＡＴＡ１およびＤＡＴＡ２を選択的に１５ビットのデータに変換して出力するもので、列増幅部１０２において８倍のゲインで増幅された信号に対してそのゲインの逆数をかける演算を施す機能を担う。
【００５５】
ビット変換部１３０の動作をより詳しく説明する。データＤＡＴＡ１は、１倍のゲインで増幅された信号に基づくデータであるので、図２（Ｃ）において「信号（×１）」として示された特性に沿った値となっている。データＤＡＴＡ２は、Ｇ倍のゲインで増幅された信号に基づくデータであるので、図２（Ｃ）において「信号（×Ｇ）」として示された特性に沿った値となっている。データＤＡＴＡ２が飽和している、すなわち、データＤＡＴＡ２のビット列が全て１である場合を考える。ところで、図２における固体撮像素子の出力の飽和レベルＶｓａｔよりも低い信号レベルをＡＤ変換器の最大値、すなわち飽和レベルとすることが一般的である。これは、図２においては説明を簡単にするために、入射光量に対する出力レベルの特性を、飽和レベルまで直線として扱っていたが、実際には、入射光量Ｉｓａｔの付近では特性が曲線になっているためである。
【００５６】
データＤＡＴＡ２が飽和している場合には信号φｂがスイッチ群ＳＷに入力されて、ビット変換部１３０におけるデータ入力端子Ｄｃ０〜Ｄｃ１４のうちＤｃ３〜Ｄｃ１１までの入力端子がデータＤＡＴＡ１の下位ビットＤａ０〜Ｄａ８と接続されるようになる。データ入力端子Ｄｃ０〜Ｄｃ２は、固定ビット入力端子ＣＮＳＴに接続される。固定ビット入力端子ＣＮＳＴから与えられるビットは０であっても１であってもよい。このようにスイッチ群ＳＷが端子ａ側に接続されることで、データＤＡＴＡ１に対して３ビットの冗長ビットを下位ビット側に付加することと等しい動作が行われる。付加された下位３ビットは、出力ノイズＮによって取り出すことができないレベルに相当するので、０であっても１であっても画像に与える影響は非常に小さい。
【００５７】
一方、データＤＡＴＡ２が飽和していない、すなわちデータＤＡＴＡ２のビット列に０が含まれる場合には、信号φｂがスイッチ群ＳＷに入力されて、データ入力端子Ｄｃ０〜Ｄｃ１１がデータＤＡＴＡ２のＤｂ０〜Ｄｂ１１と接続されるようになる。データ入力端子Ｄｃ１２〜Ｄｃ１４には、データＤＡＴＡ１のＤａ９〜Ｄａ１１が接続される。ここではデータＤＡＴＡ２は、データＤＡＴＡ１に対して８倍高いゲインで増幅された信号に基づくデータであるので、データＤＡＴＡ２が飽和しない光量の範囲においては、データＤＡＴＡ１の値はデータＤＡＴＡ２の１／８の大きさになる。つまり、この範囲においてはＤａ９〜Ｄａ１１のビットは必ず０になる。したがって、データＤＡＴＡ２が飽和していないときの、ビット変換部１３０の出力データＤＡＴＡ３は、１２ビットのデータＤＡＴＡ２に対して０である冗長ビットを３ビット分だけ上位ビット側に加えて１５ビットに変換したデータとなる。つまり、データＤＡＴＡ１の信号に対しては３ビット分（２の３乗分の１＝１／８）だけレベルが小さくなるので、図２（ｃ）で示した、×１／Ｇ（ここでは×１／８）の動作を行っていることと同義である。
【００５８】
以上の動作により、ビット変換部１３０からは、常に適切な信号が得られる。すなわち、より高いゲインで増幅した信号が飽和していない範囲においてはより高いゲインで増幅した信号に基づくデータが出力され、より高いゲインで増幅した信号が飽和する範囲においてはより低いゲインで増幅した信号に基づくデータが出力される。なお、図７では２つのデータＤＡＴＡ１とＤＡＴＡ２とのゲイン差が８倍である場合に対応するビット変換部の構成例を示したが、ゲイン差が８倍以外の場合や、複数のゲイン差が列増幅部１０２で設定できる場合にも対応できるように構成できる。図７に示す構成を拡張することができるので、具体的な構成は割愛する。
【００５９】
ここで、各データＤＡＴＡ１およびＤＡＴＡ２に付加する冗長ビットの長さについて検討する。データＤＡＴＡ１が、画素からの信号をｐ倍のゲインで増幅したことに基づくデータであり、データＤＡＴＡ２が、画素からの信号をｑ倍のゲインで増幅したことに基づくデータであるものとする。ただし、ｐ＜ｑであり、１＜ｑである。このとき、ある入射光量に対するデータＤＡＴＡ２の大きさはデータＤＡＴＡ１に対してｑ／ｐ倍である。したがって、両データに付加する冗長ビットのビット数をｑ／ｐビットとすることで、両データの特性を合わせることができる（図２において同一の特性直線に乗ることと同義）。
【００６０】
なお、ビット変換部１３０に相当する機能ブロックは他の構成要件に対して図６に示す接続関係になっていなくても良い。例えば、ＡＤＣ１２０によってＡＤ変換される前に信号Ｓ２に対して×１／８の演算を施してもよい。
【００６１】
次に、デジタル信号処理装置１４０において行われるガンマ（γ）補正動作を説明する。図８（ａ）は入射光量と固体撮像素子１の出力（センサ出力）との関係を、図８（ｂ）はセンサ出力とγ値との関係を示している。
【００６２】
図８（ａ）は図２と同様に、列増幅部１０２におけるゲインが大きいほど、小さい入射光量で飽和出力に達することを示している。図８（ａ）におけるセンサ出力を入力として、その信号にかけるγ値を示したものが図８（ｂ）である。ここでは縦軸がゲイン補正回路１１０、ＡＤＣ１２０、ビット変換部１３０などを経てＤＳＰに入力されるデータに相当し、入力されたデータに対するγ値を横軸に示している。ここでは便宜的にセンサ出力として表している。
【００６３】
入射光量Ｉ１の光が入射した画素について考える。入射光量Ｉ１は、例えば列増幅部１０２で８倍のゲインをかけても出力が飽和しないレベルのものであるとする。先の説明に従い、入射光量Ｉ１は高いゲインをかけた信号が利用される。図８（ａ）においては、入射光量Ｉ１に対して８倍のゲインをかけたときの固体撮像素子からの出力がｖ１となる（出力Ａ）ことを示している。また、入射光量がＩ２であるときに列増幅部１０２でかけるゲインを１倍とすると、センサ出力がｖ１になる（出力Ｂ）。つまり、入射光量が異なっていても、列増幅部１０２でかけるゲインの値によっては、センサ出力が同じレベルになることがある。
【００６４】
センサ出力が同じレベルであれば、そのセンサ出力に対してかけるγ値は同じであることが一般的である。つまり、入射光量がＩ１であり、列増幅部１０２でのゲインが８倍であるときのセンサ出力ｖ１と、入射光量がＩ２であり、列増幅部１０２でのゲインが１倍のときのセンサ出力ｖ１とで、同じγ値（ここではγ１）をかけることになる。センサ出力としては同じレベルではあるが、出力Ａと出力Ｂとでは、基となる入射光量が異なっているため、両者に同じγ値をかけるような処理を行うと、得られる画像の明るさが不自然になってしまう。これは、列増幅部１０２でのゲインが８倍であるときのセンサ出力ｖ１に対応する入射光量Ｉ１は、列増幅部１０２でのゲインが１倍のときのセンサ出力ｖ１に対応する入射光量Ｉ２よりも小さい（暗い）にも関わらず、両者に同じγ値をかけることになるためである。
【００６５】
そこで、本実施形態においては次のようにしてγ値を決定する。図６において、列増幅部１０２でのゲインが１倍であるときの信号をＳ１とし、列増幅部１０２でのゲインが８倍であるときの信号をＳ２とする。入射光量がＩ１であり、列増幅部１０２でのゲインが１倍であるときのセンサ出力をｖ２として、出力Ａに対してかけるγ値は、このセンサ出力ｖ２に対応したγ値をかける。これにより、自然な明るさの画像を得ることができる。
【００６６】
上の説明では、信号Ｓ１にも信号Ｓ２にも、図８（ｂ）に×１で示した特性のγ値をかけているが、列増幅部１０２でのゲインに応じたγ値の特性を用いると、より好適な明るさの画像を得ることができる。
【００６７】
なお、γ値は、例えばルックアップテーブルを用意しておき、ＤＳＰ１４０に入力されるデータＤＡＴＡ３の値との比較によって決定するような方法が考えられる。
【００６８】
また、本実施形態では、画像信号に対して１を下回る倍率をかける処理を施した後にγ処理を行っているが、１を下回る倍率をかける処理に先立ってγ処理を行ってもよい。
【００６９】
以上で説明したように本発明の第１の実施形態によれば、固体撮像素子のダイナミックレンジを拡大することが可能となるとともに、撮像システムのＳ／Ｎ比を向上させることができる。さらに、列増幅部１０２のゲインに応じたγ値をかける処理をＤＳＰ１４０で行うことにより、好適な画像を得ることができる。
【００７０】
本実施形態においては、列増幅部１０２毎に複数設けられた帰還容量のいずれか１つのみを利用してゲインを決定する場合を例にとって説明したが、オペアンプＡｍｐの期間経路には２つ以上の帰還容量を同時に電気的に接続してもよい。この組み合わせを変えることで列増幅部１０２のゲインをより多様に切り替えることができる。
【００７１】
（第２の実施形態）
図９を用いて本発明の第２の実施形態を説明する。本実施形態が第１の実施形態と異なるのは、画素の各列に対して列増幅器を複数備えている点である。
【００７２】
図９はある画素の列の１画素を抜き出して示したものであるが、垂直信号線ＶＬに対して２つの列増幅部１０２−１および１０２１−２が設けられている。ここで列増幅部１０２−１および１０２−２の入力容量Ｃ０は同じ容量値であるとする。列増幅部１０２−１および１０２１−２とでは、オペアンプＡｍｐの反転入力端子と出力端子との間の帰還経路に設けられた帰還容量の大きさが異なる。列増幅部１０２−１には帰還容量Ｃ１およびＣ２、列増幅部１０２−２には帰還容量Ｃ３およびＣ４が接続されている。ここで、帰還容量Ｃ１、Ｃ２、Ｃ３、およびＣ４の容量値は、それぞれ入力容量Ｃ０の容量値に対して１倍、１／２倍、１／８倍、１／１６倍であるとする。つまり、本実施例では各列増幅部が、互いに異なるゲインを設定可能な列増幅器を備えている。互いに異なるゲインを設定できれば、互いに同じゲインを設定し得るものであってもよい。また、保持容量ＣＴＳ１とＣＴＳ２は信号φＣＴＳにより、そして保持容量ＣＴＮ１とＣＴＮ２は信号φＣＴＮによって制御される。
【００７３】
本実施形態に係る動作を、図１０を用いて説明する。図１０は、行列状に配列された画素のうちのある行の画素について、固体撮像素子から信号を得るタイミング図である。図５と同様の構成に入力される信号には、図５と同じ符号を付している。ここでは、列増幅部１０２−１のゲインは１倍であり、列増幅部１０２−２のゲインが８倍である場合を考える。
【００７４】
まず、時刻ｔ０において、信号φＴＸおよびφＨｎを除く信号がハイレベルに遷移する。信号φＳＥＬがハイレベルになると画素選択部ＳＥＬが導通するので、画素出力部のソース端子と定電流源Ｉｃｏｎｓｔとが電気的に接続されてソースフォロワ回路が形成される。これにより画素出力部ＳＦのゲート端子の電位に応じたレベルが信号として垂直信号線ＶＬに現れる。このタイミングで信号φＲＥＳがハイレベルであるので、画素出力部ＳＦのゲート端子をリセットしている状態に応じたレベルが垂直信号線ＶＬに信号として現れる。また、信号φＣ，φＣ１、φＣ２、φＣ３およびφＣ４がそれぞれハイレベルになることで、各オペアンプＡｍｐの反転入力端子と出力端子とが短絡されると共に、帰還容量Ｃ１、Ｃ２、Ｃ３およびＣ４がリセットされる。オペアンプＡｍｐの仮想接地により、帰還容量Ｃ１およびＣ３の両端子の電位は電源Ｖｒｅｆと同電位と見なせる。信号φＣＴＮおよびφＣＴＳがハイレベルであるので、オペアンプＡｍｐの出力によって保持容量ＣＴＮ１、ＣＴＳ１、ＣＴＮ２およびＣＴＳ２がリセットされる。
【００７５】
時刻ｔ１に信号φＲＥＳがローレベルに遷移し、画素出力部ＳＦのゲート端子のリセット状態が解除される。このリセット状態の解除に伴って発生するノイズ成分が画素ノイズｎの一因となる。
【００７６】
時刻ｔ２に、信号φＣ１、φＣ２、φＣ３、φＣ４、φＣＴＮ、φＣＴＳがローレベルに遷移し、それぞれに対応するスイッチが非導通状態になる。
【００７７】
時刻ｔ３に、信号φＣがローレベルに遷移することで、各オペアンプの入出力端子間の短絡状態が解除される。これにより、入力容量Ｃ０では、画素出力部ＳＦのゲート端子をリセットしたことに対応するレベルが、Ｖｒｅｆによりクランプされる。
【００７８】
時刻ｔ４に信号φＣ１およびφＣＴＮがハイレベルになり、時刻ｔ５に信号φＣＴＮがローレベルになることで、この時の列増幅部１０２−１の出力が保持容量ＣＴＮ１に、列増幅部１０２−２の出力が保持容量ＣＴＮ２に保持される。保持容量ＣＴＮ１およびＣＴＮ２に保持される信号には、対応する列増幅部１０２に起因するオフセット成分が含まれる。
【００７９】
時刻ｔ６に信号φＴＸがハイレベルに遷移すると、フォトダイオードＰＤに蓄積されていた電荷が画素出力部ＳＦのゲート端子へと転送される。これにより画素出力部ＳＦのゲート端子の電位が変化するので、垂直信号線ＶＬに現れるレベルも変化する。このとき入力容量Ｃ０は浮遊状態にあるので、時刻ｔ１でクランプされた垂直信号線ＶＬのレベルからの変動分のみが各オペアンプの反転入力端子に入力される。つまり、クランプ容量よりも前で発生したノイズ成分はクランプ動作により低減することができ、光電変換に基づく信号が各オペアンプＡｍｐに入力される。本実施形態においても、先述したような相関性がないノイズ成分が画素ノイズｎとして残存する。
【００８０】
時刻ｔ７から信号φＣＴＳがパルス状にハイレベルとなる。信号φＣＴＳがローレベルになると、保持容量ＣＴＳ１には列増幅部１０２−１から出力される信号が、保持容量ＣＴＳ２には列増幅部１０２−２から出力される信号が、それぞれ保持される。保持容量ＣＴＳ１およびＣＴＳ２に保持される信号には、保持容量ＣＴＮ１およびＣＴＮ２と同様に、対応する列増幅部１０２に起因するオフセット成分が含まれる。
【００８１】
その後信号φＣ１およびφＣ３がローレベルに遷移した後に、時刻ｔ８に信号φＳＥＬがローレベルになることで、画素１０１の選択状態が解除される。
【００８２】
時刻ｔ９から信号φＨｎが順次ハイレベルとなることで、１行分の画素からの信号が差動増幅器Ｄ．Ａｍｐ１およびＤ．Ａｍｐ２を介して出力される。各保持容量に保持される信号には、列増幅部１０２に起因するオフセットが含まれるので、差動増幅器により差分を取ることでオフセット成分を低減することが可能となる。ここでは差動増幅器Ｄ．Ａｍｐ１からは１倍のゲインで増幅された信号Ｓ１が、差動増幅器Ｄ．Ａｍｐ２からは８倍のゲインで増幅された信号Ｓ２が出力される。信号Ｓ１およびＳ２には、上述の出力ノイズＮが含まれる。
【００８３】
本実施形態においては、各列に列増幅部１０２が設けられているので、１行分の画素について並列的に処理を行える。つまり、出力アンプ１０３１と比較してより低速に駆動することができるので、ノイズの発生源となりにくいという利点がある。
【００８４】
固体撮像素子１から出力された信号に対して施される処理は、第１の実施形態と同様のものであってよい。
【００８５】
本実施形態によれば、固体撮像素子のダイナミックレンジを拡大することが可能となるとともに、撮像システムのＳ／Ｎ比を向上させることができる。さらに、列増幅部１０２のゲインに応じたγ値をかける処理をＤＳＰ１４０で行うことにより、好適な画像を得ることができる。特に本実施形態によれば、垂直信号線ＶＬに対してゲインの異なる列増幅器を複数設けているので、並列的に処理できるという利点がある。つまり、高速化に適している。
【００８６】
（第３の実施形態）
本発明を適用できるさらに別の実施形態を、図１１を用いて説明する。
【００８７】
図１１は、本実施形態に係る画素部の１列の一部を抜き出して模式的に示したものである。ここでは画素部の１列分として４つの画素を図示しているが、この数に限定するものではない。本実施形態ではフォトダイオードＰＤと転送部ＴＸとを備える画素が行列状に配列される。信号φＴＸに応じて転送部ＴＸがオン状態になると、フォトダイオードＰＤに蓄積された電荷が垂直ＣＣＤ回路ＶＣＣＤへと転送され、不図示の垂直転送パルスに応じて順次バッファ部ｂｕｆへと転送される。バッファ部ｂｕｆは、垂直ＣＣＤ回路ＶＣＣＤから転送された電荷を電圧に変換する電荷電圧変換部であり、バッファ部ｂｕｆの出力は列増幅部１０２へと入力される。列増幅部１０２や出力部１０３は、既に説明したものと同様の構成を有していても良い。
【００８８】
バッファ部ｂｕｆにおいて、信号φｂｒｅｓがハイレベルになると、バッファ部ｂｕｆの入力部がリセットされる。垂直ＣＣＤ回路ＶＣＣＤから次の画素の電荷が転送される前にリセットを行う必要がある。本実施形態においては、画素ノイズｎに相当するノイズはバッファ部ｂｕｆで発生する。
【００８９】
本実施形態においても２つの保持容量ＣＴＳおよびＣＴＮと差動増幅器Ｄ．Ａｍｐを用いれば、バッファ部ｂｕｆに起因するオフセット成分は列増幅部１０２に起因するオフセット成分と合わせて低減できる。
【００９０】
本実施形態においては、各列に列増幅部１０２が設けられているので、１行分の画素について並列的に処理を行える。つまり、出力アンプ１０３１と比較してより低速に駆動することができるので、ノイズの発生源となりにくいという利点がある。
【００９１】
固体撮像素子１から出力された信号に対して施される処理は、第１の実施形態と同様のものであってよい。
【００９２】
本実施形態によれば、固体撮像素子のダイナミックレンジを拡大することが可能となるとともに、撮像システムのＳ／Ｎ比を向上させることができる。さらに、列増幅部１０２のゲインに応じたγ値をかける処理をＤＳＰ１４０で行うことにより、好適な画像を得ることができる。特に本実施形態によれば、フォトダイオードＰＤで発生した電荷を垂直ＣＣＤ回路ＶＣＣＤに転送しているので、第１および第２の実施形態において行ったクランプ動作を行わなくてもノイズ成分が少ないという利点がある。
【００９３】
（その他）
本発明を実施するに際しては、様々な構成が考えられる。その一例を図１２に示す。図３に示した固体撮像素子と同じ構成には同じ符号を付している。
【００９４】
図１２に示す固体撮像素子は、列増幅部１０２の後段に列ＡＤ部１０８を持つ。画素の各列つまり列増幅部毎にＡＤ変換器を設ける構成は、１行分の信号を並列してＡＤ変換できるので、高速化に適するという利点がある。図１２においては水平信号線ＨＬが１本しか図示していないが、実際には列ＡＤ部の解像度（ビット数）に応じた数の水平信号線ＨＬが設けられる。また、列ＡＤ部１０８は列増幅部１０２と一部構成を共有してもよい。
【００９５】
また、図９に示したように各画素列につき２つの列増幅器を設けるような構成においては、列増幅器毎にＡＤ変換器を設けると、さらに高速化を図ることができる。
【００９６】
図４に示した構成をブロック図として表したものが図１３である。固体撮像素子は、画素１０１が行列状に配列された画素部１０と、画素部１０に起因するノイズを低減する第１のＣＤＳ回路ＣＤＳ１とを備える。固体撮像素子はさらに、第１のＣＤＳ回路ＣＤＳ１から出力された信号を増幅する列増幅部と、列増幅部に起因するオフセット成分を低減する第２のＣＤＳ回路ＣＤＳ２とを備える。固体撮像素子は、第２のＣＤＳ回路ＣＤＳ２から出力される信号を出力する出力部１０３をさらに備える。第１のＣＤＳ回路ＣＤＳ１によって画素部１０に起因するノイズを低減することで、列増幅部１０２の入力側のダイナミックレンジを有効に利用できる。また、列増幅部１０２に用いる増幅器は、製造条件のバラツキなどに起因するオフセットが存在するので、第２のＣＤＳ回路１０２を備えることは画質を向上するためには有効である。また、この構成においても、図１２に示したように列ＡＤ部を設けてもよいことは勿論である。
【符号の説明】
【００９７】
１ 固体撮像素子
１０ 画素部
１００ 撮像システム
１０１ 画素
１０２ 列増幅部
１０２１ 列増幅器
１０３ 出力部
１０３１ 出力アンプ
１０４ 垂直走査部
１０５ 水平走査部
１０６ タイミング生成部
１１０ ゲイン補正回路
１２０ ＡＤ変換器（ＡＤＣ）
１３０ ビット変換部
１４０ デジタル信号処理装置（ＤＳＰ）
１５０ 表示部
１６０ 記録部
１７０ ＣＰＵ
ＶＬ 垂直信号線
ＨＬ 水平信号線
ＰＤ フォトダイオード
ＴＸ 転送部
ＳＦ 画素出力部
ＲＥＳ リセット部
ＳＥＬ 画素選択部
ＣＴＳ、ＣＴＮ 保持容量
Ｄ．Ａｍｐ 差動増幅器
ＳＷ スイッチ群
ｂｕｆ バッファ部
ＣＤＳ１ 第１のＣＤＳ回路
ＣＤＳ２ 第２のＣＤＳ回路
【技術分野】
【０００１】
本発明は、撮像システムおよび撮像システムの駆動方法に関する。特に、ダイナミックレンジの拡大とＳ／Ｎ比の向上に関する。
【背景技術】
【０００２】
固体撮像装置においては、Ｓ／Ｎ比の向上や、ダイナミックレンジの拡大が求められる。このような要求に対し、特許文献１では画素信号のレベルを検出する検出回路と増幅回路とを行列状に配列された画素の列毎に設け、画素信号に対するゲインを画素毎に制御している。これにより、Ｓ／Ｎ比を保ちながらダイナミックレンジを拡大するとしている。
【０００３】
また、特許文献２では、撮像素子からの出力信号を増幅する増幅器を設けている。相対的に明るい領域の信号は撮像素子からの出力信号をＡＤ変換したデータを、そして相対的に暗い領域の信号はより高い増幅率で増幅された信号をＡＤ変換したデータを用いてはめ込み合成を行っている。これにより撮像素子のダイナミックレンジを有効に利用することができるとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−０１５７０１号公報
【特許文献２】特開平０６−０７０２２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示される技術では、画素からの画素信号を検出するための検出回路を画素の各列に設けているので、固体撮像装置の占める面積が増大する。さらに、画素毎に検出を行うために消費電力の増大は免れない。
一方、特許文献２に開示される技術では、撮像素子から出力された信号のＳ／Ｎ比は変化することがない。また、撮像素子自体のダイナミックレンジも拡大されることはない。
上述の問題点に鑑みて、本発明はＳ／Ｎ比の向上ならびにダイナミックレンジを拡大することのできる撮像システムを提供することを目的とする。さらに、これに適した撮像システムの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面である撮像システムは、行列状に配列された複数の画素と、前記複数の画素の各列に設けられた列増幅部と、前記列増幅部で増幅されたことに基づく画像信号を出力する出力部と、を有する固体撮像素子と、前記画像信号を受ける信号処理部と、を備える撮像システムであって、前記列増幅部は、前記画素から出力される一の信号に対して１よりも大きいｑ倍のゲインで増幅し、前記信号処理部は前記ｑ倍のゲインで増幅されたことに基づく画像信号に対して、１を下回る倍率をかけることを特徴とする。
【０００７】
本発明の別の一側面である撮像システムの駆動方法は、行列状に配列された複数の画素と、前記複数の画素の各列に設けられた列増幅部と、前記列増幅部で増幅されたことに基づく画像信号を出力する出力部と、を有する固体撮像素子と、前記画像信号を受ける信号処理部と、を備える撮像システムの駆動方法であって、前記画素から出力される一の信号を前記列増幅部によってｑ倍のゲインで増幅する工程と、前記ｑ倍のゲインで増幅されたことに基づく画像信号に対して、前記信号処理部によって１を下回る倍率をかける工程と、を含むこと特徴とする。
【発明の効果】
【０００８】
本発明によれば、固体撮像素子から出力される信号のＳ／Ｎ比を向上し、固体撮像素子のダイナミックレンジを拡大することができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係る撮像装置の概略構成を表す図
【図２】本発明の原理を説明するための図
【図３】第１の実施形態に係る固体撮像素子の概略構成を示す図
【図４】第１の実施形態に係る等価回路図
【図５】第１の実施形態に係る固体撮像素子のタイミング図
【図６】第１の実施形態に係る撮像システムの概略を表すブロック図
【図７】第１の実施形態に係るビット変換部の構成例を示す図
【図８】第１の実施形態に係るγ処理の概念を表す図
【図９】第２の実施形態に係る固体撮像素子の概略構成を示す図
【図１０】第２の実施形態に係る固体撮像素子のタイミング図
【図１１】第３の実施形態に係る固体撮像素子の概略構成を示す図
【図１２】本発明の実施形態に係る固体撮像素子の概略構成を示す図
【図１３】本発明の実施形態に係る固体撮像素子の概略構成を示す図
【発明を実施するための形態】
【００１０】
まず、本発明の原理を説明する。
【００１１】
図１は、固体撮像素子の概略構成を表した図である。固体撮像素子１は、画素１０１が行列状に配列された画素部１０と、列増幅部１０２、出力部１０３とを備える。画素１０１は、光電変換素子を含み、光電変換素子で発生した電荷を電圧信号に変換して出力する画素出力部や、画素１０１を選択するための画素選択部などをさらに備えていても良い。なお、図の簡略化のために画素１０１は４個しか示していないが、実際にはｍ行×ｎ列の画素１０１があるものとする。列増幅部１０２は、画素１０１の各列に対応して設けられた列増幅部１０２を含む。各列増幅部１０２は、ゲインを可変に設定できる。出力部１０３は、例えば出力アンプを含むもので、出力アンプ１０３１を介して固体撮像素子１の外部へと信号が出力される。同じ列に設けられた画素１０１は同一の垂直信号線ＶＬを介して列増幅部１０２に接続されている。垂直走査回路１０４により画素１０１が選択されると、画素１０１から垂直信号線ＶＬに信号が出力され、列増幅部１０２で増幅される。当該増幅部１０２の出力ノードと水平信号線ＨＬとを接続するスイッチが水平走査回路１０５により導通されると、列増幅部１０２で増幅された信号は出力アンプ１０３１を介して固体撮像素子１の外部へと出力される。タイミング生成部１０６は、垂直走査回路１０４や水平走査回路１０５に信号を供給するもので、さらに、列増幅部１０２のゲインを制御する信号を供給しても良い。なお、タイミング生成部１０６は固体撮像素子１の外部に設けても良い。
【００１２】
図１に示す固体撮像素子１において、列増幅部１０２のゲインが１倍であるときの、画素１０１に入射する光量に対する、固体撮像素子１から出力される信号成分との関係を、横軸に入射光量、縦軸に固体撮像素子１の出力の大きさを取って図２（Ａ）の「信号（×１）」で示した。入射光量がＩｓａｔ（×１）を超えると、出力は飽和してＶｓａｔとなる。ここでは、飽和レベルＶｓａｔは、列増幅部１０２の飽和レベルであっても、出力部１０３の飽和レベルであっても、以下の議論は適用できる。図中、破線は画素１０１に起因して生じる画素ノイズｎを示し、一点鎖線は出力部１０３に起因する出力ノイズＮを示している。画素ノイズｎは、例えば画素に含まれる画素出力部や画素選択部で発生するノイズなどが考えられる。より具体的には、画素出力部が、垂直信号線ＶＬに設けられた定電流源とでソースフォロワ回路を構成するような場合において、定電流源を流れる電流値の時間的な揺らぎなどが画素ノイズｎの要因となりうる。出力ノイズＮには、例えば出力アンプ１０３を駆動することで発生するノイズが含まれる。なお、画素ノイズｎならびに出力ノイズＮは、常に一定のレベルのノイズとなるわけではなく、時間によって変動する。図２（Ａ）では、それぞれのノイズが時間的に変動したときの最大レベルを示している。
【００１３】
図２（Ａ）に示すように、列増幅部１０２におけるゲインが１倍であるときには、一般に出力ノイズＮの方が画素ノイズｎ（×１）よりも大きいので、出力ノイズＮが支配的となる。つまり、信号（×１）が出力ノイズＮよりも小さくなるような入射光量を受けた画素１０１からの信号は、出力ノイズＮの影響のために固体撮像素子１から正しく取り出すことができない。例えば、固体撮像素子１から出力される出力のレベルがｖ０であったとする。出力ｖ０が出力されたタイミングにおいてはノイズのレベルが小さく、入射光量に正しく対応したレベルであるかもしれないし、本来はｖ０よりも小さいレベルの出力が得られるにも関わらず、ノイズの影響で出力がｖ０になっているのかもしれない。なお、出力ノイズＮが画素ノイズｎよりも大きいのは、一般に画素の走査はライン単位で行われるために出力部よりも前の領域は比較的低速で駆動し、かつ狭帯域であるのに対して、出力部はより高速で駆動し、かつ広帯域であるためである。
【００１４】
図２（Ａ）において、信号（×１）を得たのと同一の画素から出力された信号に対して、列増幅部１０２によりＧ倍のゲインをかけることを考える（Ｇ＞１）。このときの入射光量と固体撮像素子１からの出力との関係を図２（Ａ）中の「信号（×Ｇ）」で示した。信号（×Ｇ）は、信号（×１）よりも少ない入射光量Ｉｓａｔ（×Ｇ）で飽和出力Ｖｓａｔになる。言い換えると、列増幅部１０２のゲインが大きいほど、入射光量に対する固体撮像素子１の出力を表す直線の傾きが大きくなる。また、列増幅部１０２のゲインを変えることで、信号成分のみならず、画素ノイズｎもＧ倍のゲインで増幅されるが、出力ノイズＮは列増幅部１０２のゲインに依存しない。そのため、列増幅部１０２のゲインを高くすると、増幅された画素ノイズｎが出力ノイズＮを上回るようになる。つまり、列増幅部１０２のゲインをＧ倍にすることで増幅された画素ノイズｎが支配的となり、出力ノイズＮが相対的に小さくなる。したがって、列増幅部１０２のゲインが１の時には支配的であった出力ノイズＮのために正しく取り出すことができなかった入射光量での信号を取り出すことができるようになる。列増幅部１０２のゲインをＧ倍にすることで取り出すことができるようになった入射光量の範囲をＡとして示している。つまり、入射光量の範囲Ａの分だけ固体撮像素子１のダイナミックレンジが拡大したことと同義に扱える。
【００１５】
そこで、入射光量が０からＩａまでの範囲は信号（×Ｇ）を、入射光量がＩａより大きい領域では信号（×１）を利用することが考えられるが、入射光量Ｉａを境に信号レベルが大きく変化してしまう。そのため、固体撮像素子１から出力された信号（×Ｇ）を、信号処理部である外部の処理回路で１／Ｇ倍する。この様子を図２（Ｂ）に示す。信号（×Ｇ）は信号（×Ｇ・１／Ｇ）となり、信号（×１）の特性と一致する。同様にして、画素ノイズｎ（×Ｇ）は１／Ｇ倍されることで画素ノイズｎ（×１）と一致する。一方で、出力ノイズＮは、列増幅部のゲインをＧ倍にしても変化しないので、固体撮像素子１の外部に設けられた処理回路で１／Ｇ倍すると、出力ノイズＮ（１／Ｇ）になる。つまり、外部の処理回路で１／Ｇ倍することにより、入射光量が０からＩｓａｔまでの範囲における出力ノイズＮによるノイズ成分が低減されることにより、信号（×１）よりも信号（×Ｇ・１・Ｇ）の方が出力ノイズＮに対するＳ／Ｎ比が高い信号となる。
【００１６】
また、図２（Ｂ）のように、Ｉｓａｔ（×Ｇ）がＩａよりも大きい場合には、入射光量がＩａからＩｓａｔ（×Ｇ）の範囲についても信号（×Ｇ・１／Ｇ）を利用することでＳ／Ｎ比の高い信号を得ることができる。入射光量がＩｓａｔ（×Ｇ）までの領域は、被写体が相対的に暗い状態であるので、Ｓ／Ｎ比が向上することの効果は特に顕著である。
【００１７】
以上で説明したことをまとめたものが図２（Ｃ）である。入射光量が０からＩｓａｔまでの範囲では信号（×Ｇ・１／Ｇ）を利用し、入射光量がＩｓａｔよりも大きい範囲では信号（×１）を利用する。入射光量がＩｓａｔの点についてはどちらを利用しても良いが、信号（×Ｇ・１／Ｇ）の方がより高いＳ／Ｎ比となるので、信号（×Ｇ・１／Ｇ）を用いることが好ましい。出力ノイズと画素ノイズに着目すると、入射光量が０からＩｓａｔまでの範囲では出力ノイズＮよりも画素ノイズｎ（×１）の方が支配的となり、入射光量がＩｓａｔよりも大きい範囲では出力Ｎが画素ノイズｎ（×１）よりも支配的となる。なお、図２（Ｃ）においてＡで示した入射光量の範囲よりも入射光量が少ない範囲においては、信号（×Ｇ・１／Ｇ）が画素ノイズｎ（×１）よりも小さいレベルになってしまう。したがって、固体撮像素子１から出力される信号が有効であるのは、入射光量がＩｂよりも大きい範囲に限られる。しかし、先述のように出力ノイズや画素ノイズは時間的な揺らぎを持っており、その最大レベルを図２では示している。動画のように連続的に画像を取得すると、ノイズ成分が平均化されるので、全体としては画素ノイズｎよりも低いレベルになる。このため、信号（×Ｇ・１／Ｇ）が画素ノイズｎ（×１）よりも小さい領域の画像の一部を認識できるようになる。つまり、本発明によって入射光量の小さい範囲における出力ノイズＮを抑圧することで、図２（Ｂ）における画素ノイズｎ（×１）よりも低いレベルの入射光量であっても、画像としては認識できる可能性が高まるという効果がある。
【００１８】
また、上記の説明においては、１の画素から出力される信号に対して２種類のゲインで増幅するものを説明した。しかし、本発明の思想に従えば、１の画素から出力される信号に対して３種類以上のゲインで増幅してもよいことは明らかである。これにより、より広範な入射光量の範囲に対してＳ／Ｎ比の向上が実現できる。
【００１９】
また、列増幅部１０２における増幅率を１倍とＧ倍に設定する場合を例に取って説明したが、増幅率の組み合わせを限定するものではない。例えば、２倍と１６倍との組み合わせや、０．５倍と４倍の組み合わせなどでもよい。
【００２０】
また、上記説明では、Ｇ倍で増幅した信号に対して１／Ｇ倍、すなわち列増幅部におけるゲインの逆数をかける処理を行った。しかし、これは異なるゲインで増幅して得られた２つの信号の特性を合わせる（図２における同一直線に乗るようにする）ためのものであるので、必ず１／Ｇ倍しなければならないものではない。例えば一の信号を列増幅部１０２で２倍および１６倍のゲインで増幅した場合には、１６倍のゲインで増幅することで得られた信号を１／８倍すればもう一方の信号と特性を合わせることができる。また、２倍のゲインで増幅することで得られた信号を１／２倍し、１６倍のゲインで増幅することで得られた信号を１／１６倍しても特性を合わせることができる。
【００２１】
なお、ダイナミックレンジを拡大し、さらにＳ／Ｎ比を向上するという目的は２つの信号について上記特性を合わせなくても達成できる。１倍とＧ倍のゲインで増幅された２つの信号のうち、Ｇ倍のゲインで増幅された信号に対して、１／Ｇ倍ではなく、たとえば１／（２Ｇ）倍であっても出力ノイズＮを低減することは可能なので、ダイナミックレンジを拡大し、さらにＳ／Ｎ比を向上することができる。ただし、この場合には、図２（Ｃ）におけるＩｓａｔ（×Ｇ）を境に特性の連続性がなくなる（オフセットが生じる）ので、オフセット補正を行うことが望ましい。
【００２２】
以上のことをまとめると、ある画素から出力された一の信号から、列増幅部によってｐ倍のゲインで増幅した信号とｑ倍のゲインで増幅信号とを得る。ここで、ｐ＜ｑであり、１＜ｑであるとする。さらに、高いゲインであるｑ倍のゲインで増幅された信号に基づいて固体撮像素子から出力される画像信号に対して、１を下回る倍率をかける処理を行う。これによって、ダイナミックレンジが拡大し、さらにＳ／Ｎ比を向上させることができる。
【００２３】
また、１を下回る倍率をｐ／ｑ倍とすることで、ｐ倍のゲインで増幅された信号と特性を合わせることができる。仮にｐ倍のゲインで増幅された信号に対してさらにｒの倍率をかける場合には、１を下回る倍率を（ｐ／ｑ）×ｒとすることで２つの信号の特性を合わせることができる。つまり、１を下回る倍率がｐ／ｑを約数に持つ値であればよい。
【００２４】
比較のために特許文献２に開示される技術について検討する。特許文献２においては、信号を増幅する手段が撮像素子の外部に設けられている。つまり、図２における出力ノイズＮも増幅されてしまうので、Ｓ／Ｎ比は改善せず、また、ダイナミックレンジが拡大されることもない。
【００２５】
（第１の実施形態）
本発明の第１の実施形態に係る固体撮像素子の構成例を図３に示す。図１と同じ構成については同じ符号を付している。固体撮像素子１は、出力部１０３に信号保持部１０７を備える。
【００２６】
図３における１つの画素１０１に関して、出力アンプ１０３１までの構成をより詳細に示した等価回路図が図４である。
【００２７】
画素１０１は光電変換素子であるフォトダイオードＰＤと、フォトダイオードに蓄積された電荷を、画素出力部ＳＦを構成するＭＯＳトランジスタのゲート端子に転送する転送部ＴＸを含む。画素出力部ＳＦの入力部であるゲート端子は、リセット部ＲＥＳを介して電源ＶＤＤと接続されている。さらに、画素出力部ＳＦのソース端子は画素選択部ＳＥＬを介して列増幅部１０２の入力容量Ｃ０の一方の端子と接続されると共に、定電流源Ｉｃｏｎｓｔにも接続される。
【００２８】
列増幅部１０２はオペアンプＡｍｐを備える。オペアンプＡｍｐの反転入力端子は入力容量Ｃ０の他方の端子と接続される。オペアンプＡｍｐの反転入力端子と出力端子とを、帰還容量Ｃ１、Ｃ２、Ｃ３がそれぞれスイッチを介して接続するように設けられている。さらに、オペアンプＡｍｐの反転入力端子と出力端子とを短絡するスイッチが設けられている。オペアンプＡｍｐの非反転入力端子には電源Ｖｒｅｆが与えられる。画素１０１から垂直信号線ＶＬに出力された信号に対しては、オペアンプＡｍｐの帰還経路に接続される帰還容量Ｃ１、Ｃ２、Ｃ３の容量値と、入力容量Ｃ０の容量値との比で決定されるゲインがかかって増幅される。ここでは、帰還容量Ｃ１、Ｃ２およびＣ３の容量値はそれぞれ入力容量Ｃ０の容量値の１倍、１／８倍および１／１６倍とする。つまり、本実施例においては各列増幅部にゲインが可変である列増幅器を備えている。後述するが、画素に起因するノイズが入力容量Ｃ０で低減される。ここでは入力容量Ｃ０、オペアンプＡｍｐ、信号φＣが入力されるスイッチとを含めて第１のＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路とする。
【００２９】
列増幅部１０２で増幅された信号は、保持容量ＣＴＳ１、ＣＴＮ１、ＣＴＳ２、ＣＴＮ２に選択的に伝達されて保持される。保持容量ＣＴＳ１およびＣＴＳ２には、フォトダイオードＰＤで光電変換されることで得られる電荷に基づく信号が保持され、保持容量ＣＴＮ１およびＣＴＮ２には、画素出力部ＳＦをリセットしたことに基づく信号が保持される。保持容量ＣＴＳ１、ＣＴＮ１、ＣＴＳ２、ＣＴＮ２はそれぞれ異なる水平信号線ＨＬｎ（ｎは１〜４）に接続される。保持容量ＣＴＳ１およびＣＴＮ１に保持された信号は、それぞれスイッチを介して差動増幅器Ｄ．Ａｍｐ１の異なる入力端子に接続される。保持容量ＣＴＳ２およびＣＴＮ２に保持された信号は、それぞれスイッチを介して差動増幅器Ｄ．Ａｍｐ２の異なる入力端子に接続される。水平走査回路１０５から信号φＨ１、φＨ２、・・・が入力されると、保持容量ＣＴＳ１、ＣＴＮ１、ＣＴＳ２、ＣＴＮ２に保持された信号が水平信号線を介して対応する差動増幅器に入力される。差動増幅器Ｄ．Ａｍｐ１からは、保持容量ＣＴＳ１およびＣＴＮ１で保持された信号の差分が出力される。差動増幅器Ｄ．Ａｍｐ２からは、保持容量ＣＴＳ２およびＣＴＮ２で保持された信号の差分が出力される。ここで、保持容量と差動増幅器とを含めて第２のＣＤＳ回路とする。第２のＣＤＳ回路によって列増幅部に起因するオフセットが低減される。
【００３０】
図５を用いて、本実施形態に係る動作を説明する。ここでは、帰還容量Ｃ１とＣ２を用いる場合であり、それぞれの容量値は、入力容量Ｃ０の容量値の１倍と１／８倍であるものとする。すなわち、１倍と８倍のゲインで一つの信号を増幅する場合を説明する。また、図４において、ＴＸ、ＲＥＳ、ＳＥＬで示されるスイッチに入力される信号をそれぞれφＴＸ、φＲＥＳ、φＳＥＬで表し、信号がハイレベルである時にスイッチが導通するものとする。また、帰還容量Ｃ１、Ｃ２、Ｃ３とオペアンプＡｍｐの反転入力端子との間に存在するスイッチに与えられる信号をそれぞれφＣ１、φＣ２、φＣ３と表し、信号がハイレベルである時にスイッチが導通するものとする。保持容量ＣＴＳ１、ＣＴＮ１、ＣＴＳ２、ＣＴＮ２と列増幅部１０２の出力端子との間にあるスイッチに与えられる信号をそれぞれφＣＴＳ１、φＣＴＮ１、φＣＴＳ２、φＣＴＮ２と表し、信号がハイレベルである時にスイッチが導通するものとする。
【００３１】
まず、時刻ｔ０において信号φＴＸおよびφＨｎを除く信号がハイレベルに遷移する。信号φＳＥＬがハイレベルになると画素選択部ＳＥＬが導通するので、画素出力部のソース端子と定電流源Ｉｃｏｎｓｔとが電気的に接続されてソースフォロワ回路が形成される。これにより画素出力部ＳＦのゲート端子の電位に応じたレベルが信号として垂直信号線ＶＬに現れる。このタイミングで信号φＲＥＳがハイレベルであるので、垂直信号線ＶＬには、画素出力部ＳＦのゲート端子をリセットしている状態に対応するレベルが現れる。また、信号φＣ、φＣ１、φＣ２、φＣ３がそれぞれハイレベルになることでオペアンプＡｍｐの反転入力端子と出力端子とが短絡されると共に、帰還容量Ｃ１、Ｃ２およびＣ３がリセットされる。オペアンプＡｍｐの仮想接地により、帰還容量Ｃ１およびＣ２の両端子の電位は電源Ｖｒｅｆと同電位と見なせる。信号φＣＴＮ１、φＣＴＳ１、φＣＴＮ２およびφＣＴＳ２がハイレベルであるので、オペアンプＡｍｐの出力によって保持容量ＣＴＮ１、ＣＴＳ１、ＣＴＮ２およびＣＴＳ２がリセットされる。
【００３２】
時刻ｔ１に信号φＲＥＳがローレベルに遷移し、画素出力部ＳＦのゲート端子のリセット状態が解除される。このリセット状態の解除に伴って発生するノイズ成分が画素ノイズｎの一因である。
【００３３】
時刻ｔ２において信号φＣ１、φＣ２、φＣ３、φＣＴＮ１、φＣＴＳ１、φＣＴＮ２およびφＣＴＳ２がローレベルになり、それぞれに対応するスイッチが非導通状態になる。
【００３４】
その後、時刻ｔ３において信号φＣがローレベルに遷移することで、オペアンプの入出力端子の短絡状態が解除される。入力容量Ｃ０では、画素出力部ＳＦのゲート端子をリセットしたことに対応するレベルが、Ｖｒｅｆによりクランプされる。
【００３５】
時刻ｔ４に信号φＣ１およびφＣＴＮ１がハイレベルになり、時刻ｔ５に信号φＣＴＮ１がローレベルになることで、この時の列増幅部１０２の出力が保持容量ＣＴＮ１に保持される。ここでは信号φＣ１がハイレベルであるので、オペアンプＡｍｐの期間経路には帰還容量Ｃ１のみが電気的に接続されている。すなわち、列増幅部１０２のゲインがＣ０／Ｃ１＝Ｃ０／Ｃ０＝１となる。保持容量ＣＴＮ１に保持される信号には、列増幅部１０２に起因するオフセット成分が含まれる。
【００３６】
時刻ｔ６に信号φＣ１がローレベルに遷移し、時刻ｔ７に信号φＣ２がハイレベルに遷移することで、オペアンプＡｍｐの帰還経路には帰還容量Ｃ２のみが電気的に接続される。つまり、列増幅部１０２のゲインがＣ０／Ｃ２＝Ｃ０／（Ｃ０／８）＝８となる。
【００３７】
時刻ｔ７から信号φＣＴＮ２がパルス状にハイレベルになり、信号φＣＴＮ２がローレベルになると、列増幅部１０２に起因するオフセット成分を含む信号が保持容量ＣＴＮ２に保持される。
【００３８】
時刻ｔ８に信号φＴＸがハイレベルに遷移すると、フォトダイオードＰＤに蓄積されていた電荷が画素出力部ＳＦのゲート端子へと転送される。これにより画素出力部ＳＦのゲート端子の電位が変化するので、垂直信号線ＶＬに現れるレベルも変化する。このとき入力容量Ｃ０は浮遊状態にあるので、時刻ｔ１でクランプされた垂直信号線ＶＬのレベルからの電位の変動分のみがオペアンプＡｍｐの反転入力端子に入力される。つまり、クランプ容量よりも前で発生したノイズ成分のうち、時刻ｔ３における垂直信号線ＶＬのレベルと、時刻ｔ８以降のタイミングにおけるレベルとで、相関性のあるノイズ成分はクランプ動作により低減することができる。これにより光電変換に基づく信号がオペアンプＡｍｐに入力される。ただし、定電流源Ｉｃｏｎｓｔを流れる電流のゆらぎや、画素出力部ＳＦで発生する１／ｆノイズと呼ばれるノイズなどは時刻ｔ１と時刻ｔ８とで異なる（相関性がない）ので、クランプ動作により低減することができない。本実施形態においては、このような相関性がないノイズ成分が画素ノイズｎに相当する。
【００３９】
時刻ｔ８では入力容量Ｃ０の容量値の１／８倍の容量値を持つ帰還容量Ｃ２のみがオペアンプＡｍｐの帰還経路に存在するので、光電変換に基づく信号は８倍のゲインで増幅されることになる。時刻ｔ８から信号φＣＴＳ２がパルス状にハイレベルになっており、列増幅部１０２で８倍に増幅された信号は信号φＣＴＳ２がローレベルに遷移することで保持容量ＣＴＳ２に保持される。保持容量ＣＴＳ２に保持される信号には、保持容量ＣＴＮ２と同様に、列増幅部１０２に起因するオフセットが含まれる。
【００４０】
時刻ｔ９に信号φＣ２がローレベルに遷移し、時刻ｔ１０に信号φＣ１がハイレベルに遷移することで、オペアンプＡｍｐの帰還経路には帰還容量Ｃ１のみが電気的に接続された状態になる。帰還容量Ｃ１の容量値は入力容量Ｃ０の容量値と同じであるので、列増幅部１０２に入力される信号は１倍のゲインで増幅される。
【００４１】
時刻ｔ１０から信号φＣＴＳ１がハイレベルになり、これがローレベルに遷移すると、垂直信号線ＶＬに現れたレベルを１倍のゲインで増幅した信号が保持容量ＣＴＳ１に保持される。ここで保持容量ＣＴＳ１に保持される信号には、保持容量ＣＴＮ１と同様に、列増幅部１０２に起因するオフセットが含まれる。
【００４２】
この後、信号φＳＥＬがローレベルになることで、画素１０１の選択状態が解除される。
【００４３】
時刻ｔ１１から信号φＨｎが順次ハイレベルとなることで、１行分の画素からの信号が順次差動増幅器Ｄ．Ａｍｐ１およびＤ．Ａｍｐ２を介して出力される。各保持容量に保持される信号には、列増幅部１０２に起因するオフセットが含まれるので、差動増幅器により差分を取ることでオフセット成分を低減することが可能となる。ここでは差動増幅器Ｄ．Ａｍｐ１からは１倍のゲインで増幅された信号Ｓ１が、差動増幅器Ｄ．Ａｍｐ２からは８倍のゲインで増幅された信号Ｓ２が出力される。信号Ｓ１およびＳ２には、上述の出力ノイズＮが含まれる。ここでの信号Ｓ１およびＳ２は、図２における出力Ｖに対応する。
【００４４】
本実施形態においては、各列に列増幅部１０２が設けられているので、１行分の画素について並列的に処理を行える。つまり、出力アンプ１０３１と比較してより低速に駆動することができるので、ノイズの発生源となりにくいという利点がある。
【００４５】
次に、固体撮像素子から出力された信号をどのように処理するかを説明する。図６に固体撮像素子１を用いた撮像システム１００の構成例を示す。
【００４６】
固体撮像素子１の差動増幅器Ｄ．Ａｍｐ１およびＤ．Ａｍｐ２から出力された信号Ｓ１およびＳ２は、それぞれ対応するゲイン補正回路１１０に入力される。ゲイン補正回路１１０は、固体撮像素子１から出力された信号に対してゲイン補正処理を施す。例えば、列増幅部１０２でのゲインを決定する入力容量Ｃ０や帰還容量Ｃ１、Ｃ２などの容量値は、製造条件のバラツキ等のために必ずしも設計した通りの容量値にならないことがある。このようなバラツキに起因するゲイン誤差を補正するのがゲイン補正回路１１０となる。ゲイン補正の手法としては、予めメモリに記憶された補正値に基づいて補正することも考えられる。なお、ゲイン誤差が無視できる程度のレベルである場合には、ゲイン補正回路１１０を省略することも考えられる。
【００４７】
ゲイン補正回路１１０で処理された信号は、アナログ／デジタル変換部（ＡＤＣ）１２０にてデジタル信号に変換される。
【００４８】
ＡＤＣ１２０から出力されるデジタル信号はビット変換部１３０に入力されてビット変換と呼ぶ処理を施される。ビット変換については詳しくは後述する。
【００４９】
ビット変換部１３０から出力された信号はデジタル信号処理装置（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ；ＤＳＰ）１４０にて例えばγ（ガンマ）補正などが施された上で表示部１５０に画像として表示されたり、記録部１６０に記憶されたりする。本実施形態においては、信号処理部がゲイン補正回路１１０、ＡＤＣ１２０、ビット変換部１３０、ＤＳＰ１４０を含むものとする。
【００５０】
表示部１５０は例えばデジタルカメラに設けられた電子ビューファインダー（Ｅｌｅｃｔｒｏｎｉｃ Ｖｉｅｗ Ｆｉｎｄｅｒ；ＥＶＦ）のようなディスプレイ装置である。
【００５１】
記録部１６０は半導体メモリや光磁気ディスクのような取り外し着脱可能な記録媒体でもよいし、システムに固定的に取り付けられた記録媒体であってもよい。
【００５２】
ＣＰＵ１７０は撮像システム１００全体の制御を司る回路であり、例えば固体撮像素子１に含まれるタイミング生成部１０６の動作タイミングや、ゲイン補正回路の設定を行う。
【００５３】
図７は、ビット変換部１３０の構成例を示す図である。ここでは、ＡＤＣ１２０−１および１２０−２はともに１２ビットの分解能を有するものとし、出力されるデータをそれぞれＤＡＴＡ１およびＤＡＴＡ２とする。ここでは、ゲインＧは８であるとして説明を行う。また、各データＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３は、それぞれＤａ１１、Ｄｂ１１、Ｄｃ１４が最上位ビットであるものとする。図７中、Ｄａ０〜Ｄａ１１、Ｄｂ０〜Ｄｂ１１はデータＤＡＴＡ１、ＤＡＴＡ２の各ビットの出力端子を表し、Ｄｃ０〜Ｄｃ１４はビット変換部１３０における各ビットの入出力端子を表している。
【００５４】
ビット変換部１３０は、１２ビットのデータであるＤＡＴＡ１およびＤＡＴＡ２を選択的に１５ビットのデータに変換して出力するもので、列増幅部１０２において８倍のゲインで増幅された信号に対してそのゲインの逆数をかける演算を施す機能を担う。
【００５５】
ビット変換部１３０の動作をより詳しく説明する。データＤＡＴＡ１は、１倍のゲインで増幅された信号に基づくデータであるので、図２（Ｃ）において「信号（×１）」として示された特性に沿った値となっている。データＤＡＴＡ２は、Ｇ倍のゲインで増幅された信号に基づくデータであるので、図２（Ｃ）において「信号（×Ｇ）」として示された特性に沿った値となっている。データＤＡＴＡ２が飽和している、すなわち、データＤＡＴＡ２のビット列が全て１である場合を考える。ところで、図２における固体撮像素子の出力の飽和レベルＶｓａｔよりも低い信号レベルをＡＤ変換器の最大値、すなわち飽和レベルとすることが一般的である。これは、図２においては説明を簡単にするために、入射光量に対する出力レベルの特性を、飽和レベルまで直線として扱っていたが、実際には、入射光量Ｉｓａｔの付近では特性が曲線になっているためである。
【００５６】
データＤＡＴＡ２が飽和している場合には信号φｂがスイッチ群ＳＷに入力されて、ビット変換部１３０におけるデータ入力端子Ｄｃ０〜Ｄｃ１４のうちＤｃ３〜Ｄｃ１１までの入力端子がデータＤＡＴＡ１の下位ビットＤａ０〜Ｄａ８と接続されるようになる。データ入力端子Ｄｃ０〜Ｄｃ２は、固定ビット入力端子ＣＮＳＴに接続される。固定ビット入力端子ＣＮＳＴから与えられるビットは０であっても１であってもよい。このようにスイッチ群ＳＷが端子ａ側に接続されることで、データＤＡＴＡ１に対して３ビットの冗長ビットを下位ビット側に付加することと等しい動作が行われる。付加された下位３ビットは、出力ノイズＮによって取り出すことができないレベルに相当するので、０であっても１であっても画像に与える影響は非常に小さい。
【００５７】
一方、データＤＡＴＡ２が飽和していない、すなわちデータＤＡＴＡ２のビット列に０が含まれる場合には、信号φｂがスイッチ群ＳＷに入力されて、データ入力端子Ｄｃ０〜Ｄｃ１１がデータＤＡＴＡ２のＤｂ０〜Ｄｂ１１と接続されるようになる。データ入力端子Ｄｃ１２〜Ｄｃ１４には、データＤＡＴＡ１のＤａ９〜Ｄａ１１が接続される。ここではデータＤＡＴＡ２は、データＤＡＴＡ１に対して８倍高いゲインで増幅された信号に基づくデータであるので、データＤＡＴＡ２が飽和しない光量の範囲においては、データＤＡＴＡ１の値はデータＤＡＴＡ２の１／８の大きさになる。つまり、この範囲においてはＤａ９〜Ｄａ１１のビットは必ず０になる。したがって、データＤＡＴＡ２が飽和していないときの、ビット変換部１３０の出力データＤＡＴＡ３は、１２ビットのデータＤＡＴＡ２に対して０である冗長ビットを３ビット分だけ上位ビット側に加えて１５ビットに変換したデータとなる。つまり、データＤＡＴＡ１の信号に対しては３ビット分（２の３乗分の１＝１／８）だけレベルが小さくなるので、図２（ｃ）で示した、×１／Ｇ（ここでは×１／８）の動作を行っていることと同義である。
【００５８】
以上の動作により、ビット変換部１３０からは、常に適切な信号が得られる。すなわち、より高いゲインで増幅した信号が飽和していない範囲においてはより高いゲインで増幅した信号に基づくデータが出力され、より高いゲインで増幅した信号が飽和する範囲においてはより低いゲインで増幅した信号に基づくデータが出力される。なお、図７では２つのデータＤＡＴＡ１とＤＡＴＡ２とのゲイン差が８倍である場合に対応するビット変換部の構成例を示したが、ゲイン差が８倍以外の場合や、複数のゲイン差が列増幅部１０２で設定できる場合にも対応できるように構成できる。図７に示す構成を拡張することができるので、具体的な構成は割愛する。
【００５９】
ここで、各データＤＡＴＡ１およびＤＡＴＡ２に付加する冗長ビットの長さについて検討する。データＤＡＴＡ１が、画素からの信号をｐ倍のゲインで増幅したことに基づくデータであり、データＤＡＴＡ２が、画素からの信号をｑ倍のゲインで増幅したことに基づくデータであるものとする。ただし、ｐ＜ｑであり、１＜ｑである。このとき、ある入射光量に対するデータＤＡＴＡ２の大きさはデータＤＡＴＡ１に対してｑ／ｐ倍である。したがって、両データに付加する冗長ビットのビット数をｑ／ｐビットとすることで、両データの特性を合わせることができる（図２において同一の特性直線に乗ることと同義）。
【００６０】
なお、ビット変換部１３０に相当する機能ブロックは他の構成要件に対して図６に示す接続関係になっていなくても良い。例えば、ＡＤＣ１２０によってＡＤ変換される前に信号Ｓ２に対して×１／８の演算を施してもよい。
【００６１】
次に、デジタル信号処理装置１４０において行われるガンマ（γ）補正動作を説明する。図８（ａ）は入射光量と固体撮像素子１の出力（センサ出力）との関係を、図８（ｂ）はセンサ出力とγ値との関係を示している。
【００６２】
図８（ａ）は図２と同様に、列増幅部１０２におけるゲインが大きいほど、小さい入射光量で飽和出力に達することを示している。図８（ａ）におけるセンサ出力を入力として、その信号にかけるγ値を示したものが図８（ｂ）である。ここでは縦軸がゲイン補正回路１１０、ＡＤＣ１２０、ビット変換部１３０などを経てＤＳＰに入力されるデータに相当し、入力されたデータに対するγ値を横軸に示している。ここでは便宜的にセンサ出力として表している。
【００６３】
入射光量Ｉ１の光が入射した画素について考える。入射光量Ｉ１は、例えば列増幅部１０２で８倍のゲインをかけても出力が飽和しないレベルのものであるとする。先の説明に従い、入射光量Ｉ１は高いゲインをかけた信号が利用される。図８（ａ）においては、入射光量Ｉ１に対して８倍のゲインをかけたときの固体撮像素子からの出力がｖ１となる（出力Ａ）ことを示している。また、入射光量がＩ２であるときに列増幅部１０２でかけるゲインを１倍とすると、センサ出力がｖ１になる（出力Ｂ）。つまり、入射光量が異なっていても、列増幅部１０２でかけるゲインの値によっては、センサ出力が同じレベルになることがある。
【００６４】
センサ出力が同じレベルであれば、そのセンサ出力に対してかけるγ値は同じであることが一般的である。つまり、入射光量がＩ１であり、列増幅部１０２でのゲインが８倍であるときのセンサ出力ｖ１と、入射光量がＩ２であり、列増幅部１０２でのゲインが１倍のときのセンサ出力ｖ１とで、同じγ値（ここではγ１）をかけることになる。センサ出力としては同じレベルではあるが、出力Ａと出力Ｂとでは、基となる入射光量が異なっているため、両者に同じγ値をかけるような処理を行うと、得られる画像の明るさが不自然になってしまう。これは、列増幅部１０２でのゲインが８倍であるときのセンサ出力ｖ１に対応する入射光量Ｉ１は、列増幅部１０２でのゲインが１倍のときのセンサ出力ｖ１に対応する入射光量Ｉ２よりも小さい（暗い）にも関わらず、両者に同じγ値をかけることになるためである。
【００６５】
そこで、本実施形態においては次のようにしてγ値を決定する。図６において、列増幅部１０２でのゲインが１倍であるときの信号をＳ１とし、列増幅部１０２でのゲインが８倍であるときの信号をＳ２とする。入射光量がＩ１であり、列増幅部１０２でのゲインが１倍であるときのセンサ出力をｖ２として、出力Ａに対してかけるγ値は、このセンサ出力ｖ２に対応したγ値をかける。これにより、自然な明るさの画像を得ることができる。
【００６６】
上の説明では、信号Ｓ１にも信号Ｓ２にも、図８（ｂ）に×１で示した特性のγ値をかけているが、列増幅部１０２でのゲインに応じたγ値の特性を用いると、より好適な明るさの画像を得ることができる。
【００６７】
なお、γ値は、例えばルックアップテーブルを用意しておき、ＤＳＰ１４０に入力されるデータＤＡＴＡ３の値との比較によって決定するような方法が考えられる。
【００６８】
また、本実施形態では、画像信号に対して１を下回る倍率をかける処理を施した後にγ処理を行っているが、１を下回る倍率をかける処理に先立ってγ処理を行ってもよい。
【００６９】
以上で説明したように本発明の第１の実施形態によれば、固体撮像素子のダイナミックレンジを拡大することが可能となるとともに、撮像システムのＳ／Ｎ比を向上させることができる。さらに、列増幅部１０２のゲインに応じたγ値をかける処理をＤＳＰ１４０で行うことにより、好適な画像を得ることができる。
【００７０】
本実施形態においては、列増幅部１０２毎に複数設けられた帰還容量のいずれか１つのみを利用してゲインを決定する場合を例にとって説明したが、オペアンプＡｍｐの期間経路には２つ以上の帰還容量を同時に電気的に接続してもよい。この組み合わせを変えることで列増幅部１０２のゲインをより多様に切り替えることができる。
【００７１】
（第２の実施形態）
図９を用いて本発明の第２の実施形態を説明する。本実施形態が第１の実施形態と異なるのは、画素の各列に対して列増幅器を複数備えている点である。
【００７２】
図９はある画素の列の１画素を抜き出して示したものであるが、垂直信号線ＶＬに対して２つの列増幅部１０２−１および１０２１−２が設けられている。ここで列増幅部１０２−１および１０２−２の入力容量Ｃ０は同じ容量値であるとする。列増幅部１０２−１および１０２１−２とでは、オペアンプＡｍｐの反転入力端子と出力端子との間の帰還経路に設けられた帰還容量の大きさが異なる。列増幅部１０２−１には帰還容量Ｃ１およびＣ２、列増幅部１０２−２には帰還容量Ｃ３およびＣ４が接続されている。ここで、帰還容量Ｃ１、Ｃ２、Ｃ３、およびＣ４の容量値は、それぞれ入力容量Ｃ０の容量値に対して１倍、１／２倍、１／８倍、１／１６倍であるとする。つまり、本実施例では各列増幅部が、互いに異なるゲインを設定可能な列増幅器を備えている。互いに異なるゲインを設定できれば、互いに同じゲインを設定し得るものであってもよい。また、保持容量ＣＴＳ１とＣＴＳ２は信号φＣＴＳにより、そして保持容量ＣＴＮ１とＣＴＮ２は信号φＣＴＮによって制御される。
【００７３】
本実施形態に係る動作を、図１０を用いて説明する。図１０は、行列状に配列された画素のうちのある行の画素について、固体撮像素子から信号を得るタイミング図である。図５と同様の構成に入力される信号には、図５と同じ符号を付している。ここでは、列増幅部１０２−１のゲインは１倍であり、列増幅部１０２−２のゲインが８倍である場合を考える。
【００７４】
まず、時刻ｔ０において、信号φＴＸおよびφＨｎを除く信号がハイレベルに遷移する。信号φＳＥＬがハイレベルになると画素選択部ＳＥＬが導通するので、画素出力部のソース端子と定電流源Ｉｃｏｎｓｔとが電気的に接続されてソースフォロワ回路が形成される。これにより画素出力部ＳＦのゲート端子の電位に応じたレベルが信号として垂直信号線ＶＬに現れる。このタイミングで信号φＲＥＳがハイレベルであるので、画素出力部ＳＦのゲート端子をリセットしている状態に応じたレベルが垂直信号線ＶＬに信号として現れる。また、信号φＣ，φＣ１、φＣ２、φＣ３およびφＣ４がそれぞれハイレベルになることで、各オペアンプＡｍｐの反転入力端子と出力端子とが短絡されると共に、帰還容量Ｃ１、Ｃ２、Ｃ３およびＣ４がリセットされる。オペアンプＡｍｐの仮想接地により、帰還容量Ｃ１およびＣ３の両端子の電位は電源Ｖｒｅｆと同電位と見なせる。信号φＣＴＮおよびφＣＴＳがハイレベルであるので、オペアンプＡｍｐの出力によって保持容量ＣＴＮ１、ＣＴＳ１、ＣＴＮ２およびＣＴＳ２がリセットされる。
【００７５】
時刻ｔ１に信号φＲＥＳがローレベルに遷移し、画素出力部ＳＦのゲート端子のリセット状態が解除される。このリセット状態の解除に伴って発生するノイズ成分が画素ノイズｎの一因となる。
【００７６】
時刻ｔ２に、信号φＣ１、φＣ２、φＣ３、φＣ４、φＣＴＮ、φＣＴＳがローレベルに遷移し、それぞれに対応するスイッチが非導通状態になる。
【００７７】
時刻ｔ３に、信号φＣがローレベルに遷移することで、各オペアンプの入出力端子間の短絡状態が解除される。これにより、入力容量Ｃ０では、画素出力部ＳＦのゲート端子をリセットしたことに対応するレベルが、Ｖｒｅｆによりクランプされる。
【００７８】
時刻ｔ４に信号φＣ１およびφＣＴＮがハイレベルになり、時刻ｔ５に信号φＣＴＮがローレベルになることで、この時の列増幅部１０２−１の出力が保持容量ＣＴＮ１に、列増幅部１０２−２の出力が保持容量ＣＴＮ２に保持される。保持容量ＣＴＮ１およびＣＴＮ２に保持される信号には、対応する列増幅部１０２に起因するオフセット成分が含まれる。
【００７９】
時刻ｔ６に信号φＴＸがハイレベルに遷移すると、フォトダイオードＰＤに蓄積されていた電荷が画素出力部ＳＦのゲート端子へと転送される。これにより画素出力部ＳＦのゲート端子の電位が変化するので、垂直信号線ＶＬに現れるレベルも変化する。このとき入力容量Ｃ０は浮遊状態にあるので、時刻ｔ１でクランプされた垂直信号線ＶＬのレベルからの変動分のみが各オペアンプの反転入力端子に入力される。つまり、クランプ容量よりも前で発生したノイズ成分はクランプ動作により低減することができ、光電変換に基づく信号が各オペアンプＡｍｐに入力される。本実施形態においても、先述したような相関性がないノイズ成分が画素ノイズｎとして残存する。
【００８０】
時刻ｔ７から信号φＣＴＳがパルス状にハイレベルとなる。信号φＣＴＳがローレベルになると、保持容量ＣＴＳ１には列増幅部１０２−１から出力される信号が、保持容量ＣＴＳ２には列増幅部１０２−２から出力される信号が、それぞれ保持される。保持容量ＣＴＳ１およびＣＴＳ２に保持される信号には、保持容量ＣＴＮ１およびＣＴＮ２と同様に、対応する列増幅部１０２に起因するオフセット成分が含まれる。
【００８１】
その後信号φＣ１およびφＣ３がローレベルに遷移した後に、時刻ｔ８に信号φＳＥＬがローレベルになることで、画素１０１の選択状態が解除される。
【００８２】
時刻ｔ９から信号φＨｎが順次ハイレベルとなることで、１行分の画素からの信号が差動増幅器Ｄ．Ａｍｐ１およびＤ．Ａｍｐ２を介して出力される。各保持容量に保持される信号には、列増幅部１０２に起因するオフセットが含まれるので、差動増幅器により差分を取ることでオフセット成分を低減することが可能となる。ここでは差動増幅器Ｄ．Ａｍｐ１からは１倍のゲインで増幅された信号Ｓ１が、差動増幅器Ｄ．Ａｍｐ２からは８倍のゲインで増幅された信号Ｓ２が出力される。信号Ｓ１およびＳ２には、上述の出力ノイズＮが含まれる。
【００８３】
本実施形態においては、各列に列増幅部１０２が設けられているので、１行分の画素について並列的に処理を行える。つまり、出力アンプ１０３１と比較してより低速に駆動することができるので、ノイズの発生源となりにくいという利点がある。
【００８４】
固体撮像素子１から出力された信号に対して施される処理は、第１の実施形態と同様のものであってよい。
【００８５】
本実施形態によれば、固体撮像素子のダイナミックレンジを拡大することが可能となるとともに、撮像システムのＳ／Ｎ比を向上させることができる。さらに、列増幅部１０２のゲインに応じたγ値をかける処理をＤＳＰ１４０で行うことにより、好適な画像を得ることができる。特に本実施形態によれば、垂直信号線ＶＬに対してゲインの異なる列増幅器を複数設けているので、並列的に処理できるという利点がある。つまり、高速化に適している。
【００８６】
（第３の実施形態）
本発明を適用できるさらに別の実施形態を、図１１を用いて説明する。
【００８７】
図１１は、本実施形態に係る画素部の１列の一部を抜き出して模式的に示したものである。ここでは画素部の１列分として４つの画素を図示しているが、この数に限定するものではない。本実施形態ではフォトダイオードＰＤと転送部ＴＸとを備える画素が行列状に配列される。信号φＴＸに応じて転送部ＴＸがオン状態になると、フォトダイオードＰＤに蓄積された電荷が垂直ＣＣＤ回路ＶＣＣＤへと転送され、不図示の垂直転送パルスに応じて順次バッファ部ｂｕｆへと転送される。バッファ部ｂｕｆは、垂直ＣＣＤ回路ＶＣＣＤから転送された電荷を電圧に変換する電荷電圧変換部であり、バッファ部ｂｕｆの出力は列増幅部１０２へと入力される。列増幅部１０２や出力部１０３は、既に説明したものと同様の構成を有していても良い。
【００８８】
バッファ部ｂｕｆにおいて、信号φｂｒｅｓがハイレベルになると、バッファ部ｂｕｆの入力部がリセットされる。垂直ＣＣＤ回路ＶＣＣＤから次の画素の電荷が転送される前にリセットを行う必要がある。本実施形態においては、画素ノイズｎに相当するノイズはバッファ部ｂｕｆで発生する。
【００８９】
本実施形態においても２つの保持容量ＣＴＳおよびＣＴＮと差動増幅器Ｄ．Ａｍｐを用いれば、バッファ部ｂｕｆに起因するオフセット成分は列増幅部１０２に起因するオフセット成分と合わせて低減できる。
【００９０】
本実施形態においては、各列に列増幅部１０２が設けられているので、１行分の画素について並列的に処理を行える。つまり、出力アンプ１０３１と比較してより低速に駆動することができるので、ノイズの発生源となりにくいという利点がある。
【００９１】
固体撮像素子１から出力された信号に対して施される処理は、第１の実施形態と同様のものであってよい。
【００９２】
本実施形態によれば、固体撮像素子のダイナミックレンジを拡大することが可能となるとともに、撮像システムのＳ／Ｎ比を向上させることができる。さらに、列増幅部１０２のゲインに応じたγ値をかける処理をＤＳＰ１４０で行うことにより、好適な画像を得ることができる。特に本実施形態によれば、フォトダイオードＰＤで発生した電荷を垂直ＣＣＤ回路ＶＣＣＤに転送しているので、第１および第２の実施形態において行ったクランプ動作を行わなくてもノイズ成分が少ないという利点がある。
【００９３】
（その他）
本発明を実施するに際しては、様々な構成が考えられる。その一例を図１２に示す。図３に示した固体撮像素子と同じ構成には同じ符号を付している。
【００９４】
図１２に示す固体撮像素子は、列増幅部１０２の後段に列ＡＤ部１０８を持つ。画素の各列つまり列増幅部毎にＡＤ変換器を設ける構成は、１行分の信号を並列してＡＤ変換できるので、高速化に適するという利点がある。図１２においては水平信号線ＨＬが１本しか図示していないが、実際には列ＡＤ部の解像度（ビット数）に応じた数の水平信号線ＨＬが設けられる。また、列ＡＤ部１０８は列増幅部１０２と一部構成を共有してもよい。
【００９５】
また、図９に示したように各画素列につき２つの列増幅器を設けるような構成においては、列増幅器毎にＡＤ変換器を設けると、さらに高速化を図ることができる。
【００９６】
図４に示した構成をブロック図として表したものが図１３である。固体撮像素子は、画素１０１が行列状に配列された画素部１０と、画素部１０に起因するノイズを低減する第１のＣＤＳ回路ＣＤＳ１とを備える。固体撮像素子はさらに、第１のＣＤＳ回路ＣＤＳ１から出力された信号を増幅する列増幅部と、列増幅部に起因するオフセット成分を低減する第２のＣＤＳ回路ＣＤＳ２とを備える。固体撮像素子は、第２のＣＤＳ回路ＣＤＳ２から出力される信号を出力する出力部１０３をさらに備える。第１のＣＤＳ回路ＣＤＳ１によって画素部１０に起因するノイズを低減することで、列増幅部１０２の入力側のダイナミックレンジを有効に利用できる。また、列増幅部１０２に用いる増幅器は、製造条件のバラツキなどに起因するオフセットが存在するので、第２のＣＤＳ回路１０２を備えることは画質を向上するためには有効である。また、この構成においても、図１２に示したように列ＡＤ部を設けてもよいことは勿論である。
【符号の説明】
【００９７】
１ 固体撮像素子
１０ 画素部
１００ 撮像システム
１０１ 画素
１０２ 列増幅部
１０２１ 列増幅器
１０３ 出力部
１０３１ 出力アンプ
１０４ 垂直走査部
１０５ 水平走査部
１０６ タイミング生成部
１１０ ゲイン補正回路
１２０ ＡＤ変換器（ＡＤＣ）
１３０ ビット変換部
１４０ デジタル信号処理装置（ＤＳＰ）
１５０ 表示部
１６０ 記録部
１７０ ＣＰＵ
ＶＬ 垂直信号線
ＨＬ 水平信号線
ＰＤ フォトダイオード
ＴＸ 転送部
ＳＦ 画素出力部
ＲＥＳ リセット部
ＳＥＬ 画素選択部
ＣＴＳ、ＣＴＮ 保持容量
Ｄ．Ａｍｐ 差動増幅器
ＳＷ スイッチ群
ｂｕｆ バッファ部
ＣＤＳ１ 第１のＣＤＳ回路
ＣＤＳ２ 第２のＣＤＳ回路
【特許請求の範囲】
【請求項１】
行列状に配列された複数の画素と、前記複数の画素の各列に設けられた列増幅部と、前記列増幅部で増幅されたことに基づく画像信号を出力する出力部と、を有する固体撮像素子と、
前記画像信号を受ける信号処理部と、を備える撮像システムであって、
前記列増幅部は、前記画素から出力される一の信号を１よりも大きいｑ倍のゲインで増幅し、
前記信号処理部は前記ｑ倍のゲインで増幅されたことに基づく画像信号に対して、１を下回る倍率をかけることを特徴とする撮像システム。
【請求項２】
前記信号処理部は、前記画像信号をデジタル信号に変換するアナログ／デジタル変換部を有するとともに、
前記ｑ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対して、前記１を下回る倍率をかけることを特徴とする請求項１に記載の撮像システム。
【請求項３】
前記固体撮像素子は、前記列増幅部からの信号をデジタル信号に変換するアナログ／デジタル変換部を有するとともに、
前記信号処理部は、前記ｑ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対して、前記１を下回る倍率をかけることを特徴とする請求項１または２に記載の撮像システム。
【請求項４】
前記アナログ／デジタル変換部は、前記画素の各列に設けられることを特徴とする請求項３に記載の撮像システム。
【請求項５】
前記アナログ／デジタル変換部は、前記列増幅部毎に設けられることを特徴とする請求項３に記載の撮像システム。
【請求項６】
前記列増幅部は、前記一の信号を前記ｑよりも小さいｐ倍のゲインでも増幅し、前記信号処理部は、前記ｐ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部により変換されたデジタル信号および、前記ｑ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対して、冗長ビットを付加することで前記デジタル信号のビット数を変換するビット変換部を有することを特徴とする請求項２ないし５のいずれかに記載の撮像システム。
【請求項７】
前記ビット変換部は、前記ｐ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対しては前記冗長ビットを下位ビット側に付加し、
前記ｑ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対しては前記冗長ビットを上位ビット側に付加することを特徴とする請求項６に記載の撮像システム。
【請求項８】
前記冗長ビットのビット数は、ｑ／ｐビットであることを特徴とする請求項６または７に記載の撮像システム。
【請求項９】
前記信号処理部は、前記ｐ倍のゲインで増幅されたことに基づく画像信号と前記ｑ倍のゲインで増幅されたことに基づく画像信号とで、異なるγ値をかけることを特徴とする請求項６ないし８のいずれかに記載の撮像システム。
【請求項１０】
前記列増幅部は、前記複数の画素の列につきゲインが可変である列増幅器を１つ備えることを特徴とする請求項１ないし９のいずれかに記載の撮像システム。
【請求項１１】
前記列増幅部は、前記複数の画素の列につき、互いに異なるゲインを設定可能な列増幅器を複数備えることを特徴とする請求項１ないし９のいずれかに記載の撮像システム。
【請求項１２】
前記複数の画素の各々は、
光電変換素子と、
入力部の電位に基づく信号を出力する画素出力部と、
前記光電変換素子に蓄積された電荷を前記画素出力部の入力部に転送する転送部と、
前記画素出力部の入力部をリセットするリセット部と、を有することを特徴とする請求項１ないし１１のいずれかに記載の撮像システム。
【請求項１３】
前記固体撮像素子は、前記画素に起因するノイズを低減する第１のＣＤＳ回路を有し、前記第１のＣＤＳ回路にてノイズを低減された信号が前記列増幅部に入力されることを特徴とする請求項１ないし１２のいずれかに記載の撮像システム。
【請求項１４】
前記固体撮像素子は、前記複数の画素の列毎に設けられたＣＣＤ回路と、
前記ＣＣＤ回路から転送された電荷を電圧に変換する電荷電圧変換部とを有し、
前記複数の画素の各々は、
光電変換素子と、
前記光電変換素子に蓄積された電荷を前記ＣＣＤ回路に転送する転送部とを備えることを特徴とする請求項１ないし１１のいずれかに記載の撮像システム。
【請求項１５】
前記出力部は、列増幅部に起因するオフセットを低減する第２のＣＤＳ回路を有することを特徴とする請求項１ないし１４のいずれかに記載の撮像システム。
【請求項１６】
前記１を下回る倍率はｐ／ｑであることを特徴とする請求項１ないし１５に記載の撮像システム。
【請求項１７】
前記ｐが１であることを特徴とする請求項１６に記載の撮像システム。
【請求項１８】
行列状に配列された複数の画素と、前記複数の画素の各列に設けられた列増幅部と、前記列増幅部で増幅されたことに基づく画像信号を出力する出力部と、を有する固体撮像素子と、
前記画像信号を受ける信号処理部と、を備える撮像システムの駆動方法であって、
前記画素から出力される一の信号を前記列増幅部によって１よりも大きいｑ倍のゲインで増幅する工程と、
前記ｑ倍のゲインで増幅されたことに基づく画像信号に対して、前記信号処理部によって１を下回る倍率をかける工程と、を含むこと特徴とする撮像システムの駆動方法。
【請求項１９】
前記列増幅部は、前記一の信号を前記ｑよりも小さいｐ倍のゲインで増幅し、
前記１を下回る倍率はｐ／ｑであることを特徴とする請求項１８に記載の撮像システムの駆動方法。
【請求項２０】
前記ｐが１であることを特徴とする請求項１９に記載の撮像システムの駆動方法。
【請求項２１】
前記信号処理部は、前記画像信号をデジタル信号に変換するアナログ／デジタル変換部を有し、
前記ｑ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部により変換されたデジタル信号に対して、前記１を下回る倍率をかけることを特徴とする請求項１８ないし２０のいずれかに記載の撮像システムの駆動方法。
【請求項２２】
前記ｐ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号および、前記ｑ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対して、冗長ビットを付加することで前記デジタル信号のビット数を変換する工程をさらに有することを特徴とする請求項２１に記載の撮像システムの駆動方法。
【請求項２３】
前記ｐ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対しては前記冗長ビットを下位ビット側に付加する工程と、前記ｑ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対しては前記冗長ビットを上位ビット側に付加する工程とを有することを特徴とする請求項２２に記載の撮像システムの駆動方法。
【請求項２４】
前記冗長ビットのビット数は、ｑ／ｐビットであることを特徴とする請求項２２または２３に記載の撮像システムの駆動方法。
【請求項２５】
前記ｐ倍のゲインで増幅されたことに基づく画像信号と前記ｑ倍のゲインで増幅されたことに基づく画像信号とで、異なるγ値をかける工程をさらに有することを特徴とする請求項１８ないし２４のいずれかに記載の撮像システムの駆動方法。
【請求項１】
行列状に配列された複数の画素と、前記複数の画素の各列に設けられた列増幅部と、前記列増幅部で増幅されたことに基づく画像信号を出力する出力部と、を有する固体撮像素子と、
前記画像信号を受ける信号処理部と、を備える撮像システムであって、
前記列増幅部は、前記画素から出力される一の信号を１よりも大きいｑ倍のゲインで増幅し、
前記信号処理部は前記ｑ倍のゲインで増幅されたことに基づく画像信号に対して、１を下回る倍率をかけることを特徴とする撮像システム。
【請求項２】
前記信号処理部は、前記画像信号をデジタル信号に変換するアナログ／デジタル変換部を有するとともに、
前記ｑ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対して、前記１を下回る倍率をかけることを特徴とする請求項１に記載の撮像システム。
【請求項３】
前記固体撮像素子は、前記列増幅部からの信号をデジタル信号に変換するアナログ／デジタル変換部を有するとともに、
前記信号処理部は、前記ｑ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対して、前記１を下回る倍率をかけることを特徴とする請求項１または２に記載の撮像システム。
【請求項４】
前記アナログ／デジタル変換部は、前記画素の各列に設けられることを特徴とする請求項３に記載の撮像システム。
【請求項５】
前記アナログ／デジタル変換部は、前記列増幅部毎に設けられることを特徴とする請求項３に記載の撮像システム。
【請求項６】
前記列増幅部は、前記一の信号を前記ｑよりも小さいｐ倍のゲインでも増幅し、前記信号処理部は、前記ｐ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部により変換されたデジタル信号および、前記ｑ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対して、冗長ビットを付加することで前記デジタル信号のビット数を変換するビット変換部を有することを特徴とする請求項２ないし５のいずれかに記載の撮像システム。
【請求項７】
前記ビット変換部は、前記ｐ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対しては前記冗長ビットを下位ビット側に付加し、
前記ｑ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対しては前記冗長ビットを上位ビット側に付加することを特徴とする請求項６に記載の撮像システム。
【請求項８】
前記冗長ビットのビット数は、ｑ／ｐビットであることを特徴とする請求項６または７に記載の撮像システム。
【請求項９】
前記信号処理部は、前記ｐ倍のゲインで増幅されたことに基づく画像信号と前記ｑ倍のゲインで増幅されたことに基づく画像信号とで、異なるγ値をかけることを特徴とする請求項６ないし８のいずれかに記載の撮像システム。
【請求項１０】
前記列増幅部は、前記複数の画素の列につきゲインが可変である列増幅器を１つ備えることを特徴とする請求項１ないし９のいずれかに記載の撮像システム。
【請求項１１】
前記列増幅部は、前記複数の画素の列につき、互いに異なるゲインを設定可能な列増幅器を複数備えることを特徴とする請求項１ないし９のいずれかに記載の撮像システム。
【請求項１２】
前記複数の画素の各々は、
光電変換素子と、
入力部の電位に基づく信号を出力する画素出力部と、
前記光電変換素子に蓄積された電荷を前記画素出力部の入力部に転送する転送部と、
前記画素出力部の入力部をリセットするリセット部と、を有することを特徴とする請求項１ないし１１のいずれかに記載の撮像システム。
【請求項１３】
前記固体撮像素子は、前記画素に起因するノイズを低減する第１のＣＤＳ回路を有し、前記第１のＣＤＳ回路にてノイズを低減された信号が前記列増幅部に入力されることを特徴とする請求項１ないし１２のいずれかに記載の撮像システム。
【請求項１４】
前記固体撮像素子は、前記複数の画素の列毎に設けられたＣＣＤ回路と、
前記ＣＣＤ回路から転送された電荷を電圧に変換する電荷電圧変換部とを有し、
前記複数の画素の各々は、
光電変換素子と、
前記光電変換素子に蓄積された電荷を前記ＣＣＤ回路に転送する転送部とを備えることを特徴とする請求項１ないし１１のいずれかに記載の撮像システム。
【請求項１５】
前記出力部は、列増幅部に起因するオフセットを低減する第２のＣＤＳ回路を有することを特徴とする請求項１ないし１４のいずれかに記載の撮像システム。
【請求項１６】
前記１を下回る倍率はｐ／ｑであることを特徴とする請求項１ないし１５に記載の撮像システム。
【請求項１７】
前記ｐが１であることを特徴とする請求項１６に記載の撮像システム。
【請求項１８】
行列状に配列された複数の画素と、前記複数の画素の各列に設けられた列増幅部と、前記列増幅部で増幅されたことに基づく画像信号を出力する出力部と、を有する固体撮像素子と、
前記画像信号を受ける信号処理部と、を備える撮像システムの駆動方法であって、
前記画素から出力される一の信号を前記列増幅部によって１よりも大きいｑ倍のゲインで増幅する工程と、
前記ｑ倍のゲインで増幅されたことに基づく画像信号に対して、前記信号処理部によって１を下回る倍率をかける工程と、を含むこと特徴とする撮像システムの駆動方法。
【請求項１９】
前記列増幅部は、前記一の信号を前記ｑよりも小さいｐ倍のゲインで増幅し、
前記１を下回る倍率はｐ／ｑであることを特徴とする請求項１８に記載の撮像システムの駆動方法。
【請求項２０】
前記ｐが１であることを特徴とする請求項１９に記載の撮像システムの駆動方法。
【請求項２１】
前記信号処理部は、前記画像信号をデジタル信号に変換するアナログ／デジタル変換部を有し、
前記ｑ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部により変換されたデジタル信号に対して、前記１を下回る倍率をかけることを特徴とする請求項１８ないし２０のいずれかに記載の撮像システムの駆動方法。
【請求項２２】
前記ｐ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号および、前記ｑ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対して、冗長ビットを付加することで前記デジタル信号のビット数を変換する工程をさらに有することを特徴とする請求項２１に記載の撮像システムの駆動方法。
【請求項２３】
前記ｐ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対しては前記冗長ビットを下位ビット側に付加する工程と、前記ｑ倍のゲインで増幅されたことに基づく画像信号が前記アナログ／デジタル変換部で変換されたデジタル信号に対しては前記冗長ビットを上位ビット側に付加する工程とを有することを特徴とする請求項２２に記載の撮像システムの駆動方法。
【請求項２４】
前記冗長ビットのビット数は、ｑ／ｐビットであることを特徴とする請求項２２または２３に記載の撮像システムの駆動方法。
【請求項２５】
前記ｐ倍のゲインで増幅されたことに基づく画像信号と前記ｑ倍のゲインで増幅されたことに基づく画像信号とで、異なるγ値をかける工程をさらに有することを特徴とする請求項１８ないし２４のいずれかに記載の撮像システムの駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−７８１５３（Ｐ２０１３−７８１５３Ａ）
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１３−７２９１（Ｐ２０１３−７２９１）
【出願日】平成２５年１月１８日（２０１３．１．１８）
【分割の表示】特願２００８−１７１７４７（Ｐ２００８−１７１７４７）の分割
【原出願日】平成２０年６月３０日（２００８．６．３０）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２５年１月１８日（２０１３．１．１８）
【分割の表示】特願２００８−１７１７４７（Ｐ２００８−１７１７４７）の分割
【原出願日】平成２０年６月３０日（２００８．６．３０）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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