撮像素子およびカメラシステム
【課題】画素からの微小信号、あるいは１光子信号を低ノイズ、高精度で、高速に検出することができ、これにより活用してフレームレートを上げることで、様々な高性能撮影が可能な撮像素子およびカメラシステムを提供する。
【解決手段】各センス回路は、画素からの出力信号と参照信号を比較する比較器を含み、信号検出を行う際に、比較器の片側あるいは両側の入力部に、選択画素から出力される第１の画素信号を相殺する電荷を保持し、比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、ステップ状に変化する参照信号と選択画素から出力される第２の画素信号とを比較して、画素に入射した光の強度をデジタル判定する。
【解決手段】各センス回路は、画素からの出力信号と参照信号を比較する比較器を含み、信号検出を行う際に、比較器の片側あるいは両側の入力部に、選択画素から出力される第１の画素信号を相殺する電荷を保持し、比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、ステップ状に変化する参照信号と選択画素から出力される第２の画素信号とを比較して、画素に入射した光の強度をデジタル判定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサ等の撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年デジタルスチルカメラやカムコーダ、監視カメラ等の用途に、ＣＭＯＳイメージセンサが広く使われるようになり、市場も拡大している。
ＣＭＯＳイメージセンサにおける各画素は、入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をチップに内蔵されたアナログデジタル（ＡＤ）変換器に出力する。ＡＤ変換器はその信
号をデジタル化して次段に出力する。
ＣＭＯＳイメージセンサにおいては、撮像のためにこのような画素がマトリクス状に配置されている。
【０００３】
図１は、固体撮像素子であるＣＭＯＳイメージセンサの典型的なチップ構成を示す図である。
【０００４】
このＣＭＯＳイメージセンサ１０は、画素アレイ部１１、行駆動回路１２、ＡＤ変換器１３、スイッチ１４、出力回路１５、行制御線１６、垂直信号線１７、および転送線１８を有する。
【０００５】
画素アレイ部１１は、複数の画素ＰＸが行方向と列方向にマトリクス状に配置されており、垂直信号線１７は列方向に並ぶ複数の画素ＰＸに共有され、各列対応に配置されたＡＤ変換器１３に接続されている。
一方、行駆動回路１２は複数の行から１行のみを選択し、行制御線１６を駆動して、画素ＰＸからの蓄積電荷の読み出しを行単位で実行する。
行制御線１６はこのような画素からの読み出し、あるいは画素のリセットを行単位で実施するために、一本または複数の制御線で構成されている。
ここでリセットとは画素の蓄積電荷を排出し、画素を露光前の状態に戻す操作であり、たとえば各行の読み出し直後、あるいは露光を開始する際のシャッター動作として実施される。
読み出しの際、垂直信号線１７を介してＡＤ変換器１３に伝達されたアナログ信号はデジタル信号に変換され、スイッチ１４を介して順次出力回路１５に伝送され、図示されていないチップ内外の画像処理装置に出力される。
【０００６】
このように、ＣＭＯＳイメージセンサ１０においては、１行の読み出し処理が完了すると次の行が選択され、同様の読み出し、ＡＤ変換、出力が繰り返される。全ての行の処理が完了すると１フレーム分の画像データの出力が完了することになる。
【０００７】
一方、特許文献１には、時分割を用いたフォトンの新しいカウント手法が提案されている。
これは一定期間におけるフォトダイオードへの光子入射の有無を２値判定し、それを複数回反復した結果を集積して二次元の撮像データを得るものである。
すなわち、一定期間（単位露光期間）ごとにフォトダイオードからの信号をセンシングし、その期間に入射した光子数が一つ以上であれば、入射した光子数にかかわらず、各画素に接続されたカウンタは１ずつカウントアップされる。
光子入射の頻度が時間軸でランダムであれば、実際の光子入射数とカウント数とは図２のようなポワゾン分布に従うので、入射頻度が少ない場合は略リニアな関係となり、入射頻度が多い場合は出力が圧縮される。
【０００８】
また、特許文献２には、上記時分割フォトンカウンティングのセンス回路やカウンタ回路を画素から切り離して階層化し、画素の開口率を向上させる手法が提案されている。
【０００９】
このような時分割フォトンカウンティングを使用したイメージセンサは、画素から出力されたデータが終始デジタルデータとして扱われるので、アナログ信号の伝送や増幅に伴うランダムノイズや固定ノイズが発生しない。
この際残存するのは画素内で発生した光ショットノイズと暗電流のみであり、特に低照度の撮像においては劇的に高いＳ／Ｎ比を得ることが可能である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平７−６７０４３号公報
【特許文献２】特開２０１１−７１９５８号公報
【特許文献３】特開２００８−１９３３７３号公報
【特許文献４】特開２００６−２０１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記ＣＭＯＳイメージセンサＡＤ変換の手法としては、近年複数列の画素を複数のＡＤ変換器に接続し、共通した参照信号を階段状のステップで変化させながら各画素の出力と比較して一斉にＡＤ変換を行ういわゆるシングルスロープ型の変換が主流となっている。
特に、低照度撮像時やフォトンカウンティング等の微小な画素信号の検出時には、ランダムノイズや固定ノイズの低減が求められており、このためには主として二つのノイズキャンセルが必要である。
【００１２】
ひとつは画素のリセットノイズの相殺である。これは画素からリセット信号を出力した後、その信号を相殺するような電荷を比較器の入力部に保持することで実施され、ＣＤＳ（相関２重サンプリング）と呼ばれる。
もうひとつは比較器側で発生するオフセットノイズの相殺である。これは一般のイメージセンサでは縦筋として画像に現れ、後段の画像処理段階で対処する場合もあるが、フォトンカウンティングでは画素信号のバイナリ判定前にキャンセルしておくことが必須となる。
【００１３】
たとえば、特許文献３では、「オートゼロ」という工程で実質的に画素のリセット信号のＣＤＳを実行しており、引き続き行われる１回目の階段状パルスの印加とダウンカウントは、比較器側のオフセットノイズやランダムノイズを相殺するための工程となっている。
オートゼロ工程は比較器のオフセット調整も行っているが、この時点では残存オフセット成分が存在する。これは引き続き行われる無信号のＡＤ変換によって検出され、画素信号のＡＤ変換結果から差し引くことでほぼ完全に相殺されて除去される。
【００１４】
この手法は、上記ＡＤ変換時に参照信号のステップ幅を狭くして解像度を上げておけば、極めて高精度にノイズをキャンセルできるので、微小信号の検出に優れている。また、閾値を設けてＡＤ変換結果をバイナリデータとして判定すれば、時分割フォトンカウンティングのセンス回路としても使用できる。
【００１５】
あるいは、特許文献４では、遮光画素の暗信号を用いて、フレームごとに比較器のオフセットキャリブレーションを実施している。
画素読み出し時は、リセット信号のＣＤＳに続いて画素信号の読み出しとＡＤ変換を実施し、比較器ごとにキャリブレーション結果との差分をとってオフセットを相殺している。フレームごとのキャリブレーションは、比較器側で生じるランダムノイズをキャンセルできない課題はあるが、比較器のオフセットノイズ相殺工程をある程度短縮できる。
【００１６】
しかし、画素信号が非常に微小な場合、上記手法には以下の問題がある。
たとえば、変換効率を６００μＶ／ｅ−まで引き上げて、１光子入射の有無をバイナリ判定する場合を考える。
この際画素信号は６００μＶであり、判定閾値は３００μＶ程度となるので、理想的にはこれだけの幅を参照信号がカバーしてステップを刻めば判定が可能である。
しかし、比較器のオフセットは数ｍＶ〜十数ｍＶである。すなわち、このようなケースでは、画素信号より比較器側のオフセットの方が一桁以上大きい。
【００１７】
この比較器側のオフセットについても、画素信号と同等の精度で検出する必要がある。したがって、上述の例においては、画素信号の読み出し判定に費やされる時間の殆どは、参照信号が比較器のオフセット分をスイープする時間で占められることになる。
たとえば前者の例では、１回の画素信号の読み出しにおいて２回の、後者の例でも１回のオフセット分のスイープが必要である。
しかし、これまで参照信号のスイープを、画素信号に対して行う際の時間短縮については幾つかの提案がなされてきたものの、比較器側のオフセットに対して行う際の時間短縮については、殆ど考慮されていなかった。
【００１８】
本発明は、画素からの微小信号、あるいは１光子信号を低ノイズ、高精度で、高速に検出することができ、これにより活用してフレームレートを上げることで、様々な高性能撮影が可能な撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１９】
本発明の第１の観点の固体撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、読み出し時において、選択画素から第１の画素信号の読み出しと第２の画素信号の読み出しを行う駆動部と、を有し、上記第１の画素信号と第２の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、上記センス回路部において、上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、信号検出を行う際に、上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第１の画素信号を相殺する電荷を保持し、上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、ステップ状に変化する参照信号と上記選択画素から出力される第２の画素信号とを比較して、画素に入射した光の強度をデジタル判定する。
【００２０】
本発明の第２の観点のカメラシステムは、撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、読み出し時において、選択画素から第１の画素信号の読み出しと第２の画素信号の読み出しを行う駆動部と、を含み、上記第１の画素信号と第２の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、上記センス回路部において、上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、信号検出を行う際に、上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第１の画素信号を相殺する電荷を保持し、上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、ステップ状に変化する参照信号と上記選択画素から出力される第２の画素信号とを比較して、画素に入射した光の強度をデジタル判定する。
【発明の効果】
【００２１】
本発明によれば、画素からの微小信号、あるいは１光子信号を低ノイズ、高精度で、高速に検出することができ、これを活用してフレームレートを上げることで、様々な高性能撮影が可能となる。
【図面の簡単な説明】
【００２２】
【図１】固体撮像素子であるＣＭＯＳイメージセンサの典型的なチップ構成を示す図である。
【図２】単位露光期間中の平均入射光子数と、カウント確率（単位露光期間あたりの平均カウント数）の例を示す図である。
【図３】本第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【図４】本第１の実施形態に係る画素の回路構成の一例を示す図である。
【図５】画素レイアウトの一例を示す図である。
【図６】本第１の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
【図７】図６のＡＤ変換装置の動作波形の一例を示す図である。
【図８】オフセットバイアス印加部を設けない場合のＡＤ変換装置の動作波形を示す図である。
【図９】本実施形態に係るオフセットバイアスのキャリブレーションの一例を説明するための図である。
【図１０】本実施形態に係るオフセットバイアスを生成するオフセットバイアス生成回路の構成例を示す図である。
【図１１】本実施形態に係るＡＤ変換装置において行ごとの誤差補正を行う場合の動作波形の一例を示す図である。
【図１２】本実施形態に係るＡＤ変換装置において行ごとのオフセットキャリブレーションを行う場合の動作波形の一例を示す図である。
【図１３】本実施形態に係るＡＤ変換装置において行ごとのオフセットキャリブレーションを行う場合の動作波形の他の例を示す図である。
【図１４】本第１の実施形態に係る画素の回路構成の他の例を示す図である。
【図１５】図１４の画素を適用した場合の図７の例に対応した動作波形を示す図である。
【図１６】本第２の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【図１７】本第２の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
【図１８】本第２の実施形態に係る画素の回路構成の一例を示す図である。
【図１９】本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（撮像素子の第１の構成例）
２．第２の実施形態（撮像素子の第２の構成例）
３．カメラシステムの構成例
【００２４】
＜１．第１の実施形態＞
図３は、本第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【００２５】
［全体構成の概略］
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、センス回路部１２０、出力信号線群１３０、転送線群１４０、および判定結果集積回路部１５０を有する。
【００２６】
画素アレイ部１１０は、複数のデジタル画素ＰＸが行方向および列方向にマトリクス状に配置されている。
各デジタル画素ＰＸは光電変換素子を有し、光子入射に応じて電気信号を出力する機能を有する。
この画素アレイ部１１０は、たとえば第１の半導体基板ＳＵＢ１に形成される。
【００２７】
センス回路部１２０は、第１の半導体基板ＳＵＢ１と異なる第２の半導体基板ＳＵＢ２に形成される。
センス回路部１２０は、画素アレイ部１１０のマトリクス配列された複数の画素ＰＸに１対１に対応して複数のセンス回路１２１が、たとえば行方向および列方向にマトリクス状に配置されている。
各センス回路１２１は、デジタル画素ＰＸからの信号を受けて、所定期間におけるデジタル画素ＰＸへの光子入射の有無を２値判定する機能を有する。
【００２８】
そして、第１の半導体基板ＳＵＢ１と第２の半導体基板ＳＵＢ２は積層される。
たとえば第１の半導体基板ＳＵＢ１に形成された複数の画素ＰＸと第２の半導体基板ＳＵＢ２に形成された複数のセンス回路１２１がそれぞれ１対１で対向するように積層される。対向する画素ＰＸとセンス回路１２１が出力信号線群１３０の各出力信号線１３１により接続される。
【００２９】
図３の例では、０行０列目に配置された画素ＰＸ−００の出力が出力信号線１３１−００により０行０列目に配置されたセンス回路１２１−００の入力と接続される。０行１列目に配置された画素ＰＸ−０１の出力が出力信号線１３１−０１により０行１列目に配置されたセンス回路１２１−０１の入力と接続される。
１行０列目に配置された画素ＰＸ−１０の出力が出力信号線１３１−１０により１行０列目に配置されたセンス回路１２１−１０の入力と接続される。１行１列目に配置された画素ＰＸ−１１の出力が出力信号線１３１−１１により１行１列目に配置されたセンス回路１２１−１１の入力と接続される。
図示していないが他の行、列に配置された画素とセンス回路も同様に接続される。
【００３０】
センス回路部１２０は、同一行に配置されたセンス回路１２１の出力が共通の転送線１４１に接続されている。
図３の例では、０行目に配置されたセンス回路１２１−００，１２１−０１、・・・の出力が転送線１４１−０に接続されている。
１行目に配置されたセンス回路１２１−１０，１２１−１１、・・・の出力が転送線１４１−１に接続されている。図示していないが２行目以降も同様に形成される。
【００３１】
本実施形態において、後で詳述するように、センス回路部１２０の各センス回路１２１は、画素から読み出した信号と参照信号ＲＥＦを比較する比較器を含むＡＤ変換装置を有している。
【００３２】
判定結果集積回路部１５０は、センス回路１２１の判定結果を画素ごとに複数回集積して、階調のある２次元撮像データを生成する機能を有する。
判定結果集積回路部１５０は、センス回路部１２０におけるセンス回路１２１の行配置に対応して判定結果集積回路１５１−０，１５１−１、・・・が配置されている。
換言すれば、０行目に配置されたセンス回路１２１−００，１２１−０１、・・・が接続された転送線１４１−０に判定結果集積回路１５１−０が接続されている。
１行目に配置されたセンス回路１２１−１０，１２１−１１、・・・が接続された転送線１４１−１に判定結果集積回路１５１−１が接続されている。
【００３３】
判定結果集積回路１５１−０は、転送線１４１−０を転送された判定値を保持するレジスタ１５２−０、レジスタ１５２−０の保持値をカウントするカウント回路１５３−０、およびカウント回路１５３−０のカウント結果を格納するメモリ１５４−０を有する。
判定結果集積回路１５１−１は、転送線１４１−１を転送された判定値を保持するレジスタ１５２−１、レジスタ１５２−１の保持値をカウントするカウント回路１５３−１、およびカウント回路１５３−１のカウント結果を格納するメモリ１５４−１を有する。
本実施形態においては、判定結果集積回路１５１−０のカウント回路１５３−０が複数のセンス回路１２１−００，１２１−０１、・・・により共有されている。
判定結果集積回路１５１−１のカウント回路１５３−１が複数のセンス回路１２１−１０，１２１−１１、・・・により共有されている。
【００３４】
［画素の構成例］
画素ＰＸは、上述したように、光電変換素子およびアンプ素子を有し、光子入射に応じて電気信号を出力する。
撮像素子としてのＣＭＯＳイメージセンサ１００は、画素ＰＸのリセット機能と読み出し機能を備えており、任意のタイミングでリセットと読み出しを実行することができる。
リセットは画素ＰＸを光子が未入射の状態にリセットする。各画素ＰＸは、望ましくはその受光面に、各々レンズとカラーフィルタを備えている。
ここで、画素の構成の一例について説明する。
【００３５】
図４は、本実施形態に係る画素の回路構成の一例を示す図である。
図４は、１単位画素ＰＸで３つのトランジスタを含む画素回路の一例を示している。
【００３６】
１単位画素ＰＸは、光電変換素子としてのフォトダイオード１１１、転送トランジスタ１１２、リセットトランジスタ１１３、およびアンプ素子としてのアンプトランジスタ１１４を有する。
画素ＰＸは、蓄積ノード１１５、およびフローティングディフュージョン（ＦＤ：Floating Diffusion、浮遊拡散層）ノード１１６を有する。
転送トランジスタ１１２のゲート電極が転送線１１７に接続され、リセットトランジスタ３のゲート電極がリセット線１１８に接続されている。
アンプトランジスタ１１４のゲート電極がＦＤノード１１６に接続され、アンプトランジスタ１１４のソースが出力信号線１３１に接続されている。ＦＤノード１１６は、アンプトランジスタ１１４の入力ノードとして機能する。
【００３７】
画素ＰＸにおいては、画素のシリコン基板に入射した光は電子とホールのペアを発生させ、その内の電子がフォトダイオード１１１によって、ノード１１５に蓄積される。
それらは所定のタイミングで転送トランジスタ１１２をオンさせることでノード１１６に転送され、アンプトランジスタ１１４のゲートを駆動する。
これにより、信号電荷は出力信号線１３１への信号となって読み出される。
出力信号線１３１は、定電流源や抵抗素子を介して接地することでソースフォロア動作をさせても良いし、読み出し前に一旦接地し、その後浮遊状態にして、アンプトランジスタ１１４によるチャージレベルを出力させても良い。
リセットトランジスタ１１３は、転送トランジスタ１１２と同時並列的にオンさせることでフォトダイオード１１１に蓄積された電子を電源に引き抜き、画素を蓄積前の暗状態、すなわち光子が未入射の状態にリセットする。
なお、図４において、ＰＳはリセットやソースフォロアに使用される電源を示し、電源ＰＳはたとえば３Ｖが供給されている。
【００３８】
このような画素ＰＸの基本回路や動作機構（駆動部）は通常の画素と同様であり、さまざまなバリエーションが存在し得る。
ただし、本実施形態で想定されている画素は、従来に比べ、変換効率が著しく高くなるように設計される。
そのためには、ソースフォロアを構成するアンプトランジスタ１１４の入力ノード１１６の寄生容量は可能な限り小さくするのが望ましく、一光子から得られる出力信号が、アンプトランジスタ１１４のランダムノイズより十分大きいことが望ましい。
【００３９】
図５は、画素レイアウトの一例を示す図である。
図５において、斜め斜線はトランジスタのゲート電極を、破線はメタル配線を示している。
【００４０】
アンプトランジスタ１１４の入力ノード１１６は、転送トランジスタ１１２とリセットトランジスタ１１３に挟まれた拡散層部、アンプトランジスタ１１４のゲート部、および両者間の配線部で構成されるが、それらはいずれも最小面積となるよう配置されている。
さらに、アンプトランジスタ１１４のドレイン幅が絞られると同時に、ソース出力である信号線１３１に接続された配線は、ノード１１６の大部分を平面的に覆っている。
ソースフォロアの出力（信号線１３１側）は入力ノード１１６からの入力に対して１に近いゲインを持つので、両者間の実質的な寄生容量は非常に小さい。
したがって、このようなシールド構造をとることで、ノード１１６の寄生容量を最小化し、変換効率を大幅に引き上げることが可能である。
【００４１】
ここで変換効率を、たとえば６００μＶ／ｅ−まで引き上げた場合、信号量はアンプトランジスタ１１４のランダムノイズより十分大きくなるので、原理的には１光子の検出が可能である。
ここで、単位露光期間中の光子入射の有無をバイナリ判定し、時分割フォトンカウンティングを行えば、アンプトランジスタ１１４以降のノイズを実質上ゼロにすることができる。
【００４２】
あるいはこのような画素は、たとえば３Ｖ程度の電源電圧があれば、フォトダイオード（１）内に１０００ｅ−程度の電荷を蓄積することも可能である。
このときの出力は０．６Ｖの動作レンジを持つアナログ出力となるが、１電子あたりの信号は従来と比較して約十倍大きいので、相対的にアンプトランジスタ１１４や検出器等のランダムノイズの影響は１／１０となり、低照度撮像に適している。
【００４３】
すなわち、光電変換素子とアンプ素子を内蔵するこのような画素ＰＸの出力は、変換効率が十分高ければ、バイナリデータとしても、階調を持ったアナログデータとしても扱うことができる。
一方これらの画素は、一回の撮像における検出光量の上限が小さい。すなわち、撮像のダイナミックレンジに課題がある。
それを向上させるには、画素信号の読み出し速度を上げてフレームレートを高めた上で、複数回の読み出し結果を集積することが有効である。
たとえばバイナリ判定でも１０２３回の露光と読み出しを行って結果を集積すれば、１０ビットの階調を持つ。
または最大の蓄積電子数が１０００ｅ−であっても、１６回の露光と読み出しを行って結果を集積すれば、１６，０００ｅ−の蓄積と等価である。
【００４４】
図６は、本第１の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
【００４５】
このＡＤ変換装置３００は、比較器３０１、カウンタ３０２、オフセットバイアス印加部３０３、参照信号ＦＲＦの入力用の参照端子ＴＲＥＦ、およびキャパシタＣ１，Ｃ２を有する。
オフセットバイアス印加部３０３は、スイッチＳＷ１１、キャパシタＣ１１，Ｃ１２、オフセットバイアスＯＦＦＳＥＴが印加されるオフセット端子ＴＯＦＦＳＥＴ、およびノードＮＤ１１、ＮＤ１２を含んで構成されている。
【００４６】
比較器３０１は、非反転入力端子（＋）がキャパシタＣ１を介して単一の画素ＰＸから画素信号ＰＸＯＵＴが出力される出力信号線１３１に接続されている。
比較器３０１は、反転入力端子（−）がキャパシタＣ２を介して参照信号ＲＥＦの供給ラインに配置されているオフセットバイアス印加部３０３のノードＮＤ１２に接続されている。
比較器３０１の出力には、カウンタ３０２が縦続接続されている。
オフセットバイアス印加部３０３では、ノードＮＤ１１が参照信号ＲＥＦの供給ラインに接続され、ノードＮＤ１１とノードＮＤ１２間にキャパシタＣ１１が接続されている。また、ノードＮＤ１１とノードＮＤ１２間にはキャパシタＣ１１をバイパス可能なように、スイッチＳＷ１１の端子ａ，ｂがそれぞれ接続されている。
また、オフセット端子ＴＯＦＦＳＥＴとノードＮＤ１２との間にキャパシタＣ１２が接続されている。
【００４７】
比較器３０１は、画素信号ＰＸＯＵＴ、参照信号ＲＥＦを比較する。
カウンタ３０２は、比較器３０１からの出力ＣＭＯＵＴを受けてクロックＣＴＩＮを内部で遮断し、カウントを止める、クロックのゲート機能が内蔵されている。
本実施形態のＡＤ変換装置３００において、比較器３０１の参照信号ＲＥＦの入力端子（反転入力端子）側に、比較器３０１毎に固有のオフセットバイアスを印加するオフセットバイアス印加部３０３が追加されている。
【００４８】
このように比較器３０１を含むセンス回路１２１を有するＣＭＯＳイメージセンサ１００は、基本的に、以下の手順を含んで信号検出を実行する。
（１−１）工程：まず、選択画素ＰＸから第１の画素信号ＰＸＯＵＴ１を出力する。
（１−２）工程：次に、比較器３０１の片側あるいは両側の入力部に第１の画素信号ＰＸＯＵＴ１を相殺する電荷を保持する。
（１−３）工程：次に、比較器３０１の片側の入力部に、比較器３０１ごとに、比較器３０１のオフセットを相殺するように、独立したオフセットバイアスを印加する。
（１−４）工程：次に、選択画素から第２の画素信号ＰＸＯＵＴ２を出力する。
（１−５）工程：最後に、参照信号ＲＥＦをステップ状に変化させながら第２の画素信号ＰＸＯＵＴ２と参照信号ＲＥＦを比較して、画素に入射した光の強度をデジタル判定する。
このデジタル判定は、光子入射の有無を判定するバイナリ判定である。
【００４９】
なお、上記第１の画素信号ＰＸＯＵＴ１と第２の画素信号ＰＸＯＵＴ２は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方である。
【００５０】
本実施形態のＣＭＯＳイメージセンサ１００において、オフセットバイアスは、比較器３０１ごとに、以下のキャリブレーション手順によって導出される。
（２−１）工程：まず、画素信号の入力部と参照信号ＲＥＦの入力部に各々所定の信号を与える。
（２−２）工程：次に、比較器３０１の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、
（２−３）工程：次に、比較器３０１の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する。
【００５１】
また、本実施形態のＣＭＯＳイメージセンサ１００において、上記（１−３）工程および（１−５）工程において、以下の処理を行うことも可能である。
（１−３）工程において、オフセットバイアス印加後に、参照電位をステップ状にスイープして比較器の反転タイミングを測定する。
そして、さらに（１−５）構成の判定工程では参照電位を同じステップでスイープして比較器３０１の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する。
【００５２】
この比較器３０１を含むＡＤ変換装置３００においては、参照信号ＲＥＦによる比較器３０１のオフセット分のスイープ時間を短縮または削除するために、各比較器３０１の片側の入力に、比較器３０１ごとに固有のオフセット相殺用バイアスを印加する。
【００５３】
図７は、図６のＡＤ変換装置の動作波形の一例を示す図である。
ここで、図６のＡＤ変換装置の具体的な動作手順を図７に関連付けて説明する。
【００５４】
［タイミングＴ１］
タイミングＴ１において、図４の画素ＰＸにおけるリセットトランジスタ１１３のゲートにパルスが与えられ、画素ＰＸからリセットレベルの信号ＰＸＯＵＴが出力される。
【００５５】
［タイミングＴ２］
タイミングＴ２において、比較器３０１の入力段に、上記リセット信号を相殺し、いわゆるＣＤＳ（相関二重サンプリング）を実施するための電荷を保持する。
たとえば、特許文献（特開２００８−１９３３７３号公報）では、「オートゼロ」工程において比較器３０１の入力と内部ノードをショートさせ、比較器３０１への両入力がバランスするように入力ノード３０１＿Ｐ，３０１＿Ｒに電荷を配分し、保持させている。
なお、この作業の間、たとえばスイッチＳＷ１１をオンしておく等で、参照信号ＲＥＦ２が発現される中間ノードＮＤ１２を、一定のバイアス状態にリセットしておくことが望ましい。
【００５６】
［タイミングＴ３］
タイミングＴ３において、オフセット端子ＴＯＦＦＳＥＴに、比較器３０１ごとに固有のオフセットバイアスＯＦＦＳＥＴが印加される。
オフセットバイアスＯＦＦＳＥＴの大きさは、たとえば後述するキャリブレーションによって決定され、比較器３０１のオフセットをキャンセルするものである。
理想的には、タイミングＴ２にオフセットキャンセルを施したこの時点が、比較器３０１の入力における真のバランス状態となる。
【００５７】
［タイミングＴ４］
タイミングＴ４において、端子ＴＲＥＦに負信号方向に一定の共通オフセットを与え、比較器３０１の出力を片側に安定させる。
一方、図４の画素ＰＸにおける転送トランジスタ１１２のゲートにパルスが与えられ、画素ＰＸから画素信号ＰＸＯＵＴが出力される。
【００５８】
［タイミングＴ５］
タイミングＴ５において、参照端子ＴＲＥＦに階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタを進行させる。
【００５９】
［タイミングＴ６］
タイミングＴ６において、ノードＮＤ１２における参照信号ＲＥＦ２のレベルが画素信号ＰＸＯＵＴとの相対関係において、タイミングＴ３のバランス状態を超えたところで、比較器３０１の出力ＣＭＯＵＴが反転する。
これに伴って、カウンタ３０２の進行が止まり、状態が保存される。このようにして得られたカウンタ３０２の出力値は、画素信号ＰＸＯＵＴ（第２の画素信号ＰＸＯＵＴ２）とリセット信号（第１の画素信号ＰＸＯＵＴ１）との差分をリニアに反映している。
【００６０】
本実施形態においては、タイミングＴ３にてオフセット端子ＴＯＦＦＳＥＴに印加されるオフセットバイアスＯＤＤＳＥＴにより、比較器３０１ごとのオフセットによる反転タイミングのばらつきが補正される。
【００６１】
図８は、オフセットバイアス印加部を設けない場合のＡＤ変換装置の動作波形を示す図である。
図８は、オフセットバイアス印加部を設けた本実施形態明の効果を明示するために、このようなオフセットバイアスによる補正を行わず、図６の参照信号ＲＥＦ２が発現されるノードＮＤ１２を端子ＴＲＥＦに直接接続して操作した場合の動作波形を示す。
【００６２】
本実施形態のような上記オフセットバイアスによる補正が無い場合、図８のタイミングＴ４ｂにおいて、ノードＮＤ１２（ＲＥＦ２）に与える共通オフセットはこれを包括するように、大きな電位を印加する必要がある。
たとえば，比較器３０１に数ｍＶのオフセットが見込まれる場合、それを十分に超える共通オフセットを与えないと、全ての比較器出力を片側に安定させることはできない。
通常、参照信号ＲＥＦのスイープは、本来の画素信号検知に必要なレンジに加えて、上記共通オフセット分の２倍（正側と負側のばらつきに対応）をカバーする必要があり、その分余剰のカウントが必要となる。
たとえば、特許文献（特開２００６−２０１７３号公報）や特許文献（特開２００８−１９３３７３号公報）では、その余剰カウント分から、遮光画素や無信号のキャリブレーションによって得られたカウント値を差し引くことでオフセット補正を行っている。
しかし、これらの場合においても、上記余剰カウントが必要であることに変わりは無い。
【００６３】
一方、本実施形態の技術を採用すれば、タイミングＴ３のオフセットバイアス印加により、タイミングＴ４の共通オフセットは大幅に低減でき、比較器３０１ごとのオフセットに伴う参照信号のスイープレンジやカウント数の余剰が必要なくなる。
したがって、特に１光子信号のバイナリ判定や低照度信号の検出においては、読み出し工程が大幅に短縮され、高速化、高フレームレート化が可能になる。
【００６４】
以上は本実施形態で採用した、最も簡単なＡＤ変換装置の中の一例である。
【００６５】
図９は、本実施形態に係るオフセットバイアスのキャリブレーションの一例を説明するための図である。
次に、図９に関連付けて、オフセットバイアスのキャリブレーション例について説明する。
ここでは、画素出力ＰＸＯＵＴと参照信号ＲＥＦを固定して、無信号に対してオフえっと端子ＴＯＦＦＳＥＴに印加するオフセットバイアスＯＦＦＳＥＴを複数ステップで変化させ、比較器３０１の出力状態からその反転時のオフセットバイアスを導出している。
【００６６】
［タイミングＴ１１］
タイミングＴ１１において、画素信号の読み出し時と同様に、比較器３０１の入力段に、画素信号ＰＸＯＵＴの入力側と参照信号ＲＥＦの入力側がバランスするように、いわゆるＣＤＳを実施するための電荷を保持する。
この作業の間、たとえばスイッチＳＷ１１をオンしておく等で、中間ノードＮＤ１２（ＲＥＦ２）を、一定のバイアス状態にリセットしておく。
【００６７】
［タイミングＴ１２］
タイミングＴ１２において、オフセット端子ＴＯＦＦＳＥＴに負信号方向に一定の共通バイアスを与え、比較器３０１の出力を片側に安定させる。
【００６８】
［タイミングＴ１３］
タイミングＴ１３において、オフセットバイアスＯＦＦＳＥＴのバイアスを階段状に、複数ステップで変化させる。
【００６９】
［タイミングＴ１４］
タイミングＴ１４において、比較器３０１の出力が反転した際のオフセットバイアスＯＦＦＳＥＴのバイアス値ΔＶＯＦＦを比較器３０１ごとのオフセットバイアスとする。
このバイアス量を比較器３０１ごとに保存し、画素信号の読み出し工程においてオフセット端子ＴＯＦＦＳＥＴに印加する。
【００７０】
なお、画素読み出しにおいて参照信号ＲＥＦを高速にスイープさせる場合、上記比較器３０１のオフセットの他に、比較器３０１ごとの反転遅延のばらつきや、参照信号ＲＥＦの伝播遅延がさらなる固定ノイズとして追加される。
このようなノイズに対しては、たとえば図６においてノードＮＤ１２（ＲＥＦ２）とノードＮＤ１１（ＲＥＦ）間、およびノードＮＤ１２（ＲＥＦ２）と端子ＴＯＦＦＳＥＴ間の結合容量を等しくする。
そして、図９のキャリブレーション時におけるオフセットバイアスＯＦＦＳＥＴのバイアス値を、図７の画素読み出し時における参照信号ＲＥＦの階段状スイープと同じ傾きで変化させていく。このことによって、比較器３０１のオフセットキャンセルと抱き合わせてキャンセルさせることが可能である。
【００７１】
図１０（Ａ）および（Ｂ）は、本実施形態に係るオフセットバイアスを生成するオフセットバイアス生成回路の構成例を示す図である。
次に、図１０（Ａ）および（Ｂ）に関連付けて、オフセットバイアス生成回路の構成例について説明する。
これらの回路にはいずれもキャリブレーションによって決定されたバイアス量を保存する保存部が配置されている。
【００７２】
図１０（Ａ）のオフセットバイアス生成回路３１０Ａは、ソースフォロアＳＦ２１、スイッチＳＷ２１，ＳＷ２２、キャパシタＣ２１、および電源Ｖ２１を含んで構成されている。
【００７３】
このオフセットバイアス生成回路３１０Ａにおいては、バイアス供給はソースフォロアＳＦ２１を介して行われる。
すなわち、オフセットバイアスＯＦＦＳＥＴの出力を、スイッチＳＷ２２を用いて、オフセットバイアスの基準レベルとなる電源Ｖ２１に接続された固定電圧供給端子ＢＳＬＥＶから、ソースフォロアＳＦ２１の出力に切り替えることによりバイアスを発生させる。
キャリブレーション時にはソースフォロアＳＦ２１の入力は、スイッチＳＷ２１を介して各比較器に共通のオフセットバイアス供給端子ＴＯＦＦＳＥＴ＿ＳＲＣに接続されており、ＯＦＦＳＥＴ＿ＳＲＣから複数のバイアスステップが供給される。
上記した図９のタイミングＴ１４において比較器３０１の出力が反転すると、スイッチＳＷ２１はオフとなり、その際のオフセットのバイアス量はキャパシタＣ２１に電荷として保存される。
【００７４】
図１０（Ｂ）のオフセットバイアス生成回路３１０Ｂは、固定電圧供給線ＯＦＦＳＥＴ＿［１］〜［３］、固定電圧供給端子ＢＳＬＥＶ、スイッチＳＷ２３〜ＳＷ２６を含むスイッチ群ＳＷＧ、選択回路ＳＥＬ２１を含んで構成されている。
【００７５】
このオフセットバイアス生成回路３１０Ｂにおいては、予め複数のバイアスステップが、各比較器に共通の固定電圧供給線ＯＦＦＳＥＴ＿［１］〜［３］に与えられている。
オフセットバイアスＯＦＦＳＥＴの出力を、スイッチ群ＳＷＧのうち一つを選択することで、オフセットバイアスの基準レベルである固定電圧供給端子ＢＳＬＥＶから、ＯＦＦＳＥＴ＿［１］〜［３］のいずれかに切り替えることによりバイアスを発生させる。
キャリブレーション時には固定電圧供給線ＯＦＦＳＥＴ＿［１］〜［３］が順次選択されることで複数のバイアスステップが供給される。
上記した図９のタイミングＴ１４において比較器３０１の出力が反転すると、その際の選択状態が、選択回路ＳＥＬ２１内のレジスタに保存され、これによってバイアス量が保存される。
【００７６】
また、オフセットバイアス生成回路３１０Ｂと類似した選択回路と切り替えスイッチを用いて、各切り替えスイッチの出力側にキャパシタを並列配置し、キャパシタによるカップリングを用いてオフセットバイアスを生成しても良い。
【００７７】
ところで、ＡＤ変換装置には、読み出しごとにランダムに発生するノイズ成分も含まれており、これは上記オフセットバイアスの印加のみではキャンセルできない。
たとえば、ＣＤＳ用に比較器３０１の入力部に電荷を保持する図７のタイミングＴ２の工程では、現実には保持容量にともなうｋＴＣノイズが付加されており、それらはランダムな微小オフセットを発生させる。
このようなランダムオフセットは、上記オフセットバイアスを印加した後、残存オフセットキャンセル用に参照電位を追加スイープすることで完全にキャンセルできる。
また、この際にはキャリブレーションにおいて生じたオフセット量の判定誤差も同時に補正できる。
【００７８】
図１１は、本実施形態に係るＡＤ変換装置において行ごとの誤差補正を行う場合の動作波形の一例を示す図である。
【００７９】
ＡＤ変換装置の回路構成は図６と同様である。
この場合、比較器３０１のオフセットをオフセットバイアスの印加で補正した後、その際の誤差成分や比較器等のランダムノイズ成分を参照信号ＲＥＦの追加スイープで相殺補正する。
【００８０】
［タイミングＴ２１］
タイミングＴ２１において、図４の画素ＰＸにおけるリセットトランジスタ１１３のゲートにパルスが与えられ、画素ＰＸからリセットレベルの信号ＰＸＯＵＴが出力される。
【００８１】
［タイミングＴ２２］
タイミングＴ２２において、比較器３０１の入力段に、上記リセット信号を相殺し、いわゆるＣＤＳを実施するための電荷を保持する。
なお、この作業の間、たとえばスイッチＳＷ１１をオンしておく等で、参照信号ＲＥＦ２が発現される中間ノードＮＤ１２を、一定のバイアス状態にリセットしておくことが望ましい。
【００８２】
［タイミングＴ２３］
タイミングＴ２３において、オフセット端子ＴＯＦＦＳＥＴに、比較器３０１ごとに固有のオフセットバイアスＯＦＦＳＥＴが印加される。
オフセットバイアスＯＦＦＳＥＴの大きさは、たとえば後述するキャリブレーションによって決定され、比較器３０１のオフセットをキャンセルするものである。
理想的には、上記タイミングＴ２２にオフセットキャンセルを施したこの時点が、比較器３０１の入力における真のバランス状態となるが、比較器３０１側で発生するランダムノイズやキャリブレーションの誤差が微小なオフセット成分として残っている。
【００８３】
［タイミングＴ２４］
タイミングＴ２４において、端子ＴＲＥＦに負信号方向に一定の共通オフセットを与え、比較器３０１の出力を片側に安定させる。
【００８４】
［タイミングＴ２５］
タイミングＴ２５において、端子ＴＲＥＦに１回目の階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２をダウンカウントさせる。
比較器３０１の出力ＣＭＯＵＴが反転すると、これに伴ってカウンタ３０２の進行が止まり、状態が保存される。
【００８５】
［タイミングＴ２６］
タイミングＴ２６において、端子ＴＲＥＦをタイミングＴ２４の状態にもどす。このとき比較器３０１の出力もタイミングＴ２４の状態にもどる。
一方、図４の画素ＰＸにおける転送トランジスタ１１２のゲートにパルスが与えられ、画素ＰＸから画素信号ＰＸＯＵＴが出力される。
【００８６】
［タイミングＴ２７］
タイミングＴ２７において、端子ＴＲＥＦに２回目階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２をアップカウントさせる。
【００８７】
［タイミングＴ２８］
タイミングＴ２８において、比較器３０１の出力ＣＭＯＵＴが反転し、これに伴ってカウンタ３０２の進行が止まり、状態が保存される。
このようにして得られたカウンタ３０２の出力値は、画素ＰＸから出力された画素信号ＰＸＯＵＴ２とリセット信号ＰＸＯＵＴ１との差分をリニアに反映している。
【００８８】
この場合、タイミングＴ２５の補正用スイープに付帯したスイープ時間の増加が加わるが、その分信号検出の精度は向上する。
また、予めタイミングＴ２３にて比較器３０１ごとにオフセットバイアスによる補正がなされているため、それが無い場合に比較してタイミングＴ２４の共通オフセットは微小でよく、トータルの所要時間は大幅に短縮される。
【００８９】
ところで、オフセットバイアスのキャリブレーションであるが、この実施時期は電源投入時、フレームごと等さまざまな選択肢がある。
また、これを粗いステップで行うのであれば、上述のような補正用の参照信号スイープと組み合わせて、毎回の読み出しの際に実施しても有効である。
【００９０】
図１２は、本実施形態に係るＡＤ変換装置において行ごとのオフセットキャリブレーションを行う場合の動作波形の一例を示す図である。
【００９１】
［タイミングＴ３１］
タイミングＴ３１において、図４の画素ＰＸにおけるリセットトランジスタ１１３のゲートにパルスが与えられ、画素ＰＸからリセットレベルの信号ＰＸＯＵＴが出力される。
【００９２】
［タイミングＴ３２］
タイミングＴ３２において、比較器３０１の入力段に、上記リセット信号を相殺し、いわゆるＣＤＳを実施するための電荷を保持する。
なお、この作業の間、たとえばスイッチＳＷ１１をオンしておく等で、参照信号ＲＥＦ２が発現される中間ノードＮＤ１２を、一定のバイアス状態にリセットしておくことが望ましい。
【００９３】
［タイミングＴ３３］
タイミングＴ３３において、タイミングＴ３３〜Ｔ３４のキャリブレーション工程を経て、オフセット端子ＴＯＦＦＳＥＴに、比較器３０１ごとに固有のオフセットバイアスΔＶＯＦＦが印加される。まず、共通の一定バイアスを印加して、比較器３０１の出力を片側に安定させる。
【００９４】
［タイミングＴ３４］
タイミングＴ３４において、オフセットバイアスＯＦＦＳＥＴのバイアスを階段状に、複数ステップで変化させる。比較器３０１の出力ＣＭＯＵＴが反転した際のオフセットバイアスＯＦＦＳＥＴのバイアス値ΔＶＯＦＦを比較器３０１ごとのオフセットバイアスとする。
このキャリブレーション工程は、基本的に図９のキャリブレーションを読み出しごとに行ったものと等価である。
【００９５】
［タイミングＴ３５］
タイミングＴ３５において、端子ＴＲＥＦに負信号方向に一定の共通オフセットを与え、比較器３０１の出力を再反転させる。
【００９６】
［タイミングＴ３６］
タイミングＴ３６において、端子ＴＲＥＦに１回目の階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２をダウンカウントさせる。
比較器３０１の出力ＣＭＯＵＴが反転すると、これにともなってカウンタ３０２の進行が止まり、状態が保存される。
【００９７】
［タイミングＴ３７］
タイミングＴ３７において、端子ＴＲＥＦをタイミングＴ３５の状態にもどす。このとき比較器３０１の出力もタイミングＴ３５の状態にもどる。
一方、図４の画素ＰＸにおける転送トランジスタ１１２のゲートにパルスが与えられ、画素ＰＸから画素信号ＰＸＯＵＴが出力される。
【００９８】
［タイミングＴ３８］
タイミングＴ３８において、端子ＴＲＥＦに２回目階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２をアップカウントさせる。
【００９９】
［タイミングＴ３９］
タイミングＴ３９において、比較器３０１の出力ＣＭＯＵＴが反転し、これに伴ってカウンタ３０２の進行が止まり、状態が保存される。
このようにして得られたカウンタ３０２の出力値は、画素ＰＸから出力された画素信号ＰＸＩＵＴ２とリセット信号ＰＸＯＵＴ１との差分をリニアに反映している。
【０１００】
本手法では、比較器３０１のオフセットがキャンセルされるのみならず、たとえばタイミングＴ３２の電荷保持の際にＡＤ変換器側で発生したｋＴＣノイズ等は、最終的にはほぼ完全にキャンセルされる。
比較器等で発生するランダムノイズも、低周波数成分はキャンセルされて最小限の影響に留まる。
さらに、タイミングＴ３４において、比較器３０１のオフセットは予め粗いステップでキャンセルされるので、タイミングＴ３６における参照信号ＲＥＦのスイープはその補正分のみでよく、必要なステップ数を大幅に削減できる。
たとえば、オフセットバイアスのキャリブレーションをＮステップ（Ｎ＞１）で行えば、Ｔ１０６で必要な参照信号ＲＥＦのステップ数は通常の略１／Ｎで良い。
【０１０１】
図１３は、本実施形態に係るＡＤ変換装置において行ごとのオフセットキャリブレーションを行う場合の動作波形の他の例を示す図である。
図１３は、オフセットバイアスのキャリブレーションを逆バイアスの方向から実施した例を示す。読み出しごとにキャリブレーションを行う場合、これによって手順が一部単純化される。
【０１０２】
［タイミングＴ４１］
タイミングＴ４１において、図４の画素ＰＸにおけるリセットトランジスタ１１３のゲートにパルスが与えられ、画素ＰＸからリセットレベルの信号ＰＸＯＵＴが出力される。
【０１０３】
［タイミングＴ４２］
タイミングＴ４２において、比較器３０１の入力段に、上記リセット信号を相殺し、いわゆるＣＤＳを実施するための電荷を保持する。
なお、この作業の間、たとえばスイッチＳＷ１１をオンしておく等で、参照信号ＲＥＦ２が発現される中間ノードＮＤ１２を、一定のバイアス状態にリセットしておくことが望ましい。
【０１０４】
［タイミングＴ４３］
タイミングＴ４３において、タイミングＴ４３〜Ｔ４４のキャリブレーション工程を経て、オフセット端子ＴＯＦＦＳＥＴに、比較器３０１ごとに固有のオフセットバイアスΔＶＯＦＦが印加される。まず、共通の一定バイアスを印加して、比較器３０１の出力を片側に安定させる。
【０１０５】
［タイミングＴ４４］
タイミングＴ４４において、オフセットバイアスＯＦＦＳＥＴのバイアスを階段状に、複数ステップで変化させる。比較器３０１の出力ＣＭＯＵＴが反転した際のオフセットバイアスＯＦＦＳＥＴのバイアス値ΔＶＯＦＦを比較器３０１ごとのオフセットバイアスとする。
このキャリブレーション工程は、基本的に図９のキャリブレーションを読み出しごとに行ったものと等価である。
本例におけるキャリブレーションは図１２とは逆のバイアス方向で実施されており、比較器３０１の出力は次の参照信号ＲＥＦのスイープに対して適切な側に設定されており、再反転させる必要がない。
【０１０６】
［タイミングＴ４５］
タイミングＴ４５において、端子ＴＲＥＦに１回目の階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２をダウンカウントさせる。
比較器３０１の出力ＣＭＯＵＴが反転すると、これにともなってカウンタ３０２の進行が止まり、状態が保存される。
【０１０７】
［タイミングＴ４６］
タイミングＴ４６において、端子ＴＲＥＦをタイミングＴ４５の初期状態にもどす。このとき比較器３０１の出力ＣＭＯＵＴもタイミングＴ４の初期状態にもどる。
一方、図４の画素ＰＸにおける転送トランジスタ１１２のゲートにパルスが与えられ、画素ＰＸから画素信号ＰＸＯＵＴが出力される。
【０１０８】
［タイミングＴ４７］
タイミングＴ４７において、端子ＴＲＥＦに２回目階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２をアップカウントさせる。
【０１０９】
［タイミングＴ４８］
タイミングＴ４９において、比較器３０１の出力ＣＭＯＵＴが反転し、これに伴ってカウンタ３０２の進行が止まり、状態が保存される。
このようにして得られたカウンタ３０２の出力値は、画素ＰＸから出力された画素信号ＰＸＯＵＴ２とリセット信号ＰＸＯＵＴ１との差分をリニアに反映している。
【０１１０】
上記した各技術は、基本的に図４の画素ＰＸを前提として説明した。
画素ＰＸは図４の構成に限定されず、たとえば図１４に示すような構成も採用することも可能であり、これらの画素に対しても本技術を適用することが可能である。
【０１１１】
図１４は、本第１の実施形態に係る画素の回路構成の他の例を示す図である。
【０１１２】
図１４の画素ＰＸｃは、基本的にフォトダイオード１１１ｃとアンプトランジスタ１１４ｃより構成されている。
この画素ＰＸ２は、画素の蓄積電荷でアンプトランジスタ１１４の基板側のポテンシャルを変調して出力信号を得る。
画素ＰＸｃは、フォトダイオード１１１ｃの光電変換で発生した電荷（ここではホールを使用している）は、ノード１１５ｃに蓄積され、アンプトランジスタ１１４ｃの基板バイアスを変調することで、その出力を変調する。
【０１１３】
このような画素ＰＸｃは、蓄積電荷が常にバルク中の深いポテンシャル部に留まり、基板表面の電荷トラップに捕獲されにくいので、微小電荷の扱いに有利となる可能性がある。またノード１１５ｃを完全空乏化させてリセット状態とすることでｋＴＣノイズの発生は防止できる。
【０１１４】
その信号読み出しについては、まず蓄積状態の信号を読み、次に電源駆動線ＰＳＤ１やＰＳＤ２等に高電圧を印加してノード１１５ｃの電荷を基板側排出し、画素をリセット状態にする。
その後、再度信号を読んで、前回の読み出しとの差分を取ることでアンプトランジスタ１１４の閾値ばらつき等によるオフセット成分を相殺し、画素における正味の蓄積信号を導出する。
すなわち、蓄積信号とリセット信号の読み出し順序が通常とは逆である。
【０１１５】
このような画素についても、たとえば図６と同様の回路構成を有するＡＤ変換装置を用いて、本技術を適用しながら信号検出を行うことが可能である。
この場合は画素からまず蓄積信号が出力され、ＣＤＳをとられた後でリセット信号が出力される。
【０１１６】
図１５は、図１４の画素を適用した場合の図７の例に対応した動作波形を示す図である。
この場合の動作手順は以下の通りである。
【０１１７】
［タイミングＴ５１］
タイミングＴ５１において、図１４の画素ＰＸｃにおけるアンプトランジスタ１１４ｃのゲートにパルスが与えられ、画素ＰＸｃから蓄積新号ＰＸＯＵＴが出力される。
【０１１８】
［タイミングＴ５２］
タイミングＴ５２において、比較器３０１の入力段に、上記蓄積信号を相殺し、いわゆるＣＤＳを実施するための電荷を保持する。
【０１１９】
［タイミングＴ５３］
タイミングＴ５３において、オフセットバイアス端子ＴＯＦＦＳＥＴに、比較器３０１ごとに固有のオフセットバイアスＯＦＦＳＥＴが印加される。
オフセットバイアスＯＦＦＳＥＴの大きさは、キャリブレーションによって決定され、比較器３０１のオフセットをキャンセルするものである。
理想的には、タイミングＴ５２にオフセットキャンセルを施したこの時点が、比較器３０１の入力における真のバランス状態となる。
【０１２０】
［タイミングＴ５４］
タイミングＴ５４において、端子ＴＲＥＦに一定の共通オフセットを与え、比較器３０１の出力を片側に安定させる。
一方、図１４の画素ＰＸｃにおけるアンプトランジスタ１１４ｃのゲートおよびドレインに電源駆動線ＰＳＤ１、ＰＳＤ２から高電圧パルスが与えられる。このことで、その基板側ノード１１５ｃに蓄積されていたホールが排出され、画素ＰＸｃからリセット信号ＰＸＯＵＴ１が出力される。
【０１２１】
［タイミングＴ５５］
タイミングＴ５５において、端子ＴＲＥＦに階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２を進行させる。
【０１２２】
［タイミングＴ５６］
タイミングＴ５６において、中間ノードＮＤ１２の参照信号ＲＥＦ２のレベルが画素信号ＰＸＯＵＴとの相対関係においてタイミングＴ５３のバランス状態を超えたところで、比較器３０１の出力ＣＭＯＵＴが反転する。これに伴ってカウンタ３０２の進行が止まり、状態が保存される。
このようにして得られたカウンタ３０２の出力値は、画素ＰＸｃから出力されたリセット信号ＰＸＯＵＴ１と画素信号ＰＸＯＵＴ２との差分をリニアに反映している。
【０１２３】
すなわち、図１４のような画素では、タイミングＴ５５〜Ｔ５６のＡＤ変換時に入力される実質的なアナログ信号の極性が逆になるだけであり、ＡＤ変換において参照信号ＲＥＦのパルス印加の極性を逆にする等のモディファイで容易に対応することができる。
【０１２４】
次に、複数の画素ＰＸでセンス回路１２１のＡＤ変換装置を共有する構成を第２の実施形態として説明する。
【０１２５】
＜３．第２の実施形態＞
図１６は、本第２の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【０１２６】
第１の実施形態に係るＣＭＯＳイメージセンサ１００では、各画素ＰＸとセンス回路１２１が一対一に対応している。
しかし、各々に要する占有面積は必ずしも同等であるとは限らない。
また、２層の基板積層では、回路規模の大きいカウント回路やメモリは画素アレイ領域の外に配置される場合があり、各センス回路１２１からのデータの高速な長距離転送が必須となる上、レイアウト上の制約を受けやすい。
本第２の実施形態に係るＣＭＯＳイメージセンサ１００Ａでは、複数の画素で一つのセンス回路（ＡＤ変換装置）を共有することで、上記課題に対して柔軟な解決法を提供する。
そして、本実施形態に係るＣＭＯＳイメージセンサ１００Ａは、複数の画素でＡＤ変換装置のアンプ３０４を共有する。
【０１２７】
ＣＭＯＳイメージセンサ１００Ａにおいて、画素アレイ部１１０Ａは、複数の画素ＰＸが行方向および列方向にマトリクス状に配置されている。
そして、同一列の複数の画素ＰＸと選択回路により画素ブロック１６０−０〜１６０−３、・・・が形成される。
【０１２８】
ＣＭＯＳイメージセンサ１００Ａは、画素アレイ部１１０Ａの画素ＰＸを駆動して、画素ＰＸの電気信号を出力信号線１３１に出力させるための行駆動回路１７０、および行制御線群１８０を有する。
【０１２９】
ＣＭＯＳイメージセンサ１００Ａは、出力信号線１３１を伝搬された電気信号の２値判定し、判定結果を画素ごとに複数回集積して、階調ある２次元撮像データを生成する回路ブロック２００を有する。
回路ブロック２００は、センス回路部１２０Ａおよび判定結果集積回路部１５０Ａが配置されている。
【０１３０】
センス回路部１２０Ａは、画素アレイ部１１０Ａの各画素ブロック１６０−０〜１６０−３、・・に対応してセンス回路１２１−０，１２１−１，１２−２，１２１−３、・・・が配置されている。
【０１３１】
センス回路１２１−０は、その入力が画素ブロック１６０−０を形成する全画素ＰＸ−００，ＰＸ−１０、〜（ＰＸ−１５０）の出力が共通に接続される出力信号線１３１−０に接続されている。
すなわち、複数の画素ＰＸ−００〜（ＰＸ−１５０）で一つのセンス回路１２１−０を共有している。
【０１３２】
センス回路１２１−１は、その入力が画素ブロック１６０−１を形成する全画素ＰＸ−０１，ＰＸ−１１、〜（ＰＸ−１５１）の出力が共通に接続される出力信号線１３１−１に接続されている。
すなわち、複数の画素ＰＸ−０１〜（ＰＸ−１５１）で一つのセンス回路１２１−１を共有している。
【０１３３】
センス回路１２１−２は、その入力が画素ブロック１６０−２を形成する全画素ＰＸ−０２，ＰＸ−１２、〜（ＰＸ−１５２）の出力が共通に接続される出力信号線１３１−２に接続されている。
すなわち、複数の画素ＰＸ−０２〜（ＰＸ−１５２）で一つのセンス回路１２１−２を共有している。
【０１３４】
センス回路１２１−３は、その入力が画素ブロック１６０−３を形成する全画素ＰＸ−０３，ＰＸ−１３、〜（ＰＸ−１５３）の出力が共通に接続される出力信号線１３１−３に接続されている。
すなわち、複数の画素ＰＸ−０３〜（ＰＸ−１５３）で一つのセンス回路１２１−３を共有している。
【０１３５】
センス回路部１２０Ａにおいては、図示しない他の画素ブロックに対しても複数の画素で共有するようにセンス回路が配置される。
【０１３６】
判定結果集積回路部１５０Ａは、センス回路１２１−０〜１２１−３の判定結果を画素ごとに複数回集積して、階調のある２次元撮像データを生成する機能を有する。
判定結果集積回路部１５０Ａは、レジスタ１５２Ａ−０〜１５２Ａ−３、選択回路１５５、カウント回路１５３Ａ、およびメモリ１５４Ａを有する。
【０１３７】
レジスタ１５２Ａ−０〜１５２Ａ−３は、転送線１４１Ａ−０〜１４１Ａ−３を転送された対応するセンス回路１２１−０〜１２１−３の判定値を保持する。
選択回路１５５は、レジスタ１５２Ａ−０〜１５２Ａ−３の出力を順次に選択して、各レジスタ１５２Ａ−０〜１５２Ａ−３の保持した判定値をカウント回路１５３Ａに供給する。
カウント回路１５３Ａは、行選択されて読み出され、選択回路１５５を介した複数画素（本例では４画素）の判定値に対するカウント処理を順次行い、画素ごとのカウント結果をメモリ１５４Ａに格納する。
カウント回路１５３Ａは、前回の読み出し時の画素のデータがメモリ１５４Ａからロードされる。
【０１３８】
本第２の実施形態の判定結果集積回路部１５０Ａは、１つのカウント回路１５３Ａを有し、複数のレジスタ１５２Ａ−０〜１５２Ａ−３でカウント回路１５３Ａを共有している。
換言すれば、本第２の実施形態のＣＭＯＳイメージセンサ１００Ａは、複数のセンス回路１２１Ａ−０〜１２１Ａ−３でカウント回路１３４Ａを共有している。
【０１３９】
図１７は、本第２の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
図１８は、本第２の実施形態に係る画素の回路構成の一例を示す図である。
【０１４０】
図１７のＡＤ変換装置３００Ａは、ＡＤ変換装置を複数画素に接続した構成例である。
この場合、画素アレイＰＸＡ（図１６の画素ブロック１６０）は、高変換効率の画素ＰＸ−０〜ＰＸ−３が、たとえば図１９に示すように選択トランジスタ１１９を介して同一出力信号線１３１に接続されている。選択トランジスタ１１９のゲートは選択制御線ＬＳＬに接続されている。
【０１４１】
図１７において、ＡＤ変換装置３００Ａは、図６のＡＤ変換装置（ＡＤＣ）３００に加えて、カラムアンプ３０４、スイッチ３０５、さらに加算器３０６およびメモリ３０７を有する。
ＡＤＣ３００は、たとえば図６に記載したＡＤ変換装置であり、低照度信号に対するバイナリ出力、あるいは多ビットで階調化された出力を行う。
カラムアンプ３０４は、ゲインＧ＞１の増幅機能を有する。カラムアンプ３０４は画素信号を増幅することで、相対的にＡＤ変換器側のオフセットやランダムノイズを低減する。カラムアンプ自体が持つオフセットは、後段のＣＤＳによって相殺される。
このように、本第２の実施形態では、ＡＤＣ３００Ａとカラムアンプ３０４Ａは複数の画素に共有されている。
【０１４２】
メモリ３０７は、画素ごとに光強度をデジタルで記憶する。
選択画素からの出力信号は、１ビットまたは多ビット階調にＡＤ変換され、出力信号ＤＯＵＴとして出力される。
メモリ３０７からは選択画素に対応するデータが読み出され、加算器３０６によってＡＤＣ３００の出力信号ＤＯＵＴの出力と加算され、その結果が再びメモリ３０７に保存される。
【０１４３】
また、加算器３０６は複数のＡＤＣで共有しても良い。撮像装置のチップ構成としては複数の形態が考えられるが、加算器３０６とメモリ３０７は撮像チップ内に搭載しても良いし、撮像チップからはＤＯＵＴに相当する信号を出力し、加算器３０６やメモリ３０７は後段の信号処理チップに内蔵させても良い。
【０１４４】
なお、本技術はＡＤ変換装置側に内在するノイズ要因の検出時間を短縮するものなので、画素信号の出力レンジが狭く、したがって正味の信号検出に必要なステップ数が少ないほど相対的に高い効果が得られる。最大の効果が得られるのはバイナリ判定、あるいは１光子検出の場合である。または低照度撮像に用途を絞った場合にも高い効果が得られる。
【０１４５】
以上説明したように、本実施形態では、参照信号ＲＥＦによる比較器３０１のオフセット分のスイープ時間を短縮または削除するために、各比較器３０１の片側の入力に、比較器ごとに固有のオフセット相殺用バイアスを印加する。
すなわち、本実施形態では、画素信号の読み出し工程においてまずリセット信号に対応する電荷をＣＤＳ用に保持した後で、比較器の片側の入力に、比較器ごとに固有のオフセットバイアスを印加し、しかる後に画素信号の読み出しを行って、信号検出を実施する。
さらに本実施形態では、オフセットバイアス印加後に、さらに参照信号ＲＥＦの第１のスイープを行って正確にオフセットを導出し、さらに画素信号読み出し後に第２のスイープを行って、その差分を画素信号として検出する。
したがって、本実施形態によれば、画素からの微小信号、あるいは１光子信号を低ノイズ、高精度で、高速に検出することができ、これを活用してフレームレートを上げることで、様々な高性能撮影が可能になる。
【０１４６】
以上説明した実施形態に係る撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１４７】
＜３．カメラシステム＞
図１９は、本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１４８】
本カメラシステム４００は、図１９に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａが適用可能な撮像デバイス４１０を有する。
カメラシステム４００は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
さらに、カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
【０１４９】
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
【０１５０】
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。
【０１５１】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した固体撮像素子１００，１００Ａを搭載することで、低消費電力で、高精度なカメラが実現できる。
【０１５２】
なお、本技術は以下のような構成をとることができる。
（１）光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、
読み出し時において、選択画素から第１の画素信号の読み出しと第２の画素信号の読み出しを行う駆動部と、を有し、
上記第１の画素信号と第２の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、
上記センス回路部において、
上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、
信号検出を行う際に、
上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第１の画素信号を相殺する電荷を保持し、
上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、
ステップ状に変化する参照信号と上記選択画素から出力される第２の画素信号とを比較して、画素に入射した光の強度をデジタル判定する
撮像素子。
（２）上記オフセットバイアスは、比較器ごとに、キャリブレーションにより決定され、
上記キャリブレーションでは、
画素信号の入力部と参照信号の入力部に各々所定の信号を与え、
比較器の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、
比較器の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する
上記（１）記載の撮像素子。
（３）上記センス回路部は、
オフセットバイアス印加後に、参照電位をステップ状にスイープして上記比較器の反転タイミングを測定し、
上記デジタル判定において、参照電位を同じステップでスイープして上記比較器の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する
上記（１）または（２）記載の撮像素子。
（４）上記デジタル判定は、光子入射の有無を判定するバイナリ判定である
上記（１）から（３）のいずれか一に記載の撮像素子。
（５）上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する上記（１）から（４）のいずれか一に記載の撮像素子。
（６）撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記撮像素子は、
光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、
読み出し時において、選択画素から第１の画素信号の読み出しと第２の画素信号の読み出しを行う駆動部と、を含み、
上記第１の画素信号と第２の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、
上記センス回路部において、
上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、
信号検出を行う際に、
上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第１の画素信号を相殺する電荷を保持し、
上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、
ステップ状に変化する参照信号と上記選択画素から出力される第２の画素信号とを比較して、画素に入射した光の強度をデジタル判定する
カメラシステム。
（７）上記オフセットバイアスは、比較器ごとに、キャリブレーションにより決定され、
上記キャリブレーションでは、
画素信号の入力部と参照信号の入力部に各々所定の信号を与え、
比較器の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、
比較器の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する
上記（６）記載のカメラシステム。
（８）上記センス回路部は、
オフセットバイアス印加後に、参照電位をステップ状にスイープして上記比較器の反転タイミングを測定し、
上記デジタル判定において、参照電位を同じステップでスイープして上記比較器の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する
上記（６）または（７）記載のカメラシステム。
（９）上記デジタル判定は、光子入射の有無を判定するバイナリ判定である
上記（６）から（８）のいずれか一に記載のカメラシステム。
（１０）上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する上記（６）から（９）のいずれか一に記載のカメラシステム。
【符号の説明】
【０１５３】
１００，１００Ａ・・・ＣＭＯＳイメージセンサ、１１０・・・画素アレイ部、ＰＸ、ＰＸＡ・・・画素、１１１・・・フォトダイオード、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・アンプトランジスタ、１１５・・・蓄積ノード、１１６・・・ＦＤノード、１２０・・・センス回路部、１２１・・・センス回路、１３０・・・出力信号線群、１３１・・・出力信号線、１４０・・・転送線群、１４１・・・転送線、１５０，１５０Ａ・・・判定結果集積回路部、１５２，１５２Ａ・・・レジスタ、１５３，１５３Ａ・・・カウント回路、１５４，１５４Ａ・・・メモリ、１５５・・・選択回路、１６０，１６０Ｃ・・・画素ブロック、１７０・・・行駆動回路、１８０・・・行制御線群、１８１・・・行制御線、２００・・・回路ブロック、２１０・・・制御回路、２２０・・・デマルチプレクサ、２３０・・・レジスタ群、２３１・・・レジスタ、３００，３００Ａ・・・ＡＤ変換装置、３０１・・・比較器、３０２・・・カウンタ、３０３・・・出力モード選択部、３０４・・・アンプ、３０４・・・カラムアンプ、３０５・・・スイッチ、３０６・・・加算器、３０７・・・メモリ、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路(ＤＲＶ)、４４０・・・信号処理回路（ＰＲＣ）。
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサ等の撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
近年デジタルスチルカメラやカムコーダ、監視カメラ等の用途に、ＣＭＯＳイメージセンサが広く使われるようになり、市場も拡大している。
ＣＭＯＳイメージセンサにおける各画素は、入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をチップに内蔵されたアナログデジタル（ＡＤ）変換器に出力する。ＡＤ変換器はその信
号をデジタル化して次段に出力する。
ＣＭＯＳイメージセンサにおいては、撮像のためにこのような画素がマトリクス状に配置されている。
【０００３】
図１は、固体撮像素子であるＣＭＯＳイメージセンサの典型的なチップ構成を示す図である。
【０００４】
このＣＭＯＳイメージセンサ１０は、画素アレイ部１１、行駆動回路１２、ＡＤ変換器１３、スイッチ１４、出力回路１５、行制御線１６、垂直信号線１７、および転送線１８を有する。
【０００５】
画素アレイ部１１は、複数の画素ＰＸが行方向と列方向にマトリクス状に配置されており、垂直信号線１７は列方向に並ぶ複数の画素ＰＸに共有され、各列対応に配置されたＡＤ変換器１３に接続されている。
一方、行駆動回路１２は複数の行から１行のみを選択し、行制御線１６を駆動して、画素ＰＸからの蓄積電荷の読み出しを行単位で実行する。
行制御線１６はこのような画素からの読み出し、あるいは画素のリセットを行単位で実施するために、一本または複数の制御線で構成されている。
ここでリセットとは画素の蓄積電荷を排出し、画素を露光前の状態に戻す操作であり、たとえば各行の読み出し直後、あるいは露光を開始する際のシャッター動作として実施される。
読み出しの際、垂直信号線１７を介してＡＤ変換器１３に伝達されたアナログ信号はデジタル信号に変換され、スイッチ１４を介して順次出力回路１５に伝送され、図示されていないチップ内外の画像処理装置に出力される。
【０００６】
このように、ＣＭＯＳイメージセンサ１０においては、１行の読み出し処理が完了すると次の行が選択され、同様の読み出し、ＡＤ変換、出力が繰り返される。全ての行の処理が完了すると１フレーム分の画像データの出力が完了することになる。
【０００７】
一方、特許文献１には、時分割を用いたフォトンの新しいカウント手法が提案されている。
これは一定期間におけるフォトダイオードへの光子入射の有無を２値判定し、それを複数回反復した結果を集積して二次元の撮像データを得るものである。
すなわち、一定期間（単位露光期間）ごとにフォトダイオードからの信号をセンシングし、その期間に入射した光子数が一つ以上であれば、入射した光子数にかかわらず、各画素に接続されたカウンタは１ずつカウントアップされる。
光子入射の頻度が時間軸でランダムであれば、実際の光子入射数とカウント数とは図２のようなポワゾン分布に従うので、入射頻度が少ない場合は略リニアな関係となり、入射頻度が多い場合は出力が圧縮される。
【０００８】
また、特許文献２には、上記時分割フォトンカウンティングのセンス回路やカウンタ回路を画素から切り離して階層化し、画素の開口率を向上させる手法が提案されている。
【０００９】
このような時分割フォトンカウンティングを使用したイメージセンサは、画素から出力されたデータが終始デジタルデータとして扱われるので、アナログ信号の伝送や増幅に伴うランダムノイズや固定ノイズが発生しない。
この際残存するのは画素内で発生した光ショットノイズと暗電流のみであり、特に低照度の撮像においては劇的に高いＳ／Ｎ比を得ることが可能である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平７−６７０４３号公報
【特許文献２】特開２０１１−７１９５８号公報
【特許文献３】特開２００８−１９３３７３号公報
【特許文献４】特開２００６−２０１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記ＣＭＯＳイメージセンサＡＤ変換の手法としては、近年複数列の画素を複数のＡＤ変換器に接続し、共通した参照信号を階段状のステップで変化させながら各画素の出力と比較して一斉にＡＤ変換を行ういわゆるシングルスロープ型の変換が主流となっている。
特に、低照度撮像時やフォトンカウンティング等の微小な画素信号の検出時には、ランダムノイズや固定ノイズの低減が求められており、このためには主として二つのノイズキャンセルが必要である。
【００１２】
ひとつは画素のリセットノイズの相殺である。これは画素からリセット信号を出力した後、その信号を相殺するような電荷を比較器の入力部に保持することで実施され、ＣＤＳ（相関２重サンプリング）と呼ばれる。
もうひとつは比較器側で発生するオフセットノイズの相殺である。これは一般のイメージセンサでは縦筋として画像に現れ、後段の画像処理段階で対処する場合もあるが、フォトンカウンティングでは画素信号のバイナリ判定前にキャンセルしておくことが必須となる。
【００１３】
たとえば、特許文献３では、「オートゼロ」という工程で実質的に画素のリセット信号のＣＤＳを実行しており、引き続き行われる１回目の階段状パルスの印加とダウンカウントは、比較器側のオフセットノイズやランダムノイズを相殺するための工程となっている。
オートゼロ工程は比較器のオフセット調整も行っているが、この時点では残存オフセット成分が存在する。これは引き続き行われる無信号のＡＤ変換によって検出され、画素信号のＡＤ変換結果から差し引くことでほぼ完全に相殺されて除去される。
【００１４】
この手法は、上記ＡＤ変換時に参照信号のステップ幅を狭くして解像度を上げておけば、極めて高精度にノイズをキャンセルできるので、微小信号の検出に優れている。また、閾値を設けてＡＤ変換結果をバイナリデータとして判定すれば、時分割フォトンカウンティングのセンス回路としても使用できる。
【００１５】
あるいは、特許文献４では、遮光画素の暗信号を用いて、フレームごとに比較器のオフセットキャリブレーションを実施している。
画素読み出し時は、リセット信号のＣＤＳに続いて画素信号の読み出しとＡＤ変換を実施し、比較器ごとにキャリブレーション結果との差分をとってオフセットを相殺している。フレームごとのキャリブレーションは、比較器側で生じるランダムノイズをキャンセルできない課題はあるが、比較器のオフセットノイズ相殺工程をある程度短縮できる。
【００１６】
しかし、画素信号が非常に微小な場合、上記手法には以下の問題がある。
たとえば、変換効率を６００μＶ／ｅ−まで引き上げて、１光子入射の有無をバイナリ判定する場合を考える。
この際画素信号は６００μＶであり、判定閾値は３００μＶ程度となるので、理想的にはこれだけの幅を参照信号がカバーしてステップを刻めば判定が可能である。
しかし、比較器のオフセットは数ｍＶ〜十数ｍＶである。すなわち、このようなケースでは、画素信号より比較器側のオフセットの方が一桁以上大きい。
【００１７】
この比較器側のオフセットについても、画素信号と同等の精度で検出する必要がある。したがって、上述の例においては、画素信号の読み出し判定に費やされる時間の殆どは、参照信号が比較器のオフセット分をスイープする時間で占められることになる。
たとえば前者の例では、１回の画素信号の読み出しにおいて２回の、後者の例でも１回のオフセット分のスイープが必要である。
しかし、これまで参照信号のスイープを、画素信号に対して行う際の時間短縮については幾つかの提案がなされてきたものの、比較器側のオフセットに対して行う際の時間短縮については、殆ど考慮されていなかった。
【００１８】
本発明は、画素からの微小信号、あるいは１光子信号を低ノイズ、高精度で、高速に検出することができ、これにより活用してフレームレートを上げることで、様々な高性能撮影が可能な撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１９】
本発明の第１の観点の固体撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、読み出し時において、選択画素から第１の画素信号の読み出しと第２の画素信号の読み出しを行う駆動部と、を有し、上記第１の画素信号と第２の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、上記センス回路部において、上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、信号検出を行う際に、上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第１の画素信号を相殺する電荷を保持し、上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、ステップ状に変化する参照信号と上記選択画素から出力される第２の画素信号とを比較して、画素に入射した光の強度をデジタル判定する。
【００２０】
本発明の第２の観点のカメラシステムは、撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記撮像素子は、光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、読み出し時において、選択画素から第１の画素信号の読み出しと第２の画素信号の読み出しを行う駆動部と、を含み、上記第１の画素信号と第２の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、上記センス回路部において、上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、信号検出を行う際に、上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第１の画素信号を相殺する電荷を保持し、上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、ステップ状に変化する参照信号と上記選択画素から出力される第２の画素信号とを比較して、画素に入射した光の強度をデジタル判定する。
【発明の効果】
【００２１】
本発明によれば、画素からの微小信号、あるいは１光子信号を低ノイズ、高精度で、高速に検出することができ、これを活用してフレームレートを上げることで、様々な高性能撮影が可能となる。
【図面の簡単な説明】
【００２２】
【図１】固体撮像素子であるＣＭＯＳイメージセンサの典型的なチップ構成を示す図である。
【図２】単位露光期間中の平均入射光子数と、カウント確率（単位露光期間あたりの平均カウント数）の例を示す図である。
【図３】本第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【図４】本第１の実施形態に係る画素の回路構成の一例を示す図である。
【図５】画素レイアウトの一例を示す図である。
【図６】本第１の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
【図７】図６のＡＤ変換装置の動作波形の一例を示す図である。
【図８】オフセットバイアス印加部を設けない場合のＡＤ変換装置の動作波形を示す図である。
【図９】本実施形態に係るオフセットバイアスのキャリブレーションの一例を説明するための図である。
【図１０】本実施形態に係るオフセットバイアスを生成するオフセットバイアス生成回路の構成例を示す図である。
【図１１】本実施形態に係るＡＤ変換装置において行ごとの誤差補正を行う場合の動作波形の一例を示す図である。
【図１２】本実施形態に係るＡＤ変換装置において行ごとのオフセットキャリブレーションを行う場合の動作波形の一例を示す図である。
【図１３】本実施形態に係るＡＤ変換装置において行ごとのオフセットキャリブレーションを行う場合の動作波形の他の例を示す図である。
【図１４】本第１の実施形態に係る画素の回路構成の他の例を示す図である。
【図１５】図１４の画素を適用した場合の図７の例に対応した動作波形を示す図である。
【図１６】本第２の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【図１７】本第２の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
【図１８】本第２の実施形態に係る画素の回路構成の一例を示す図である。
【図１９】本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（撮像素子の第１の構成例）
２．第２の実施形態（撮像素子の第２の構成例）
３．カメラシステムの構成例
【００２４】
＜１．第１の実施形態＞
図３は、本第１の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【００２５】
［全体構成の概略］
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、センス回路部１２０、出力信号線群１３０、転送線群１４０、および判定結果集積回路部１５０を有する。
【００２６】
画素アレイ部１１０は、複数のデジタル画素ＰＸが行方向および列方向にマトリクス状に配置されている。
各デジタル画素ＰＸは光電変換素子を有し、光子入射に応じて電気信号を出力する機能を有する。
この画素アレイ部１１０は、たとえば第１の半導体基板ＳＵＢ１に形成される。
【００２７】
センス回路部１２０は、第１の半導体基板ＳＵＢ１と異なる第２の半導体基板ＳＵＢ２に形成される。
センス回路部１２０は、画素アレイ部１１０のマトリクス配列された複数の画素ＰＸに１対１に対応して複数のセンス回路１２１が、たとえば行方向および列方向にマトリクス状に配置されている。
各センス回路１２１は、デジタル画素ＰＸからの信号を受けて、所定期間におけるデジタル画素ＰＸへの光子入射の有無を２値判定する機能を有する。
【００２８】
そして、第１の半導体基板ＳＵＢ１と第２の半導体基板ＳＵＢ２は積層される。
たとえば第１の半導体基板ＳＵＢ１に形成された複数の画素ＰＸと第２の半導体基板ＳＵＢ２に形成された複数のセンス回路１２１がそれぞれ１対１で対向するように積層される。対向する画素ＰＸとセンス回路１２１が出力信号線群１３０の各出力信号線１３１により接続される。
【００２９】
図３の例では、０行０列目に配置された画素ＰＸ−００の出力が出力信号線１３１−００により０行０列目に配置されたセンス回路１２１−００の入力と接続される。０行１列目に配置された画素ＰＸ−０１の出力が出力信号線１３１−０１により０行１列目に配置されたセンス回路１２１−０１の入力と接続される。
１行０列目に配置された画素ＰＸ−１０の出力が出力信号線１３１−１０により１行０列目に配置されたセンス回路１２１−１０の入力と接続される。１行１列目に配置された画素ＰＸ−１１の出力が出力信号線１３１−１１により１行１列目に配置されたセンス回路１２１−１１の入力と接続される。
図示していないが他の行、列に配置された画素とセンス回路も同様に接続される。
【００３０】
センス回路部１２０は、同一行に配置されたセンス回路１２１の出力が共通の転送線１４１に接続されている。
図３の例では、０行目に配置されたセンス回路１２１−００，１２１−０１、・・・の出力が転送線１４１−０に接続されている。
１行目に配置されたセンス回路１２１−１０，１２１−１１、・・・の出力が転送線１４１−１に接続されている。図示していないが２行目以降も同様に形成される。
【００３１】
本実施形態において、後で詳述するように、センス回路部１２０の各センス回路１２１は、画素から読み出した信号と参照信号ＲＥＦを比較する比較器を含むＡＤ変換装置を有している。
【００３２】
判定結果集積回路部１５０は、センス回路１２１の判定結果を画素ごとに複数回集積して、階調のある２次元撮像データを生成する機能を有する。
判定結果集積回路部１５０は、センス回路部１２０におけるセンス回路１２１の行配置に対応して判定結果集積回路１５１−０，１５１−１、・・・が配置されている。
換言すれば、０行目に配置されたセンス回路１２１−００，１２１−０１、・・・が接続された転送線１４１−０に判定結果集積回路１５１−０が接続されている。
１行目に配置されたセンス回路１２１−１０，１２１−１１、・・・が接続された転送線１４１−１に判定結果集積回路１５１−１が接続されている。
【００３３】
判定結果集積回路１５１−０は、転送線１４１−０を転送された判定値を保持するレジスタ１５２−０、レジスタ１５２−０の保持値をカウントするカウント回路１５３−０、およびカウント回路１５３−０のカウント結果を格納するメモリ１５４−０を有する。
判定結果集積回路１５１−１は、転送線１４１−１を転送された判定値を保持するレジスタ１５２−１、レジスタ１５２−１の保持値をカウントするカウント回路１５３−１、およびカウント回路１５３−１のカウント結果を格納するメモリ１５４−１を有する。
本実施形態においては、判定結果集積回路１５１−０のカウント回路１５３−０が複数のセンス回路１２１−００，１２１−０１、・・・により共有されている。
判定結果集積回路１５１−１のカウント回路１５３−１が複数のセンス回路１２１−１０，１２１−１１、・・・により共有されている。
【００３４】
［画素の構成例］
画素ＰＸは、上述したように、光電変換素子およびアンプ素子を有し、光子入射に応じて電気信号を出力する。
撮像素子としてのＣＭＯＳイメージセンサ１００は、画素ＰＸのリセット機能と読み出し機能を備えており、任意のタイミングでリセットと読み出しを実行することができる。
リセットは画素ＰＸを光子が未入射の状態にリセットする。各画素ＰＸは、望ましくはその受光面に、各々レンズとカラーフィルタを備えている。
ここで、画素の構成の一例について説明する。
【００３５】
図４は、本実施形態に係る画素の回路構成の一例を示す図である。
図４は、１単位画素ＰＸで３つのトランジスタを含む画素回路の一例を示している。
【００３６】
１単位画素ＰＸは、光電変換素子としてのフォトダイオード１１１、転送トランジスタ１１２、リセットトランジスタ１１３、およびアンプ素子としてのアンプトランジスタ１１４を有する。
画素ＰＸは、蓄積ノード１１５、およびフローティングディフュージョン（ＦＤ：Floating Diffusion、浮遊拡散層）ノード１１６を有する。
転送トランジスタ１１２のゲート電極が転送線１１７に接続され、リセットトランジスタ３のゲート電極がリセット線１１８に接続されている。
アンプトランジスタ１１４のゲート電極がＦＤノード１１６に接続され、アンプトランジスタ１１４のソースが出力信号線１３１に接続されている。ＦＤノード１１６は、アンプトランジスタ１１４の入力ノードとして機能する。
【００３７】
画素ＰＸにおいては、画素のシリコン基板に入射した光は電子とホールのペアを発生させ、その内の電子がフォトダイオード１１１によって、ノード１１５に蓄積される。
それらは所定のタイミングで転送トランジスタ１１２をオンさせることでノード１１６に転送され、アンプトランジスタ１１４のゲートを駆動する。
これにより、信号電荷は出力信号線１３１への信号となって読み出される。
出力信号線１３１は、定電流源や抵抗素子を介して接地することでソースフォロア動作をさせても良いし、読み出し前に一旦接地し、その後浮遊状態にして、アンプトランジスタ１１４によるチャージレベルを出力させても良い。
リセットトランジスタ１１３は、転送トランジスタ１１２と同時並列的にオンさせることでフォトダイオード１１１に蓄積された電子を電源に引き抜き、画素を蓄積前の暗状態、すなわち光子が未入射の状態にリセットする。
なお、図４において、ＰＳはリセットやソースフォロアに使用される電源を示し、電源ＰＳはたとえば３Ｖが供給されている。
【００３８】
このような画素ＰＸの基本回路や動作機構（駆動部）は通常の画素と同様であり、さまざまなバリエーションが存在し得る。
ただし、本実施形態で想定されている画素は、従来に比べ、変換効率が著しく高くなるように設計される。
そのためには、ソースフォロアを構成するアンプトランジスタ１１４の入力ノード１１６の寄生容量は可能な限り小さくするのが望ましく、一光子から得られる出力信号が、アンプトランジスタ１１４のランダムノイズより十分大きいことが望ましい。
【００３９】
図５は、画素レイアウトの一例を示す図である。
図５において、斜め斜線はトランジスタのゲート電極を、破線はメタル配線を示している。
【００４０】
アンプトランジスタ１１４の入力ノード１１６は、転送トランジスタ１１２とリセットトランジスタ１１３に挟まれた拡散層部、アンプトランジスタ１１４のゲート部、および両者間の配線部で構成されるが、それらはいずれも最小面積となるよう配置されている。
さらに、アンプトランジスタ１１４のドレイン幅が絞られると同時に、ソース出力である信号線１３１に接続された配線は、ノード１１６の大部分を平面的に覆っている。
ソースフォロアの出力（信号線１３１側）は入力ノード１１６からの入力に対して１に近いゲインを持つので、両者間の実質的な寄生容量は非常に小さい。
したがって、このようなシールド構造をとることで、ノード１１６の寄生容量を最小化し、変換効率を大幅に引き上げることが可能である。
【００４１】
ここで変換効率を、たとえば６００μＶ／ｅ−まで引き上げた場合、信号量はアンプトランジスタ１１４のランダムノイズより十分大きくなるので、原理的には１光子の検出が可能である。
ここで、単位露光期間中の光子入射の有無をバイナリ判定し、時分割フォトンカウンティングを行えば、アンプトランジスタ１１４以降のノイズを実質上ゼロにすることができる。
【００４２】
あるいはこのような画素は、たとえば３Ｖ程度の電源電圧があれば、フォトダイオード（１）内に１０００ｅ−程度の電荷を蓄積することも可能である。
このときの出力は０．６Ｖの動作レンジを持つアナログ出力となるが、１電子あたりの信号は従来と比較して約十倍大きいので、相対的にアンプトランジスタ１１４や検出器等のランダムノイズの影響は１／１０となり、低照度撮像に適している。
【００４３】
すなわち、光電変換素子とアンプ素子を内蔵するこのような画素ＰＸの出力は、変換効率が十分高ければ、バイナリデータとしても、階調を持ったアナログデータとしても扱うことができる。
一方これらの画素は、一回の撮像における検出光量の上限が小さい。すなわち、撮像のダイナミックレンジに課題がある。
それを向上させるには、画素信号の読み出し速度を上げてフレームレートを高めた上で、複数回の読み出し結果を集積することが有効である。
たとえばバイナリ判定でも１０２３回の露光と読み出しを行って結果を集積すれば、１０ビットの階調を持つ。
または最大の蓄積電子数が１０００ｅ−であっても、１６回の露光と読み出しを行って結果を集積すれば、１６，０００ｅ−の蓄積と等価である。
【００４４】
図６は、本第１の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
【００４５】
このＡＤ変換装置３００は、比較器３０１、カウンタ３０２、オフセットバイアス印加部３０３、参照信号ＦＲＦの入力用の参照端子ＴＲＥＦ、およびキャパシタＣ１，Ｃ２を有する。
オフセットバイアス印加部３０３は、スイッチＳＷ１１、キャパシタＣ１１，Ｃ１２、オフセットバイアスＯＦＦＳＥＴが印加されるオフセット端子ＴＯＦＦＳＥＴ、およびノードＮＤ１１、ＮＤ１２を含んで構成されている。
【００４６】
比較器３０１は、非反転入力端子（＋）がキャパシタＣ１を介して単一の画素ＰＸから画素信号ＰＸＯＵＴが出力される出力信号線１３１に接続されている。
比較器３０１は、反転入力端子（−）がキャパシタＣ２を介して参照信号ＲＥＦの供給ラインに配置されているオフセットバイアス印加部３０３のノードＮＤ１２に接続されている。
比較器３０１の出力には、カウンタ３０２が縦続接続されている。
オフセットバイアス印加部３０３では、ノードＮＤ１１が参照信号ＲＥＦの供給ラインに接続され、ノードＮＤ１１とノードＮＤ１２間にキャパシタＣ１１が接続されている。また、ノードＮＤ１１とノードＮＤ１２間にはキャパシタＣ１１をバイパス可能なように、スイッチＳＷ１１の端子ａ，ｂがそれぞれ接続されている。
また、オフセット端子ＴＯＦＦＳＥＴとノードＮＤ１２との間にキャパシタＣ１２が接続されている。
【００４７】
比較器３０１は、画素信号ＰＸＯＵＴ、参照信号ＲＥＦを比較する。
カウンタ３０２は、比較器３０１からの出力ＣＭＯＵＴを受けてクロックＣＴＩＮを内部で遮断し、カウントを止める、クロックのゲート機能が内蔵されている。
本実施形態のＡＤ変換装置３００において、比較器３０１の参照信号ＲＥＦの入力端子（反転入力端子）側に、比較器３０１毎に固有のオフセットバイアスを印加するオフセットバイアス印加部３０３が追加されている。
【００４８】
このように比較器３０１を含むセンス回路１２１を有するＣＭＯＳイメージセンサ１００は、基本的に、以下の手順を含んで信号検出を実行する。
（１−１）工程：まず、選択画素ＰＸから第１の画素信号ＰＸＯＵＴ１を出力する。
（１−２）工程：次に、比較器３０１の片側あるいは両側の入力部に第１の画素信号ＰＸＯＵＴ１を相殺する電荷を保持する。
（１−３）工程：次に、比較器３０１の片側の入力部に、比較器３０１ごとに、比較器３０１のオフセットを相殺するように、独立したオフセットバイアスを印加する。
（１−４）工程：次に、選択画素から第２の画素信号ＰＸＯＵＴ２を出力する。
（１−５）工程：最後に、参照信号ＲＥＦをステップ状に変化させながら第２の画素信号ＰＸＯＵＴ２と参照信号ＲＥＦを比較して、画素に入射した光の強度をデジタル判定する。
このデジタル判定は、光子入射の有無を判定するバイナリ判定である。
【００４９】
なお、上記第１の画素信号ＰＸＯＵＴ１と第２の画素信号ＰＸＯＵＴ２は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方である。
【００５０】
本実施形態のＣＭＯＳイメージセンサ１００において、オフセットバイアスは、比較器３０１ごとに、以下のキャリブレーション手順によって導出される。
（２−１）工程：まず、画素信号の入力部と参照信号ＲＥＦの入力部に各々所定の信号を与える。
（２−２）工程：次に、比較器３０１の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、
（２−３）工程：次に、比較器３０１の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する。
【００５１】
また、本実施形態のＣＭＯＳイメージセンサ１００において、上記（１−３）工程および（１−５）工程において、以下の処理を行うことも可能である。
（１−３）工程において、オフセットバイアス印加後に、参照電位をステップ状にスイープして比較器の反転タイミングを測定する。
そして、さらに（１−５）構成の判定工程では参照電位を同じステップでスイープして比較器３０１の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する。
【００５２】
この比較器３０１を含むＡＤ変換装置３００においては、参照信号ＲＥＦによる比較器３０１のオフセット分のスイープ時間を短縮または削除するために、各比較器３０１の片側の入力に、比較器３０１ごとに固有のオフセット相殺用バイアスを印加する。
【００５３】
図７は、図６のＡＤ変換装置の動作波形の一例を示す図である。
ここで、図６のＡＤ変換装置の具体的な動作手順を図７に関連付けて説明する。
【００５４】
［タイミングＴ１］
タイミングＴ１において、図４の画素ＰＸにおけるリセットトランジスタ１１３のゲートにパルスが与えられ、画素ＰＸからリセットレベルの信号ＰＸＯＵＴが出力される。
【００５５】
［タイミングＴ２］
タイミングＴ２において、比較器３０１の入力段に、上記リセット信号を相殺し、いわゆるＣＤＳ（相関二重サンプリング）を実施するための電荷を保持する。
たとえば、特許文献（特開２００８−１９３３７３号公報）では、「オートゼロ」工程において比較器３０１の入力と内部ノードをショートさせ、比較器３０１への両入力がバランスするように入力ノード３０１＿Ｐ，３０１＿Ｒに電荷を配分し、保持させている。
なお、この作業の間、たとえばスイッチＳＷ１１をオンしておく等で、参照信号ＲＥＦ２が発現される中間ノードＮＤ１２を、一定のバイアス状態にリセットしておくことが望ましい。
【００５６】
［タイミングＴ３］
タイミングＴ３において、オフセット端子ＴＯＦＦＳＥＴに、比較器３０１ごとに固有のオフセットバイアスＯＦＦＳＥＴが印加される。
オフセットバイアスＯＦＦＳＥＴの大きさは、たとえば後述するキャリブレーションによって決定され、比較器３０１のオフセットをキャンセルするものである。
理想的には、タイミングＴ２にオフセットキャンセルを施したこの時点が、比較器３０１の入力における真のバランス状態となる。
【００５７】
［タイミングＴ４］
タイミングＴ４において、端子ＴＲＥＦに負信号方向に一定の共通オフセットを与え、比較器３０１の出力を片側に安定させる。
一方、図４の画素ＰＸにおける転送トランジスタ１１２のゲートにパルスが与えられ、画素ＰＸから画素信号ＰＸＯＵＴが出力される。
【００５８】
［タイミングＴ５］
タイミングＴ５において、参照端子ＴＲＥＦに階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタを進行させる。
【００５９】
［タイミングＴ６］
タイミングＴ６において、ノードＮＤ１２における参照信号ＲＥＦ２のレベルが画素信号ＰＸＯＵＴとの相対関係において、タイミングＴ３のバランス状態を超えたところで、比較器３０１の出力ＣＭＯＵＴが反転する。
これに伴って、カウンタ３０２の進行が止まり、状態が保存される。このようにして得られたカウンタ３０２の出力値は、画素信号ＰＸＯＵＴ（第２の画素信号ＰＸＯＵＴ２）とリセット信号（第１の画素信号ＰＸＯＵＴ１）との差分をリニアに反映している。
【００６０】
本実施形態においては、タイミングＴ３にてオフセット端子ＴＯＦＦＳＥＴに印加されるオフセットバイアスＯＤＤＳＥＴにより、比較器３０１ごとのオフセットによる反転タイミングのばらつきが補正される。
【００６１】
図８は、オフセットバイアス印加部を設けない場合のＡＤ変換装置の動作波形を示す図である。
図８は、オフセットバイアス印加部を設けた本実施形態明の効果を明示するために、このようなオフセットバイアスによる補正を行わず、図６の参照信号ＲＥＦ２が発現されるノードＮＤ１２を端子ＴＲＥＦに直接接続して操作した場合の動作波形を示す。
【００６２】
本実施形態のような上記オフセットバイアスによる補正が無い場合、図８のタイミングＴ４ｂにおいて、ノードＮＤ１２（ＲＥＦ２）に与える共通オフセットはこれを包括するように、大きな電位を印加する必要がある。
たとえば，比較器３０１に数ｍＶのオフセットが見込まれる場合、それを十分に超える共通オフセットを与えないと、全ての比較器出力を片側に安定させることはできない。
通常、参照信号ＲＥＦのスイープは、本来の画素信号検知に必要なレンジに加えて、上記共通オフセット分の２倍（正側と負側のばらつきに対応）をカバーする必要があり、その分余剰のカウントが必要となる。
たとえば、特許文献（特開２００６−２０１７３号公報）や特許文献（特開２００８−１９３３７３号公報）では、その余剰カウント分から、遮光画素や無信号のキャリブレーションによって得られたカウント値を差し引くことでオフセット補正を行っている。
しかし、これらの場合においても、上記余剰カウントが必要であることに変わりは無い。
【００６３】
一方、本実施形態の技術を採用すれば、タイミングＴ３のオフセットバイアス印加により、タイミングＴ４の共通オフセットは大幅に低減でき、比較器３０１ごとのオフセットに伴う参照信号のスイープレンジやカウント数の余剰が必要なくなる。
したがって、特に１光子信号のバイナリ判定や低照度信号の検出においては、読み出し工程が大幅に短縮され、高速化、高フレームレート化が可能になる。
【００６４】
以上は本実施形態で採用した、最も簡単なＡＤ変換装置の中の一例である。
【００６５】
図９は、本実施形態に係るオフセットバイアスのキャリブレーションの一例を説明するための図である。
次に、図９に関連付けて、オフセットバイアスのキャリブレーション例について説明する。
ここでは、画素出力ＰＸＯＵＴと参照信号ＲＥＦを固定して、無信号に対してオフえっと端子ＴＯＦＦＳＥＴに印加するオフセットバイアスＯＦＦＳＥＴを複数ステップで変化させ、比較器３０１の出力状態からその反転時のオフセットバイアスを導出している。
【００６６】
［タイミングＴ１１］
タイミングＴ１１において、画素信号の読み出し時と同様に、比較器３０１の入力段に、画素信号ＰＸＯＵＴの入力側と参照信号ＲＥＦの入力側がバランスするように、いわゆるＣＤＳを実施するための電荷を保持する。
この作業の間、たとえばスイッチＳＷ１１をオンしておく等で、中間ノードＮＤ１２（ＲＥＦ２）を、一定のバイアス状態にリセットしておく。
【００６７】
［タイミングＴ１２］
タイミングＴ１２において、オフセット端子ＴＯＦＦＳＥＴに負信号方向に一定の共通バイアスを与え、比較器３０１の出力を片側に安定させる。
【００６８】
［タイミングＴ１３］
タイミングＴ１３において、オフセットバイアスＯＦＦＳＥＴのバイアスを階段状に、複数ステップで変化させる。
【００６９】
［タイミングＴ１４］
タイミングＴ１４において、比較器３０１の出力が反転した際のオフセットバイアスＯＦＦＳＥＴのバイアス値ΔＶＯＦＦを比較器３０１ごとのオフセットバイアスとする。
このバイアス量を比較器３０１ごとに保存し、画素信号の読み出し工程においてオフセット端子ＴＯＦＦＳＥＴに印加する。
【００７０】
なお、画素読み出しにおいて参照信号ＲＥＦを高速にスイープさせる場合、上記比較器３０１のオフセットの他に、比較器３０１ごとの反転遅延のばらつきや、参照信号ＲＥＦの伝播遅延がさらなる固定ノイズとして追加される。
このようなノイズに対しては、たとえば図６においてノードＮＤ１２（ＲＥＦ２）とノードＮＤ１１（ＲＥＦ）間、およびノードＮＤ１２（ＲＥＦ２）と端子ＴＯＦＦＳＥＴ間の結合容量を等しくする。
そして、図９のキャリブレーション時におけるオフセットバイアスＯＦＦＳＥＴのバイアス値を、図７の画素読み出し時における参照信号ＲＥＦの階段状スイープと同じ傾きで変化させていく。このことによって、比較器３０１のオフセットキャンセルと抱き合わせてキャンセルさせることが可能である。
【００７１】
図１０（Ａ）および（Ｂ）は、本実施形態に係るオフセットバイアスを生成するオフセットバイアス生成回路の構成例を示す図である。
次に、図１０（Ａ）および（Ｂ）に関連付けて、オフセットバイアス生成回路の構成例について説明する。
これらの回路にはいずれもキャリブレーションによって決定されたバイアス量を保存する保存部が配置されている。
【００７２】
図１０（Ａ）のオフセットバイアス生成回路３１０Ａは、ソースフォロアＳＦ２１、スイッチＳＷ２１，ＳＷ２２、キャパシタＣ２１、および電源Ｖ２１を含んで構成されている。
【００７３】
このオフセットバイアス生成回路３１０Ａにおいては、バイアス供給はソースフォロアＳＦ２１を介して行われる。
すなわち、オフセットバイアスＯＦＦＳＥＴの出力を、スイッチＳＷ２２を用いて、オフセットバイアスの基準レベルとなる電源Ｖ２１に接続された固定電圧供給端子ＢＳＬＥＶから、ソースフォロアＳＦ２１の出力に切り替えることによりバイアスを発生させる。
キャリブレーション時にはソースフォロアＳＦ２１の入力は、スイッチＳＷ２１を介して各比較器に共通のオフセットバイアス供給端子ＴＯＦＦＳＥＴ＿ＳＲＣに接続されており、ＯＦＦＳＥＴ＿ＳＲＣから複数のバイアスステップが供給される。
上記した図９のタイミングＴ１４において比較器３０１の出力が反転すると、スイッチＳＷ２１はオフとなり、その際のオフセットのバイアス量はキャパシタＣ２１に電荷として保存される。
【００７４】
図１０（Ｂ）のオフセットバイアス生成回路３１０Ｂは、固定電圧供給線ＯＦＦＳＥＴ＿［１］〜［３］、固定電圧供給端子ＢＳＬＥＶ、スイッチＳＷ２３〜ＳＷ２６を含むスイッチ群ＳＷＧ、選択回路ＳＥＬ２１を含んで構成されている。
【００７５】
このオフセットバイアス生成回路３１０Ｂにおいては、予め複数のバイアスステップが、各比較器に共通の固定電圧供給線ＯＦＦＳＥＴ＿［１］〜［３］に与えられている。
オフセットバイアスＯＦＦＳＥＴの出力を、スイッチ群ＳＷＧのうち一つを選択することで、オフセットバイアスの基準レベルである固定電圧供給端子ＢＳＬＥＶから、ＯＦＦＳＥＴ＿［１］〜［３］のいずれかに切り替えることによりバイアスを発生させる。
キャリブレーション時には固定電圧供給線ＯＦＦＳＥＴ＿［１］〜［３］が順次選択されることで複数のバイアスステップが供給される。
上記した図９のタイミングＴ１４において比較器３０１の出力が反転すると、その際の選択状態が、選択回路ＳＥＬ２１内のレジスタに保存され、これによってバイアス量が保存される。
【００７６】
また、オフセットバイアス生成回路３１０Ｂと類似した選択回路と切り替えスイッチを用いて、各切り替えスイッチの出力側にキャパシタを並列配置し、キャパシタによるカップリングを用いてオフセットバイアスを生成しても良い。
【００７７】
ところで、ＡＤ変換装置には、読み出しごとにランダムに発生するノイズ成分も含まれており、これは上記オフセットバイアスの印加のみではキャンセルできない。
たとえば、ＣＤＳ用に比較器３０１の入力部に電荷を保持する図７のタイミングＴ２の工程では、現実には保持容量にともなうｋＴＣノイズが付加されており、それらはランダムな微小オフセットを発生させる。
このようなランダムオフセットは、上記オフセットバイアスを印加した後、残存オフセットキャンセル用に参照電位を追加スイープすることで完全にキャンセルできる。
また、この際にはキャリブレーションにおいて生じたオフセット量の判定誤差も同時に補正できる。
【００７８】
図１１は、本実施形態に係るＡＤ変換装置において行ごとの誤差補正を行う場合の動作波形の一例を示す図である。
【００７９】
ＡＤ変換装置の回路構成は図６と同様である。
この場合、比較器３０１のオフセットをオフセットバイアスの印加で補正した後、その際の誤差成分や比較器等のランダムノイズ成分を参照信号ＲＥＦの追加スイープで相殺補正する。
【００８０】
［タイミングＴ２１］
タイミングＴ２１において、図４の画素ＰＸにおけるリセットトランジスタ１１３のゲートにパルスが与えられ、画素ＰＸからリセットレベルの信号ＰＸＯＵＴが出力される。
【００８１】
［タイミングＴ２２］
タイミングＴ２２において、比較器３０１の入力段に、上記リセット信号を相殺し、いわゆるＣＤＳを実施するための電荷を保持する。
なお、この作業の間、たとえばスイッチＳＷ１１をオンしておく等で、参照信号ＲＥＦ２が発現される中間ノードＮＤ１２を、一定のバイアス状態にリセットしておくことが望ましい。
【００８２】
［タイミングＴ２３］
タイミングＴ２３において、オフセット端子ＴＯＦＦＳＥＴに、比較器３０１ごとに固有のオフセットバイアスＯＦＦＳＥＴが印加される。
オフセットバイアスＯＦＦＳＥＴの大きさは、たとえば後述するキャリブレーションによって決定され、比較器３０１のオフセットをキャンセルするものである。
理想的には、上記タイミングＴ２２にオフセットキャンセルを施したこの時点が、比較器３０１の入力における真のバランス状態となるが、比較器３０１側で発生するランダムノイズやキャリブレーションの誤差が微小なオフセット成分として残っている。
【００８３】
［タイミングＴ２４］
タイミングＴ２４において、端子ＴＲＥＦに負信号方向に一定の共通オフセットを与え、比較器３０１の出力を片側に安定させる。
【００８４】
［タイミングＴ２５］
タイミングＴ２５において、端子ＴＲＥＦに１回目の階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２をダウンカウントさせる。
比較器３０１の出力ＣＭＯＵＴが反転すると、これに伴ってカウンタ３０２の進行が止まり、状態が保存される。
【００８５】
［タイミングＴ２６］
タイミングＴ２６において、端子ＴＲＥＦをタイミングＴ２４の状態にもどす。このとき比較器３０１の出力もタイミングＴ２４の状態にもどる。
一方、図４の画素ＰＸにおける転送トランジスタ１１２のゲートにパルスが与えられ、画素ＰＸから画素信号ＰＸＯＵＴが出力される。
【００８６】
［タイミングＴ２７］
タイミングＴ２７において、端子ＴＲＥＦに２回目階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２をアップカウントさせる。
【００８７】
［タイミングＴ２８］
タイミングＴ２８において、比較器３０１の出力ＣＭＯＵＴが反転し、これに伴ってカウンタ３０２の進行が止まり、状態が保存される。
このようにして得られたカウンタ３０２の出力値は、画素ＰＸから出力された画素信号ＰＸＯＵＴ２とリセット信号ＰＸＯＵＴ１との差分をリニアに反映している。
【００８８】
この場合、タイミングＴ２５の補正用スイープに付帯したスイープ時間の増加が加わるが、その分信号検出の精度は向上する。
また、予めタイミングＴ２３にて比較器３０１ごとにオフセットバイアスによる補正がなされているため、それが無い場合に比較してタイミングＴ２４の共通オフセットは微小でよく、トータルの所要時間は大幅に短縮される。
【００８９】
ところで、オフセットバイアスのキャリブレーションであるが、この実施時期は電源投入時、フレームごと等さまざまな選択肢がある。
また、これを粗いステップで行うのであれば、上述のような補正用の参照信号スイープと組み合わせて、毎回の読み出しの際に実施しても有効である。
【００９０】
図１２は、本実施形態に係るＡＤ変換装置において行ごとのオフセットキャリブレーションを行う場合の動作波形の一例を示す図である。
【００９１】
［タイミングＴ３１］
タイミングＴ３１において、図４の画素ＰＸにおけるリセットトランジスタ１１３のゲートにパルスが与えられ、画素ＰＸからリセットレベルの信号ＰＸＯＵＴが出力される。
【００９２】
［タイミングＴ３２］
タイミングＴ３２において、比較器３０１の入力段に、上記リセット信号を相殺し、いわゆるＣＤＳを実施するための電荷を保持する。
なお、この作業の間、たとえばスイッチＳＷ１１をオンしておく等で、参照信号ＲＥＦ２が発現される中間ノードＮＤ１２を、一定のバイアス状態にリセットしておくことが望ましい。
【００９３】
［タイミングＴ３３］
タイミングＴ３３において、タイミングＴ３３〜Ｔ３４のキャリブレーション工程を経て、オフセット端子ＴＯＦＦＳＥＴに、比較器３０１ごとに固有のオフセットバイアスΔＶＯＦＦが印加される。まず、共通の一定バイアスを印加して、比較器３０１の出力を片側に安定させる。
【００９４】
［タイミングＴ３４］
タイミングＴ３４において、オフセットバイアスＯＦＦＳＥＴのバイアスを階段状に、複数ステップで変化させる。比較器３０１の出力ＣＭＯＵＴが反転した際のオフセットバイアスＯＦＦＳＥＴのバイアス値ΔＶＯＦＦを比較器３０１ごとのオフセットバイアスとする。
このキャリブレーション工程は、基本的に図９のキャリブレーションを読み出しごとに行ったものと等価である。
【００９５】
［タイミングＴ３５］
タイミングＴ３５において、端子ＴＲＥＦに負信号方向に一定の共通オフセットを与え、比較器３０１の出力を再反転させる。
【００９６】
［タイミングＴ３６］
タイミングＴ３６において、端子ＴＲＥＦに１回目の階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２をダウンカウントさせる。
比較器３０１の出力ＣＭＯＵＴが反転すると、これにともなってカウンタ３０２の進行が止まり、状態が保存される。
【００９７】
［タイミングＴ３７］
タイミングＴ３７において、端子ＴＲＥＦをタイミングＴ３５の状態にもどす。このとき比較器３０１の出力もタイミングＴ３５の状態にもどる。
一方、図４の画素ＰＸにおける転送トランジスタ１１２のゲートにパルスが与えられ、画素ＰＸから画素信号ＰＸＯＵＴが出力される。
【００９８】
［タイミングＴ３８］
タイミングＴ３８において、端子ＴＲＥＦに２回目階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２をアップカウントさせる。
【００９９】
［タイミングＴ３９］
タイミングＴ３９において、比較器３０１の出力ＣＭＯＵＴが反転し、これに伴ってカウンタ３０２の進行が止まり、状態が保存される。
このようにして得られたカウンタ３０２の出力値は、画素ＰＸから出力された画素信号ＰＸＩＵＴ２とリセット信号ＰＸＯＵＴ１との差分をリニアに反映している。
【０１００】
本手法では、比較器３０１のオフセットがキャンセルされるのみならず、たとえばタイミングＴ３２の電荷保持の際にＡＤ変換器側で発生したｋＴＣノイズ等は、最終的にはほぼ完全にキャンセルされる。
比較器等で発生するランダムノイズも、低周波数成分はキャンセルされて最小限の影響に留まる。
さらに、タイミングＴ３４において、比較器３０１のオフセットは予め粗いステップでキャンセルされるので、タイミングＴ３６における参照信号ＲＥＦのスイープはその補正分のみでよく、必要なステップ数を大幅に削減できる。
たとえば、オフセットバイアスのキャリブレーションをＮステップ（Ｎ＞１）で行えば、Ｔ１０６で必要な参照信号ＲＥＦのステップ数は通常の略１／Ｎで良い。
【０１０１】
図１３は、本実施形態に係るＡＤ変換装置において行ごとのオフセットキャリブレーションを行う場合の動作波形の他の例を示す図である。
図１３は、オフセットバイアスのキャリブレーションを逆バイアスの方向から実施した例を示す。読み出しごとにキャリブレーションを行う場合、これによって手順が一部単純化される。
【０１０２】
［タイミングＴ４１］
タイミングＴ４１において、図４の画素ＰＸにおけるリセットトランジスタ１１３のゲートにパルスが与えられ、画素ＰＸからリセットレベルの信号ＰＸＯＵＴが出力される。
【０１０３】
［タイミングＴ４２］
タイミングＴ４２において、比較器３０１の入力段に、上記リセット信号を相殺し、いわゆるＣＤＳを実施するための電荷を保持する。
なお、この作業の間、たとえばスイッチＳＷ１１をオンしておく等で、参照信号ＲＥＦ２が発現される中間ノードＮＤ１２を、一定のバイアス状態にリセットしておくことが望ましい。
【０１０４】
［タイミングＴ４３］
タイミングＴ４３において、タイミングＴ４３〜Ｔ４４のキャリブレーション工程を経て、オフセット端子ＴＯＦＦＳＥＴに、比較器３０１ごとに固有のオフセットバイアスΔＶＯＦＦが印加される。まず、共通の一定バイアスを印加して、比較器３０１の出力を片側に安定させる。
【０１０５】
［タイミングＴ４４］
タイミングＴ４４において、オフセットバイアスＯＦＦＳＥＴのバイアスを階段状に、複数ステップで変化させる。比較器３０１の出力ＣＭＯＵＴが反転した際のオフセットバイアスＯＦＦＳＥＴのバイアス値ΔＶＯＦＦを比較器３０１ごとのオフセットバイアスとする。
このキャリブレーション工程は、基本的に図９のキャリブレーションを読み出しごとに行ったものと等価である。
本例におけるキャリブレーションは図１２とは逆のバイアス方向で実施されており、比較器３０１の出力は次の参照信号ＲＥＦのスイープに対して適切な側に設定されており、再反転させる必要がない。
【０１０６】
［タイミングＴ４５］
タイミングＴ４５において、端子ＴＲＥＦに１回目の階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２をダウンカウントさせる。
比較器３０１の出力ＣＭＯＵＴが反転すると、これにともなってカウンタ３０２の進行が止まり、状態が保存される。
【０１０７】
［タイミングＴ４６］
タイミングＴ４６において、端子ＴＲＥＦをタイミングＴ４５の初期状態にもどす。このとき比較器３０１の出力ＣＭＯＵＴもタイミングＴ４の初期状態にもどる。
一方、図４の画素ＰＸにおける転送トランジスタ１１２のゲートにパルスが与えられ、画素ＰＸから画素信号ＰＸＯＵＴが出力される。
【０１０８】
［タイミングＴ４７］
タイミングＴ４７において、端子ＴＲＥＦに２回目階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２をアップカウントさせる。
【０１０９】
［タイミングＴ４８］
タイミングＴ４９において、比較器３０１の出力ＣＭＯＵＴが反転し、これに伴ってカウンタ３０２の進行が止まり、状態が保存される。
このようにして得られたカウンタ３０２の出力値は、画素ＰＸから出力された画素信号ＰＸＯＵＴ２とリセット信号ＰＸＯＵＴ１との差分をリニアに反映している。
【０１１０】
上記した各技術は、基本的に図４の画素ＰＸを前提として説明した。
画素ＰＸは図４の構成に限定されず、たとえば図１４に示すような構成も採用することも可能であり、これらの画素に対しても本技術を適用することが可能である。
【０１１１】
図１４は、本第１の実施形態に係る画素の回路構成の他の例を示す図である。
【０１１２】
図１４の画素ＰＸｃは、基本的にフォトダイオード１１１ｃとアンプトランジスタ１１４ｃより構成されている。
この画素ＰＸ２は、画素の蓄積電荷でアンプトランジスタ１１４の基板側のポテンシャルを変調して出力信号を得る。
画素ＰＸｃは、フォトダイオード１１１ｃの光電変換で発生した電荷（ここではホールを使用している）は、ノード１１５ｃに蓄積され、アンプトランジスタ１１４ｃの基板バイアスを変調することで、その出力を変調する。
【０１１３】
このような画素ＰＸｃは、蓄積電荷が常にバルク中の深いポテンシャル部に留まり、基板表面の電荷トラップに捕獲されにくいので、微小電荷の扱いに有利となる可能性がある。またノード１１５ｃを完全空乏化させてリセット状態とすることでｋＴＣノイズの発生は防止できる。
【０１１４】
その信号読み出しについては、まず蓄積状態の信号を読み、次に電源駆動線ＰＳＤ１やＰＳＤ２等に高電圧を印加してノード１１５ｃの電荷を基板側排出し、画素をリセット状態にする。
その後、再度信号を読んで、前回の読み出しとの差分を取ることでアンプトランジスタ１１４の閾値ばらつき等によるオフセット成分を相殺し、画素における正味の蓄積信号を導出する。
すなわち、蓄積信号とリセット信号の読み出し順序が通常とは逆である。
【０１１５】
このような画素についても、たとえば図６と同様の回路構成を有するＡＤ変換装置を用いて、本技術を適用しながら信号検出を行うことが可能である。
この場合は画素からまず蓄積信号が出力され、ＣＤＳをとられた後でリセット信号が出力される。
【０１１６】
図１５は、図１４の画素を適用した場合の図７の例に対応した動作波形を示す図である。
この場合の動作手順は以下の通りである。
【０１１７】
［タイミングＴ５１］
タイミングＴ５１において、図１４の画素ＰＸｃにおけるアンプトランジスタ１１４ｃのゲートにパルスが与えられ、画素ＰＸｃから蓄積新号ＰＸＯＵＴが出力される。
【０１１８】
［タイミングＴ５２］
タイミングＴ５２において、比較器３０１の入力段に、上記蓄積信号を相殺し、いわゆるＣＤＳを実施するための電荷を保持する。
【０１１９】
［タイミングＴ５３］
タイミングＴ５３において、オフセットバイアス端子ＴＯＦＦＳＥＴに、比較器３０１ごとに固有のオフセットバイアスＯＦＦＳＥＴが印加される。
オフセットバイアスＯＦＦＳＥＴの大きさは、キャリブレーションによって決定され、比較器３０１のオフセットをキャンセルするものである。
理想的には、タイミングＴ５２にオフセットキャンセルを施したこの時点が、比較器３０１の入力における真のバランス状態となる。
【０１２０】
［タイミングＴ５４］
タイミングＴ５４において、端子ＴＲＥＦに一定の共通オフセットを与え、比較器３０１の出力を片側に安定させる。
一方、図１４の画素ＰＸｃにおけるアンプトランジスタ１１４ｃのゲートおよびドレインに電源駆動線ＰＳＤ１、ＰＳＤ２から高電圧パルスが与えられる。このことで、その基板側ノード１１５ｃに蓄積されていたホールが排出され、画素ＰＸｃからリセット信号ＰＸＯＵＴ１が出力される。
【０１２１】
［タイミングＴ５５］
タイミングＴ５５において、端子ＴＲＥＦに階段状のパルスを与えるとともに、それと同期したパルスをカウンタ３０２に与え、カウンタ３０２を進行させる。
【０１２２】
［タイミングＴ５６］
タイミングＴ５６において、中間ノードＮＤ１２の参照信号ＲＥＦ２のレベルが画素信号ＰＸＯＵＴとの相対関係においてタイミングＴ５３のバランス状態を超えたところで、比較器３０１の出力ＣＭＯＵＴが反転する。これに伴ってカウンタ３０２の進行が止まり、状態が保存される。
このようにして得られたカウンタ３０２の出力値は、画素ＰＸｃから出力されたリセット信号ＰＸＯＵＴ１と画素信号ＰＸＯＵＴ２との差分をリニアに反映している。
【０１２３】
すなわち、図１４のような画素では、タイミングＴ５５〜Ｔ５６のＡＤ変換時に入力される実質的なアナログ信号の極性が逆になるだけであり、ＡＤ変換において参照信号ＲＥＦのパルス印加の極性を逆にする等のモディファイで容易に対応することができる。
【０１２４】
次に、複数の画素ＰＸでセンス回路１２１のＡＤ変換装置を共有する構成を第２の実施形態として説明する。
【０１２５】
＜３．第２の実施形態＞
図１６は、本第２の実施形態に係るＣＭＯＳイメージセンサ（撮像素子）の構成例を示す図である。
【０１２６】
第１の実施形態に係るＣＭＯＳイメージセンサ１００では、各画素ＰＸとセンス回路１２１が一対一に対応している。
しかし、各々に要する占有面積は必ずしも同等であるとは限らない。
また、２層の基板積層では、回路規模の大きいカウント回路やメモリは画素アレイ領域の外に配置される場合があり、各センス回路１２１からのデータの高速な長距離転送が必須となる上、レイアウト上の制約を受けやすい。
本第２の実施形態に係るＣＭＯＳイメージセンサ１００Ａでは、複数の画素で一つのセンス回路（ＡＤ変換装置）を共有することで、上記課題に対して柔軟な解決法を提供する。
そして、本実施形態に係るＣＭＯＳイメージセンサ１００Ａは、複数の画素でＡＤ変換装置のアンプ３０４を共有する。
【０１２７】
ＣＭＯＳイメージセンサ１００Ａにおいて、画素アレイ部１１０Ａは、複数の画素ＰＸが行方向および列方向にマトリクス状に配置されている。
そして、同一列の複数の画素ＰＸと選択回路により画素ブロック１６０−０〜１６０−３、・・・が形成される。
【０１２８】
ＣＭＯＳイメージセンサ１００Ａは、画素アレイ部１１０Ａの画素ＰＸを駆動して、画素ＰＸの電気信号を出力信号線１３１に出力させるための行駆動回路１７０、および行制御線群１８０を有する。
【０１２９】
ＣＭＯＳイメージセンサ１００Ａは、出力信号線１３１を伝搬された電気信号の２値判定し、判定結果を画素ごとに複数回集積して、階調ある２次元撮像データを生成する回路ブロック２００を有する。
回路ブロック２００は、センス回路部１２０Ａおよび判定結果集積回路部１５０Ａが配置されている。
【０１３０】
センス回路部１２０Ａは、画素アレイ部１１０Ａの各画素ブロック１６０−０〜１６０−３、・・に対応してセンス回路１２１−０，１２１−１，１２−２，１２１−３、・・・が配置されている。
【０１３１】
センス回路１２１−０は、その入力が画素ブロック１６０−０を形成する全画素ＰＸ−００，ＰＸ−１０、〜（ＰＸ−１５０）の出力が共通に接続される出力信号線１３１−０に接続されている。
すなわち、複数の画素ＰＸ−００〜（ＰＸ−１５０）で一つのセンス回路１２１−０を共有している。
【０１３２】
センス回路１２１−１は、その入力が画素ブロック１６０−１を形成する全画素ＰＸ−０１，ＰＸ−１１、〜（ＰＸ−１５１）の出力が共通に接続される出力信号線１３１−１に接続されている。
すなわち、複数の画素ＰＸ−０１〜（ＰＸ−１５１）で一つのセンス回路１２１−１を共有している。
【０１３３】
センス回路１２１−２は、その入力が画素ブロック１６０−２を形成する全画素ＰＸ−０２，ＰＸ−１２、〜（ＰＸ−１５２）の出力が共通に接続される出力信号線１３１−２に接続されている。
すなわち、複数の画素ＰＸ−０２〜（ＰＸ−１５２）で一つのセンス回路１２１−２を共有している。
【０１３４】
センス回路１２１−３は、その入力が画素ブロック１６０−３を形成する全画素ＰＸ−０３，ＰＸ−１３、〜（ＰＸ−１５３）の出力が共通に接続される出力信号線１３１−３に接続されている。
すなわち、複数の画素ＰＸ−０３〜（ＰＸ−１５３）で一つのセンス回路１２１−３を共有している。
【０１３５】
センス回路部１２０Ａにおいては、図示しない他の画素ブロックに対しても複数の画素で共有するようにセンス回路が配置される。
【０１３６】
判定結果集積回路部１５０Ａは、センス回路１２１−０〜１２１−３の判定結果を画素ごとに複数回集積して、階調のある２次元撮像データを生成する機能を有する。
判定結果集積回路部１５０Ａは、レジスタ１５２Ａ−０〜１５２Ａ−３、選択回路１５５、カウント回路１５３Ａ、およびメモリ１５４Ａを有する。
【０１３７】
レジスタ１５２Ａ−０〜１５２Ａ−３は、転送線１４１Ａ−０〜１４１Ａ−３を転送された対応するセンス回路１２１−０〜１２１−３の判定値を保持する。
選択回路１５５は、レジスタ１５２Ａ−０〜１５２Ａ−３の出力を順次に選択して、各レジスタ１５２Ａ−０〜１５２Ａ−３の保持した判定値をカウント回路１５３Ａに供給する。
カウント回路１５３Ａは、行選択されて読み出され、選択回路１５５を介した複数画素（本例では４画素）の判定値に対するカウント処理を順次行い、画素ごとのカウント結果をメモリ１５４Ａに格納する。
カウント回路１５３Ａは、前回の読み出し時の画素のデータがメモリ１５４Ａからロードされる。
【０１３８】
本第２の実施形態の判定結果集積回路部１５０Ａは、１つのカウント回路１５３Ａを有し、複数のレジスタ１５２Ａ−０〜１５２Ａ−３でカウント回路１５３Ａを共有している。
換言すれば、本第２の実施形態のＣＭＯＳイメージセンサ１００Ａは、複数のセンス回路１２１Ａ−０〜１２１Ａ−３でカウント回路１３４Ａを共有している。
【０１３９】
図１７は、本第２の実施形態に係るセンス回路におけるＡＤ変換装置の構成例を示す図である。
図１８は、本第２の実施形態に係る画素の回路構成の一例を示す図である。
【０１４０】
図１７のＡＤ変換装置３００Ａは、ＡＤ変換装置を複数画素に接続した構成例である。
この場合、画素アレイＰＸＡ（図１６の画素ブロック１６０）は、高変換効率の画素ＰＸ−０〜ＰＸ−３が、たとえば図１９に示すように選択トランジスタ１１９を介して同一出力信号線１３１に接続されている。選択トランジスタ１１９のゲートは選択制御線ＬＳＬに接続されている。
【０１４１】
図１７において、ＡＤ変換装置３００Ａは、図６のＡＤ変換装置（ＡＤＣ）３００に加えて、カラムアンプ３０４、スイッチ３０５、さらに加算器３０６およびメモリ３０７を有する。
ＡＤＣ３００は、たとえば図６に記載したＡＤ変換装置であり、低照度信号に対するバイナリ出力、あるいは多ビットで階調化された出力を行う。
カラムアンプ３０４は、ゲインＧ＞１の増幅機能を有する。カラムアンプ３０４は画素信号を増幅することで、相対的にＡＤ変換器側のオフセットやランダムノイズを低減する。カラムアンプ自体が持つオフセットは、後段のＣＤＳによって相殺される。
このように、本第２の実施形態では、ＡＤＣ３００Ａとカラムアンプ３０４Ａは複数の画素に共有されている。
【０１４２】
メモリ３０７は、画素ごとに光強度をデジタルで記憶する。
選択画素からの出力信号は、１ビットまたは多ビット階調にＡＤ変換され、出力信号ＤＯＵＴとして出力される。
メモリ３０７からは選択画素に対応するデータが読み出され、加算器３０６によってＡＤＣ３００の出力信号ＤＯＵＴの出力と加算され、その結果が再びメモリ３０７に保存される。
【０１４３】
また、加算器３０６は複数のＡＤＣで共有しても良い。撮像装置のチップ構成としては複数の形態が考えられるが、加算器３０６とメモリ３０７は撮像チップ内に搭載しても良いし、撮像チップからはＤＯＵＴに相当する信号を出力し、加算器３０６やメモリ３０７は後段の信号処理チップに内蔵させても良い。
【０１４４】
なお、本技術はＡＤ変換装置側に内在するノイズ要因の検出時間を短縮するものなので、画素信号の出力レンジが狭く、したがって正味の信号検出に必要なステップ数が少ないほど相対的に高い効果が得られる。最大の効果が得られるのはバイナリ判定、あるいは１光子検出の場合である。または低照度撮像に用途を絞った場合にも高い効果が得られる。
【０１４５】
以上説明したように、本実施形態では、参照信号ＲＥＦによる比較器３０１のオフセット分のスイープ時間を短縮または削除するために、各比較器３０１の片側の入力に、比較器ごとに固有のオフセット相殺用バイアスを印加する。
すなわち、本実施形態では、画素信号の読み出し工程においてまずリセット信号に対応する電荷をＣＤＳ用に保持した後で、比較器の片側の入力に、比較器ごとに固有のオフセットバイアスを印加し、しかる後に画素信号の読み出しを行って、信号検出を実施する。
さらに本実施形態では、オフセットバイアス印加後に、さらに参照信号ＲＥＦの第１のスイープを行って正確にオフセットを導出し、さらに画素信号読み出し後に第２のスイープを行って、その差分を画素信号として検出する。
したがって、本実施形態によれば、画素からの微小信号、あるいは１光子信号を低ノイズ、高精度で、高速に検出することができ、これを活用してフレームレートを上げることで、様々な高性能撮影が可能になる。
【０１４６】
以上説明した実施形態に係る撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１４７】
＜３．カメラシステム＞
図１９は、本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１４８】
本カメラシステム４００は、図１９に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａが適用可能な撮像デバイス４１０を有する。
カメラシステム４００は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
さらに、カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
【０１４９】
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
【０１５０】
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。
【０１５１】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した固体撮像素子１００，１００Ａを搭載することで、低消費電力で、高精度なカメラが実現できる。
【０１５２】
なお、本技術は以下のような構成をとることができる。
（１）光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、
読み出し時において、選択画素から第１の画素信号の読み出しと第２の画素信号の読み出しを行う駆動部と、を有し、
上記第１の画素信号と第２の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、
上記センス回路部において、
上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、
信号検出を行う際に、
上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第１の画素信号を相殺する電荷を保持し、
上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、
ステップ状に変化する参照信号と上記選択画素から出力される第２の画素信号とを比較して、画素に入射した光の強度をデジタル判定する
撮像素子。
（２）上記オフセットバイアスは、比較器ごとに、キャリブレーションにより決定され、
上記キャリブレーションでは、
画素信号の入力部と参照信号の入力部に各々所定の信号を与え、
比較器の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、
比較器の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する
上記（１）記載の撮像素子。
（３）上記センス回路部は、
オフセットバイアス印加後に、参照電位をステップ状にスイープして上記比較器の反転タイミングを測定し、
上記デジタル判定において、参照電位を同じステップでスイープして上記比較器の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する
上記（１）または（２）記載の撮像素子。
（４）上記デジタル判定は、光子入射の有無を判定するバイナリ判定である
上記（１）から（３）のいずれか一に記載の撮像素子。
（５）上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する上記（１）から（４）のいずれか一に記載の撮像素子。
（６）撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記撮像素子は、
光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、
読み出し時において、選択画素から第１の画素信号の読み出しと第２の画素信号の読み出しを行う駆動部と、を含み、
上記第１の画素信号と第２の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、
上記センス回路部において、
上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、
信号検出を行う際に、
上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第１の画素信号を相殺する電荷を保持し、
上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、
ステップ状に変化する参照信号と上記選択画素から出力される第２の画素信号とを比較して、画素に入射した光の強度をデジタル判定する
カメラシステム。
（７）上記オフセットバイアスは、比較器ごとに、キャリブレーションにより決定され、
上記キャリブレーションでは、
画素信号の入力部と参照信号の入力部に各々所定の信号を与え、
比較器の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、
比較器の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する
上記（６）記載のカメラシステム。
（８）上記センス回路部は、
オフセットバイアス印加後に、参照電位をステップ状にスイープして上記比較器の反転タイミングを測定し、
上記デジタル判定において、参照電位を同じステップでスイープして上記比較器の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する
上記（６）または（７）記載のカメラシステム。
（９）上記デジタル判定は、光子入射の有無を判定するバイナリ判定である
上記（６）から（８）のいずれか一に記載のカメラシステム。
（１０）上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する上記（６）から（９）のいずれか一に記載のカメラシステム。
【符号の説明】
【０１５３】
１００，１００Ａ・・・ＣＭＯＳイメージセンサ、１１０・・・画素アレイ部、ＰＸ、ＰＸＡ・・・画素、１１１・・・フォトダイオード、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・アンプトランジスタ、１１５・・・蓄積ノード、１１６・・・ＦＤノード、１２０・・・センス回路部、１２１・・・センス回路、１３０・・・出力信号線群、１３１・・・出力信号線、１４０・・・転送線群、１４１・・・転送線、１５０，１５０Ａ・・・判定結果集積回路部、１５２，１５２Ａ・・・レジスタ、１５３，１５３Ａ・・・カウント回路、１５４，１５４Ａ・・・メモリ、１５５・・・選択回路、１６０，１６０Ｃ・・・画素ブロック、１７０・・・行駆動回路、１８０・・・行制御線群、１８１・・・行制御線、２００・・・回路ブロック、２１０・・・制御回路、２２０・・・デマルチプレクサ、２３０・・・レジスタ群、２３１・・・レジスタ、３００，３００Ａ・・・ＡＤ変換装置、３０１・・・比較器、３０２・・・カウンタ、３０３・・・出力モード選択部、３０４・・・アンプ、３０４・・・カラムアンプ、３０５・・・スイッチ、３０６・・・加算器、３０７・・・メモリ、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路(ＤＲＶ)、４４０・・・信号処理回路（ＰＲＣ）。
【特許請求の範囲】
【請求項１】
光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、
読み出し時において、選択画素から第１の画素信号の読み出しと第２の画素信号の読み出しを行う駆動部と、を有し、
上記第１の画素信号と第２の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、
上記センス回路部において、
上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、
信号検出を行う際に、
上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第１の画素信号を相殺する電荷を保持し、
上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、
ステップ状に変化する参照信号と上記選択画素から出力される第２の画素信号とを比較して、画素に入射した光の強度をデジタル判定する
撮像素子。
【請求項２】
上記オフセットバイアスは、比較器ごとに、キャリブレーションにより決定され、
上記キャリブレーションでは、
画素信号の入力部と参照信号の入力部に各々所定の信号を与え、
比較器の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、
比較器の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する
請求項１記載の撮像素子。
【請求項３】
上記センス回路部は、
オフセットバイアス印加後に、参照電位をステップ状にスイープして上記比較器の反転タイミングを測定し、
上記デジタル判定において、参照電位を同じステップでスイープして上記比較器の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する
請求項１記載の撮像素子。
【請求項４】
上記デジタル判定は、光子入射の有無を判定するバイナリ判定である
請求項１記載の撮像素子。
【請求項５】
上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する請求項１記載の撮像素子。
【請求項６】
撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記撮像素子は、
光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、
読み出し時において、選択画素から第１の画素信号の読み出しと第２の画素信号の読み出しを行う駆動部と、を含み、
上記第１の画素信号と第２の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、
上記センス回路部において、
上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、
信号検出を行う際に、
上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第１の画素信号を相殺する電荷を保持し、
上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、
ステップ状に変化する参照信号と上記選択画素から出力される第２の画素信号とを比較して、画素に入射した光の強度をデジタル判定する
カメラシステム。
【請求項７】
上記オフセットバイアスは、比較器ごとに、キャリブレーションにより決定され、
上記キャリブレーションでは、
画素信号の入力部と参照信号の入力部に各々所定の信号を与え、
比較器の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、
比較器の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する
請求項６記載のカメラシステム。
【請求項８】
上記センス回路部は、
オフセットバイアス印加後に、参照電位をステップ状にスイープして上記比較器の反転タイミングを測定し、
上記デジタル判定において、参照電位を同じステップでスイープして上記比較器の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する
請求項６記載のカメラシステム。
【請求項９】
上記デジタル判定は、光子入射の有無を判定するバイナリ判定である
請求項６記載のカメラシステム。
【請求項１０】
上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する請求項６記載のカメラシステム。
【請求項１】
光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、
読み出し時において、選択画素から第１の画素信号の読み出しと第２の画素信号の読み出しを行う駆動部と、を有し、
上記第１の画素信号と第２の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、
上記センス回路部において、
上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、
信号検出を行う際に、
上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第１の画素信号を相殺する電荷を保持し、
上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、
ステップ状に変化する参照信号と上記選択画素から出力される第２の画素信号とを比較して、画素に入射した光の強度をデジタル判定する
撮像素子。
【請求項２】
上記オフセットバイアスは、比較器ごとに、キャリブレーションにより決定され、
上記キャリブレーションでは、
画素信号の入力部と参照信号の入力部に各々所定の信号を与え、
比較器の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、
比較器の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する
請求項１記載の撮像素子。
【請求項３】
上記センス回路部は、
オフセットバイアス印加後に、参照電位をステップ状にスイープして上記比較器の反転タイミングを測定し、
上記デジタル判定において、参照電位を同じステップでスイープして上記比較器の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する
請求項１記載の撮像素子。
【請求項４】
上記デジタル判定は、光子入射の有無を判定するバイナリ判定である
請求項１記載の撮像素子。
【請求項５】
上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する請求項１記載の撮像素子。
【請求項６】
撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記撮像素子は、
光電変換素子と、光電変換によって生じた電荷を蓄積する蓄積部と、当該蓄積された電荷を電気信号として出力するアンプ素子とを有し、光子入射に応じて電気信号を出力信号線に出力する画素が、複数アレイ状に配置された画素アレイ部と、
上記画素からの画素信号の検出処理を行うセンス回路を含むセンス回路部と、
読み出し時において、選択画素から第１の画素信号の読み出しと第２の画素信号の読み出しを行う駆動部と、を含み、
上記第１の画素信号と第２の画素信号は、無信号蓄積の状態に相当する画素のリセット信号か、光電変換によって生じた蓄積電荷を反映する蓄積信号のいずれか一方と他方であり、
上記センス回路部において、
上記各センス回路は、上記画素からの出力信号と参照信号を比較する比較器を含み、
信号検出を行う際に、
上記比較器の片側あるいは両側の入力部に、選択画素から出力される上記第１の画素信号を相殺する電荷を保持し、
上記比較器の片側の入力部に、比較器ごとに、比較器のオフセットを相殺するように、独立したオフセットバイアスを印加し、
ステップ状に変化する参照信号と上記選択画素から出力される第２の画素信号とを比較して、画素に入射した光の強度をデジタル判定する
カメラシステム。
【請求項７】
上記オフセットバイアスは、比較器ごとに、キャリブレーションにより決定され、
上記キャリブレーションでは、
画素信号の入力部と参照信号の入力部に各々所定の信号を与え、
比較器の片側あるいは両側の入力部に上記信号差を相殺する電荷を保持し、
比較器の片側の入力部に、複数ステップでオフセットバイアスを印加しながら両入力信号を比較し、比較器ごとのオフセットバイアスを決定する
請求項６記載のカメラシステム。
【請求項８】
上記センス回路部は、
オフセットバイアス印加後に、参照電位をステップ状にスイープして上記比較器の反転タイミングを測定し、
上記デジタル判定において、参照電位を同じステップでスイープして上記比較器の反転タイミングを測定し、両者の反転タイミングの差分から光強度を導出する
請求項６記載のカメラシステム。
【請求項９】
上記デジタル判定は、光子入射の有無を判定するバイナリ判定である
請求項６記載のカメラシステム。
【請求項１０】
上記センス回路の判定結果を画素ごとまたは画素グループごとに複数回集積して、階調のある撮像データを生成する判定結果集積回路部
を有する請求項６記載のカメラシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−９０２３３（Ｐ２０１３−９０２３３Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３０６７２（Ｐ２０１１−２３０６７２）
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
[ Back to top ]