欠陥解析方法、欠陥解析装置
【課題】半導体デバイスに発生した欠陥の要因を効果的に解析できる欠陥解析方法及び欠陥解析装置を提供する。
【解決手段】一態様に係る欠陥解析方法は、半導体デバイスの欠陥検査で得られた欠陥の位置及び大きさと、光学検査で得られた欠陥を含む領域の反射光の波形を取得するステップと、半導体デバイスを製造する複数の工程と、工程毎の処理内容を含む工程情報を取得するステップと、欠陥の位置及び大きさと、工程情報に基づいて、半導体デバイスのプロセスシミュレーションを行うステップと、シミュレーション結果に対して光学シミュレーションを行い、反射光の波形を生成するステップと、取得した反射光の波形と、生成した反射光の波形との類似度を算出するステップと、算出された類似度が、予め登録された閾値を超えているか否かを判定するステップと、を具備する。
【解決手段】一態様に係る欠陥解析方法は、半導体デバイスの欠陥検査で得られた欠陥の位置及び大きさと、光学検査で得られた欠陥を含む領域の反射光の波形を取得するステップと、半導体デバイスを製造する複数の工程と、工程毎の処理内容を含む工程情報を取得するステップと、欠陥の位置及び大きさと、工程情報に基づいて、半導体デバイスのプロセスシミュレーションを行うステップと、シミュレーション結果に対して光学シミュレーションを行い、反射光の波形を生成するステップと、取得した反射光の波形と、生成した反射光の波形との類似度を算出するステップと、算出された類似度が、予め登録された閾値を超えているか否かを判定するステップと、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明に関する実施形態は、半導体デバイスの欠陥解析方法及び欠陥解析装置に関する。
【背景技術】
【０００２】
半導体デバイスの歩留まりの向上には、検査装置により半導体デバイスの異常を早期に検出し、該異常の原因を解析した後に該当する製造装置にフィードバックすることが重要である。このため、半導体デバイスの製造工程では、数工程から数十工程ごとに半導体デバイスの特定箇所における膜厚、寸法、形状等を検査し、欠陥があった場合、該欠陥を製造ラインにフィードバックしている。なお、半導体デバイスの歩留まりに関係するものとして、製造ラインで発生する異物の程度（大きさ及び数）を予測し、該製造ラインにおける半導体デバイスの歩留まりを推定するものがある。（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２２２１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のように検査工程は、数工程〜数十工程毎に実施されるため、検査工程で、半導体デバイスの欠陥（例えば、異物）を検出して、その位置、大きさ及び形状等を取得することはできるものの、どの製造工程で欠陥もしくは欠陥の原因となる要因が発生したかどうかまでを非破壊で特定することは困難である。また、製造ラインで発生する異物の程度（大きさ及び数）を予測する方法では、歩留まりを予め推測することはできるものの、欠陥の原因を特定することができない場合は、半導体デバイスの歩留まりを改善することはできない。
【０００５】
本発明の実施形態は、かかる従来の問題を解消するためになされたもので、半導体デバイスに発生した欠陥の要因を効果的にかつ非破壊で、解析できる欠陥解析方法及び欠陥解析装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る欠陥解析方法は、半導体デバイスの欠陥検査で得られた欠陥の位置及び大きさと、光学検査で得られた欠陥を含む領域の反射光の波形を取得するステップと、半導体デバイスを製造する複数の工程と、工程毎の処理内容を含む工程情報を取得するステップと、欠陥の位置及び大きさと、工程情報に基づいて、半導体デバイスのプロセスシミュレーションを行うステップと、シミュレーション結果に対して光学シミュレーションを行い、反射光の波形を生成するステップと、取得した反射光の波形と、生成した反射光の波形との類似度を算出するステップと、算出された類似度が、予め登録された閾値を超えているか否かを判定するステップと、を具備する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る欠陥解析システムの構成図である。
【図２】エリプソメトリの概略図である。
【図３】第１の実施形態に係る欠陥解析装置の構成図である。
【図４】第１の実施形態に係る欠陥解析装置の機能図である。
【図５】工程フローＤＢに記憶されている工程フロー図である。
【図６】検査装置により検出された欠陥の概略図である。
【図７Ａ】プロセスシミュレーションの説明図である。
【図７Ｂ】プロセスシミュレーションの説明図である。
【図７Ｃ】プロセスシミュレーションの説明図である。
【図７Ｄ】プロセスシミュレーションの説明図である。
【図７Ｅ】プロセスシミュレーションの説明図である。
【図８】シミュレーションパタンを例示した図である。
【図９Ａ】検出された欠陥の一例を示した図である。
【図９Ｂ】検出された欠陥の一例を示した図である。
【図１０Ａ】光学シミュレーションの結果を示した図である。
【図１０Ｂ】光学シミュレーションの結果を示した図である。
【図１１】第１の実施形態に係る欠陥解析システムの動作の一例を示したフローチャートである。
【図１２】入力画面の一例を示した図である。
【図１３】入力画面の一例を示した図である。
【図１４】入力画面の一例を示した図である。
【図１５】入力画面の一例を示した図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
（第１の実施形態）
図１は、第１の実施形態に係る欠陥解析システムの構成の一例を示した図である。第１の実施形態に係る欠陥解析システムは、欠陥解析装置１、複数の製造装置２ａ、２ｂ、２ｃ…（以下、製造装置２と称する）、複数の検査装置３ａ、３ｂ、３ｃ…（以下、検査装置３と称する）、および工程管理装置４、及びこれらを接続するＬＡＮ（Local Area Network）等のネットワーク５を具備する。ネットワーク５は、有線又は無線のどちらでもよい。
【０００９】
工程管理装置４は、製造装置２、検査装置３等と互いに情報（データ）を送受信して、半導体デバイスの製造工程を管理する。具体的には、予め登録された機種毎に異なる半導体デバイスの製造工程（以下、工程フローと称する）に基づいて、半導体基板（以下、ウェハと称する）の処理及び検査を行うように製造装置２及び検査装置３へ指示する。通信の方式としては、例えば、ＳＥＭＩ（Semiconductor Equipment and Materials institute）で規定されるＳＥＣＳ（SEMI Equipment Communications Standard）やＧＥＭ３００（Generic Equipment Model for 300mm wafer）を使用できる。
【００１０】
製造装置２は、ウェハを処理して半導体デバイスを製造する製造装置である。製造装置２としては、例えば、インプラント装置、洗浄装置、コーター、露光装置（ステッパー）、デベロッパー、ＰＶＤ（Physical Vapor Deposition）装置、ＣＶＤ（Chemical Vapor Deposition）装置、ＣＭＰ（Chemical Mechanical Polishing）装置、ダイシング装置、ボンディング装置等がある。
【００１１】
製造装置２は、処理したウェハの処理条件（例えば、ウェハ処理時におけるチャンバのガス圧、ガス流量、ヒータ温度等）をＬｏｔＩＤ（以下、ＬＩＤと称する）、ＷａｆｅｒＩＤ（以下、ＷＩＤと称する）、投入日時（タイムスタンプ）、担当者ＩＤ、機種名、工程番号等と共に工程管理装置４へ送信する。
【００１２】
検査装置３は、ウェハ上に形成される半導体デバイスを検査する装置である。検査装置３としては、例えば、欠陥検出装置、波形計測装置、膜厚測定装置等がある。欠陥検出装置は、ウェハ上に形成される半導体デバイスの欠陥を検出する。欠陥検出装置は、ウェハ上の所定の位置に形成された半導体デバイスを撮像し、この撮像した画像を良品の半導体デバイスのサンプル画像と比較して欠陥を検出する。
【００１３】
波形計測装置は、欠陥検査装置により検出された欠陥を含む領域における電子線もしくはエリプソメトリによる反射波及び干渉波の波形（スペクトラム）を取得する。図２は、エリプソメトリの概略図である。図２に示すように、エリプソメトリは、通常、光源（ライトソース）１０１、偏光板（ポラライザ）１０２、検光子（アナライザ）１０３、三稜鏡（プリズム）１０４、検出器（ディテクタ）１０５等を備えている。なお、光源（ライトソース）１０１には、射出される光を平行光にするコリメータレンズを内蔵しているものとする。また、偏光板１０２の偏光振動面と検光子１０３の偏光振動面とは、９０°ずれた状態、即ち直交した状態で配置されている。
【００１４】
光源１０１から射出された入射光Ｌ１は、偏光板１０２により直線偏光となって、測定対象物１０６に照射される。測定対象物１０６の表面もしくは表面を含む領域で反射された反射光Ｌ２のうちの特定偏光成分が検光子１０３を透過する。検光子１０３を透過した光は、三稜鏡１０４で波長帯域ごとに分光され検出器１０５で検出されて波形（スペクトラム）として認識される。
【００１５】
膜厚測定装置は、定期的に実施されるＱＣ（Quality Control）において使用され、ＰＶＤ装置やＣＶＤにより堆積される膜の厚さやエッチング装置のエッチングレートを測定する。
【００１６】
検査装置３は、ウェハ上に形成される半導体デバイスの検査結果、すなわち、欠陥検査装置で検出された欠陥の位置、寸法、膜厚測定装置で測定された膜厚やエッチングレート、及び、波形計測装置で計測された波形、波形の取得条件等の情報（入射波長、入射角、偏向角等）を、それぞれＬＩＤ、ＷＩＤ、測定日時（タイムスタンプ）、担当者ＩＤ、機種名、工程番号等の情報と共に欠陥解析装置１へ送信する。
【００１７】
なお、エッチングレートは、所望の膜を堆積したエッチングレート計測用のウェハを使用して測定される。即ち、ウェハ上に堆積された膜の初期膜厚Ｔｉｎと、エッチング後の残膜厚Ｔａｆを膜厚測定装置で測定し、この初期膜厚Ｔｉｎと残膜厚Ｔａｆとの差の絶対値を、エッチング時間（例えば、６０ｓ）で除算してエッチングレートを算出する。算出されたエッチングレートは、上述のように欠陥解析装置１へ送信される。
【００１８】
また、上記説明では、欠陥の検査と波形の取得を別々の検査装置３で行っているが、欠陥の検査と波形の取得を同一の検査装置３で行ってもよい。また、今後の説明では、検査装置３で取得した波形を「実波形」と称し、後述する光学シミュレーションで取得した波形と区別する。
【００１９】
欠陥解析装置１は、半導体デバイスの形状、プロセス及び光学シミュレータである。欠陥解析装置１は、検査装置３から送信される検査結果、及び、工程管理装置４から送信される工程フローを受信し、検査装置３で検出された欠陥を解析する。具体的には、検査装置３から送信される検査結果、及び、工程管理装置４から送信される工程フローに基づいて欠陥の生成過程をシミュレーションし、該欠陥の原因となった製造工程を特定する。
【００２０】
なお、上記工程フローをデフォルトとして予め欠陥解析装置１に記憶させておき、この記憶した工程フローを使用するようにしてもよい。この場合、欠陥解析装置１に記憶されている膜厚、エッチレート等を必要に応じて製造装置２から取得した膜厚、エッチレート等と置き換えることになる。
【００２１】
図３は、欠陥解析装置１の構成の一例を示した図である。欠陥解析装置１は、コンピュータ本体１０と、コンピュータ本体１０に接続されたモニタ２０およびキーボードやマウス等の入力デバイス３０とを具備する。
【００２２】
コンピュータ本体１０は、ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、ＨＤＤ１４、ユーザＩ／Ｆ１５及びＩ／Ｆ１６を具備する。ＣＰＵ（Central Processing Unit）１１は、欠陥解析装置１全体を制御する。ＲＯＭ（Read Only Memory）１２は、ＣＰＵ１１の動作コードを格納する。ＲＡＭ（Random Access Memory）１３は、ＣＰＵ１１の動作時に使用される作業領域である。ＨＤＤ（Hard Disk Drive）１４は、シミュレーション用のプログラムや検査装置３での半導体デバイスの検査結果等が記憶される。ユーザＩ／Ｆ１５は、入力デバイス３０からの入力情報を受け付けるインターフェースである。Ｉ／Ｆ１６は、製造装置２、検査装置３及び工程管理装置４とデータの送受信を行うためのインターフェースである。
【００２３】
図４は、第１の実施形態に係る欠陥解析装置１の機能の一例を示した図である。
欠陥解析装置１は、検査結果ＤＢ２０１、工程フローＤＢ２０２、物理モデルＤＢ２０３、プロセスシミュレーション結果ＤＢ２０４、光学シミュレーション結果ＤＢ２０５、受信部２０６、変換部２０７、送信部２０８、取得部２０９、プロセスシミュレーション部２１０、光学シミュレーション部２１１、類似度算出部２１２、判定部２１３及び表示部２１４を具備する。なお、図４に示した機能は、ＣＰＵ１１が、ＲＡＭ１３を作業領域として、ＨＤＤ１４に記憶されたプログラムを実行することにより実現される。
【００２４】
検査結果ＤＢ２０１には、検査装置３から送信される半導体デバイスの検査結果、具体的には、検査装置３において検出された欠陥の位置、寸法、ＱＣでの膜厚、エッチングレート、及び実波形等がＬＩＤ、ＷＩＤ及び工程番号と共に記憶されている。また、工程フローＤＢ２０２には、工程管理装置４から送信される工程フローがＬＩＤと共に記憶されている。なお、検査結果及び工程フローは、変換部２０７において欠陥解析装置１で処理可能なフォーマットに変換された後、検査結果ＤＢ２０１及び工程フローＤＢ２０２へ記憶される。
【００２５】
図５は、工程フローＤＢ２０２に記憶されている工程フローの一例を示した図である。工程フローには、半導体デバイスの製造工程が時系列に並べられ、各工程の工程番号、工程名及び処理内容が対応付けられた状態で記述されている。また、各工程フローには、ＬＩＤ及び機種名が記述されている。このため、工程フローから、ＬＩＤ及び機種名に対応するロットの工程及び各工程における内容がわかる。例えば、図５に示す例では、工程１は、犠牲酸化膜形成を行い、その膜厚は９〜１１ｎｍであることがわかる。
【００２６】
物理モデルＤＢ２０３には、エッチング、デポ（膜堆積）、リソフラフィー工程をシミュレーションする形状シミュレーション、酸化や不純物の拡散工程をシミュレーションするプロセスシミュレーション、及び、エリプソメトリ等による波形を取得するための光学シミュレーションに必要な種々の物理モデルが記憶されている。なお、以下の説明では、プロセスシミュレーションには、形状シミュレーションを含むものとする。
【００２７】
半導体デバイスのプロセスシミュレーションで用いられるモデルには、例えば、モンテカルロ法がある。モンテカルロ法は、インプラント工程における不純物（ドーパント）の注入をシミュレーションする物理モデルである。
【００２８】
半導体デバイスのプロセスシミュレーションで用いられる物理モデルは、一般的に、有限体積法や有限差分法により解かれる。有限体積法では、解析対象を複数のメッシュ（要素）に細分割し、この細分割したメッシュごとに質量保存則、運動量保存則およびエネルギ保存則を満たすように過渡解析を行い、有限差分法では、質量保存則、運動量保存則およびエネルギ保存則を与える微分方程式の微分を差分商で近似することにより該微分方程式を解いている。
【００２９】
また、光学シミュレーションを行うために、物理モデルＤＢ２０３には、半導体デバイスで使用される各材質の反射率や透過率等の物理係数及び光の干渉を計算する計算式等が記憶されている。
【００３０】
なお、上記物理モデルを取り入れた半導体デバイスのプロセスシミュレータは、Ｓｙｎｏｐｓｙｓ社、Ｓｉｌｖａｃｏ社などにより商品化されている。第１の実施形態に係る欠陥解析装置１として、これら商品化されたプロセスシミュレータを用いることができる。
【００３１】
プロセスシミュレーション結果ＤＢ２０４には、後述するプロセスシミュレーション部２１０におけるプロセスシミュレーションの結果（形状及び材質等の情報）が記憶されている。
【００３２】
光学シミュレーション結果ＤＢ２０５には、後述する光学シミュレーション部２１１における光学シミュレーションの結果（波形の情報）が記憶されている。
【００３３】
受信部２０６は、検査装置３から送信される検査結果、及び、工程管理装置４から送信される工程フローを受信する。
【００３４】
変換部２０７は、受信部２０６で受信した検査装置３から送信される検査結果、及び、工程管理装置４から送信される工程フローを欠陥解析装置１で処理可能なフォーマットに変換した後、検査結果ＤＢ２０１及び工程フローＤＢ２０２へそれぞれ記憶する。
【００３５】
送信部２０８は、検査結果ＤＢ２０１に検査結果と共に記憶されているＬＩＤを、工程管理装置４に送信する。工程管理装置４では、欠陥解析装置１から送信されるＬＩＤを受信すると、受信したＬＩＤに対応する工程フローを欠陥解析装置１へ送信する。
【００３６】
取得部２０９は、検査結果ＤＢ２０１から検査結果を取得する。また、取得した検査結果と同じＬＩＤの工程フローを工程フローＤＢ２０２から取得する。
【００３７】
プロセスシミュレーション部２１０は、取得部２０９より取得された検査結果及び工程フローに基づいて、欠陥の生成過程をシミュレーションし、該欠陥の原因となった製造工程を特定する。
【００３８】
図６は、検査装置３（欠陥検査装置）により検出された欠陥Ｐの概略図である。この第１の実施形態では、図５に示した工程フローの工程１５（欠陥検査２）において、欠陥Ｐ（異物）が検出されたものとする。以下、図６を参照して、プロセスシミュレーション部２１０の動作について説明する。
【００３９】
（プロセスシミュレーション）
プロセスシミュレーション部２１０は、取得部２０９取得された検査結果から、図６に示す欠陥Ｐの位置が０．１μｍ（ｘ座標）、大きさ（直径）が３０ｎｍであることを認識する。次に、プロセスシミュレーション部２１０は、取得した工程フローにおける成膜及びエッチング工程の膜厚及びエッチングレートを、検査装置３から送信されるＱＣでの膜厚及びエッチングレートに置き換えてシミュレーション用の工程フローを生成する。これにより、実際に堆積された膜厚を用いてシミュレーションを行うことが可能となり、シミュレーション精度が向上する。なお、上記置き換えに利用する膜厚及びエッチングレートのデータは、同一機種について測定されたデータで、かつ、時間的に最も近いデータを用いるようにする。時間については、データと共に送信されて来るタイムスタンプから認識することができる。
【００４０】
プロセスシミュレーション部２１０は、認識した欠陥の位置と大きさ、及び、生成したシミュレーション用の工程フローに基づいて、欠陥の生成過程をシミュレーションする。この際、プロセスシミュレーション部２１０は、検査工程を除いた各工程において、認識した欠陥の位置と対応する位置（ｘ座標で０．１μｍの位置）に欠陥の元となる核を仮想的に発生させて欠陥の生成過程をシミュレーションする。
【００４１】
図７Ａ〜図７Ｅは、核を仮想的に生成させる工程を示した図である。図７Ａ〜図７Ｅは、それぞれ工程１（犠牲酸化膜形成）、工程３（窒化膜堆積）、工程５（ポリシリコン堆積）、工程８（レジスト塗布）、工程１２（異方性エッチング）において核を生成した場合を示している。
【００４２】
プロセスシミュレーション部２１０は、工程１、工程３、工程５、工程８、工程１２において、図７Ａ〜図７Ｅに示す認識した欠陥の位置と対応する位置Ａ〜Ｅに欠陥の元となる核を仮想的に発生させた後、それぞれにおける欠陥の生成過程をシミュレーションする。なお、各工程において発生させる核の材質としては種々のものが設定可能であるが、通常は、このような核は、膜の堆積工程において発生することが多いことから、この第１の実施形態では、酸化シリコン、窒化シリコン、ポリシリコンの三種類を取り扱うものとするが、上記材質（ＳｉＯ２、Ｓｉ３Ｎ４、Ｐｏｌｙ−Ｓｉ）以外を材質とする核を発生させてもよいのはもちろんである。
【００４３】
図８は、プロセスシミュレーション部２１０によるシミュレーションパタンを例示した図である。図８は、縦方向に核を発生させる工程を工程フロー順に並べ、横方向に各工程において発生させる核の材質を酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、ポリシリコン（Ｐｏｌｙ−Ｓｉ）の順に並べている。
【００４４】
上述したように、図５に示す工程フローの工程１５（欠陥検査２）において、欠陥（異物）が検出された場合、工程１、工程３、工程５、工程７、工程１２において、それぞれ酸化シリコン、窒化シリコン、ポリシリコンを材質とする核を発生させる必要がある。このため、プロセスシミュレーション部２１０は、図８に示すように、上記５つの工程において、それぞれ３種類の材質の核を発生させる１５通りのシミュレーションを行い、この１５通りのシミュレーション結果をプロセスシミュレーション結果ＤＢ２０４へ記憶する。
【００４５】
なお、発生させる核の大きさ及び形状は、検出された欠陥の形状及び大きさに基づいて決定される。図９Ａ，図９Ｂは、検出された欠陥の一例を示した図である。図９Ａには、欠陥の形状に幾何学的特徴がある場合、図９Ｂには、欠陥の形状に幾何学的特徴がない場合を示している。図９Ａに示すように、検出された欠陥の形状に幾何学的特徴がある場合、プロセスシミュレーション部２１０は、取得した欠陥の位置に対応する位置に、欠陥と同一の形状となるように膜（酸化シリコン、窒化シリコン、ポリシリコン）を堆積させる。
【００４６】
また、図９Ｂに示すように、検出された欠陥の形状に幾何学的特徴がない場合、形状シミュレーション部２１１は、取得した欠陥の位置に対応する位置に、検出された欠陥よりも小さな矩形（２次元でシミュレーションする場合）又は立方体（３次元でシミュレーションする場合）の核を発生させた後、材質選択性の等方的な堆積（デポジション）を行う。なお、核の大きさは、検査装置３で検出された欠陥の大きさよりも小さいものとし、かつ、欠陥が検出された工程より前の工程となるに従い核の大きさを小さくする。
【００４７】
なお、図９Ｂに示すように、検出された欠陥の形状に幾何学的特徴がない場合には、酸化シリコン、窒化シリコン、ポリシリコン以外の材質Ａを核として発生させた後、材質選択性の等方的な堆積（デポジション）を行い、その後、材質Ａを酸化シリコン、窒化シリコン又はポリシリコンで置き換えるようにしてもよい。このような手順でシミュレーションを行うことにより、シミュレーション手順をより簡易とすることができる。
【００４８】
（光学シミュレーション）
光学シミュレーション部２１１は、各膜種の反射率（ｎ）・屈折率（ｋ）およびエリプソメトリの光学系(入射波長、入射角、偏向角等)を入力値として、プロセスシミュレーション部２１０により生成された各シミュレーションパタンの光学特性をシミュレーションして波形を取得する。光学シミュレーション部２１１は、取得部２０９で取得された検査装置３における波形の取得条件と同一の条件で、プロセスシミュレーション部２１０によりシミュレーションされてプロセスシミュレーション結果ＤＢ２０４に記憶されている各シミュレーション結果についてシミュレーションを行い、各シミュレーション結果に対応する波形を生成して、光学シミュレーション結果ＤＢ２０５へ記憶する。
【００４９】
図１０Ａ，１０Ｂは、光学シミュレーション部２１１でのシミュレーションにより得られたシミュレーション結果を示した図である。図１０Ａ，１０Ｂは、それぞれ規格化フーリエ係数（normalized Fourier coefficient）のαとβの波形を示している。なお、α及びβは、それぞれ以下の（１）式、（２）式で表わされる。
【００５０】
α＝(cos2P-cos2Ψ)/(1-cos2Pcos2Ψ)・・・（１）
β＝(sin2ΨcosΔsin2P)/(1-cos2Pcos2Ψ)・・・（２）
ここで、Δ、Ψ、Ｐは、それぞれ以下の意味で使用している。
Δ：入射光（図２のＬ１）に対する反射光（図２のＬ２）の位相差
Ψ：入射光（図２のＬ１）に対する反射光（図２のＬ２）の振幅比
Ｐ：偏光子（図２の１０２）の入射光（図２のＬ１）に対する角度
【００５１】
プロセスシミュレーション部２１０によりシミュレーションされた１５通りのシミュレーション結果のそれぞれに対して、光学シミュレーションを行うので、得られる光学シミュレーションの結果も１５通りとなる（図１０Ａ，１０Ｂに示すようにαとβについてそれぞれ１５通りのシミュレーション結果が得られる）。
【００５２】
類似度算出部２１２は、光学シミュレーション部２１１でシミュレーションを行ったＬＩＤの実波形を検査結果ＤＢ２０１から取得する。判定部２１３は、光学シミュレーション結果ＤＢ２０５に記憶されている波形と、実波形との類似度を算出する。この類似度の算出は、種々の手法、例えば、実測波形をリファレンスとして、シミュレーションで得られた各反射波の波形の差分の２乗和が最小になる条件を選択する方法や、実測波形およびシミュレーション波形をフーリエ変換してスペクトルを比較する方法等を用いることができる。
【００５３】
判定部２１３は、類似度算出部２１２で算出された類似度のうち、予め記憶されている閾値を超えるものが欠陥の原因であると判定する。
【００５４】
表示部２１４は、判定部２１３により欠陥の原因であると判定された光学シミュレーション結果及び該波形に対応するプロセスシミュレーション結果を、光学シミュレーション結果ＤＢ２０５及びプロセスシミュレーション結果ＤＢ２０４からそれぞれ取得してモニタ２０に表示する。
【００５５】
（欠陥解析システムの動作）
図１１は、欠陥解析システムの動作の一例を示したフローチャートである。以下、図１１を参照して、欠陥解析システムの動作について説明するが、検査装置３の動作（ステップＳ１０１〜Ｓ１０８）と欠陥解析装置１の動作（ステップＳ２０１〜Ｓ２１０）に分けて説明する。
【００５６】
初めに、検査装置３の動作を説明する。
（ステップＳ１０１）
検査装置３は、定期的に行われるＱＣで取得される膜厚、エッチングレート等の情報を欠陥解析装置１へ送信する。
【００５７】
（ステップＳ１０２、Ｓ１０３）
検査装置３は、ウェハ上に形成される半導体デバイスの検査を行い、ウェハ上に形成される半導体デバイスの欠陥を検出すると、欠陥の位置、寸法等の情報を抽出して欠陥解析装置１へ送信する。
【００５８】
（ステップＳ１０４〜１０７）
欠陥が検出された場合、検査装置３は、欠陥を含む領域の波形（スペクトラム）を取得しているかどうかを判定する。波形を既に取得している場合は、該波形（実波形）を欠陥解析装置１へ送信する。また、波形を取得していない場合は、該波形（実波形）を取得して欠陥解析装置１へ送信する。
【００５９】
次に、欠陥解析装置１の動作を説明する。
（ステップＳ２０１）
取得部２０９は、検査装置３から送信される検査結果に対応する工程フローを工程フローＤＢ２０２から取得する。
【００６０】
（ステップＳ２０２、Ｓ２０３）
プロセスシミュレーション部２１０は、取得した工程フローにおける成膜及びエッチング工程のレシピの膜厚及びエッチングレートを、検査装置３から送信される膜厚及びエッチングレートに置き換えてシミュレーション用の工程フローを生成する。次に、プロセスシミュレーション部２１０は、認識した欠陥の位置と大きさに基づいて、欠陥生成の工程を追加したシミュレーション用の工程フローを複数生成する。
【００６１】
（ステップＳ２０５）
プロセスシミュレーション部２１０は、生成した複数のシミュレーション用の工程フローのそれぞれについて欠陥生成のシミュレーションを行う。
【００６２】
（ステップＳ２０６、Ｓ２０７）
光学シミュレーション部２１１は、プロセスシミュレーション部２１０により生成された各シミュレーション結果の光学特性をシミュレーションした波形を生成し、光学シミュレーション結果ＤＢ２０５へ記憶する。
【００６３】
（ステップＳ２０８、Ｓ２０９）
類似度算出部２１２は、光学シミュレーション部２１１でシミュレーションを行った波形を、実波形と比較して、各シミュレーション結果について類似度を算出する。判定部２１３は、算出された類似度のうち、予め記憶されている閾値を超えるものを欠陥の原因であると判定する。
【００６４】
表示部２１４は、判定部２１３により欠陥の原因であると判定された光学シミュレーション結果及び該波形に対応するプロセスシミュレーション結果を、光学シミュレーション結果ＤＢ２０５及びプロセスシミュレーション結果ＤＢ２０４からそれぞれ取得してモニタ２０に表示する。
【００６５】
以上のように、第１の実施形態に係る欠陥解析装置１では、半導体デバイスの欠陥の位置、大きさ及び工程フローに基づいて、生成条件の異なる複数の欠陥生成の過程をシミュレーションするプロセスシミュレーションを行う。次に、このプロセスシミュレーション結果に対してさらに光学シミュレーションを行い、波形を生成した後、生成した波形を、実際の欠陥の波形と比較して類似度を算出し、類似度が予め記憶されている閾値を超えるものを欠陥の原因であると判定している。
【００６６】
このため、検査工程が数工程〜数十工程毎にある場合においても、どの製造工程で欠陥もしくは欠陥の原因となる要因が発生したかを効果的に特定することができる。
【００６７】
（その他の実施形態）
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えば、入力デバイス３０を使用して、ユーザが工程フローを適宜変更できるように構成してもよい。図１２〜図１５は、モニタ２０に表示される工程フロー変更のための入力画面の一例を示した図である。
【００６８】
図１２は、工程フローにしたがって、シミュレーション用の工程フローを入力する画面の一例である。図１２に示した例では、左側の欄に各工程フローの名称、及び内容を工程順に入力することで工程フローを作成できる。
【００６９】
図１３は、図１２で作成した各工程の詳細条件を入力する画面の一例である。図１３の右側上の点線枠内は、図５の工程５（ポリシリコン堆積）の条件詳細をあらわしている。また、画面左の点線枠内は、所望の位置に所望直径を持つ欠陥を発生させるためのシミュレーションコードを示している。図１３の例では、#if直後に書かれている変数（＠〜＠）の値が「１」であれば欠陥生成を実行する。
【００７０】
図１４は、図１３に示した各工程のパラメータ(膜厚、エッチレート、プロセス時間等)を入力する画面の一例である。
【００７１】
図１５は、欠陥の位置、大きさ及び材質を入力する画面の一例である。図１５に示す例では、０．１μｍの位置（Ｘ０）に、直径（Ｄｓｉｚｅ）が０．０３μｍの欠陥が発生した場合の入力例を示している。また、図１５では、欠陥の材質として、酸化シリコン(Ｏｘｉｄｅ)、窒化シリコン(Ｎｉｔｒｉｄｅ)、ポリシリコン(Ｐｏｌｙ−Ｓｉ)を指定した。なお、パラメータＮ００１０〜Ｎ００５０は、それぞれ「０」または「１」の値をとり、値が「１」の場合は、その工程で点線枠内に示した欠陥を生成させる。
【００７２】
以上のようにユーザがプロセスシミュレーションの種々のパラメータを指定できるようにすることで、欠陥生成の様々なケースをシミュレーションすることができ、欠陥もしくは欠陥の原因となる要因の特定にユーザの経験を取り込むことできる。この結果、より効果的に欠陥もしくは欠陥の原因となる要因を特定できることが期待できる。
【００７３】
また、ある検査工程（任意の検査工程）において欠陥が検出された場合、該欠陥は、前回の検査から今回の検査までの間に生成された可能性が高い。そこで、取得部２０９における工程フローの取得は、欠陥が検出された工程から前回検査工程までの部分だけを取得するようにしてもよい。このように構成すれば、プロセスシミュレーション部２１０及び光学シミュレーション部２１１におけるシミュレーション処理の負荷を低減することができる。
【符号の説明】
【００７４】
１…欠陥解析装置、２…製造装置、３…検査装置、４…工程管理装置、５…ネットワーク、１０…コンピュータ本体、１１…ＣＰＵ、１２…ＲＯＭ、１３…ＲＡＭ、１４…ＨＤＤ、１５…ユーザＩ／Ｆ、１６…Ｉ／Ｆ、２０…モニタ、３０…入力デバイス、１０１…光源（ライトソース）、１０２…偏光板（ポラライザ）、１０３…検光子（アナライザ）、１０４…三稜鏡（プリズム）、１０５…検出器（ディテクタ）、１０６…測定対象物、２０１…検査結果ＤＢ、２０２…工程フローＤＢ、２０３…物理モデルＤＢ、２０４…プロセスシミュレーション結果ＤＢ、２０５…光学シミュレーション結果ＤＢ、２０６…受信部、２０７…変換部、２０８…送信部、２０９…取得部、２１０…プロセスシミュレーション部、２１１…光学シミュレーション部、２１２…類似度算出部、２１３…判定部、２１４…表示部。
【技術分野】
【０００１】
本発明に関する実施形態は、半導体デバイスの欠陥解析方法及び欠陥解析装置に関する。
【背景技術】
【０００２】
半導体デバイスの歩留まりの向上には、検査装置により半導体デバイスの異常を早期に検出し、該異常の原因を解析した後に該当する製造装置にフィードバックすることが重要である。このため、半導体デバイスの製造工程では、数工程から数十工程ごとに半導体デバイスの特定箇所における膜厚、寸法、形状等を検査し、欠陥があった場合、該欠陥を製造ラインにフィードバックしている。なお、半導体デバイスの歩留まりに関係するものとして、製造ラインで発生する異物の程度（大きさ及び数）を予測し、該製造ラインにおける半導体デバイスの歩留まりを推定するものがある。（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２２２１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のように検査工程は、数工程〜数十工程毎に実施されるため、検査工程で、半導体デバイスの欠陥（例えば、異物）を検出して、その位置、大きさ及び形状等を取得することはできるものの、どの製造工程で欠陥もしくは欠陥の原因となる要因が発生したかどうかまでを非破壊で特定することは困難である。また、製造ラインで発生する異物の程度（大きさ及び数）を予測する方法では、歩留まりを予め推測することはできるものの、欠陥の原因を特定することができない場合は、半導体デバイスの歩留まりを改善することはできない。
【０００５】
本発明の実施形態は、かかる従来の問題を解消するためになされたもので、半導体デバイスに発生した欠陥の要因を効果的にかつ非破壊で、解析できる欠陥解析方法及び欠陥解析装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る欠陥解析方法は、半導体デバイスの欠陥検査で得られた欠陥の位置及び大きさと、光学検査で得られた欠陥を含む領域の反射光の波形を取得するステップと、半導体デバイスを製造する複数の工程と、工程毎の処理内容を含む工程情報を取得するステップと、欠陥の位置及び大きさと、工程情報に基づいて、半導体デバイスのプロセスシミュレーションを行うステップと、シミュレーション結果に対して光学シミュレーションを行い、反射光の波形を生成するステップと、取得した反射光の波形と、生成した反射光の波形との類似度を算出するステップと、算出された類似度が、予め登録された閾値を超えているか否かを判定するステップと、を具備する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る欠陥解析システムの構成図である。
【図２】エリプソメトリの概略図である。
【図３】第１の実施形態に係る欠陥解析装置の構成図である。
【図４】第１の実施形態に係る欠陥解析装置の機能図である。
【図５】工程フローＤＢに記憶されている工程フロー図である。
【図６】検査装置により検出された欠陥の概略図である。
【図７Ａ】プロセスシミュレーションの説明図である。
【図７Ｂ】プロセスシミュレーションの説明図である。
【図７Ｃ】プロセスシミュレーションの説明図である。
【図７Ｄ】プロセスシミュレーションの説明図である。
【図７Ｅ】プロセスシミュレーションの説明図である。
【図８】シミュレーションパタンを例示した図である。
【図９Ａ】検出された欠陥の一例を示した図である。
【図９Ｂ】検出された欠陥の一例を示した図である。
【図１０Ａ】光学シミュレーションの結果を示した図である。
【図１０Ｂ】光学シミュレーションの結果を示した図である。
【図１１】第１の実施形態に係る欠陥解析システムの動作の一例を示したフローチャートである。
【図１２】入力画面の一例を示した図である。
【図１３】入力画面の一例を示した図である。
【図１４】入力画面の一例を示した図である。
【図１５】入力画面の一例を示した図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
（第１の実施形態）
図１は、第１の実施形態に係る欠陥解析システムの構成の一例を示した図である。第１の実施形態に係る欠陥解析システムは、欠陥解析装置１、複数の製造装置２ａ、２ｂ、２ｃ…（以下、製造装置２と称する）、複数の検査装置３ａ、３ｂ、３ｃ…（以下、検査装置３と称する）、および工程管理装置４、及びこれらを接続するＬＡＮ（Local Area Network）等のネットワーク５を具備する。ネットワーク５は、有線又は無線のどちらでもよい。
【０００９】
工程管理装置４は、製造装置２、検査装置３等と互いに情報（データ）を送受信して、半導体デバイスの製造工程を管理する。具体的には、予め登録された機種毎に異なる半導体デバイスの製造工程（以下、工程フローと称する）に基づいて、半導体基板（以下、ウェハと称する）の処理及び検査を行うように製造装置２及び検査装置３へ指示する。通信の方式としては、例えば、ＳＥＭＩ（Semiconductor Equipment and Materials institute）で規定されるＳＥＣＳ（SEMI Equipment Communications Standard）やＧＥＭ３００（Generic Equipment Model for 300mm wafer）を使用できる。
【００１０】
製造装置２は、ウェハを処理して半導体デバイスを製造する製造装置である。製造装置２としては、例えば、インプラント装置、洗浄装置、コーター、露光装置（ステッパー）、デベロッパー、ＰＶＤ（Physical Vapor Deposition）装置、ＣＶＤ（Chemical Vapor Deposition）装置、ＣＭＰ（Chemical Mechanical Polishing）装置、ダイシング装置、ボンディング装置等がある。
【００１１】
製造装置２は、処理したウェハの処理条件（例えば、ウェハ処理時におけるチャンバのガス圧、ガス流量、ヒータ温度等）をＬｏｔＩＤ（以下、ＬＩＤと称する）、ＷａｆｅｒＩＤ（以下、ＷＩＤと称する）、投入日時（タイムスタンプ）、担当者ＩＤ、機種名、工程番号等と共に工程管理装置４へ送信する。
【００１２】
検査装置３は、ウェハ上に形成される半導体デバイスを検査する装置である。検査装置３としては、例えば、欠陥検出装置、波形計測装置、膜厚測定装置等がある。欠陥検出装置は、ウェハ上に形成される半導体デバイスの欠陥を検出する。欠陥検出装置は、ウェハ上の所定の位置に形成された半導体デバイスを撮像し、この撮像した画像を良品の半導体デバイスのサンプル画像と比較して欠陥を検出する。
【００１３】
波形計測装置は、欠陥検査装置により検出された欠陥を含む領域における電子線もしくはエリプソメトリによる反射波及び干渉波の波形（スペクトラム）を取得する。図２は、エリプソメトリの概略図である。図２に示すように、エリプソメトリは、通常、光源（ライトソース）１０１、偏光板（ポラライザ）１０２、検光子（アナライザ）１０３、三稜鏡（プリズム）１０４、検出器（ディテクタ）１０５等を備えている。なお、光源（ライトソース）１０１には、射出される光を平行光にするコリメータレンズを内蔵しているものとする。また、偏光板１０２の偏光振動面と検光子１０３の偏光振動面とは、９０°ずれた状態、即ち直交した状態で配置されている。
【００１４】
光源１０１から射出された入射光Ｌ１は、偏光板１０２により直線偏光となって、測定対象物１０６に照射される。測定対象物１０６の表面もしくは表面を含む領域で反射された反射光Ｌ２のうちの特定偏光成分が検光子１０３を透過する。検光子１０３を透過した光は、三稜鏡１０４で波長帯域ごとに分光され検出器１０５で検出されて波形（スペクトラム）として認識される。
【００１５】
膜厚測定装置は、定期的に実施されるＱＣ（Quality Control）において使用され、ＰＶＤ装置やＣＶＤにより堆積される膜の厚さやエッチング装置のエッチングレートを測定する。
【００１６】
検査装置３は、ウェハ上に形成される半導体デバイスの検査結果、すなわち、欠陥検査装置で検出された欠陥の位置、寸法、膜厚測定装置で測定された膜厚やエッチングレート、及び、波形計測装置で計測された波形、波形の取得条件等の情報（入射波長、入射角、偏向角等）を、それぞれＬＩＤ、ＷＩＤ、測定日時（タイムスタンプ）、担当者ＩＤ、機種名、工程番号等の情報と共に欠陥解析装置１へ送信する。
【００１７】
なお、エッチングレートは、所望の膜を堆積したエッチングレート計測用のウェハを使用して測定される。即ち、ウェハ上に堆積された膜の初期膜厚Ｔｉｎと、エッチング後の残膜厚Ｔａｆを膜厚測定装置で測定し、この初期膜厚Ｔｉｎと残膜厚Ｔａｆとの差の絶対値を、エッチング時間（例えば、６０ｓ）で除算してエッチングレートを算出する。算出されたエッチングレートは、上述のように欠陥解析装置１へ送信される。
【００１８】
また、上記説明では、欠陥の検査と波形の取得を別々の検査装置３で行っているが、欠陥の検査と波形の取得を同一の検査装置３で行ってもよい。また、今後の説明では、検査装置３で取得した波形を「実波形」と称し、後述する光学シミュレーションで取得した波形と区別する。
【００１９】
欠陥解析装置１は、半導体デバイスの形状、プロセス及び光学シミュレータである。欠陥解析装置１は、検査装置３から送信される検査結果、及び、工程管理装置４から送信される工程フローを受信し、検査装置３で検出された欠陥を解析する。具体的には、検査装置３から送信される検査結果、及び、工程管理装置４から送信される工程フローに基づいて欠陥の生成過程をシミュレーションし、該欠陥の原因となった製造工程を特定する。
【００２０】
なお、上記工程フローをデフォルトとして予め欠陥解析装置１に記憶させておき、この記憶した工程フローを使用するようにしてもよい。この場合、欠陥解析装置１に記憶されている膜厚、エッチレート等を必要に応じて製造装置２から取得した膜厚、エッチレート等と置き換えることになる。
【００２１】
図３は、欠陥解析装置１の構成の一例を示した図である。欠陥解析装置１は、コンピュータ本体１０と、コンピュータ本体１０に接続されたモニタ２０およびキーボードやマウス等の入力デバイス３０とを具備する。
【００２２】
コンピュータ本体１０は、ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、ＨＤＤ１４、ユーザＩ／Ｆ１５及びＩ／Ｆ１６を具備する。ＣＰＵ（Central Processing Unit）１１は、欠陥解析装置１全体を制御する。ＲＯＭ（Read Only Memory）１２は、ＣＰＵ１１の動作コードを格納する。ＲＡＭ（Random Access Memory）１３は、ＣＰＵ１１の動作時に使用される作業領域である。ＨＤＤ（Hard Disk Drive）１４は、シミュレーション用のプログラムや検査装置３での半導体デバイスの検査結果等が記憶される。ユーザＩ／Ｆ１５は、入力デバイス３０からの入力情報を受け付けるインターフェースである。Ｉ／Ｆ１６は、製造装置２、検査装置３及び工程管理装置４とデータの送受信を行うためのインターフェースである。
【００２３】
図４は、第１の実施形態に係る欠陥解析装置１の機能の一例を示した図である。
欠陥解析装置１は、検査結果ＤＢ２０１、工程フローＤＢ２０２、物理モデルＤＢ２０３、プロセスシミュレーション結果ＤＢ２０４、光学シミュレーション結果ＤＢ２０５、受信部２０６、変換部２０７、送信部２０８、取得部２０９、プロセスシミュレーション部２１０、光学シミュレーション部２１１、類似度算出部２１２、判定部２１３及び表示部２１４を具備する。なお、図４に示した機能は、ＣＰＵ１１が、ＲＡＭ１３を作業領域として、ＨＤＤ１４に記憶されたプログラムを実行することにより実現される。
【００２４】
検査結果ＤＢ２０１には、検査装置３から送信される半導体デバイスの検査結果、具体的には、検査装置３において検出された欠陥の位置、寸法、ＱＣでの膜厚、エッチングレート、及び実波形等がＬＩＤ、ＷＩＤ及び工程番号と共に記憶されている。また、工程フローＤＢ２０２には、工程管理装置４から送信される工程フローがＬＩＤと共に記憶されている。なお、検査結果及び工程フローは、変換部２０７において欠陥解析装置１で処理可能なフォーマットに変換された後、検査結果ＤＢ２０１及び工程フローＤＢ２０２へ記憶される。
【００２５】
図５は、工程フローＤＢ２０２に記憶されている工程フローの一例を示した図である。工程フローには、半導体デバイスの製造工程が時系列に並べられ、各工程の工程番号、工程名及び処理内容が対応付けられた状態で記述されている。また、各工程フローには、ＬＩＤ及び機種名が記述されている。このため、工程フローから、ＬＩＤ及び機種名に対応するロットの工程及び各工程における内容がわかる。例えば、図５に示す例では、工程１は、犠牲酸化膜形成を行い、その膜厚は９〜１１ｎｍであることがわかる。
【００２６】
物理モデルＤＢ２０３には、エッチング、デポ（膜堆積）、リソフラフィー工程をシミュレーションする形状シミュレーション、酸化や不純物の拡散工程をシミュレーションするプロセスシミュレーション、及び、エリプソメトリ等による波形を取得するための光学シミュレーションに必要な種々の物理モデルが記憶されている。なお、以下の説明では、プロセスシミュレーションには、形状シミュレーションを含むものとする。
【００２７】
半導体デバイスのプロセスシミュレーションで用いられるモデルには、例えば、モンテカルロ法がある。モンテカルロ法は、インプラント工程における不純物（ドーパント）の注入をシミュレーションする物理モデルである。
【００２８】
半導体デバイスのプロセスシミュレーションで用いられる物理モデルは、一般的に、有限体積法や有限差分法により解かれる。有限体積法では、解析対象を複数のメッシュ（要素）に細分割し、この細分割したメッシュごとに質量保存則、運動量保存則およびエネルギ保存則を満たすように過渡解析を行い、有限差分法では、質量保存則、運動量保存則およびエネルギ保存則を与える微分方程式の微分を差分商で近似することにより該微分方程式を解いている。
【００２９】
また、光学シミュレーションを行うために、物理モデルＤＢ２０３には、半導体デバイスで使用される各材質の反射率や透過率等の物理係数及び光の干渉を計算する計算式等が記憶されている。
【００３０】
なお、上記物理モデルを取り入れた半導体デバイスのプロセスシミュレータは、Ｓｙｎｏｐｓｙｓ社、Ｓｉｌｖａｃｏ社などにより商品化されている。第１の実施形態に係る欠陥解析装置１として、これら商品化されたプロセスシミュレータを用いることができる。
【００３１】
プロセスシミュレーション結果ＤＢ２０４には、後述するプロセスシミュレーション部２１０におけるプロセスシミュレーションの結果（形状及び材質等の情報）が記憶されている。
【００３２】
光学シミュレーション結果ＤＢ２０５には、後述する光学シミュレーション部２１１における光学シミュレーションの結果（波形の情報）が記憶されている。
【００３３】
受信部２０６は、検査装置３から送信される検査結果、及び、工程管理装置４から送信される工程フローを受信する。
【００３４】
変換部２０７は、受信部２０６で受信した検査装置３から送信される検査結果、及び、工程管理装置４から送信される工程フローを欠陥解析装置１で処理可能なフォーマットに変換した後、検査結果ＤＢ２０１及び工程フローＤＢ２０２へそれぞれ記憶する。
【００３５】
送信部２０８は、検査結果ＤＢ２０１に検査結果と共に記憶されているＬＩＤを、工程管理装置４に送信する。工程管理装置４では、欠陥解析装置１から送信されるＬＩＤを受信すると、受信したＬＩＤに対応する工程フローを欠陥解析装置１へ送信する。
【００３６】
取得部２０９は、検査結果ＤＢ２０１から検査結果を取得する。また、取得した検査結果と同じＬＩＤの工程フローを工程フローＤＢ２０２から取得する。
【００３７】
プロセスシミュレーション部２１０は、取得部２０９より取得された検査結果及び工程フローに基づいて、欠陥の生成過程をシミュレーションし、該欠陥の原因となった製造工程を特定する。
【００３８】
図６は、検査装置３（欠陥検査装置）により検出された欠陥Ｐの概略図である。この第１の実施形態では、図５に示した工程フローの工程１５（欠陥検査２）において、欠陥Ｐ（異物）が検出されたものとする。以下、図６を参照して、プロセスシミュレーション部２１０の動作について説明する。
【００３９】
（プロセスシミュレーション）
プロセスシミュレーション部２１０は、取得部２０９取得された検査結果から、図６に示す欠陥Ｐの位置が０．１μｍ（ｘ座標）、大きさ（直径）が３０ｎｍであることを認識する。次に、プロセスシミュレーション部２１０は、取得した工程フローにおける成膜及びエッチング工程の膜厚及びエッチングレートを、検査装置３から送信されるＱＣでの膜厚及びエッチングレートに置き換えてシミュレーション用の工程フローを生成する。これにより、実際に堆積された膜厚を用いてシミュレーションを行うことが可能となり、シミュレーション精度が向上する。なお、上記置き換えに利用する膜厚及びエッチングレートのデータは、同一機種について測定されたデータで、かつ、時間的に最も近いデータを用いるようにする。時間については、データと共に送信されて来るタイムスタンプから認識することができる。
【００４０】
プロセスシミュレーション部２１０は、認識した欠陥の位置と大きさ、及び、生成したシミュレーション用の工程フローに基づいて、欠陥の生成過程をシミュレーションする。この際、プロセスシミュレーション部２１０は、検査工程を除いた各工程において、認識した欠陥の位置と対応する位置（ｘ座標で０．１μｍの位置）に欠陥の元となる核を仮想的に発生させて欠陥の生成過程をシミュレーションする。
【００４１】
図７Ａ〜図７Ｅは、核を仮想的に生成させる工程を示した図である。図７Ａ〜図７Ｅは、それぞれ工程１（犠牲酸化膜形成）、工程３（窒化膜堆積）、工程５（ポリシリコン堆積）、工程８（レジスト塗布）、工程１２（異方性エッチング）において核を生成した場合を示している。
【００４２】
プロセスシミュレーション部２１０は、工程１、工程３、工程５、工程８、工程１２において、図７Ａ〜図７Ｅに示す認識した欠陥の位置と対応する位置Ａ〜Ｅに欠陥の元となる核を仮想的に発生させた後、それぞれにおける欠陥の生成過程をシミュレーションする。なお、各工程において発生させる核の材質としては種々のものが設定可能であるが、通常は、このような核は、膜の堆積工程において発生することが多いことから、この第１の実施形態では、酸化シリコン、窒化シリコン、ポリシリコンの三種類を取り扱うものとするが、上記材質（ＳｉＯ２、Ｓｉ３Ｎ４、Ｐｏｌｙ−Ｓｉ）以外を材質とする核を発生させてもよいのはもちろんである。
【００４３】
図８は、プロセスシミュレーション部２１０によるシミュレーションパタンを例示した図である。図８は、縦方向に核を発生させる工程を工程フロー順に並べ、横方向に各工程において発生させる核の材質を酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、ポリシリコン（Ｐｏｌｙ−Ｓｉ）の順に並べている。
【００４４】
上述したように、図５に示す工程フローの工程１５（欠陥検査２）において、欠陥（異物）が検出された場合、工程１、工程３、工程５、工程７、工程１２において、それぞれ酸化シリコン、窒化シリコン、ポリシリコンを材質とする核を発生させる必要がある。このため、プロセスシミュレーション部２１０は、図８に示すように、上記５つの工程において、それぞれ３種類の材質の核を発生させる１５通りのシミュレーションを行い、この１５通りのシミュレーション結果をプロセスシミュレーション結果ＤＢ２０４へ記憶する。
【００４５】
なお、発生させる核の大きさ及び形状は、検出された欠陥の形状及び大きさに基づいて決定される。図９Ａ，図９Ｂは、検出された欠陥の一例を示した図である。図９Ａには、欠陥の形状に幾何学的特徴がある場合、図９Ｂには、欠陥の形状に幾何学的特徴がない場合を示している。図９Ａに示すように、検出された欠陥の形状に幾何学的特徴がある場合、プロセスシミュレーション部２１０は、取得した欠陥の位置に対応する位置に、欠陥と同一の形状となるように膜（酸化シリコン、窒化シリコン、ポリシリコン）を堆積させる。
【００４６】
また、図９Ｂに示すように、検出された欠陥の形状に幾何学的特徴がない場合、形状シミュレーション部２１１は、取得した欠陥の位置に対応する位置に、検出された欠陥よりも小さな矩形（２次元でシミュレーションする場合）又は立方体（３次元でシミュレーションする場合）の核を発生させた後、材質選択性の等方的な堆積（デポジション）を行う。なお、核の大きさは、検査装置３で検出された欠陥の大きさよりも小さいものとし、かつ、欠陥が検出された工程より前の工程となるに従い核の大きさを小さくする。
【００４７】
なお、図９Ｂに示すように、検出された欠陥の形状に幾何学的特徴がない場合には、酸化シリコン、窒化シリコン、ポリシリコン以外の材質Ａを核として発生させた後、材質選択性の等方的な堆積（デポジション）を行い、その後、材質Ａを酸化シリコン、窒化シリコン又はポリシリコンで置き換えるようにしてもよい。このような手順でシミュレーションを行うことにより、シミュレーション手順をより簡易とすることができる。
【００４８】
（光学シミュレーション）
光学シミュレーション部２１１は、各膜種の反射率（ｎ）・屈折率（ｋ）およびエリプソメトリの光学系(入射波長、入射角、偏向角等)を入力値として、プロセスシミュレーション部２１０により生成された各シミュレーションパタンの光学特性をシミュレーションして波形を取得する。光学シミュレーション部２１１は、取得部２０９で取得された検査装置３における波形の取得条件と同一の条件で、プロセスシミュレーション部２１０によりシミュレーションされてプロセスシミュレーション結果ＤＢ２０４に記憶されている各シミュレーション結果についてシミュレーションを行い、各シミュレーション結果に対応する波形を生成して、光学シミュレーション結果ＤＢ２０５へ記憶する。
【００４９】
図１０Ａ，１０Ｂは、光学シミュレーション部２１１でのシミュレーションにより得られたシミュレーション結果を示した図である。図１０Ａ，１０Ｂは、それぞれ規格化フーリエ係数（normalized Fourier coefficient）のαとβの波形を示している。なお、α及びβは、それぞれ以下の（１）式、（２）式で表わされる。
【００５０】
α＝(cos2P-cos2Ψ)/(1-cos2Pcos2Ψ)・・・（１）
β＝(sin2ΨcosΔsin2P)/(1-cos2Pcos2Ψ)・・・（２）
ここで、Δ、Ψ、Ｐは、それぞれ以下の意味で使用している。
Δ：入射光（図２のＬ１）に対する反射光（図２のＬ２）の位相差
Ψ：入射光（図２のＬ１）に対する反射光（図２のＬ２）の振幅比
Ｐ：偏光子（図２の１０２）の入射光（図２のＬ１）に対する角度
【００５１】
プロセスシミュレーション部２１０によりシミュレーションされた１５通りのシミュレーション結果のそれぞれに対して、光学シミュレーションを行うので、得られる光学シミュレーションの結果も１５通りとなる（図１０Ａ，１０Ｂに示すようにαとβについてそれぞれ１５通りのシミュレーション結果が得られる）。
【００５２】
類似度算出部２１２は、光学シミュレーション部２１１でシミュレーションを行ったＬＩＤの実波形を検査結果ＤＢ２０１から取得する。判定部２１３は、光学シミュレーション結果ＤＢ２０５に記憶されている波形と、実波形との類似度を算出する。この類似度の算出は、種々の手法、例えば、実測波形をリファレンスとして、シミュレーションで得られた各反射波の波形の差分の２乗和が最小になる条件を選択する方法や、実測波形およびシミュレーション波形をフーリエ変換してスペクトルを比較する方法等を用いることができる。
【００５３】
判定部２１３は、類似度算出部２１２で算出された類似度のうち、予め記憶されている閾値を超えるものが欠陥の原因であると判定する。
【００５４】
表示部２１４は、判定部２１３により欠陥の原因であると判定された光学シミュレーション結果及び該波形に対応するプロセスシミュレーション結果を、光学シミュレーション結果ＤＢ２０５及びプロセスシミュレーション結果ＤＢ２０４からそれぞれ取得してモニタ２０に表示する。
【００５５】
（欠陥解析システムの動作）
図１１は、欠陥解析システムの動作の一例を示したフローチャートである。以下、図１１を参照して、欠陥解析システムの動作について説明するが、検査装置３の動作（ステップＳ１０１〜Ｓ１０８）と欠陥解析装置１の動作（ステップＳ２０１〜Ｓ２１０）に分けて説明する。
【００５６】
初めに、検査装置３の動作を説明する。
（ステップＳ１０１）
検査装置３は、定期的に行われるＱＣで取得される膜厚、エッチングレート等の情報を欠陥解析装置１へ送信する。
【００５７】
（ステップＳ１０２、Ｓ１０３）
検査装置３は、ウェハ上に形成される半導体デバイスの検査を行い、ウェハ上に形成される半導体デバイスの欠陥を検出すると、欠陥の位置、寸法等の情報を抽出して欠陥解析装置１へ送信する。
【００５８】
（ステップＳ１０４〜１０７）
欠陥が検出された場合、検査装置３は、欠陥を含む領域の波形（スペクトラム）を取得しているかどうかを判定する。波形を既に取得している場合は、該波形（実波形）を欠陥解析装置１へ送信する。また、波形を取得していない場合は、該波形（実波形）を取得して欠陥解析装置１へ送信する。
【００５９】
次に、欠陥解析装置１の動作を説明する。
（ステップＳ２０１）
取得部２０９は、検査装置３から送信される検査結果に対応する工程フローを工程フローＤＢ２０２から取得する。
【００６０】
（ステップＳ２０２、Ｓ２０３）
プロセスシミュレーション部２１０は、取得した工程フローにおける成膜及びエッチング工程のレシピの膜厚及びエッチングレートを、検査装置３から送信される膜厚及びエッチングレートに置き換えてシミュレーション用の工程フローを生成する。次に、プロセスシミュレーション部２１０は、認識した欠陥の位置と大きさに基づいて、欠陥生成の工程を追加したシミュレーション用の工程フローを複数生成する。
【００６１】
（ステップＳ２０５）
プロセスシミュレーション部２１０は、生成した複数のシミュレーション用の工程フローのそれぞれについて欠陥生成のシミュレーションを行う。
【００６２】
（ステップＳ２０６、Ｓ２０７）
光学シミュレーション部２１１は、プロセスシミュレーション部２１０により生成された各シミュレーション結果の光学特性をシミュレーションした波形を生成し、光学シミュレーション結果ＤＢ２０５へ記憶する。
【００６３】
（ステップＳ２０８、Ｓ２０９）
類似度算出部２１２は、光学シミュレーション部２１１でシミュレーションを行った波形を、実波形と比較して、各シミュレーション結果について類似度を算出する。判定部２１３は、算出された類似度のうち、予め記憶されている閾値を超えるものを欠陥の原因であると判定する。
【００６４】
表示部２１４は、判定部２１３により欠陥の原因であると判定された光学シミュレーション結果及び該波形に対応するプロセスシミュレーション結果を、光学シミュレーション結果ＤＢ２０５及びプロセスシミュレーション結果ＤＢ２０４からそれぞれ取得してモニタ２０に表示する。
【００６５】
以上のように、第１の実施形態に係る欠陥解析装置１では、半導体デバイスの欠陥の位置、大きさ及び工程フローに基づいて、生成条件の異なる複数の欠陥生成の過程をシミュレーションするプロセスシミュレーションを行う。次に、このプロセスシミュレーション結果に対してさらに光学シミュレーションを行い、波形を生成した後、生成した波形を、実際の欠陥の波形と比較して類似度を算出し、類似度が予め記憶されている閾値を超えるものを欠陥の原因であると判定している。
【００６６】
このため、検査工程が数工程〜数十工程毎にある場合においても、どの製造工程で欠陥もしくは欠陥の原因となる要因が発生したかを効果的に特定することができる。
【００６７】
（その他の実施形態）
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えば、入力デバイス３０を使用して、ユーザが工程フローを適宜変更できるように構成してもよい。図１２〜図１５は、モニタ２０に表示される工程フロー変更のための入力画面の一例を示した図である。
【００６８】
図１２は、工程フローにしたがって、シミュレーション用の工程フローを入力する画面の一例である。図１２に示した例では、左側の欄に各工程フローの名称、及び内容を工程順に入力することで工程フローを作成できる。
【００６９】
図１３は、図１２で作成した各工程の詳細条件を入力する画面の一例である。図１３の右側上の点線枠内は、図５の工程５（ポリシリコン堆積）の条件詳細をあらわしている。また、画面左の点線枠内は、所望の位置に所望直径を持つ欠陥を発生させるためのシミュレーションコードを示している。図１３の例では、#if直後に書かれている変数（＠〜＠）の値が「１」であれば欠陥生成を実行する。
【００７０】
図１４は、図１３に示した各工程のパラメータ(膜厚、エッチレート、プロセス時間等)を入力する画面の一例である。
【００７１】
図１５は、欠陥の位置、大きさ及び材質を入力する画面の一例である。図１５に示す例では、０．１μｍの位置（Ｘ０）に、直径（Ｄｓｉｚｅ）が０．０３μｍの欠陥が発生した場合の入力例を示している。また、図１５では、欠陥の材質として、酸化シリコン(Ｏｘｉｄｅ)、窒化シリコン(Ｎｉｔｒｉｄｅ)、ポリシリコン(Ｐｏｌｙ−Ｓｉ)を指定した。なお、パラメータＮ００１０〜Ｎ００５０は、それぞれ「０」または「１」の値をとり、値が「１」の場合は、その工程で点線枠内に示した欠陥を生成させる。
【００７２】
以上のようにユーザがプロセスシミュレーションの種々のパラメータを指定できるようにすることで、欠陥生成の様々なケースをシミュレーションすることができ、欠陥もしくは欠陥の原因となる要因の特定にユーザの経験を取り込むことできる。この結果、より効果的に欠陥もしくは欠陥の原因となる要因を特定できることが期待できる。
【００７３】
また、ある検査工程（任意の検査工程）において欠陥が検出された場合、該欠陥は、前回の検査から今回の検査までの間に生成された可能性が高い。そこで、取得部２０９における工程フローの取得は、欠陥が検出された工程から前回検査工程までの部分だけを取得するようにしてもよい。このように構成すれば、プロセスシミュレーション部２１０及び光学シミュレーション部２１１におけるシミュレーション処理の負荷を低減することができる。
【符号の説明】
【００７４】
１…欠陥解析装置、２…製造装置、３…検査装置、４…工程管理装置、５…ネットワーク、１０…コンピュータ本体、１１…ＣＰＵ、１２…ＲＯＭ、１３…ＲＡＭ、１４…ＨＤＤ、１５…ユーザＩ／Ｆ、１６…Ｉ／Ｆ、２０…モニタ、３０…入力デバイス、１０１…光源（ライトソース）、１０２…偏光板（ポラライザ）、１０３…検光子（アナライザ）、１０４…三稜鏡（プリズム）、１０５…検出器（ディテクタ）、１０６…測定対象物、２０１…検査結果ＤＢ、２０２…工程フローＤＢ、２０３…物理モデルＤＢ、２０４…プロセスシミュレーション結果ＤＢ、２０５…光学シミュレーション結果ＤＢ、２０６…受信部、２０７…変換部、２０８…送信部、２０９…取得部、２１０…プロセスシミュレーション部、２１１…光学シミュレーション部、２１２…類似度算出部、２１３…判定部、２１４…表示部。
【特許請求の範囲】
【請求項１】
半導体デバイスの欠陥検査で得られた欠陥の位置及び大きさと、光学検査で得られた前記欠陥を含む領域の反射光の波形を取得するステップと、
前記半導体デバイスを製造する複数の工程と、前記工程毎の処理内容を含む工程情報を取得するステップと、
前記欠陥の位置及び大きさと、前記工程情報に基づいて、前記半導体デバイスのプロセスシミュレーションを行うステップと、
前記シミュレーション結果に対して光学シミュレーションを行い、反射光の波形を生成するステップと、
前記取得した反射光の波形と、前記生成した反射光の波形との類似度を算出するステップと、
前記算出された類似度が、予め登録された閾値を超えているか否かを判定するステップと、
を具備することを特徴とする欠陥解析方法。
【請求項２】
前記半導体デバイスの膜厚又はエッチングレートの少なくとも一方を取得するステップと、
前記工程情報に含まれる処理内容の膜厚又はエッチングレートの少なくとも一方を、前記取得した膜厚又はエッチングレートに置き換えるステップと、
を更に具備することを特徴とする請求項１記載の欠陥解析方法。
【請求項３】
前記プロセスシミュレーションは、前記複数の工程の少なくとも一以上の工程において、前記欠陥の要因となる核を形成して行うことを特徴とする請求項１又は請求項２記載の欠陥解析方法。
【請求項４】
前記核は、前記半導体デバイスを製造する際に使用される材質で形成することを特徴とする請求項３記載の欠陥解析方法。
【請求項５】
半導体デバイスの欠陥検査で得られた欠陥の位置及び大きさと、光学検査で得られた前記欠陥を含む領域の反射光の波形を取得する第１の取得部と、
前記半導体デバイスを製造する複数の工程と、前記工程毎の処理内容を含む工程情報を取得する第２の取得部と、
前記欠陥の位置及び大きさと、前記工程情報に基づいて、前記半導体デバイスのプロセスシミュレーションを行う第１のシミュレーション部と、
前記第１のシミュレーション部でのシミュレーション結果に対して光学シミュレーションを行い、反射光の波形を生成する第２のシミュレーション部と、
前記第１の取得部で取得した反射光の波形と、前記第２のシミュレーション部で生成した反射光の波形との類似度を算出する類似度算出部と、
前記類似度算出部で算出された類似度が、予め登録された閾値を超えているか否かを判定する判定部と、
を具備することを特徴とする欠陥解析装置。
【請求項１】
半導体デバイスの欠陥検査で得られた欠陥の位置及び大きさと、光学検査で得られた前記欠陥を含む領域の反射光の波形を取得するステップと、
前記半導体デバイスを製造する複数の工程と、前記工程毎の処理内容を含む工程情報を取得するステップと、
前記欠陥の位置及び大きさと、前記工程情報に基づいて、前記半導体デバイスのプロセスシミュレーションを行うステップと、
前記シミュレーション結果に対して光学シミュレーションを行い、反射光の波形を生成するステップと、
前記取得した反射光の波形と、前記生成した反射光の波形との類似度を算出するステップと、
前記算出された類似度が、予め登録された閾値を超えているか否かを判定するステップと、
を具備することを特徴とする欠陥解析方法。
【請求項２】
前記半導体デバイスの膜厚又はエッチングレートの少なくとも一方を取得するステップと、
前記工程情報に含まれる処理内容の膜厚又はエッチングレートの少なくとも一方を、前記取得した膜厚又はエッチングレートに置き換えるステップと、
を更に具備することを特徴とする請求項１記載の欠陥解析方法。
【請求項３】
前記プロセスシミュレーションは、前記複数の工程の少なくとも一以上の工程において、前記欠陥の要因となる核を形成して行うことを特徴とする請求項１又は請求項２記載の欠陥解析方法。
【請求項４】
前記核は、前記半導体デバイスを製造する際に使用される材質で形成することを特徴とする請求項３記載の欠陥解析方法。
【請求項５】
半導体デバイスの欠陥検査で得られた欠陥の位置及び大きさと、光学検査で得られた前記欠陥を含む領域の反射光の波形を取得する第１の取得部と、
前記半導体デバイスを製造する複数の工程と、前記工程毎の処理内容を含む工程情報を取得する第２の取得部と、
前記欠陥の位置及び大きさと、前記工程情報に基づいて、前記半導体デバイスのプロセスシミュレーションを行う第１のシミュレーション部と、
前記第１のシミュレーション部でのシミュレーション結果に対して光学シミュレーションを行い、反射光の波形を生成する第２のシミュレーション部と、
前記第１の取得部で取得した反射光の波形と、前記第２のシミュレーション部で生成した反射光の波形との類似度を算出する類似度算出部と、
前記類似度算出部で算出された類似度が、予め登録された閾値を超えているか否かを判定する判定部と、
を具備することを特徴とする欠陥解析装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−４４０６１（Ｐ２０１２−４４０６１Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８５３７３（Ｐ２０１０−１８５３７３）
【出願日】平成２２年８月２０日（２０１０．８．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月２０日（２０１０．８．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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