水平方向Ge濃度勾配を有する絶縁体上の半導体帯域を備えているマイクロ電子デバイスを製造するための方法
【課題】マイクロ電子デバイスの実現。
【解決手段】そのための方法であって、マイクロ電子デバイスは、支持体に基礎を置き、支持体の主平面に平行な方向において、ゲルマニウム濃度勾配をみせる少なくとも1種の半導体帯域を含み、方法は、
a)支持体上への、1種またはそれよりも多い穴を含む少なくとも1種の酸化マスキング層の形成であり、穴は、傾斜のある側面を含み、およびSiに基づく少なくとも1種の第1の半導体帯域を現わし、
b)Siに基づく前記第1の半導体帯域上のSi1−xGex(式中0<x)に基づく少なくとも1種の第2の半導体帯域の形成、
c)前記マスキング層を通じた前記第1の半導体帯域および第2の半導体帯域の熱酸化を具える。
【解決手段】そのための方法であって、マイクロ電子デバイスは、支持体に基礎を置き、支持体の主平面に平行な方向において、ゲルマニウム濃度勾配をみせる少なくとも1種の半導体帯域を含み、方法は、
a)支持体上への、1種またはそれよりも多い穴を含む少なくとも1種の酸化マスキング層の形成であり、穴は、傾斜のある側面を含み、およびSiに基づく少なくとも1種の第1の半導体帯域を現わし、
b)Siに基づく前記第1の半導体帯域上のSi1−xGex(式中0<x)に基づく少なくとも1種の第2の半導体帯域の形成、
c)前記マスキング層を通じた前記第1の半導体帯域および第2の半導体帯域の熱酸化を具える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、マイクロエレクトロニクス分野に、より一層具体的には、水平方向Ge濃度勾配を含む半導体帯域を備えているマイクロエレクトロニック(マイクロ電子)デバイスの実現に関する。
【0002】
本発明はまた、そのような半導体帯域からの位置的に(locally)方向を変えられた(disoriented、無配向)表面を実現する改善された方法も提供する。
【背景技術】
【0003】
技術の現状として、マイクロ電子デバイスに、Si1−bGebに基づく半導体帯域を備えさせることは有益であり、それは一方ではこの物質(材料)が良好な電荷輸送の特性、とりわけ、シリコンよりも良好な電荷担体(キャリア)移動度を所有し、そして他方ではこの物質が良好な機械的特性を所有し、そして例えば Siに基づく隣接する層に機械的ひずみを及ぼすために用いうる限りにおいてである。
【先行技術文献】
【非特許文献】
【0004】
【非特許文献1】Tezuka(テヅカ)ら、“A novel fabrication technique of ultrathin and relaxed SiGe Buffer layers with high Ge fraction for sub-100 nm strained Silicon on Insulator MOSFETs(絶縁体のMOSFETs上のサブ100nmの緊張したシリコンのための高Geフラクション(画分)を有する極薄および緩和SiGeバッファ層の新しい作製技術)”、Japanese Journal of Applied Physics(ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス)、vol. 40(第40巻)、p 2866-2874(第2866−2874頁)、2001年
【非特許文献2】A. Erko(エー.エルコ)、N. V. Abrosimov(エヌ.ブイ.アルボジモブ)およびV. Alex(ブイ.アレックス)、Cryst. Res. Technol.(クリスタルリサーチテクノロジー)、“Laterally graded SiGe crystals for high resolution synchrotron Optics(高分解能シンクロトロン光学のための横方向等級付けSiGe結晶)”、37(2002年)7 685
【発明の概要】
【発明が解決しようとする課題】
【0005】
ゲルマニウムを伴って強化された(enriched with)Si1−bGebに基づく半導体帯域の実現は、ゲルマニウム凝縮と呼ばれる方法を用いることで知られ、そこではSi1−aGeaに基づく帯域の熱酸化が遂行される。そのような方法は、例えば、Tezuka et alによる文献、すなわち“A novel fabrication technique of ultrathin and relaxed SiGe Buffer layers with high Ge fraction for sub-100 nm strained Silicon on Insulator MOSFETs”に記載されている。
【0006】
この文献には、縦方向Ge濃度勾配を含むSiGeに基づく帯域の実現のための方法が報告されている。
【0007】
GeおよびSiの前駆体ガスを用いるエピタキシーによる成長を通じて、成長中にこれらのガスの割合を変動させることによって得られる“バーチュアル(実質上の)基材”と称される層の形成が知られている。これによってもまた、Ge濃度勾配をもつSi1−bGebに基づく半導体帯域が得られるようにできる。
【0008】
水平方向Ge濃度勾配を有するSi1−aGeaに基づく帯域の実現は知られており、これは例えば、文献、すなわち、“Laterally graded SiGe crystals for high resolution synchrotron Optics”、A. Erko、N. V. AbrosimovおよびV. Alex、Cryst. Res. Technol.、37(2002)7 685において報告されている。そのような方法には、SiGe勾配を含むSiGe結晶の成長が含まれる。そのような方法は、履行が困難であり、コストが高く、重大な結晶の欠陥を生じ、および200mmを超える直径の基材には不向きであるといった不利がある。
【0009】
そこで、基材上にGe濃度勾配を有する1種またはそれよりも多くの半導体帯域を作成するための新しいマイクロエレクトロニクスの方法を見出すという課題が生じる。
【課題を解決するための手段】
【0010】
本発明の提示として、本発明は、絶縁体上のSi1−ZGeZ合金に基づき、そしてGe濃度zにおいて勾配をみせる半導体帯域の製造のための方法に関する。半導体帯域の中央部からその中央部の周囲部(periphery)にかけて、Ge含量は増加する。
【0011】
この合金内で、zを、横方向において、0から1まで変動させることができる。
【0012】
この方法には、
a)支持体上への、1種またはそれよりも多い穴(ホール)を含む少なくとも1種の酸化マスキング層の形成であり、ここでは、穴は、とりわけSiに基づき、少なくとも1種の第1の半導体帯域を現わし、およびそれには傾斜のある(inclined)側面が含まれ、および中央部分および中央部分の厚さよりも下位の厚さを有する周囲部分を具え、
b)Siに基づく前記第1の半導体帯域上のSi1−xGex(式中0<x)に基づく少なくとも1種の第2の半導体帯域の形成、
c)前記マスキングを通じた前記第1の半導体帯域および第2の半導体帯域の熱酸化
のための工程が含まれうる。
【0013】
第1の半導体帯域および前記第2の半導体帯域は、Si厚さと比較された比率のSi1−xGex厚さ(ESi1−xGex/ESi)がブロックの中央部から周囲部にかけて増加するブロックを形成することができる。
【0014】
支持体は、絶縁体基材、特にSOI基材上の半導体でありえ、それは支持体層、前記支持体層に基礎を置く(resting on)絶縁層、および前記絶縁層に基礎を置く薄い半導体層を含む。
【0015】
酸化マスキング層は、第1の半導体帯域の厚さEsiよりも厚い厚さ(Eマスク(masque))が提供されうる。
【0016】
第1の半導体帯域は、Siに基づくものでよい薄い半導体層上に成長によって形成されるSiに基づく層でありうる。
【0017】
1種の選択肢に従い、工程a)には、
・ 基材の前記絶縁層を現わす薄い半導体層における1種またはそれよりも多くの開口部の形成、
・ 前記開口部において充填されるマスキング層の形成、
・ 第1の半導体帯域の薄い半導体層上での成長
が含まれうる。
【0018】
1種の選択肢に従い、第2の半導体帯域は、工程b)で、それが穴開口部分を超えて延在するように形成されえ、そこでその方法にはまた、すなわち、第2の半導体帯域の、マスキング層のレベル(水準)への研磨が含まれる。
【0019】
1種の可能な履行で、本方法についてのものに従い、後者(latter)には、加えて、工程b)および工程c)の間に、すなわち、第1の半導体帯域を現わすように、第2の半導体帯域の厚さの、およびマスキング層の除去が含まれうる。
【0020】
方法には、工程c)の後に、前記マスキング層の、および酸化中に形成されるSiO2の少なくとも1種の層の除去が含まれうる。
【0021】
履行のための1種の選択肢に従い、Si1−xGexに基づく第2の半導体帯域は、5%および40%の間のGe濃度をもちうる。
【0022】
本発明はまた、前記半導体帯域の1種またはそれよりも多くのものの上の少なくとも1種の位置的に方向を変えられた帯域の実現のための方法に関し、それは、ゲルマニウム濃度勾配を、支持体の主平面(principal plane)に平行な方向においてみせ、上述したような方法を用いて形成される。
【0023】
本発明はまた、少なくとも1種のヘテロ接合の実現のための方法に関し、ヘテロ接合は、支持体の主平面に平行な方向において、第1のゲルマニウム濃度勾配をみせる少なくとも1種の所定の半導体帯域から、および前記所定の帯域の隣の少なくとも1種の他の半導体帯域から形成され、そしてそれは支持体の主平面に平行な方向において第2のゲルマニウム濃度をみせ、前記所定の帯域および前記他の帯域は、上述したような方法を用いて形成されている。
【0024】
本発明はまた、少なくとも1種のMOSトランジスタの実現のための方法に関し、MOSトランジスタは、1種またはそれよりも多くの前記半導体帯域からのもので、それは支持体の主平面に平行な方向において第1のゲルマニウム濃度勾配をみせ、上述したような方法を用いて形成される。
【図面の簡単な説明】
【0025】
この発明は、製造の例の記載を読むことによってより一層良好に理解され、それらは、次の添付図面を参照しながら、純粋に情報の目的のために与えられ、決して制限的なものではない。
【図1A】本発明に従う方法の例を明らかにし、それは水平方向Ge濃度勾配をみせ、およびそれはSiに基づく半導体帯域のどちらの側上にも位置付けられるSi1−zGezに基づく半導体帯域を含むマイクロ電子デバイスの実現のためのものである。
【図1B】1Aと同様である。
【図1C】1Aと同様である。
【図1D】1Aと同様である。
【図1E】1Aと同様である。
【図1F】1Aと同様である。
【図2A】2Aは、本発明に従う製造方法中での、酸化によるゲルマニウム凝縮に関与する工程の前および後におけるそれぞれのマイクロ電子デバイスを明らかにする。
【図2B】2Bは、本発明に従う製造方法中での、酸化によるゲルマニウム凝縮に関与する工程の前および後におけるそれぞれのマイクロ電子デバイスを明らかにする。
【図3A】3Aは、SGOI構造の実現のための方法を明らかにし、それは、水平方向Ge濃度勾配を有するSi1−zGezに基づく半導体帯域を含み、そしてそれはSiGeに基づく中央帯域およびGeに基づく周囲帯域を含み、またはそれはGeを伴って高度に強化される。
【図3B】3Bは、SGOI構造の実現のための方法を明らかにし、それは、水平方向Ge濃度勾配を有するSi1−zGezに基づく半導体帯域を含み、そしてそれはSiGeに基づく中央帯域およびGeに基づく周囲帯域を含み、またはそれはGeを伴って高度に強化される。
【図4A】4Aは、SGOI構造の実現のための方法を明らかにし、それは水平方向Ge濃度勾配を有するSi1−zGezに基づく半導体帯域を含み、およびそれはSiに基づく中央帯域およびGeに基づく周囲帯域を含み、またはそれはGeを伴って高度に強化される。
【図4B】4Bは、SGOI構造の実現のための方法を明らかにし、それは水平方向Ge濃度勾配を有するSi1−zGezに基づく半導体帯域を含み、およびそれはSiに基づく中央帯域およびGeに基づく周囲帯域を含み、またはそれはGeを伴って高度に強化される。
【図5A】5Aは、位置的に方向を変えられた表面、構造からの面の実現の例を明らかにし、それは、水平方向Ge濃度勾配を有するSi1−zGezに基づく半導体帯域を含み、本発明に従う方法を用いて得られる。
【図5B】5Bは、位置的に方向を変えられた表面、構造からの面の実現の例を明らかにし、それは、水平方向Ge濃度勾配を有するSi1−zGezに基づく半導体帯域を含み、本発明に従う方法を用いて得られる。
【図6A】SiGe帯域におけるGe濃度の効果を明らかにし、それは、本発明に従う方法の工程を用いて形成され、本発明に従う方法を用いて作成された位置的に方向を変えられた表面に角度を傾けられる(on the angle of)。
【図6B】6Aと同様である。
【図6C】6Aと同様である。
【図6D】6Aと同様である。
【図7A】6Aと同様である。
【図7B】6Aと同様である。
【図7C】6Aと同様である。
【図7D】6Aと同様である。
【図8】本発明に従うマイクロ電子デバイスの例を明らかにし、それは水平方向Ge濃度勾配を有するSi1−zGezに基づく半導体帯域に基礎を置く緊張した(ひずんだ)半導体帯域を備えている。
【図9】本発明に従うデバイスの例を明らかにし、それは、水平方向Ge濃度勾配を有するSi1−z1Gez1に基づく半導体帯域に基礎を置く第1の緊張した半導体帯域、隣の水平方向Ge濃度勾配を有するSi1−z2Gez2に基づく半導体帯域に基礎を置く第2の緊張した半導体帯域を備えている接合から形成される。
【図10】本発明に従う方法における工程の変形を明らかにし、それは傾斜のある側面を有する半導体帯域の形成を進めるために用いる。
【図11A】11Aは、方向を変えられてないSi表面および方向を変えられたSi表面をそれぞれ明らかにする。
【図11B】11Bは、方向を変えられてないSi表面および方向を変えられたSi表面をそれぞれ明らかにする。
【0026】
これらの種々の図の同じ、似たまたは等価な部分には、ある図から別の図への移行を促すように同じ数値の参照を帯びさせた。
【0027】
図面をより一層読み易くするために、図において表わされる種々の部分は必ずしも均等目盛ではない。
【発明を実施するための形態】
【0028】
特定の具体例の詳細な記載として、次に、本発明に従う方法の、マイクロ電子デバイスを製造するための例を、図1Aから1Fまでと関連して与え、それは、基材上に基礎を置くSi1−ZGeZ(式中0<z≦1)に基づく1種またはそれよりも多くの半導体帯域を備えており、そしてそれは水平方向における、つまり基材(基板)に平行な方向にGe濃度勾配をみせる。
【0029】
この方法のための出発物質は、絶縁体の種類の基材上の半導体、例えば、SOI(“シリコン・オン・インシュレーター”)タイプであり、これには、例えば、Siに基づき、誘電体物質の層、101、例えば、埋設SiO2シリカ(または“埋設酸化物”)層を用いて被覆され、それ自体が薄い半導体層102で被覆された支持体層100が含まれ、それは、例えば、Siに基づき、およびその厚さEsiは、例えば、5および50ナノメートルの間であり、または例えば、10ナノメートルの程度のものである。
【0030】
次いで、酸化マスキング層を、Siに基づく半導体層102上に作成する。マスキング層は、誘電体物質、例えば、SixNy、とりわけSi3N4に基づくことができ、またはたぶん誘電体物質(類)の数個(5か6くらい)の層のスタック(積み重ね)でありうる少なくとも1種の層108で形成することができる。
【0031】
マスキング層108は堆積によって作成してよく、および厚さEmasqueをもつことができ、これは、例えば、100ナノメートルの、または数百ナノメートルの程度、または例えば、10および500ナノメートルの間でありうる。
【0032】
穴112、114を次いで、誘電体物質の層108において作成する。穴112、114は、Siに基づく層102が現れるように作成する。穴112、114は、例えば、フォトリソグラフィーまたは電子ビームリソグラフィに関与する少なくとも1種の工程を含む方法によって作成しうる(図1A)。
【0033】
次いで、Siに基づく半導体帯域120を、穴112、114において、半導体層102上に形成する。
【0034】
Siに基づくこれらの帯域120は、半導体層102上でのエピタキシーを通じた局所的(localised)Si成長によって形成しうる。Siに基づく帯域120の厚さE′Siはマスクの厚さEmasqueよりも薄く、その結果E′Si<Emasqueである。
【0035】
Siに基づく帯域120の厚さE′Siは、厚さEmasqueよりも薄く、例えば、50ナノメートルの程度である。
【0036】
Siに基づく帯域120は、{11n}、式中n≧1、例えば、n=1またはn=3であるものに沿って配向されうる傾斜のある側面で形成される。帯域120は、数十ナノメートルまたは数百ナノメートルにわたって延在することがある傾斜のある側面121,122をもちうる(図1B)。
【0037】
帯域120の側面は、局所的エピタキシーを用いて得られ、低圧、例えば、1トル(Torr、1トル=0.133322kPa)および数十のトルの間、および高温、例えば、750℃よりも高い高温で遂行される。
【0038】
マスキング層108の側面109と成長面との間の角度θは、側面の形成を進めるために、80°よりも大きく、例えば、120°の程度のものとして提供しうる。
【0039】
図10において、角度θ=θ1、式中θ1>90°は、傾斜のある側面をもつ半導体帯域120の形成を促すために、マスキング層1008の側面1009の間で想定される。
【0040】
マスキング層1008の側面および成長面の間の角度にわたるコントロールは、選択的なプラズマエッチングに基づき、例えばSiO2(マスキングがSiO2に基づくとき)および層102のSiとの間で履行しうる。この選択性は、とりわけ、ガス混合物、例えば、Cl2−HBr−He−O2−CF4に基づくものにおいて存在する酸素の割合に依存する。ガス混合物における酸素の割合を増やすことによって、80°よりも大きな角度をマスキング層の側面および成長面の間で得ることができる。マスキング層の側面および成長面との間のこの角度のための別のコントロール因子は、エッチングプラズマおよび基材100の間に適用される分極でありうる。
【0041】
次いで、他のSi1−xGex半導体帯域(式中x>0)を、Siに基づく半導体帯域120上のSi1−xGexの局所的エピタキシーを通じた成長によって、半導体帯域120上に形成する。
【0042】
この製造の例において、Si1−xGexに基づく帯域130の厚さESi1−xGexを、これらの帯域130が穴112、114の隙間部(aperture)を超えて延在するように想定しうる。
【0043】
エピタキシーを通じた成長は、それが、適合性の厚さ(conforming thickness)の帯域130の形成を導くものであるように、すなわち、一定の厚さのものでよく、そこで、帯域130の形状が帯域120の形状を再生する。Si1−xGexに基づく帯域130はたぶん、ファセットまたは側面131、132を含むことができ、それらは平面{311}または平面{311}および{111}に沿って傾斜する。Si1−xGexに基づく帯域130は、それらが傾斜のある側面とともにプロファイル(輪郭)をみせないように、有効な厚さESi1−xGexでたぶん形成されうる。
【0044】
Si1−xGexに基づく帯域130は、酸化マスキング層の厚さEmasqueの程度またはそれに等しい厚さESi1−xGexを伴って想定されうる。厚さESi1−xGexは、それがSi1−xGex合金のプラスチック緩和厚さ(plastic relaxation thickness)より薄くなるように選定しうる。Si1−xGex合金は、それが、例えば、xについて、5および40%の間であり、例えば、30%の程度のGe濃度を有する低Ge濃度をもつように選定しうる(図1C)。
【0045】
30%の程度のGe濃度のために、プラスチック緩和厚さは40nmの程度でありうる。
【0046】
ESi1−xGexに基づく帯域はたぶん、Siに基づく帯域120が形成されるものと同じ設備において作成しうる。
【0047】
層108の上側面を超えて延在する帯域130において、半導体材料の化学機械研磨(“CMP”−‘化学機械平坦化’)をその後、遂行する。研磨は、それが、酸化マスキング層108にて止まるように遂行しえ、それは半導体帯域130を減らすためであり、そしてスタックド半導体帯域120および130の累積厚さESi+ESi1−xGexを得るためであり、それは、酸化マスクの層108のものと等しいか、またはほぼ等しく、その結果、ESi+ESi1−xGex?(≒)Emasqueである(図1D)。
【0048】
各々の穴112、114において、Si帯域上のSi1−xGex合金に基づく帯域のスタッキングによって形成される半導体ブロックを得ることができ、これは、ブロックの中央からブロックの縁部または周囲に向かって増える、可変性(Si1−xGexの厚さ/Siの厚さ)比率およびとりわけ、ある(Geの量/Siの量の)比率を有する。
【0049】
帯域135は、それにわたって、その(ESiGe/ESi)比率が増え、Si帯域120が傾斜のある側面をみせる場所に対応する。この帯域135は、数十のナノメートルおよび数百ナノメートルの間である長さをもちうる(図1E)。
【0050】
次いで、Si1−xGexに基づく半導体帯域130においてGeの局所的凝縮に関与する工程(図1F)を、例えば、選択的Si酸化法、例えば、高温、例えば、900℃よりも高くでのドライ酸化を用いて遂行する。
【0051】
凝縮は、文献、すなわち、<<A novel fabrication technique of ultrathin and relaxed SiGe buffer layers with high Ge fraction for sub-100 nm strained silicon on insulator MOSFETs, Tezuka et al., Japanese Journal of Applied Physics, vol. 40, p 2866-2874, 2001>>に記載されるもののような凝縮方法を用いて遂行しうる。
【0052】
このGe凝縮を遂行するために、Si1−xGexに基づく半導体帯域130の少なくとも1種の熱酸化工程を、層108において形成される酸化マスキング層を通じて、高温で遂行する。酸化温度は好ましくは、半導体帯域130におけるSi1−xGex物質の融点よりも低い。層108のマスキング要素またはマスキングブロックは、半導体層102の酸化を遅らせるか、または妨げうる。必要であれば、酸化を完全にブロックすることができる。
【0053】
一旦、酸化工程が終了すると、Si1−zGez(式中z>x)に基づく帯域が、水平な方向において変動するゲルマニウム組成またはゲルマニウムのレベル(水準)を伴って得られる。Si1−zGezに基づく帯域140には、支持体100に対し、または支持体の主平面に対して平行である方向においてゲルマニウム濃度勾配が続く(そこでは、支持体の主平面は、支持体100を通り抜け、そして図1Fにおける直交マーカー
【数1】
の平面
【数2】
に平行である平面によって画成される)。
【0054】
半導体帯域140において、ゲルマニウム含量は帯域140の中央部140aから、これらの帯域140の周囲部140bに向けて、薄い半導体層102との界面近くにかけて変動し、そして増加する。
【0055】
半導体帯域140は、それらの中央部でSiz1Ge1−z1に基づき、そしてそれらの周囲部140bでSiz2Ge1−z2に基づき、式中z2<z1であり、および式中z2は0に近いか、またはほぼそれに等しくてよい。
【0056】
このように、1種の選択肢に従い、半導体帯域140は、Geに基づくか、またはそれらの先端部140bで、酸化マスクの近くではGeを伴って高度に強化される。
【0057】
一旦、酸化工程が終了すると、Si1−zGezに基づく帯域140は、酸化中に形成されるSiO2に基づく層150によって頂上を覆われる。酸化マスク、およびとりわけ、このマスクの厚さおよび組成は、このマスクによって被覆される半導体層102がそのままにしておかれるように想定される(図1F)。
【0058】
酸化中に形成されるSiO2の層150を、酸化マスク層108と同様に、その後除去する。
【0059】
次いで、SiO2の層150を、例えば、HFでのウェットエッチングを用いて除去しうる一方、層108は、それがSixNyに基づくとき、例えばH3PO4を用い、除去しうる。
【0060】
用いる凝縮方法において、Si1−zGezに基づく半導体帯域の最終的なGeの豊富化(enrichment)が、半導体帯域120において、Geの量およびSiの量の間の初期比に依存するように、ゲルマニウムを保有する。凝縮方法に続き、穴112、114において位置付けられる半導体帯域におけるGe濃度の変動の比率(rate of variation)が、絶縁体またはSGOI帯域140上のシリコンゲルマニウムの中央部から先端部にかけて増える。したがって、水平な方向でのGe濃度勾配が最終的に得られる。
【0061】
図2Aでは、工程1Dにおいて形成されるデバイスの別の部分を示し、薄い半導体層102上に形成される酸化マスキング層108のブロック108aでのものである。このブロック108aのどちらの側上でも、傾斜のある側面121を含むSiに基づく半導体帯域120はそれぞれ、Si1−xGexの帯域130によって覆われる。
【0062】
図2Bにおいて、デバイスのこの別の部分を示し、一旦、ゲルマニウム凝縮工程が遂行され、そして酸化マスキング層およびGe凝縮方法中に酸化によって作成されるSiO2の層が除去されたものである。
【0063】
酸化マスク108のブロック108aが位置付けられる場所では、薄い半導体層102から生産されるSiに基づく帯域102aがある。Siに基づくこの帯域102aのどちらの側上でも、半導体帯域140はSi1−zGez(式中z>y)に基づくものであり、それは支持体100の主平面に平行な水平な方向においてGe濃度勾配をみせる。
【0064】
そのような帯域は、マイクロ電子デバイスが、トランジスタのように作成されるのを可能にし、それには、機械的応力が含まれ、その一方でメッシュパラメータの連続性(continuity)が保持され、そのようにして欠陥の存在が最小にされる。
【0065】
製造方法の別の例を図3Aおよび3Bにおいて与える。
【0066】
この変形にとって、出発物質は以前に記載したようなSOI基材でありえ、それから薄い半導体層102が除去され、それは1またはそれよりも多い場所でのことであり、例えば、少なくとも1種のフォトリソグラフィー工程、次いでシリコンエッチングを含む方法が用いられる。
【0067】
次いで、酸化マスク208を、半導体層102が除去された場所で作成し、そしてしたがって、基材のSiO2層101上に基礎を置かれる。
【0068】
酸化マスク208には、開口部が含まれ、それはそこで、薄い半導体層102上に、傾斜のある側面を含むSiに基づく半導体帯域220、およびSiに基づく帯域220上に基礎を置くSi1−xGex(式中X>0)に基づく半導体帯域230を形成する(図3A)。
【0069】
半導体帯域220および230は、エピタキシーを通じた成長によって引き続けて形成することができ、それはエッチングされていない薄い半導体層102の一部分から始められる。
【0070】
帯域220、230の酸化工程は、マスキング層208を通じて高温で遂行される。酸化工程は、薄い半導体層102の、および半導体帯域220および230のもので、それぞれがSiおよびSi1−xGexに基づくもののシリコンを消費する。
【0071】
マスキング層208は、例えば、100ナノメートルの、または数百ナノメートルの程度の厚さをもつことができ、またはそれは、例えば、10および500ナノメートルでよい。
【0072】
帯域220、230の厚さは、マスク208の、例えば、50ナノメートルの程度の厚さよりも薄い。
【0073】
一旦、酸化工程が終了し、そしてマスキング層208、ならびにこの酸化から得られるSiO2の層が除去されると、Si1−zGez(式中z>0)に基づく少なくとも1種の帯域が得られ、それは水平な方向において濃度勾配を含み、そしてそれは基材の絶縁層101上に直接的に基礎を置かれる。
【0074】
まさに記載した製造方法の例の1種の変形(図4Aおよび4B)に従い、埋込み酸化層 101上に、酸化マスキング層208が作成され、それは例えば、Si3N4に基づくものであり、そしてそれは開口部を含み、そこでは、半導体のブロックが、マスキング層208と同じ高さで、またはほぼ同し高さで形成される。
【0075】
半導体ブロックはSiに基づく帯域330から形成してよく、これにはSi1−xGexに基づく帯域340aおよび340bの被覆されたファセットが含まれ、そこでは、帯域340aおよび340bは前記ブロックが平らであるようなものの配列をもつ。
【0076】
半導体ブロックは、少なくとも1種の化学的機械的研磨(CMP)工程を用い、例えば、半導体帯域240の図3Aに関係して以前に記載したようなデバイスの研磨工程を通じて形成されたものでよく、これによって、酸化マスク208の所定の厚さ、および所定の厚さと等しいか、またはほぼ等しく、そして帯域330の上側面を現わすようにさせる半導体帯域240の厚さの除去が導かれる(図4A)。
【0077】
その後、半導体ブロックの酸化によるゲルマニウムの凝縮に関与する工程を、酸化マスキング層208を通じて遂行する。酸化工程を遂行し、その結果、シリコンが、Si1−xGexに基づく半導体帯域340aおよび340bにおいて消費される。
【0078】
一旦、酸化工程を終了して、マスキング層208、ならびにゲルマニウム凝縮方法中にSiの酸化から得られるSiO2の層を除去する。
【0079】
したがって、少なくとも1種の半導体帯域340が得られ、それには、水平な方向、つまり、支持体100に平行であり、そして絶縁層101上に直接的に基礎を置かれるGe濃度勾配が含まれる。中央部340aでは、半導体帯域において、後者は半導体帯域230からの、および薄い半導体層102からのSiから作成される。
【0080】
半導体帯域340の端部340a、340bは、Si1−wGew(式中w>y)に基づき、および可変性の厚さのSi1−yGeyに基づく半導体帯域330a、330bの酸化に起因し、Ge濃度勾配をみせ、そこでは、Ge濃度は、半導体帯域350の求心性の方向において、および支持体100に平行に増える(図4B)。
【0081】
以前に記載したようなGe濃度勾配を有する絶縁体(SGOI)帯域上に1種またはそれよりも多くのSiGeを含む構造は、位置的に方向を変えられた半導体帯域を製造するのに用いることができる。
【0082】
位置的に方向を変えられた表面を局所的なエピタキシーを用いて得ることができる。以前に得られたSiGe帯域から、位置的に方向を変えられた表面は、エッチングによってまたは酸化によって得ることができ、それらの動力学(キネティックス)はGe濃度に依存する。
【0083】
得られる表面はタイプ{11n}のものであり、式中nは数十のユニット(単位)に等しくてよい。
【0084】
位置的に方向を変えられた帯域は、III−V半導体帯域の成長支持体として用いることができる。このことは、III−V半導体帯域を得ることができるが、一方で低レベルの欠陥を生じさせることを意味する。
【0085】
そのような欠陥は、主に逆位相境界のもので、Siペンダント結合が同じ方向でないときに生じる(図11A)。
【0086】
弱く方向を変えられた表面の使用は、それらの表面が得られ、それらはSiペンダント結合の大部分を同じ方向においてもつことを意味する。このようにして、欠陥の上述したタイプの生成がかなり減らされる(図11B)。
【0087】
水平方向Ge濃度勾配を有するSGOI層を得るための上述の方法の1種は、次いでエッチングまたは酸化の方法が続き、それは、Geの濃度xに依存するSi1−xGexの消費動力学をもち、位置的に方向を変えられた表面が使用されるのを許す。
【0088】
微斜面(vicinal surface、近接表面)Svの実現は、水平な、またはこの帯域の主平面に平行な方向においてGe濃度勾配をみせるSi1−zGezに基づく半導体帯域440(図5A)を用いて達成しうる。
【0089】
そのような表面は、エッチングを用い、それらの動力学はGeのパーセンテージに依存し、ウェット法を用い、例えば、HF− HNO3− CH3COOH−HNAを使い、またはプラズマエッチング、例えば、非局在CF4プラズマエッチングを用いて作成しうる。位置的に方向を変えられた表面が得られるのを可能にするエッチング方法は、気相化学エッチング、またはCVE(“化学気相エッチング”)の方法でよく、例えば、キャリヤガスで、例えば、水素または窒素と混合したHClを用いる。このエッチングは、その動力学が、形成された水平方向Ge勾配を有する帯域におけるGeのパーセンテージに依存するものであり、450℃および900℃の間であることができる温度にて使用しうる。エッチング温度は、700℃よりも低いか、またはそれに等しいように選びうる。この温度では、エッチングは、異なるGe濃度を有する2つのSiGe帯域の間で選択的であるのに加え、周囲のシリコン、例えば、基材のシリコンに関して(towards)著しく選択的であり、それはシリコンのエッチングの速度が遅いこと、つまり、少なくとも0.1nm/分より小さいことを伴う。例えば、エッチング中のガス混合物の合計圧力は、200および101,300のPaの間である。水素の分圧は、例えば、20および24,000のPaの間でありうる。エッチングガス混合物の流れは、例えば、分あたりで、標準的な数リットル(several standard litres)および標準的な数十リットルの間でよい。HC1の流れは、分あたりで、数百立方センチメートル/分および標準的な数十リットル/分の間でありうる。エッチング時間は数秒および数百秒の間でよい(図5B)。
【0090】
1種の変形に従い、その表面はウェットパス酸化によって作成しうる。
【0091】
方向を変えられた表面は、まさに記載した方法の1種または他のものを用いて形成しうる。
【0092】
Si1−ziGeziに基づく半導体帯域のGeの濃度ziを適切に変えることによって、図3Bに関連して以前に記載したような構造から得られる位置的に方向を変えられた表面の角度を調整しうる。
【0093】
図6A−6Dおよび7A−7Dは、SiおよびGeの、そして異なるGe濃度をもつ合金に基づく半導体帯域からの異なる角度を有する位置的に方向を変えられた表面を製造するための方法の2つの例を示す。
【0094】
以前に記載したような上側の薄いSi層102を有するSOI基材は、この例では、10nmの程度のものであり、出発物質として用いうる。
【0095】
局所のSiエピタキシーを用い、半導体層230を、例えば、薄い半導体層102上に、20nmの程度のもので形成する。半導体帯域230は、100nmの程度の間隔Dにわたって、酸化マスキング層208の近くに、Si層がその中央部からその先端部にかけて30から10nmまで減少するようなものでよい(図6Aおよび7A)。
【0096】
第1のケースでは、Si1−x1Gex1のエピタキシーを遂行し、式中x1=0.1であり、40nmの厚さを有するSi1−x1Gex1に基づく半導体帯域540を形成するためである。
【0097】
第2のケースでは、Si1−x2Gex2のエピタキシーを遂行し、式中x2=0.2であり、40nmの厚さを有するSi1−x2Gex2に基づく半導体帯域640を形成するためである。
【0098】
使用される酸化マスキング層208の厚さEmasqueは同様に(in turn)50nmの程度であってよく、その結果、Emasque=ESiGe+ESiである(式中、ESiは層102の厚さであり、およびESiGeは帯域540および640の厚さである)。
【0099】
第1のケースでは(図6B)、機械的−化学的平坦化工程の後、半導体帯域540を得ることができ、それは、中央領域540aにおいて、Si0.9Ge0.1の20nmの厚さをもつことができ、そしてそれは、Siの30nmの厚さに基礎を置くことができ、そして周囲領域540bにおいて、Si0.9Ge0.1の40nmの厚さであり、10nmの厚さに基礎を置かれる。
【0100】
第2のケースでは(図7B)、機械的−化学的平坦化工程の後、半導体帯域640を得ることができ、それは、中央領域640aにおいて、Si0.8Ge0.2の20nmの厚さをもつことができ、そしてそれは、Siの30nmの厚さに基礎を置きえ、そして周囲領域640bにおいて、Si0.8Ge0.2の40nmの厚さでありえ、10nmの厚さに基礎を置かれる。
【0101】
次いで、酸化によるGeの凝縮を、例えば、10ナノメートルの程度の厚さを有するSizGe1−z半導体帯域を得るように遂行する。
【0102】
第1のケースでは、半導体帯域550を得ることができ、それは、中央領域550aにおいて、Si0.8Ge0.2に基づいてよく、周囲領域550bにおいてはSi0.6Ge0.4に基づいてよい(図6C)。このケースでは、Geの2つの極端な濃度の間の差は、半導体帯域550における20%の程度のものである。
【0103】
第2のケースでは、半導体帯域650を得ることができ、それは、中央領域650aにおいて、Si0.4Ge0.4に基づいてよく、および周囲領域650bにおいてはSi0.2Ge0.8に基づいてよい(図7C)。このケースでは、Geの2つの極端な濃度の間の差は、半導体帯域650において40%の程度のものである。
【0104】
このようにして、100nmの幅広の程度の帯域550または650において、第1のケースでは、ある程度(20%)の勾配Δを得ることができ、そして第2のケースでは40%の程度の勾配Δを得ることができる。
【0105】
次いで、位置的に方向を変えられた表面を、前に記載したような、Si1−zGez消費動力学が濃度zに依存する酸化またはエッチングの方法を適用することによって形成する。
【0106】
得られる方向を変えられた表面の鋭さは、濃度勾配の値に依存する。第1のケースにおいて得られる半導体帯域550は、基材の主平面(図6Dにおいて直交識別子(orthogonal identifier)[O;;;]の平面[O;;]に平行な平面として画成される)と角度αを作成する領域552を含むことができ、それは半導体帯域550においてGe濃度勾配に依存する。第2のケースにおいて得られる半導体領域550は、角度β>α(図6Dにおける角度β)をもちえ、それはまた半導体帯域550においてGe濃度勾配に依存する。
【0107】
以前に記載した方法の例のどれか一方(one or the other of)を用いて、Si1−xGex合金に基づく帯域を、並べて、または順に重ねて(one on top of the other)作成することができ、それらは異なるGe濃度をもち、そしてそれぞれが水平方向の濃度勾配をみせる。
【0108】
以前に記載した方法の例のどれか一方を用いて、少なくとも1種の緊張した半導体帯域760はまた、とりわけ、水平方向Ge濃度勾配をみせるSi1−ZGeZ合金に基づく帯域740上に、エピタキシーを通じた成長による例によって形成される緊張したSi帯域を形成しうる。
【0109】
水平方向Ge濃度勾配をみせるSi1−ZGeZ合金に基づく半導体帯域を含むMOSトランジスタを、ソースおよびドレインの帯域において用いることができ、そこでは、SiGe豊富な帯域をチャネルの近くに位置付けるのが好ましく、それは後者に応力(ストレス)を加えるためであり、一方で、より一層低いGe濃度を有するSiGe帯域をソースおよびドレインの帯域の端部で位置付けて、コンタクト(接点)を促す。
【0110】
図10では、水平な方向において第1のGe濃度勾配をもつSi1−z2Gez2に基づく第1の半導体帯域840、および水平な方向において第2のGe濃度勾配をもつ第2のSi1−z2Gez2半導体帯域940を含むnSi1−z1Gez1−pSi1−z2Gez2ヘテロ接合を含むマイクロ電子デバイスを示す。帯域840および940は、基材の絶縁材層101に基礎を置き、そして本発明に従う方法を用いて形成された。
【技術分野】
【0001】
本発明は、マイクロエレクトロニクス分野に、より一層具体的には、水平方向Ge濃度勾配を含む半導体帯域を備えているマイクロエレクトロニック(マイクロ電子)デバイスの実現に関する。
【0002】
本発明はまた、そのような半導体帯域からの位置的に(locally)方向を変えられた(disoriented、無配向)表面を実現する改善された方法も提供する。
【背景技術】
【0003】
技術の現状として、マイクロ電子デバイスに、Si1−bGebに基づく半導体帯域を備えさせることは有益であり、それは一方ではこの物質(材料)が良好な電荷輸送の特性、とりわけ、シリコンよりも良好な電荷担体(キャリア)移動度を所有し、そして他方ではこの物質が良好な機械的特性を所有し、そして例えば Siに基づく隣接する層に機械的ひずみを及ぼすために用いうる限りにおいてである。
【先行技術文献】
【非特許文献】
【0004】
【非特許文献1】Tezuka(テヅカ)ら、“A novel fabrication technique of ultrathin and relaxed SiGe Buffer layers with high Ge fraction for sub-100 nm strained Silicon on Insulator MOSFETs(絶縁体のMOSFETs上のサブ100nmの緊張したシリコンのための高Geフラクション(画分)を有する極薄および緩和SiGeバッファ層の新しい作製技術)”、Japanese Journal of Applied Physics(ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス)、vol. 40(第40巻)、p 2866-2874(第2866−2874頁)、2001年
【非特許文献2】A. Erko(エー.エルコ)、N. V. Abrosimov(エヌ.ブイ.アルボジモブ)およびV. Alex(ブイ.アレックス)、Cryst. Res. Technol.(クリスタルリサーチテクノロジー)、“Laterally graded SiGe crystals for high resolution synchrotron Optics(高分解能シンクロトロン光学のための横方向等級付けSiGe結晶)”、37(2002年)7 685
【発明の概要】
【発明が解決しようとする課題】
【0005】
ゲルマニウムを伴って強化された(enriched with)Si1−bGebに基づく半導体帯域の実現は、ゲルマニウム凝縮と呼ばれる方法を用いることで知られ、そこではSi1−aGeaに基づく帯域の熱酸化が遂行される。そのような方法は、例えば、Tezuka et alによる文献、すなわち“A novel fabrication technique of ultrathin and relaxed SiGe Buffer layers with high Ge fraction for sub-100 nm strained Silicon on Insulator MOSFETs”に記載されている。
【0006】
この文献には、縦方向Ge濃度勾配を含むSiGeに基づく帯域の実現のための方法が報告されている。
【0007】
GeおよびSiの前駆体ガスを用いるエピタキシーによる成長を通じて、成長中にこれらのガスの割合を変動させることによって得られる“バーチュアル(実質上の)基材”と称される層の形成が知られている。これによってもまた、Ge濃度勾配をもつSi1−bGebに基づく半導体帯域が得られるようにできる。
【0008】
水平方向Ge濃度勾配を有するSi1−aGeaに基づく帯域の実現は知られており、これは例えば、文献、すなわち、“Laterally graded SiGe crystals for high resolution synchrotron Optics”、A. Erko、N. V. AbrosimovおよびV. Alex、Cryst. Res. Technol.、37(2002)7 685において報告されている。そのような方法には、SiGe勾配を含むSiGe結晶の成長が含まれる。そのような方法は、履行が困難であり、コストが高く、重大な結晶の欠陥を生じ、および200mmを超える直径の基材には不向きであるといった不利がある。
【0009】
そこで、基材上にGe濃度勾配を有する1種またはそれよりも多くの半導体帯域を作成するための新しいマイクロエレクトロニクスの方法を見出すという課題が生じる。
【課題を解決するための手段】
【0010】
本発明の提示として、本発明は、絶縁体上のSi1−ZGeZ合金に基づき、そしてGe濃度zにおいて勾配をみせる半導体帯域の製造のための方法に関する。半導体帯域の中央部からその中央部の周囲部(periphery)にかけて、Ge含量は増加する。
【0011】
この合金内で、zを、横方向において、0から1まで変動させることができる。
【0012】
この方法には、
a)支持体上への、1種またはそれよりも多い穴(ホール)を含む少なくとも1種の酸化マスキング層の形成であり、ここでは、穴は、とりわけSiに基づき、少なくとも1種の第1の半導体帯域を現わし、およびそれには傾斜のある(inclined)側面が含まれ、および中央部分および中央部分の厚さよりも下位の厚さを有する周囲部分を具え、
b)Siに基づく前記第1の半導体帯域上のSi1−xGex(式中0<x)に基づく少なくとも1種の第2の半導体帯域の形成、
c)前記マスキングを通じた前記第1の半導体帯域および第2の半導体帯域の熱酸化
のための工程が含まれうる。
【0013】
第1の半導体帯域および前記第2の半導体帯域は、Si厚さと比較された比率のSi1−xGex厚さ(ESi1−xGex/ESi)がブロックの中央部から周囲部にかけて増加するブロックを形成することができる。
【0014】
支持体は、絶縁体基材、特にSOI基材上の半導体でありえ、それは支持体層、前記支持体層に基礎を置く(resting on)絶縁層、および前記絶縁層に基礎を置く薄い半導体層を含む。
【0015】
酸化マスキング層は、第1の半導体帯域の厚さEsiよりも厚い厚さ(Eマスク(masque))が提供されうる。
【0016】
第1の半導体帯域は、Siに基づくものでよい薄い半導体層上に成長によって形成されるSiに基づく層でありうる。
【0017】
1種の選択肢に従い、工程a)には、
・ 基材の前記絶縁層を現わす薄い半導体層における1種またはそれよりも多くの開口部の形成、
・ 前記開口部において充填されるマスキング層の形成、
・ 第1の半導体帯域の薄い半導体層上での成長
が含まれうる。
【0018】
1種の選択肢に従い、第2の半導体帯域は、工程b)で、それが穴開口部分を超えて延在するように形成されえ、そこでその方法にはまた、すなわち、第2の半導体帯域の、マスキング層のレベル(水準)への研磨が含まれる。
【0019】
1種の可能な履行で、本方法についてのものに従い、後者(latter)には、加えて、工程b)および工程c)の間に、すなわち、第1の半導体帯域を現わすように、第2の半導体帯域の厚さの、およびマスキング層の除去が含まれうる。
【0020】
方法には、工程c)の後に、前記マスキング層の、および酸化中に形成されるSiO2の少なくとも1種の層の除去が含まれうる。
【0021】
履行のための1種の選択肢に従い、Si1−xGexに基づく第2の半導体帯域は、5%および40%の間のGe濃度をもちうる。
【0022】
本発明はまた、前記半導体帯域の1種またはそれよりも多くのものの上の少なくとも1種の位置的に方向を変えられた帯域の実現のための方法に関し、それは、ゲルマニウム濃度勾配を、支持体の主平面(principal plane)に平行な方向においてみせ、上述したような方法を用いて形成される。
【0023】
本発明はまた、少なくとも1種のヘテロ接合の実現のための方法に関し、ヘテロ接合は、支持体の主平面に平行な方向において、第1のゲルマニウム濃度勾配をみせる少なくとも1種の所定の半導体帯域から、および前記所定の帯域の隣の少なくとも1種の他の半導体帯域から形成され、そしてそれは支持体の主平面に平行な方向において第2のゲルマニウム濃度をみせ、前記所定の帯域および前記他の帯域は、上述したような方法を用いて形成されている。
【0024】
本発明はまた、少なくとも1種のMOSトランジスタの実現のための方法に関し、MOSトランジスタは、1種またはそれよりも多くの前記半導体帯域からのもので、それは支持体の主平面に平行な方向において第1のゲルマニウム濃度勾配をみせ、上述したような方法を用いて形成される。
【図面の簡単な説明】
【0025】
この発明は、製造の例の記載を読むことによってより一層良好に理解され、それらは、次の添付図面を参照しながら、純粋に情報の目的のために与えられ、決して制限的なものではない。
【図1A】本発明に従う方法の例を明らかにし、それは水平方向Ge濃度勾配をみせ、およびそれはSiに基づく半導体帯域のどちらの側上にも位置付けられるSi1−zGezに基づく半導体帯域を含むマイクロ電子デバイスの実現のためのものである。
【図1B】1Aと同様である。
【図1C】1Aと同様である。
【図1D】1Aと同様である。
【図1E】1Aと同様である。
【図1F】1Aと同様である。
【図2A】2Aは、本発明に従う製造方法中での、酸化によるゲルマニウム凝縮に関与する工程の前および後におけるそれぞれのマイクロ電子デバイスを明らかにする。
【図2B】2Bは、本発明に従う製造方法中での、酸化によるゲルマニウム凝縮に関与する工程の前および後におけるそれぞれのマイクロ電子デバイスを明らかにする。
【図3A】3Aは、SGOI構造の実現のための方法を明らかにし、それは、水平方向Ge濃度勾配を有するSi1−zGezに基づく半導体帯域を含み、そしてそれはSiGeに基づく中央帯域およびGeに基づく周囲帯域を含み、またはそれはGeを伴って高度に強化される。
【図3B】3Bは、SGOI構造の実現のための方法を明らかにし、それは、水平方向Ge濃度勾配を有するSi1−zGezに基づく半導体帯域を含み、そしてそれはSiGeに基づく中央帯域およびGeに基づく周囲帯域を含み、またはそれはGeを伴って高度に強化される。
【図4A】4Aは、SGOI構造の実現のための方法を明らかにし、それは水平方向Ge濃度勾配を有するSi1−zGezに基づく半導体帯域を含み、およびそれはSiに基づく中央帯域およびGeに基づく周囲帯域を含み、またはそれはGeを伴って高度に強化される。
【図4B】4Bは、SGOI構造の実現のための方法を明らかにし、それは水平方向Ge濃度勾配を有するSi1−zGezに基づく半導体帯域を含み、およびそれはSiに基づく中央帯域およびGeに基づく周囲帯域を含み、またはそれはGeを伴って高度に強化される。
【図5A】5Aは、位置的に方向を変えられた表面、構造からの面の実現の例を明らかにし、それは、水平方向Ge濃度勾配を有するSi1−zGezに基づく半導体帯域を含み、本発明に従う方法を用いて得られる。
【図5B】5Bは、位置的に方向を変えられた表面、構造からの面の実現の例を明らかにし、それは、水平方向Ge濃度勾配を有するSi1−zGezに基づく半導体帯域を含み、本発明に従う方法を用いて得られる。
【図6A】SiGe帯域におけるGe濃度の効果を明らかにし、それは、本発明に従う方法の工程を用いて形成され、本発明に従う方法を用いて作成された位置的に方向を変えられた表面に角度を傾けられる(on the angle of)。
【図6B】6Aと同様である。
【図6C】6Aと同様である。
【図6D】6Aと同様である。
【図7A】6Aと同様である。
【図7B】6Aと同様である。
【図7C】6Aと同様である。
【図7D】6Aと同様である。
【図8】本発明に従うマイクロ電子デバイスの例を明らかにし、それは水平方向Ge濃度勾配を有するSi1−zGezに基づく半導体帯域に基礎を置く緊張した(ひずんだ)半導体帯域を備えている。
【図9】本発明に従うデバイスの例を明らかにし、それは、水平方向Ge濃度勾配を有するSi1−z1Gez1に基づく半導体帯域に基礎を置く第1の緊張した半導体帯域、隣の水平方向Ge濃度勾配を有するSi1−z2Gez2に基づく半導体帯域に基礎を置く第2の緊張した半導体帯域を備えている接合から形成される。
【図10】本発明に従う方法における工程の変形を明らかにし、それは傾斜のある側面を有する半導体帯域の形成を進めるために用いる。
【図11A】11Aは、方向を変えられてないSi表面および方向を変えられたSi表面をそれぞれ明らかにする。
【図11B】11Bは、方向を変えられてないSi表面および方向を変えられたSi表面をそれぞれ明らかにする。
【0026】
これらの種々の図の同じ、似たまたは等価な部分には、ある図から別の図への移行を促すように同じ数値の参照を帯びさせた。
【0027】
図面をより一層読み易くするために、図において表わされる種々の部分は必ずしも均等目盛ではない。
【発明を実施するための形態】
【0028】
特定の具体例の詳細な記載として、次に、本発明に従う方法の、マイクロ電子デバイスを製造するための例を、図1Aから1Fまでと関連して与え、それは、基材上に基礎を置くSi1−ZGeZ(式中0<z≦1)に基づく1種またはそれよりも多くの半導体帯域を備えており、そしてそれは水平方向における、つまり基材(基板)に平行な方向にGe濃度勾配をみせる。
【0029】
この方法のための出発物質は、絶縁体の種類の基材上の半導体、例えば、SOI(“シリコン・オン・インシュレーター”)タイプであり、これには、例えば、Siに基づき、誘電体物質の層、101、例えば、埋設SiO2シリカ(または“埋設酸化物”)層を用いて被覆され、それ自体が薄い半導体層102で被覆された支持体層100が含まれ、それは、例えば、Siに基づき、およびその厚さEsiは、例えば、5および50ナノメートルの間であり、または例えば、10ナノメートルの程度のものである。
【0030】
次いで、酸化マスキング層を、Siに基づく半導体層102上に作成する。マスキング層は、誘電体物質、例えば、SixNy、とりわけSi3N4に基づくことができ、またはたぶん誘電体物質(類)の数個(5か6くらい)の層のスタック(積み重ね)でありうる少なくとも1種の層108で形成することができる。
【0031】
マスキング層108は堆積によって作成してよく、および厚さEmasqueをもつことができ、これは、例えば、100ナノメートルの、または数百ナノメートルの程度、または例えば、10および500ナノメートルの間でありうる。
【0032】
穴112、114を次いで、誘電体物質の層108において作成する。穴112、114は、Siに基づく層102が現れるように作成する。穴112、114は、例えば、フォトリソグラフィーまたは電子ビームリソグラフィに関与する少なくとも1種の工程を含む方法によって作成しうる(図1A)。
【0033】
次いで、Siに基づく半導体帯域120を、穴112、114において、半導体層102上に形成する。
【0034】
Siに基づくこれらの帯域120は、半導体層102上でのエピタキシーを通じた局所的(localised)Si成長によって形成しうる。Siに基づく帯域120の厚さE′Siはマスクの厚さEmasqueよりも薄く、その結果E′Si<Emasqueである。
【0035】
Siに基づく帯域120の厚さE′Siは、厚さEmasqueよりも薄く、例えば、50ナノメートルの程度である。
【0036】
Siに基づく帯域120は、{11n}、式中n≧1、例えば、n=1またはn=3であるものに沿って配向されうる傾斜のある側面で形成される。帯域120は、数十ナノメートルまたは数百ナノメートルにわたって延在することがある傾斜のある側面121,122をもちうる(図1B)。
【0037】
帯域120の側面は、局所的エピタキシーを用いて得られ、低圧、例えば、1トル(Torr、1トル=0.133322kPa)および数十のトルの間、および高温、例えば、750℃よりも高い高温で遂行される。
【0038】
マスキング層108の側面109と成長面との間の角度θは、側面の形成を進めるために、80°よりも大きく、例えば、120°の程度のものとして提供しうる。
【0039】
図10において、角度θ=θ1、式中θ1>90°は、傾斜のある側面をもつ半導体帯域120の形成を促すために、マスキング層1008の側面1009の間で想定される。
【0040】
マスキング層1008の側面および成長面の間の角度にわたるコントロールは、選択的なプラズマエッチングに基づき、例えばSiO2(マスキングがSiO2に基づくとき)および層102のSiとの間で履行しうる。この選択性は、とりわけ、ガス混合物、例えば、Cl2−HBr−He−O2−CF4に基づくものにおいて存在する酸素の割合に依存する。ガス混合物における酸素の割合を増やすことによって、80°よりも大きな角度をマスキング層の側面および成長面の間で得ることができる。マスキング層の側面および成長面との間のこの角度のための別のコントロール因子は、エッチングプラズマおよび基材100の間に適用される分極でありうる。
【0041】
次いで、他のSi1−xGex半導体帯域(式中x>0)を、Siに基づく半導体帯域120上のSi1−xGexの局所的エピタキシーを通じた成長によって、半導体帯域120上に形成する。
【0042】
この製造の例において、Si1−xGexに基づく帯域130の厚さESi1−xGexを、これらの帯域130が穴112、114の隙間部(aperture)を超えて延在するように想定しうる。
【0043】
エピタキシーを通じた成長は、それが、適合性の厚さ(conforming thickness)の帯域130の形成を導くものであるように、すなわち、一定の厚さのものでよく、そこで、帯域130の形状が帯域120の形状を再生する。Si1−xGexに基づく帯域130はたぶん、ファセットまたは側面131、132を含むことができ、それらは平面{311}または平面{311}および{111}に沿って傾斜する。Si1−xGexに基づく帯域130は、それらが傾斜のある側面とともにプロファイル(輪郭)をみせないように、有効な厚さESi1−xGexでたぶん形成されうる。
【0044】
Si1−xGexに基づく帯域130は、酸化マスキング層の厚さEmasqueの程度またはそれに等しい厚さESi1−xGexを伴って想定されうる。厚さESi1−xGexは、それがSi1−xGex合金のプラスチック緩和厚さ(plastic relaxation thickness)より薄くなるように選定しうる。Si1−xGex合金は、それが、例えば、xについて、5および40%の間であり、例えば、30%の程度のGe濃度を有する低Ge濃度をもつように選定しうる(図1C)。
【0045】
30%の程度のGe濃度のために、プラスチック緩和厚さは40nmの程度でありうる。
【0046】
ESi1−xGexに基づく帯域はたぶん、Siに基づく帯域120が形成されるものと同じ設備において作成しうる。
【0047】
層108の上側面を超えて延在する帯域130において、半導体材料の化学機械研磨(“CMP”−‘化学機械平坦化’)をその後、遂行する。研磨は、それが、酸化マスキング層108にて止まるように遂行しえ、それは半導体帯域130を減らすためであり、そしてスタックド半導体帯域120および130の累積厚さESi+ESi1−xGexを得るためであり、それは、酸化マスクの層108のものと等しいか、またはほぼ等しく、その結果、ESi+ESi1−xGex?(≒)Emasqueである(図1D)。
【0048】
各々の穴112、114において、Si帯域上のSi1−xGex合金に基づく帯域のスタッキングによって形成される半導体ブロックを得ることができ、これは、ブロックの中央からブロックの縁部または周囲に向かって増える、可変性(Si1−xGexの厚さ/Siの厚さ)比率およびとりわけ、ある(Geの量/Siの量の)比率を有する。
【0049】
帯域135は、それにわたって、その(ESiGe/ESi)比率が増え、Si帯域120が傾斜のある側面をみせる場所に対応する。この帯域135は、数十のナノメートルおよび数百ナノメートルの間である長さをもちうる(図1E)。
【0050】
次いで、Si1−xGexに基づく半導体帯域130においてGeの局所的凝縮に関与する工程(図1F)を、例えば、選択的Si酸化法、例えば、高温、例えば、900℃よりも高くでのドライ酸化を用いて遂行する。
【0051】
凝縮は、文献、すなわち、<<A novel fabrication technique of ultrathin and relaxed SiGe buffer layers with high Ge fraction for sub-100 nm strained silicon on insulator MOSFETs, Tezuka et al., Japanese Journal of Applied Physics, vol. 40, p 2866-2874, 2001>>に記載されるもののような凝縮方法を用いて遂行しうる。
【0052】
このGe凝縮を遂行するために、Si1−xGexに基づく半導体帯域130の少なくとも1種の熱酸化工程を、層108において形成される酸化マスキング層を通じて、高温で遂行する。酸化温度は好ましくは、半導体帯域130におけるSi1−xGex物質の融点よりも低い。層108のマスキング要素またはマスキングブロックは、半導体層102の酸化を遅らせるか、または妨げうる。必要であれば、酸化を完全にブロックすることができる。
【0053】
一旦、酸化工程が終了すると、Si1−zGez(式中z>x)に基づく帯域が、水平な方向において変動するゲルマニウム組成またはゲルマニウムのレベル(水準)を伴って得られる。Si1−zGezに基づく帯域140には、支持体100に対し、または支持体の主平面に対して平行である方向においてゲルマニウム濃度勾配が続く(そこでは、支持体の主平面は、支持体100を通り抜け、そして図1Fにおける直交マーカー
【数1】
の平面
【数2】
に平行である平面によって画成される)。
【0054】
半導体帯域140において、ゲルマニウム含量は帯域140の中央部140aから、これらの帯域140の周囲部140bに向けて、薄い半導体層102との界面近くにかけて変動し、そして増加する。
【0055】
半導体帯域140は、それらの中央部でSiz1Ge1−z1に基づき、そしてそれらの周囲部140bでSiz2Ge1−z2に基づき、式中z2<z1であり、および式中z2は0に近いか、またはほぼそれに等しくてよい。
【0056】
このように、1種の選択肢に従い、半導体帯域140は、Geに基づくか、またはそれらの先端部140bで、酸化マスクの近くではGeを伴って高度に強化される。
【0057】
一旦、酸化工程が終了すると、Si1−zGezに基づく帯域140は、酸化中に形成されるSiO2に基づく層150によって頂上を覆われる。酸化マスク、およびとりわけ、このマスクの厚さおよび組成は、このマスクによって被覆される半導体層102がそのままにしておかれるように想定される(図1F)。
【0058】
酸化中に形成されるSiO2の層150を、酸化マスク層108と同様に、その後除去する。
【0059】
次いで、SiO2の層150を、例えば、HFでのウェットエッチングを用いて除去しうる一方、層108は、それがSixNyに基づくとき、例えばH3PO4を用い、除去しうる。
【0060】
用いる凝縮方法において、Si1−zGezに基づく半導体帯域の最終的なGeの豊富化(enrichment)が、半導体帯域120において、Geの量およびSiの量の間の初期比に依存するように、ゲルマニウムを保有する。凝縮方法に続き、穴112、114において位置付けられる半導体帯域におけるGe濃度の変動の比率(rate of variation)が、絶縁体またはSGOI帯域140上のシリコンゲルマニウムの中央部から先端部にかけて増える。したがって、水平な方向でのGe濃度勾配が最終的に得られる。
【0061】
図2Aでは、工程1Dにおいて形成されるデバイスの別の部分を示し、薄い半導体層102上に形成される酸化マスキング層108のブロック108aでのものである。このブロック108aのどちらの側上でも、傾斜のある側面121を含むSiに基づく半導体帯域120はそれぞれ、Si1−xGexの帯域130によって覆われる。
【0062】
図2Bにおいて、デバイスのこの別の部分を示し、一旦、ゲルマニウム凝縮工程が遂行され、そして酸化マスキング層およびGe凝縮方法中に酸化によって作成されるSiO2の層が除去されたものである。
【0063】
酸化マスク108のブロック108aが位置付けられる場所では、薄い半導体層102から生産されるSiに基づく帯域102aがある。Siに基づくこの帯域102aのどちらの側上でも、半導体帯域140はSi1−zGez(式中z>y)に基づくものであり、それは支持体100の主平面に平行な水平な方向においてGe濃度勾配をみせる。
【0064】
そのような帯域は、マイクロ電子デバイスが、トランジスタのように作成されるのを可能にし、それには、機械的応力が含まれ、その一方でメッシュパラメータの連続性(continuity)が保持され、そのようにして欠陥の存在が最小にされる。
【0065】
製造方法の別の例を図3Aおよび3Bにおいて与える。
【0066】
この変形にとって、出発物質は以前に記載したようなSOI基材でありえ、それから薄い半導体層102が除去され、それは1またはそれよりも多い場所でのことであり、例えば、少なくとも1種のフォトリソグラフィー工程、次いでシリコンエッチングを含む方法が用いられる。
【0067】
次いで、酸化マスク208を、半導体層102が除去された場所で作成し、そしてしたがって、基材のSiO2層101上に基礎を置かれる。
【0068】
酸化マスク208には、開口部が含まれ、それはそこで、薄い半導体層102上に、傾斜のある側面を含むSiに基づく半導体帯域220、およびSiに基づく帯域220上に基礎を置くSi1−xGex(式中X>0)に基づく半導体帯域230を形成する(図3A)。
【0069】
半導体帯域220および230は、エピタキシーを通じた成長によって引き続けて形成することができ、それはエッチングされていない薄い半導体層102の一部分から始められる。
【0070】
帯域220、230の酸化工程は、マスキング層208を通じて高温で遂行される。酸化工程は、薄い半導体層102の、および半導体帯域220および230のもので、それぞれがSiおよびSi1−xGexに基づくもののシリコンを消費する。
【0071】
マスキング層208は、例えば、100ナノメートルの、または数百ナノメートルの程度の厚さをもつことができ、またはそれは、例えば、10および500ナノメートルでよい。
【0072】
帯域220、230の厚さは、マスク208の、例えば、50ナノメートルの程度の厚さよりも薄い。
【0073】
一旦、酸化工程が終了し、そしてマスキング層208、ならびにこの酸化から得られるSiO2の層が除去されると、Si1−zGez(式中z>0)に基づく少なくとも1種の帯域が得られ、それは水平な方向において濃度勾配を含み、そしてそれは基材の絶縁層101上に直接的に基礎を置かれる。
【0074】
まさに記載した製造方法の例の1種の変形(図4Aおよび4B)に従い、埋込み酸化層 101上に、酸化マスキング層208が作成され、それは例えば、Si3N4に基づくものであり、そしてそれは開口部を含み、そこでは、半導体のブロックが、マスキング層208と同じ高さで、またはほぼ同し高さで形成される。
【0075】
半導体ブロックはSiに基づく帯域330から形成してよく、これにはSi1−xGexに基づく帯域340aおよび340bの被覆されたファセットが含まれ、そこでは、帯域340aおよび340bは前記ブロックが平らであるようなものの配列をもつ。
【0076】
半導体ブロックは、少なくとも1種の化学的機械的研磨(CMP)工程を用い、例えば、半導体帯域240の図3Aに関係して以前に記載したようなデバイスの研磨工程を通じて形成されたものでよく、これによって、酸化マスク208の所定の厚さ、および所定の厚さと等しいか、またはほぼ等しく、そして帯域330の上側面を現わすようにさせる半導体帯域240の厚さの除去が導かれる(図4A)。
【0077】
その後、半導体ブロックの酸化によるゲルマニウムの凝縮に関与する工程を、酸化マスキング層208を通じて遂行する。酸化工程を遂行し、その結果、シリコンが、Si1−xGexに基づく半導体帯域340aおよび340bにおいて消費される。
【0078】
一旦、酸化工程を終了して、マスキング層208、ならびにゲルマニウム凝縮方法中にSiの酸化から得られるSiO2の層を除去する。
【0079】
したがって、少なくとも1種の半導体帯域340が得られ、それには、水平な方向、つまり、支持体100に平行であり、そして絶縁層101上に直接的に基礎を置かれるGe濃度勾配が含まれる。中央部340aでは、半導体帯域において、後者は半導体帯域230からの、および薄い半導体層102からのSiから作成される。
【0080】
半導体帯域340の端部340a、340bは、Si1−wGew(式中w>y)に基づき、および可変性の厚さのSi1−yGeyに基づく半導体帯域330a、330bの酸化に起因し、Ge濃度勾配をみせ、そこでは、Ge濃度は、半導体帯域350の求心性の方向において、および支持体100に平行に増える(図4B)。
【0081】
以前に記載したようなGe濃度勾配を有する絶縁体(SGOI)帯域上に1種またはそれよりも多くのSiGeを含む構造は、位置的に方向を変えられた半導体帯域を製造するのに用いることができる。
【0082】
位置的に方向を変えられた表面を局所的なエピタキシーを用いて得ることができる。以前に得られたSiGe帯域から、位置的に方向を変えられた表面は、エッチングによってまたは酸化によって得ることができ、それらの動力学(キネティックス)はGe濃度に依存する。
【0083】
得られる表面はタイプ{11n}のものであり、式中nは数十のユニット(単位)に等しくてよい。
【0084】
位置的に方向を変えられた帯域は、III−V半導体帯域の成長支持体として用いることができる。このことは、III−V半導体帯域を得ることができるが、一方で低レベルの欠陥を生じさせることを意味する。
【0085】
そのような欠陥は、主に逆位相境界のもので、Siペンダント結合が同じ方向でないときに生じる(図11A)。
【0086】
弱く方向を変えられた表面の使用は、それらの表面が得られ、それらはSiペンダント結合の大部分を同じ方向においてもつことを意味する。このようにして、欠陥の上述したタイプの生成がかなり減らされる(図11B)。
【0087】
水平方向Ge濃度勾配を有するSGOI層を得るための上述の方法の1種は、次いでエッチングまたは酸化の方法が続き、それは、Geの濃度xに依存するSi1−xGexの消費動力学をもち、位置的に方向を変えられた表面が使用されるのを許す。
【0088】
微斜面(vicinal surface、近接表面)Svの実現は、水平な、またはこの帯域の主平面に平行な方向においてGe濃度勾配をみせるSi1−zGezに基づく半導体帯域440(図5A)を用いて達成しうる。
【0089】
そのような表面は、エッチングを用い、それらの動力学はGeのパーセンテージに依存し、ウェット法を用い、例えば、HF− HNO3− CH3COOH−HNAを使い、またはプラズマエッチング、例えば、非局在CF4プラズマエッチングを用いて作成しうる。位置的に方向を変えられた表面が得られるのを可能にするエッチング方法は、気相化学エッチング、またはCVE(“化学気相エッチング”)の方法でよく、例えば、キャリヤガスで、例えば、水素または窒素と混合したHClを用いる。このエッチングは、その動力学が、形成された水平方向Ge勾配を有する帯域におけるGeのパーセンテージに依存するものであり、450℃および900℃の間であることができる温度にて使用しうる。エッチング温度は、700℃よりも低いか、またはそれに等しいように選びうる。この温度では、エッチングは、異なるGe濃度を有する2つのSiGe帯域の間で選択的であるのに加え、周囲のシリコン、例えば、基材のシリコンに関して(towards)著しく選択的であり、それはシリコンのエッチングの速度が遅いこと、つまり、少なくとも0.1nm/分より小さいことを伴う。例えば、エッチング中のガス混合物の合計圧力は、200および101,300のPaの間である。水素の分圧は、例えば、20および24,000のPaの間でありうる。エッチングガス混合物の流れは、例えば、分あたりで、標準的な数リットル(several standard litres)および標準的な数十リットルの間でよい。HC1の流れは、分あたりで、数百立方センチメートル/分および標準的な数十リットル/分の間でありうる。エッチング時間は数秒および数百秒の間でよい(図5B)。
【0090】
1種の変形に従い、その表面はウェットパス酸化によって作成しうる。
【0091】
方向を変えられた表面は、まさに記載した方法の1種または他のものを用いて形成しうる。
【0092】
Si1−ziGeziに基づく半導体帯域のGeの濃度ziを適切に変えることによって、図3Bに関連して以前に記載したような構造から得られる位置的に方向を変えられた表面の角度を調整しうる。
【0093】
図6A−6Dおよび7A−7Dは、SiおよびGeの、そして異なるGe濃度をもつ合金に基づく半導体帯域からの異なる角度を有する位置的に方向を変えられた表面を製造するための方法の2つの例を示す。
【0094】
以前に記載したような上側の薄いSi層102を有するSOI基材は、この例では、10nmの程度のものであり、出発物質として用いうる。
【0095】
局所のSiエピタキシーを用い、半導体層230を、例えば、薄い半導体層102上に、20nmの程度のもので形成する。半導体帯域230は、100nmの程度の間隔Dにわたって、酸化マスキング層208の近くに、Si層がその中央部からその先端部にかけて30から10nmまで減少するようなものでよい(図6Aおよび7A)。
【0096】
第1のケースでは、Si1−x1Gex1のエピタキシーを遂行し、式中x1=0.1であり、40nmの厚さを有するSi1−x1Gex1に基づく半導体帯域540を形成するためである。
【0097】
第2のケースでは、Si1−x2Gex2のエピタキシーを遂行し、式中x2=0.2であり、40nmの厚さを有するSi1−x2Gex2に基づく半導体帯域640を形成するためである。
【0098】
使用される酸化マスキング層208の厚さEmasqueは同様に(in turn)50nmの程度であってよく、その結果、Emasque=ESiGe+ESiである(式中、ESiは層102の厚さであり、およびESiGeは帯域540および640の厚さである)。
【0099】
第1のケースでは(図6B)、機械的−化学的平坦化工程の後、半導体帯域540を得ることができ、それは、中央領域540aにおいて、Si0.9Ge0.1の20nmの厚さをもつことができ、そしてそれは、Siの30nmの厚さに基礎を置くことができ、そして周囲領域540bにおいて、Si0.9Ge0.1の40nmの厚さであり、10nmの厚さに基礎を置かれる。
【0100】
第2のケースでは(図7B)、機械的−化学的平坦化工程の後、半導体帯域640を得ることができ、それは、中央領域640aにおいて、Si0.8Ge0.2の20nmの厚さをもつことができ、そしてそれは、Siの30nmの厚さに基礎を置きえ、そして周囲領域640bにおいて、Si0.8Ge0.2の40nmの厚さでありえ、10nmの厚さに基礎を置かれる。
【0101】
次いで、酸化によるGeの凝縮を、例えば、10ナノメートルの程度の厚さを有するSizGe1−z半導体帯域を得るように遂行する。
【0102】
第1のケースでは、半導体帯域550を得ることができ、それは、中央領域550aにおいて、Si0.8Ge0.2に基づいてよく、周囲領域550bにおいてはSi0.6Ge0.4に基づいてよい(図6C)。このケースでは、Geの2つの極端な濃度の間の差は、半導体帯域550における20%の程度のものである。
【0103】
第2のケースでは、半導体帯域650を得ることができ、それは、中央領域650aにおいて、Si0.4Ge0.4に基づいてよく、および周囲領域650bにおいてはSi0.2Ge0.8に基づいてよい(図7C)。このケースでは、Geの2つの極端な濃度の間の差は、半導体帯域650において40%の程度のものである。
【0104】
このようにして、100nmの幅広の程度の帯域550または650において、第1のケースでは、ある程度(20%)の勾配Δを得ることができ、そして第2のケースでは40%の程度の勾配Δを得ることができる。
【0105】
次いで、位置的に方向を変えられた表面を、前に記載したような、Si1−zGez消費動力学が濃度zに依存する酸化またはエッチングの方法を適用することによって形成する。
【0106】
得られる方向を変えられた表面の鋭さは、濃度勾配の値に依存する。第1のケースにおいて得られる半導体帯域550は、基材の主平面(図6Dにおいて直交識別子(orthogonal identifier)[O;;;]の平面[O;;]に平行な平面として画成される)と角度αを作成する領域552を含むことができ、それは半導体帯域550においてGe濃度勾配に依存する。第2のケースにおいて得られる半導体領域550は、角度β>α(図6Dにおける角度β)をもちえ、それはまた半導体帯域550においてGe濃度勾配に依存する。
【0107】
以前に記載した方法の例のどれか一方(one or the other of)を用いて、Si1−xGex合金に基づく帯域を、並べて、または順に重ねて(one on top of the other)作成することができ、それらは異なるGe濃度をもち、そしてそれぞれが水平方向の濃度勾配をみせる。
【0108】
以前に記載した方法の例のどれか一方を用いて、少なくとも1種の緊張した半導体帯域760はまた、とりわけ、水平方向Ge濃度勾配をみせるSi1−ZGeZ合金に基づく帯域740上に、エピタキシーを通じた成長による例によって形成される緊張したSi帯域を形成しうる。
【0109】
水平方向Ge濃度勾配をみせるSi1−ZGeZ合金に基づく半導体帯域を含むMOSトランジスタを、ソースおよびドレインの帯域において用いることができ、そこでは、SiGe豊富な帯域をチャネルの近くに位置付けるのが好ましく、それは後者に応力(ストレス)を加えるためであり、一方で、より一層低いGe濃度を有するSiGe帯域をソースおよびドレインの帯域の端部で位置付けて、コンタクト(接点)を促す。
【0110】
図10では、水平な方向において第1のGe濃度勾配をもつSi1−z2Gez2に基づく第1の半導体帯域840、および水平な方向において第2のGe濃度勾配をもつ第2のSi1−z2Gez2半導体帯域940を含むnSi1−z1Gez1−pSi1−z2Gez2ヘテロ接合を含むマイクロ電子デバイスを示す。帯域840および940は、基材の絶縁材層101に基礎を置き、そして本発明に従う方法を用いて形成された。
【特許請求の範囲】
【請求項1】
マイクロ電子デバイスの実現のための方法であって、マイクロ電子デバイスは、支持体に基礎を置き、支持体の主平面に平行な方向において、ゲルマニウム濃度勾配をみせる少なくとも1種の半導体帯域(240、340、440、740、840,940)を含み、ゲルマニウム(Ge)の含量は前記半導体帯域の中央部から周囲部にかけて増加するものであり、方法は、
a)1種またはそれよりも多い穴(112,114)を含む少なくとも1種の酸化マスキング層(208)の支持体上への形成であり、穴は、傾斜のある側面(121、122)を含み、および中央部分および周囲部分をもつ少なくとも1種の第1のSiに基づく半導体帯域(120、220)を現わし、前記周囲部分は中央部分の厚さよりも薄い厚さをもち、
b)前記第1の半導体帯域上のSi1−xGex(式中0<x)に基づく少なくとも1種の第2の半導体帯域(130、230)の形成、
c)前記マスキング層を通じた前記第1の半導体帯域および第2の半導体帯域の熱酸化を具える、方法。
【請求項2】
前記第1の半導体帯域および前記第2の半導体帯域は、Si厚さと比較された比率のSi1−xGex厚さ(ESi1−xGex/ESi)がブロックの中央部から周囲部にかけて増加するブロックを形成する、請求項1に従う方法。
【請求項3】
前記第1の半導体帯域は{11n}(式中n≧1)によって配向された傾斜のある側面をもつ、請求項1または2に従う方法。
【請求項4】
支持体は、支持体層(100)、前記支持体層(100)に基礎を置く絶縁層(101)および前記絶縁層に基礎を置く薄い半導体層(102)を含むSOI基材である、請求項1から3までのいずれか1項に従う方法。
【請求項5】
工程a)において、Siに基づく第1の半導体帯域(130)は半導体の薄層(102)上での成長によって形成される、請求項4に従う方法。
【請求項6】
工程a)は、
・ 薄い半導体層における1種またはそれよりも多くの開口部の形成、
・ 前記開口部において充填されるマスキング層の形成、
・ 第1の半導体帯域の薄い半導体層(102)上での成長
を含む、請求項4に従う方法。
【請求項7】
第2の半導体帯域(130)は、工程b)で、それが穴開口部(112、114)を超えて延在するように形成され、さらに
・ 第2の半導体帯域(130)のマスキング層(208)のレベル(水準)への平坦化
を含む、請求項1から6までのいずれか1項に従う方法。
【請求項8】
方法は、加えて、工程b)および工程c)の間に、第1の半導体帯域を現わすように、第2の半導体帯域の厚さの、およびマスキング層の除去を含む、請求項1から7までのいずれか1項に従う方法。
【請求項9】
工程c)の後に、前記マスキング層の、および酸化中に形成される少なくとも1種のSiO2層の除去が含まれる、請求項1から8までのいずれか1項に従う方法。
【請求項10】
Si1−xGexに基づく第2の半導体帯域(130,230)は5%および40%の間のGe濃度をもつ、請求項1から9までのいずれか1項に従う方法。
【請求項11】
少なくとも1種の微斜面の半導体領域上での実現のための方法であって、1種またはそれよりも多くの前記半導体帯域は、ゲルマニウム濃度勾配を、支持体の主平面に平行な方向においてみせ、請求項1から10までのいずれか1項に従う方法を用いて形成される、方法。
【請求項12】
少なくとも1種のヘテロ接合の実現のための方法であって、ヘテロ接合は、支持体の主平面に平行な方向において、第1のゲルマニウム濃度勾配をみせる少なくとも1種の所定の半導体帯域、前記所定の帯域の隣の、支持体の主平面に平行な方向において第2のゲルマニウム濃度をみせる少なくとも1種の他の半導体帯域から形成され、前記所定の帯域および前記他の帯域は、請求項1から10までのいずれか1項に従う方法を用いて形成される、方法。
【請求項13】
少なくとも1種のMOSトランジスタの実現のための方法であって、MOSトランジスタは、支持体の主平面に平行な方向において第1のゲルマニウム濃度勾配をみせる1種またはそれよりも多くの前記半導体帯域から、請求項1から10までのいずれか1項に従う方法を用いて形成される、方法。
【請求項1】
マイクロ電子デバイスの実現のための方法であって、マイクロ電子デバイスは、支持体に基礎を置き、支持体の主平面に平行な方向において、ゲルマニウム濃度勾配をみせる少なくとも1種の半導体帯域(240、340、440、740、840,940)を含み、ゲルマニウム(Ge)の含量は前記半導体帯域の中央部から周囲部にかけて増加するものであり、方法は、
a)1種またはそれよりも多い穴(112,114)を含む少なくとも1種の酸化マスキング層(208)の支持体上への形成であり、穴は、傾斜のある側面(121、122)を含み、および中央部分および周囲部分をもつ少なくとも1種の第1のSiに基づく半導体帯域(120、220)を現わし、前記周囲部分は中央部分の厚さよりも薄い厚さをもち、
b)前記第1の半導体帯域上のSi1−xGex(式中0<x)に基づく少なくとも1種の第2の半導体帯域(130、230)の形成、
c)前記マスキング層を通じた前記第1の半導体帯域および第2の半導体帯域の熱酸化を具える、方法。
【請求項2】
前記第1の半導体帯域および前記第2の半導体帯域は、Si厚さと比較された比率のSi1−xGex厚さ(ESi1−xGex/ESi)がブロックの中央部から周囲部にかけて増加するブロックを形成する、請求項1に従う方法。
【請求項3】
前記第1の半導体帯域は{11n}(式中n≧1)によって配向された傾斜のある側面をもつ、請求項1または2に従う方法。
【請求項4】
支持体は、支持体層(100)、前記支持体層(100)に基礎を置く絶縁層(101)および前記絶縁層に基礎を置く薄い半導体層(102)を含むSOI基材である、請求項1から3までのいずれか1項に従う方法。
【請求項5】
工程a)において、Siに基づく第1の半導体帯域(130)は半導体の薄層(102)上での成長によって形成される、請求項4に従う方法。
【請求項6】
工程a)は、
・ 薄い半導体層における1種またはそれよりも多くの開口部の形成、
・ 前記開口部において充填されるマスキング層の形成、
・ 第1の半導体帯域の薄い半導体層(102)上での成長
を含む、請求項4に従う方法。
【請求項7】
第2の半導体帯域(130)は、工程b)で、それが穴開口部(112、114)を超えて延在するように形成され、さらに
・ 第2の半導体帯域(130)のマスキング層(208)のレベル(水準)への平坦化
を含む、請求項1から6までのいずれか1項に従う方法。
【請求項8】
方法は、加えて、工程b)および工程c)の間に、第1の半導体帯域を現わすように、第2の半導体帯域の厚さの、およびマスキング層の除去を含む、請求項1から7までのいずれか1項に従う方法。
【請求項9】
工程c)の後に、前記マスキング層の、および酸化中に形成される少なくとも1種のSiO2層の除去が含まれる、請求項1から8までのいずれか1項に従う方法。
【請求項10】
Si1−xGexに基づく第2の半導体帯域(130,230)は5%および40%の間のGe濃度をもつ、請求項1から9までのいずれか1項に従う方法。
【請求項11】
少なくとも1種の微斜面の半導体領域上での実現のための方法であって、1種またはそれよりも多くの前記半導体帯域は、ゲルマニウム濃度勾配を、支持体の主平面に平行な方向においてみせ、請求項1から10までのいずれか1項に従う方法を用いて形成される、方法。
【請求項12】
少なくとも1種のヘテロ接合の実現のための方法であって、ヘテロ接合は、支持体の主平面に平行な方向において、第1のゲルマニウム濃度勾配をみせる少なくとも1種の所定の半導体帯域、前記所定の帯域の隣の、支持体の主平面に平行な方向において第2のゲルマニウム濃度をみせる少なくとも1種の他の半導体帯域から形成され、前記所定の帯域および前記他の帯域は、請求項1から10までのいずれか1項に従う方法を用いて形成される、方法。
【請求項13】
少なくとも1種のMOSトランジスタの実現のための方法であって、MOSトランジスタは、支持体の主平面に平行な方向において第1のゲルマニウム濃度勾配をみせる1種またはそれよりも多くの前記半導体帯域から、請求項1から10までのいずれか1項に従う方法を用いて形成される、方法。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図6D】
【図7A】
【図7B】
【図7C】
【図7D】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図6D】
【図7A】
【図7B】
【図7C】
【図7D】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【公開番号】特開2010−74166(P2010−74166A)
【公開日】平成22年4月2日(2010.4.2)
【国際特許分類】
【外国語出願】
【出願番号】特願2009−215638(P2009−215638)
【出願日】平成21年9月17日(2009.9.17)
【出願人】(509248165)コミサリア ア レネルジ アトミク (28)
【Fターム(参考)】
【公開日】平成22年4月2日(2010.4.2)
【国際特許分類】
【出願番号】特願2009−215638(P2009−215638)
【出願日】平成21年9月17日(2009.9.17)
【出願人】(509248165)コミサリア ア レネルジ アトミク (28)
【Fターム(参考)】
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