液晶表示素子及びその駆動方法
【課題】ランプ信号を用いることなくDA変換を行う構造とすることでランプ信号の波形の変形による表示画像の不具合を解消する。
【解決手段】1H内において、表示する映像信号の画素値と一定周期のクロックを計数するカウンタのカウンタ値とを比較し、画素値とカウンタ値とが一致した時に、データ線VDjの電位がそれまでのaからbに変化する。蓄積ゲートGSは、ゲート線AGiの電圧が、電位aよりも低い電位cから電位よりも高い電位dに変化した時に、VDjから一定量の電荷を転送されて蓄積する。転送ゲートGTは、ゲート線TGiの電圧が、電位cよりも低い電位eから電位cよりも高い電位fに変化した時に、上記の蓄積電荷を保持容量CSに転送して保持させる。データ線VDjの電位がbに変化するまで、上記の蓄積と転送の動作を巡回的に繰り返し、その繰り返し回数に応じた電荷量を保持容量CSに保持する。
【解決手段】1H内において、表示する映像信号の画素値と一定周期のクロックを計数するカウンタのカウンタ値とを比較し、画素値とカウンタ値とが一致した時に、データ線VDjの電位がそれまでのaからbに変化する。蓄積ゲートGSは、ゲート線AGiの電圧が、電位aよりも低い電位cから電位よりも高い電位dに変化した時に、VDjから一定量の電荷を転送されて蓄積する。転送ゲートGTは、ゲート線TGiの電圧が、電位cよりも低い電位eから電位cよりも高い電位fに変化した時に、上記の蓄積電荷を保持容量CSに転送して保持させる。データ線VDjの電位がbに変化するまで、上記の蓄積と転送の動作を巡回的に繰り返し、その繰り返し回数に応じた電荷量を保持容量CSに保持する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は液晶表示素子及びその駆動方法に係り、特にデジタル映像信号をアナログ映像信号に変換して液晶素子により表示するアクティブマトリクス型の液晶表示素子及びその駆動方法に関する。
【背景技術】
【0002】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてLCOS(Liquid Crystal on Silicon)型の液晶表示装置が多く用いられている。このLCOS型の液晶表示装置は、透明電極(共通電極)、液晶層、マトリクス状に配置された反射電極(画素電極)、及びシリコン基板上に液晶駆動回路が形成された液晶表示素子などが重なった構造を有している。
【0003】
従来の液晶表示装置では、複数本のデータ線(列信号線)と複数本のゲート線(行走査線)との各交差部にそれぞれ設けられた画素が、ゲート線を介して入力される行走査信号により選択される。この液晶表示装置では、外部から入力される表示されるべきデジタル映像信号を、内部のDA変換回路によりデジタル・アナログ変換(DA変換)して得たアナログの映像信号電圧を、データ線と選択された画素内にある垂直方向の画素選択トランジスタとを経由して保持容量に書き込んだ後、液晶素子の画素電極に印加する。
【0004】
液晶素子は、互いに対向して設けられた画素電極と共通電極との間に液晶層が挟持された構造であり、共通電極には固定電位が印加される。これにより、液晶表示装置は、画素電極を上記のような映像の画素値に対応したアナログ映像信号電圧に応じて駆動することにより、液晶層の光透過率を制御し、映像として表示する。
【0005】
上記のDA変換回路を備えた液晶表示装置として、例えばランプ信号を用いてデジタル映像信号を画素単位でアナログ映像信号に変換して液晶素子を駆動する液晶表示装置が知られている(例えば、特許文献1参照)。
【0006】
この特許文献1記載の従来の液晶表示装置では、黒レベルから白レベルまでの全階調のレベルが1水平走査期間(1H)周期で単調的に変化する傾斜波信号であるランプ信号を複数(水平方向の画素数と同じ数)設けられたビデオスイッチに共通に供給すると共に、そのランプ信号に同期したクロックでカウンタをカウントアップすることで、ランプ信号の階調値に応じたカウント値を出力させる。なお、上記の複数のビデオスイッチは水平走査期間の開始毎に一斉にオンとされる。そして、このカウント値とラインバッファにラッチされているデジタル映像信号の水平方向の画素値とを、水平方向の画素数と同じ数設けられたコンパレータにより画素単位で比較し、カウント値が上記のラインバッファにラッチされた画素値と同じ値となったコンパレータから一致パルスを出力させて、その画素に対応するビデオスイッチをオフとし、このときのランプ信号の電圧をオフとされたビデオスイッチにデータ線を介して接続された画素に供給することでアナログ映像信号への変換が行われる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開昭64-86197号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、上記の従来の液晶表示装置は、水平走査期間の始めに全てのビデオスイッチをオンとしてから、デジタル映像信号の画素値に応じたランプ信号の電圧をビデオスイッチをオフとしてサンプルホールドし、画素に供給する構成であるため、デジタル映像信号の絵柄によって複数のビデオスイッチが同時にオフとなったり、オフとなるタイミングが異なるため、ランプ信号に対する負荷状態が大きく変化することがある。
【0009】
例えば、ランプ信号が黒レベルから白レベルまで漸次増加する波形であり、デジタル映像信号が黒又は黒に近い階調の画素が多い場合、ランプ信号の立ち上がりの初期に多数のビデオスイッチが同時にオフとなってしまう。ビデオスイッチがオフとなった場合、ランプ信号をビデオスイッチに供給するためのランプ信号線とデータ線とが切断されてしまう。ビデオスイッチがオンの場合はデータ線がランプ信号線の負荷として作用しているため、上記のような多数のビデオスイッチが同時にオフとなることで上記の切断が生じると、ランプ信号線側から見た負荷容量が大幅に小さくなり、そうでない場合に対してランプ信号の立ち上がりが早くなるような波形の変形を生じる。このように立ち上がりが早くなるようなランプ信号波形の変形が生じた場合は、変形が生じない場合よりも画面が明るくなってしまうという不具合が発生したり、表示画像に所謂ストリーキングと称されるノイズが発生し、画質を劣化させる。
【0010】
本発明は以上の点に鑑みなされたもので、ランプ信号を用いることなくDA変換を行う構造とすることでランプ信号の波形の変形による表示画像の不具合を解消し得る液晶表示素子及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【0011】
上記の目的を達成するため、本発明の液晶表示素子は、3本のゲート線を一組とする複数組のゲート線と複数本のデータ線とがそれぞれ交差する交差部に設けられた画素を構成しており、対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、画素電極に一端が接続された保持容量と、3本のゲート線のうち第1のゲート線を介して印加される第1のゲート電圧が、データ線の所定の電位よりも低い第1の電位から所定の電位よりも高い第2の電位に変化した時に、データ線から一定量の電荷を転送して蓄積する蓄積ゲートと、3本のゲート線のうち第2のゲート線を介して印加される第2のゲート電圧が、第1の電位よりも低い第3の電位から第1の電位よりも高い第4の電位に変化した時に、蓄積ゲートに蓄積された電荷を保持容量に転送して保持させる転送ゲートと、3本のゲート線のうち第3のゲート線を介して印加されるゲート電圧により、1水平走査期間の始めに保持容量の電荷をリセットするトランジスタとを備えることを特徴とする。
【0012】
また、上記の目的を達成するため、本発明の液晶表示素子は、蓄積ゲートは、基板上に形成された第1の拡散層と、基板上に第1の拡散層に隣接して第1の拡散層よりも不純物濃度が低く形成された第2の拡散層と、第1及び第2の拡散層の上方に絶縁膜を介して形成され、かつ、第1のゲート線に接続された第1のゲート電極とよりなり、
転送ゲートは、基板上に第1の拡散層に隣接して第2の拡散層よりも不純物濃度が低く形成された第3の拡散層と、第3の拡散層の上方に絶縁膜を介して形成され、かつ、第2のゲート線に接続された第2のゲート電極とよりなることを特徴とする。
【0013】
また、上記の目的を達成するため、本発明の液晶表示素子の駆動方法は、3本のゲート線を一組とする複数組のゲート線と複数本のデータ線とがそれぞれ交差する交差部に設けられた画素を構成しており、対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、画素電極に一端が接続された保持容量と、3本のゲート線のうち第1のゲート線を介して印加される第1のゲート電圧が、データ線の所定の電位よりも低い第1の電位から所定の電位よりも高い第2の電位に変化した時に、データ線から一定量の電荷を転送して蓄積する蓄積ゲートと、3本のゲート線のうち第2のゲート線を介して印加される第2のゲート電圧が、第1の電位よりも低い第3の電位から第1の電位よりも高い第4の電位に変化した時に、蓄積ゲートに蓄積された電荷を保持容量に転送して保持させる転送ゲートと、3本のゲート線のうち第3のゲート線を介して印加されるゲート電圧により、1水平走査期間の始めに保持容量の電荷をリセットするトランジスタとを備える液晶表示素子に対して、
保持容量の電荷のリセット後に、表示する映像信号の画素値と一定周期のクロックを計数するカウンタのカウンタ値とを比較し、画素値とカウンタ値とが一致した時に、第2の電位よりも高い電位の一致パルスをデータ線へ出力する一致パルス出力ステップと、第1のゲート電圧をクロックに同期して第1の電位及び第2の電位に交互に変化させると共に、第1のゲート電圧が第1の電位に変化した直後に第4の電位に変化するように、第2のゲート電圧をクロックに同期して第3の電位及び第4の電位に交互に変化させるゲート電圧発生ステップとを含み、データ線の電位が所定の電位から一致パルスの電位に変化するまで、蓄積ゲートによる一定量の電荷の蓄積と転送ゲートによる電荷の保持容量への転送とを巡回的に繰り返し、その繰り返し回数に応じた電荷量を保持容量に保持することを特徴とする。
【発明の効果】
【0014】
本発明によれば、同じ行の各画素において、画素単位で画素値とカウンタ値とが一致するまで、蓄積ゲートによる一定量の電荷の蓄積と転送ゲートによる電荷の保持容量への転送とを巡回的に繰り返し、その繰り返し回数に応じた電荷量を保持容量に保持するようにしたため、他の列のデータ線の電位変動など周囲の影響を受け難く、安定したDA変換が可能となり、その結果表示品質を向上させることができる。
【図面の簡単な説明】
【0015】
【図1】本発明の液晶表示素子を備えた液晶表示装置の一実施の形態の全体構成図である。
【図2】図1中のHドライバの一実施の形態のブロック図である。
【図3】本発明の液晶表示素子の一実施の形態の等価回路図である。
【図4】本発明の液晶表示素子の一実施の形態の構造断面図である。
【図5】図1の動作説明用タイミングチャートである。
【図6】図4の各部のポテンシャルの変化の一例を示す図である。
【発明を実施するための形態】
【0016】
以下、図面を用いて本発明の実施の形態について詳細に説明する。
【0017】
図1は、本発明になる液晶表示素子を備えた液晶表示装置の一実施の形態の全体構成図を示す。同図において、液晶表示装置10は、水平駆動回路であるHドライバ11と、n本(nは2以上の自然数)の列信号線(データ線)VD1〜VDnと、3本のゲート線AG、TG、RSTを一組とするm組(mは2以上の自然数)のゲート線(AG1〜AGm、TG1〜TGm、RST1〜RSTm)とがそれぞれ交差する交差部にそれぞれ設けられたn・m個の画素1211〜12mnと、垂直駆動回路である垂直シフトレジスタ回路13とから構成されている。また、接続線VRは、全部の画素1211〜12mnに共通に接続されている。垂直シフトレジスタ回路13は、m組のゲート線(AG1〜AGm、TG1〜TGm、RST1〜RSTm)にそれぞれ第1〜第3のゲート信号を、トランスファクロックTCKに同期して出力する。
【0018】
図2は、図1中のHドライバ11の一例のブロック図を示す。同図に示すように、Hドライバ11は、各々水平方向の画素数と同じ数であるn個ずつ、画素単位に設けられた、水平シフトレジスタ(以下、HSR)1111〜111n、ラッチ1121〜112n、コンパレータ1131〜113n、D型フリップフロップ(以下、DFF)1151〜115n、及びセレクタ1161〜116nと、n個のコンパレータ1131〜113nに共通にカウント値を供給する単一のカウンタ114とより構成されている。
【0019】
HSR1111〜111nは、表示すべきデジタル映像信号(画像データ)であるDATAがシリアルに供給されて1ライン分のn画素の画素値をシフトして一時保持する。ラッチ1121〜112nは、HSR1111〜111nから出力される1ライン分のn画素の各画素値(ここでは10ビット)をラッチする。コンパレータ1131〜113nは、ラッチ1121〜112nから別々に供給される画素値と、カウンタ114から共通に供給されるカウント値とを画素単位で比較し、両者が一致した時一致パルスを出力する。
【0020】
カウンタ114は、画像データDATAと同期して入力されるカウンタクロックCCKをカウントして得たカウント値を、コンパレータ1131〜113nのそれぞれに供給する。なお、カウンタ114は、1水平走査期間(1H)毎に一巡するカウント値を生成する。また、このカウント値は、最小階調の黒レベルから最大階調の白レベルまで単調的に変化する階調値を示す。
【0021】
DFF1151〜115nは、コンパレータ1131〜113nのうち、カウンタ114から供給されるカウント値が、ラッチ1121〜112nから供給される画素値に一致するコンパレータから供給される所定論理値(例えば“H”)の一致パルスをラッチし、ラッチした値をセレクタへ出力する。なお、DFF1151〜115nは、スタートパルスHSTにより各水平走査期間の始めにクリアされる。
【0022】
セレクタ1161〜116nは、DFF1151〜115nのうち対応して設けられたDFFから初期状態の論理値(例えば“L”)が入力されるときは、データ線VD1〜VDnのうち対応して設けられたデータ線へ第1の電圧aを出力し、対応して設けられたDFFから一致パルスの所定論理値(例えば“H”)が入力されるときは、対応して設けられたデータ線へ第2の電圧bを出力する。従って、データ線VD1〜VDnには、各水平走査期間の始めでそれぞれ第1の電圧aが一斉に出力され、その後画像データの画素値に対応したタイミングで、その画素に対応したデータ線に第2の電圧bが画素単位で出力される。
【0023】
次に、本実施の形態の画素について説明する。
【0024】
図1中の画素1211〜12mnは、それぞれ同一構成で、本発明の液晶表示素子により構成されている。図3は、図1のi行目(i=1,2,・・・,m)、j列目(j=1,2,・・・,n)の画素12ijを構成する本発明の液晶表示素子の一実施の形態の等価回路図を示す。図3において、画素12ijは、NチャネルMOS型電界効果トランジスタにより構成されたリセットトランジスタQRと、保持容量Csと、転送ゲートGTと、蓄積ゲートGsと、液晶素子LCとから構成されている。
【0025】
液晶素子LCは、離間対向して設けられた画素電極PEと共通電極CEとの間に液晶層LCMが挟持された公知の構造である。共通電極CEは共通電圧Vcomが印加される。リセットトランジスタQRは、ドレインが接続線VRに接続され、ソースが画素電極PEと保持容量Csと転送ゲートGTとの共通接続点に接続され、ゲートがゲート線RSTiに接続されている。また、転送ゲートGTはゲート線TGiに接続されている。また、蓄積ゲートGsは、データ線VDjとゲート線AGiにそれぞれ接続されると共に、転送ゲートGTを介して保持容量Csに接続されている。
【0026】
図4は、画素12ijを構成する本発明の液晶表示素子の一実施の形態の構造断面図を示す。同図中、図3と同一構成部分には同一符号を付し、その説明を省略する。図4において、蓄積ゲートGsは、p型の基板20上に隣接して設けられたn型拡散層22及び23と、それらの拡散層22及び23の上方に絶縁膜(図示せず)を介して設けられたポリシリコン製のゲート電極27とより構成される。この蓄積ゲートGSは、拡散層22の不純物濃度(イオン注入量)n2を、拡散層23の不純物濃度(イオン注入量)n3より大きくすることで、電子を蓄積するための電位差を設けている。ゲート電極27は、ゲート線AGiに接続されている。
【0027】
また、転送ゲートGTは、基板20上に設けられたn型拡散層21と、その拡散層21の上方に絶縁膜(図示せず)を介して設けられたポリシリコン製のゲート電極28とより構成される。ゲート電極28は、ゲート線TGiに接続されている。拡散層21は、保持容量Csに接続されるn型拡散層26と、上記n型拡散層22との間に形成されている。転送ゲートGTは、蓄積ゲートGsよりも低い電圧に設定する必要があるので、拡散層21の不純物濃度(イオン注入量)n1を、蓄積ゲートGsの拡散層22の不純物濃度(イオン注入量)n2より小さくしている。
【0028】
また、蓄積ゲートGsのゲート電極27と転送ゲートGTのゲート電極28とは、蓄積ゲートGsと転送ゲートGTの間のスペースを広げないように、公知の2層ポリシリコンプロセスにより製造されている。ここでは、ゲート電極27を下層の第1ポリシリコン、ゲート電極28を上層の第2ポリシリコンとしている。
【0029】
リセットトランジスタQRは、基板20上に設けられたn型拡散層25及び26と、それらの拡散層25及び26の上方に絶縁膜(図示せず)を介して設けられたポリシリコン製のゲート電極29とより構成される。ゲート電極29は、ゲート線RSTiに接続されている。また、拡散層25は接続線VRに接続されている。リセットトランジスタQRは、CMOSプロセスで用いられる一般的なトランジスタ製造方法により製造される。なお、基板20上のn型拡散層23の外側に隣接して設けられてデータ線VDjに接続されるn型拡散層24と、上記のn型拡散層25及び26の不純物濃度(イオン注入量)は、前述した不純物濃度(イオン注入量)n1〜n3よりもはるかに大に設定されている。
【0030】
次に、図1〜図3に示した本実施の形態の動作について、図5のタイミングチャート及び図6のポテンシャル図を併せ参照して説明する。ここでは、代表して画素12ijの動作について説明する。
【0031】
まず、垂直シフトレジスタ回路13からゲート線RSTiに、時刻T1から1Hよりも極めて短い所定期間の間、図5(D)に示すようにハイレベルのリセット信号が出力される。これにより、リセットトランジスタQRがその期間オン状態とされ、接続線VRの電圧VRがリセットトランジスタQRのドレイン、ソースを通して保持容量CSに印加され、保持容量CSを接続線VRの電圧にリセットする。また、カウンタ114が図5(A)に示すように、水平クロックHCKのカウントを開始する。
【0032】
上記のリセットに続いて、図2のDFF1151〜115nは、スタートパルスHSTが入力されてクリアされ、Hドライバ11内のセレクタ116iからデータ線VDjへ図5(F)に示すように、時刻T2以降出力される電位aの電圧を選択させる。このとき、垂直シフトレジスタ回路13からゲート線AGiへ出力されるゲート信号の電位は図5(B)に示すように低電位cであり、また、垂直シフトレジスタ回路13からゲート線TGiへ出力されるゲート信号の電位は同図(C)に示すように低電位eである。
【0033】
これにより、画素12ijは、図6(A)に示すように、ゲート線AGiから供給されるゲート信号による蓄積ゲートGSの電位cがデータ線VDjの電位aよりも高く、また、ゲート線TGiから供給されるゲート信号による転送ゲートGTの電位eが蓄積ゲートGSの電位cよりも高い状態となり、電子の移動は生じていない。なお、蓄積ゲートGSは図4に示したように、拡散層22の不純物濃度(イオン注入量)n2が、拡散層23の不純物濃度(イオン注入量)n3より大きくされ、拡散層23の部分が拡散層22の部分よりも電位が高い電圧凹部(段差部)を有している。
【0034】
続いて、垂直シフトレジスタ回路13からゲート線AGiへ出力されるゲート信号の電位は図5(B)に示すように低電位cから高電位dへ変化した後、再び低電位cに戻る。低電位cから高電位dへ変化した時、垂直シフトレジスタ回路13からゲート線TGiへ出力されるゲート信号の電圧は図5(C)に示すように低電位eのままであり、データ線VDjの電圧も電位aのままである。
【0035】
これにより、上記のゲート線AGiのゲート信号の電位が低電位cから高電位dへ変化した時に、蓄積ゲートGSの電位dがデータ線VDjの電位aよりも高くなるため、図6(B)に31で模式的に示すように、データ線VDjから蓄積ゲートGSの電圧凹部に電子が移動する。続いて、ゲート線AGiのゲート信号の電位が高電位dから低電位cへ戻ると、図6(B)に31'で模式的に示すように、蓄積ゲートGSの電圧凹部に電子が残る。この時、転送ゲートGTの電位は待機状態の電位eのままであり、蓄積ゲートGSの電位cより低い電位なので余った電子はデータ線VDjに戻る。
【0036】
ゲート線AGiへ出力されるゲート信号の電圧が図5(B)に示すように高電位dから低電位cへ戻った直後に、垂直シフトレジスタ回路13からゲート線TGiへ出力されるゲート信号の電圧は図5(C)に示すように低電位eから高電位fに変化する。すると、転送ゲートGTの電位fが蓄積ゲートGSの電位cよりも高くなるため、図6(C)に矢印32で模式的に示すように、蓄積ゲートGSの電圧凹部に蓄えられていた電子が転送ゲートGTを通して保持容量CSへ移動する。この時移動する電子の電荷量をQとすると、保持容量CSの電圧は、この電子の移動で電圧VRから電圧{VR−(Q/CS)}へ変化する。ただし、この数式中CSは保持容量CSの容量値である。
【0037】
続いて、ゲート線TGiへ出力されるゲート信号の電圧は図5(C)に示すように高電位fから低電位eに戻る。また、ゲート線AGiへ出力されるゲート信号の電圧が図5(B)に示すように低電位cから高電位dへ変化する。ゲート線AGi及びTGiへ出力されるゲート信号は、トランスファクロックTCKに同期している。
【0038】
以下、上記と同様の動作が、ゲート線AGi及びTGiへ出力されるゲート信号の電位変化に同期して変化するカウンタ114のカウンタ値が、コンパレータ113iにおいて1ラインのi番目の10ビットの画素値と一致して、図5(E)に示すように一致パルスが出力される時刻T3まで巡回的に繰り返される。一致パルスが出力されると、その値をラッチするDFF115iからの出力信号により、セレクタ116iがデータ線VDjへ図5(F)に示すように、時刻T3で電位bの電圧を選択出力する。
【0039】
上記の電位bは、図6(D)に模式的に示すように、蓄積ゲートGSの電位dよりも高いため、時刻T3以降電子の移動は生じない。従って、i番目の列の保持容量CSの電位は時刻T3以降、次にリセットされるまでの間変化せず、図6(D)に模式的に示す値に保持される。なお、画素値が10ビットの場合、カウンタ114は10ビットのカウント値を出力するため、カウント値が10進数で「1024」になった時点で停止して、DA変換動作が終了する。
【0040】
保持容量CSの電圧は、1回の電子転送動作で前述したように「−(Q/CS)」だけ変化する。従って、画素値が10ビットの場合、保持容量CSの電圧は、最大1024回の転送動作が行われる結果、最も変動した場合、「−(Q/CS)×1024」だけ変化する。1ラインの各列の画素の各保持容量CSの電圧は、1H期間の電子転送動作の回数で決められ、その回数は、画素値によって決定される。
【0041】
なお、上記の蓄積ゲートGSの電位をc→d→c(待機状態)と1サイクル変化させた時に電圧凹部に蓄積される電子数Qを650個、保持容量CSの容量値を30fFとすると、1回の電子転送動作で保持容量CSの電圧は3.5mV変化する。従って、画素値が10ビットの場合、保持容量CSの電圧は、最大で3.6V(=3.5mV×1024)変化する。この値は液晶素子LCを変調するには充分な値である。また、蓄積ゲートGSで650個の電子を運ぶことは特に問題なく実施できる。
【0042】
このように、本実施の形態の液晶表示素子によれば、1回の電子転送動作で転送される電子数は、蓄積ゲートGS内の電位差によって決められ、データ線VD1〜VDnの電圧変動などの外因の影響を受けない。従って、本実施の形態の液晶表示素子によれば、他の列の画素値の影響を受けて表示電圧が変わったりすることがなく、従来の液晶表示装置で問題となっていたランプ信号の波形変形によって画素の保持電圧が変わってしまい、表示画像中にストリーキングが発生するような問題が発生せず、表示画質を改善することができる。
【0043】
なお、本発明は上記の実施の形態に限定されるものではなく、例えば画素は図4の断面構成に限定されるものではなく、p型とn型とを変更してもよい。
【符号の説明】
【0044】
10 液晶表示装置
11 Hドライバ
1211〜12mn 画素
13 垂直シフトレジスタ回路
20 基板
21〜26 n型拡散層
27 蓄積ゲート電極
28 転送ゲート電極
29 リセットゲート電極
1111〜111n 水平シフトレジスタ(HSR)
1121〜112n ラッチ
1131〜113n コンパレータ
114 カウンタ
1151〜115n D型フリップフロップ(DFF)
1161〜116n セレクタ
Gs 蓄積ゲート
GT 転送ゲート
QR リセットトランジスタ
Cs 保持容量
VR 接続線
VD1〜VDn データ線
AG1〜AGn、TG1〜TGn、RST1〜RSTn ゲート線
【技術分野】
【0001】
本発明は液晶表示素子及びその駆動方法に係り、特にデジタル映像信号をアナログ映像信号に変換して液晶素子により表示するアクティブマトリクス型の液晶表示素子及びその駆動方法に関する。
【背景技術】
【0002】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてLCOS(Liquid Crystal on Silicon)型の液晶表示装置が多く用いられている。このLCOS型の液晶表示装置は、透明電極(共通電極)、液晶層、マトリクス状に配置された反射電極(画素電極)、及びシリコン基板上に液晶駆動回路が形成された液晶表示素子などが重なった構造を有している。
【0003】
従来の液晶表示装置では、複数本のデータ線(列信号線)と複数本のゲート線(行走査線)との各交差部にそれぞれ設けられた画素が、ゲート線を介して入力される行走査信号により選択される。この液晶表示装置では、外部から入力される表示されるべきデジタル映像信号を、内部のDA変換回路によりデジタル・アナログ変換(DA変換)して得たアナログの映像信号電圧を、データ線と選択された画素内にある垂直方向の画素選択トランジスタとを経由して保持容量に書き込んだ後、液晶素子の画素電極に印加する。
【0004】
液晶素子は、互いに対向して設けられた画素電極と共通電極との間に液晶層が挟持された構造であり、共通電極には固定電位が印加される。これにより、液晶表示装置は、画素電極を上記のような映像の画素値に対応したアナログ映像信号電圧に応じて駆動することにより、液晶層の光透過率を制御し、映像として表示する。
【0005】
上記のDA変換回路を備えた液晶表示装置として、例えばランプ信号を用いてデジタル映像信号を画素単位でアナログ映像信号に変換して液晶素子を駆動する液晶表示装置が知られている(例えば、特許文献1参照)。
【0006】
この特許文献1記載の従来の液晶表示装置では、黒レベルから白レベルまでの全階調のレベルが1水平走査期間(1H)周期で単調的に変化する傾斜波信号であるランプ信号を複数(水平方向の画素数と同じ数)設けられたビデオスイッチに共通に供給すると共に、そのランプ信号に同期したクロックでカウンタをカウントアップすることで、ランプ信号の階調値に応じたカウント値を出力させる。なお、上記の複数のビデオスイッチは水平走査期間の開始毎に一斉にオンとされる。そして、このカウント値とラインバッファにラッチされているデジタル映像信号の水平方向の画素値とを、水平方向の画素数と同じ数設けられたコンパレータにより画素単位で比較し、カウント値が上記のラインバッファにラッチされた画素値と同じ値となったコンパレータから一致パルスを出力させて、その画素に対応するビデオスイッチをオフとし、このときのランプ信号の電圧をオフとされたビデオスイッチにデータ線を介して接続された画素に供給することでアナログ映像信号への変換が行われる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開昭64-86197号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、上記の従来の液晶表示装置は、水平走査期間の始めに全てのビデオスイッチをオンとしてから、デジタル映像信号の画素値に応じたランプ信号の電圧をビデオスイッチをオフとしてサンプルホールドし、画素に供給する構成であるため、デジタル映像信号の絵柄によって複数のビデオスイッチが同時にオフとなったり、オフとなるタイミングが異なるため、ランプ信号に対する負荷状態が大きく変化することがある。
【0009】
例えば、ランプ信号が黒レベルから白レベルまで漸次増加する波形であり、デジタル映像信号が黒又は黒に近い階調の画素が多い場合、ランプ信号の立ち上がりの初期に多数のビデオスイッチが同時にオフとなってしまう。ビデオスイッチがオフとなった場合、ランプ信号をビデオスイッチに供給するためのランプ信号線とデータ線とが切断されてしまう。ビデオスイッチがオンの場合はデータ線がランプ信号線の負荷として作用しているため、上記のような多数のビデオスイッチが同時にオフとなることで上記の切断が生じると、ランプ信号線側から見た負荷容量が大幅に小さくなり、そうでない場合に対してランプ信号の立ち上がりが早くなるような波形の変形を生じる。このように立ち上がりが早くなるようなランプ信号波形の変形が生じた場合は、変形が生じない場合よりも画面が明るくなってしまうという不具合が発生したり、表示画像に所謂ストリーキングと称されるノイズが発生し、画質を劣化させる。
【0010】
本発明は以上の点に鑑みなされたもので、ランプ信号を用いることなくDA変換を行う構造とすることでランプ信号の波形の変形による表示画像の不具合を解消し得る液晶表示素子及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【0011】
上記の目的を達成するため、本発明の液晶表示素子は、3本のゲート線を一組とする複数組のゲート線と複数本のデータ線とがそれぞれ交差する交差部に設けられた画素を構成しており、対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、画素電極に一端が接続された保持容量と、3本のゲート線のうち第1のゲート線を介して印加される第1のゲート電圧が、データ線の所定の電位よりも低い第1の電位から所定の電位よりも高い第2の電位に変化した時に、データ線から一定量の電荷を転送して蓄積する蓄積ゲートと、3本のゲート線のうち第2のゲート線を介して印加される第2のゲート電圧が、第1の電位よりも低い第3の電位から第1の電位よりも高い第4の電位に変化した時に、蓄積ゲートに蓄積された電荷を保持容量に転送して保持させる転送ゲートと、3本のゲート線のうち第3のゲート線を介して印加されるゲート電圧により、1水平走査期間の始めに保持容量の電荷をリセットするトランジスタとを備えることを特徴とする。
【0012】
また、上記の目的を達成するため、本発明の液晶表示素子は、蓄積ゲートは、基板上に形成された第1の拡散層と、基板上に第1の拡散層に隣接して第1の拡散層よりも不純物濃度が低く形成された第2の拡散層と、第1及び第2の拡散層の上方に絶縁膜を介して形成され、かつ、第1のゲート線に接続された第1のゲート電極とよりなり、
転送ゲートは、基板上に第1の拡散層に隣接して第2の拡散層よりも不純物濃度が低く形成された第3の拡散層と、第3の拡散層の上方に絶縁膜を介して形成され、かつ、第2のゲート線に接続された第2のゲート電極とよりなることを特徴とする。
【0013】
また、上記の目的を達成するため、本発明の液晶表示素子の駆動方法は、3本のゲート線を一組とする複数組のゲート線と複数本のデータ線とがそれぞれ交差する交差部に設けられた画素を構成しており、対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、画素電極に一端が接続された保持容量と、3本のゲート線のうち第1のゲート線を介して印加される第1のゲート電圧が、データ線の所定の電位よりも低い第1の電位から所定の電位よりも高い第2の電位に変化した時に、データ線から一定量の電荷を転送して蓄積する蓄積ゲートと、3本のゲート線のうち第2のゲート線を介して印加される第2のゲート電圧が、第1の電位よりも低い第3の電位から第1の電位よりも高い第4の電位に変化した時に、蓄積ゲートに蓄積された電荷を保持容量に転送して保持させる転送ゲートと、3本のゲート線のうち第3のゲート線を介して印加されるゲート電圧により、1水平走査期間の始めに保持容量の電荷をリセットするトランジスタとを備える液晶表示素子に対して、
保持容量の電荷のリセット後に、表示する映像信号の画素値と一定周期のクロックを計数するカウンタのカウンタ値とを比較し、画素値とカウンタ値とが一致した時に、第2の電位よりも高い電位の一致パルスをデータ線へ出力する一致パルス出力ステップと、第1のゲート電圧をクロックに同期して第1の電位及び第2の電位に交互に変化させると共に、第1のゲート電圧が第1の電位に変化した直後に第4の電位に変化するように、第2のゲート電圧をクロックに同期して第3の電位及び第4の電位に交互に変化させるゲート電圧発生ステップとを含み、データ線の電位が所定の電位から一致パルスの電位に変化するまで、蓄積ゲートによる一定量の電荷の蓄積と転送ゲートによる電荷の保持容量への転送とを巡回的に繰り返し、その繰り返し回数に応じた電荷量を保持容量に保持することを特徴とする。
【発明の効果】
【0014】
本発明によれば、同じ行の各画素において、画素単位で画素値とカウンタ値とが一致するまで、蓄積ゲートによる一定量の電荷の蓄積と転送ゲートによる電荷の保持容量への転送とを巡回的に繰り返し、その繰り返し回数に応じた電荷量を保持容量に保持するようにしたため、他の列のデータ線の電位変動など周囲の影響を受け難く、安定したDA変換が可能となり、その結果表示品質を向上させることができる。
【図面の簡単な説明】
【0015】
【図1】本発明の液晶表示素子を備えた液晶表示装置の一実施の形態の全体構成図である。
【図2】図1中のHドライバの一実施の形態のブロック図である。
【図3】本発明の液晶表示素子の一実施の形態の等価回路図である。
【図4】本発明の液晶表示素子の一実施の形態の構造断面図である。
【図5】図1の動作説明用タイミングチャートである。
【図6】図4の各部のポテンシャルの変化の一例を示す図である。
【発明を実施するための形態】
【0016】
以下、図面を用いて本発明の実施の形態について詳細に説明する。
【0017】
図1は、本発明になる液晶表示素子を備えた液晶表示装置の一実施の形態の全体構成図を示す。同図において、液晶表示装置10は、水平駆動回路であるHドライバ11と、n本(nは2以上の自然数)の列信号線(データ線)VD1〜VDnと、3本のゲート線AG、TG、RSTを一組とするm組(mは2以上の自然数)のゲート線(AG1〜AGm、TG1〜TGm、RST1〜RSTm)とがそれぞれ交差する交差部にそれぞれ設けられたn・m個の画素1211〜12mnと、垂直駆動回路である垂直シフトレジスタ回路13とから構成されている。また、接続線VRは、全部の画素1211〜12mnに共通に接続されている。垂直シフトレジスタ回路13は、m組のゲート線(AG1〜AGm、TG1〜TGm、RST1〜RSTm)にそれぞれ第1〜第3のゲート信号を、トランスファクロックTCKに同期して出力する。
【0018】
図2は、図1中のHドライバ11の一例のブロック図を示す。同図に示すように、Hドライバ11は、各々水平方向の画素数と同じ数であるn個ずつ、画素単位に設けられた、水平シフトレジスタ(以下、HSR)1111〜111n、ラッチ1121〜112n、コンパレータ1131〜113n、D型フリップフロップ(以下、DFF)1151〜115n、及びセレクタ1161〜116nと、n個のコンパレータ1131〜113nに共通にカウント値を供給する単一のカウンタ114とより構成されている。
【0019】
HSR1111〜111nは、表示すべきデジタル映像信号(画像データ)であるDATAがシリアルに供給されて1ライン分のn画素の画素値をシフトして一時保持する。ラッチ1121〜112nは、HSR1111〜111nから出力される1ライン分のn画素の各画素値(ここでは10ビット)をラッチする。コンパレータ1131〜113nは、ラッチ1121〜112nから別々に供給される画素値と、カウンタ114から共通に供給されるカウント値とを画素単位で比較し、両者が一致した時一致パルスを出力する。
【0020】
カウンタ114は、画像データDATAと同期して入力されるカウンタクロックCCKをカウントして得たカウント値を、コンパレータ1131〜113nのそれぞれに供給する。なお、カウンタ114は、1水平走査期間(1H)毎に一巡するカウント値を生成する。また、このカウント値は、最小階調の黒レベルから最大階調の白レベルまで単調的に変化する階調値を示す。
【0021】
DFF1151〜115nは、コンパレータ1131〜113nのうち、カウンタ114から供給されるカウント値が、ラッチ1121〜112nから供給される画素値に一致するコンパレータから供給される所定論理値(例えば“H”)の一致パルスをラッチし、ラッチした値をセレクタへ出力する。なお、DFF1151〜115nは、スタートパルスHSTにより各水平走査期間の始めにクリアされる。
【0022】
セレクタ1161〜116nは、DFF1151〜115nのうち対応して設けられたDFFから初期状態の論理値(例えば“L”)が入力されるときは、データ線VD1〜VDnのうち対応して設けられたデータ線へ第1の電圧aを出力し、対応して設けられたDFFから一致パルスの所定論理値(例えば“H”)が入力されるときは、対応して設けられたデータ線へ第2の電圧bを出力する。従って、データ線VD1〜VDnには、各水平走査期間の始めでそれぞれ第1の電圧aが一斉に出力され、その後画像データの画素値に対応したタイミングで、その画素に対応したデータ線に第2の電圧bが画素単位で出力される。
【0023】
次に、本実施の形態の画素について説明する。
【0024】
図1中の画素1211〜12mnは、それぞれ同一構成で、本発明の液晶表示素子により構成されている。図3は、図1のi行目(i=1,2,・・・,m)、j列目(j=1,2,・・・,n)の画素12ijを構成する本発明の液晶表示素子の一実施の形態の等価回路図を示す。図3において、画素12ijは、NチャネルMOS型電界効果トランジスタにより構成されたリセットトランジスタQRと、保持容量Csと、転送ゲートGTと、蓄積ゲートGsと、液晶素子LCとから構成されている。
【0025】
液晶素子LCは、離間対向して設けられた画素電極PEと共通電極CEとの間に液晶層LCMが挟持された公知の構造である。共通電極CEは共通電圧Vcomが印加される。リセットトランジスタQRは、ドレインが接続線VRに接続され、ソースが画素電極PEと保持容量Csと転送ゲートGTとの共通接続点に接続され、ゲートがゲート線RSTiに接続されている。また、転送ゲートGTはゲート線TGiに接続されている。また、蓄積ゲートGsは、データ線VDjとゲート線AGiにそれぞれ接続されると共に、転送ゲートGTを介して保持容量Csに接続されている。
【0026】
図4は、画素12ijを構成する本発明の液晶表示素子の一実施の形態の構造断面図を示す。同図中、図3と同一構成部分には同一符号を付し、その説明を省略する。図4において、蓄積ゲートGsは、p型の基板20上に隣接して設けられたn型拡散層22及び23と、それらの拡散層22及び23の上方に絶縁膜(図示せず)を介して設けられたポリシリコン製のゲート電極27とより構成される。この蓄積ゲートGSは、拡散層22の不純物濃度(イオン注入量)n2を、拡散層23の不純物濃度(イオン注入量)n3より大きくすることで、電子を蓄積するための電位差を設けている。ゲート電極27は、ゲート線AGiに接続されている。
【0027】
また、転送ゲートGTは、基板20上に設けられたn型拡散層21と、その拡散層21の上方に絶縁膜(図示せず)を介して設けられたポリシリコン製のゲート電極28とより構成される。ゲート電極28は、ゲート線TGiに接続されている。拡散層21は、保持容量Csに接続されるn型拡散層26と、上記n型拡散層22との間に形成されている。転送ゲートGTは、蓄積ゲートGsよりも低い電圧に設定する必要があるので、拡散層21の不純物濃度(イオン注入量)n1を、蓄積ゲートGsの拡散層22の不純物濃度(イオン注入量)n2より小さくしている。
【0028】
また、蓄積ゲートGsのゲート電極27と転送ゲートGTのゲート電極28とは、蓄積ゲートGsと転送ゲートGTの間のスペースを広げないように、公知の2層ポリシリコンプロセスにより製造されている。ここでは、ゲート電極27を下層の第1ポリシリコン、ゲート電極28を上層の第2ポリシリコンとしている。
【0029】
リセットトランジスタQRは、基板20上に設けられたn型拡散層25及び26と、それらの拡散層25及び26の上方に絶縁膜(図示せず)を介して設けられたポリシリコン製のゲート電極29とより構成される。ゲート電極29は、ゲート線RSTiに接続されている。また、拡散層25は接続線VRに接続されている。リセットトランジスタQRは、CMOSプロセスで用いられる一般的なトランジスタ製造方法により製造される。なお、基板20上のn型拡散層23の外側に隣接して設けられてデータ線VDjに接続されるn型拡散層24と、上記のn型拡散層25及び26の不純物濃度(イオン注入量)は、前述した不純物濃度(イオン注入量)n1〜n3よりもはるかに大に設定されている。
【0030】
次に、図1〜図3に示した本実施の形態の動作について、図5のタイミングチャート及び図6のポテンシャル図を併せ参照して説明する。ここでは、代表して画素12ijの動作について説明する。
【0031】
まず、垂直シフトレジスタ回路13からゲート線RSTiに、時刻T1から1Hよりも極めて短い所定期間の間、図5(D)に示すようにハイレベルのリセット信号が出力される。これにより、リセットトランジスタQRがその期間オン状態とされ、接続線VRの電圧VRがリセットトランジスタQRのドレイン、ソースを通して保持容量CSに印加され、保持容量CSを接続線VRの電圧にリセットする。また、カウンタ114が図5(A)に示すように、水平クロックHCKのカウントを開始する。
【0032】
上記のリセットに続いて、図2のDFF1151〜115nは、スタートパルスHSTが入力されてクリアされ、Hドライバ11内のセレクタ116iからデータ線VDjへ図5(F)に示すように、時刻T2以降出力される電位aの電圧を選択させる。このとき、垂直シフトレジスタ回路13からゲート線AGiへ出力されるゲート信号の電位は図5(B)に示すように低電位cであり、また、垂直シフトレジスタ回路13からゲート線TGiへ出力されるゲート信号の電位は同図(C)に示すように低電位eである。
【0033】
これにより、画素12ijは、図6(A)に示すように、ゲート線AGiから供給されるゲート信号による蓄積ゲートGSの電位cがデータ線VDjの電位aよりも高く、また、ゲート線TGiから供給されるゲート信号による転送ゲートGTの電位eが蓄積ゲートGSの電位cよりも高い状態となり、電子の移動は生じていない。なお、蓄積ゲートGSは図4に示したように、拡散層22の不純物濃度(イオン注入量)n2が、拡散層23の不純物濃度(イオン注入量)n3より大きくされ、拡散層23の部分が拡散層22の部分よりも電位が高い電圧凹部(段差部)を有している。
【0034】
続いて、垂直シフトレジスタ回路13からゲート線AGiへ出力されるゲート信号の電位は図5(B)に示すように低電位cから高電位dへ変化した後、再び低電位cに戻る。低電位cから高電位dへ変化した時、垂直シフトレジスタ回路13からゲート線TGiへ出力されるゲート信号の電圧は図5(C)に示すように低電位eのままであり、データ線VDjの電圧も電位aのままである。
【0035】
これにより、上記のゲート線AGiのゲート信号の電位が低電位cから高電位dへ変化した時に、蓄積ゲートGSの電位dがデータ線VDjの電位aよりも高くなるため、図6(B)に31で模式的に示すように、データ線VDjから蓄積ゲートGSの電圧凹部に電子が移動する。続いて、ゲート線AGiのゲート信号の電位が高電位dから低電位cへ戻ると、図6(B)に31'で模式的に示すように、蓄積ゲートGSの電圧凹部に電子が残る。この時、転送ゲートGTの電位は待機状態の電位eのままであり、蓄積ゲートGSの電位cより低い電位なので余った電子はデータ線VDjに戻る。
【0036】
ゲート線AGiへ出力されるゲート信号の電圧が図5(B)に示すように高電位dから低電位cへ戻った直後に、垂直シフトレジスタ回路13からゲート線TGiへ出力されるゲート信号の電圧は図5(C)に示すように低電位eから高電位fに変化する。すると、転送ゲートGTの電位fが蓄積ゲートGSの電位cよりも高くなるため、図6(C)に矢印32で模式的に示すように、蓄積ゲートGSの電圧凹部に蓄えられていた電子が転送ゲートGTを通して保持容量CSへ移動する。この時移動する電子の電荷量をQとすると、保持容量CSの電圧は、この電子の移動で電圧VRから電圧{VR−(Q/CS)}へ変化する。ただし、この数式中CSは保持容量CSの容量値である。
【0037】
続いて、ゲート線TGiへ出力されるゲート信号の電圧は図5(C)に示すように高電位fから低電位eに戻る。また、ゲート線AGiへ出力されるゲート信号の電圧が図5(B)に示すように低電位cから高電位dへ変化する。ゲート線AGi及びTGiへ出力されるゲート信号は、トランスファクロックTCKに同期している。
【0038】
以下、上記と同様の動作が、ゲート線AGi及びTGiへ出力されるゲート信号の電位変化に同期して変化するカウンタ114のカウンタ値が、コンパレータ113iにおいて1ラインのi番目の10ビットの画素値と一致して、図5(E)に示すように一致パルスが出力される時刻T3まで巡回的に繰り返される。一致パルスが出力されると、その値をラッチするDFF115iからの出力信号により、セレクタ116iがデータ線VDjへ図5(F)に示すように、時刻T3で電位bの電圧を選択出力する。
【0039】
上記の電位bは、図6(D)に模式的に示すように、蓄積ゲートGSの電位dよりも高いため、時刻T3以降電子の移動は生じない。従って、i番目の列の保持容量CSの電位は時刻T3以降、次にリセットされるまでの間変化せず、図6(D)に模式的に示す値に保持される。なお、画素値が10ビットの場合、カウンタ114は10ビットのカウント値を出力するため、カウント値が10進数で「1024」になった時点で停止して、DA変換動作が終了する。
【0040】
保持容量CSの電圧は、1回の電子転送動作で前述したように「−(Q/CS)」だけ変化する。従って、画素値が10ビットの場合、保持容量CSの電圧は、最大1024回の転送動作が行われる結果、最も変動した場合、「−(Q/CS)×1024」だけ変化する。1ラインの各列の画素の各保持容量CSの電圧は、1H期間の電子転送動作の回数で決められ、その回数は、画素値によって決定される。
【0041】
なお、上記の蓄積ゲートGSの電位をc→d→c(待機状態)と1サイクル変化させた時に電圧凹部に蓄積される電子数Qを650個、保持容量CSの容量値を30fFとすると、1回の電子転送動作で保持容量CSの電圧は3.5mV変化する。従って、画素値が10ビットの場合、保持容量CSの電圧は、最大で3.6V(=3.5mV×1024)変化する。この値は液晶素子LCを変調するには充分な値である。また、蓄積ゲートGSで650個の電子を運ぶことは特に問題なく実施できる。
【0042】
このように、本実施の形態の液晶表示素子によれば、1回の電子転送動作で転送される電子数は、蓄積ゲートGS内の電位差によって決められ、データ線VD1〜VDnの電圧変動などの外因の影響を受けない。従って、本実施の形態の液晶表示素子によれば、他の列の画素値の影響を受けて表示電圧が変わったりすることがなく、従来の液晶表示装置で問題となっていたランプ信号の波形変形によって画素の保持電圧が変わってしまい、表示画像中にストリーキングが発生するような問題が発生せず、表示画質を改善することができる。
【0043】
なお、本発明は上記の実施の形態に限定されるものではなく、例えば画素は図4の断面構成に限定されるものではなく、p型とn型とを変更してもよい。
【符号の説明】
【0044】
10 液晶表示装置
11 Hドライバ
1211〜12mn 画素
13 垂直シフトレジスタ回路
20 基板
21〜26 n型拡散層
27 蓄積ゲート電極
28 転送ゲート電極
29 リセットゲート電極
1111〜111n 水平シフトレジスタ(HSR)
1121〜112n ラッチ
1131〜113n コンパレータ
114 カウンタ
1151〜115n D型フリップフロップ(DFF)
1161〜116n セレクタ
Gs 蓄積ゲート
GT 転送ゲート
QR リセットトランジスタ
Cs 保持容量
VR 接続線
VD1〜VDn データ線
AG1〜AGn、TG1〜TGn、RST1〜RSTn ゲート線
【特許請求の範囲】
【請求項1】
3本のゲート線を一組とする複数組のゲート線と複数本のデータ線とがそれぞれ交差する交差部に設けられた画素を構成しており、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、
前記画素電極に一端が接続された保持容量と、
前記3本のゲート線のうち第1のゲート線を介して印加される第1のゲート電圧が、前記データ線の所定の電位よりも低い第1の電位から前記所定の電位よりも高い第2の電位に変化した時に、前記データ線から一定量の電荷を転送して蓄積する蓄積ゲートと、
前記3本のゲート線のうち第2のゲート線を介して印加される第2のゲート電圧が、前記第1の電位よりも低い第3の電位から前記第1の電位よりも高い第4の電位に変化した時に、前記蓄積ゲートに蓄積された前記電荷を前記保持容量に転送して保持させる転送ゲートと、
前記3本のゲート線のうち第3のゲート線を介して印加されるゲート電圧により、1水平走査期間の始めに前記保持容量の電荷をリセットするトランジスタと
を備えることを特徴とする液晶表示素子。
【請求項2】
前記蓄積ゲートは、
基板上に形成された第1の拡散層と、前記基板上に前記第1の拡散層に隣接して前記第1の拡散層よりも不純物濃度が低く形成された第2の拡散層と、前記第1及び第2の拡散層の上方に絶縁膜を介して形成され、かつ、前記第1のゲート線に接続された第1のゲート電極とよりなり、
前記転送ゲートは、
前記基板上に前記第1の拡散層に隣接して前記第2の拡散層よりも不純物濃度が低く形成された第3の拡散層と、前記第3の拡散層の上方に絶縁膜を介して形成され、かつ、前記第2のゲート線に接続された第2のゲート電極とよりなる
ことを特徴とする請求項1記載の液晶表示素子。
【請求項3】
3本のゲート線を一組とする複数組のゲート線と複数本のデータ線とがそれぞれ交差する交差部に設けられた画素を構成しており、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、
前記画素電極に一端が接続された保持容量と、
前記3本のゲート線のうち第1のゲート線を介して印加される第1のゲート電圧が、前記データ線の所定の電位よりも低い第1の電位から前記所定の電位よりも高い第2の電位に変化した時に、前記データ線から一定量の電荷を転送して蓄積する蓄積ゲートと、
前記3本のゲート線のうち第2のゲート線を介して印加される第2のゲート電圧が、前記第1の電位よりも低い第3の電位から前記第1の電位よりも高い第4の電位に変化した時に、前記蓄積ゲートに蓄積された前記電荷を前記保持容量に転送して保持させる転送ゲートと、
前記3本のゲート線のうち第3のゲート線を介して印加されるゲート電圧により、1水平走査期間の始めに前記保持容量の電荷をリセットするトランジスタと
を備える液晶表示素子に対して、
前記保持容量の電荷のリセット後に、表示する映像信号の画素値と一定周期のクロックを計数するカウンタのカウンタ値とを比較し、前記画素値と前記カウンタ値とが一致した時に、前記第2の電位よりも高い電位の一致パルスを前記データ線へ出力する一致パルス出力ステップと、
前記第1のゲート電圧を前記クロックに同期して前記第1の電位及び前記第2の電位に交互に変化させると共に、前記第1のゲート電圧が前記第1の電位に変化した直後に前記第4の電位に変化するように、前記第2のゲート電圧を前記クロックに同期して前記第3の電位及び前記第4の電位に交互に変化させるゲート電圧発生ステップと
を含み、前記データ線の電位が前記所定の電位から前記一致パルスの電位に変化するまで、前記蓄積ゲートによる一定量の電荷の蓄積と前記転送ゲートによる前記電荷の前記保持容量への転送とを巡回的に繰り返し、その繰り返し回数に応じた電荷量を前記保持容量に保持することを特徴とする液晶表示素子の駆動方法。
【請求項1】
3本のゲート線を一組とする複数組のゲート線と複数本のデータ線とがそれぞれ交差する交差部に設けられた画素を構成しており、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、
前記画素電極に一端が接続された保持容量と、
前記3本のゲート線のうち第1のゲート線を介して印加される第1のゲート電圧が、前記データ線の所定の電位よりも低い第1の電位から前記所定の電位よりも高い第2の電位に変化した時に、前記データ線から一定量の電荷を転送して蓄積する蓄積ゲートと、
前記3本のゲート線のうち第2のゲート線を介して印加される第2のゲート電圧が、前記第1の電位よりも低い第3の電位から前記第1の電位よりも高い第4の電位に変化した時に、前記蓄積ゲートに蓄積された前記電荷を前記保持容量に転送して保持させる転送ゲートと、
前記3本のゲート線のうち第3のゲート線を介して印加されるゲート電圧により、1水平走査期間の始めに前記保持容量の電荷をリセットするトランジスタと
を備えることを特徴とする液晶表示素子。
【請求項2】
前記蓄積ゲートは、
基板上に形成された第1の拡散層と、前記基板上に前記第1の拡散層に隣接して前記第1の拡散層よりも不純物濃度が低く形成された第2の拡散層と、前記第1及び第2の拡散層の上方に絶縁膜を介して形成され、かつ、前記第1のゲート線に接続された第1のゲート電極とよりなり、
前記転送ゲートは、
前記基板上に前記第1の拡散層に隣接して前記第2の拡散層よりも不純物濃度が低く形成された第3の拡散層と、前記第3の拡散層の上方に絶縁膜を介して形成され、かつ、前記第2のゲート線に接続された第2のゲート電極とよりなる
ことを特徴とする請求項1記載の液晶表示素子。
【請求項3】
3本のゲート線を一組とする複数組のゲート線と複数本のデータ線とがそれぞれ交差する交差部に設けられた画素を構成しており、
対向する画素電極と共通電極との間に液晶層が挟持された液晶素子と、
前記画素電極に一端が接続された保持容量と、
前記3本のゲート線のうち第1のゲート線を介して印加される第1のゲート電圧が、前記データ線の所定の電位よりも低い第1の電位から前記所定の電位よりも高い第2の電位に変化した時に、前記データ線から一定量の電荷を転送して蓄積する蓄積ゲートと、
前記3本のゲート線のうち第2のゲート線を介して印加される第2のゲート電圧が、前記第1の電位よりも低い第3の電位から前記第1の電位よりも高い第4の電位に変化した時に、前記蓄積ゲートに蓄積された前記電荷を前記保持容量に転送して保持させる転送ゲートと、
前記3本のゲート線のうち第3のゲート線を介して印加されるゲート電圧により、1水平走査期間の始めに前記保持容量の電荷をリセットするトランジスタと
を備える液晶表示素子に対して、
前記保持容量の電荷のリセット後に、表示する映像信号の画素値と一定周期のクロックを計数するカウンタのカウンタ値とを比較し、前記画素値と前記カウンタ値とが一致した時に、前記第2の電位よりも高い電位の一致パルスを前記データ線へ出力する一致パルス出力ステップと、
前記第1のゲート電圧を前記クロックに同期して前記第1の電位及び前記第2の電位に交互に変化させると共に、前記第1のゲート電圧が前記第1の電位に変化した直後に前記第4の電位に変化するように、前記第2のゲート電圧を前記クロックに同期して前記第3の電位及び前記第4の電位に交互に変化させるゲート電圧発生ステップと
を含み、前記データ線の電位が前記所定の電位から前記一致パルスの電位に変化するまで、前記蓄積ゲートによる一定量の電荷の蓄積と前記転送ゲートによる前記電荷の前記保持容量への転送とを巡回的に繰り返し、その繰り返し回数に応じた電荷量を前記保持容量に保持することを特徴とする液晶表示素子の駆動方法。
【図1】
【図2】
【図5】
【図6】
【図3】
【図4】
【図2】
【図5】
【図6】
【図3】
【図4】
【公開番号】特開2012−83677(P2012−83677A)
【公開日】平成24年4月26日(2012.4.26)
【国際特許分類】
【出願番号】特願2010−232088(P2010−232088)
【出願日】平成22年10月15日(2010.10.15)
【出願人】(308036402)株式会社JVCケンウッド (1,152)
【Fターム(参考)】
【公開日】平成24年4月26日(2012.4.26)
【国際特許分類】
【出願日】平成22年10月15日(2010.10.15)
【出願人】(308036402)株式会社JVCケンウッド (1,152)
【Fターム(参考)】
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