画素回路及び表示装置と電子機器
【課題】少ないトランジスタ素子数で閾電圧補正機能を実現した画素回路を提供する。
【解決手段】
容量素子Ｃｓは入力端と出力端とを有する。サンプリングトランジスタＷＳＴｒは、一対の電流端が信号線ＤＴＬと容量素子Ｃｓの入力端との間に接続し、制御端が第１走査線ＷＳＬに接続している。ドライブトランジスタＤｒＴｒは、制御端が容量素子Ｃｓの出力端に接続し、一方の電流端が固定電源線ＣＰＬに接続している。初期化トランジスタＩＮＩＴｒは、制御端が第２走査線ＩＳＬに接続し、一対の電流端が容量素子Ｃｓの出力端とドライブトランジスタＤｒＴｒの他方の電流端に接続している。発光素子ＥＬは、可変電源線ＶＰＬとドライブトランジスタＤｒＴｒの他方の電流端とに接続している。
【解決手段】
容量素子Ｃｓは入力端と出力端とを有する。サンプリングトランジスタＷＳＴｒは、一対の電流端が信号線ＤＴＬと容量素子Ｃｓの入力端との間に接続し、制御端が第１走査線ＷＳＬに接続している。ドライブトランジスタＤｒＴｒは、制御端が容量素子Ｃｓの出力端に接続し、一方の電流端が固定電源線ＣＰＬに接続している。初期化トランジスタＩＮＩＴｒは、制御端が第２走査線ＩＳＬに接続し、一対の電流端が容量素子Ｃｓの出力端とドライブトランジスタＤｒＴｒの他方の電流端に接続している。発光素子ＥＬは、可変電源線ＶＰＬとドライブトランジスタＤｒＴｒの他方の電流端とに接続している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子をトランジスタで駆動する画素回路に関する。またこのような画素回路を行列状に配置して画像を表示する表示装置に関する。更にこのような表示装置を組み込んだ電子機器に関する。
【背景技術】
【０００２】
発光素子をトランジスタで駆動する画素回路が、例えば特許文献１に記載されている。画素回路は映像信号を供給する信号線と制御パルスを供給する走査線とが配された基板に形成される。画素回路は基本的に、サンプリングトランジスタとドライブトランジスタと発光素子とで構成されている。サンプリングトランジスタは走査線から供給される制御パルスに応答してオンし、信号線から供給された映像信号を取り込む。ドライブトランジスタは取り込んだ映像信号に応じて駆動電流を発光素子に供給する。発光素子は駆動電流により映像信号に応じた輝度で発光する。
【特許文献１】特開２００７−１３３３６９
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の画素回路は、半導体プロセスで薄膜型のトランジスタを基板に形成している。薄膜トランジスタは閾電圧にばらつきがある。映像信号に基づいて発光素子を駆動するドライブトランジスタに閾電圧のばらつきがあると、発光輝度にばらつきが生じるため表示装置の画面のユニフォーミティを損なう。
【０００４】
従来の画素回路は、ドライブトランジスタの閾電圧のばらつきを補正する機能（閾電圧補正機能）を画素回路内に組み込んでいる。しかしながら画素回路に閾電圧補正機能を組み込むために、追加のトランジスタが必要になる。特許文献１に記載の画素回路は、合計で６個のトランジスタで構成されている。画素回路に多くのトランジスタを集積形成すると、画素のサイズが微細化できず、高精細の表示装置を実現する上で解決すべき課題となっている。
【課題を解決するための手段】
【０００５】
上述した従来の技術の課題に鑑み、本発明は少ないトランジスタ素子数で閾電圧補正機能を実現した画素回路を提供することを目的とする。係る目的を達成するために以下の手段を講じた。即ち本発明に係る画素回路は、信号電位と基準電位とが交互に切り換わる信号線と、第１制御パルスを供給する第１走査線と、第２制御パルスを供給する第２走査線と、固定電源線と、第１電位と第２電位とで切り換わる可変電源線とが配された基板に形成されている。この画素回路は、入力端と出力端とを有する容量素子と、一対の電流端が該信号線と該容量素子の入力端との間に接続し、制御端が第１走査線に接続したサンプリングトランジスタと、制御端が該容量素子の出力端に接続し、一方の電流端が該固定電源線に接続したドライブトランジスタと、制御端が第２走査線に接続し、一対の電流端が該容量素子の出力端と該ドライブトランジスタの他方の電流端に接続した初期化トランジスタと、該可変電源線と該ドライブトランジスタの他方の電流端とに接続した発光素子とからなる。
【０００６】
好ましくは、該信号線が信号電位にあり且つ該可変電源線が第１電位にあるとき、該サンプリング用トランジスタが第１制御パルスに応答してオンして、該容量素子の入力端側に信号電位を書込む一方、該初期化トランジスタが第２制御パルスに応答してオンし、該容量素子の出力端側に該ドライブトランジスタの閾電圧をキャンセルする電位を書込む。次に該初期化トランジスタがオフになる一方該サンプリングトランジスタがオンを維持した状態で、該信号線が信号電位から基準電位に切り換わることで、カップリングにより信号電位を該容量素子の入力端側から出力端側に書込む。この後該サンプリングトランジスタがオフし且つ該可変電源線が第１電位から第２電位に切り替わって、該発光素子が発光する。又前記可変電源線が第２電位から第１電位に切り換わると、該発光素子が発光状態から非発光状態に変化する。
【発明の効果】
【０００７】
本発明によれば、画素回路はサンプリングトランジスタとドライブトランジスタと初期化トランジスタとで構成されている。トランジスタの素子数が大幅に削減されており、画素回路の微細化が可能になる。このように画素回路を微細化しても、閾電圧補正機能が組み込まれており、発光素子の輝度のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【０００８】
以下、発明を実施するための最良の形態（実施形態と云う）について説明する。なお説明は以下の順序で行う。
参考形態
実施形態
応用形態
【０００９】
〈参考形態〉
［全体構成］
図１Ａは、表示装置の参考形態を示す全体ブロック図である。この参考形態は本発明の背景を明らかにするものである。本発明はこの参考形態の改良版に相当する。図示するように参考形態に係る表示装置１００は基本的に画素アレイ部１０２と駆動部とで構成されている。画素アレイ部１０２は行状の第１走査線ＷＳＬと第２走査線ＩＳＬとを含んでいる。またこれらの走査線ＷＳＬ，ＩＳＬと並行に第3走査線ＤＳＬが形成されている。なお走査線ＷＳＬ，ＩＳＬ及びＤＳＬを行毎に区別の場合には１０１乃至１０ｍの番号を付す。ｍは行数を表している。
【００１０】
画素アレイ部１０２は更に列状の信号線ＤＴＬが形成されている。信号線ＤＴＬを列毎に区別する場合、番号１０１乃至１０ｎを付す。ｎは列番号を表している。更に画素アレイ部１０２は、行状の走査線ＷＳＬと列状の信号線ＤＴＬが交差する部分に、行列状に配された画素（ＰＸＬＣ）１０１を含んでいる。係る構成を有する画素アレイ部１０２は基板上に集積形成されている。
【００１１】
一方周辺の駆動部は電源スキャナ（ＤＳＣＮ）１０４、ライトスキャナ（ＷＳＣＮ）１０５、初期化スキャナ（ＩＳＣＮ）１０６、水平セレクタ（ＨＳＥＬ）１０３などを含んでいる。
【００１２】
ライトスキャナ１０５は走査線ＷＳＬ１０１乃至１０ｍを順次走査して制御パルスを各走査線ＷＳＬ１０１乃至１０ｍに供給する。初期化スキャナ１０６はライトスキャナ１０５の線順次走査に同期して、各第２走査線ＩＳＬ１０１乃至ＩＳＬ１０１ｍに第２制御パルスを順次供給する。電源スキャナ１０４は線順次走査に同期して、各第3走査線ＤＳＬ１０１乃至ＤＳＬ１０ｍに順次第3制御パルスを供給する。ライトスキャナ１０５、初期化スキャナ１０６及び電源スキャナ１０４はそれぞれシフトレジスタで構成されており、互いの同期をとるために外部から各シフトレジスタに対してスタートパルスＳＴとクロック信号ＣＫが供給されている。さらに第１制御パルスや第２制御パルスの波形を整形するために、外部からイネーブル信号ＥＮ１，ＥＮ２が供給されている。
【００１３】
一方水平セレクタ１０３は、スキャナ１０４，１０５，１０６側の線順次走査に同期して各信号線ＤＴＬ１０１乃至ＤＴＬ１０ｎに映像信号を供給する。
【００１４】
［画素の回路構成］
図１Ｂは、図１Ａに示した表示装置１００の画素アレイ部１０２に含まれる画素１０１の構成を示す回路図である。図示するように画素回路１０１は、６個のトランジスタＷＳＴｒ１，ＷＳＴｒ２，ＤｒＴｒ，ＩＮＩＴｒ，ＤＳＴｒ１，ＤＳＴｒ２と、１個の発光素子ＥＬと、１個の容量素子（画素容量）Ｃｓとで構成されている。６個のトランジスタは全てＰチャネル型となっている。
【００１５】
第１サンプリングトランジスタＷＳＴｒ１は、一対の制御端（ソース及びドレイン）が信号線ＤＴＬと画素容量Ｃｓの入力端との間に接続されている。ＷＳＴｒ１の制御端（ゲート）は第１走査線ＷＳＬに接続している。
【００１６】
ドライブトランジスタＤｒＴｒはその制御端（ゲート）が画素容量Ｃｓの出力端に接続している。ドライブトランジスタＤｒＴｒの一方の電流端（ソース）は電源ラインＶＣＣＰに接続している。
【００１７】
第２サンプリングトランジスタＷＳＴｒ２の一対の電流端は、画素容量Ｃｓの出力端とドライブトランジスタＤｒＴｒの他方の電流端（ドレイン）の間に接続している。ＷＳＴｒ２の制御端は第１走査線ＷＳＬに接続している。換言すると第１サンプリングトランジスタＷＳＴｒ１と第２サンプリングトランジスタＷＳＴｒ２は同じタイミングで走査線ＷＳＬによりオン・オフ制御される。
【００１８】
初期化トランジスタＩＮＩＴｒは、その一対の電流端がドライブトランジスタＤｒＴｒのドレインと初期化電位Ｖｉｎｉとの間に接続されている。初期化トランジスタＩＮＩＴｒの制御端は第２走査線ＩＳＬに接続している。
【００１９】
第１スイッチングトランジスタＤＳＴｒ１は一方の電流端がドライブトランジスタＤｒＴｒのドレインに接続し、他方の電流端が発光素子ＥＬのアノードに接続している。発光素子ＥＬのカソードはカソード電位Ｖｃａｔｈに接続している。第１スイッチングトランジスタＤＳＴｒ１の制御端（ゲート）は第３走査線ＤＳＬに接続している。
【００２０】
第２スイッチングトランジスタＤＳＴｒ２は、一方の電流端が画素容量Ｃｓの入力端に接続し、他方の電流端が初期化電位Ｖｉｎｉに接続している。第２スイッチングトランジスタＤＳＴｒ２のゲートは第３走査線ＤＳＬに接続している。従って第２スイッチングトランジスタＤＳＴｒ２は第１スイッチングトランジスタＤＳＴｒ１と共に、第３走査線ＤＳＬから供給される第３制御パルスに応答してオン・オフ動作する。
【００２１】
図２Ａは、図１Ｂに示した表示装置１００から１個の画素回路１０１を抜き取って模式的に表した回路図である。以下この回路図に従って、画素１０１の動作を詳細に説明する。基本的に、図２Ａに示した画素回路は、所定のシーケンスに従って１フィールドの間に初期化動作、閾電圧補正動作、準備動作及び発光動作を行う。
【００２２】
図２Ｂは画素回路１０１の初期化動作を示す模式図である。初期化動作では、スイッチングトランジスタＤＳＴｒ１及びＤＳＴｒ２がオフする一方、残りの第１サンプリングトランジスタＷＳＴｒ１、第２サンプリングトランジスタＷＳＴｒ２及び初期化トランジスタＩＮＩＴｒがオンする。サンプリングトランジスタＷＳＴｒ１及びＷＳＴｒ２がオンすると、画素容量Ｃｓの入力端には、信号線ＤＴＬから映像信号がチャージされる。一方初期化トランジスタＩＮＩＴｒ及び第２サンプリングトランジスタＷＳＴｒ２がオンすることでドライブトランジスタＤｒＴｒのゲートとドレインに初期化電位Ｖｉｎｉが印加される。これにより、ドライブトランジスタＤｒＴｒのゲートとドレインがＶｉｎｉで同電位となり初期化が行われる。
【００２３】
［閾電圧補正動作］
図２Ｃは画素回路の閾電圧補正動作を表している。ここでは初期化トランジスタＩＮＩＴｒがオフになる。ＩＮＩＴｒがオフになると、ドライブトランジスタＤｒＴｒのドレインに印加されていた初期化電位Ｖｉｎｉの固定が外れる。このときドライブトランジスタＤｒＴｒのゲート電位ＶｇはＶｉｎｉに初期化されているため、ドライブトランジスタＤｒＴｒはオンする。即ち、ドライブトランジスタＤｒＴｒのソース電位（ＶＣＣＰ）とゲート電位Ｖｇとの差がドライブトランジスタＤｒＴｒの閾電圧Ｖｔｈを超えるように、初期化電位Ｖｉｎｉは予め設定されている。ドライブトランジスタＤｒＴｒがオンすると、電源電位ＶＣＣＰからドレイン電流Ｉｄｓが流れ、画素容量Ｃｓにチャージされる。これによりドライブトランジスタＤｒＴｒのゲート電位Ｖｇが上昇し、ドライブトランジスタＤｒＴｒのソース電位とゲート電位Ｖｇとの間の電位差が丁度Ｖｔｈとなったところでゲート電位Ｖｇの上昇が停止する。これが閾電圧補正動作である。この補正動作により、ドライブトランジスタＤｒＴｒの閾電圧Ｖｔｈをキャンセルするための電位が画素容量Ｃｓに書き込まれる。ドライブトランジスタＤｒＴｒの閾電圧Ｖｔｈは補正動作によりキャンセルされるので、Ｖｔｈにばらつきがあってもその影響は生じない。
【００２４】
以上の閾電圧補正動作を式で表すと以下のようになる。まずドライブトランジスタＤｒＴｒはＰチャネル型であるため、飽和領域における電流式は以下の式１のようになる。ここでＩｄｓはドレインとソースとの間に流れる電流、Ｖｇｓはゲートとソース間の電圧、μは移動度、ｋはサイズファクターである。
Ｉｄｓ＝ｋμ（｜Ｖｇｓ｜−Ｖｔｈ）２ ・・・式１
またゲート電位Ｖｇは閾電圧補正動作によりＶｔｈまで上昇するため、Ｖｇは以下の式２のように表される。ここでＶｓｉｇは映像信号電位である。
Ｖｇ＝Ｖｓｉｇ−Ｖｔｈ・・・式２
【００２５】
［準備動作］
図２Ｄは、画素回路の準備期間における等価回路を示している。この準備期間では第１サンプリングトランジスタＷＳＴｒ１及び第２サンプリングトランジスタＷＳＴｒ２が共にオフになる。この準備期間は、後の動作でサンプリングトランジスタＷＳＴｒ１とスイッチングトランジスタＤＳＴｒ２が共にオンして動作破綻が生じることを防いでいる。
【００２６】
［発光動作］
図２Ｅは、画素の発光動作状態を表す等価回路図である。ここでは第２スイッチングトランジスタＤＳＴｒ２がオンし、映像信号Ｖｓｉｇがチャージされた画素容量Ｃｓの入力端側を初期化電位Ｖｉｎｉまで変化させることで、映像信号Ｖｓｉｇを画素容量Ｃｓの出力端側（即ちドライブトランジスタＤｒＴｒのゲート側）に容量カップリングさせている。またＤｒＴｒ２のオンと同時に、ＤｒＴｒ１もオンし、ドライブトランジスタＤｒＴｒのドレインが発光素子ＥＬと繋がる。これにより駆動電流ＩｄｓがドライブトランジスタＤｒＴｒから発光素子ＥＬに流れ、発光素子ＥＬが発光する。
【００２７】
この電流を式で表すと、まずドライブトランジスタＤｒＴｒのソース電位Ｖｓは以下の式３で表される。ここでＶｃｃは電源ラインＶＣＣＰの電位を表している。
Ｖｓ＝Ｖｃｃ ・・・式３
ここでＶｇは式２で表されている。よって、Ｖｇｓ＝Ｖｇ−Ｖｓであるから、式２と式３から、Ｖｇｓ＝Ｖｓｉｇ−Ｖｔｈ−Ｖｃｃである。又映像信号のサンプリング電位をＶｓｉｇとし、発光輝度を表すデータ電位をＶｄａｔａとすると、両者の関係は以下の式４のように表される。
Ｖｓｉｇ＝Ｖｃｃ−Ｖｄａｔａ ・・・式４
ここで前記のＶｇｓ＝Ｖｓｉｇ−Ｖｔｈ−Ｖｃｃに式４を代入して整理すると、以下の式５が得られる。
｜Ｖｇｓ｜＝Ｖｄａｔａ＋Ｖｔｈ ・・・式５
この式５を式１に代入すると以下の式６が得られる。
Ｉｄｓ＝ｋμ（Ｖｄａｔａ）２ ・・・式６
このようにして、データ電位Ｖｄａｔａの２乗に比例した駆動電流Ｉｄｓを得ることができる。式６にはＶｔｈの項が入っていないため、発光素子ＥＬに流れる駆動電流ＩｄｓはドライブトランジスタＤｒＴｒの閾電圧Ｖｔｈの影響を受けない。
【００２８】
［制御シーケンス］
図３Ａは、第１走査線乃至第３走査線に供給する制御パルスのシーケンスを示す模式図である。この模式図は、第１走査線ＷＳＬに印加する制御パルスをＷＳで表し、第２走査線ＩＳＬに印加する制御パルスをＩＮＩＳで表し、第３走査線ＤＳＬに印加する制御パルスをＤＳで表している。前述したように参考例の画素回路は全てＰチャネル型のトランジスタで構成されている。従って制御パルスがハイレベルの時トランジスタはオフ状態にあり、制御パルスがローレベルに切り換わるとトランジスタはオンする。
【００２９】
前のフィールドで発光期間（Ｅ）及び準備期間（Ｄ）が終わると、次のフィールドで初期化期間（Ｂ）に入る。この初期化期間（Ｂ）では制御パルスＩＮＩＳ及びＷＳがローレベルになる一方、制御パルスＤＳはハイレベルを維持している。続いて閾電圧補正期間（Ｃ）に入ると、制御パルスＩＮＩＳがローレベルからハイレベルに切り換わって、図２（Ｃ）に示した閾電圧補正動作が行われる。この後準備期間（Ｄ）に進むと制御パルスＷＳがローレベルからハイレベルに切り換わる。最後に発光期間（Ｅ）になると、制御パルスＤＳがハイレベルからローレベルに切り換わり、図２Ｅに示した発光動作が行われる。
【００３０】
［タイミングチャート］
図３Ｂは、制御パルスＩＮＩＳ，ＷＳ及びＤＳの波形を示すタイミングチャートである。このタイミングチャートは時間軸を揃えて、信号線ＤＴＬに印加される信号電位Ｖｄａｔａの変化も表してある。さらにドライブトランジスタＤｒＴｒのソース電位Ｖｓ及びゲート電位Ｖｇの変化も表してある。前述したように、ソース電位Ｖｓは固定電位Ｖｃｃに保持されている。
【００３１】
まず初期化期間（Ｂ）で制御パルスＩＮＩＳがローレベルとなり、初期化トランジスタＩＮＩＴｒがオンすると、ドライブトラジスタＤｒＴｒのゲート電位ＶｇがＶｉｎｉに初期化される。
【００３２】
次に閾電圧補正期間（Ｃ）に入ると、制御パルスＩＮＩＳがハイレベルに戻る一方、制御パルスＷＳがローレベルを維持して、ドライブトランジスタＤｒＴｒのソースに信号線電位Ｖｓｉｇが書き込まれながら、ドライブトランジスタＤｒＴｒがオンするため、画素容量Ｃｓにチャージされ、閾電圧補正動作が行われる。
【００３３】
この後発光期間（Ｅ）に進むと、制御パルスＤＳがローレベルとなってドライブトランジスタＤｒＴｒから駆動電流が発光素子ＥＬに流れる。
【００３４】
〈実施形態〉
［回路構成］
図４Ａは、本発明に係る表示装置及び画素回路の構成を示す模式的な回路図である。本実施形態に係る画素回路は、参考例の画素回路に比べトランジスタの素子数が６個から３個に半減している。その代わり、信号線ＤＴＬに供給する映像信号が信号電位と基準電位で切り換わる。また発光素子ＥＬのカソード電位（電源電位）が二値に切り換わる構成となっている。
【００３５】
本発明に係る表示装置は、基本的に画素アレイ部と駆動部とからなる。画素アレイ部は、列状の信号線ＤＴＬと、行状の第１走査線ＷＳＬと、行状の第２走査線ＩＳＬと、固定電源線ＣＰＬと、可変電源線ＶＰＬと、各信号線ＤＴＬと各第１走査線ＷＳＬとが交差する部分に配された行列状の画素１０１とからなる。
【００３６】
駆動部は、ライトスキャナ１０５と初期化スキャナ１０６と信号ドライバ１０３と電源回路１１４とを有している。ライトスキャナ１０５は、各第１走査線ＷＳＬに第１制御パルスＷＳを供給する。初期化スキャナ１０６は、各第２走査線ＩＳＬに第２制御パルスＩＮＩＳを供給する。信号ドライバ（水平セレクタ）１０３は、各信号線ＤＴＬに信号電位Ｖｄａｔａと基準電位Ｖｏを交互に切り換えて供給する。電源回路１１４は可変電源線ＶＰＬを第１電位Ｖｓｓ（Ｈ）と第２電位Ｖｓｓ（Ｌ）とで切り換える。
【００３７】
画素回路１０１は、容量素子（画素容量）ＣｓとサンプリングトランジスタＷＳＴｒとドライブトランジスタＤｒＴｒと初期化トランジスタＩＮＩＴｒと発光素子ＥＬとからなる。
【００３８】
画素容量Ｃｓは入力端と出力端とを有する。サンプリングトランジスタＷＳＴｒは、一対の電流端が信号線ＤＴＬと画素容量Ｃｓの入力端との間に接続し、制御端（ゲート）が第１走査線ＷＳＬに接続している。ドライブトランジスタＤｒＴｒは、制御端（ゲート）が画素容量Ｃｓの出力端に接続し、一方の電流端（ソース）が固定電源線ＣＰＬに接続している。初期化トランジスタＩＮＩＴｒは、制御端（ゲート）が第２走査線ＩＳＬに接続し、一対の電流端（ソース／ドレイン）が画素容量Ｃｓの出力端とドライブトランジスタＤｒＴｒの他方の電流端（ドレイン）に接続している。発光素子ＥＬは可変電源線ＶＰＬとドライブトランジスタＤｒＴｒの他方の電流端（ドレイン）との間に接続している。この発光素子ＥＬはアノードとカソードを備える二端子型であり、例えば有機ＥＬデバイスからなる。アノードはドライブトランジスタＤｒＴｒのドレインに接続する一方、カソードは可変電源線ＶＰＬに接続している。なおこの可変電源線ＶＰＬは走査線ＷＳＬと並行に配されている。行状の走査線ＷＳＬはライトスキャナ１０５によって線順次走査される。これに合わせて行状の可変電源線ＶＰＬは電源回路１１４によって線順次に電位がＶｓｓ（Ｈ）とＶｓｓ（Ｌ）とで切り換わる。
【００３９】
［書込み準備動作及び閾電圧補正動作］
以下図４Ａに示した本発明に係る表示装置の動作を詳細に説明する。図４Ｂは本発明に係る表示装置及び画素回路の信号書込み準備／閾電圧補正動作を示す等価回路図である。図示の状態では、信号線ＤＴＬに信号電位Ｖｄａｔａが印加されている。固定電源線には固定電位Ｖｃｃが印加されている。可変電源線には第１電位Ｖｓｓ（Ｈ）が印加されている。ここでサンプリングトランジスタＷＳＴｒはオンになる。従って画素容量Ｃｓの入力端は信号線ＤＴＬと直結する。よって画素容量Ｃｓの入力端に信号電位Ｖｄａｔａが印加される。
【００４０】
一方初期化トランジスタＩＮＩＴｒもオンになり、ドライブトランジスタＤｒＴｒのゲートとドレインが直結される。また発光素子ＥＬのカソードはＶｓｓ（Ｈ）になる。この第１電位Ｖｓｓ（Ｈ）は発光素子ＥＬが逆バイアス状態となるようなレベルに設定されている。従ってダイオード型の発光素子ＥＬはオフ状態にある。ドライブトランジスタＤｒＴｒには固定電位Ｖｃｃにあるソースから発光素子ＥＬのアノードに接続しているドレインに向かってドレイン電流Ｉｄｓが流れる。しかしながら発光素子ＥＬは逆バイアス状態にあるためドレイン電流Ｉｄｓは発光素子ＥＬのカソード側には流れない。この電流は画素容量Ｃｓの出力端側（即ちドライブトランジスタＤｒＴｒのゲート側）に向かって流れる。丁度ドライブトランジスタＤｒＴｒのソース／ゲート間の電位ＶｇｓがＶｔｈとなったところでドライブトランジスタＤｒＴｒはカットオフする。この動作により、ドライブトランジスタＤｒＴｒのゲート（画素容量Ｃｓの出力端）の電位ＶｇはＶｃｃ−Ｖｔｈとなる。
【００４１】
［信号電位の書込み動作］
図４Ｃは画素回路の信号書込み動作を示す等価回路図である。図４Ｂに示した閾電圧補正動作から信号書込み動作に移行すると、初期化トランジスタＩＮＩＴｒがオフし、ドライブトランジスタＤｒＴｒのゲートとドレインが切り離される。この状態で信号線ＤＴＬが信号電位Ｖｄａｔａから基準電位Ｖｏに切り換わる。画素容量Ｃｓの入力端がＶｄａｔａからＶｏになる。この電位変化により画素容量Ｃｓの入力端から出力端にカップリングが入り、ドライブトランジスタＤｒＴｒのゲートにデータが書き込まれる。即ちドライブトランジスタＤｒＴｒのゲート電位ＶｇはＶｃｃ−Ｖｔｈ−Ｖｄａｔａ＋Ｖｏとなる。
【００４２】
［発光動作］
図４Ｄは画素回路の発光動作を示す等価回路図である。図４Ｃに示した信号書込み動作から発光動作に移行すると、サンプリングトランジスタＷＳＴｒがオフし、画素容量Ｃｓの入力端は信号線ＤＴＬから切り離される。これによりドライブトランジスタＤｒＴｒのゲート電位Ｖｇは、信号線ＤＴＬ側の電位切り換えの影響を受けることなくＶｃｃ−Ｖｔｈ−Ｖｄａｔａ＋Ｖｏを維持する。このゲート電位Ｖｇのうち前の二項（Ｖｃｃ−Ｖｔｈ）は閾電圧キャンセル項であり、後ろの二項（−Ｖｄａｔａ＋Ｖｏ）が発光輝度を規定するデータである。この状態で発光素子ＥＬのカソード側の電位が第１電位Ｖｓｓ（Ｈ）から第２電位Ｖｓｓ（Ｌ）に下方変化する。これにより発光素子ＥＬは逆バイアス状態が解消され順バイアス状態となる。よって発光素子ＥＬにはドライブトランジスタＤｒＴｒから駆動電流Ｉｄｓが流れ込み、所定の輝度で発光する。駆動電流ＩｄｓはドライブトランジスタＤｒＴｒのゲート電圧Ｖｇｓによって決まる。Ｖｇｓ＝Ｖｃｃ−（Ｖｃｃ−Ｖｔｈ−Ｖｄａｔａ＋Ｖｏ）＝Ｖｔｈ＋Ｖｄａｔａ−Ｖｏである。Ｖｄａｔａ−Ｖｏが正味の信号成分となる。即ち信号電位Ｖｄａｔａと基準電位Ｖｏの差分が正味の信号成分である。
【００４３】
［消灯動作］
図４Ｄに示した発光期間から非発光期間に移行すると、図４Ｅに示した消灯動作が行われる。１フィールドもしくは１フレームに占める発光時間の割合がデューティである。デューティを変えることにより画面輝度を調整できる。消灯動作では、発光素子ＥＬのカソード電位が第２電位Ｖｓｓ（Ｌ）から第１電位Ｖｓｓ（Ｈ）に上方変化する。これにより発光素子ＥＬは再び逆バイアス状態となり、駆動電流Ｉｄｓが流れなくなる。よって発光素子ＥＬは点灯状態から消灯状態に切り換わる。一方ドライブトランジスタＤｒＴｒのゲート電位Ｖｇは引き続きＶｃｃ−Ｖｔｈ−Ｖｄａｔａ＋Ｖｏに保持されている。ドライブトランジスタＤｒＴｒのゲート電圧ＶｇｓはＶｔｈを超えているので、消灯状態下でもドライブトランジスタＤｒＴｒはオン状態を維持している。この後次のフィールドもしくはフレームに移って図４Ｂに示した閾電圧補正動作が再び行われる。
【００４４】
［タイミングチャート］
図４Ｆは、図４Ａに示した本発明に係る表示装置及び画素回路の動作説明に供するタイミングチャートである。時間軸を揃えて制御パルスＩＮＩＳ、制御パルスＷＳの波形変化を表している。これと合わせて可変電源線の電位変化Ｖｓｓ（Ｈ）／Ｖｓｓ（Ｌ）も表してある。更に信号線ＤＴＬの電位変化も表してある。信号線ＤＴＬは１水平周期内でＶｄａｔａとＶｏが切り換わる。更にドライブトランジスタＤｒＴｒのソース電位Ｖｓ及びゲート電位Ｖｇの変化も表してある。前述したようにソース電位Ｖｓは常に固定電位Ｖｃｃに保持されている。一方Ｖｇは閾電圧補正期間（Ｂ）、信号書込み期間（Ｃ）、発光期間（Ｄ）及び非発光期間（Ｅ）の各期間で図示のように変化する。
【００４５】
閾電圧補正期間（Ｂ）では、信号線ＤＴＬが信号電位Ｖｄａｔａ（ｎ）に入り、且つ可変電源線が第１電位Ｖｓｓ（Ｈ）にある。このときサンプリングトランジスタＷＳＴｒが第１制御パルスＷＳに応答してオンし、容量素子Ｃｓの入力端側に信号電位Ｖｄａｔａを書込む。同時に初期化トランジスタＩＮＩＴｒが第２制御パルスＩＮＩＳに応答してオンし、容量素子Ｃｓの出力端側にドライブトランジスタＤｒＴｒの閾電圧Ｖｔｈをキャンセルする電位を書込む。
【００４６】
続いて信号書込み期間（Ｃ）に進むと、初期化トランジスタＩＮＩＴｒがオフになる一方、サンプリングトランジスタＷＳＴｒがオンを維持した状態で、信号線ＤＴＬが信号電位Ｖｄａｔａ（ｎ）から基準電位Ｖｏに切り換わる。これにより容量カップリングが生じ、信号電位Ｖｄａｔａ（ｎ）を画素容量Ｃｓの入力端側から出力端側に書込む。
【００４７】
続いて発光期間（Ｄ）になると、サンプリングトランジスタＷＳＴｒがオフし且つ可変電源線が第１電位Ｖｓｓ（Ｈ）から第２電位Ｖｓｓ（Ｌ）に切り換わって、発光素子ＥＬが発光する。
【００４８】
この後非発光期間（Ｅ）に進むと、可変電源線が第２電位Ｖｓｓ（Ｌ）から第１電位Ｖｓｓ（Ｈ）に切り換わる。これにより発光素子ＥＬが発光状態から非発光状態に変化する。
【００４９】
〈応用形態〉
本発明にかかる表示装置は、図５に示すような薄膜デバイス構成を有する。図５はＴＦＴ部分がＢｏｔｔｏｍゲート構造（ゲート電極がチャネルＰＳ層に対して下にある）である。この他にＴＦＴ部分に関してはＳａｎｄｗｉｃｈゲート構造（チャネルＰＳ層を上下のゲート電極ではさむ）、Ｔｏｐゲート構造（ゲート電極がチャネルＰＳ層に対して上にある）のようなバリエーションがある。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスタ部（図では１個のＴＦＴを例示）、画素容量などの容量部及び有機ＥＬ素子などの発光部とを含む。基板の上にＴＦＴプロセスでトランジスタ部や容量部が形成され、その上に有機ＥＬ素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。
【００５０】
本発明にかかる表示装置は、図６に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機ＥＬ素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部（画素マトリックス部）を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてもよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばＦＰＣ（フレキシブルプリントサーキット）を設けてもよい。
【００５１】
以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなどに適用可能である。電子機器に入力された、若しくは、電子機器内で生成した駆動信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。電子機器は基本的に情報を処理する本体と、本体に入力する情報若しくは本体から出力された情報を表示する表示器とを含む。
【００５２】
図７は本発明が適用されたテレビであり、フロントパネル１２、フィルターガラス１３等から構成される映像表示画面１１を含み、本発明の表示装置をその映像表示画面１１に用いることにより作製される。
【００５３】
図８は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部１５、表示部１６、コントロールスイッチ、メニュースイッチ、シャッター１９等を含み、本発明の表示装置をその表示部１６に用いることにより作製される。
【００５４】
図９は本発明が適用されたノート型パーソナルコンピュータであり、本体２０には文字等を入力するとき操作されるキーボード２１を含み、本体カバーには画像を表示する表示部２２を含み、本発明の表示装置をその表示部２２に用いることにより作製される。
【００５５】
図１０は本発明が適用された携帯端末装置である。左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体２３、下側筐体２４、連結部（ここではヒンジ部）２５、ディスプレイ２６、サブディスプレイ２７、ピクチャーライト２８、カメラ２９等を含む。本発明の表示装置をそのディスプレイ２６やサブディスプレイ２７に用いることにより作製される。
【００５６】
図１１は本発明が適用されたビデオカメラであり、本体部３０、前方を向いた側面に被写体撮影用のレンズ３４、撮影時のスタート／ストップスイッチ３５、モニター３６等を含み、本発明の表示装置をそのモニター３６に用いることにより作製される。
【図面の簡単な説明】
【００５７】
【図１Ａ】参考形態に係る表示装置の全体構成を示すブロック図である。
【図１Ｂ】参考形態の画素構成を示す回路図である。
【図２Ａ】参考形態の画素回路図である。
【図２Ｂ】参考形態に係る画素の等価回路図である。
【図２Ｃ】参考形態に係る画素の等価回路図である。
【図２Ｄ】同じく等価回路図である。
【図２Ｅ】同じく等価回路図である。
【図３Ａ】参考形態の動作シーケンスを示す模式図である。
【図３Ｂ】参考形態の動作説明に供するタイミングチャートである。
【図４Ａ】実施形態に係る表示装置及び画素を示す回路図である。
【図４Ｂ】実施形態の動作説明に供する等価回路図である。
【図４Ｃ】同じく等価回路図である。
【図４Ｄ】同じく等価回路図である。
【図４Ｅ】同じく等価回路図である。
【図４Ｆ】実施形態の動作説明に供するタイミングチャートである。
【図５】本発明の応用形態にかかる表示装置のデバイス構成を示す断面図である。
【図６】本発明の応用形態にかかる表示装置のモジュール構成を示す平面図である。
【図７】本発明の応用形態にかかる表示装置を備えたテレビジョンセットを示す斜視図である。
【図８】本発明の応用形態にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。
【図９】本発明の応用形態にかかる表示装置を備えたノート型パーソナルコンピューターを示す斜視図である。
【図１０】本発明の応用形態にかかる表示装置を備えた携帯端末装置を示す模式図である。
【図１１】本発明の応用形態にかかる表示装置を備えたビデオカメラを示す斜視図である。
【符号の説明】
【００５８】
１００：表示装置 １０１：画素 １０２：画素アレイ部 １０３：信号ドライバ（水平セレクタ） １０５：ライトスキャナ １０６：初期化スキャナ １１４：電源回路 ＷＳＴｒ：サンプリングトランジスタ ＤｒＴｒ：ドライブトランジスタ Ｃｓ：画素容量 ＥＬ：発光素子
【技術分野】
【０００１】
本発明は、発光素子をトランジスタで駆動する画素回路に関する。またこのような画素回路を行列状に配置して画像を表示する表示装置に関する。更にこのような表示装置を組み込んだ電子機器に関する。
【背景技術】
【０００２】
発光素子をトランジスタで駆動する画素回路が、例えば特許文献１に記載されている。画素回路は映像信号を供給する信号線と制御パルスを供給する走査線とが配された基板に形成される。画素回路は基本的に、サンプリングトランジスタとドライブトランジスタと発光素子とで構成されている。サンプリングトランジスタは走査線から供給される制御パルスに応答してオンし、信号線から供給された映像信号を取り込む。ドライブトランジスタは取り込んだ映像信号に応じて駆動電流を発光素子に供給する。発光素子は駆動電流により映像信号に応じた輝度で発光する。
【特許文献１】特開２００７−１３３３６９
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の画素回路は、半導体プロセスで薄膜型のトランジスタを基板に形成している。薄膜トランジスタは閾電圧にばらつきがある。映像信号に基づいて発光素子を駆動するドライブトランジスタに閾電圧のばらつきがあると、発光輝度にばらつきが生じるため表示装置の画面のユニフォーミティを損なう。
【０００４】
従来の画素回路は、ドライブトランジスタの閾電圧のばらつきを補正する機能（閾電圧補正機能）を画素回路内に組み込んでいる。しかしながら画素回路に閾電圧補正機能を組み込むために、追加のトランジスタが必要になる。特許文献１に記載の画素回路は、合計で６個のトランジスタで構成されている。画素回路に多くのトランジスタを集積形成すると、画素のサイズが微細化できず、高精細の表示装置を実現する上で解決すべき課題となっている。
【課題を解決するための手段】
【０００５】
上述した従来の技術の課題に鑑み、本発明は少ないトランジスタ素子数で閾電圧補正機能を実現した画素回路を提供することを目的とする。係る目的を達成するために以下の手段を講じた。即ち本発明に係る画素回路は、信号電位と基準電位とが交互に切り換わる信号線と、第１制御パルスを供給する第１走査線と、第２制御パルスを供給する第２走査線と、固定電源線と、第１電位と第２電位とで切り換わる可変電源線とが配された基板に形成されている。この画素回路は、入力端と出力端とを有する容量素子と、一対の電流端が該信号線と該容量素子の入力端との間に接続し、制御端が第１走査線に接続したサンプリングトランジスタと、制御端が該容量素子の出力端に接続し、一方の電流端が該固定電源線に接続したドライブトランジスタと、制御端が第２走査線に接続し、一対の電流端が該容量素子の出力端と該ドライブトランジスタの他方の電流端に接続した初期化トランジスタと、該可変電源線と該ドライブトランジスタの他方の電流端とに接続した発光素子とからなる。
【０００６】
好ましくは、該信号線が信号電位にあり且つ該可変電源線が第１電位にあるとき、該サンプリング用トランジスタが第１制御パルスに応答してオンして、該容量素子の入力端側に信号電位を書込む一方、該初期化トランジスタが第２制御パルスに応答してオンし、該容量素子の出力端側に該ドライブトランジスタの閾電圧をキャンセルする電位を書込む。次に該初期化トランジスタがオフになる一方該サンプリングトランジスタがオンを維持した状態で、該信号線が信号電位から基準電位に切り換わることで、カップリングにより信号電位を該容量素子の入力端側から出力端側に書込む。この後該サンプリングトランジスタがオフし且つ該可変電源線が第１電位から第２電位に切り替わって、該発光素子が発光する。又前記可変電源線が第２電位から第１電位に切り換わると、該発光素子が発光状態から非発光状態に変化する。
【発明の効果】
【０００７】
本発明によれば、画素回路はサンプリングトランジスタとドライブトランジスタと初期化トランジスタとで構成されている。トランジスタの素子数が大幅に削減されており、画素回路の微細化が可能になる。このように画素回路を微細化しても、閾電圧補正機能が組み込まれており、発光素子の輝度のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【０００８】
以下、発明を実施するための最良の形態（実施形態と云う）について説明する。なお説明は以下の順序で行う。
参考形態
実施形態
応用形態
【０００９】
〈参考形態〉
［全体構成］
図１Ａは、表示装置の参考形態を示す全体ブロック図である。この参考形態は本発明の背景を明らかにするものである。本発明はこの参考形態の改良版に相当する。図示するように参考形態に係る表示装置１００は基本的に画素アレイ部１０２と駆動部とで構成されている。画素アレイ部１０２は行状の第１走査線ＷＳＬと第２走査線ＩＳＬとを含んでいる。またこれらの走査線ＷＳＬ，ＩＳＬと並行に第3走査線ＤＳＬが形成されている。なお走査線ＷＳＬ，ＩＳＬ及びＤＳＬを行毎に区別の場合には１０１乃至１０ｍの番号を付す。ｍは行数を表している。
【００１０】
画素アレイ部１０２は更に列状の信号線ＤＴＬが形成されている。信号線ＤＴＬを列毎に区別する場合、番号１０１乃至１０ｎを付す。ｎは列番号を表している。更に画素アレイ部１０２は、行状の走査線ＷＳＬと列状の信号線ＤＴＬが交差する部分に、行列状に配された画素（ＰＸＬＣ）１０１を含んでいる。係る構成を有する画素アレイ部１０２は基板上に集積形成されている。
【００１１】
一方周辺の駆動部は電源スキャナ（ＤＳＣＮ）１０４、ライトスキャナ（ＷＳＣＮ）１０５、初期化スキャナ（ＩＳＣＮ）１０６、水平セレクタ（ＨＳＥＬ）１０３などを含んでいる。
【００１２】
ライトスキャナ１０５は走査線ＷＳＬ１０１乃至１０ｍを順次走査して制御パルスを各走査線ＷＳＬ１０１乃至１０ｍに供給する。初期化スキャナ１０６はライトスキャナ１０５の線順次走査に同期して、各第２走査線ＩＳＬ１０１乃至ＩＳＬ１０１ｍに第２制御パルスを順次供給する。電源スキャナ１０４は線順次走査に同期して、各第3走査線ＤＳＬ１０１乃至ＤＳＬ１０ｍに順次第3制御パルスを供給する。ライトスキャナ１０５、初期化スキャナ１０６及び電源スキャナ１０４はそれぞれシフトレジスタで構成されており、互いの同期をとるために外部から各シフトレジスタに対してスタートパルスＳＴとクロック信号ＣＫが供給されている。さらに第１制御パルスや第２制御パルスの波形を整形するために、外部からイネーブル信号ＥＮ１，ＥＮ２が供給されている。
【００１３】
一方水平セレクタ１０３は、スキャナ１０４，１０５，１０６側の線順次走査に同期して各信号線ＤＴＬ１０１乃至ＤＴＬ１０ｎに映像信号を供給する。
【００１４】
［画素の回路構成］
図１Ｂは、図１Ａに示した表示装置１００の画素アレイ部１０２に含まれる画素１０１の構成を示す回路図である。図示するように画素回路１０１は、６個のトランジスタＷＳＴｒ１，ＷＳＴｒ２，ＤｒＴｒ，ＩＮＩＴｒ，ＤＳＴｒ１，ＤＳＴｒ２と、１個の発光素子ＥＬと、１個の容量素子（画素容量）Ｃｓとで構成されている。６個のトランジスタは全てＰチャネル型となっている。
【００１５】
第１サンプリングトランジスタＷＳＴｒ１は、一対の制御端（ソース及びドレイン）が信号線ＤＴＬと画素容量Ｃｓの入力端との間に接続されている。ＷＳＴｒ１の制御端（ゲート）は第１走査線ＷＳＬに接続している。
【００１６】
ドライブトランジスタＤｒＴｒはその制御端（ゲート）が画素容量Ｃｓの出力端に接続している。ドライブトランジスタＤｒＴｒの一方の電流端（ソース）は電源ラインＶＣＣＰに接続している。
【００１７】
第２サンプリングトランジスタＷＳＴｒ２の一対の電流端は、画素容量Ｃｓの出力端とドライブトランジスタＤｒＴｒの他方の電流端（ドレイン）の間に接続している。ＷＳＴｒ２の制御端は第１走査線ＷＳＬに接続している。換言すると第１サンプリングトランジスタＷＳＴｒ１と第２サンプリングトランジスタＷＳＴｒ２は同じタイミングで走査線ＷＳＬによりオン・オフ制御される。
【００１８】
初期化トランジスタＩＮＩＴｒは、その一対の電流端がドライブトランジスタＤｒＴｒのドレインと初期化電位Ｖｉｎｉとの間に接続されている。初期化トランジスタＩＮＩＴｒの制御端は第２走査線ＩＳＬに接続している。
【００１９】
第１スイッチングトランジスタＤＳＴｒ１は一方の電流端がドライブトランジスタＤｒＴｒのドレインに接続し、他方の電流端が発光素子ＥＬのアノードに接続している。発光素子ＥＬのカソードはカソード電位Ｖｃａｔｈに接続している。第１スイッチングトランジスタＤＳＴｒ１の制御端（ゲート）は第３走査線ＤＳＬに接続している。
【００２０】
第２スイッチングトランジスタＤＳＴｒ２は、一方の電流端が画素容量Ｃｓの入力端に接続し、他方の電流端が初期化電位Ｖｉｎｉに接続している。第２スイッチングトランジスタＤＳＴｒ２のゲートは第３走査線ＤＳＬに接続している。従って第２スイッチングトランジスタＤＳＴｒ２は第１スイッチングトランジスタＤＳＴｒ１と共に、第３走査線ＤＳＬから供給される第３制御パルスに応答してオン・オフ動作する。
【００２１】
図２Ａは、図１Ｂに示した表示装置１００から１個の画素回路１０１を抜き取って模式的に表した回路図である。以下この回路図に従って、画素１０１の動作を詳細に説明する。基本的に、図２Ａに示した画素回路は、所定のシーケンスに従って１フィールドの間に初期化動作、閾電圧補正動作、準備動作及び発光動作を行う。
【００２２】
図２Ｂは画素回路１０１の初期化動作を示す模式図である。初期化動作では、スイッチングトランジスタＤＳＴｒ１及びＤＳＴｒ２がオフする一方、残りの第１サンプリングトランジスタＷＳＴｒ１、第２サンプリングトランジスタＷＳＴｒ２及び初期化トランジスタＩＮＩＴｒがオンする。サンプリングトランジスタＷＳＴｒ１及びＷＳＴｒ２がオンすると、画素容量Ｃｓの入力端には、信号線ＤＴＬから映像信号がチャージされる。一方初期化トランジスタＩＮＩＴｒ及び第２サンプリングトランジスタＷＳＴｒ２がオンすることでドライブトランジスタＤｒＴｒのゲートとドレインに初期化電位Ｖｉｎｉが印加される。これにより、ドライブトランジスタＤｒＴｒのゲートとドレインがＶｉｎｉで同電位となり初期化が行われる。
【００２３】
［閾電圧補正動作］
図２Ｃは画素回路の閾電圧補正動作を表している。ここでは初期化トランジスタＩＮＩＴｒがオフになる。ＩＮＩＴｒがオフになると、ドライブトランジスタＤｒＴｒのドレインに印加されていた初期化電位Ｖｉｎｉの固定が外れる。このときドライブトランジスタＤｒＴｒのゲート電位ＶｇはＶｉｎｉに初期化されているため、ドライブトランジスタＤｒＴｒはオンする。即ち、ドライブトランジスタＤｒＴｒのソース電位（ＶＣＣＰ）とゲート電位Ｖｇとの差がドライブトランジスタＤｒＴｒの閾電圧Ｖｔｈを超えるように、初期化電位Ｖｉｎｉは予め設定されている。ドライブトランジスタＤｒＴｒがオンすると、電源電位ＶＣＣＰからドレイン電流Ｉｄｓが流れ、画素容量Ｃｓにチャージされる。これによりドライブトランジスタＤｒＴｒのゲート電位Ｖｇが上昇し、ドライブトランジスタＤｒＴｒのソース電位とゲート電位Ｖｇとの間の電位差が丁度Ｖｔｈとなったところでゲート電位Ｖｇの上昇が停止する。これが閾電圧補正動作である。この補正動作により、ドライブトランジスタＤｒＴｒの閾電圧Ｖｔｈをキャンセルするための電位が画素容量Ｃｓに書き込まれる。ドライブトランジスタＤｒＴｒの閾電圧Ｖｔｈは補正動作によりキャンセルされるので、Ｖｔｈにばらつきがあってもその影響は生じない。
【００２４】
以上の閾電圧補正動作を式で表すと以下のようになる。まずドライブトランジスタＤｒＴｒはＰチャネル型であるため、飽和領域における電流式は以下の式１のようになる。ここでＩｄｓはドレインとソースとの間に流れる電流、Ｖｇｓはゲートとソース間の電圧、μは移動度、ｋはサイズファクターである。
Ｉｄｓ＝ｋμ（｜Ｖｇｓ｜−Ｖｔｈ）２ ・・・式１
またゲート電位Ｖｇは閾電圧補正動作によりＶｔｈまで上昇するため、Ｖｇは以下の式２のように表される。ここでＶｓｉｇは映像信号電位である。
Ｖｇ＝Ｖｓｉｇ−Ｖｔｈ・・・式２
【００２５】
［準備動作］
図２Ｄは、画素回路の準備期間における等価回路を示している。この準備期間では第１サンプリングトランジスタＷＳＴｒ１及び第２サンプリングトランジスタＷＳＴｒ２が共にオフになる。この準備期間は、後の動作でサンプリングトランジスタＷＳＴｒ１とスイッチングトランジスタＤＳＴｒ２が共にオンして動作破綻が生じることを防いでいる。
【００２６】
［発光動作］
図２Ｅは、画素の発光動作状態を表す等価回路図である。ここでは第２スイッチングトランジスタＤＳＴｒ２がオンし、映像信号Ｖｓｉｇがチャージされた画素容量Ｃｓの入力端側を初期化電位Ｖｉｎｉまで変化させることで、映像信号Ｖｓｉｇを画素容量Ｃｓの出力端側（即ちドライブトランジスタＤｒＴｒのゲート側）に容量カップリングさせている。またＤｒＴｒ２のオンと同時に、ＤｒＴｒ１もオンし、ドライブトランジスタＤｒＴｒのドレインが発光素子ＥＬと繋がる。これにより駆動電流ＩｄｓがドライブトランジスタＤｒＴｒから発光素子ＥＬに流れ、発光素子ＥＬが発光する。
【００２７】
この電流を式で表すと、まずドライブトランジスタＤｒＴｒのソース電位Ｖｓは以下の式３で表される。ここでＶｃｃは電源ラインＶＣＣＰの電位を表している。
Ｖｓ＝Ｖｃｃ ・・・式３
ここでＶｇは式２で表されている。よって、Ｖｇｓ＝Ｖｇ−Ｖｓであるから、式２と式３から、Ｖｇｓ＝Ｖｓｉｇ−Ｖｔｈ−Ｖｃｃである。又映像信号のサンプリング電位をＶｓｉｇとし、発光輝度を表すデータ電位をＶｄａｔａとすると、両者の関係は以下の式４のように表される。
Ｖｓｉｇ＝Ｖｃｃ−Ｖｄａｔａ ・・・式４
ここで前記のＶｇｓ＝Ｖｓｉｇ−Ｖｔｈ−Ｖｃｃに式４を代入して整理すると、以下の式５が得られる。
｜Ｖｇｓ｜＝Ｖｄａｔａ＋Ｖｔｈ ・・・式５
この式５を式１に代入すると以下の式６が得られる。
Ｉｄｓ＝ｋμ（Ｖｄａｔａ）２ ・・・式６
このようにして、データ電位Ｖｄａｔａの２乗に比例した駆動電流Ｉｄｓを得ることができる。式６にはＶｔｈの項が入っていないため、発光素子ＥＬに流れる駆動電流ＩｄｓはドライブトランジスタＤｒＴｒの閾電圧Ｖｔｈの影響を受けない。
【００２８】
［制御シーケンス］
図３Ａは、第１走査線乃至第３走査線に供給する制御パルスのシーケンスを示す模式図である。この模式図は、第１走査線ＷＳＬに印加する制御パルスをＷＳで表し、第２走査線ＩＳＬに印加する制御パルスをＩＮＩＳで表し、第３走査線ＤＳＬに印加する制御パルスをＤＳで表している。前述したように参考例の画素回路は全てＰチャネル型のトランジスタで構成されている。従って制御パルスがハイレベルの時トランジスタはオフ状態にあり、制御パルスがローレベルに切り換わるとトランジスタはオンする。
【００２９】
前のフィールドで発光期間（Ｅ）及び準備期間（Ｄ）が終わると、次のフィールドで初期化期間（Ｂ）に入る。この初期化期間（Ｂ）では制御パルスＩＮＩＳ及びＷＳがローレベルになる一方、制御パルスＤＳはハイレベルを維持している。続いて閾電圧補正期間（Ｃ）に入ると、制御パルスＩＮＩＳがローレベルからハイレベルに切り換わって、図２（Ｃ）に示した閾電圧補正動作が行われる。この後準備期間（Ｄ）に進むと制御パルスＷＳがローレベルからハイレベルに切り換わる。最後に発光期間（Ｅ）になると、制御パルスＤＳがハイレベルからローレベルに切り換わり、図２Ｅに示した発光動作が行われる。
【００３０】
［タイミングチャート］
図３Ｂは、制御パルスＩＮＩＳ，ＷＳ及びＤＳの波形を示すタイミングチャートである。このタイミングチャートは時間軸を揃えて、信号線ＤＴＬに印加される信号電位Ｖｄａｔａの変化も表してある。さらにドライブトランジスタＤｒＴｒのソース電位Ｖｓ及びゲート電位Ｖｇの変化も表してある。前述したように、ソース電位Ｖｓは固定電位Ｖｃｃに保持されている。
【００３１】
まず初期化期間（Ｂ）で制御パルスＩＮＩＳがローレベルとなり、初期化トランジスタＩＮＩＴｒがオンすると、ドライブトラジスタＤｒＴｒのゲート電位ＶｇがＶｉｎｉに初期化される。
【００３２】
次に閾電圧補正期間（Ｃ）に入ると、制御パルスＩＮＩＳがハイレベルに戻る一方、制御パルスＷＳがローレベルを維持して、ドライブトランジスタＤｒＴｒのソースに信号線電位Ｖｓｉｇが書き込まれながら、ドライブトランジスタＤｒＴｒがオンするため、画素容量Ｃｓにチャージされ、閾電圧補正動作が行われる。
【００３３】
この後発光期間（Ｅ）に進むと、制御パルスＤＳがローレベルとなってドライブトランジスタＤｒＴｒから駆動電流が発光素子ＥＬに流れる。
【００３４】
〈実施形態〉
［回路構成］
図４Ａは、本発明に係る表示装置及び画素回路の構成を示す模式的な回路図である。本実施形態に係る画素回路は、参考例の画素回路に比べトランジスタの素子数が６個から３個に半減している。その代わり、信号線ＤＴＬに供給する映像信号が信号電位と基準電位で切り換わる。また発光素子ＥＬのカソード電位（電源電位）が二値に切り換わる構成となっている。
【００３５】
本発明に係る表示装置は、基本的に画素アレイ部と駆動部とからなる。画素アレイ部は、列状の信号線ＤＴＬと、行状の第１走査線ＷＳＬと、行状の第２走査線ＩＳＬと、固定電源線ＣＰＬと、可変電源線ＶＰＬと、各信号線ＤＴＬと各第１走査線ＷＳＬとが交差する部分に配された行列状の画素１０１とからなる。
【００３６】
駆動部は、ライトスキャナ１０５と初期化スキャナ１０６と信号ドライバ１０３と電源回路１１４とを有している。ライトスキャナ１０５は、各第１走査線ＷＳＬに第１制御パルスＷＳを供給する。初期化スキャナ１０６は、各第２走査線ＩＳＬに第２制御パルスＩＮＩＳを供給する。信号ドライバ（水平セレクタ）１０３は、各信号線ＤＴＬに信号電位Ｖｄａｔａと基準電位Ｖｏを交互に切り換えて供給する。電源回路１１４は可変電源線ＶＰＬを第１電位Ｖｓｓ（Ｈ）と第２電位Ｖｓｓ（Ｌ）とで切り換える。
【００３７】
画素回路１０１は、容量素子（画素容量）ＣｓとサンプリングトランジスタＷＳＴｒとドライブトランジスタＤｒＴｒと初期化トランジスタＩＮＩＴｒと発光素子ＥＬとからなる。
【００３８】
画素容量Ｃｓは入力端と出力端とを有する。サンプリングトランジスタＷＳＴｒは、一対の電流端が信号線ＤＴＬと画素容量Ｃｓの入力端との間に接続し、制御端（ゲート）が第１走査線ＷＳＬに接続している。ドライブトランジスタＤｒＴｒは、制御端（ゲート）が画素容量Ｃｓの出力端に接続し、一方の電流端（ソース）が固定電源線ＣＰＬに接続している。初期化トランジスタＩＮＩＴｒは、制御端（ゲート）が第２走査線ＩＳＬに接続し、一対の電流端（ソース／ドレイン）が画素容量Ｃｓの出力端とドライブトランジスタＤｒＴｒの他方の電流端（ドレイン）に接続している。発光素子ＥＬは可変電源線ＶＰＬとドライブトランジスタＤｒＴｒの他方の電流端（ドレイン）との間に接続している。この発光素子ＥＬはアノードとカソードを備える二端子型であり、例えば有機ＥＬデバイスからなる。アノードはドライブトランジスタＤｒＴｒのドレインに接続する一方、カソードは可変電源線ＶＰＬに接続している。なおこの可変電源線ＶＰＬは走査線ＷＳＬと並行に配されている。行状の走査線ＷＳＬはライトスキャナ１０５によって線順次走査される。これに合わせて行状の可変電源線ＶＰＬは電源回路１１４によって線順次に電位がＶｓｓ（Ｈ）とＶｓｓ（Ｌ）とで切り換わる。
【００３９】
［書込み準備動作及び閾電圧補正動作］
以下図４Ａに示した本発明に係る表示装置の動作を詳細に説明する。図４Ｂは本発明に係る表示装置及び画素回路の信号書込み準備／閾電圧補正動作を示す等価回路図である。図示の状態では、信号線ＤＴＬに信号電位Ｖｄａｔａが印加されている。固定電源線には固定電位Ｖｃｃが印加されている。可変電源線には第１電位Ｖｓｓ（Ｈ）が印加されている。ここでサンプリングトランジスタＷＳＴｒはオンになる。従って画素容量Ｃｓの入力端は信号線ＤＴＬと直結する。よって画素容量Ｃｓの入力端に信号電位Ｖｄａｔａが印加される。
【００４０】
一方初期化トランジスタＩＮＩＴｒもオンになり、ドライブトランジスタＤｒＴｒのゲートとドレインが直結される。また発光素子ＥＬのカソードはＶｓｓ（Ｈ）になる。この第１電位Ｖｓｓ（Ｈ）は発光素子ＥＬが逆バイアス状態となるようなレベルに設定されている。従ってダイオード型の発光素子ＥＬはオフ状態にある。ドライブトランジスタＤｒＴｒには固定電位Ｖｃｃにあるソースから発光素子ＥＬのアノードに接続しているドレインに向かってドレイン電流Ｉｄｓが流れる。しかしながら発光素子ＥＬは逆バイアス状態にあるためドレイン電流Ｉｄｓは発光素子ＥＬのカソード側には流れない。この電流は画素容量Ｃｓの出力端側（即ちドライブトランジスタＤｒＴｒのゲート側）に向かって流れる。丁度ドライブトランジスタＤｒＴｒのソース／ゲート間の電位ＶｇｓがＶｔｈとなったところでドライブトランジスタＤｒＴｒはカットオフする。この動作により、ドライブトランジスタＤｒＴｒのゲート（画素容量Ｃｓの出力端）の電位ＶｇはＶｃｃ−Ｖｔｈとなる。
【００４１】
［信号電位の書込み動作］
図４Ｃは画素回路の信号書込み動作を示す等価回路図である。図４Ｂに示した閾電圧補正動作から信号書込み動作に移行すると、初期化トランジスタＩＮＩＴｒがオフし、ドライブトランジスタＤｒＴｒのゲートとドレインが切り離される。この状態で信号線ＤＴＬが信号電位Ｖｄａｔａから基準電位Ｖｏに切り換わる。画素容量Ｃｓの入力端がＶｄａｔａからＶｏになる。この電位変化により画素容量Ｃｓの入力端から出力端にカップリングが入り、ドライブトランジスタＤｒＴｒのゲートにデータが書き込まれる。即ちドライブトランジスタＤｒＴｒのゲート電位ＶｇはＶｃｃ−Ｖｔｈ−Ｖｄａｔａ＋Ｖｏとなる。
【００４２】
［発光動作］
図４Ｄは画素回路の発光動作を示す等価回路図である。図４Ｃに示した信号書込み動作から発光動作に移行すると、サンプリングトランジスタＷＳＴｒがオフし、画素容量Ｃｓの入力端は信号線ＤＴＬから切り離される。これによりドライブトランジスタＤｒＴｒのゲート電位Ｖｇは、信号線ＤＴＬ側の電位切り換えの影響を受けることなくＶｃｃ−Ｖｔｈ−Ｖｄａｔａ＋Ｖｏを維持する。このゲート電位Ｖｇのうち前の二項（Ｖｃｃ−Ｖｔｈ）は閾電圧キャンセル項であり、後ろの二項（−Ｖｄａｔａ＋Ｖｏ）が発光輝度を規定するデータである。この状態で発光素子ＥＬのカソード側の電位が第１電位Ｖｓｓ（Ｈ）から第２電位Ｖｓｓ（Ｌ）に下方変化する。これにより発光素子ＥＬは逆バイアス状態が解消され順バイアス状態となる。よって発光素子ＥＬにはドライブトランジスタＤｒＴｒから駆動電流Ｉｄｓが流れ込み、所定の輝度で発光する。駆動電流ＩｄｓはドライブトランジスタＤｒＴｒのゲート電圧Ｖｇｓによって決まる。Ｖｇｓ＝Ｖｃｃ−（Ｖｃｃ−Ｖｔｈ−Ｖｄａｔａ＋Ｖｏ）＝Ｖｔｈ＋Ｖｄａｔａ−Ｖｏである。Ｖｄａｔａ−Ｖｏが正味の信号成分となる。即ち信号電位Ｖｄａｔａと基準電位Ｖｏの差分が正味の信号成分である。
【００４３】
［消灯動作］
図４Ｄに示した発光期間から非発光期間に移行すると、図４Ｅに示した消灯動作が行われる。１フィールドもしくは１フレームに占める発光時間の割合がデューティである。デューティを変えることにより画面輝度を調整できる。消灯動作では、発光素子ＥＬのカソード電位が第２電位Ｖｓｓ（Ｌ）から第１電位Ｖｓｓ（Ｈ）に上方変化する。これにより発光素子ＥＬは再び逆バイアス状態となり、駆動電流Ｉｄｓが流れなくなる。よって発光素子ＥＬは点灯状態から消灯状態に切り換わる。一方ドライブトランジスタＤｒＴｒのゲート電位Ｖｇは引き続きＶｃｃ−Ｖｔｈ−Ｖｄａｔａ＋Ｖｏに保持されている。ドライブトランジスタＤｒＴｒのゲート電圧ＶｇｓはＶｔｈを超えているので、消灯状態下でもドライブトランジスタＤｒＴｒはオン状態を維持している。この後次のフィールドもしくはフレームに移って図４Ｂに示した閾電圧補正動作が再び行われる。
【００４４】
［タイミングチャート］
図４Ｆは、図４Ａに示した本発明に係る表示装置及び画素回路の動作説明に供するタイミングチャートである。時間軸を揃えて制御パルスＩＮＩＳ、制御パルスＷＳの波形変化を表している。これと合わせて可変電源線の電位変化Ｖｓｓ（Ｈ）／Ｖｓｓ（Ｌ）も表してある。更に信号線ＤＴＬの電位変化も表してある。信号線ＤＴＬは１水平周期内でＶｄａｔａとＶｏが切り換わる。更にドライブトランジスタＤｒＴｒのソース電位Ｖｓ及びゲート電位Ｖｇの変化も表してある。前述したようにソース電位Ｖｓは常に固定電位Ｖｃｃに保持されている。一方Ｖｇは閾電圧補正期間（Ｂ）、信号書込み期間（Ｃ）、発光期間（Ｄ）及び非発光期間（Ｅ）の各期間で図示のように変化する。
【００４５】
閾電圧補正期間（Ｂ）では、信号線ＤＴＬが信号電位Ｖｄａｔａ（ｎ）に入り、且つ可変電源線が第１電位Ｖｓｓ（Ｈ）にある。このときサンプリングトランジスタＷＳＴｒが第１制御パルスＷＳに応答してオンし、容量素子Ｃｓの入力端側に信号電位Ｖｄａｔａを書込む。同時に初期化トランジスタＩＮＩＴｒが第２制御パルスＩＮＩＳに応答してオンし、容量素子Ｃｓの出力端側にドライブトランジスタＤｒＴｒの閾電圧Ｖｔｈをキャンセルする電位を書込む。
【００４６】
続いて信号書込み期間（Ｃ）に進むと、初期化トランジスタＩＮＩＴｒがオフになる一方、サンプリングトランジスタＷＳＴｒがオンを維持した状態で、信号線ＤＴＬが信号電位Ｖｄａｔａ（ｎ）から基準電位Ｖｏに切り換わる。これにより容量カップリングが生じ、信号電位Ｖｄａｔａ（ｎ）を画素容量Ｃｓの入力端側から出力端側に書込む。
【００４７】
続いて発光期間（Ｄ）になると、サンプリングトランジスタＷＳＴｒがオフし且つ可変電源線が第１電位Ｖｓｓ（Ｈ）から第２電位Ｖｓｓ（Ｌ）に切り換わって、発光素子ＥＬが発光する。
【００４８】
この後非発光期間（Ｅ）に進むと、可変電源線が第２電位Ｖｓｓ（Ｌ）から第１電位Ｖｓｓ（Ｈ）に切り換わる。これにより発光素子ＥＬが発光状態から非発光状態に変化する。
【００４９】
〈応用形態〉
本発明にかかる表示装置は、図５に示すような薄膜デバイス構成を有する。図５はＴＦＴ部分がＢｏｔｔｏｍゲート構造（ゲート電極がチャネルＰＳ層に対して下にある）である。この他にＴＦＴ部分に関してはＳａｎｄｗｉｃｈゲート構造（チャネルＰＳ層を上下のゲート電極ではさむ）、Ｔｏｐゲート構造（ゲート電極がチャネルＰＳ層に対して上にある）のようなバリエーションがある。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスタ部（図では１個のＴＦＴを例示）、画素容量などの容量部及び有機ＥＬ素子などの発光部とを含む。基板の上にＴＦＴプロセスでトランジスタ部や容量部が形成され、その上に有機ＥＬ素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。
【００５０】
本発明にかかる表示装置は、図６に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機ＥＬ素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部（画素マトリックス部）を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてもよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばＦＰＣ（フレキシブルプリントサーキット）を設けてもよい。
【００５１】
以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなどに適用可能である。電子機器に入力された、若しくは、電子機器内で生成した駆動信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。電子機器は基本的に情報を処理する本体と、本体に入力する情報若しくは本体から出力された情報を表示する表示器とを含む。
【００５２】
図７は本発明が適用されたテレビであり、フロントパネル１２、フィルターガラス１３等から構成される映像表示画面１１を含み、本発明の表示装置をその映像表示画面１１に用いることにより作製される。
【００５３】
図８は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部１５、表示部１６、コントロールスイッチ、メニュースイッチ、シャッター１９等を含み、本発明の表示装置をその表示部１６に用いることにより作製される。
【００５４】
図９は本発明が適用されたノート型パーソナルコンピュータであり、本体２０には文字等を入力するとき操作されるキーボード２１を含み、本体カバーには画像を表示する表示部２２を含み、本発明の表示装置をその表示部２２に用いることにより作製される。
【００５５】
図１０は本発明が適用された携帯端末装置である。左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体２３、下側筐体２４、連結部（ここではヒンジ部）２５、ディスプレイ２６、サブディスプレイ２７、ピクチャーライト２８、カメラ２９等を含む。本発明の表示装置をそのディスプレイ２６やサブディスプレイ２７に用いることにより作製される。
【００５６】
図１１は本発明が適用されたビデオカメラであり、本体部３０、前方を向いた側面に被写体撮影用のレンズ３４、撮影時のスタート／ストップスイッチ３５、モニター３６等を含み、本発明の表示装置をそのモニター３６に用いることにより作製される。
【図面の簡単な説明】
【００５７】
【図１Ａ】参考形態に係る表示装置の全体構成を示すブロック図である。
【図１Ｂ】参考形態の画素構成を示す回路図である。
【図２Ａ】参考形態の画素回路図である。
【図２Ｂ】参考形態に係る画素の等価回路図である。
【図２Ｃ】参考形態に係る画素の等価回路図である。
【図２Ｄ】同じく等価回路図である。
【図２Ｅ】同じく等価回路図である。
【図３Ａ】参考形態の動作シーケンスを示す模式図である。
【図３Ｂ】参考形態の動作説明に供するタイミングチャートである。
【図４Ａ】実施形態に係る表示装置及び画素を示す回路図である。
【図４Ｂ】実施形態の動作説明に供する等価回路図である。
【図４Ｃ】同じく等価回路図である。
【図４Ｄ】同じく等価回路図である。
【図４Ｅ】同じく等価回路図である。
【図４Ｆ】実施形態の動作説明に供するタイミングチャートである。
【図５】本発明の応用形態にかかる表示装置のデバイス構成を示す断面図である。
【図６】本発明の応用形態にかかる表示装置のモジュール構成を示す平面図である。
【図７】本発明の応用形態にかかる表示装置を備えたテレビジョンセットを示す斜視図である。
【図８】本発明の応用形態にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。
【図９】本発明の応用形態にかかる表示装置を備えたノート型パーソナルコンピューターを示す斜視図である。
【図１０】本発明の応用形態にかかる表示装置を備えた携帯端末装置を示す模式図である。
【図１１】本発明の応用形態にかかる表示装置を備えたビデオカメラを示す斜視図である。
【符号の説明】
【００５８】
１００：表示装置 １０１：画素 １０２：画素アレイ部 １０３：信号ドライバ（水平セレクタ） １０５：ライトスキャナ １０６：初期化スキャナ １１４：電源回路 ＷＳＴｒ：サンプリングトランジスタ ＤｒＴｒ：ドライブトランジスタ Ｃｓ：画素容量 ＥＬ：発光素子
【特許請求の範囲】
【請求項１】
信号電位と基準電位とが交互に切り換わる信号線と、第１制御パルスを供給する第１走査線と、第２制御パルスを供給する第２走査線と、固定電源線と、第１電位と第２電位とで切り換わる可変電源線とが配された基板に形成され、
入力端と出力端とを有する容量素子と、
一対の電流端が該信号線と該容量素子の入力端との間に接続し、制御端が第１走査線に接続したサンプリングトランジスタと、
制御端が該容量素子の出力端に接続し、一方の電流端が該固定電源線に接続したドライブトランジスタと、
制御端が第２走査線に接続し、一対の電流端が該容量素子の出力端と該ドライブトランジスタの他方の電流端に接続した初期化トランジスタと、
該可変電源線と該ドライブトランジスタの他方の電流端とに接続した発光素子とからなる
画素回路。
【請求項２】
該信号線が信号電位にあり且つ該可変電源線が第１電位にあるとき、該サンプリング用トランジスタが第１制御パルスに応答してオンして、該容量素子の入力端側に信号電位を書込む一方、該初期化トランジスタが第２制御パルスに応答してオンし、該容量素子の出力端側に該ドライブトランジスタの閾電圧をキャンセルする電位を書込み、
該初期化トランジスタがオフになる一方該サンプリングトランジスタがオンを維持した状態で、該信号線が信号電位から基準電位に切り換わることで、カップリングにより信号電位を該容量素子の入力端側から出力端側に書込み、
該サンプリングトランジスタがオフし且つ該可変電源線が第１電位から第２電位に切り替わって、該発光素子が発光する請求項１記載の画素回路。
【請求項３】
前記可変電源線が第２電位から第１電位に切り換わると、該発光素子が発光状態から非発光状態に変化する請求項２記載の画素回路。
【請求項４】
画素アレイ部と駆動部とからなり、
前記画素アレイ部は、列状の信号線と、行状の第１走査線と、行状の第２走査線と、固定電源線と、可変電源線と、各信号線と各第１走査線とが交差する部分に配された行列状の画素とからなり、
前記駆動部は、各第１走査線及び第２走査線に夫々制御パルスを供給するスキャナと、各信号線に信号電位と基準電位を交互に切り換えて供給するドライバと、該可変電源線を第１電位と第２電位とで切り換える電源回路とを含み、
前記画素は、
入力端と出力端とを有する容量素子と、
一対の電流端が該信号線と該容量素子の入力端との間に接続し、制御端が第１走査線に接続したサンプリングトランジスタと、
制御端が該容量素子の出力端に接続し、一方の電流端が該固定電源線に接続したドライブトランジスタと、
制御端が第２走査線に接続し、一対の電流端が該容量素子の出力端と該ドライブトランジスタの他方の電流端に接続した初期化トランジスタと、
該可変電源線と該ドライブトランジスタの他方の電流端とに接続した発光素子とからなる
表示装置。
【請求項５】
本体と、該本体に入力する情報若しくは本体から出力された情報を表示する表示器とからなり、
前記表示器は、画素アレイ部と駆動部とからなり、
前記画素アレイ部は、列状の信号線と、行状の第１走査線と、行状の第２走査線と、固定電源線と、可変電源線と、各信号線と各第１走査線とが交差する部分に配された行列状の画素とからなり、
前記駆動部は、各第１走査線及び第２走査線に夫々制御パルスを供給するスキャナと、各信号線に信号電位と基準電位を交互に切り換えて供給するドライバと、該可変電源線を第１電位と第２電位とで切り換える電源回路とを含み、
前記画素は、
入力端と出力端とを有する容量素子と、
一対の電流端が該信号線と該容量素子の入力端との間に接続し、制御端が第１走査線に接続したサンプリングトランジスタと、
制御端が該容量素子の出力端に接続し、一方の電流端が該固定電源線に接続したドライブトランジスタと、
制御端が第２走査線に接続し、一対の電流端が該容量素子の出力端と該ドライブトランジスタの他方の電流端に接続した初期化トランジスタと、
該可変電源線と該ドライブトランジスタの他方の電流端とに接続した発光素子とからなる
電子機器。
【請求項１】
信号電位と基準電位とが交互に切り換わる信号線と、第１制御パルスを供給する第１走査線と、第２制御パルスを供給する第２走査線と、固定電源線と、第１電位と第２電位とで切り換わる可変電源線とが配された基板に形成され、
入力端と出力端とを有する容量素子と、
一対の電流端が該信号線と該容量素子の入力端との間に接続し、制御端が第１走査線に接続したサンプリングトランジスタと、
制御端が該容量素子の出力端に接続し、一方の電流端が該固定電源線に接続したドライブトランジスタと、
制御端が第２走査線に接続し、一対の電流端が該容量素子の出力端と該ドライブトランジスタの他方の電流端に接続した初期化トランジスタと、
該可変電源線と該ドライブトランジスタの他方の電流端とに接続した発光素子とからなる
画素回路。
【請求項２】
該信号線が信号電位にあり且つ該可変電源線が第１電位にあるとき、該サンプリング用トランジスタが第１制御パルスに応答してオンして、該容量素子の入力端側に信号電位を書込む一方、該初期化トランジスタが第２制御パルスに応答してオンし、該容量素子の出力端側に該ドライブトランジスタの閾電圧をキャンセルする電位を書込み、
該初期化トランジスタがオフになる一方該サンプリングトランジスタがオンを維持した状態で、該信号線が信号電位から基準電位に切り換わることで、カップリングにより信号電位を該容量素子の入力端側から出力端側に書込み、
該サンプリングトランジスタがオフし且つ該可変電源線が第１電位から第２電位に切り替わって、該発光素子が発光する請求項１記載の画素回路。
【請求項３】
前記可変電源線が第２電位から第１電位に切り換わると、該発光素子が発光状態から非発光状態に変化する請求項２記載の画素回路。
【請求項４】
画素アレイ部と駆動部とからなり、
前記画素アレイ部は、列状の信号線と、行状の第１走査線と、行状の第２走査線と、固定電源線と、可変電源線と、各信号線と各第１走査線とが交差する部分に配された行列状の画素とからなり、
前記駆動部は、各第１走査線及び第２走査線に夫々制御パルスを供給するスキャナと、各信号線に信号電位と基準電位を交互に切り換えて供給するドライバと、該可変電源線を第１電位と第２電位とで切り換える電源回路とを含み、
前記画素は、
入力端と出力端とを有する容量素子と、
一対の電流端が該信号線と該容量素子の入力端との間に接続し、制御端が第１走査線に接続したサンプリングトランジスタと、
制御端が該容量素子の出力端に接続し、一方の電流端が該固定電源線に接続したドライブトランジスタと、
制御端が第２走査線に接続し、一対の電流端が該容量素子の出力端と該ドライブトランジスタの他方の電流端に接続した初期化トランジスタと、
該可変電源線と該ドライブトランジスタの他方の電流端とに接続した発光素子とからなる
表示装置。
【請求項５】
本体と、該本体に入力する情報若しくは本体から出力された情報を表示する表示器とからなり、
前記表示器は、画素アレイ部と駆動部とからなり、
前記画素アレイ部は、列状の信号線と、行状の第１走査線と、行状の第２走査線と、固定電源線と、可変電源線と、各信号線と各第１走査線とが交差する部分に配された行列状の画素とからなり、
前記駆動部は、各第１走査線及び第２走査線に夫々制御パルスを供給するスキャナと、各信号線に信号電位と基準電位を交互に切り換えて供給するドライバと、該可変電源線を第１電位と第２電位とで切り換える電源回路とを含み、
前記画素は、
入力端と出力端とを有する容量素子と、
一対の電流端が該信号線と該容量素子の入力端との間に接続し、制御端が第１走査線に接続したサンプリングトランジスタと、
制御端が該容量素子の出力端に接続し、一方の電流端が該固定電源線に接続したドライブトランジスタと、
制御端が第２走査線に接続し、一対の電流端が該容量素子の出力端と該ドライブトランジスタの他方の電流端に接続した初期化トランジスタと、
該可変電源線と該ドライブトランジスタの他方の電流端とに接続した発光素子とからなる
電子機器。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−１１３２３０（Ｐ２０１０−１１３２３０Ａ）
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願番号】特願２００８−２８６７８２（Ｐ２００８−２８６７８２）
【出願日】平成２０年１１月７日（２００８．１１．７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願日】平成２０年１１月７日（２００８．１１．７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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