発光装置、発光装置の駆動方法、プリントヘッドおよび画像形成装置
【課題】複数の発光素子を並行して点灯しうる発光チップを用いた発光装置の配線数の増加を抑制する。
【解決手段】発光装置６５の発光部６３は、回路基板６２上に、発光チップ群＃ａ（発光チップＣａ１〜Ｃａ５）、発光チップ群＃ｂ（発光チップＣｂ１〜Ｃｂ５）、…が主走査方向に二列に千鳥状に配置して構成されている。これらの発光チップＣは、発光チップ組＃１（発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１）、発光チップ組＃２（発光チップＣａ２、Ｃｂ２、Ｃｃ２、Ｃｄ２）、…に分けられている。そして、転送信号φ１、φ２、許可信号φＥが、発光チップ群（＃ａ〜＃ｄ）毎に共通に送信され、書込信号φＷは、発光チップ組（＃１〜＃５）毎に共通に送信され、点灯信号φＩは、発光チップＣ毎に個別に送信される。
【解決手段】発光装置６５の発光部６３は、回路基板６２上に、発光チップ群＃ａ（発光チップＣａ１〜Ｃａ５）、発光チップ群＃ｂ（発光チップＣｂ１〜Ｃｂ５）、…が主走査方向に二列に千鳥状に配置して構成されている。これらの発光チップＣは、発光チップ組＃１（発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１）、発光チップ組＃２（発光チップＣａ２、Ｃｂ２、Ｃｃ２、Ｃｄ２）、…に分けられている。そして、転送信号φ１、φ２、許可信号φＥが、発光チップ群（＃ａ〜＃ｄ）毎に共通に送信され、書込信号φＷは、発光チップ組（＃１〜＃５）毎に共通に送信され、点灯信号φＩは、発光チップＣ毎に個別に送信される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光装置、発光装置の駆動方法、プリントヘッドおよび画像形成装置に関する。
【背景技術】
【０００２】
電子写真方式を採用した、プリンタや複写機、ファクシミリ等の画像形成装置では、一様に帯電された感光体上に、画像情報を光記録手段により照射することにより静電潜像を得た後、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着することによって画像形成が行われる。かかる光記録手段として、レーザを用い、主走査方向にレーザ光を走査させて露光する光走査方式の他、近年では、装置の小型化の要請を受けて発光素子としての発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を主走査方向に多数、配列してなる発光装置を用いたＬＥＤプリントヘッド（ＬＰＨ：ＬＥＤ Ｐｒｉｎｔ Ｈｅａｄ）が採用されている。
【０００３】
特許文献１には、シフト部サイリスタに、接続すべき対応する発光部サイリスタを設けないことにより、複数点灯可能で、途中でデータの書込を中断できる構造の自己走査型発光素子アレイチップが記載されている。
特許文献２には、自己走査型発光素子アレイにおける１個の転送部サイリスタがオンしているときに、この転送部サイリスタに対応する発光部サイリスタのみ発光させるか、または、隣接する２個の転送部サイリスタがオンしているときに、これら転送部サイリスタに対応する隣接する２個の発光部サイリスタを発光させるように駆動する自己走査型発光素子アレイの駆動方法が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１８１７４１号公報
【特許文献２】特開２００２−１３７４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、発光チップの複数個の発光素子を並行して点灯すると、ＬＰＨにおける発光装置の配線数が増加する。
【０００６】
本発明は、複数の発光素子を並行して点灯しうる発光チップを用いた発光装置の配線数の増加を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に記載の発明は、それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップと、前記複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、前記Ｍ群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、前記複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、前記許可信号により選択が許可された発光チップにおいて、前記複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、前記複数の発光チップに対して、前記記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段とを備えた発光装置である。
請求項２に記載の発明は、前記複数の発光チップのそれぞれは、前記複数の記憶素子のそれぞれに対応して設けられ、前記複数の発光素子を順に点灯させる発光素子としての選択の対象に指定する転送素子をさらに備えるとともに、前記Ｍ群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子を順に選択の対象に指定する転送信号を送信する転送信号供給手段をさらに備えることを特徴とする請求項１に記載の発光装置である。
請求項３に記載の発明は、前記書込信号供給手段は、前記Ｎ組のそれぞれの組に属する発光チップに対して、前記Ｍ群のそれぞれの群毎に、時系列で書込信号を送信することを特徴とする請求項１または２に記載の発光装置である。
請求項４に記載の発明は、前記点灯信号供給手段、前記転送信号供給手段および前記許可信号供給手段は、前記Ｍ群のそれぞれの群に対して、前記点灯信号、前記転送信号および前記許可信号を、群毎に時間軸上でずらして送信することを特徴とする請求項１ないし３のいずれか１項に記載の発光装置である。
【０００８】
請求項５に記載の発明は、それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップを備える発光装置を駆動する方法であって、前記複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、前記Ｍ群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信するステップと、前記複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、前記許可信号により選択が許可された発光チップにおいて、前記複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信するステップと、前記複数の発光チップに対して、前記記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信するステップとを含む発光装置の駆動方法である。
【０００９】
請求項６に記載の発明は、それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップと、当該複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、当該Ｍ群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、当該複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、当該許可信号により選択が許可された発光チップにおいて、当該複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、当該複数の発光チップに対して、当該記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段とを備え、像保持体を露光して静電潜像を形成する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段とを備えるプリントヘッドである。
【００１０】
請求項７に記載の発明は、像保持体を帯電する帯電手段と、それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップと、当該複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、当該Ｍ群のそれぞれの群に属する発光チップに共通に、当該複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、当該複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、当該許可信号により選択が許可された発光チップにおいて、当該複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、当該複数の発光チップに対して、当該記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段とを備え、前記像保持体を露光して静電潜像を形成する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、前記像保持体に形成された前記静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備える画像形成装置である。
【発明の効果】
【００１１】
請求項１の発明によれば、本構成を有していない場合に比較して、発光装置の配線数の増加を抑制できる。
請求項２の発明によれば、本構成を有していない場合に比較して、発光装置の配線数の増加をより抑制できる。
請求項３および４の発明によれば、本構成を有していない場合に比較して、発光装置を制御する信号がより容易に構成できる。
請求項５の発明によれば、本構成を有していない場合に比較して、発光装置の制御がより容易にできる。
請求項６の発明によれば、本構成を有しない場合に比較して、大きさがより小さいプリントヘッドが実現できる。
請求項７の発明によれば、本構成を有しない場合に比較して、大きさがより小さい画像形成装置が実現できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態が適用される画像形成装置の全体構成の一例を示した図である。
【図２】プリントヘッドの構成を示した断面図である。
【図３】第１の実施の形態における発光装置の上面図である。
【図４】発光チップの端子構成を示した図である。
【図５】第１の実施の形態における発光装置の回路基板上の配線構成（左半分）を示した図である。
【図６】第１の実施の形態における発光装置の回路基板上の配線構成（右半分）を示した図である。
【図７】第１の実施の形態における発光装置の発光チップをマトリクスの各要素に配置して示した図である。
【図８】第１の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップの回路構成を説明するための等価回路図である。
【図９】第１の実施の形態における発光チップの平面レイアウト図および断面図である。
【図１０】第１の実施の形態における発光装置の動作を説明するためのタイミングチャートである。
【図１１】第１の実施の形態を用いない場合の、自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップの回路構成を説明するための等価回路図である。
【図１２】第１の実施の形態を用いない場合の発光装置において、発光チップをマトリクスの各要素に配置して示した図である。
【図１３】点灯信号φＩを供給する定電流源の一例を説明する図である。
【図１４】第２の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップの回路構成を説明するための等価回路図である。
【図１５】第２の実施の形態における発光装置の動作を説明するためのタイミングチャートである。
【図１６】第３の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップの回路構成を説明するための等価回路図である。
【図１７】第４の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップの回路構成を説明するための等価回路図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１は第１の実施の形態が適用される画像形成装置１の全体構成の一例を示した図である。図１に示す画像形成装置１は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置１は、各色の画像データに対応して画像形成を行なう画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部４０を備えている。
【００１４】
画像形成プロセス部１０は、予め定められた間隔を置いて並列的に配置される複数のエンジンからなる画像形成ユニット１１を備えている。この画像形成ユニット１１は、４つの画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋから構成されている。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれ、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光するプリントヘッド１４、プリントヘッド１４によって得られた静電潜像を現像する現像手段の一例としての現像器１５を備えている。ここで、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、現像器１５に収納されたトナーを除いて、同様に構成されている。そして、画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれがイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。
また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を被転写体の一例としての記録用紙に多重転写させるために、この記録用紙を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動させるロールである駆動ロール２２と、感光体ドラム１２のトナー像を記録用紙に転写させる転写手段の一例としての転写ロール２３と、記録用紙にトナー像を定着させる定着器２４とを備えている。
【００１５】
この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信された画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて発光するプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。同様に、画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色トナー像が形成される。
【００１６】
各画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印Ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙に、転写ロール２３に印加された転写電界により、順次静電転写され、記録用紙上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙は、定着器２４まで搬送される。定着器２４に搬送された記録用紙上の合成トナー像は、定着器２４によって熱および圧力による定着処理を受けて記録用紙上に定着され、画像形成装置１から排出される。
【００１７】
図２は、プリントヘッド１４の構成を示した断面図である。このプリントヘッド１４は、ハウジング６１、感光体ドラム１２を露光する複数の発光素子（本実施の形態では発光サイリスタ）からなる発光部６３を備えた露光手段の一例としての発光装置６５、発光部６３から出射された光を感光体ドラム１２表面に結像させる光学手段の一例としてのロッドレンズアレイ６４を備えている。
発光装置６５は、発光部６３、発光部６３を駆動する信号発生回路１００（後述の図３参照）等を搭載する回路基板６２を備えている。
【００１８】
ハウジング６１は、例えば金属で形成され、回路基板６２およびロッドレンズアレイ６４を支持し、発光部６３の発光素子における発光点とロッドレンズアレイ６４の焦点面とが一致するように設定されている。また、ロッドレンズアレイ６４は、感光体ドラム１２の軸方向（主走査方向）に沿って配置されている。
【００１９】
図３は、第１の実施の形態における発光装置６５の上面図である。
図３に示すように、本実施の形態における発光装置６５では、発光部６３は、回路基板６２上に、５個の発光チップＣａ１〜Ｃａ５（発光チップ群＃ａ）、同じく５個の発光チップＣｂ１〜Ｃｂ５（発光チップ群＃ｂ）、同じく５個の発光チップＣｃ１〜Ｃｃ５（発光チップ群＃ｃ）、５個の発光チップＣｄ１〜Ｃｄ５（発光チップ群＃ｄ）が主走査方向に二列に千鳥状に配置して構成されている。ここでは、発光チップ群＃ａの発光チップＣａ１〜Ｃａ５と、発光チップ群＃ｃの発光チップＣｃ１〜Ｃｃ５とが向き合うように千鳥状に配置され、発光チップ群＃ｂの発光チップＣｂ１〜Ｃｂ５と発光チップ群＃ｄの発光チップＣｄ１〜Ｃｄ５とが向き合うように千鳥状に配置されている。
なお、発光チップＣａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５の構成は同一であってよい。よって、発光チップＣａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５をそれぞれ区別しないときは、発光チップＣと表記する。
【００２０】
本実施の形態では、上述したように、４つの発光チップ群（発光チップ群＃ａ、＃ｂ、＃ｃ、＃ｄ）を備えている。すなわち、発光チップ群＃ａは５個の発光チップＣａ１〜Ｃａ５を、発光チップ群＃ｂは５個の発光チップＣｂ１〜Ｃｂ５を、発光チップ群＃ｃは５個の発光チップＣｃ１〜Ｃｃ５を、発光チップ群＃ｄは５個の発光チップＣｄ１〜Ｃｄ５を備えている。
以下の説明において、発光チップ群を群と略すことがある。
【００２１】
さらに、本実施の形態では、後述するように、４つの発光チップ群（発光チップ群＃ａ、＃ｂ、＃ｃ、＃ｄ）に属する発光チップＣは、５つの発光チップ組（発光チップ組＃１、＃２、＃３、＃４、＃５）に分けられている（後述する図７参照）。すなわち、発光チップ組＃１は、発光チップ群＃ａの発光チップＣａ１、発光チップ群＃ｂの発光チップＣｂ１、発光チップ群＃ｃの発光チップＣｃ１、発光チップ群＃ｄの発光チップＣｄ１を備える。
発光チップ組＃２は、発光チップ群＃ａの発光チップＣａ２、発光チップ群＃ｂの発光チップＣｂ２、発光チップ群＃ｃの発光チップＣｃ２、発光チップ群＃ｄの発光チップＣｄ２を備える。他の発光チップ組（発光チップ組＃３、＃４、＃５）も同様に、発光チップ組の番号と同じ番号の発光チップＣから構成されている。
以下の説明において、発光チップ組を組と略すことがある。
【００２２】
そして、発光装置６５は、前述したように、発光部６３を駆動する信号発生回路１００を備えている。
なお、本実施の形態では、発光チップＣの数として、合計２０個を用いたが、これに限定されない。また、２０個の発光チップＣを４つの発光チップ群と５つの発光チップ組とに分けたが、これに限定されない。
【００２３】
図４は、発光チップＣの端子構成を示した図である。
発光チップＣは、矩形の基板８０（後述する図９参照）上に、長辺の一方に沿って列状に設けられた複数の発光素子（本実施の形態では発光サイリスタＬ１、Ｌ２、Ｌ３、…）からなる発光素子列９０を備えている。さらに、発光チップＣは、基板８０の長辺方向の両端部に、各種の制御信号等を取り込むためのボンディングパッドである複数の入力端子（φ１端子、φ２端子、Ｖｇａ端子、φＷ端子、φＥ端子、φＩ端子）を備えている。なお、これらの入力端子は、発光素子列９０を手前に見て、基板８０の左端部からφ１端子、φ２端子、Ｖｇａ端子の順に設けられ、基板８０の右端部からφＩ端子、φＥ端子、φＷ端子の順に設けられている。そして、発光素子列９０は、Ｖｇａ端子とφＷ端子との間に設けられている。
【００２４】
図５および図６は、第１の実施の形態における発光装置６５の回路基板６２上の配線構成を示した図である。前述したように、発光装置６５の回路基板６２には、信号発生回路１００および発光部６３を構成する複数の発光チップＣ（発光チップＣａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）が搭載され、信号発生回路１００と発光チップＣ（発光チップＣａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）とを相互に接続する配線が設けられている。
図５は、発光チップＣ（発光チップＣａ１〜Ｃａ５、Ｃｃ１〜Ｃｃ５）の部分（図３に示した発光装置６５の左半分）を示し、図６は発光チップＣ（Ｃｂ１〜Ｃｂ５、Ｃｄ１〜Ｃｄ５）の部分（図３に示した発光装置６５の右半分）を示す。
なお、図５および図６では、それぞれの図に示された発光チップＣ（発光チップＣａ１〜Ｃａ５、Ｃｃ１〜Ｃｃ５）、発光チップＣ（Ｃｂ１〜Ｃｂ５、Ｃｄ１〜Ｃｄ５）に関連する部分のみを示している。そして、図５および図６には、それぞれに示された発光チップＣに関連する配線を示している。さらに、図５および図６には、信号発生回路１００を分けて、それぞれに示された発光チップＣに関連する部分を、信号発生回路１００Ｌおよび信号発生回路１００Ｒとして示した。ただし、信号発生回路１００Ｌおよび信号発生回路１００Ｒには、後述する書込信号φＷ１〜φＷ２を送信する書込信号発生部１０３およびＶｇａ、Ｖｓｕｂが重複して記載されている。なお、以下では、信号発生回路１００Ｌおよび信号発生回路１００Ｒを区別せず、信号発生回路１００として説明する。
【００２５】
まず、図５および図６により、信号発生回路１００の構成について説明する。
信号発生回路１００には、図示しないが、画像出力制御部３０および画像処理部４０（図１参照）より、画像処理された画像データおよび各種の制御信号が入力される。信号発生回路１００は、これらの画像データおよび各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路１００は、各種の制御信号に基づき、図５に示すように発光チップ群＃ａ（発光チップＣａ１〜Ｃａ５）に対して、第１転送信号φ１ａと第２転送信号φ２ａとを送信する転送信号発生部１０１ａと、発光チップ群＃ｃ（発光チップＣｃ１〜Ｃｃ５）に対して、第１転送信号φ１ｃと第２転送信号φ２ｃとを送信する転送信号発生部１０１ｃと、図６に示すように発光チップ群＃ｂ（発光チップＣｂ１〜Ｃｂ５）に対して、第１転送信号φ１ｂと第２転送信号φ２ｂとを送信する転送信号発生部１０１ｂと、発光チップ群＃ｄ（発光チップＣｄ１〜Ｃｄ５）に対して、第１転送信号φ１ｄと第２転送信号φ２ｄとを送信する転送信号発生部１０１ｄとを備えている。
以下の説明において、第１転送信号φ１ａ、φ１ｂ、φ１ｃ、φ１ｄをそれぞれ区別しないときは第１転送信号φ１と呼び、第２転送信号φ２ａ、φ２ｂ、φ２ｃ、φ２ｄをそれぞれ区別しないときは第２転送信号φ２と表記する。
【００２６】
さらに、信号発生回路１００は、各種の制御信号に基づき、図５に示すように発光チップ群＃ａ（発光チップＣａ１〜Ｃａ５）に対して、許可信号φＥａを送信する許可信号発生部１０２ａと、発光チップ群＃ｃ（発光チップＣｃ１〜Ｃｃ５）に対して、許可信号φＥｃを送信する許可信号発生部１０２ｃと、図６に示すように発光チップ群＃ｂ（発光チップＣｂ１〜Ｃｂ５）に対して、許可信号φＥｂを送信する許可信号発生部１０２ｂと、発光チップ群＃ｄ（発光チップＣｄ１〜Ｃｄ５）に対して、許可信号φＥｄを送信する許可信号発生部１０２ｄとを備えている。
以下の説明において、許可信号φＥａ、φＥｂ、φＥｃ、φＥｄをそれぞれ区別しないときは許可信号φＥと表記する。
【００２７】
さらにまた、信号発生回路１００は、図５に示すように発光チップ群＃ａの発光チップＣａ１〜Ｃａ５のそれぞれに対して、点灯信号φＩａ１〜φＩａ５をそれぞれ送信する点灯信号発生部１０４ａと、発光チップ群＃ｃの発光チップＣｃ１〜Ｃｃ５それぞれに対して、点灯信号φＩｃ１〜φＩｃ５をそれぞれ送信する点灯信号発生部１０４ｃと、図６に示すように発光チップ群＃ｂの発光チップＣｂ１〜Ｃｂ５のそれぞれに対して、点灯信号φＩｂ１〜φＩｂ５をそれぞれ送信する点灯信号発生部１０４ｂと、発光チップ群＃ｄの発光チップＣｄ１〜Ｃｄ５のそれぞれに対して、点灯信号φＩｄ１〜φＩｄ５をそれぞれ送信する点灯信号発生部１０４ｄとを備えている。
以下の説明において、点灯信号φＩａ１〜φＩａ５をそれぞれ区別しないときは、点灯信号φＩａと表記する。他の点灯信号φＩｂ１〜φＩｂ５、φＩｃ１〜φＩｃ５、φＩｄ１〜φＩｄ５も同様にそれぞれ点灯信号φＩｂ、φＩｃ、φＩｄと表記する。さらに、点灯信号φＩａ、φＩｂ、φＩｃ、φＩｄをそれぞれ区別しないときは点灯信号φＩと表記する。
【００２８】
そして、信号発生回路１００は、各種の制御信号に基づき、図５および図６に示すように、発光チップＣ（Ｃａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）に書込信号φＷ１〜φＷ５を供給する書込信号供給手段の一例としての書込信号発生部１０３を備えている。なお、書込信号発生部１０３は、発光チップ組（＃１、＃２、＃３、＃４、＃５）毎に共通に、書込信号φＷ１〜φＷ５をそれぞれ送信する。すなわち、書込信号発生部１０３は発光チップ組＃１の発光チップＣに共通に書込信号φＷ１を送信し、発光チップ組＃２の発光チップＣに共通に書込信号φＷ２を送信する。他の発光チップ組（＃３、＃４、＃５）についても同様である。
ここで、書込信号φＷ１〜φＷ５をそれぞれ区別しないときは、書込信号φＷと表記する。
【００２９】
なお、図５および図６では、転送信号発生部１０１ａ、１０１ｂ、１０１ｃ、１０１ｄを分けて示したが、これらをまとめて転送信号供給手段の一例としての転送信号発生部１０１と表記する。同様に、許可信号発生部１０２ａ、１０２ｂ、１０２ｃ、１０２ｄを分けて示したが、これらをまとめて許可信号供給手段の一例としての許可信号発生部１０２と表記する。さらに同様に、点灯信号発生部１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを分けて示したが、これらをまとめて点灯信号供給手段の一例としての点灯信号発生部１０４と表記する。
【００３０】
次に、図５および図６により、信号発生回路１００と発光チップＣ（Ｃａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）とを相互に接続する配線について説明する。
回路基板６２には、発光チップＣの裏面に設けられた裏面電極８５（後述する図９参照）であるＶｓｕｂ端子（後述の図８および図９参照）に接続され、基準電位Ｖｓｕｂを与える電源ライン２００ａが設けられている。そして、回路基板６２には、発光チップＣに設けられたＶｇａ端子に接続され、電力供給のための電源電位Ｖｇａを与える電源ライン２００ｂが設けられている。
【００３１】
また、図５に示すように、回路基板６２には、信号発生回路１００の転送信号発生部１０１ａから、発光チップ群＃ａの発光チップＣａ１〜Ｃａ５のφ１端子に、第１転送信号φ１ａを送信するための第１転送信号ライン２０１ａ、および発光チップ群＃ａの発光チップＣａ１〜Ｃａ５のφ２端子に、第２転送信号φ２ａを送信するための第２転送信号ライン２０２ａが設けられている。第１転送信号φ１ａおよび第２転送信号φ２ａは、発光チップ群＃ａの発光チップＣａ１〜Ｃａ５に共通（並列）に送信される。他の第１転送信号φ１ｂ、φ１ｃ、φ１ｄおよび第２転送信号φ２ｂ、φ２ｃ、φ２ｄについても、同様であるので説明を省略する。
一組の第１転送信号φ１と第２転送信号φ２とが、発光チップ群毎に共通に送信される。
なお、図５および図６では、信号ラインは数字と群を示すアルファベットとの組み合わせ（例えば、第１転送信号ラインは２０１と発光チップ群＃ａを示すａによる２０１ａ）により示している。
【００３２】
回路基板６２には、信号発生回路１００の許可信号発生部１０２ａから、発光チップ群＃ａの発光チップＣａ１〜Ｃａ５のφＥ端子に、許可信号φＥａを送信するための許可信号ライン２０３ａが設けられている。許可信号φＥａは、発光チップ群＃ａの発光チップＣａ１〜Ｃａ５に共通（並列）に送信される。他の許可信号φＥｂ〜φＥｄも同様であるので説明を省略する。
許可信号φＥは、発光チップ群毎に共通に送信される。
【００３３】
さらに、回路基板６２には、信号発生回路１００の点灯信号発生部１０４ａから、発光チップ群＃ａの発光チップＣａ１〜Ｃａ５のそれぞれのφＩ端子に、点灯信号φＩａ１〜φＩａ５を送信するための点灯信号ライン２０４＿１ａ〜２０４＿５ａが設けられている。すなわち、点灯信号φＩａは、発光チップＣａ１〜Ｃａ５のそれぞれに個別に送信される。他の点灯信号φＩｂ１〜φＩｂ５、φＩｃ１〜φＩｃ５、φＩｄ１〜φＩｄ５についても同様であるので説明を省略する。
点灯信号φＩは、発光チップＣにそれぞれ個別に送信される。
【００３４】
さらにまた、回路基板６２には、信号発生回路１００の書込信号発生部１０３から、発光チップ組（＃１〜＃５）毎に共通に書込信号φＷ（φＷ１〜φＷ５）を送信する書込信号ライン２０５＿１〜２０５＿５が設けられている。
例えば、書込信号ライン２０５＿１は、発光チップ組＃１に属する発光チップ群＃ａの発光チップＣａ１、発光チップ群＃ｂの発光チップＣｂ１、発光チップ群＃ｃの発光チップＣｃ１、発光チップ群＃ｄの発光チップＣｄ１のそれぞれのφＷ端子に接続され、書き込み信号φＷ１を送信する。同様にして、書込信号ライン２０５＿２〜２０５＿５は、それぞれ発光チップ組＃２〜＃５の発光チップＣのφＷ端子に共通に接続され、それぞれ書き込み信号φＷ２〜φＷ５を送信する。
【００３５】
以上説明したように、回路基板６２上のすべての発光チップＣには、基準電位Ｖｓｕｂと電源電位Ｖｇａが共通に供給される。
転送信号φ１、φ２、許可信号φＥは、発光チップ群（＃ａ〜＃ｄ）毎に共通に送信される。
一方、書込信号φＷは、発光チップ組（＃１〜＃５）毎に共通に送信される。
そして、点灯信号φＩは、発光チップＣ毎に個別に送信される。
【００３６】
図７は、第１の実施の形態における発光装置６５の発光チップＣをマトリクスの各要素に配置して示した図である。
図７では、発光チップＣ（発光チップＣａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）を４×５のマトリクスの各要素に配置して、上記した信号発生回路１００からそれぞれの発光チップＣに送信される信号（転送信号φ１、φ２、許可信号φＥ、点灯信号φＩ、書込信号φＷ）の配線（信号ライン）のみを示している。
上述したように、転送信号φ１、φ２、許可信号φＥは、発光チップ群（＃ａ〜＃ｄ）毎に共通に送信され、書込信号φＷは、発光チップ組（＃１〜＃５）毎に共通に送信され、点灯信号φＩは、発光チップＣ毎に個別に送信されることが分かる。
【００３７】
ここで、２０個の発光チップＣを用いる本実施の形態における回路基板６２上の配線（信号ライン）の本数について説明する。まず、転送信号φ１、φ２用の配線（信号ライン）は、発光チップ群毎に２本であるので、４つの発光チップ群（＃ａ〜＃ｄ）で８本である。許可信号φＥ用の配線（信号ライン）は、発光チップ群毎に１本であるので、４つの発光チップ群（＃ａ〜＃ｄ）で４本である。書込信号φＷ用の配線（信号ライン）は、発光チップ組毎に１本であるので、５つの発光チップ組（＃１〜＃５）で５本である。点灯信号φＩ用の配線（信号ライン）は、発光チップＣ毎に１本であるので、２０個の発光チップＣに対して２０本である。これに、基準電位Ｖｓｕｂ用の電源ライン２００ａおよび電源電位Ｖｇａ用の電源ライン２００ｂが加わる。よって、本実施の形態における回路基板６２上の配線（信号ライン）の本数は３９本となる。
【００３８】
なお、発光チップＣの数がＭ×Ｎ個（Ｍ群、Ｎ組）であるとすると、転送信号φ１、φ２用の配線（信号ライン）は、発光チップ群毎に２本であるので、Ｍ個の発光チップ群で２×Ｍ本である。許可信号φＥ用の配線（信号ライン）は、発光チップ群毎に１本であるので、Ｍ個の発光チップ群でＭ本である。書込信号φＷ用の配線（信号ライン）は、発光チップ組毎に１本であるので、Ｎ個の発光チップ組でＮ本である。点灯信号φＩ用の配線（信号ライン）は、発光チップＣ毎に１本であるので、Ｍ×Ｎ本である。これに、基準電位Ｖｓｕｂ用の電源ライン２００ａおよび電源電位Ｖｇａ用の電源ライン２００ｂが加わる。よって、発光チップＣの数がＭ×Ｎ個である回路基板６２上の配線（信号ライン）の本数は（３×Ｍ＋Ｎ＋Ｍ×Ｎ＋２）本となる。
【００３９】
図８は、第１の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップＣの回路構成を説明するための等価回路図である。なお、図８では、図４と異なり、入力端子（Ｖｇａ端子、φ１端子、φ２端子、φＥ端子、φＷ端子、φＩ端子）を図中左端に示した。しかし、入力端子（Ｖｇａ端子、φ１端子、φ２端子、φＥ端子、φＷ端子、φＩ端子）を除いて、以下に説明する各素子は、後述する図９に示すように、発光チップＣにおける各素子のレイアウトに基づいて配置されている。
ここでは、発光チップＣａ１を例にして発光チップＣを説明し、発光チップＣａ１（Ｃ）と表記する。なお、他の発光チップＣ（Ｃａ２〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）の構成は、発光チップＣａ１と同じである。
なお、第１転送信号φ１などの信号についても、発光チップＣａ１に対する信号と、区別しない信号とを組み合わせて、例えば第１転送信号φ１ａ（φ１）と表記する。
【００４０】
発光チップＣａ１（Ｃ）は、前述したように基板８０（後述する図９参照）上に列状に配列された発光素子の一例としての発光サイリスタＬ１、Ｌ２、Ｌ３、…からなる発光サイリスタ列（図４の発光素子列９０）を備えている。
さらに、発光チップＣａ１（Ｃ）は、発光サイリスタ列と同様に列状に配列された転送素子の一例としての転送サイリスタＴ１、Ｔ２、Ｔ３、…からなる転送サイリスタ列および同様に列状に配列された記憶素子の一例としての記憶サイリスタＭ１、Ｍ２、Ｍ３、…からなる記憶サイリスタ列を備えている。
ここでは、発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタＴ１、Ｔ２、Ｔ３、…、記憶サイリスタＭ１、Ｍ２、Ｍ３、…をそれぞれ区別しないときは、それぞれ発光サイリスタＬ、転送サイリスタＴ、記憶サイリスタＭと表記する。
なお、上記のサイリスタ（発光サイリスタＬ、転送サイリスタＴ、記憶サイリスタＭ）は、アノード端子、カソード端子、ゲート端子の３端子を有する半導体素子である。
【００４１】
また、発光チップＣａ１（Ｃ）は、転送サイリスタＴ１、Ｔ２、Ｔ３、…を番号順に２つをペアにしてそれぞれの間に結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…を備えている。そして、転送サイリスタＴ１、Ｔ２、Ｔ３、…と記憶サイリスタＭ１、Ｍ２、Ｍ３、…との間に接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…を備えている。
さらに、電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、…、電源線抵抗Ｒｇｙ１、Ｒｇｙ２、Ｒｇｙ３、…を備えている。
ここで、発光サイリスタＬなどと同様に、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…、接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…、電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、…、電源線抵抗Ｒｇｙ１、Ｒｇｙ２、Ｒｇｙ３、…をそれぞれ区別しないときは、それぞれ結合ダイオードＤｘ、接続ダイオードＤｙ、電源線抵抗Ｒｇｘ、電源線抵抗Ｒｇｙと表記する。
【００４２】
そして、発光サイリスタ列の発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタ列の転送サイリスタＴ１、Ｔ２、Ｔ３、…、記憶サイリスタ列の記憶サイリスタＭ１、Ｍ２、Ｍ３、…は、図８中において、左側から番号順に配列されている。さらに、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…、接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…、電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、…、電源線抵抗Ｒｇｙ１、Ｒｇｙ２、Ｒｇｙ３、…も、同様に、図中左側から番号順に配列されている。
そして、発光サイリスタ列、転送サイリスタ列、記憶サイリスタ列は、図８中上から、転送サイリスタ列、記憶サイリスタ列、発光サイリスタ列の順に並べられている。
【００４３】
図８は、発光サイリスタＬ１〜Ｌ４、記憶サイリスタＭ１〜Ｍ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。しかし、発光サイリスタ列における発光サイリスタＬの数は、予め定められた個数とすればよい。発光サイリスタＬの数を例えば１２８個とすると、転送サイリスタＴ、記憶サイリスタＭのそれぞれの数も１２８個である。同様に、接続ダイオードＤｙ、電源線抵抗Ｒｇｘ、電源線抵抗Ｒｇｙの数も１２８個である。しかし、結合ダイオードＤｘの数は、転送サイリスタＴの数より１少ない１２７個である。
なお、転送サイリスタＴおよび記憶サイリスタＭのそれぞれの数は、発光サイリスタＬの数より多くてもよい。
【００４４】
そして、発光チップＣａ１（Ｃ）は、１個のスタートダイオードＤｘ０を備えている。さらに、後述する第１転送信号φ１ａ（φ１）を送信する第１転送信号線７２と第２転送信号φ２ａ（φ２）を送信する第２転送信号線７３とに過剰な電流が流れるのを防止するための電流制限抵抗Ｒ１および電流制限抵抗Ｒ２を備えている。さらにまた、書込抵抗ＲＷ１およびＲＷ２、許可抵抗ＲＥ１およびＲＥ２を備えている。
【００４５】
では次に、発光チップＣａ１（Ｃ）における各素子の電気的な接続について説明する。
転送サイリスタＴのアノード端子、記憶サイリスタＭのアノード端子、発光サイリスタＬのアノード端子は、発光チップＣ１の基板８０に接続されている（アノードコモン）。
そして、これらのアノード端子は、基板８０裏面に設けられた裏面電極８５（後述の図９参照）であるＶｓｕｂ端子を介して電源ライン２００ａ（図５および図６参照）に接続されている。この電源ライン２００ａに、基準電位Ｖｓｕｂが供給される。
【００４６】
転送サイリスタＴの配列に沿って、奇数番目の転送サイリスタＴ１、Ｔ３、…のカソード端子は第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介して、第１転送信号φ１ａ（φ１）の入力端子であるφ１端子に接続されている。このφ１端子には、第１転送信号ライン２０１ａ（図５参照）が接続され、第１転送信号φ１ａが送信される。
【００４７】
一方、転送サイリスタＴの配列に沿って、偶数番目の転送サイリスタＴ２、Ｔ４、…のカソード端子は第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介して、第２転送信号φ２ａ（φ２）の入力端子であるφ２端子に接続されている。このφ２端子には、第２転送信号ライン２０２ａ（図５参照）が接続され、第２転送信号φ２ａが送信される。
【００４８】
記憶サイリスタＭの配列に沿って、奇数番目の記憶サイリスタＭ１、Ｍ３、…のカソード端子は第１書込信号線７４ａに接続されている。そして、第１書込信号線７４ａは、書込抵抗ＲＷ１を介して、書込信号φＷ１の入力端子であるφＷ端子に接続されている。このφＷ端子には、書込信号ライン２０５＿１（図５参照）が接続され、書込信号φＷ１（φＷ）が送信される。
一方、記憶サイリスタＭの配列に沿って、偶数番目の記憶サイリスタＭ２、Ｍ４、…のカソード端子は第２書込信号線７４ｂに接続されている。そして、第２書込信号線７４ｂは、書込抵抗ＲＷ２を介して、書込信号φＷ１の入力端子であるφＷ端子に接続されている。
また、第１書込信号線７４ａは、記憶サイリスタＭ１のアノード端子と書込抵抗ＲＷ１との間において、許可抵抗ＲＥ１を介して、許可信号φＥａ（φＥ）の入力端子であるφＥ端子に接続されている。このφＥ端子には、許可信号ライン２０３ａ（図５参照）が接続され、許可信号φＥａ（φＥ）が送信される。
さらに、第２書込信号線７４ｂは、記憶サイリスタＭ２のアノード端子と書込抵抗ＲＷ２との間において、許可抵抗ＲＥ２を介して、φＥ端子に接続されている。
すなわち、第１書込信号線７４ａおよび第２書込信号線７４ｂは、許可抵抗ＲＥ１、ＲＥ２と書込抵抗ＲＷ１、ＲＷ２との作る抵抗ネットワークを介して、φＥ端子とφＷ端子とに接続されている。
【００４９】
発光サイリスタＬのカソード端子は、点灯信号線７５に接続されている。そして、点灯信号線７５は、点灯信号φＩａ（φＩ）の入力端子であるφＩ端子に接続されている。このφＩ端子には、点灯信号ライン２０４＿１ａ（図５参照）が接続され、点灯信号φＩａ（φＩ）が送信される。
【００５０】
転送サイリスタＴのゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３，…は、同じ番号の記憶サイリスタＭ１、Ｍ２、Ｍ３、…のゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…に、１対１で、それぞれ接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…を介して接続されている。すなわち、接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…のアノード端子は、転送サイリスタＴ１、Ｔ２、Ｔ３、…のゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…に接続され、接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…のカソード端子は、記憶サイリスタＭ１、Ｍ２、Ｍ３、…のゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…に接続されている。すなわち、同じ番号の転送サイリスタＴと記憶サイリスタＭとが対応して設けられている。
【００５１】
一方、記憶サイリスタＭ１、Ｍ２、Ｍ３、…のゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…は、同じ番号の発光サイリスタＬ１、Ｌ２、Ｌ３、…のゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…に、１対１で接続されている。すなわち、記憶サイリスタＭ１、Ｍ２、Ｍ３、…のゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…は、ゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…と同じ電位である。よって、例えばゲート端子Ｇｍ１(Ｇｌ１)またはゲート端子Ｇｌ１(Ｇｍ１)と表記する。すなわち、同じ番号の記憶サイリスタＭと発光サイリスタＬとが対応して設けられている。
本実施の形態では、同じ番号の転送サイリスタＴと記憶サイリスタＭと発光サイリスタＬとが対応して設けられていることになる。
【００５２】
ここでも、ゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…、ゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…、ゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…のそれぞれを区別しないときは、ゲート端子Ｇｔ、ゲート端子Ｇｍ、ゲート端子Ｇｌと表記する。
よって、接続ダイオードＤｙは、転送サイリスタＴのゲート端子Ｇｔから、記憶サイリスタＭのゲート端子Ｇｍに電流が流れる方向で接続されている。
【００５３】
そして、転送サイリスタＴのゲート端子Ｇｔは、転送サイリスタＴのそれぞれに対応して設けられた電源線抵抗Ｒｇｘを介して電源線７１に接続されている。そして、電源線７１はＶｇａ端子に接続されている。Ｖｇａ端子は電源ライン２００ｂ（図５参照）に接続されて、電源電位Ｖｇａが供給される。
そして、記憶サイリスタＭのゲート端子Ｇｍは、記憶サイリスタＭのそれぞれに対応して設けられた電源線抵抗Ｒｇｙを介して電源線７１に接続されている。
【００５４】
転送サイリスタＴ１、Ｔ２、Ｔ３、…のそれぞれのゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…を番号順に２個ずつペアとしたゲート端子Ｇｔ間に、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…がそれぞれ接続されている。すなわち、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…はそれぞれがゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…で順に挟まれるように直列接続されている。そして、結合ダイオードＤｘ１の向きは、ゲート端子Ｇｔ１からゲート端子Ｇｔ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤｘ２、Ｄｘ３、Ｄｘ４、…についても同様である。
【００５５】
そして、転送サイリスタ列の一端側の転送サイリスタＴ１のゲート端子Ｇｔ１は、スタートダイオードＤｘ０のカソード端子に接続されている。スタートダイオードＤｘ０のアノード端子は、第２転送信号線７３に接続されている。
【００５６】
本実施の形態では、奇数番号の記憶サイリスタＭのカソード端子と接続された第１書込信号線７４ａと、偶数番号の記憶サイリスタＭのカソード端子と接続された第２書込信号線７４ｂとを備えている。そして、許可抵抗ＲＥ１、ＲＥ２および書込抵抗ＲＷ１、ＲＷ２の値を選ぶことにより、φＥ端子およびφＷ端子に印加された電位により、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位を制御する。これにより、後述するように、奇数番号の発光サイリスタＬとそれに続く偶数番号の発光サイリスタＬとを並行して（同時に）点灯することを可能にしている。
【００５７】
図９は、第１の実施の形態における発光チップＣの平面レイアウト図および断面図である。ここでも、発光チップＣａ１を例として説明する。図９（ａ）は、発光チップＣａ１（Ｃ）の平面レイアウト図であって、発光サイリスタＬ１〜Ｌ４、記憶サイリスタＭ１〜Ｍ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。図９（ｂ）は、図９（ａ）に示したＩＸＢ−ＩＸＢ線での断面図である。よって、図９（ｂ）の断面図には、図中下より発光サイリスタＬ１、記憶サイリスタＭ１、電源線抵抗Ｒｇｙ１、接続ダイオードＤｙ１、転送サイリスタＴ１、結合ダイオードＤｘ１の断面が示されている。なお、図９（ａ）および（ｂ）の図中には、主要な素子や端子を名前により表記している。
なお、図９（ａ）では、各素子間を接続する配線を、電源線７１を除いて、実線で示している。また、図９（ｂ）では、各素子間を接続する配線の記載を省略している。
【００５８】
発光チップＣａ１（Ｃ）は、図９（ｂ）に示すように、例えばＧａＡｓやＧａＡｌＡｓなどの化合物半導体において、ｐ型の基板８０上に、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４が順に積層されたのち、周囲のｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３、ｎ型の第４半導体層８４を連続してエッチングすることで相互に分離された複数の島（アイランド）（第１アイランド１４１〜第１０アイランド１５０）を備えている。
【００５９】
図９（ａ）に示すように、第１アイランド１４１には、発光サイリスタＬ１および記憶サイリスタＭ１が設けられている。
第２アイランド１４２は、図９（ａ）に示すように、図中において、左右に延びた幹部と幹部から分かれた複数の枝部とから構成されている。そして、幹部に電源線７１が設けられ、枝部に電源線抵抗Ｒｇｘ、Ｒｇｙが設けられている。
第３アイランド１４３には、転送サイリスタＴ１、結合ダイオードＤｘ１、接続ダイオードＤｙ１が設けられている。第４アイランド１４４には、スタートダイオードＤｘ０が設けられている。第５アイランド１４５には電流制限抵抗Ｒ１、第６アイランド１４６には電流制限抵抗Ｒ２、第７アイランド１４７には許可抵抗ＲＥ２、第８アイランド１４８には許可抵抗ＲＥ１、第９アイランド１４９には書込抵抗ＲＷ１、第１０アイランド１５０には書込抵抗ＲＷ２が設けられている。
そして、発光チップＣａ１（Ｃ）には、第１アイランド１４１、第３アイランド１４３と同様なアイランドが、並列して形成されている。これらのアイランドには、発光サイリスタＬ２、Ｌ３、Ｌ４、…、記憶サイリスタＭ２、Ｍ３、Ｍ４、…、転送サイリスタＴ２、Ｔ３、Ｔ４、…等が、第１アイランド１４１および第３アイランド１４３と同様に設けられている。これらについては、説明を省略する。
そしてまた、基板８０の裏面にはＶｓｕｂ端子となる裏面電極８５が設けられている。
【００６０】
ここで、図９（ａ）および（ｂ）により、第１アイランド１４１〜第１０アイランド１５０について詳細に説明する。
第１アイランド１４１に設けられた発光サイリスタＬ１は、基板８０をアノード端子、ｎ型の第４半導体層８４の領域１１１上に形成されたｎ型オーミック電極１２１をカソード端子、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３１をゲート端子Ｇｌ１とする。そして、ｎ型オーミック電極１２１が形成された部分を除くｎ型の第４半導体層８４の領域１１１表面から光を放出する。
第１アイランド１４１に設けられた記憶サイリスタＭ１は、基板８０をアノード端子、ｎ型の第４半導体層８４の領域１１２に形成されたｎ型オーミック電極１２２をカソード端子、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上のｐ型オーミック電極１３１をゲート端子Ｇｍ１とする。ｐ型オーミック電極１３１は、ゲート端子Ｇｌ１とゲート端子Ｇｍ１とを兼ねている。
【００６１】
第２アイランド１４２に設けられた電源線７１は、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３２により形成されている。
同じく第２アイランド１４２に設けられた電源線抵抗Ｒｇｘ、Ｒｇｙは、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上に形成された２つのｐ型オーミック電極間に形成されている。そして、２つのｐ型オーミック電極間のｐ型の第３半導体層８３を抵抗として用いている。例えば、電源線抵抗Ｒｇｙ１は、ｐ型の第３半導体層８３上に設けられたｐ型オーミック電極１３２と１３３との間に形成されている。
【００６２】
第３アイランド１４３に設けられた転送サイリスタＴ１は、基板８０をアノード端子、ｎ型の第４半導体層８４の領域１１４上に形成されたｎ型オーミック電極１２４をカソード端子、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３４をゲート端子Ｇｔ１とする。
同じく第３アイランド１４３に設けられた接続ダイオードＤｙ１は、ｎ型の第４半導体層８４の領域１１３上に設けられたｎ型オーミック電極１２３をカソード端子、ｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３４をアノード端子として形成されている。接続ダイオードＤｙ１のアノード端子と転送サイリスタＴ１のゲート端子Ｇｔ１とはｐ型オーミック電極１３４で共通である。
さらに、同じく第３アイランド１４３に設けられた結合ダイオードＤｘ１は、ｎ型の第４半導体層８４の領域１１５上に設けられたｎ型オーミック電極１２５をカソード端子、ｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３４をアノード端子として形成されている。結合ダイオードＤｘ１のアノード端子と転送サイリスタＴ１のゲート端子Ｇｔ１とはｐ型オーミック電極１３４で共通である。
【００６３】
第４アイランド１４４に設けられたスタートダイオードＤｘ０は、ｎ型の第４半導体層８４上に設けられたｎ型オーミック電極（符号なし）をカソード端子、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型オーミック電極（符号なし）をアノード端子として形成されている。
第５アイランド１４５に設けられた電流制限抵抗Ｒ１、第６アイランド１４６に設けられた電流制限抵抗Ｒ２、第７アイランド１４７に設けられた許可抵抗ＲＥ２、第８アイランド１４８に設けられた許可抵抗ＲＥ１、第９アイランド１４９に設けられた書込抵抗ＲＷ１は、第１０アイランド１５０に設けられた書込抵抗ＲＷ２は、電源線抵抗Ｒｇｘ１、Ｒｇｙ１と同様に、ｐ型の第３半導体層８３上に形成された一組のｐ型オーミック電極（符号なし）間のｐ型の第３半導体層８３を抵抗としている。
【００６４】
図９（ａ）において、各素子間の接続関係を説明する。
第１アイランド１４１の発光サイリスタＬ１のゲート端子Ｇｌ１であるｐ型オーミック電極１３１は、第２アイランド１４２の電源線抵抗Ｒｇｙ１のｐ型オーミック電極１３３に接続され、さらに第３アイランド１４３の接続ダイオードＤｙ１のカソード端子であるｎ型オーミック電極１２３に接続されている。発光サイリスタＬ１のカソード端子であるｎ型オーミック電極１２１は点灯信号線７５に接続されている。点灯信号線７５はφＩ端子に接続されている。説明を省略するが、発光サイリスタＬ２、Ｌ３、Ｌ４、…についても同様である。
【００６５】
第１アイランド１４１の記憶サイリスタＭ１（奇数番号の記憶サイリスタＭ）のカソード端子であるｎ型オーミック電極１２２は、第１書込信号線７４ａに接続されている。そして、第１書込信号線７４ａは第９アイランド１４９に設けられた書込抵抗ＲＷ１を介してφＷ端子に接続されている。
第１書込信号線７４ａは、書込抵抗ＲＷ１と記憶サイリスタＭ１のカソード端子であるｎ型オーミック電極１２２との間において、第８アイランド１４８に設けられた許可抵抗ＲＥ１の一方の端子に接続されている。許可抵抗ＲＥ１の他方の端子はφＥ端子に接続されている。
【００６６】
一方、隣接して設けられた記憶サイリスタＭ２（偶数番号の記憶サイリスタＭ）のカソード端子であるｎ型オーミック電極（符号なし）は、第２書込信号線７４ｂに接続されている。そして、第２書込信号線７４ｂは第１０アイランド１５０に設けられた書込抵抗ＲＷ２を介してφＷ端子に接続されている。
第２書込信号線７４ｂは、書込抵抗ＲＷ２と記憶サイリスタＭ２のカソード端子であるｎ型オーミック電極（符号なし）との間において、第７アイランド１４７に設けられた許可抵抗ＲＥ２の一方の端子に接続されている。許可抵抗ＲＥ２の他方の端子はφＥ端子に接続されている。
【００６７】
第２アイランド１４２に設けられた電源線７１であるｐ型オーミック電極１３２は、電源端子Ｖｇａに接続されている。
そして、第２アイランド１４２に設けられた電源線抵抗Ｒｇｘ１のｐ型オーミック電極（符号なし）は、第３アイランド１４３に設けられた転送サイリスタＴ１のゲート端子Ｇｔ１であるｐ型オーミック電極１３４に接続されている。
【００６８】
第３アイランド１４３に設けられた転送サイリスタＴ１のカソード端子であるｎ型オーミック電極１２４は、第１転送信号線７２に接続されている。第１転送信号線７２は、第５アイランド１４５に設けられた電流制限抵抗Ｒ１を介してφ１端子に接続されている。
そして、第３アイランド１４３に設けられた結合ダイオードＤｘ１のカソード端子であるｎ型オーミック電極１２５は、隣接して設けられている転送サイリスタＴ２のゲート端子Ｇｔ２であるｐ型オーミック電極（符号なし）に接続されている。
一方、第３アイランド１４３に設けられた転送サイリスタＴ１のゲート端子Ｇｔ１であるｐ型オーミック電極１３４は、第４アイランド１４４に設けられたスタートダイオードＤｘ０のカソード端子であるｎ型の第４半導体層８４上に形成されたｎ型オーミック電極（符号なし）に接続されている。
【００６９】
第４アイランド１４４に設けられたスタートダイオードＤｘ０のアノード端子であるｐ型の第３半導体層８３上に形成されたｐ型オーミック電極（符号なし）は、偶数番号の転送サイリスタＴのカソード端子であるｎ型の第４半導体層８４上に形成されたｎ型オーミック電極（符号なし）と接続されるとともに、第６アイランド１４６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。
ここでは説明を省略するが、他の発光サイリスタＬ、転送サイリスタＴ、記憶サイリスタＭ、結合ダイオードＤｘ、接続ダイオードＤｙについても同様である。
このようにして、図８に示した発光チップＣａ１（Ｃ）の回路構成が形成される。
【００７０】
次に、発光装置６５の動作について説明する。
発光装置６５は発光チップ群＃ａ（発光チップＣａ１〜Ｃａ５）、発光チップ群＃ｂ（発光チップＣｂ１〜Ｃｂ５）、発光チップ群＃ｃ（発光チップＣｃ１〜Ｃｃ５）、発光チップ群＃ｄ（発光チップＣｄ１〜Ｃｄ５）を備えている（図３、５、６、７参照）。
そして、これらの発光チップＣは、発光チップ組＃１（発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１）、発光チップ組＃２（発光チップＣａ２、Ｃｂ２、Ｃｃ２、Ｃｄ２）、発光チップ組＃３（発光チップＣａ３、Ｃｂ３、Ｃｃ３、Ｃｄ３）、発光チップ組＃４（発光チップＣａ４、Ｃｂ４、Ｃｃ４、Ｃｄ４）、発光チップ組＃５（発光チップＣａ５、Ｃｂ５、Ｃｃ５、Ｃｄ５）に分けられている。
【００７１】
図５および６に示したように、回路基板６２上のすべての発光チップＣには、基準電位Ｖｓｕｂと電源電位Ｖｇａが共通に供給される。
そして、発光チップ群毎に、一組の転送信号φ１、φ２、許可信号φＥが共通に送信される。発光チップ組毎に、書込信号φＷが共通に送信される。
【００７２】
図１０は、第１の実施の形態における発光装置６５の動作を説明するためのタイミングチャートである。
図１０では、発光チップ群（＃ａ、＃ｂ、＃ｃ、＃ｄ）のそれぞれに送信される一組の転送信号φ１、φ２、許可信号φＥを示している。発光チップ組＃１に送信される書込信号φＷ１も示している。さらに、発光チップ組＃１に属する発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１にそれぞれ送信される点灯信号φＩａ１、φＩｂ１、φＩｃ１、φＩｄ１を示している。そして、これらの信号によって、発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１のそれぞれにおいて点灯する発光サイリスタＬを示している。
すなわち、図１０は、発光チップ組＃１に属する発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１の動作を説明するタイミングチャートである。
【００７３】
なお、発光チップ組＃１〜＃５はそれぞれ転送信号φ１、φ２、許可信号φＥが共通であるので、他の発光チップ組＃２〜＃５についても、発光チップ組＃１と同様に動作する。よって、他の発光チップ組＃２〜＃５については、説明を省略する。
【００７４】
本実施の形態では、奇数番号の発光サイリスタＬとそれに続く偶数番号の発光サイリスタＬとの最大２個の発光サイリスタＬを並行して点灯することを可能にしている。すなわち、２つの発光サイリスタＬを共に点灯、一方のみを点灯、共に消灯としうるようになっている。図１０のタイミングチャートでは、すべての発光サイリスタＬを点灯（発光）させるとした。
なお、以下では、発光サイリスタＬの点灯または非点灯とする制御を点灯制御と表記する。
【００７５】
図１０のタイミングチャートにおいて、時刻ａから時刻ｗへとアルファベット順に時刻が経過するとする。発光チップ組＃１の発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１のそれぞれの発光サイリスタＬ１およびＬ２が、時刻ｂから時刻ｖの期間Ｔ（１）において点灯制御される。そして、発光チップ組＃１の発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１のそれぞれの発光サイリスタＬ３およびＬ４が、時刻ｖから時刻ｗの期間Ｔ（２）において点灯制御される。なお、図１０に示すように、発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１の発光サイリスタＬ１、Ｌ２が点灯（発光）している期間（点灯期間）は、期間Ｔ（１）から次の期間Ｔ（２）にかけてである。他の発光サイリスタＬについても同様である。
これに引き続き、番号が５以上の発光サイリスタＬが点灯制御される。
【００７６】
本実施の形態では、期間Ｔ（１）、Ｔ（２）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと表記する。
なお、以下に説明する信号の相互の関係が維持されるようにすれば、期間Ｔの長さを可変としてもよい。
【００７７】
期間Ｔ（１）、Ｔ（２）、…における第１転送信号φ１（φ１ａ、φ１ｂ、φ１ｃ、φ１ｄ）、第２転送信号φ２（φ２ａ、φ２ｂ、φ２ｃ、φ２ｄ）、許可信号φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）は、画像データによって変化する書込信号φＷ１を除いて、同じ波形の繰り返しである。
したがって、以下では、時刻ｂから時刻ｖまでの期間Ｔ（１）のみを説明する。なお、時刻ａから時刻ｂまでの期間は、発光チップＣが動作を開始する期間である。この期間の信号については、動作の説明において説明する。
【００７８】
第１転送信号φ１（φ１ａ、φ１ｂ、φ１ｃ、φ１ｄ）、第２転送信号φ２（φ２ａ、φ２ｂ、φ２ｃ、φ２ｄ）および許可信号φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）について説明する。
第１転送信号φ１ａは、時刻ｂでローレベルの電位（以下、「Ｌ」と記す。）であって、時刻ｆで「Ｌ」からハイレベルの電位（以下、「Ｈ」と記す。）に移行し、時刻ｉで「Ｈ」から「Ｌ」に移行し、時刻ｕにおいて「Ｌ」を維持している。
第２転送信号φ２ａは、時刻ｂで「Ｈ」であって、時刻ｅで「Ｈ」から「Ｌ」に移行し、時刻ｊで「Ｌ」から「Ｈ」に移行し、時刻ｖにおいて「Ｈ」を維持している。
許可信号φＥａは、時刻ｂで「Ｈ」から「Ｌ」に移行し、時刻ｉで「Ｌ」から「Ｈ」に移行し、時刻ｕにおいて「Ｈ」を維持している。
【００７９】
次に、第１転送信号φ１ｂは、時刻ｂで「Ｈ」であって、時刻ｊで「Ｈ」から「Ｌ」に移行し、時刻ｎで「Ｌ」から「Ｈ」に移行し、時刻ｑで「Ｈ」から「Ｌ」に移行し、時刻ｖにおいて「Ｌ」を維持している。
第２転送信号φ２ｂは、時刻ｂで「Ｈ」であって、時刻ｍで「Ｈ」から「Ｌ」に移行し、時刻ｒで「Ｌ」から「Ｈ」に移行し、時刻ｖにおいて「Ｈ」を維持している。
許可信号φＥｂは、時刻ｂで「Ｈ」であって、時刻ｊで「Ｈ」から「Ｌ」に移行し、時刻ｑで「Ｌ」から「Ｈ」に移行し、時刻ｖにおいて「Ｈ」を維持している。
ここで、発光チップ群＃ａに送信される一組の信号である第１転送信号φ１ａ、第２転送信号φ２ａ、許可信号φＥａと、発光チップ群＃ｂに送信される一組の信号である第１転送信号φ１ｂ、第２転送信号φ２ｂ、許可信号φＥｂとを比較すると、時刻ｊから時刻ｒまでの期間の第１転送信号φ１ｂ、第２転送信号φ２ｂ、許可信号φＥｂのそれぞれの波形は、時刻ｂから時刻ｊまでの期間の、第１転送信号φ１ａ、第２転送信号φ２ａ、許可信号φＥａのそれぞれの波形と同じである。
【００８０】
すなわち、発光チップ群＃ｂに送信される一組の信号である第１転送信号φ１ｂ、第２転送信号φ２ｂ、許可信号φＥｂは、発光チップ群＃ａに送信される一組の信号である第１転送信号φ１ａ、第２転送信号φ２ａ、許可信号φＥａを時刻ｂから時刻ｊまでに相当する期間を時間軸上で後にずらしたものであって、時刻ｂを時刻ｊにずらしたものに相当する。
同様に、発光チップ群＃ｃに送信される一組の信号である第１転送信号φ１ｃ、第２転送信号φ２ｃ、許可信号φＥｃは、発光チップ群＃ａに送信される一組の信号である第１転送信号φ１ａ、第２転送信号φ２ａ、許可信号φＥａの時刻ｂを時刻ｒにずらしたものに相当する。
さらに同様に、発光チップ群＃ｄに送信される一組の信号である第１転送信号φ１ｄ、第２転送信号φ２ｄ、許可信号φＥｄは、発光チップ群＃ａに送信される一組の信号である第１転送信号φ１ａ、第２転送信号φ２ａ、許可信号φＥａの時刻ｂを時刻ｓにずらしたものに相当する。
ここで、時刻ｂから時刻ｊを発光チップ群＃ａに信号を供給する期間Ｔａ（１）、時刻ｊから時刻ｒを発光チップ群＃ｂに信号を供給する期間Ｔｂ（１）、時刻ｒから時刻ｓを発光チップ群＃ｃに信号を供給する期間Ｔｃ（１）、時刻ｓから時刻ｔを発光チップ群＃ｄに信号を供給する期間Ｔｄ（１）と表記する。
【００８１】
また、第１転送信号φ１ａと第２転送信号φ２ａとは、時刻ａから時刻ｂの期間を除いて、ともに「Ｈ」になる期間を有さない。すなわち、一方が「Ｈ」で他方が「Ｌ」の期間と、共に「Ｌ」の期間とを繰り返している。
そして、許可信号φＥａは、第１転送信号φ１ａと第２転送信号φ２ａとの少なくとも一方が「Ｌ」の期間に「Ｌ」となっている。
【００８２】
次に、書込信号φＷ１について説明する。
書込信号φＷ１は、時刻ｂにおいて「Ｈ」であって、時刻ｃで「Ｈ」から「Ｌ」に、時刻ｄで「Ｌ」から「Ｈ」に、時刻ｇで「Ｈ」から「Ｌ」に、時刻ｈで「Ｌ」から「Ｈ」に移行し、期間Ｔａ（１）の終了時刻ｊで「Ｈ」を維持する。後に詳述するが、時刻ｃから時刻ｄまでの「Ｌ」の期間は、発光サイリスタＬ１を点灯させることを指示する信号であり、時刻ｇから時刻ｈまでの「Ｌ」の期間は、発光サイリスタＬ２を点灯させることを指示する信号である。
以下、期間Ｔａ（１）のおける書込信号φＷ１の波形が、期間Ｔｂ（１）、期間Ｔｃ（１）、期間Ｔｄ（１）において繰り返されている。よって、これらの期間については詳細な説明を省略する。そして、書込信号φＷ１は、期間Ｔ（１）の終了時刻ｖにおいて、「Ｈ」を維持する。
【００８３】
次に、点灯信号φＩ（φＩａ、φＩｂ、φＩｃ、φＩｄ）について説明する。点灯信号φＩは、後述するように発光サイリスタＬに点灯（発光）のための電流を供給する信号である。
点灯信号φＩａ１は、時刻ｂにおいて「Ｈ」であって、時刻ｈで「Ｈ」から点灯レベルの電位（以下、「Ｌｅ」と記す。）（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）に移行し、時刻ｕで「Ｌｅ」から「Ｈ」に移行し、時刻ｖで「Ｈ」を維持する。
そして、点灯信号φＩｂ１、φＩｃ１、φＩｄ１は、第１転送信号φ１、第２転送信号φ２、許可信号φＥと同様に、点灯信号φＩａ１を時間軸上で後にずらしたものである。よって、点灯信号φＩｂ１、φＩｃ１、φＩｄ１については、詳細な説明を省略する。他の、点灯信号φＩａ２〜φＩａ５、点灯信号φＩｂ２〜φＩｂ５、点灯信号φＩｃ２〜φＩｃ５、点灯信号φＩｄ２〜φＩｄ５の関係についても同様であるので、説明を省略する。
なお、「Ｌｅ」の電位の範囲（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）については、後述する。
【００８４】
後述するように、許可信号φＥが「Ｌ」の期間において、書込信号φＷが「Ｌ」になることにより、点灯または非点灯の制御対象である（点灯制御する）発光サイリスタＬを点灯（発光）可能な状態（しきい電圧が高い状態）に制御する。よって、例えば、許可信号φＥａが「Ｌ」である時刻ｂから時刻ｉにおいて、書込信号φＷ１が時刻ｃから時刻ｄまでの期間で「Ｌ」になり、発光チップＣａ１の発光サイリスタＬ１を点灯（発光）可能な状態にし、時刻ｇから時刻ｈまでの期間で「Ｌ」になり、発光サイリスタＬ２を点灯（発光）可能な状態にしている。同様に、許可信号φＥｂが「Ｌ」である時刻ｊから時刻ｑにおいて、書込信号φＷ１が時刻ｋから時刻ｌまでの期間で「Ｌ」になり、発光チップＣｂ１の発光サイリスタＬ１を点灯（発光）可能な状態にし、時刻ｏから時刻ｐまでの期間で「Ｌ」になり、発光サイリスタＬ２を点灯（発光）可能な状態にしている。このように、許可信号φＥが「Ｌ」の期間に、書込信号φＷ１が２つの「Ｌ」の期間を有するのは、２つの発光サイリスタＬを並行して点灯可能にするためである。
【００８５】
発光チップＣの動作を説明する前に、サイリスタ（転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬ）の基本的な動作を説明する。サイリスタは、アノード端子、カソード端子、ゲート端子の３端子を有する半導体素子である。
以下では、例として、図８、図９に示した、サイリスタのアノード端子であるＶｓｕｂ端子に供給される基準電位Ｖｓｕｂを０Ｖ（「Ｈ」）、Ｖｇａ端子に供給される電源電位Ｖｇａを−３．３Ｖ（「Ｌ」）とする。そして、サイリスタは、図９に示したように、ＧａＡｓ、ＧａＡｌＡｓ等によるｐ型半導体層、ｎ型半導体層を積層して構成されているとし、ｐｎ接合の拡散電位（順方向電位）Ｖｄを１．４Ｖとして、以下では数値で説明する。
【００８６】
アノード端子とカソード端子との間に電流が流れていないオフ状態のサイリスタは、しきい電圧Ｖより低い電位（負側に大きい電位）がカソード端子に印加されるとオン状態に移行（ターンオン）する。サイリスタがターンオンすると、アノード端子とカソード端子との間に電流が流れた状態（オン状態）になる。ここで、サイリスタのしきい電圧は、ゲート端子の電位から拡散電位Ｖｄを引いた値である。よって、サイリスタのゲート端子の電位が−１．４Ｖになると、しきい電圧は−２．８Ｖとなる。すなわち、−２．８Ｖより低い電圧がカソード端子に印加されると、サイリスタがターンオンする。
そして、オン状態のサイリスタのゲート端子は、サイリスタのアノード端子の電位に近い電位になる。ここでは、アノード端子を０Ｖ（「Ｈ」）に設定しているので、ゲート端子の電位は０Ｖ（「Ｈ」）となるとして説明する。また、オン状態のサイリスタのカソード端子はｐｎ接合の拡散電位Ｖｄになる。ここでは、カソード端子の電位は−１．４Ｖとなる。
【００８７】
サイリスタは、ターンオンすると、カソード端子の電位が、オン状態を維持するために必要な電位より高い電位になるまで、オン状態を維持する。オン状態のサイリスタのカソード端子の電位は−１．４Ｖであるので、サイリスタは、カソード端子に−１．４Ｖより高い電位が印加されると、オフ状態に移行（ターンオフ）する。例えば、カソード端子が「Ｈ」（０Ｖ）になれば、カソード端子がアノード端子と同電位になるので、サイリスタはターンオフする。
一方、サイリスタは、カソード端子に−１．４Ｖより低い電位（維持電圧）が継続的に印加され、サイリスタのオン状態を維持しうる電流が供給されると、オン状態を維持する。
以上のことから、サイリスタは、オン状態になると電流が流れた状態を維持し、ゲート端子の電位によってはオフ状態に移行しない。すなわち、サイリスタはオン状態を維持（記憶、保持）する機能を有している。
そして、サイリスタのオン状態を維持するためにカソード端子に印加し続ける電位は、サイリスタをターンオンさせるためにカソード端子に印加する電位に比べ高くてよい。
なお、発光サイリスタＬは、ターンオンすると点灯（発光）し、ターンオフすると消灯（非点灯）する。オン状態の発光サイリスタＬの発光出力（発光量）は、カソード端子とアノード端子間に流す電流によって決められる。
【００８８】
次に、許可抵抗ＲＥ１、ＲＥ２と、書込抵抗ＲＷ１、ＲＷ２について説明する。
第１書込信号線７４ａおよび第２書込信号線７４ｂは、許可抵抗ＲＥ１、ＲＥ２と書込抵抗ＲＷ１、ＲＷ２との作る抵抗ネットワークを介して、φＥ端子とφＷ端子とに接続されている。よって、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は、φＥ端子およびφＷ端子の電位と、許可抵抗ＲＥ１、ＲＥ２および書込抵抗ＲＷ１、ＲＷ２の値とで決まる。
本実施の形態において、例えばＲＥ１＝ＲＥ２＝１ｋΩ、ＲＷ１＝ＲＷ２＝２ｋΩとする。
表１は、いずれの記憶サイリスタＭもオン状態にない場合において、φＥ端子（許可信号φＥ）（φＥと表記）とφＷ端子（書込信号φＷ１）（φＷと表記）の電位により設定される第１書込信号線７４ａおよび第２書込信号線７４ｂの電位を示している。
すなわち、φＥ端子とφＷ端子とが共に０Ｖ（「Ｈ」）であれば、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は０Ｖ（「Ｈ」）となり、φＥ端子とφＷ端子とが共に−３．３Ｖ（「Ｌ」）であれば、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は−３．３Ｖ（Ｌ）となる。一方、φＥ端子およびφＷ端子の一方が、０Ｖ（「Ｈ」）で他方が−３．３Ｖ（「Ｌ」）であれば、許可抵抗ＲＥ１（ＲＥ２）と書込抵抗ＲＷ１（ＲＷ２）とで分割された電位である−２．２Ｖまたは−１．１Ｖになる。
なお、奇数番号の記憶サイリスタＭがオン状態にあると、第１書込信号線７４ａの電位は−１．４Ｖになる。しかし、偶数番号の記憶サイリスタＭがオフ状態にあれば、第２書込信号線７４ｂの電位は、オン状態にある奇数番号の記憶サイリスタＭの影響を受けず、表１に示した電位となる。
【００８９】
【表１】
【００９０】
では、図５、６および図８を参照しつつ、図１０に示したタイミングチャートにしたがって、発光装置６５の動作を説明する。
（１）時刻ａ
発光装置６５に基準電位Ｖｓｕｂおよび電源電位Ｖｇａの供給を開始した時刻ａでの状態（初期状態）について説明する。
＜発光装置６５＞
図１０に示したタイミングチャートの時刻ａにおいて、電源ライン２００ａは「Ｈ」（０Ｖ）の基準電位Ｖｓｕｂに設定され、電源ライン２００ｂは「Ｌ」（−３．３Ｖ）の電源電位Ｖｇａに設定される（図５および図６参照）。よって、すべての発光チップＣのそれぞれのＶｓｕｂ端子は「Ｈ」に設定され、それぞれのＶｇａ端子は「Ｌ」に設定される（図８参照）。
【００９１】
そして、信号発生回路１００の転送信号発生部１０１ａ、１０１ｂ、１０１ｃ、１０１ｄは第１転送信号φ１ａ、第２転送信号φ２ａ、第１転送信号φ１ｂ、第２転送信号φ２ｂ、第１転送信号φ１ｃ、第２転送信号φ２ｃ、第１転送信号φ１ｄ、第２転送信号φ２ｄをそれぞれ「Ｈ」に設定する。
すると、第１転送信号ライン２０１ａ、２０１ｂ、２０１ｃ、２０１ｄおよび第２転送信号ライン２０２ａ、２０２ｂ、２０２ｃ、２０２ｄが「Ｈ」になる（図５および図６参照）。これにより、発光チップＣのそれぞれのφ１端子およびφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ１端子に接続されている第２転送信号線７３も「Ｈ」になる（図８参照）。
【００９２】
さらに、信号発生回路１００の点灯信号発生部１０４は点灯信号φＩ（φＩａ１〜φＩａ５、φＩｂ１〜φＩｂ５、φＩｃ１〜φＩｃ５、φＩｄ１〜φＩｄ５）を「Ｈ」に設定する。すると、点灯信号ライン２０４＿１ａ〜２０４＿５ａ、２０４＿１ｂ〜２０４＿５ｂ、２０４＿１ｃ〜２０４＿５ｃ、２０４＿１ｄ〜２０４＿５ｄが「Ｈ」になる（図５および６参照）。これにより、発光チップＣのφＩ端子が「Ｈ」になる。φＩ端子に接続されている点灯信号線７５も「Ｈ」になる（図８参照）。
【００９３】
さらにまた、信号発生回路１００の許可信号発生部１０２ａ、１０２ｂ、１０２ｃ、１０２ｄは許可信号φＥａ、φＥｂ、φＥｃ、φＥｄをそれぞれ「Ｈ」に設定する。すると、許可信号ライン２０３ａ、２０３ｂ、２０３ｃ、２０３ｄが「Ｈ」になる（図５および６参照）。これにより、発光チップＣのφＥ端子が「Ｈ」になる（図８参照）。
そして、信号発生回路１００の書込信号発生部１０３は書込信号φＷ１〜φＷ５を「Ｈ」に設定する。すると、書込信号ライン２０５＿１〜２０５＿５が「Ｈ」になる（図５および６参照）。これにより、発光チップＣのφＷ端子が「Ｈ」になる（図８参照）。
【００９４】
発光チップＣのφＷ端子は、書込抵抗ＲＷ１を介して、第１書込信号線７４ａに接続され、書込抵抗ＲＷ２を介して、第２書込信号線７４ｂに接続されている。発光チップＣのφＥ端子は、許可抵抗ＲＥ１を介して、第１書込信号線７４ａに接続され、許可抵抗ＲＥ２を介して、第２書込信号線７４ｂに接続されている。表１で示したように、発光チップＣのφＷ端子およびφＥ端子はともに「Ｈ」（−３．３Ｖ）に設定されているので、第１書込信号線７４ａおよび第２書込信号線７４ｂも「Ｈ」（−３．３Ｖ）になる（図８参照）。
【００９５】
次に、図８を参照しつつ、図１０に示したタイミングチャートにしたがって、発光チップＣの動作を、発光チップ組＃１に属する発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１について説明する。なお、説明は発光チップＣａ１を中心に行う。
図１０および以下における説明においては、各端子の電位はステップ状に変化するとするが、実際には各端子の電位は徐々に変化する。よって、各端子の電位が変化の途上であっても、下記に示す条件が満たされれば、サイリスタは、ターンオンおよびターンオフなどの状態の変化を生じる。
【００９６】
＜発光チップＣａ１＞
転送サイリスタＴ、記憶サイリスタＭおよび発光サイリスタＬのアノード端子はＶｓｕｂ端子に接続されているので、「Ｈ」に設定される。
一方、奇数番号の転送サイリスタＴ１、Ｔ３、…のそれぞれのカソード端子は、第１転送信号線７２に接続され、「Ｈ」に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、…のそれぞれのカソード端子は、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴのアノード端子およびカソード端子はともに「Ｈ」となり、転送サイリスタＴはオフ状態にある。
【００９７】
同様に、奇数番号の記憶サイリスタＭ１、Ｍ３、…のカソード端子は、第１書込信号線７４ａに接続され、「Ｈ」に設定されている。偶数番号の記憶サイリスタＭ２、Ｍ４、…のカソード端子は、第２書込信号線７４ｂに接続され、「Ｈ」に設定されている。よって、記憶サイリスタＭのアノード端子およびカソード端子はともに「Ｈ」となり、記憶サイリスタＭはオフ状態にある。
さらに、発光サイリスタＬのカソード端子は、点灯信号線７５に接続され、「Ｈ」に設定されている。よって、発光サイリスタＬのアノード端子およびカソード端子はともに「Ｈ」となり、発光サイリスタＬはオフ状態にある。
【００９８】
転送サイリスタＴのゲート端子Ｇｔは、電源線抵抗Ｒｇｘを介して電源線７１に接続されている。電源線７１は「Ｌ」（−３．３Ｖ）の電源電位Ｖｇａに設定されている。よって、後述するゲート端子Ｇｔ１およびＧｔ２を除いて、ゲート端子Ｇｔの電位は「Ｌ」になっている。
そして、記憶サイリスタＭのゲート端子Ｇｍは、電源線抵抗Ｒｇｙを介して電源線７１に接続されている。よって、後述するゲート端子Ｇｍ１を除いて、ゲート端子Ｇｍの電位は「Ｌ」になっている。
さらに、発光サイリスタＬのゲート端子Ｇｌは、ゲート端子Ｇｍと接続されているので、ゲート端子Ｇｌ１を除いて、ゲート端子Ｇｌの電位は「Ｌ」になっている。
以上のことから、後述する転送サイリスタＴ１、Ｔ２、記憶サイリスタＭ１、発光サイリスタＬ１を除いて、転送サイリスタＴ、記憶サイリスタＭおよび発光サイリスタＬのしきい電圧はそれぞれのゲート端子Ｇｔ、Ｇｍ、Ｇｌの電位（−３．３Ｖ）からｐｎ接合の拡散電位Ｖｄ（１．４Ｖ）を引いた値（−４．７Ｖ）となっている。
【００９９】
図８中、転送サイリスタ列の一端のゲート端子Ｇｔ１は、前述したように、スタートダイオードＤｘ０のカソード端子に接続されている。そして、スタートダイオードＤｘ０のアノード端子は、「Ｈ」（０Ｖ）に設定された第２転送信号線７３に接続されている。一方、スタートダイオードＤｘ０のカソード端子（ゲート端子Ｇｔ１と同じ。）は、電源線抵抗Ｒｇｘ１を介して、「Ｌ」（−３．３Ｖ）の電源線７１に接続されている。よって、スタートダイオードＤｘ０は、順方向に電圧が印加（順バイアス）されている。これにより、スタートダイオードＤｘ０のカソード端子（ゲート端子Ｇｔ１）は、スタートダイオードＤｘ０のアノード端子の「Ｈ」（０Ｖ）からスタートダイオードＤｘ０の拡散電位Ｖｄ（１．４Ｖ）を引いた値（−１．４Ｖ）になる。よって、転送サイリスタＴ１のしきい電圧は、ゲート端子Ｇｔ１の電位（−１．４Ｖ）から拡散電位Ｖｄ（１．４Ｖ）を引いた−２．８Ｖとなる。
【０１００】
そして、転送サイリスタＴ１に隣接する転送サイリスタＴ２のゲート端子Ｇｔ２は、ゲート端子Ｇｔ１に結合ダイオードＤｘ１を介して接続されている。よって、転送サイリスタＴ２のゲート端子Ｇｔ２の電位は、ゲート端子Ｇｔ１の電位（−１．４Ｖ）から結合ダイオードＤｘ１の拡散電位Ｖｄ（１．４Ｖ）を引いた−２．８Ｖになる。よって、転送サイリスタＴ２のしきい電圧は−４．２Ｖになる。
なお、番号が３以上の転送サイリスタＴのしきい電圧は、前述したように−４．７Ｖである。
【０１０１】
一方、記憶サイリスタＭ１のゲート端子Ｇｍ１はゲート端子Ｇｔ１に接続ダイオードＤｙ１を介して接続されているため、記憶サイリスタＭ１のゲート端子Ｇｍ１の電位は、ゲート端子Ｇｔ１の電位（−１．４Ｖ）から接続ダイオードＤｙ１の拡散電位Ｖｄ（１．４Ｖ）を引いた−２．８Ｖになる。よって、記憶サイリスタＭ１のしきい電圧は−４．２Ｖになる。
なお、番号が２以上の記憶サイリスタＭのしきい電圧は、前述したように−４．７Ｖである。
また、発光サイリスタＬのしきい電圧は、前述したように−４．７Ｖである。
【０１０２】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
発光チップＣｂ１、Ｃｃ１、Ｃｄ１においても、初期状態は発光チップＣａ１と同じである。よって、詳細な説明は省略する。
【０１０３】
（２）時刻ｂ
図１０に示す時刻ｂにおいて、発光チップ群＃ａに送信される第１転送信号φ１ａおよび許可信号φＥａが、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。これにより発光装置６５は動作状態に入る。
＜発光チップＣａ１＞
第１転送信号φ１ａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、しきい電圧が−２．８Ｖである転送サイリスタＴ１がターンオンする。しかし、転送サイリスタＴ３以降の番号の大きい奇数番目の転送サイリスタＴは、しきい電圧が−４．７Ｖであるので、オン状態に移行できない。一方、しきい電圧が−４．２Ｖである転送サイリスタＴ２は、第２転送信号φ２ａが「Ｈ」（０Ｖ）であるので、ターンオンできない。
【０１０４】
転送サイリスタＴ１がターンオンすると、ゲート端子Ｇｔ１の電位は、アノード端子の「Ｈ」（０Ｖ）になる。そして、転送サイリスタＴ１のカソード端子（図８の第１転送信号線７２）の電位は、転送サイリスタＴ１のアノード端子の「Ｈ」（０Ｖ）からｐｎ接合の拡散電位Ｖｄ（１．４Ｖ）を引いた−１．４Ｖになる。
結合ダイオードＤｘ１はアノード端子（ゲート端子Ｇｔ１）が「Ｈ」（０Ｖ）になると、カソード端子（ゲート端子Ｇｔ２）が−２．８Ｖであったので、順バイアスとなる。よって、結合ダイオードＤｘ１のカソード端子（ゲート端子Ｇｔ２）の電位は、そのアノード端子（ゲート端子Ｇｔ１）の「Ｈ」（０Ｖ）から拡散電位Ｖｄ（１．４Ｖ）を引いた−１．４Ｖになる。これにより、転送サイリスタＴ２のしきい電圧は−２．８Ｖになる。
そして、−１．４Ｖのゲート端子Ｇｔ２に結合ダイオードＤｘ２を介して接続されたゲート端子Ｇｔ３の電位は−２．８Ｖになる。これにより、転送サイリスタＴ３のしきい電圧は−４．２Ｖになる。番号が４以上の転送サイリスタＴは、ゲート端子Ｇｔの電位が「Ｌ」の電源電位Ｖｇａであるので、しきい電圧は−４．７Ｖが維持される。
【０１０５】
一方、転送サイリスタＴ１がターンオンして、接続ダイオードＤｙ１のアノード端子（ゲート端子Ｇｔ１）の電位が「Ｈ」（０Ｖ）となと、順バイアスであった接続ダイオードＤｙ１のカソード端子（ゲート端子Ｇｍ１）の電位は−１．４Ｖになる。これにより、記憶サイリスタＭ１および発光サイリスタＬ１のしきい電圧は−２．８Ｖになる。
なお、記憶サイリスタＭ２のゲート端子Ｇｍ２の電位は−２．８Ｖになり、記憶サイリスタＭ２および発光サイリスタＬ２のしきい電圧は−４．２Ｖになる。番号が３以上の記憶サイリスタＭは、−４．７Ｖのしきい電圧が維持される。
しかし、第１書込信号線７４ａおよび第２書込信号線７４ｂは「Ｈ」であるので、いずれの記憶サイリスタＭもターンオンせず、点灯信号線７５は「Ｈ」であるので、いずれの発光サイリスタＬもターンオンしない。
【０１０６】
一方、時刻ｂにおいては、許可信号φＥａも「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。このとき、書込信号φＷ１は「Ｈ」（０Ｖ）に維持されている。よって、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は、表１から、−２．２Ｖになる。しかし、記憶サイリスタＭのしきい電圧は、記憶サイリスタＭ１が−２．８Ｖ、記憶サイリスタＭ２が−４．２Ｖ、番号が３以上の記憶サイリスタＭが−４．７Ｖであるので、いずれの記憶サイリスタＭもターンオンしない。
【０１０７】
すなわち、時刻ｂにおいて、ターンオンするのは転送サイリスタＴ１のみである。そして、時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどの変化が生じた後に定常状態になったときをいう。以下同様である。）において、転送サイリスタＴ１がオン状態にある。他の転送サイリスタＴおよびすべての記憶サイリスタＭ、発光サイリスタＬはオフ状態にある。
以下では、オン状態にあるサイリスタ（転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬ）のみを説明し、オフ状態にあるサイリスタ（転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬ）の説明を省略する。
なお、時刻ｂと時刻ｃとの間であれば、第１転送信号φ１ａと許可信号φＥａとのいずれを先に「Ｈ」から「Ｌ」にしてもかまわない。
そして、時刻ｂにおいて、許可信号φＥａの「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行は、点灯させる発光サイリスタＬ（発光素子）の選択を許可する許可信号φＥａを送信するステップである。
【０１０８】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
発光チップＣｂ１が属する発光チップ群＃ｂ、発光チップＣｃ１が属する発光チップ群＃ｃ、発光チップＣｄ１が属する発光チップ群＃ｄに送信される信号は変化しないので、発光チップＣｂ１、Ｃｃ１、Ｃｄ１は初期状態が維持されている。
【０１０９】
以上説明したように、サイリスタ（転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬ）のゲート端子（ゲート端子Ｇｔ、Ｇｍ、Ｇｌ）はダイオード（結合ダイオードＤｘ、接続ダイオードＤｙ）によって相互に接続されている。よって、ゲート端子の電位が変化すると、電位が変化したゲート端子に、順バイアスのダイオードを介して接続されたゲート端子の電位が変化する。そして、変化したゲート端子を有するサイリスタのしきい電圧が変化する。
【０１１０】
さらに具体的に説明する。電位が「Ｈ」（０Ｖ）になったゲート端子と、順バイアスのダイオード１個で接続されたゲート端子の電位は−１．４Ｖになり、そのゲート端子を有するサイリスタのしきい電圧は−２．８Ｖになる。このように、しきい電圧が「Ｌ」（−３．３Ｖ）より高く（絶対値が小さく）なると、サイリスタがターンオンできる状態になる。
一方、電位が「Ｈ」（０Ｖ）になったゲート端子と、順バイアスのダイオード２個で接続されたゲート端子の電位は−２．８Ｖになり、そのゲート端子を有するサイリスタのしきい電圧は−４．２Ｖになる。よって、しきい電圧が「Ｌ」（−３．３Ｖ）より低いため、サイリスタはターンオンできず、オフ状態を維持することになる。すなわち、電位が「Ｈ」（０Ｖ）になったゲート端子と、順バイアスのダイオード１個で接続されたサイリスタのみが「Ｌ」（−３．３Ｖ）によりターンオンする。
以下では、「Ｌ」（−３．３Ｖ）またはそれより高い電位でターンオンできる状態になったサイリスタ（転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬ）を中心に説明し、他の変化については説明を省略する。
【０１１１】
（３）時刻ｃ
時刻ｃにおいて、発光チップ組＃１に送信される書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
すでに時刻ｂにおいて、許可信号φＥａが「Ｈ」から「Ｌ」に移行している。よって、表１から、第１書込信号線７４ａおよび第２書込信号線７４ｂはともに、「Ｌ」（−３．３Ｖ）になる。すると、第１書込信号線７４ａにカソード端子が接続された、しきい電圧が−２．８Ｖである記憶サイリスタＭ１がターンオンする。そして、第１書込信号線７４ａの電位が、−１．４Ｖになる。また、ゲート端子Ｇｍ１（ゲート端子Ｇｌ１）の電位が「Ｈ」（０Ｖ）になって、発光サイリスタＬ１のしきい電圧が−１．４Ｖになる。このとき、点灯信号φＩａ１は「Ｈ」（０Ｖ）であるので、発光サイリスタＬ１はターンオンしない。
接続ダイオードＤｙ１のカソード端子（ゲート端子Ｇｍ１）およびアノード端子（ゲート端子Ｇｔ１）は共に「Ｈ」（０Ｖ）であるので、記憶サイリスタＭ１のゲート端子Ｇｍ１が「Ｈ」（０Ｖ）となっても、なんの影響もゲート端子Ｇｔ１には表れない。
時刻ｃの直後においては、転送サイリスタＴ１および記憶サイリスタＭ１がオン状態になっている。
そして、時刻ｃにおいて、書込信号φＷ１の「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行は、記憶サイリスタＭ（記憶素子）をオン状態（記憶状態）またはオフ状態（記憶しない状態）のいずれか一方に設定する書込信号φＷ１を送信するステップである。
【０１１２】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
書込信号φＷ１は、発光チップ組＃１を構成する発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１にも、共通に送信される。しかし、これらの発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１にそれぞれ送信されている許可信号φＥｂ、φＥｃ、φＥｄは「Ｈ」であるので、これらの発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１の第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は、表１から、−１．１Ｖとなる。しかし、これらの発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１の記憶サイリスタＭ１のしきい電圧は−４．２Ｖであるので、ターンオンしない。
【０１１３】
（４）時刻ｄ
時刻ｄにおいて、発光チップ組＃１に送信される書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
＜発光チップＣａ１＞
時刻ｃにおいて、記憶サイリスタＭ１がターンオンし、第１書込信号線７４ａの電位は、記憶サイリスタＭ１のカソード端子の電位である−１．４Ｖに維持されている。したがって、許可信号φＥａが「Ｌ」（−３．３Ｖ）であるので、書込信号φＷ１が「Ｈ」になると、表１から、第１書込信号線７４ａの電位は、「Ｌ」（−３．３Ｖ）から−２．２Ｖに向かって変化する。この電位は、オン状態の記憶サイリスタＭ１のカソード端子の電位−１．４Ｖより低い電位である。よって、記憶サイリスタＭ１のオン状態を維持する電流が供給されれば、記憶サイリスタＭ１はオン状態を維持する。そして、第１書込信号線７４ａの電位は、−１．４Ｖに維持される。一方、第２書込信号線７４ｂの電位も、表１から、−２．２Ｖに向かって変化する。
よって、時刻ｄの直後においては、転送サイリスタＴ１および記憶サイリスタＭ１がオン状態になっている。
【０１１４】
さて、記憶サイリスタＭ１がオン状態を維持するための電流を説明する。
記憶サイリスタＭ１はオン状態になっているので、第１書込信号線７４ａの電位は−１．４Ｖになっている。書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行すると、２ｋΩの書込抵抗ＲＷ１に流れる電流は、１．５Ｖ／２ｋΩ＝０．７５ｍＡである。一方、「Ｌ」（−３．３Ｖ）であるφＥ端子から１ｋΩの許可抵抗ＲＥ１に流れる電流は、（３．３Ｖ−１．５Ｖ）／１ｋΩ＝１．８ｍＡである。これらの電流の差である１．０５ｍＡが記憶サイリスタＭ１を流れることになる。よって、記憶サイリスタＭ１がオン状態を維持するための電流が、この電流（１．８ｍＡ）以下であれば、記憶サイリスタＭ１のオン状態が維持されることになる。
【０１１５】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
書込信号φＷ１が「Ｌ」から「Ｈ」に移行すると、発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１の第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は、表１から、−１．１Ｖから「Ｈ」（０Ｖ）に戻る。
【０１１６】
（５）時刻ｅ
時刻ｅにおいて、発光チップ群＃ａに送信される第２転送信号φ２ａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
しきい電圧が−２．８Ｖになっていた転送サイリスタＴ２がターンオンする。すると、ゲート端子Ｇｔ２が「Ｈ」（０Ｖ）になる。これにより、順バイアスの結合ダイオードＧｘ１でゲート端子Ｇｔ２に接続されているゲート端子Ｇｔ３の電位が−１．４Ｖになり、転送サイリスタＴ３のしきい電圧が−２．８Ｖになる。同様に、順バイアスの接続ダイオードＤｙ２でゲート端子Ｇｔ２に接続されているゲート端子Ｇｍ２の電位が−１．４Ｖになり、記憶サイリスタＭ２および発光サイリスタＬ２のしきい電圧が−２．８Ｖになる。
このとき、記憶サイリスタＭ２のカソード端子が接続された第２書込信号線７４ｂの電位は−２．２Ｖであるので、記憶サイリスタＭ２はターンオンしない。また、点灯信号φＩａ１は「Ｈ」であるので、発光サイリスタＬ２もターンオンしない。
よって、時刻ｅの直後においては、転送サイリスタＴ１、転送サイリスタＴ２および記憶サイリスタＭ１がオン状態になっている。
【０１１７】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
発光チップＣｂ１が属する発光チップ群＃ｂ、発光チップＣｃ１が属する発光チップ群＃ｃ、発光チップＣｄ１が属する発光チップ群＃ｄに送信される信号は変化しないので、発光チップＣｂ１、Ｃｃ１、Ｃｄ１は時刻ｄの状態が維持されている。
【０１１８】
（６）時刻ｆ
時刻ｆにおいて、発光チップ群＃ａに送信される第１転送信号φ１ａが、「Ｌ」から「Ｈ」に移行する。
＜発光チップＣａ１＞
オン状態にあった転送サイリスタＴ１は、カソード端子およびアノード端子がともに「Ｈ」となるので、ターンオフする。これにより、ゲート端子Ｇｔ１が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行し、転送サイリスタＴ１のしきい電圧が−４．７Ｖになる。また、カソード端子（ゲート端子Ｇｔ２）が「Ｈ」である結合ダイオードＤｘ１は、アノード端子（ゲート端子Ｇｔ１）が「Ｌ」となることで、逆バイアスになる。
同様に、カソード端子（ゲート端子Ｇｍ１）が０Ｖである接続ダイオードＤｙ１も、アノード端子（ゲート端子Ｇｔ１）が「Ｌ」（−３．３Ｖ）となって、逆バイアスになる。よって、ゲート端子Ｇｔ１が「Ｌ」（−３．３Ｖ）になった影響は、ゲート端子Ｇｍ１（Ｇｌ１）には及ばない。
よって、時刻ｆの直後においては、転送サイリスタＴ２および記憶サイリスタＭ１がオン状態にある。
【０１１９】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
発光チップＣｂ１が属する発光チップ群＃ｂ、発光チップＣｃ１が属する発光チップ群＃ｃ、発光チップＣｄ１が属する発光チップ群＃ｄに送信される信号は変化しないので、発光チップＣｂ１、Ｃｃ１、Ｃｄ１は時刻ｄの直後の状態が維持される。
【０１２０】
（７）時刻ｇ
時刻ｇにおいて、時刻ｃにおいてと同様に、発光チップ組＃１に送信される書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
すでに時刻ｂにおいて、許可信号φＥａが「Ｈ」から「Ｌ」に移行している。よって、表１から、第２書込信号線７４ｂは「Ｌ」（−３．３Ｖ）になる。すると、しきい電圧が−２．８Ｖである記憶サイリスタＭ２がターンオンする。
なお、記憶サイリスタＭ１はオン状態を維持していて、第１書込信号線７４ａの電位は−１．４Ｖに維持されている。しかし、第２書込信号線７４ｂの電位は、第１書込信号線７４ａの電位の影響を受けない。
記憶サイリスタＭ２がターンオンすると、ゲート端子Ｇｍ２の電位が「Ｈ」（０Ｖ）になり、発光サイリスタＬ２のしきい電圧が−１．４Ｖになる。
よって、時刻ｇの直後においては、転送サイリスタＴ２、記憶サイリスタＭ１、Ｍ２がオン状態になっている。
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
書込信号φＷ１は、発光チップ組＃１を構成する発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１にも、共通に送信される。よって、時刻ｃでと同様に、発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１の第１書込信号線７４ａおよび第２書込信号線７４ｂの電位が、表１から、−１．１Ｖとなるが、これらの発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１の記憶サイリスタＭ１のしきい電圧は−４．２Ｖ、番号が２以上の記憶サイリスタＭのしきい電圧は−４．７Ｖであるので、これらの記憶サイリスタＭはターンオンできない。
【０１２１】
（８）時刻ｈ
時刻ｈにおいて、発光チップ組＃１に送信される書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行するとともに、点灯信号φＩａ１が「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）に移行する。
＜発光チップＣａ１＞
まず、書込信号φＷ１の「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）への移行について説明する。
時刻ｄと同様に、第１書込信号線７４ａの電位は、「Ｌ」（−３．３Ｖ）から−２．２Ｖに向かって変化する。前述したように、この電位は、記憶サイリスタＭ１のオン状態を維持しうるので、記憶サイリスタＭ１はオン状態を維持する。同様に、第２書込信号線７４ｂの電位も、「Ｌ」（−３．３Ｖ）から−２．２Ｖに向かって変化する。この電位は、記憶サイリスタＭ２のオン状態を維持しうるので、記憶サイリスタＭ２はオン状態を維持する。すなわち、書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）へ移行しても、記憶サイリスタＭ１およびＭ２のオン状態が維持されている。
次に、点灯信号φＩａ１の「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）への移行について説明する。なお、書込信号φＷ１の「Ｌ」から「Ｈ」への移行の後に、点灯信号φＩａ１の「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）への移行を行うとして説明する。
点灯信号φＩａ１が「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）へ移行すると、しきい電圧がともに−１．４Ｖである発光サイリスタＬ１およびＬ２がターンオンし、点灯（発光）する。このとき、点灯信号φＩａ１は、後述する定電流源（後述の図１３参照）により電流を供給するので、点灯信号線７５をオン状態になった発光サイリスタＬ１またはＬ２によりカソード端子の電位である−１．４Ｖに固定されることを抑制する。よって、発光サイリスタＬ１および発光サイリスタＬ２を共にターンオンさせている。なお、点灯信号φＩａ１を供給する定電流源の電位「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）は、発光サイリスタＬ１、Ｌ２のしきい電圧である−１．４Ｖより低く、後述する−２．８Ｖより高いことが求められる。
また、定電流源が供給する電流は、画像データにより制御され、並行して点灯させる発光サイリスタＬの数に応じて供給される。よって、２個の発光サイリスタＬを並行して点灯しても、１個の場合の２倍の電流が供給され、発光量が同じになる。
時刻ｈの直後においては、転送サイリスタＴ２、記憶サイリスタＭ１、Ｍ２がオン状態にあるとともに、発光サイリスタＬ１、Ｌ２がオン状態にあって点灯（発光）している。
【０１２２】
なお、本実施の形態では、書込信号φＷ１の「Ｌ」から「Ｈ」への移行と、点灯信号φＩａ１の「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行とのいずれを先に行ってもよい。上記と異なり、点灯信号φＩａ１の「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行を、書込信号φＷ１の「Ｌ」から「Ｈ」への移行の前に行う場合には、すでにしきい電圧が−１．４Ｖになっている発光サイリスタＬ１が、点灯信号φＩａ１の「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行により、ターンオンして、点灯（発光）する。その後に、書込信号φＷ１の「Ｌ」から「Ｈ」への移行により、記憶サイリスタＭ２がターンオンし、発光サイリスタＬ２のしきい電圧が−１．４Ｖになり、すでに「Ｌ」になっている点灯信号φＷ１により、発光サイリスタＬ２がターンオンして、点灯（発光）することになる。このように、発光サイリスタＬ１とＬ２とで、点灯（発光）開始時刻がずれることになる。
よって、書込信号φＷ１の「Ｌ」から「Ｈ」への移行を、点灯信号φＩａ１の「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行の前に行うことが好ましい。
【０１２３】
そして、時刻ｈにおける点灯信号φＩａ１の「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）への移行は、オン状態（記憶状態）の記憶サイリスタＭ（記憶素子）に対応する発光サイリスタＬ（発光素子）に点灯のための点灯信号φＩａ１を送信するステップである。
【０１２４】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
発光チップＣｂ１が属する発光チップ群＃ｂ、発光チップＣｃ１が属する発光チップ群＃ｃ、発光チップＣｄ１が属する発光チップ群＃ｄに送信される信号は変化しないので、発光チップＣｂ１、Ｃｃ１、Ｃｄ１は時刻ｈの直後の状態が維持される。
【０１２５】
（９）時刻ｉ
時刻ｉにおいて、発光チップ群＃ａに送信される第１転送信号φ１ａが、「Ｈ」から「Ｌ」に移行するとともに、発光チップ群＃ａに送信される許可信号φＥａが、「Ｌ」から「Ｈ」に移行する。
＜発光チップＣａ１＞
まず、第１転送信号φ１ａの「Ｈ」から「Ｌ」への移行について説明する。なお、ここでは、第１転送信号φ１ａの「Ｈ」から「Ｌ」への移行が、許可信号φＥａの「Ｌ」から「Ｈ」への移行より先であるとする。
しきい電圧が−２．８Ｖであった転送サイリスタＴ３がターンオンする。そして、ゲート端子Ｇｔ３の電位が「Ｈ」（０Ｖ）になり、順バイアスの結合ダイオードＤｘ３で接続されたゲート端子Ｇｔ４の電位が−１．４Ｖになる。これにより、転送サイリスタＴ４のしきい電圧が−２．８Ｖになる。同様に、「Ｈ」（０Ｖ）になったゲート端子Ｇｔ３に、順バイアスの接続ダイオードＤｙ３で接続されたゲート端子Ｇｍ３（Ｇｌ３）の電位が−１．４Ｖになり、記憶サイリスタＭ３および発光サイリスタＬ３のしきい電圧が共に−２．８Ｖになる。このとき、第１書込信号線７４ａは、オン状態の記憶サイリスタＭ１により、−１．４Ｖに維持されているので、記憶サイリスタＭ３はターンオンしない。
また、点灯信号φＩａ１は、「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）であるので、発光サイリスタＬ３はターンオンせず、点灯（発光）しない。点灯信号φＩａ１の「Ｌｅ」は、発光サイリスタＬ３をターンオンしないように、−２．８Ｖより高く設定される。
【０１２６】
次に、許可信号φＥａの「Ｌ」から「Ｈ」への移行について説明する。
すでに時刻ｇにおいて、書込信号φＷ１は「Ｌ」から「Ｈ」に移行している。よって、許可信号φＥａの「Ｌ」から「Ｈ」へ移行すると、表１に示すように、第１書込信号線７４ａおよび第２書込信号線７４ｂは、ともに「Ｈ」（０Ｖ）になる。すると、オン状態にあった記憶サイリスタＭ１およびＭ２のアノード端子とカソード端子とが共に「Ｈ」（０Ｖ）になるので、記憶サイリスタＭ１およびＭ２が共にターンオフする。しかし、ゲート端子Ｇｍ１およびＧｍ２は、オン状態の発光サイリスタＬ１およびＬ２により０Ｖになり、記憶サイリスタＭ１およびＭ２のしきい電圧はそれぞれ−１．４Ｖになっている。
よって、時刻ｉの直後においては、転送サイリスタＴ２、Ｔ３がオン状態にあるとともに、発光サイリスタＬ１およびＬ２がオン状態にあって、点灯（発光）している。
【０１２７】
なお、第１転送信号φ１ａの「Ｈ」から「Ｌ」への移行と、許可信号φＥａの「Ｌ」から「Ｈ」への移行とのいずれを先に行ってもよい。上記と異なり、許可信号φＥａの「Ｌ」から「Ｈ」への移行を、第１転送信号φ１ａの「Ｈ」から「Ｌ」への移行の前に行う場合は、まず、許可信号φＥａの「Ｌ」から「Ｈ」への移行により、第１書込信号線７４ａが「Ｈ」（０Ｖ）になって、記憶サイリスタＭ１およびＭ２がターンオフする。その後、第１転送信号φ１ａの「Ｈ」から「Ｌ」への移行により、記憶サイリスタＭ３のしきい電圧が−２．８Ｖになる。
【０１２８】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
発光チップＣｂ１が属する発光チップ群＃ｂ、発光チップＣｃ１が属する発光チップ群＃ｃ、発光チップＣｄ１が属する発光チップ群＃ｄに送信される信号は変化しないので、発光チップＣｂ１、Ｃｃ１、Ｃｄ１は時刻ｈの直後の状態が維持される。
【０１２９】
（１０）時刻ｊ
時刻ｊにおいて、発光チップ群＃ａに送信される第２転送信号φ２ａが、「Ｌ」から「Ｈ」に移行するとともに、発光チップ群＃ｂに送信される第１転送信号φ１ｂおよび許可信号φＥｂが、それぞれ「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
まず、発光チップ群＃ａに送信される第２転送信号φ２ａの「Ｌ」から「Ｈ」への移行について説明する。
オン状態にあった転送サイリスタＴ２のカソード端子とアノード端子とが共に「Ｈ」（０Ｖ）になるので、転送サイリスタＴ２がターンオフする。
時刻ｊの直後においては、転送サイリスタＴ３がオン状態になっているとともに、発光サイリスタＬ１、Ｌ２がオン状態にあって、点灯（発光）している。
発光チップ群＃ｂに送信される第１転送信号φ１ｂおよび許可信号φＥｂは、発光チップＣａ１の属する発光チップ群＃ａに対する信号でないため、発光チップＣａ１に対して影響を与えない。
なお、時刻ａにおいてと同様にスタートダイオードＤｘ０が順バイアスになって、ゲート端子Ｇｔ１が−１．４Ｖになる。これにより、転送サイリスタＴ１のしきい電圧が−２．８Ｖになる。しかし、転送サイリスタＴ３がオン状態になっていて、第１転送信号線７２の電位は−１．５Ｖであるので、転送サイリスタＴ１はターンオンしない。このように、スタートダイオードＤｘ０が順バイアスになって、転送サイリスタＴ１のしきい電圧が−２．８Ｖになるときは、第１転送信号線７２の電位は−１．５Ｖであるので、転送サイリスタＴ１はターンオンしない。すなわち、スタートダイオードＤｘ０が順バイアスになって、転送サイリスタＴ１がターンオンするのは、第１転送信号φ１および第２転送信号φ２が共に「Ｈ」（０Ｖ）であって、いずれの転送サイリスタＴもオン状態にない場合に、第１転送信号φ１が「Ｈ」（０Ｖ）から「Ｌ」（３．３Ｖ）に移行する時刻ｂに限られる。
【０１３０】
＜発光チップＣｂ１＞
発光チップ群＃ｂに送信される第１転送信号φ１ｂおよび許可信号φＥｂの「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行は、時刻ｂにおける発光チップＣａ１と同様である。よって、詳細な説明を省略する。
＜発光チップＣｃ１、Ｃｄ１＞
発光チップＣｃ１が属する発光チップ群＃ｃ、発光チップＣｄ１が属する発光チップ群＃ｄに送信される信号は変化しないので、時刻ｈの直後の状態が維持される。
【０１３１】
この後、期間Ｔａ（１）における発光チップ群＃ａと同様に、期間Ｔｂ（１）において発光チップ群＃ｂ、Ｔｃ（１）において発光チップ群＃ｃ、Ｔｄ（１）において発光チップ群＃ｄが順に駆動される。
例えば、発光チップ群＃ｂにおける発光チップＣｂ１についてみると、時刻ｊにおいて、許可信号φＥｂが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行し、第１書込信号線７４ａと第２書込信号線７４ｂとの電位がともに−２．２Ｖになる。時刻ｋで、書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、発光チップＣｂ１の記憶サイリスタＭ１がターンオンする。そして、時刻ｌで、書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行しても、記憶サイリスタＭ１のオン状態が維持される。そして、時刻ｏで、書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、記憶サイリスタＭ２がターンオンして、記憶サイリスタＭ１およびＭ２がオン状態になる。その後、時刻ｐで、点灯信号φＩｂ１が「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）に移行すると、発光サイリスタＬ１およびＬ２がターンオンして、点灯（発光）する。すなわち、発光チップＣａ１に対する期間Ｔａ（１）における動作が、期間Ｔｂ（１）において発光チップＣｂ１に対して行われている。期間Ｔｃ（１）および期間Ｔｄ（１）においては、それぞれ発光チップＣｃ１および発光チップＣｄ１に対して同様な動作が行われることになる。
【０１３２】
そして、時刻ｕにおいては、発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１のそれぞれの発光サイリスタＬ１およびＬ２がオン状態にあって、点灯（発光）している。なお、他の転送サイリスタＴ、記憶サイリスタＭのオン状態については説明を省略する。
以下では、時刻ｕ以降について説明する。
【０１３３】
（１１）時刻ｕ
時刻ｕにおいて、発光チップＣａ１に供給されている点灯信号φＩａ１が「Ｌ」から「Ｈ」に移行する。
＜発光チップＣａ１＞
点灯信号φＩａ１が「Ｌ」から「Ｈ」に移行すると、オン状態にあった発光サイリスタＬ１およびＬ２のカソード端子とアノード端子との電位が共に「Ｈ」（０Ｖ）になって、発光サイリスタＬ１およびＬ２がターンオフする。
すると、ゲート端子Ｇｍ１（Ｇｌ１）およびＧｍ２（Ｇｌ２）の電位が、それぞれ電源線抵抗Ｒｇｙ１およびＲｇｙ２を介して「Ｌ」（−３．３Ｖ）に向かって変化する。そして、記憶サイリスタＭ１、Ｍ２、発光サイリスタＬ１、Ｌ２のしきい電圧が−４．７Ｖになる。
時刻ｕの直後においては、転送サイリスタＴ３がオン状態にある。これにより、ゲート端子Ｇｔ３の電位が「Ｈ」（０Ｖ）になっている。一方、転送サイリスタＴ２がオフ状態にあることから、ゲート端子Ｇｔ２の電位は「Ｌ」（−３．３Ｖ）になっている。よって、結合ダイオードＤｘ２は逆バイアスになっている。これにより、ゲート端子Ｇｔ３が「Ｈ」（０Ｖ）である影響は、ゲート端子Ｇｔ２には及ばない。
以上のことから、時刻ｕの直後のである時刻ｖの状態は、オン状態にある転送サイリスタＴが転送サイリスタＴ１（時刻ｂ）と転送サイリスタＴ３（時刻ｖ）とで異なるが、時刻ｂと同様な状態となっている。
よって、時刻ｖから始まる期間Ｔ（２）においては、期間Ｔ（１）における発光サイリスタＬ１およびＬ２と同様に、発光サイリスタＬ３およびＬ４が点灯制御される。よって、詳細な説明を省略する。
【０１３４】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
発光チップＣｂ１が属する発光チップ群＃ｂ、発光チップＣｃ１が属する発光チップ群＃ｃ、発光チップＣｄ１が属する発光チップ群＃ｄに送信される信号は変化しないので、時刻ｕの直前の状態が時刻ｖまで維持される。
そして、時刻ｖから始まる期間Ｔ（２）においては、期間Ｔ（１）における発光サイリスタＬ１およびＬ２と同様に、発光チップＣｂ１、Ｃｃ１、Ｃｄ１におけるそれぞれの発光サイリスタＬ３およびＬ４が点灯制御される。
以下同様に、発光チップＣのすべての発光サイリスタＬの点灯制御が行なわれる。
【０１３５】
なお、上記においては、発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１のそれぞれの発光サイリスタＬ１〜Ｌ４をすべて点灯（発光）させるとした。しかし、いずれかの発光サイリスタＬを点灯（発光）させない場合は、書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）となるタイミングにおいて、「Ｈ」（０Ｖ）のまま維持すればよい。
例えば、発光チップＣａ１の発光サイリスタＬ２を点灯（発光）させない場合は、時刻ｇから時刻ｈまでの期間において、書込信号φＷ１を「Ｈ」（０Ｖ）のままとする。すると、第２書込信号線７４ｂの電位は−２．２Ｖが維持されるので、しきい電圧が−２．８Ｖの記憶サイリスタＭ２はターンオンしない。よって、発光サイリスタＬ２のしきい電圧は−２．８Ｖに維持される。よって、時刻ｈにおいて、点灯信号φＩａ１が「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）に移行すると、オン状態の記憶サイリスタＭ１によりしきい電圧が−１．４Ｖとなっている発光サイリスタＬ１はターンオンして、点灯（発光）するが、発光サイリスタＬ２はターンオンしない。
【０１３６】
本実施の形態では、１つの発光チップＣにおいて２個の発光サイリスタＬを並行して点灯（発光）させうる。点灯（発光）させる発光サイリスタＬの個数（２個、１個、０個）は、書込信号φＷ１により設定する。なお、１個の場合には、２個のうち、いずれの発光サイリスタＬを点灯（発光）させるかを書込信号φＷ１により指定する。
【０１３７】
以上説明した発光チップＣの動作をまとめて説明する。
はじめに転送サイリスタＴの動作を説明する。
第１の実施の形態における発光チップＣでは、２相の転送信号（第１転送信号φ１および第２転送信号φ２）により、転送サイリスタＴのオン状態を順に移していく。
すなわち、２相の転送信号の内の一方の転送信号が「Ｌ」（−３．３Ｖ）になることにより、この一方の転送信号がカソード端子に送信された転送サイリスタＴの内、しきい電圧が「Ｌ」（−３．３Ｖ）より高い転送サイリスタＴがターンオンする。すると、オン状態になった転送サイリスタＴのゲート端子Ｇｔが「Ｈ」（０Ｖ）になり、順バイアスの結合ダイオードＤｘで接続された転送サイリスタＴ（隣接する転送サイリスタＴ）のゲート端子Ｇｔの電位が−１．４Ｖになる。これにより、隣接する転送サイリスタＴのしきい電圧が上昇（本実施の形態では、−４．２Ｖから−２．８Ｖ）し、他方の転送信号が「Ｌ」（−３．３Ｖ）となるタイミングでオン状態になる。
つまり、２相の転送信号（第１転送信号φ１および第２転送信号φ２）を、「Ｌ」（−３．３Ｖ）の期間が重なる（図１０における時刻ｅから時刻ｆの期間）を設けて、送信することにより、転送サイリスタＴを順次オン状態に設定していく。
【０１３８】
そして、転送サイリスタＴがオン状態になって、ゲート端子Ｇｔが「Ｈ」（０Ｖ）になると、ゲート端子Ｇｔに接続ダイオードＤｙを介して接続された記憶サイリスタＭのゲート端子Ｇｍの電位が−１．４Ｖになり、記憶サイリスタＭのしきい電圧が−２．８Ｖとなる。
すなわち、転送サイリスタＴはオン状態になることで、その転送サイリスタＴに対応する記憶サイリスタＭのしきい電圧を高くする。
【０１３９】
そして、許可信号φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）が「Ｌ」であって、さらに書込信号φＷ（φＷ１〜φＷ５）が「Ｌ」になると、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位が「Ｌ」（−３．３Ｖ）になって、しきい電圧が−２．８Ｖの記憶サイリスタＭがターンオンする。
【０１４０】
記憶サイリスタＭがオン状態になると、記憶サイリスタＭのゲート端子Ｇｍが「Ｈ」（０Ｖ）になる。ゲート端子Ｇｌはゲート端子Ｇｍに接続されているので、発光サイリスタＬのしきい電圧が−１．４Ｖになる。
この後、点灯信号φＩ（φＩａ１〜φＩａ５、φＩｂ１〜φＩｂ５、φＩｃ１〜φＩｃ５、φＩｄ１〜φＩｄ５）を「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）に移行すると、しきい電圧が−１．４Ｖである発光サイリスタＬがターンオンして、点灯（発光）する。
【０１４１】
なお、発光サイリスタＬが点灯（発光）している点灯期間は、点灯信号φＩ（φＩａ１〜φＩａ５、φＩｂ１〜φＩｂ５、φＩｃ１〜φＩｃ５、φＩｄ１〜φＩｄ５）が「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）である期間である。
【０１４２】
本実施の形態では、発光チップ組（＃１〜＃５）毎に、書込信号φＷ（φＷ１〜φＷ５）を共通に送信している。しかし、図１０に示したように、発光チップ群（＃ａ、＃ｂ、＃ｃ、＃ｄ）毎に、許可信号φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）が「Ｌ」（−３．３Ｖ）である期間をずらして送信することで、書込信号φＷ（φＷ１〜φＷ５）にそれぞれの発光チップ群（＃ａ、＃ｂ、＃ｃ、＃ｄ）に対応して、点灯（発光）させる発光サイリスタＬを指定する情報を時系列に並べている。そして、書込信号φＷ（φＷ１〜φＷ５）と許可信号φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）との組み合わせによって、発光チップＣの点灯（発光）させる発光サイリスタＬの情報を取り出している。
すなわち、図１０で示したように、ある発光チップ群に送信された許可信号φＥ（「Ｌ」（−３．３Ｖ）の期間）に、その発光チップ群に属する発光チップＣへの書込信号φＷ（「Ｌ」（−３．３Ｖ）の期間）が設けられていて、他の発光チップ群に属する発光チップＣへの書込信号φＷ（「Ｌ」（−３．３Ｖ）の期間）が設けられていないようにしている。なお、発光チップ群に送信された許可信号φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）の「Ｌ」（−３．３Ｖ）の期間が、時間軸上で重なってもかまわない。このことで、書込信号φＷ（φＷ１〜φＷ５）を発光チップ組（＃１〜＃５）毎に共通に送信し、許可信号φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）を発光チップ群（＃ａ、＃ｂ、＃ｃ、＃ｄ）毎に共通に送信するようにしている。
【０１４３】
一方、書込信号φＷが「Ｌ」（−３．３Ｖ）となっても、許可信号φＥが「Ｈ」（０Ｖ）であると、表１から分かるように、第１書込信号線７４ａおよび／または第２書込信号線７４ｂの電位は−１．１Ｖとなり、例え記憶サイリスタＭのしきい電圧が−２．８Ｖになっていてもターンオンしない。同様に、許可信号φＥが「Ｌ」（−３．３Ｖ）となっても、書込信号φＷが「Ｈ」（０Ｖ）であると、第１書込信号線７４ａおよび／または第２書込信号線７４ｂの電位は−２．２Ｖとなり、例え記憶サイリスタＭのしきい電圧が−２．８Ｖになっていてもターンオンしない。
すなわち、例え書込信号φＷが「Ｌ」（−３．３Ｖ）となっても、許可信号φＥが「Ｌ」（−３．３Ｖ）でない発光チップＣにおける発光サイリスタＬは選択されず、許可信号φＥが「Ｌ」（−３．３Ｖ）であっても、書込信号φＷが「Ｌ」（−３．３Ｖ）でない発光チップＣにおける発光サイリスタＬは選択されないようになっている。
【０１４４】
なお、オン状態の記憶サイリスタＭがある場合は、許可信号φＥを「Ｌ」（−３．３Ｖ）に維持すれば、第１書込信号線７４ａおよび／または第２書込信号線７４ｂの電位は−２．２Ｖとなり、オン状態の記憶サイリスタＭの維持電圧（カソード端子の電位−１．４Ｖ）より低いので、オン状態が維持される。これにより、第１書込信号線７４ａおよび第２書込信号線７４ｂのそれぞれに接続された各１個の記憶サイリスタＭを共にオン状態に維持している。このようにして、本実施の形態では、発光チップＣ毎に最大２個の発光サイリスタＬを並行して点灯（発光）しうるようにしている。
【０１４５】
以上説明したように、転送サイリスタＴ（転送素子）は順にオン状態になることにより、転送サイリスタＴに対応する発光サイリスタＬ（転送サイリスタＴと同じ番号の発光サイリスタＬ）（発光素子）を点灯させる発光サイリスタＬ（発光素子）として選択する対象に指定している。
許可信号φＥは、発光チップ群の発光チップＣに対して、点灯させる発光サイリスタＬの選択を許可するように働く。そして、書込信号φＷは、許可信号φＥによって許可された発光チップＣにおいて、点灯させる発光サイリスタＬに対応する記憶サイリスタＭを記憶状態または記憶しない状態に設定する。
すなわち、記憶サイリスタＭはオン状態になることで、書込信号φＷにより選択された点灯（発光）させる発光サイリスタＬの位置（番号）を記憶（ラッチ）する。つまり、記憶サイリスタＭがオン状態にあることは、点灯させる発光サイリスタＬの位置（番号）を記憶した状態（記憶状態）となり、記憶サイリスタＭがオフ状態にあることは、発光サイリスタＬの位置（番号）を記憶しない状態となることである。
【０１４６】
図１０では、発光チップ組＃１に対する書込信号φＷ１のみを示したが、本実施の形態では、並行して、他の発光チップ組＃２〜＃５のそれぞれに対する書込信号φＷ２〜φＷ５をそれぞれ発光チップ組に送信することで、発光装置６５のすべての発光チップＣ（発光チップＣａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）の発光サイリスタＬの点灯（発光）を個別に制御している。
【０１４７】
前述したように、２０個の発光チップＣを用いる本実施の形態における回路基板６２上の配線（信号ライン）の本数は３９本である。
【０１４８】
図１１は、第１の実施の形態を用いない場合の、自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップＣの回路構成を説明するための等価回路図である。なお、図１１では、発光チップＣａ１を例として示している。他の発光チップＣａ２〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５の構成は、発光チップＣａ１と同じである。
図１１に示す本実施の形態を用いない場合では、図８に示した本実施の形態における書込抵抗ＲＷ１、ＲＷ２および許可抵抗ＲＥ１、ＲＥ２を用いない。すなわち、第１書込信号線７４ａを第１記憶信号φＭ１（発光チップＣａ１では第１記憶信号φＭ１ａ１）が送信されるφＭ１端子に接続し、第２書込信号線７４ｂを第２記憶信号φＭ２（発光チップＣａ１では第２記憶信号φＭ２ａ１）が送信されるφＭ２端子に接続している。
また、動作においては、図１０に示した本実施の形態における許可信号φＥおよび書込信号φＷ１の代わりに、発光チップＣ毎に送信される第１記憶信号φＭ１（発光チップＣａ１では第１記憶信号φＭ１ａ１）および第２記憶信号φＭ２（発光チップＣａ１では第２記憶信号φＭ２ａ１）を用いている。
図１０を参照して、本実施の形態を用いない場合の発光チップＣの動作を説明する。例えば図１０の時刻ｃにおいて、発光サイリスタＬ１を点灯（発光）させることを記憶するために記憶サイリスタＭ１をターンオンさせるときは、第１記憶信号φＭ１ａ１を「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行させる。同様に、図１０の時刻ｇにおいて、発光サイリスタＬ２を点灯（発光）させることを記憶するために記憶サイリスタＭ２をターンオンさせるときは、第２記憶信号φＭ２ａ１を「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行させる。
そして、点灯信号φＩａ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行するまで、第１記憶信号φＭ１ａ１および第２記憶信号φＭ２ａ１を「Ｌ」（−３．３Ｖ）に維持することで、点灯信号φＩａ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）の移行に伴い、発光サイリスタＬ１およびＬ２を点灯（発光）させる。
このように、図１１に示す発光チップＣを用いる場合には、第１記憶信号φＭ１および第２記憶信号φＭ２を発光チップＣ毎に個別に送信することとなる。
【０１４９】
図１２は、第１の実施の形態を用いない場合の発光装置６５において、発光チップＣをマトリクスの各要素に配置して示した図である。本実施の形態と同様に、２０個の発光チップＣを用いている。
本実施の形態を用いない場合の発光装置６５では、発光チップＣを群および組に分けていない。しかし、発光チップＣ（発光チップＣａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）の符号は、本実施の形態と同じとして説明する。
第１記憶信号φＭ１（φＭ１ａ１〜φＭ１ａ５、φＭ１ｂ１〜φＭ１ｂ５、φＭ１ｃ１〜φＭ１ｃ５、φＭ１ｄ１〜φＭ１ｄ５）および第２記憶信号φＭ２（φＭ２ａ１〜φＭ２ａ５、φＭ２ｂ１〜φＭ２ｂ５、φＭ２ｃ１〜φＭ２ｃ５、φＭ２ｄ１〜φＭ２ｄ５）を発光チップＣ毎に個別に送信する。
一方、本実施の形態を用いない場合では、第１転送信号φ１および第２転送信号φ２を、すべての発光チップＣで共通にする。これにより、発光チップＣのすべてが、並行して動作する。
【０１５０】
本実施の形態を用いない発光装置６５の回路基板６２の配線（信号ライン）本数を説明する。まず、発光チップＣの数が２０個の場合を考える。
転送信号φ１、φ２用の配線（信号ライン）は、発光チップＣのすべてに対して共通であるので、２本である。第１記憶信号φＭ１用および第２記憶信号φＭ２用の配線（信号ライン）は、発光チップＣ毎にそれぞれ１本であるので、２０個の発光チップＣに対して４０本である。点灯信号φＩ用の配線（信号ライン）は、本実施の形態と同じく、発光チップＣ毎に１本であるので、２０個の発光チップＣに対して２０本である。これに、基準電位Ｖｓｕｂ用の電源ライン２００ａおよび電源電位Ｖｇａ用の電源ライン２００ｂが加わる。よって、２０個の発光チップＣを用いる本実施の形態を用いない発光装置６５の回路基板６２上の配線（信号ライン）の本数は６４本となる。
以上説明したように、本実施の形態では、回路基板６２上の配線（信号ライン）の本数を６４本から３９本に抑制している。
【０１５１】
また、本実施の形態を用いない発光装置６５の発光チップＣの個数がＭ×Ｎである場合では、転送信号φ１、φ２用の配線（信号ライン）は、発光チップＣのすべてに対して共通であるので、２本である。第１記憶信号φＭ１用および第２記憶信号φＭ２用の配線（信号ライン）は、発光チップＣ毎にそれぞれ１本であるので、Ｍ×Ｎ個の発光チップＣに対して２×Ｍ×Ｎ本である。点灯信号φＩ用の配線（信号ライン）は、発光チップＣ毎に１本であるので、Ｍ×Ｎ個の発光チップＣに対してＭ×Ｎ本である。これに、基準電位Ｖｓｕｂ用の電源ライン２００ａおよび電源電位Ｖｇａ用の電源ライン２００ｂが加わる。よって、Ｍ×Ｎ個の発光チップＣを用いる本実施の形態を用いない発光装置６５の回路基板６２上の配線（信号ライン）の本数は（３×Ｍ×Ｎ＋４）本となる。
すると、本実施の形態では、回路基板６２上の配線（信号ライン）の本数を（３×Ｍ×Ｎ＋４）から（３Ｍ＋Ｎ＋Ｍ×Ｎ＋２）本になり、（２×Ｍ×Ｎ−３Ｍ−Ｎ＋２）本抑制している。
【０１５２】
本実施の形態では、最大２個の発光サイリスタＬを並行して点灯（発光）させている。よって、点灯信号φＩは、点灯（発光）させる発光サイリスタＬの数に応じて、供給する電流が設定される。
信号発生回路１００には、画像出力制御部３０および画像処理部４０（図１参照）より、画像処理された画像データおよび各種の制御信号が入力される。このとき、制御信号として、並行して点灯（発光）させる発光サイリスタＬの個数についての点灯数信号ＤＩ１、ＤＩ２が供給される（後述する図１３参照）。
【０１５３】
図１３は、本実施の形態において、点灯信号φＩを供給する定電流源３００の一例を説明する図である。
定電流源３００は、第１電流バッファ回路３０１、第２電流バッファ回路３０２、電流制限抵抗ＲＩ１、ＲＩ２を備えている。
第１電流バッファ回路３０１は、入力端子が点灯数信号ＤＩ１の入力されるＤＩ１端子に接続され、出力端子が電流制限抵抗ＲＩ１を介してφＩ端子（図８参照）に接続されている。そして、第１電流バッファ回路３０１は、φＩ端子の電位が点灯レベルの電位である「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）となるように、点灯電位ＶＬｅが供給されている。
第２電流バッファ回路３０２は、入力端子に点灯電位ＶＬｅが供給され、出力が電流制限抵抗ＲＩ２を介してφＩ端子に接続されている。そして、第２電流バッファ回路３０２には、点灯数信号ＤＩ２が入力される。
表２は、点灯数信号ＤＩ１、ＤＩ２および第１電流バッファ回路３０１と第２電流バッファ回路３０２との出力端子の状態を示す。
【０１５４】
【表２】
【０１５５】
表２に示すように、並行して点灯（発光）させる発光サイリスタＬの数が０の場合は、点灯数信号ＤＩ１、ＤＩ２はいずれも「Ｈ」である。並行して点灯（発光）させる発光サイリスタＬの数が１の場合は、点灯数信号ＤＩ１が「Ｌ」で、点灯数信号ＤＩ２が「Ｈ」である。並行して点灯（発光）させる発光サイリスタＬの数が２の場合は、点灯数信号ＤＩ１、ＤＩ２はいずれも「Ｌ」である。
そして、並行して点灯（発光）させる発光サイリスタＬの数が０の場合は、第１電流バッファ回路３０１の出力端子は「Ｈ」で、第２電流バッファ回路３０２の出力端子はハイインピーダンス状態（以下、「Ｚ」で表す。）である。よって、φＩ端子の電位は「Ｈ」になる。
次に、並行して点灯（発光）させる発光サイリスタＬの数が１の場合は、第１電流バッファ回路３０１の出力端子は「Ｌｅ」で、第２電流バッファ回路３０２の出力端子は「Ｚ」である。よって、φＩ端子の電位は「Ｌｅ」になる。なお、第１電流バッファ回路３０１の出力端子のみが「Ｌｅ」となっているので、１個の発光サイリスタＬに対応する電流がφＩ端子に供給される（電位が負であるので、φＩ端子から引き出される）。
そして、並行して点灯（発光）させる発光サイリスタＬの数が２の場合は、第１電流バッファ回路３０１および第２電流バッファ回路３０２の出力端子がともに「Ｌｅ」である。よって、φＩ端子の電位は「Ｌｅ」になる。なお、第１電流バッファ回路３０１および第２電流バッファ回路３０２の出力端子が共に「Ｌｅ」となっているので、２個の発光サイリスタＬに対応する電流がφＩ端子に供給される（φＩ端子から引き出される）。
このようにして、点灯（発光）させようとする発光サイリスタＬの数に応じて、φＩ端子に供給する電流を制御している。
なお、本実施の形態で示した定電流源３００は一例であって、他の構成であってもよい。
【０１５６】
なお、本実施の形態では、定電流源３００を用いたが、図８の発光サイリスタＬのカソード端子と点灯信号線７５との間に抵抗を設けて、定電圧源にて複数の発光サイリスタＬを並行して点灯させてもよい。
また、本実施の形態では、記憶サイリスタＭのゲート端子Ｇｍと発光サイリスタＬのゲート端子Ｇｌとを直接接続したが、ゲート端子Ｇｍにアノード端子をゲート端子Ｇｌにカソード端子を接続したダイオードを設けて、ゲート端子Ｇｍの電位が「Ｈ」（０Ｖ）になったときの発光サイリスタＬのしきい電圧を−２．８Ｖとして、点灯電位を「Ｌｅ」から「Ｌ」（−３．３Ｖ）にしてもよい。
【０１５７】
（第２の実施の形態）
第２の実施の形態は、第１の実施の形態において、発光チップＣの構成が異なっている。
図１４は、第２の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップＣの回路構成を説明するための等価回路図である。なお、図１４では、発光チップＣａ１を例に説明し、発光チップＣａ１（Ｃ）と表記する。他の発光チップＣａ２〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５の構成は、発光チップＣａ１の構成と同じである。この発光チップＣは、最大３個の発光サイリスタＬを並行して点灯（発光）させうる。図８に示した発光チップＣと同様な構成要素には、同じ符号を付して、詳細な説明を省略する。
【０１５８】
本実施の形態の発光チップＣａ１（Ｃ）は、記憶サイリスタＭの配列に沿って、３個置きに循環する記憶サイリスタＭ１、Ｍ４、Ｍ７（不図示）、…のカソード端子が第１書込信号線７４ａに接続されている。そして、第１書込信号線７４ａは、書込抵抗ＲＷ１を介して、書込信号φＷ１の入力端子であるφＷ端子に接続されている。このφＷ端子には、書込信号ライン２０５＿１（図６参照）が接続され、書込信号φＷ１が送信される。
同様に、３個置きに循環する記憶サイリスタＭ２、Ｍ５（不図示）、Ｍ８（不図示）、…のカソード端子が第２書込信号線７４ｂに接続されている。そして、第２書込信号線７４ｂは、書込抵抗ＲＷ２を介して、書込信号φＷ１の入力端子であるφＷ端子に接続されている。
さらに同様に、３個置きに循環する記憶サイリスタＭ３、Ｍ６（不図示）、Ｍ９（不図示）、…のカソード端子が第３書込信号線７４ｃに接続されている。そして、第３書込信号線７４ｃは、書込抵抗ＲＷ３を介して、書込信号φＷ１の入力端子であるφＷ端子に接続されている。
【０１５９】
また、第１書込信号線７４ａは、記憶サイリスタＭ１のアノード端子と書込抵抗ＲＷ１との間において、許可抵抗ＲＥ１を介して、許可信号φＥａの入力端子であるφＥ端子に接続されている。このφＥ端子には、許可信号ライン２０３ａ（図５参照）が接続され、許可信号φＥａが送信される。
さらに、第２書込信号線７４ｂは、記憶サイリスタＭ２のアノード端子と書込抵抗ＲＷ２との間において、許可抵抗ＲＥ２を介して、φＥ端子に接続されている。
そして、第３書込信号線７４ｃは、記憶サイリスタＭ３のアノード端子と書込抵抗ＲＷ３との間において、許可抵抗ＲＥ３を介して、φＥ端子に接続されている。
すなわち、第１書込信号線７４ａ、第２書込信号線７４ｂ、第３書込信号線７４ｃは、許可抵抗ＲＥ１、ＲＥ２、ＲＥ３と書込抵抗ＲＷ１、ＲＷ２、ＲＷ３との作る抵抗ネットワークを介して、φＥ端子とφＷ端子とに接続されている。
【０１６０】
本実施の形態においても、例えばＲＥ１＝ＲＥ２＝ＲＥ３＝１ｋΩ、ＲＷ１＝ＲＷ２＝ＲＷ３＝２ｋΩとすれば、前述した表１に示したと同様に、第１書込信号線７４ａ、第２書込信号線７４ｂおよび第３書込信号線７４ｃのそれぞれの電位は、φＥ端子（許可信号φＥ）とφＷ端子（書込信号φＷ１）の電位により設定される。
【０１６１】
本実施の形態における発光チップＣａ１（Ｃ）の他の構成は、図８に示した第１の実施の形態における発光チップＣと同様である。
本実施の形態における発光チップＣａ１（Ｃ）は、詳細な説明を省略するが、図９に示した第１の実施の形態の発光チップＣａ１（Ｃ）と同様な平面レイアウトおよび断面で構成しうる。
【０１６２】
本実施の形態における発光チップＣを用いた発光装置６５の動作を説明する。
図１５は、第２の実施の形態における発光装置６５の動作を説明するためのタイミングチャートである。
図１５においても、第１の実施の形態における図１０と同様に、発光チップ群＃ａ、＃ｂ、＃ｃ、＃ｄのそれぞれに送信される一組の転送信号φ１、φ２、許可信号φＥを示している。また、発光チップ組＃１に送信される書込信号φＷ１を示している。さらに、発光チップ組＃１に属する発光チップＣａ１、Ｃｂ１、Ｃｃ１にそれぞれ送信される点灯信号φＩａ１、φＩｂ１、φＩｃ１を示している。
すなわち、図１２は、発光チップ組＃１に属する発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１の内、発光チップＣａ１、Ｃｂ１、Ｃｃ１の動作を説明するタイミングチャートである。なお、発光チップＣｄ１については示していないが、同様である。
また、他の発光チップ組＃２〜＃５についても、発光チップ組＃１と同様に動作する。そして、発光チップ組＃１〜＃５はそれぞれ転送信号φ１、φ２、許可信号φＥが共通であるので、並行して動作する。よって、他の発光チップ組＃２〜＃５については、説明を省略する。
図１５のタイミングチャートでは、すべての発光サイリスタＬを点灯させるとした。
【０１６３】
図１０に示した第１の実施の形態におけるタイミングチャートの期間Ｔａ（１）においては、書込信号φＷ１が「Ｌ」（−３．３Ｖ）になる期間が２つであった。これに対し、図１２に示す本実施の形態におけるタイミングチャートでは、期間Ｔａ（１）において、書込信号φＷ１が「Ｌ」（−３．３Ｖ）になる期間を３つ設けている。すなわち、最大３個の発光サイリスタＬが平行して点灯（発光）するようになっている。
【０１６４】
また、図１０に示した第１の実施の形態におけるタイミングチャートの期間Ｔａ（１）では、転送サイリスタＴ１、Ｔ２、Ｔ３が順にオン状態になった。そして、転送サイリスタＴ１のみがオン状態にあるタイミング（図１０の時刻ｂから時刻ｅまで）において、書込信号φＷ１が「Ｌ」（−３．３Ｖ）である期間（図１０の時刻ｃから時刻ｄまで）を設け、記憶サイリスタＭ１をターンオンさせている。同様に、転送サイリスタＴ２のみがオン状態にあるタイミング（図１０の時刻ｆから時刻ｉまで）において、書込信号φＷ１が「Ｌ」（−３．３Ｖ）である期間（図１０の時刻ｇから時刻ｈまで）を設け、記憶サイリスタＭ２をターンオンさせている。すなわち、記憶サイリスタＭ１およびＭ２がオン状態になることで、点灯（発光）させる発光サイリスタＬ１およびＬ２を記憶（ラッチ）している。
これに対し、図１２に示す本実施の形態におけるタイミングチャートの期間Ｔａ（１）では、転送サイリスタＴ１、Ｔ２、Ｔ３、Ｔ４を順にオン状態にするようになっている。
そして、転送サイリスタＴ１、Ｔ２、Ｔ３がそれぞれ単独でオン状態であるタイミングにおいて、記憶サイリスタＭ１、Ｍ２、Ｍ３をそれぞれターンオンさせ、点灯（発光）させる発光サイリスタＬ１、Ｌ２、Ｌ３を記憶（ラッチ）している。
他の動作は、図１０で説明した第１の実施の形態と同様であるので、詳細な説明を省略する。
すなわち、本実施の形態では、第１の実施の形態における発光装置６５において、発光チップＣを変更することで、最大３個の発光サイリスタＬを並行して点灯（発光）させている。
なお、φＩ端子に点灯（発光）のための電流を供給する定電流源３００については、図１３において、第２電流バッファ回路３０２と同様な構成の電流バッファ回路を追加すればよい。
【０１６５】
同様にして、並行して点灯（発光）させる発光サイリスタＬの数を３を超える数としてもよい。
本実施の形態においても、複数の発光点（発光サイリスタＬ）を並行して点灯させうる発光チップＣを用いた発光装置６５において、回路基板６２上の配線の本数を抑制しうる。
【０１６６】
（第３の実施の形態）
第３の実施の形態は、第１の実施の形態において、発光チップＣの構成が異なっている。
図１６は、第３の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップＣの回路構成を説明するための等価回路図である。なお、図１６では、発光チップＣａ１を例に説明し、発光チップＣａ１（Ｃ）と表記する。他の発光チップＣａ２〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５の構成は、発光チップＣａ１の構成と同じである。第１の実施の形態と同様に、それぞれの発光チップＣは最大２個の発光サイリスタＬを並行して点灯させうる構成となっている。図８に示した発光チップＣと同様なものには、同じ符号を付して、詳細な説明を省略する。
【０１６７】
本実施の形態における発光チップＣａ１（Ｃ）では、第１書込信号線７４ａおよび第２書込信号線７４ｂとφＷ端子およびφＥ端子との間に設けられた抵抗ネットワークの構成が、第１の実施の形態における発光チップＣａ１（Ｃ）と異なっている。
すなわち、第１書込信号線７４ａは直列接続された記憶抵抗ＲＭ１と許可抵抗ＲＥとを介してφＥ端子に接続されている。
第２書込信号線７４ｂは直列接続された記憶抵抗ＲＭ２と書込抵抗ＲＷとを介してφＷ端子に接続されている。
そして、記憶抵抗ＲＭ１と許可抵抗ＲＥとの接続点と、記憶抵抗ＲＭ２と書込抵抗ＲＷとの接続点とが、接続されている（接続点Ｄ）。
本実施の形態において、例えばＲＷ＝１ｋΩ、ＲＥ＝５００Ω、ＲＭ１＝ＲＭ２＝１ｋΩとする。
本実施の形態における発光チップＣａ１（Ｃ）は、詳細な説明を省略するが、図９に示した第１の実施の形態の発光チップＣａ１（Ｃ）と同様な平面レイアウトおよび断面で構成しうる。
【０１６８】
以下では、本実施の形態における発光チップＣを用いても、第１の実施の形態と同様に
動作することを説明する。よって、図１０のタイミングチャートにしたがって説明する。
表３は、発光チップＣａ１（Ｃ）のすべての記憶サイリスタＭがオフ状態であるとした場合において、φＥ端子（許可信号φＥａ）とφＷ端子（書込信号φＷ１）の電位により設定される接続点Ｄの電位を示している。なお、発光チップＣａ１（Ｃ）のすべての記憶サイリスタＭがオフ状態にあれば、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は、表３に示した接続点Ｄの電位になっている。よって、表３は、発光チップＣａ１（Ｃ）のすべての記憶サイリスタＭがオフ状態にあるときの、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位を示している。表３は、表１と同じである。
【０１６９】
【表３】
【０１７０】
次に、奇数番号の記憶サイリスタＭの一つがオン状態にあるときを説明する。奇数番号の記憶サイリスタＭの一つがオン状態にあると、第１書込信号線７４ａの電位はオン状態の記憶サイリスタＭのカソード端子の電位である−１．４Ｖになる。よって、接続点Ｄの電位は、第１書込信号線７４ａの電位（−１．４Ｖ）の影響を受ける。
表４は、奇数番号の記憶サイリスタＭの一つがオン状態にある場合において、φＥ端子（許可信号φＥａ）とφＷ端子（書込信号φＷ１）の電位により設定される接続点Ｄの電位を示している。なお、図１０から分かるように、奇数番号の記憶サイリスタＭの一つがオン状態にある場合には、φＥ端子の電位は「Ｌ」（−３．３Ｖ）になっている。よって、書込信号φＷ１が０Ｖのとき、接続点Ｄの電位は−２．０Ｖ、書込信号φＷ１が「Ｌ」（−３．３Ｖ）のとき、接続点Ｄの電位は−２．８３Ｖである。そして、偶数番号のいずれの記憶サイリスタＭもオン状態にないことから、第２書込信号線７４ｂの電位は接続点Ｄの電位となっている。
【０１７１】
【表４】
【０１７２】
以下では、第１の実施の形態における図１０のタイミングチャートおよび表３および表４を参照して、本実施の形態における発光チップＣが、第１の実施の形態における発光チップＣと同様に動作することを説明する。
まず、時刻ｂにおいて、許可信号φＥａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。いずれの記憶サイリスタＭもオン状態にないため、接続点Ｄの電位は表３から−２．２Ｖになる。そして、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は、接続点Ｄの電位（−２．２Ｖ）になっている。
時刻ｂにおいて、第１転送信号φ１ａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）になって、転送サイリスタＴ１がターンオンし、記憶サイリスタＭ１のしきい電圧が−２．８Ｖになっても、第１書込信号線７４ａの電位は−２．２Ｖであるので、記憶サイリスタＭ１はターンオンしない。
次に、時刻ｃにおいて、書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、表３から分かるように、接続点Ｄの電位が−３．３Ｖになるので、第１書込信号線７４ａの電位も−３．３Ｖになり、しきい電圧が−２．８Ｖである記憶サイリスタＭ１がターンオンし、第１書込信号線７４ａの電位が−１．４Ｖになる。すなわち、第１の実施の形態における時刻ｃの動作と同じとなる。
【０１７３】
時刻ｄにおいて、書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行すると、表４にしめすように、接続点Ｄの電位が−２．０Ｖになる。この電位は、記憶サイリスタＭのオン状態を維持する維持電圧（オン状態の記憶サイリスタＭのカソード端子の電位−１．４Ｖ）より低いので、記憶サイリスタＭ１のオン状態が維持される。すなわち、第１の実施の形態における時刻ｄの動作と同じとなる。
【０１７４】
そして、時刻ｇにおいて、書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）となると、第２書込信号線７４ｂの電位は、表４に示したように、−２．８３Ｖになる。よって、時刻ｅで転送サイリスタＴ２がターンオンし、しきい電圧が−２．８Ｖになっていた記憶サイリスタＭ２がターンオンする。
【０１７５】
一方、発光チップＣｂ１においては、時刻ｃにおいて、書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、許可信号φＥｂが「Ｈ」（０Ｖ）の状態にあることから、発光チップＣｂ１の第１書込信号線７４ａの電位は、表３に示すように−１．１Ｖになる。しかし、しきい電圧は、−４．２Ｖである記憶サイリスタＭ１はターンオンしない。すなわち、第１の実施の形態における時刻ｃの動作と同じとなる。
【０１７６】
以上説明したように、本実施の形態における発光チップＣを用いても、発光装置６５等の動作は、第１の実施の形態と同じとなる。
ここでは、最大２個の発光サイリスタＬを並行して点灯（発光）させるとしたが、第２の実施の形態において説明したように、３個以上の発光サイリスタＬを並行して点灯（発光）させるようにしてもよい。
よって、本実施の形態においても、複数の発光点（発光サイリスタＬ）を並行して点灯させうる発光チップＣを用いた発光装置６５において、回路基板６２上の配線の本数を抑制しうる。
【０１７７】
（第４の実施の形態）
第４の実施の形態は、第１の実施の形態における発光チップＣの構成が異なっている。
図１７は、第４の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップＣの回路構成を説明するための等価回路図である。なお、図１７では、発光チップＣａ１を例に説明し、発光チップＣａ１（Ｃ）と表記する。他の発光チップＣａ２〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５の構成は、発光チップＣａ１の構成と同じである。第１の実施の形態におけると同様に、それぞれの発光チップＣは最大２個の発光サイリスタＬを並行して点灯させうる構成となっている。図８に示した発光チップＣと同様なものには、同じ符号を付して、詳細な説明を省略する。
【０１７８】
本実施の形態における発光チップＣａ１（Ｃ）では、第１書込信号線７４ａおよび第２書込信号線７４ｂと記憶サイリスタＭとの接続の状態および第１書込信号線７４ａおよび第２書込信号線７４ｂとφＥ端子およびφＷ端子との接続の状態が、第１の実施の形態における発光チップＣａ１（Ｃ）と異なっている。
すなわち、第１書込信号線７４ａは許可信号φＥａが供給されるφＥ端子に接続されている。そして、記憶サイリスタＭ１、Ｍ２、Ｍ３、…のカソード端子と、第１書込信号線７４ａとが、それぞれ許可抵抗Ｒｅ１、Ｒｅ２、Ｒｅ３、…を介して接続されている。
一方、第２書込信号線７４ｂは書込信号φＷ１が供給されるφＷ端子に接続されている。そして、記憶サイリスタＭ１、Ｍ２、Ｍ３、…のカソード端子と、第２書込信号線７４ｂとが、それぞれ記憶抵抗Ｒｍ１、Ｒｍ２、Ｒｍ３、…を介して接続されている。
なお、許可抵抗Ｒｅ１、Ｒｅ２、Ｒｅ３、…をそれぞれ区別しないときは、許可抵抗Ｒｅと、記憶抵抗Ｒｍ１、Ｒｍ２、Ｒｍ３、…をそれぞれ区別しないときは、記憶抵抗Ｒｍと表記する。
本実施の形態において、例えばＲｍ＝１ｋΩ、Ｒｅ＝５００Ωとする。
本実施の形態における発光チップＣａ１（Ｃ）は、詳細な説明を省略するが、図９に示した第１の実施の形態の発光チップＣａ１（Ｃ）と同様な平面レイアウトおよび断面で構成しうる。
【０１７９】
以下では、本実施の形態における発光チップＣを用いても、第１の実施の形態と同様に
動作することを説明する。よって、図１０のタイミングチャートにしたがって説明する。
表５は、発光チップＣａ１のすべての記憶サイリスタＭがオン状態にないとした場合において、φＥ端子（許可信号φＥａ）とφＷ端子（書込信号φＷ１）の電位により設定される接続点Ｅの電位を示している。なお、発光チップＣａ１のすべての記憶サイリスタＭがオン状態になければ、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は、表５に示した接続点Ｅの電位になっている。よって、表５は、発光チップＣａ１のすべての記憶サイリスタＭがオン状態にないときの、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位を示している。表５は、表１と同じである。
【０１８０】
【表５】
【０１８１】
次に、奇数番号の記憶サイリスタＭの一つがオン状態にあるときを説明する。奇数番号の記憶サイリスタＭの一つがオン状態にあるときは、φＥ端子の電位は「Ｌ」（−３．３Ｖ）になっている。よって、第１書込信号線７４ａの電位は「Ｌ」（−３．３Ｖ）である。
一方、オン状態の記憶サイリスタＭのカソード端子の電位は−１．４Ｖになる。しかし、第２書込信号線７４ｂはφＷ端子に接続されているので、第２書込信号線７４ｂの電位はオン状態の記憶サイリスタＭの影響を受けず、書込信号φＷ１にしたがって変化する。よって、奇数番号の記憶サイリスタＭの一つがオン状態にある場合においても、φＥ端子（許可信号φＥ）とφＷ端子（書込信号φＷ１）の電位により設定される接続点Ｅの電位は、表５に示したと同じである。
【０１８２】
以上説明したように、本実施の形態における発光チップＣを用いても、発光装置６５等の動作は、第１の実施の形態と同じとなる。
ここでは、最大２個の発光サイリスタＬを並行して点灯（発光）させるとしたが、第２の実施の形態において説明したように、３個以上の発光サイリスタＬを並行して点灯（発光）させるようにしてもよい。
よって、本実施の形態においても、複数の発光点（発光サイリスタＬ）を並行して点灯させうる発光チップＣを用いた発光装置６５において、回路基板６２上の配線の本数を抑制しうる。
【０１８３】
第１から第４の実施の形態において、転送サイリスタＴは、第１転送信号φ１と第２転送信号φ２の２相で駆動した。しかし、転送サイリスタＴの３個毎に３相の転送信号を送信して駆動してもよい。同様にして、４相以上の転送信号を送信して駆動してもよい。
また、第１から第４の実施の形態において、隣接する転送サイリスタＴのゲート端子Ｇｔ間を結合ダイオードＤｘを介して接続した。しかし、一方の端子の電位変化が他方の端子の電位変化を生じさせる電気的手段であればよく、結合ダイオードＤｘの代わりに抵抗などを用いてもよい。
さらに、第１から第４の実施の形態において、転送サイリスタＴのゲート端子Ｇｔと記憶サイリスタＭのゲート端子Ｇｍとを接続ダイオードＤｙを介して接続した。しかし、電位降下を生じさせて電位をシフトできる電気的手段であればよく、接続ダイオードＤｙの代わりに抵抗などを用いてもよい。
【０１８４】
なお、第１から第４の実施の形態において、発光チップＣは記憶サイリスタＭのゲート端子Ｇｍと発光サイリスタＬのゲート端子Ｇｌとが接続されていた。しかし、記憶サイリスタＭと同様な構成の複数の素子（ここでは保持素子または保持サイリスタと呼ぶ。）を、記憶サイリスタＭと発光サイリスタＬとの間に、それぞれが対応するように設けてもよい。なお、記憶サイリスタＭのゲート端子Ｇｍと保持サイリスタのゲート端子とが、ダイオード等の電気的手段を介して接続され、保持サイリスタのゲート端子と発光サイリスタＬのゲート端子Ｇｌとが接続されている。そして、保持サイリスタのカソード端子は、新たに設けた１本の信号線（保持信号線）に接続されている。
保持信号線に保持信号を送信することで、オン状態の記憶サイリスタＭに対応する保持サイリスタをターンオンさせ、発光サイリスタＬの位置（番号）の情報を記憶サイリスタＭから保持サイリスタに転送（転写）させる。その後、オン状態の保持サイリスタに対応する発光サイリスタＬを点灯（発光）させる。
このように、記憶素子と発光素子との間に、記憶素子から点灯（発光）させる発光素子の位置（番号）の情報を受け継ぐ、バッファとなる素子（保持素子）が１段または複数段介するようにしてもよい。
このような発光チップＣを用いた発光装置６５においても、回路基板６２上の配線の本数を抑制しうる。
【０１８５】
なお、第１から第４の実施の形態において、発光チップＣには、自己走査型発光素子アレイ（ＳＬＥＤ）が１個搭載されているとしたが、２個以上搭載されていてもよい。２個以上搭載されている場合には、それぞれの自己走査型発光素子アレイ（ＳＬＥＤ）を発光チップＣと置き換えればよい。
また、発光チップＣの発光素子列９０の発光点（発光サイリスタＬ）の数を１２８として説明したが、この個数は任意に設定してよい。
【０１８６】
そして、第１から第４の実施の形態において、発光チップ群を構成する発光チップＣの数および発光チップ組を構成する発光チップＣをそれぞれ同数としたが、異なっていてもよい。また、発光チップ組を構成する発光チップＣは、それぞれが異なる発光チップ群に属しているとしたが、同じ発光チップ群に属する発光チップＣを含んでいてもよい。
【０１８７】
さらに、第１から第４の実施の形態では、サイリスタ（転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬ）のアノード端子を基板８０にとって共通にしたアノードコモンとして説明した。カソード端子を基板８０としたカソードコモンにおいても、回路の極性を変更することによって用いうる。
【符号の説明】
【０１８８】
１…画像形成装置、１０…画像形成プロセス部、１１…画像形成ユニット、１２…感光体ドラム、１４…プリントヘッド、３０…画像出力制御部、４０…画像処理部、６２…回路基板、６３…発光部、６４…ロッドレンズアレイ、６５…発光装置、９０…発光素子列、１００…信号発生回路、１０１…転送信号発生部、１０２…許可信号発生部、１０３…書込信号発生部、１０４…点灯信号発生部、φ１（φ１ａ、φ１ｂ、φ１ｃ、φ１ｄ）…第１転送信号、φ２（φ２ａ、φ２ｂ、φ２ｃ、φ２ｄ）…第２転送信号、φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）…許可信号、φＷ（φＷ１〜φＷ５）…書込信号、φＩ（φＩａ１〜φＩａ５、φＩｂ１〜φＩｂ５、φＩｃ１〜φＩｃ５、φＩｄ１〜φＩｄ５）…点灯信号、Ｃ（Ｃａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）…発光チップ、Ｌ（Ｌ１、Ｌ２、Ｌ３…）…発光サイリスタ、Ｔ（Ｔ１、Ｔ２、Ｔ３…）…転送サイリスタ、Ｍ（Ｍ１、Ｍ２、Ｍ３…）…記憶サイリスタ、Ｄｘ（Ｄｘ１、Ｄｘ２、Ｄｘ３…）…結合ダイオード、Ｄｙ（Ｄｙ１、Ｄｙ２、Ｄｙ３…）…接続ダイオード、Ｖｇａ…電源電位、Ｖｓｕｂ…基準電位
【技術分野】
【０００１】
本発明は、発光装置、発光装置の駆動方法、プリントヘッドおよび画像形成装置に関する。
【背景技術】
【０００２】
電子写真方式を採用した、プリンタや複写機、ファクシミリ等の画像形成装置では、一様に帯電された感光体上に、画像情報を光記録手段により照射することにより静電潜像を得た後、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着することによって画像形成が行われる。かかる光記録手段として、レーザを用い、主走査方向にレーザ光を走査させて露光する光走査方式の他、近年では、装置の小型化の要請を受けて発光素子としての発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を主走査方向に多数、配列してなる発光装置を用いたＬＥＤプリントヘッド（ＬＰＨ：ＬＥＤ Ｐｒｉｎｔ Ｈｅａｄ）が採用されている。
【０００３】
特許文献１には、シフト部サイリスタに、接続すべき対応する発光部サイリスタを設けないことにより、複数点灯可能で、途中でデータの書込を中断できる構造の自己走査型発光素子アレイチップが記載されている。
特許文献２には、自己走査型発光素子アレイにおける１個の転送部サイリスタがオンしているときに、この転送部サイリスタに対応する発光部サイリスタのみ発光させるか、または、隣接する２個の転送部サイリスタがオンしているときに、これら転送部サイリスタに対応する隣接する２個の発光部サイリスタを発光させるように駆動する自己走査型発光素子アレイの駆動方法が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１８１７４１号公報
【特許文献２】特開２００２−１３７４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、発光チップの複数個の発光素子を並行して点灯すると、ＬＰＨにおける発光装置の配線数が増加する。
【０００６】
本発明は、複数の発光素子を並行して点灯しうる発光チップを用いた発光装置の配線数の増加を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に記載の発明は、それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップと、前記複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、前記Ｍ群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、前記複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、前記許可信号により選択が許可された発光チップにおいて、前記複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、前記複数の発光チップに対して、前記記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段とを備えた発光装置である。
請求項２に記載の発明は、前記複数の発光チップのそれぞれは、前記複数の記憶素子のそれぞれに対応して設けられ、前記複数の発光素子を順に点灯させる発光素子としての選択の対象に指定する転送素子をさらに備えるとともに、前記Ｍ群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子を順に選択の対象に指定する転送信号を送信する転送信号供給手段をさらに備えることを特徴とする請求項１に記載の発光装置である。
請求項３に記載の発明は、前記書込信号供給手段は、前記Ｎ組のそれぞれの組に属する発光チップに対して、前記Ｍ群のそれぞれの群毎に、時系列で書込信号を送信することを特徴とする請求項１または２に記載の発光装置である。
請求項４に記載の発明は、前記点灯信号供給手段、前記転送信号供給手段および前記許可信号供給手段は、前記Ｍ群のそれぞれの群に対して、前記点灯信号、前記転送信号および前記許可信号を、群毎に時間軸上でずらして送信することを特徴とする請求項１ないし３のいずれか１項に記載の発光装置である。
【０００８】
請求項５に記載の発明は、それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップを備える発光装置を駆動する方法であって、前記複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、前記Ｍ群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信するステップと、前記複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、前記許可信号により選択が許可された発光チップにおいて、前記複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信するステップと、前記複数の発光チップに対して、前記記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信するステップとを含む発光装置の駆動方法である。
【０００９】
請求項６に記載の発明は、それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップと、当該複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、当該Ｍ群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、当該複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、当該許可信号により選択が許可された発光チップにおいて、当該複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、当該複数の発光チップに対して、当該記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段とを備え、像保持体を露光して静電潜像を形成する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段とを備えるプリントヘッドである。
【００１０】
請求項７に記載の発明は、像保持体を帯電する帯電手段と、それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップと、当該複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、当該Ｍ群のそれぞれの群に属する発光チップに共通に、当該複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、当該複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、当該許可信号により選択が許可された発光チップにおいて、当該複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、当該複数の発光チップに対して、当該記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段とを備え、前記像保持体を露光して静電潜像を形成する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、前記像保持体に形成された前記静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段とを備える画像形成装置である。
【発明の効果】
【００１１】
請求項１の発明によれば、本構成を有していない場合に比較して、発光装置の配線数の増加を抑制できる。
請求項２の発明によれば、本構成を有していない場合に比較して、発光装置の配線数の増加をより抑制できる。
請求項３および４の発明によれば、本構成を有していない場合に比較して、発光装置を制御する信号がより容易に構成できる。
請求項５の発明によれば、本構成を有していない場合に比較して、発光装置の制御がより容易にできる。
請求項６の発明によれば、本構成を有しない場合に比較して、大きさがより小さいプリントヘッドが実現できる。
請求項７の発明によれば、本構成を有しない場合に比較して、大きさがより小さい画像形成装置が実現できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態が適用される画像形成装置の全体構成の一例を示した図である。
【図２】プリントヘッドの構成を示した断面図である。
【図３】第１の実施の形態における発光装置の上面図である。
【図４】発光チップの端子構成を示した図である。
【図５】第１の実施の形態における発光装置の回路基板上の配線構成（左半分）を示した図である。
【図６】第１の実施の形態における発光装置の回路基板上の配線構成（右半分）を示した図である。
【図７】第１の実施の形態における発光装置の発光チップをマトリクスの各要素に配置して示した図である。
【図８】第１の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップの回路構成を説明するための等価回路図である。
【図９】第１の実施の形態における発光チップの平面レイアウト図および断面図である。
【図１０】第１の実施の形態における発光装置の動作を説明するためのタイミングチャートである。
【図１１】第１の実施の形態を用いない場合の、自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップの回路構成を説明するための等価回路図である。
【図１２】第１の実施の形態を用いない場合の発光装置において、発光チップをマトリクスの各要素に配置して示した図である。
【図１３】点灯信号φＩを供給する定電流源の一例を説明する図である。
【図１４】第２の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップの回路構成を説明するための等価回路図である。
【図１５】第２の実施の形態における発光装置の動作を説明するためのタイミングチャートである。
【図１６】第３の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップの回路構成を説明するための等価回路図である。
【図１７】第４の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップの回路構成を説明するための等価回路図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１は第１の実施の形態が適用される画像形成装置１の全体構成の一例を示した図である。図１に示す画像形成装置１は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置１は、各色の画像データに対応して画像形成を行なう画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部４０を備えている。
【００１４】
画像形成プロセス部１０は、予め定められた間隔を置いて並列的に配置される複数のエンジンからなる画像形成ユニット１１を備えている。この画像形成ユニット１１は、４つの画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋから構成されている。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれ、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光するプリントヘッド１４、プリントヘッド１４によって得られた静電潜像を現像する現像手段の一例としての現像器１５を備えている。ここで、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、現像器１５に収納されたトナーを除いて、同様に構成されている。そして、画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれがイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。
また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を被転写体の一例としての記録用紙に多重転写させるために、この記録用紙を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動させるロールである駆動ロール２２と、感光体ドラム１２のトナー像を記録用紙に転写させる転写手段の一例としての転写ロール２３と、記録用紙にトナー像を定着させる定着器２４とを備えている。
【００１５】
この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信された画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて発光するプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。同様に、画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色トナー像が形成される。
【００１６】
各画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印Ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙に、転写ロール２３に印加された転写電界により、順次静電転写され、記録用紙上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙は、定着器２４まで搬送される。定着器２４に搬送された記録用紙上の合成トナー像は、定着器２４によって熱および圧力による定着処理を受けて記録用紙上に定着され、画像形成装置１から排出される。
【００１７】
図２は、プリントヘッド１４の構成を示した断面図である。このプリントヘッド１４は、ハウジング６１、感光体ドラム１２を露光する複数の発光素子（本実施の形態では発光サイリスタ）からなる発光部６３を備えた露光手段の一例としての発光装置６５、発光部６３から出射された光を感光体ドラム１２表面に結像させる光学手段の一例としてのロッドレンズアレイ６４を備えている。
発光装置６５は、発光部６３、発光部６３を駆動する信号発生回路１００（後述の図３参照）等を搭載する回路基板６２を備えている。
【００１８】
ハウジング６１は、例えば金属で形成され、回路基板６２およびロッドレンズアレイ６４を支持し、発光部６３の発光素子における発光点とロッドレンズアレイ６４の焦点面とが一致するように設定されている。また、ロッドレンズアレイ６４は、感光体ドラム１２の軸方向（主走査方向）に沿って配置されている。
【００１９】
図３は、第１の実施の形態における発光装置６５の上面図である。
図３に示すように、本実施の形態における発光装置６５では、発光部６３は、回路基板６２上に、５個の発光チップＣａ１〜Ｃａ５（発光チップ群＃ａ）、同じく５個の発光チップＣｂ１〜Ｃｂ５（発光チップ群＃ｂ）、同じく５個の発光チップＣｃ１〜Ｃｃ５（発光チップ群＃ｃ）、５個の発光チップＣｄ１〜Ｃｄ５（発光チップ群＃ｄ）が主走査方向に二列に千鳥状に配置して構成されている。ここでは、発光チップ群＃ａの発光チップＣａ１〜Ｃａ５と、発光チップ群＃ｃの発光チップＣｃ１〜Ｃｃ５とが向き合うように千鳥状に配置され、発光チップ群＃ｂの発光チップＣｂ１〜Ｃｂ５と発光チップ群＃ｄの発光チップＣｄ１〜Ｃｄ５とが向き合うように千鳥状に配置されている。
なお、発光チップＣａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５の構成は同一であってよい。よって、発光チップＣａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５をそれぞれ区別しないときは、発光チップＣと表記する。
【００２０】
本実施の形態では、上述したように、４つの発光チップ群（発光チップ群＃ａ、＃ｂ、＃ｃ、＃ｄ）を備えている。すなわち、発光チップ群＃ａは５個の発光チップＣａ１〜Ｃａ５を、発光チップ群＃ｂは５個の発光チップＣｂ１〜Ｃｂ５を、発光チップ群＃ｃは５個の発光チップＣｃ１〜Ｃｃ５を、発光チップ群＃ｄは５個の発光チップＣｄ１〜Ｃｄ５を備えている。
以下の説明において、発光チップ群を群と略すことがある。
【００２１】
さらに、本実施の形態では、後述するように、４つの発光チップ群（発光チップ群＃ａ、＃ｂ、＃ｃ、＃ｄ）に属する発光チップＣは、５つの発光チップ組（発光チップ組＃１、＃２、＃３、＃４、＃５）に分けられている（後述する図７参照）。すなわち、発光チップ組＃１は、発光チップ群＃ａの発光チップＣａ１、発光チップ群＃ｂの発光チップＣｂ１、発光チップ群＃ｃの発光チップＣｃ１、発光チップ群＃ｄの発光チップＣｄ１を備える。
発光チップ組＃２は、発光チップ群＃ａの発光チップＣａ２、発光チップ群＃ｂの発光チップＣｂ２、発光チップ群＃ｃの発光チップＣｃ２、発光チップ群＃ｄの発光チップＣｄ２を備える。他の発光チップ組（発光チップ組＃３、＃４、＃５）も同様に、発光チップ組の番号と同じ番号の発光チップＣから構成されている。
以下の説明において、発光チップ組を組と略すことがある。
【００２２】
そして、発光装置６５は、前述したように、発光部６３を駆動する信号発生回路１００を備えている。
なお、本実施の形態では、発光チップＣの数として、合計２０個を用いたが、これに限定されない。また、２０個の発光チップＣを４つの発光チップ群と５つの発光チップ組とに分けたが、これに限定されない。
【００２３】
図４は、発光チップＣの端子構成を示した図である。
発光チップＣは、矩形の基板８０（後述する図９参照）上に、長辺の一方に沿って列状に設けられた複数の発光素子（本実施の形態では発光サイリスタＬ１、Ｌ２、Ｌ３、…）からなる発光素子列９０を備えている。さらに、発光チップＣは、基板８０の長辺方向の両端部に、各種の制御信号等を取り込むためのボンディングパッドである複数の入力端子（φ１端子、φ２端子、Ｖｇａ端子、φＷ端子、φＥ端子、φＩ端子）を備えている。なお、これらの入力端子は、発光素子列９０を手前に見て、基板８０の左端部からφ１端子、φ２端子、Ｖｇａ端子の順に設けられ、基板８０の右端部からφＩ端子、φＥ端子、φＷ端子の順に設けられている。そして、発光素子列９０は、Ｖｇａ端子とφＷ端子との間に設けられている。
【００２４】
図５および図６は、第１の実施の形態における発光装置６５の回路基板６２上の配線構成を示した図である。前述したように、発光装置６５の回路基板６２には、信号発生回路１００および発光部６３を構成する複数の発光チップＣ（発光チップＣａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）が搭載され、信号発生回路１００と発光チップＣ（発光チップＣａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）とを相互に接続する配線が設けられている。
図５は、発光チップＣ（発光チップＣａ１〜Ｃａ５、Ｃｃ１〜Ｃｃ５）の部分（図３に示した発光装置６５の左半分）を示し、図６は発光チップＣ（Ｃｂ１〜Ｃｂ５、Ｃｄ１〜Ｃｄ５）の部分（図３に示した発光装置６５の右半分）を示す。
なお、図５および図６では、それぞれの図に示された発光チップＣ（発光チップＣａ１〜Ｃａ５、Ｃｃ１〜Ｃｃ５）、発光チップＣ（Ｃｂ１〜Ｃｂ５、Ｃｄ１〜Ｃｄ５）に関連する部分のみを示している。そして、図５および図６には、それぞれに示された発光チップＣに関連する配線を示している。さらに、図５および図６には、信号発生回路１００を分けて、それぞれに示された発光チップＣに関連する部分を、信号発生回路１００Ｌおよび信号発生回路１００Ｒとして示した。ただし、信号発生回路１００Ｌおよび信号発生回路１００Ｒには、後述する書込信号φＷ１〜φＷ２を送信する書込信号発生部１０３およびＶｇａ、Ｖｓｕｂが重複して記載されている。なお、以下では、信号発生回路１００Ｌおよび信号発生回路１００Ｒを区別せず、信号発生回路１００として説明する。
【００２５】
まず、図５および図６により、信号発生回路１００の構成について説明する。
信号発生回路１００には、図示しないが、画像出力制御部３０および画像処理部４０（図１参照）より、画像処理された画像データおよび各種の制御信号が入力される。信号発生回路１００は、これらの画像データおよび各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路１００は、各種の制御信号に基づき、図５に示すように発光チップ群＃ａ（発光チップＣａ１〜Ｃａ５）に対して、第１転送信号φ１ａと第２転送信号φ２ａとを送信する転送信号発生部１０１ａと、発光チップ群＃ｃ（発光チップＣｃ１〜Ｃｃ５）に対して、第１転送信号φ１ｃと第２転送信号φ２ｃとを送信する転送信号発生部１０１ｃと、図６に示すように発光チップ群＃ｂ（発光チップＣｂ１〜Ｃｂ５）に対して、第１転送信号φ１ｂと第２転送信号φ２ｂとを送信する転送信号発生部１０１ｂと、発光チップ群＃ｄ（発光チップＣｄ１〜Ｃｄ５）に対して、第１転送信号φ１ｄと第２転送信号φ２ｄとを送信する転送信号発生部１０１ｄとを備えている。
以下の説明において、第１転送信号φ１ａ、φ１ｂ、φ１ｃ、φ１ｄをそれぞれ区別しないときは第１転送信号φ１と呼び、第２転送信号φ２ａ、φ２ｂ、φ２ｃ、φ２ｄをそれぞれ区別しないときは第２転送信号φ２と表記する。
【００２６】
さらに、信号発生回路１００は、各種の制御信号に基づき、図５に示すように発光チップ群＃ａ（発光チップＣａ１〜Ｃａ５）に対して、許可信号φＥａを送信する許可信号発生部１０２ａと、発光チップ群＃ｃ（発光チップＣｃ１〜Ｃｃ５）に対して、許可信号φＥｃを送信する許可信号発生部１０２ｃと、図６に示すように発光チップ群＃ｂ（発光チップＣｂ１〜Ｃｂ５）に対して、許可信号φＥｂを送信する許可信号発生部１０２ｂと、発光チップ群＃ｄ（発光チップＣｄ１〜Ｃｄ５）に対して、許可信号φＥｄを送信する許可信号発生部１０２ｄとを備えている。
以下の説明において、許可信号φＥａ、φＥｂ、φＥｃ、φＥｄをそれぞれ区別しないときは許可信号φＥと表記する。
【００２７】
さらにまた、信号発生回路１００は、図５に示すように発光チップ群＃ａの発光チップＣａ１〜Ｃａ５のそれぞれに対して、点灯信号φＩａ１〜φＩａ５をそれぞれ送信する点灯信号発生部１０４ａと、発光チップ群＃ｃの発光チップＣｃ１〜Ｃｃ５それぞれに対して、点灯信号φＩｃ１〜φＩｃ５をそれぞれ送信する点灯信号発生部１０４ｃと、図６に示すように発光チップ群＃ｂの発光チップＣｂ１〜Ｃｂ５のそれぞれに対して、点灯信号φＩｂ１〜φＩｂ５をそれぞれ送信する点灯信号発生部１０４ｂと、発光チップ群＃ｄの発光チップＣｄ１〜Ｃｄ５のそれぞれに対して、点灯信号φＩｄ１〜φＩｄ５をそれぞれ送信する点灯信号発生部１０４ｄとを備えている。
以下の説明において、点灯信号φＩａ１〜φＩａ５をそれぞれ区別しないときは、点灯信号φＩａと表記する。他の点灯信号φＩｂ１〜φＩｂ５、φＩｃ１〜φＩｃ５、φＩｄ１〜φＩｄ５も同様にそれぞれ点灯信号φＩｂ、φＩｃ、φＩｄと表記する。さらに、点灯信号φＩａ、φＩｂ、φＩｃ、φＩｄをそれぞれ区別しないときは点灯信号φＩと表記する。
【００２８】
そして、信号発生回路１００は、各種の制御信号に基づき、図５および図６に示すように、発光チップＣ（Ｃａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）に書込信号φＷ１〜φＷ５を供給する書込信号供給手段の一例としての書込信号発生部１０３を備えている。なお、書込信号発生部１０３は、発光チップ組（＃１、＃２、＃３、＃４、＃５）毎に共通に、書込信号φＷ１〜φＷ５をそれぞれ送信する。すなわち、書込信号発生部１０３は発光チップ組＃１の発光チップＣに共通に書込信号φＷ１を送信し、発光チップ組＃２の発光チップＣに共通に書込信号φＷ２を送信する。他の発光チップ組（＃３、＃４、＃５）についても同様である。
ここで、書込信号φＷ１〜φＷ５をそれぞれ区別しないときは、書込信号φＷと表記する。
【００２９】
なお、図５および図６では、転送信号発生部１０１ａ、１０１ｂ、１０１ｃ、１０１ｄを分けて示したが、これらをまとめて転送信号供給手段の一例としての転送信号発生部１０１と表記する。同様に、許可信号発生部１０２ａ、１０２ｂ、１０２ｃ、１０２ｄを分けて示したが、これらをまとめて許可信号供給手段の一例としての許可信号発生部１０２と表記する。さらに同様に、点灯信号発生部１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを分けて示したが、これらをまとめて点灯信号供給手段の一例としての点灯信号発生部１０４と表記する。
【００３０】
次に、図５および図６により、信号発生回路１００と発光チップＣ（Ｃａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）とを相互に接続する配線について説明する。
回路基板６２には、発光チップＣの裏面に設けられた裏面電極８５（後述する図９参照）であるＶｓｕｂ端子（後述の図８および図９参照）に接続され、基準電位Ｖｓｕｂを与える電源ライン２００ａが設けられている。そして、回路基板６２には、発光チップＣに設けられたＶｇａ端子に接続され、電力供給のための電源電位Ｖｇａを与える電源ライン２００ｂが設けられている。
【００３１】
また、図５に示すように、回路基板６２には、信号発生回路１００の転送信号発生部１０１ａから、発光チップ群＃ａの発光チップＣａ１〜Ｃａ５のφ１端子に、第１転送信号φ１ａを送信するための第１転送信号ライン２０１ａ、および発光チップ群＃ａの発光チップＣａ１〜Ｃａ５のφ２端子に、第２転送信号φ２ａを送信するための第２転送信号ライン２０２ａが設けられている。第１転送信号φ１ａおよび第２転送信号φ２ａは、発光チップ群＃ａの発光チップＣａ１〜Ｃａ５に共通（並列）に送信される。他の第１転送信号φ１ｂ、φ１ｃ、φ１ｄおよび第２転送信号φ２ｂ、φ２ｃ、φ２ｄについても、同様であるので説明を省略する。
一組の第１転送信号φ１と第２転送信号φ２とが、発光チップ群毎に共通に送信される。
なお、図５および図６では、信号ラインは数字と群を示すアルファベットとの組み合わせ（例えば、第１転送信号ラインは２０１と発光チップ群＃ａを示すａによる２０１ａ）により示している。
【００３２】
回路基板６２には、信号発生回路１００の許可信号発生部１０２ａから、発光チップ群＃ａの発光チップＣａ１〜Ｃａ５のφＥ端子に、許可信号φＥａを送信するための許可信号ライン２０３ａが設けられている。許可信号φＥａは、発光チップ群＃ａの発光チップＣａ１〜Ｃａ５に共通（並列）に送信される。他の許可信号φＥｂ〜φＥｄも同様であるので説明を省略する。
許可信号φＥは、発光チップ群毎に共通に送信される。
【００３３】
さらに、回路基板６２には、信号発生回路１００の点灯信号発生部１０４ａから、発光チップ群＃ａの発光チップＣａ１〜Ｃａ５のそれぞれのφＩ端子に、点灯信号φＩａ１〜φＩａ５を送信するための点灯信号ライン２０４＿１ａ〜２０４＿５ａが設けられている。すなわち、点灯信号φＩａは、発光チップＣａ１〜Ｃａ５のそれぞれに個別に送信される。他の点灯信号φＩｂ１〜φＩｂ５、φＩｃ１〜φＩｃ５、φＩｄ１〜φＩｄ５についても同様であるので説明を省略する。
点灯信号φＩは、発光チップＣにそれぞれ個別に送信される。
【００３４】
さらにまた、回路基板６２には、信号発生回路１００の書込信号発生部１０３から、発光チップ組（＃１〜＃５）毎に共通に書込信号φＷ（φＷ１〜φＷ５）を送信する書込信号ライン２０５＿１〜２０５＿５が設けられている。
例えば、書込信号ライン２０５＿１は、発光チップ組＃１に属する発光チップ群＃ａの発光チップＣａ１、発光チップ群＃ｂの発光チップＣｂ１、発光チップ群＃ｃの発光チップＣｃ１、発光チップ群＃ｄの発光チップＣｄ１のそれぞれのφＷ端子に接続され、書き込み信号φＷ１を送信する。同様にして、書込信号ライン２０５＿２〜２０５＿５は、それぞれ発光チップ組＃２〜＃５の発光チップＣのφＷ端子に共通に接続され、それぞれ書き込み信号φＷ２〜φＷ５を送信する。
【００３５】
以上説明したように、回路基板６２上のすべての発光チップＣには、基準電位Ｖｓｕｂと電源電位Ｖｇａが共通に供給される。
転送信号φ１、φ２、許可信号φＥは、発光チップ群（＃ａ〜＃ｄ）毎に共通に送信される。
一方、書込信号φＷは、発光チップ組（＃１〜＃５）毎に共通に送信される。
そして、点灯信号φＩは、発光チップＣ毎に個別に送信される。
【００３６】
図７は、第１の実施の形態における発光装置６５の発光チップＣをマトリクスの各要素に配置して示した図である。
図７では、発光チップＣ（発光チップＣａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）を４×５のマトリクスの各要素に配置して、上記した信号発生回路１００からそれぞれの発光チップＣに送信される信号（転送信号φ１、φ２、許可信号φＥ、点灯信号φＩ、書込信号φＷ）の配線（信号ライン）のみを示している。
上述したように、転送信号φ１、φ２、許可信号φＥは、発光チップ群（＃ａ〜＃ｄ）毎に共通に送信され、書込信号φＷは、発光チップ組（＃１〜＃５）毎に共通に送信され、点灯信号φＩは、発光チップＣ毎に個別に送信されることが分かる。
【００３７】
ここで、２０個の発光チップＣを用いる本実施の形態における回路基板６２上の配線（信号ライン）の本数について説明する。まず、転送信号φ１、φ２用の配線（信号ライン）は、発光チップ群毎に２本であるので、４つの発光チップ群（＃ａ〜＃ｄ）で８本である。許可信号φＥ用の配線（信号ライン）は、発光チップ群毎に１本であるので、４つの発光チップ群（＃ａ〜＃ｄ）で４本である。書込信号φＷ用の配線（信号ライン）は、発光チップ組毎に１本であるので、５つの発光チップ組（＃１〜＃５）で５本である。点灯信号φＩ用の配線（信号ライン）は、発光チップＣ毎に１本であるので、２０個の発光チップＣに対して２０本である。これに、基準電位Ｖｓｕｂ用の電源ライン２００ａおよび電源電位Ｖｇａ用の電源ライン２００ｂが加わる。よって、本実施の形態における回路基板６２上の配線（信号ライン）の本数は３９本となる。
【００３８】
なお、発光チップＣの数がＭ×Ｎ個（Ｍ群、Ｎ組）であるとすると、転送信号φ１、φ２用の配線（信号ライン）は、発光チップ群毎に２本であるので、Ｍ個の発光チップ群で２×Ｍ本である。許可信号φＥ用の配線（信号ライン）は、発光チップ群毎に１本であるので、Ｍ個の発光チップ群でＭ本である。書込信号φＷ用の配線（信号ライン）は、発光チップ組毎に１本であるので、Ｎ個の発光チップ組でＮ本である。点灯信号φＩ用の配線（信号ライン）は、発光チップＣ毎に１本であるので、Ｍ×Ｎ本である。これに、基準電位Ｖｓｕｂ用の電源ライン２００ａおよび電源電位Ｖｇａ用の電源ライン２００ｂが加わる。よって、発光チップＣの数がＭ×Ｎ個である回路基板６２上の配線（信号ライン）の本数は（３×Ｍ＋Ｎ＋Ｍ×Ｎ＋２）本となる。
【００３９】
図８は、第１の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップＣの回路構成を説明するための等価回路図である。なお、図８では、図４と異なり、入力端子（Ｖｇａ端子、φ１端子、φ２端子、φＥ端子、φＷ端子、φＩ端子）を図中左端に示した。しかし、入力端子（Ｖｇａ端子、φ１端子、φ２端子、φＥ端子、φＷ端子、φＩ端子）を除いて、以下に説明する各素子は、後述する図９に示すように、発光チップＣにおける各素子のレイアウトに基づいて配置されている。
ここでは、発光チップＣａ１を例にして発光チップＣを説明し、発光チップＣａ１（Ｃ）と表記する。なお、他の発光チップＣ（Ｃａ２〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）の構成は、発光チップＣａ１と同じである。
なお、第１転送信号φ１などの信号についても、発光チップＣａ１に対する信号と、区別しない信号とを組み合わせて、例えば第１転送信号φ１ａ（φ１）と表記する。
【００４０】
発光チップＣａ１（Ｃ）は、前述したように基板８０（後述する図９参照）上に列状に配列された発光素子の一例としての発光サイリスタＬ１、Ｌ２、Ｌ３、…からなる発光サイリスタ列（図４の発光素子列９０）を備えている。
さらに、発光チップＣａ１（Ｃ）は、発光サイリスタ列と同様に列状に配列された転送素子の一例としての転送サイリスタＴ１、Ｔ２、Ｔ３、…からなる転送サイリスタ列および同様に列状に配列された記憶素子の一例としての記憶サイリスタＭ１、Ｍ２、Ｍ３、…からなる記憶サイリスタ列を備えている。
ここでは、発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタＴ１、Ｔ２、Ｔ３、…、記憶サイリスタＭ１、Ｍ２、Ｍ３、…をそれぞれ区別しないときは、それぞれ発光サイリスタＬ、転送サイリスタＴ、記憶サイリスタＭと表記する。
なお、上記のサイリスタ（発光サイリスタＬ、転送サイリスタＴ、記憶サイリスタＭ）は、アノード端子、カソード端子、ゲート端子の３端子を有する半導体素子である。
【００４１】
また、発光チップＣａ１（Ｃ）は、転送サイリスタＴ１、Ｔ２、Ｔ３、…を番号順に２つをペアにしてそれぞれの間に結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…を備えている。そして、転送サイリスタＴ１、Ｔ２、Ｔ３、…と記憶サイリスタＭ１、Ｍ２、Ｍ３、…との間に接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…を備えている。
さらに、電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、…、電源線抵抗Ｒｇｙ１、Ｒｇｙ２、Ｒｇｙ３、…を備えている。
ここで、発光サイリスタＬなどと同様に、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…、接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…、電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、…、電源線抵抗Ｒｇｙ１、Ｒｇｙ２、Ｒｇｙ３、…をそれぞれ区別しないときは、それぞれ結合ダイオードＤｘ、接続ダイオードＤｙ、電源線抵抗Ｒｇｘ、電源線抵抗Ｒｇｙと表記する。
【００４２】
そして、発光サイリスタ列の発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタ列の転送サイリスタＴ１、Ｔ２、Ｔ３、…、記憶サイリスタ列の記憶サイリスタＭ１、Ｍ２、Ｍ３、…は、図８中において、左側から番号順に配列されている。さらに、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…、接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…、電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、…、電源線抵抗Ｒｇｙ１、Ｒｇｙ２、Ｒｇｙ３、…も、同様に、図中左側から番号順に配列されている。
そして、発光サイリスタ列、転送サイリスタ列、記憶サイリスタ列は、図８中上から、転送サイリスタ列、記憶サイリスタ列、発光サイリスタ列の順に並べられている。
【００４３】
図８は、発光サイリスタＬ１〜Ｌ４、記憶サイリスタＭ１〜Ｍ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。しかし、発光サイリスタ列における発光サイリスタＬの数は、予め定められた個数とすればよい。発光サイリスタＬの数を例えば１２８個とすると、転送サイリスタＴ、記憶サイリスタＭのそれぞれの数も１２８個である。同様に、接続ダイオードＤｙ、電源線抵抗Ｒｇｘ、電源線抵抗Ｒｇｙの数も１２８個である。しかし、結合ダイオードＤｘの数は、転送サイリスタＴの数より１少ない１２７個である。
なお、転送サイリスタＴおよび記憶サイリスタＭのそれぞれの数は、発光サイリスタＬの数より多くてもよい。
【００４４】
そして、発光チップＣａ１（Ｃ）は、１個のスタートダイオードＤｘ０を備えている。さらに、後述する第１転送信号φ１ａ（φ１）を送信する第１転送信号線７２と第２転送信号φ２ａ（φ２）を送信する第２転送信号線７３とに過剰な電流が流れるのを防止するための電流制限抵抗Ｒ１および電流制限抵抗Ｒ２を備えている。さらにまた、書込抵抗ＲＷ１およびＲＷ２、許可抵抗ＲＥ１およびＲＥ２を備えている。
【００４５】
では次に、発光チップＣａ１（Ｃ）における各素子の電気的な接続について説明する。
転送サイリスタＴのアノード端子、記憶サイリスタＭのアノード端子、発光サイリスタＬのアノード端子は、発光チップＣ１の基板８０に接続されている（アノードコモン）。
そして、これらのアノード端子は、基板８０裏面に設けられた裏面電極８５（後述の図９参照）であるＶｓｕｂ端子を介して電源ライン２００ａ（図５および図６参照）に接続されている。この電源ライン２００ａに、基準電位Ｖｓｕｂが供給される。
【００４６】
転送サイリスタＴの配列に沿って、奇数番目の転送サイリスタＴ１、Ｔ３、…のカソード端子は第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介して、第１転送信号φ１ａ（φ１）の入力端子であるφ１端子に接続されている。このφ１端子には、第１転送信号ライン２０１ａ（図５参照）が接続され、第１転送信号φ１ａが送信される。
【００４７】
一方、転送サイリスタＴの配列に沿って、偶数番目の転送サイリスタＴ２、Ｔ４、…のカソード端子は第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介して、第２転送信号φ２ａ（φ２）の入力端子であるφ２端子に接続されている。このφ２端子には、第２転送信号ライン２０２ａ（図５参照）が接続され、第２転送信号φ２ａが送信される。
【００４８】
記憶サイリスタＭの配列に沿って、奇数番目の記憶サイリスタＭ１、Ｍ３、…のカソード端子は第１書込信号線７４ａに接続されている。そして、第１書込信号線７４ａは、書込抵抗ＲＷ１を介して、書込信号φＷ１の入力端子であるφＷ端子に接続されている。このφＷ端子には、書込信号ライン２０５＿１（図５参照）が接続され、書込信号φＷ１（φＷ）が送信される。
一方、記憶サイリスタＭの配列に沿って、偶数番目の記憶サイリスタＭ２、Ｍ４、…のカソード端子は第２書込信号線７４ｂに接続されている。そして、第２書込信号線７４ｂは、書込抵抗ＲＷ２を介して、書込信号φＷ１の入力端子であるφＷ端子に接続されている。
また、第１書込信号線７４ａは、記憶サイリスタＭ１のアノード端子と書込抵抗ＲＷ１との間において、許可抵抗ＲＥ１を介して、許可信号φＥａ（φＥ）の入力端子であるφＥ端子に接続されている。このφＥ端子には、許可信号ライン２０３ａ（図５参照）が接続され、許可信号φＥａ（φＥ）が送信される。
さらに、第２書込信号線７４ｂは、記憶サイリスタＭ２のアノード端子と書込抵抗ＲＷ２との間において、許可抵抗ＲＥ２を介して、φＥ端子に接続されている。
すなわち、第１書込信号線７４ａおよび第２書込信号線７４ｂは、許可抵抗ＲＥ１、ＲＥ２と書込抵抗ＲＷ１、ＲＷ２との作る抵抗ネットワークを介して、φＥ端子とφＷ端子とに接続されている。
【００４９】
発光サイリスタＬのカソード端子は、点灯信号線７５に接続されている。そして、点灯信号線７５は、点灯信号φＩａ（φＩ）の入力端子であるφＩ端子に接続されている。このφＩ端子には、点灯信号ライン２０４＿１ａ（図５参照）が接続され、点灯信号φＩａ（φＩ）が送信される。
【００５０】
転送サイリスタＴのゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３，…は、同じ番号の記憶サイリスタＭ１、Ｍ２、Ｍ３、…のゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…に、１対１で、それぞれ接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…を介して接続されている。すなわち、接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…のアノード端子は、転送サイリスタＴ１、Ｔ２、Ｔ３、…のゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…に接続され、接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…のカソード端子は、記憶サイリスタＭ１、Ｍ２、Ｍ３、…のゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…に接続されている。すなわち、同じ番号の転送サイリスタＴと記憶サイリスタＭとが対応して設けられている。
【００５１】
一方、記憶サイリスタＭ１、Ｍ２、Ｍ３、…のゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…は、同じ番号の発光サイリスタＬ１、Ｌ２、Ｌ３、…のゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…に、１対１で接続されている。すなわち、記憶サイリスタＭ１、Ｍ２、Ｍ３、…のゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…は、ゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…と同じ電位である。よって、例えばゲート端子Ｇｍ１(Ｇｌ１)またはゲート端子Ｇｌ１(Ｇｍ１)と表記する。すなわち、同じ番号の記憶サイリスタＭと発光サイリスタＬとが対応して設けられている。
本実施の形態では、同じ番号の転送サイリスタＴと記憶サイリスタＭと発光サイリスタＬとが対応して設けられていることになる。
【００５２】
ここでも、ゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…、ゲート端子Ｇｍ１、Ｇｍ２、Ｇｍ３、…、ゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…のそれぞれを区別しないときは、ゲート端子Ｇｔ、ゲート端子Ｇｍ、ゲート端子Ｇｌと表記する。
よって、接続ダイオードＤｙは、転送サイリスタＴのゲート端子Ｇｔから、記憶サイリスタＭのゲート端子Ｇｍに電流が流れる方向で接続されている。
【００５３】
そして、転送サイリスタＴのゲート端子Ｇｔは、転送サイリスタＴのそれぞれに対応して設けられた電源線抵抗Ｒｇｘを介して電源線７１に接続されている。そして、電源線７１はＶｇａ端子に接続されている。Ｖｇａ端子は電源ライン２００ｂ（図５参照）に接続されて、電源電位Ｖｇａが供給される。
そして、記憶サイリスタＭのゲート端子Ｇｍは、記憶サイリスタＭのそれぞれに対応して設けられた電源線抵抗Ｒｇｙを介して電源線７１に接続されている。
【００５４】
転送サイリスタＴ１、Ｔ２、Ｔ３、…のそれぞれのゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…を番号順に２個ずつペアとしたゲート端子Ｇｔ間に、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…がそれぞれ接続されている。すなわち、結合ダイオードＤｘ１、Ｄｘ２、Ｄｘ３、…はそれぞれがゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…で順に挟まれるように直列接続されている。そして、結合ダイオードＤｘ１の向きは、ゲート端子Ｇｔ１からゲート端子Ｇｔ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤｘ２、Ｄｘ３、Ｄｘ４、…についても同様である。
【００５５】
そして、転送サイリスタ列の一端側の転送サイリスタＴ１のゲート端子Ｇｔ１は、スタートダイオードＤｘ０のカソード端子に接続されている。スタートダイオードＤｘ０のアノード端子は、第２転送信号線７３に接続されている。
【００５６】
本実施の形態では、奇数番号の記憶サイリスタＭのカソード端子と接続された第１書込信号線７４ａと、偶数番号の記憶サイリスタＭのカソード端子と接続された第２書込信号線７４ｂとを備えている。そして、許可抵抗ＲＥ１、ＲＥ２および書込抵抗ＲＷ１、ＲＷ２の値を選ぶことにより、φＥ端子およびφＷ端子に印加された電位により、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位を制御する。これにより、後述するように、奇数番号の発光サイリスタＬとそれに続く偶数番号の発光サイリスタＬとを並行して（同時に）点灯することを可能にしている。
【００５７】
図９は、第１の実施の形態における発光チップＣの平面レイアウト図および断面図である。ここでも、発光チップＣａ１を例として説明する。図９（ａ）は、発光チップＣａ１（Ｃ）の平面レイアウト図であって、発光サイリスタＬ１〜Ｌ４、記憶サイリスタＭ１〜Ｍ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。図９（ｂ）は、図９（ａ）に示したＩＸＢ−ＩＸＢ線での断面図である。よって、図９（ｂ）の断面図には、図中下より発光サイリスタＬ１、記憶サイリスタＭ１、電源線抵抗Ｒｇｙ１、接続ダイオードＤｙ１、転送サイリスタＴ１、結合ダイオードＤｘ１の断面が示されている。なお、図９（ａ）および（ｂ）の図中には、主要な素子や端子を名前により表記している。
なお、図９（ａ）では、各素子間を接続する配線を、電源線７１を除いて、実線で示している。また、図９（ｂ）では、各素子間を接続する配線の記載を省略している。
【００５８】
発光チップＣａ１（Ｃ）は、図９（ｂ）に示すように、例えばＧａＡｓやＧａＡｌＡｓなどの化合物半導体において、ｐ型の基板８０上に、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４が順に積層されたのち、周囲のｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３、ｎ型の第４半導体層８４を連続してエッチングすることで相互に分離された複数の島（アイランド）（第１アイランド１４１〜第１０アイランド１５０）を備えている。
【００５９】
図９（ａ）に示すように、第１アイランド１４１には、発光サイリスタＬ１および記憶サイリスタＭ１が設けられている。
第２アイランド１４２は、図９（ａ）に示すように、図中において、左右に延びた幹部と幹部から分かれた複数の枝部とから構成されている。そして、幹部に電源線７１が設けられ、枝部に電源線抵抗Ｒｇｘ、Ｒｇｙが設けられている。
第３アイランド１４３には、転送サイリスタＴ１、結合ダイオードＤｘ１、接続ダイオードＤｙ１が設けられている。第４アイランド１４４には、スタートダイオードＤｘ０が設けられている。第５アイランド１４５には電流制限抵抗Ｒ１、第６アイランド１４６には電流制限抵抗Ｒ２、第７アイランド１４７には許可抵抗ＲＥ２、第８アイランド１４８には許可抵抗ＲＥ１、第９アイランド１４９には書込抵抗ＲＷ１、第１０アイランド１５０には書込抵抗ＲＷ２が設けられている。
そして、発光チップＣａ１（Ｃ）には、第１アイランド１４１、第３アイランド１４３と同様なアイランドが、並列して形成されている。これらのアイランドには、発光サイリスタＬ２、Ｌ３、Ｌ４、…、記憶サイリスタＭ２、Ｍ３、Ｍ４、…、転送サイリスタＴ２、Ｔ３、Ｔ４、…等が、第１アイランド１４１および第３アイランド１４３と同様に設けられている。これらについては、説明を省略する。
そしてまた、基板８０の裏面にはＶｓｕｂ端子となる裏面電極８５が設けられている。
【００６０】
ここで、図９（ａ）および（ｂ）により、第１アイランド１４１〜第１０アイランド１５０について詳細に説明する。
第１アイランド１４１に設けられた発光サイリスタＬ１は、基板８０をアノード端子、ｎ型の第４半導体層８４の領域１１１上に形成されたｎ型オーミック電極１２１をカソード端子、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３１をゲート端子Ｇｌ１とする。そして、ｎ型オーミック電極１２１が形成された部分を除くｎ型の第４半導体層８４の領域１１１表面から光を放出する。
第１アイランド１４１に設けられた記憶サイリスタＭ１は、基板８０をアノード端子、ｎ型の第４半導体層８４の領域１１２に形成されたｎ型オーミック電極１２２をカソード端子、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上のｐ型オーミック電極１３１をゲート端子Ｇｍ１とする。ｐ型オーミック電極１３１は、ゲート端子Ｇｌ１とゲート端子Ｇｍ１とを兼ねている。
【００６１】
第２アイランド１４２に設けられた電源線７１は、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３２により形成されている。
同じく第２アイランド１４２に設けられた電源線抵抗Ｒｇｘ、Ｒｇｙは、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上に形成された２つのｐ型オーミック電極間に形成されている。そして、２つのｐ型オーミック電極間のｐ型の第３半導体層８３を抵抗として用いている。例えば、電源線抵抗Ｒｇｙ１は、ｐ型の第３半導体層８３上に設けられたｐ型オーミック電極１３２と１３３との間に形成されている。
【００６２】
第３アイランド１４３に設けられた転送サイリスタＴ１は、基板８０をアノード端子、ｎ型の第４半導体層８４の領域１１４上に形成されたｎ型オーミック電極１２４をカソード端子、ｎ型の第４半導体層８４をエッチング除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３４をゲート端子Ｇｔ１とする。
同じく第３アイランド１４３に設けられた接続ダイオードＤｙ１は、ｎ型の第４半導体層８４の領域１１３上に設けられたｎ型オーミック電極１２３をカソード端子、ｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３４をアノード端子として形成されている。接続ダイオードＤｙ１のアノード端子と転送サイリスタＴ１のゲート端子Ｇｔ１とはｐ型オーミック電極１３４で共通である。
さらに、同じく第３アイランド１４３に設けられた結合ダイオードＤｘ１は、ｎ型の第４半導体層８４の領域１１５上に設けられたｎ型オーミック電極１２５をカソード端子、ｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３４をアノード端子として形成されている。結合ダイオードＤｘ１のアノード端子と転送サイリスタＴ１のゲート端子Ｇｔ１とはｐ型オーミック電極１３４で共通である。
【００６３】
第４アイランド１４４に設けられたスタートダイオードＤｘ０は、ｎ型の第４半導体層８４上に設けられたｎ型オーミック電極（符号なし）をカソード端子、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型オーミック電極（符号なし）をアノード端子として形成されている。
第５アイランド１４５に設けられた電流制限抵抗Ｒ１、第６アイランド１４６に設けられた電流制限抵抗Ｒ２、第７アイランド１４７に設けられた許可抵抗ＲＥ２、第８アイランド１４８に設けられた許可抵抗ＲＥ１、第９アイランド１４９に設けられた書込抵抗ＲＷ１は、第１０アイランド１５０に設けられた書込抵抗ＲＷ２は、電源線抵抗Ｒｇｘ１、Ｒｇｙ１と同様に、ｐ型の第３半導体層８３上に形成された一組のｐ型オーミック電極（符号なし）間のｐ型の第３半導体層８３を抵抗としている。
【００６４】
図９（ａ）において、各素子間の接続関係を説明する。
第１アイランド１４１の発光サイリスタＬ１のゲート端子Ｇｌ１であるｐ型オーミック電極１３１は、第２アイランド１４２の電源線抵抗Ｒｇｙ１のｐ型オーミック電極１３３に接続され、さらに第３アイランド１４３の接続ダイオードＤｙ１のカソード端子であるｎ型オーミック電極１２３に接続されている。発光サイリスタＬ１のカソード端子であるｎ型オーミック電極１２１は点灯信号線７５に接続されている。点灯信号線７５はφＩ端子に接続されている。説明を省略するが、発光サイリスタＬ２、Ｌ３、Ｌ４、…についても同様である。
【００６５】
第１アイランド１４１の記憶サイリスタＭ１（奇数番号の記憶サイリスタＭ）のカソード端子であるｎ型オーミック電極１２２は、第１書込信号線７４ａに接続されている。そして、第１書込信号線７４ａは第９アイランド１４９に設けられた書込抵抗ＲＷ１を介してφＷ端子に接続されている。
第１書込信号線７４ａは、書込抵抗ＲＷ１と記憶サイリスタＭ１のカソード端子であるｎ型オーミック電極１２２との間において、第８アイランド１４８に設けられた許可抵抗ＲＥ１の一方の端子に接続されている。許可抵抗ＲＥ１の他方の端子はφＥ端子に接続されている。
【００６６】
一方、隣接して設けられた記憶サイリスタＭ２（偶数番号の記憶サイリスタＭ）のカソード端子であるｎ型オーミック電極（符号なし）は、第２書込信号線７４ｂに接続されている。そして、第２書込信号線７４ｂは第１０アイランド１５０に設けられた書込抵抗ＲＷ２を介してφＷ端子に接続されている。
第２書込信号線７４ｂは、書込抵抗ＲＷ２と記憶サイリスタＭ２のカソード端子であるｎ型オーミック電極（符号なし）との間において、第７アイランド１４７に設けられた許可抵抗ＲＥ２の一方の端子に接続されている。許可抵抗ＲＥ２の他方の端子はφＥ端子に接続されている。
【００６７】
第２アイランド１４２に設けられた電源線７１であるｐ型オーミック電極１３２は、電源端子Ｖｇａに接続されている。
そして、第２アイランド１４２に設けられた電源線抵抗Ｒｇｘ１のｐ型オーミック電極（符号なし）は、第３アイランド１４３に設けられた転送サイリスタＴ１のゲート端子Ｇｔ１であるｐ型オーミック電極１３４に接続されている。
【００６８】
第３アイランド１４３に設けられた転送サイリスタＴ１のカソード端子であるｎ型オーミック電極１２４は、第１転送信号線７２に接続されている。第１転送信号線７２は、第５アイランド１４５に設けられた電流制限抵抗Ｒ１を介してφ１端子に接続されている。
そして、第３アイランド１４３に設けられた結合ダイオードＤｘ１のカソード端子であるｎ型オーミック電極１２５は、隣接して設けられている転送サイリスタＴ２のゲート端子Ｇｔ２であるｐ型オーミック電極（符号なし）に接続されている。
一方、第３アイランド１４３に設けられた転送サイリスタＴ１のゲート端子Ｇｔ１であるｐ型オーミック電極１３４は、第４アイランド１４４に設けられたスタートダイオードＤｘ０のカソード端子であるｎ型の第４半導体層８４上に形成されたｎ型オーミック電極（符号なし）に接続されている。
【００６９】
第４アイランド１４４に設けられたスタートダイオードＤｘ０のアノード端子であるｐ型の第３半導体層８３上に形成されたｐ型オーミック電極（符号なし）は、偶数番号の転送サイリスタＴのカソード端子であるｎ型の第４半導体層８４上に形成されたｎ型オーミック電極（符号なし）と接続されるとともに、第６アイランド１４６に設けられた電流制限抵抗Ｒ２を介してφ２端子に接続されている。
ここでは説明を省略するが、他の発光サイリスタＬ、転送サイリスタＴ、記憶サイリスタＭ、結合ダイオードＤｘ、接続ダイオードＤｙについても同様である。
このようにして、図８に示した発光チップＣａ１（Ｃ）の回路構成が形成される。
【００７０】
次に、発光装置６５の動作について説明する。
発光装置６５は発光チップ群＃ａ（発光チップＣａ１〜Ｃａ５）、発光チップ群＃ｂ（発光チップＣｂ１〜Ｃｂ５）、発光チップ群＃ｃ（発光チップＣｃ１〜Ｃｃ５）、発光チップ群＃ｄ（発光チップＣｄ１〜Ｃｄ５）を備えている（図３、５、６、７参照）。
そして、これらの発光チップＣは、発光チップ組＃１（発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１）、発光チップ組＃２（発光チップＣａ２、Ｃｂ２、Ｃｃ２、Ｃｄ２）、発光チップ組＃３（発光チップＣａ３、Ｃｂ３、Ｃｃ３、Ｃｄ３）、発光チップ組＃４（発光チップＣａ４、Ｃｂ４、Ｃｃ４、Ｃｄ４）、発光チップ組＃５（発光チップＣａ５、Ｃｂ５、Ｃｃ５、Ｃｄ５）に分けられている。
【００７１】
図５および６に示したように、回路基板６２上のすべての発光チップＣには、基準電位Ｖｓｕｂと電源電位Ｖｇａが共通に供給される。
そして、発光チップ群毎に、一組の転送信号φ１、φ２、許可信号φＥが共通に送信される。発光チップ組毎に、書込信号φＷが共通に送信される。
【００７２】
図１０は、第１の実施の形態における発光装置６５の動作を説明するためのタイミングチャートである。
図１０では、発光チップ群（＃ａ、＃ｂ、＃ｃ、＃ｄ）のそれぞれに送信される一組の転送信号φ１、φ２、許可信号φＥを示している。発光チップ組＃１に送信される書込信号φＷ１も示している。さらに、発光チップ組＃１に属する発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１にそれぞれ送信される点灯信号φＩａ１、φＩｂ１、φＩｃ１、φＩｄ１を示している。そして、これらの信号によって、発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１のそれぞれにおいて点灯する発光サイリスタＬを示している。
すなわち、図１０は、発光チップ組＃１に属する発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１の動作を説明するタイミングチャートである。
【００７３】
なお、発光チップ組＃１〜＃５はそれぞれ転送信号φ１、φ２、許可信号φＥが共通であるので、他の発光チップ組＃２〜＃５についても、発光チップ組＃１と同様に動作する。よって、他の発光チップ組＃２〜＃５については、説明を省略する。
【００７４】
本実施の形態では、奇数番号の発光サイリスタＬとそれに続く偶数番号の発光サイリスタＬとの最大２個の発光サイリスタＬを並行して点灯することを可能にしている。すなわち、２つの発光サイリスタＬを共に点灯、一方のみを点灯、共に消灯としうるようになっている。図１０のタイミングチャートでは、すべての発光サイリスタＬを点灯（発光）させるとした。
なお、以下では、発光サイリスタＬの点灯または非点灯とする制御を点灯制御と表記する。
【００７５】
図１０のタイミングチャートにおいて、時刻ａから時刻ｗへとアルファベット順に時刻が経過するとする。発光チップ組＃１の発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１のそれぞれの発光サイリスタＬ１およびＬ２が、時刻ｂから時刻ｖの期間Ｔ（１）において点灯制御される。そして、発光チップ組＃１の発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１のそれぞれの発光サイリスタＬ３およびＬ４が、時刻ｖから時刻ｗの期間Ｔ（２）において点灯制御される。なお、図１０に示すように、発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１の発光サイリスタＬ１、Ｌ２が点灯（発光）している期間（点灯期間）は、期間Ｔ（１）から次の期間Ｔ（２）にかけてである。他の発光サイリスタＬについても同様である。
これに引き続き、番号が５以上の発光サイリスタＬが点灯制御される。
【００７６】
本実施の形態では、期間Ｔ（１）、Ｔ（２）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと表記する。
なお、以下に説明する信号の相互の関係が維持されるようにすれば、期間Ｔの長さを可変としてもよい。
【００７７】
期間Ｔ（１）、Ｔ（２）、…における第１転送信号φ１（φ１ａ、φ１ｂ、φ１ｃ、φ１ｄ）、第２転送信号φ２（φ２ａ、φ２ｂ、φ２ｃ、φ２ｄ）、許可信号φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）は、画像データによって変化する書込信号φＷ１を除いて、同じ波形の繰り返しである。
したがって、以下では、時刻ｂから時刻ｖまでの期間Ｔ（１）のみを説明する。なお、時刻ａから時刻ｂまでの期間は、発光チップＣが動作を開始する期間である。この期間の信号については、動作の説明において説明する。
【００７８】
第１転送信号φ１（φ１ａ、φ１ｂ、φ１ｃ、φ１ｄ）、第２転送信号φ２（φ２ａ、φ２ｂ、φ２ｃ、φ２ｄ）および許可信号φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）について説明する。
第１転送信号φ１ａは、時刻ｂでローレベルの電位（以下、「Ｌ」と記す。）であって、時刻ｆで「Ｌ」からハイレベルの電位（以下、「Ｈ」と記す。）に移行し、時刻ｉで「Ｈ」から「Ｌ」に移行し、時刻ｕにおいて「Ｌ」を維持している。
第２転送信号φ２ａは、時刻ｂで「Ｈ」であって、時刻ｅで「Ｈ」から「Ｌ」に移行し、時刻ｊで「Ｌ」から「Ｈ」に移行し、時刻ｖにおいて「Ｈ」を維持している。
許可信号φＥａは、時刻ｂで「Ｈ」から「Ｌ」に移行し、時刻ｉで「Ｌ」から「Ｈ」に移行し、時刻ｕにおいて「Ｈ」を維持している。
【００７９】
次に、第１転送信号φ１ｂは、時刻ｂで「Ｈ」であって、時刻ｊで「Ｈ」から「Ｌ」に移行し、時刻ｎで「Ｌ」から「Ｈ」に移行し、時刻ｑで「Ｈ」から「Ｌ」に移行し、時刻ｖにおいて「Ｌ」を維持している。
第２転送信号φ２ｂは、時刻ｂで「Ｈ」であって、時刻ｍで「Ｈ」から「Ｌ」に移行し、時刻ｒで「Ｌ」から「Ｈ」に移行し、時刻ｖにおいて「Ｈ」を維持している。
許可信号φＥｂは、時刻ｂで「Ｈ」であって、時刻ｊで「Ｈ」から「Ｌ」に移行し、時刻ｑで「Ｌ」から「Ｈ」に移行し、時刻ｖにおいて「Ｈ」を維持している。
ここで、発光チップ群＃ａに送信される一組の信号である第１転送信号φ１ａ、第２転送信号φ２ａ、許可信号φＥａと、発光チップ群＃ｂに送信される一組の信号である第１転送信号φ１ｂ、第２転送信号φ２ｂ、許可信号φＥｂとを比較すると、時刻ｊから時刻ｒまでの期間の第１転送信号φ１ｂ、第２転送信号φ２ｂ、許可信号φＥｂのそれぞれの波形は、時刻ｂから時刻ｊまでの期間の、第１転送信号φ１ａ、第２転送信号φ２ａ、許可信号φＥａのそれぞれの波形と同じである。
【００８０】
すなわち、発光チップ群＃ｂに送信される一組の信号である第１転送信号φ１ｂ、第２転送信号φ２ｂ、許可信号φＥｂは、発光チップ群＃ａに送信される一組の信号である第１転送信号φ１ａ、第２転送信号φ２ａ、許可信号φＥａを時刻ｂから時刻ｊまでに相当する期間を時間軸上で後にずらしたものであって、時刻ｂを時刻ｊにずらしたものに相当する。
同様に、発光チップ群＃ｃに送信される一組の信号である第１転送信号φ１ｃ、第２転送信号φ２ｃ、許可信号φＥｃは、発光チップ群＃ａに送信される一組の信号である第１転送信号φ１ａ、第２転送信号φ２ａ、許可信号φＥａの時刻ｂを時刻ｒにずらしたものに相当する。
さらに同様に、発光チップ群＃ｄに送信される一組の信号である第１転送信号φ１ｄ、第２転送信号φ２ｄ、許可信号φＥｄは、発光チップ群＃ａに送信される一組の信号である第１転送信号φ１ａ、第２転送信号φ２ａ、許可信号φＥａの時刻ｂを時刻ｓにずらしたものに相当する。
ここで、時刻ｂから時刻ｊを発光チップ群＃ａに信号を供給する期間Ｔａ（１）、時刻ｊから時刻ｒを発光チップ群＃ｂに信号を供給する期間Ｔｂ（１）、時刻ｒから時刻ｓを発光チップ群＃ｃに信号を供給する期間Ｔｃ（１）、時刻ｓから時刻ｔを発光チップ群＃ｄに信号を供給する期間Ｔｄ（１）と表記する。
【００８１】
また、第１転送信号φ１ａと第２転送信号φ２ａとは、時刻ａから時刻ｂの期間を除いて、ともに「Ｈ」になる期間を有さない。すなわち、一方が「Ｈ」で他方が「Ｌ」の期間と、共に「Ｌ」の期間とを繰り返している。
そして、許可信号φＥａは、第１転送信号φ１ａと第２転送信号φ２ａとの少なくとも一方が「Ｌ」の期間に「Ｌ」となっている。
【００８２】
次に、書込信号φＷ１について説明する。
書込信号φＷ１は、時刻ｂにおいて「Ｈ」であって、時刻ｃで「Ｈ」から「Ｌ」に、時刻ｄで「Ｌ」から「Ｈ」に、時刻ｇで「Ｈ」から「Ｌ」に、時刻ｈで「Ｌ」から「Ｈ」に移行し、期間Ｔａ（１）の終了時刻ｊで「Ｈ」を維持する。後に詳述するが、時刻ｃから時刻ｄまでの「Ｌ」の期間は、発光サイリスタＬ１を点灯させることを指示する信号であり、時刻ｇから時刻ｈまでの「Ｌ」の期間は、発光サイリスタＬ２を点灯させることを指示する信号である。
以下、期間Ｔａ（１）のおける書込信号φＷ１の波形が、期間Ｔｂ（１）、期間Ｔｃ（１）、期間Ｔｄ（１）において繰り返されている。よって、これらの期間については詳細な説明を省略する。そして、書込信号φＷ１は、期間Ｔ（１）の終了時刻ｖにおいて、「Ｈ」を維持する。
【００８３】
次に、点灯信号φＩ（φＩａ、φＩｂ、φＩｃ、φＩｄ）について説明する。点灯信号φＩは、後述するように発光サイリスタＬに点灯（発光）のための電流を供給する信号である。
点灯信号φＩａ１は、時刻ｂにおいて「Ｈ」であって、時刻ｈで「Ｈ」から点灯レベルの電位（以下、「Ｌｅ」と記す。）（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）に移行し、時刻ｕで「Ｌｅ」から「Ｈ」に移行し、時刻ｖで「Ｈ」を維持する。
そして、点灯信号φＩｂ１、φＩｃ１、φＩｄ１は、第１転送信号φ１、第２転送信号φ２、許可信号φＥと同様に、点灯信号φＩａ１を時間軸上で後にずらしたものである。よって、点灯信号φＩｂ１、φＩｃ１、φＩｄ１については、詳細な説明を省略する。他の、点灯信号φＩａ２〜φＩａ５、点灯信号φＩｂ２〜φＩｂ５、点灯信号φＩｃ２〜φＩｃ５、点灯信号φＩｄ２〜φＩｄ５の関係についても同様であるので、説明を省略する。
なお、「Ｌｅ」の電位の範囲（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）については、後述する。
【００８４】
後述するように、許可信号φＥが「Ｌ」の期間において、書込信号φＷが「Ｌ」になることにより、点灯または非点灯の制御対象である（点灯制御する）発光サイリスタＬを点灯（発光）可能な状態（しきい電圧が高い状態）に制御する。よって、例えば、許可信号φＥａが「Ｌ」である時刻ｂから時刻ｉにおいて、書込信号φＷ１が時刻ｃから時刻ｄまでの期間で「Ｌ」になり、発光チップＣａ１の発光サイリスタＬ１を点灯（発光）可能な状態にし、時刻ｇから時刻ｈまでの期間で「Ｌ」になり、発光サイリスタＬ２を点灯（発光）可能な状態にしている。同様に、許可信号φＥｂが「Ｌ」である時刻ｊから時刻ｑにおいて、書込信号φＷ１が時刻ｋから時刻ｌまでの期間で「Ｌ」になり、発光チップＣｂ１の発光サイリスタＬ１を点灯（発光）可能な状態にし、時刻ｏから時刻ｐまでの期間で「Ｌ」になり、発光サイリスタＬ２を点灯（発光）可能な状態にしている。このように、許可信号φＥが「Ｌ」の期間に、書込信号φＷ１が２つの「Ｌ」の期間を有するのは、２つの発光サイリスタＬを並行して点灯可能にするためである。
【００８５】
発光チップＣの動作を説明する前に、サイリスタ（転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬ）の基本的な動作を説明する。サイリスタは、アノード端子、カソード端子、ゲート端子の３端子を有する半導体素子である。
以下では、例として、図８、図９に示した、サイリスタのアノード端子であるＶｓｕｂ端子に供給される基準電位Ｖｓｕｂを０Ｖ（「Ｈ」）、Ｖｇａ端子に供給される電源電位Ｖｇａを−３．３Ｖ（「Ｌ」）とする。そして、サイリスタは、図９に示したように、ＧａＡｓ、ＧａＡｌＡｓ等によるｐ型半導体層、ｎ型半導体層を積層して構成されているとし、ｐｎ接合の拡散電位（順方向電位）Ｖｄを１．４Ｖとして、以下では数値で説明する。
【００８６】
アノード端子とカソード端子との間に電流が流れていないオフ状態のサイリスタは、しきい電圧Ｖより低い電位（負側に大きい電位）がカソード端子に印加されるとオン状態に移行（ターンオン）する。サイリスタがターンオンすると、アノード端子とカソード端子との間に電流が流れた状態（オン状態）になる。ここで、サイリスタのしきい電圧は、ゲート端子の電位から拡散電位Ｖｄを引いた値である。よって、サイリスタのゲート端子の電位が−１．４Ｖになると、しきい電圧は−２．８Ｖとなる。すなわち、−２．８Ｖより低い電圧がカソード端子に印加されると、サイリスタがターンオンする。
そして、オン状態のサイリスタのゲート端子は、サイリスタのアノード端子の電位に近い電位になる。ここでは、アノード端子を０Ｖ（「Ｈ」）に設定しているので、ゲート端子の電位は０Ｖ（「Ｈ」）となるとして説明する。また、オン状態のサイリスタのカソード端子はｐｎ接合の拡散電位Ｖｄになる。ここでは、カソード端子の電位は−１．４Ｖとなる。
【００８７】
サイリスタは、ターンオンすると、カソード端子の電位が、オン状態を維持するために必要な電位より高い電位になるまで、オン状態を維持する。オン状態のサイリスタのカソード端子の電位は−１．４Ｖであるので、サイリスタは、カソード端子に−１．４Ｖより高い電位が印加されると、オフ状態に移行（ターンオフ）する。例えば、カソード端子が「Ｈ」（０Ｖ）になれば、カソード端子がアノード端子と同電位になるので、サイリスタはターンオフする。
一方、サイリスタは、カソード端子に−１．４Ｖより低い電位（維持電圧）が継続的に印加され、サイリスタのオン状態を維持しうる電流が供給されると、オン状態を維持する。
以上のことから、サイリスタは、オン状態になると電流が流れた状態を維持し、ゲート端子の電位によってはオフ状態に移行しない。すなわち、サイリスタはオン状態を維持（記憶、保持）する機能を有している。
そして、サイリスタのオン状態を維持するためにカソード端子に印加し続ける電位は、サイリスタをターンオンさせるためにカソード端子に印加する電位に比べ高くてよい。
なお、発光サイリスタＬは、ターンオンすると点灯（発光）し、ターンオフすると消灯（非点灯）する。オン状態の発光サイリスタＬの発光出力（発光量）は、カソード端子とアノード端子間に流す電流によって決められる。
【００８８】
次に、許可抵抗ＲＥ１、ＲＥ２と、書込抵抗ＲＷ１、ＲＷ２について説明する。
第１書込信号線７４ａおよび第２書込信号線７４ｂは、許可抵抗ＲＥ１、ＲＥ２と書込抵抗ＲＷ１、ＲＷ２との作る抵抗ネットワークを介して、φＥ端子とφＷ端子とに接続されている。よって、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は、φＥ端子およびφＷ端子の電位と、許可抵抗ＲＥ１、ＲＥ２および書込抵抗ＲＷ１、ＲＷ２の値とで決まる。
本実施の形態において、例えばＲＥ１＝ＲＥ２＝１ｋΩ、ＲＷ１＝ＲＷ２＝２ｋΩとする。
表１は、いずれの記憶サイリスタＭもオン状態にない場合において、φＥ端子（許可信号φＥ）（φＥと表記）とφＷ端子（書込信号φＷ１）（φＷと表記）の電位により設定される第１書込信号線７４ａおよび第２書込信号線７４ｂの電位を示している。
すなわち、φＥ端子とφＷ端子とが共に０Ｖ（「Ｈ」）であれば、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は０Ｖ（「Ｈ」）となり、φＥ端子とφＷ端子とが共に−３．３Ｖ（「Ｌ」）であれば、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は−３．３Ｖ（Ｌ）となる。一方、φＥ端子およびφＷ端子の一方が、０Ｖ（「Ｈ」）で他方が−３．３Ｖ（「Ｌ」）であれば、許可抵抗ＲＥ１（ＲＥ２）と書込抵抗ＲＷ１（ＲＷ２）とで分割された電位である−２．２Ｖまたは−１．１Ｖになる。
なお、奇数番号の記憶サイリスタＭがオン状態にあると、第１書込信号線７４ａの電位は−１．４Ｖになる。しかし、偶数番号の記憶サイリスタＭがオフ状態にあれば、第２書込信号線７４ｂの電位は、オン状態にある奇数番号の記憶サイリスタＭの影響を受けず、表１に示した電位となる。
【００８９】
【表１】
【００９０】
では、図５、６および図８を参照しつつ、図１０に示したタイミングチャートにしたがって、発光装置６５の動作を説明する。
（１）時刻ａ
発光装置６５に基準電位Ｖｓｕｂおよび電源電位Ｖｇａの供給を開始した時刻ａでの状態（初期状態）について説明する。
＜発光装置６５＞
図１０に示したタイミングチャートの時刻ａにおいて、電源ライン２００ａは「Ｈ」（０Ｖ）の基準電位Ｖｓｕｂに設定され、電源ライン２００ｂは「Ｌ」（−３．３Ｖ）の電源電位Ｖｇａに設定される（図５および図６参照）。よって、すべての発光チップＣのそれぞれのＶｓｕｂ端子は「Ｈ」に設定され、それぞれのＶｇａ端子は「Ｌ」に設定される（図８参照）。
【００９１】
そして、信号発生回路１００の転送信号発生部１０１ａ、１０１ｂ、１０１ｃ、１０１ｄは第１転送信号φ１ａ、第２転送信号φ２ａ、第１転送信号φ１ｂ、第２転送信号φ２ｂ、第１転送信号φ１ｃ、第２転送信号φ２ｃ、第１転送信号φ１ｄ、第２転送信号φ２ｄをそれぞれ「Ｈ」に設定する。
すると、第１転送信号ライン２０１ａ、２０１ｂ、２０１ｃ、２０１ｄおよび第２転送信号ライン２０２ａ、２０２ｂ、２０２ｃ、２０２ｄが「Ｈ」になる（図５および図６参照）。これにより、発光チップＣのそれぞれのφ１端子およびφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２の電位も「Ｈ」になり、電流制限抵抗Ｒ２を介してφ１端子に接続されている第２転送信号線７３も「Ｈ」になる（図８参照）。
【００９２】
さらに、信号発生回路１００の点灯信号発生部１０４は点灯信号φＩ（φＩａ１〜φＩａ５、φＩｂ１〜φＩｂ５、φＩｃ１〜φＩｃ５、φＩｄ１〜φＩｄ５）を「Ｈ」に設定する。すると、点灯信号ライン２０４＿１ａ〜２０４＿５ａ、２０４＿１ｂ〜２０４＿５ｂ、２０４＿１ｃ〜２０４＿５ｃ、２０４＿１ｄ〜２０４＿５ｄが「Ｈ」になる（図５および６参照）。これにより、発光チップＣのφＩ端子が「Ｈ」になる。φＩ端子に接続されている点灯信号線７５も「Ｈ」になる（図８参照）。
【００９３】
さらにまた、信号発生回路１００の許可信号発生部１０２ａ、１０２ｂ、１０２ｃ、１０２ｄは許可信号φＥａ、φＥｂ、φＥｃ、φＥｄをそれぞれ「Ｈ」に設定する。すると、許可信号ライン２０３ａ、２０３ｂ、２０３ｃ、２０３ｄが「Ｈ」になる（図５および６参照）。これにより、発光チップＣのφＥ端子が「Ｈ」になる（図８参照）。
そして、信号発生回路１００の書込信号発生部１０３は書込信号φＷ１〜φＷ５を「Ｈ」に設定する。すると、書込信号ライン２０５＿１〜２０５＿５が「Ｈ」になる（図５および６参照）。これにより、発光チップＣのφＷ端子が「Ｈ」になる（図８参照）。
【００９４】
発光チップＣのφＷ端子は、書込抵抗ＲＷ１を介して、第１書込信号線７４ａに接続され、書込抵抗ＲＷ２を介して、第２書込信号線７４ｂに接続されている。発光チップＣのφＥ端子は、許可抵抗ＲＥ１を介して、第１書込信号線７４ａに接続され、許可抵抗ＲＥ２を介して、第２書込信号線７４ｂに接続されている。表１で示したように、発光チップＣのφＷ端子およびφＥ端子はともに「Ｈ」（−３．３Ｖ）に設定されているので、第１書込信号線７４ａおよび第２書込信号線７４ｂも「Ｈ」（−３．３Ｖ）になる（図８参照）。
【００９５】
次に、図８を参照しつつ、図１０に示したタイミングチャートにしたがって、発光チップＣの動作を、発光チップ組＃１に属する発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１について説明する。なお、説明は発光チップＣａ１を中心に行う。
図１０および以下における説明においては、各端子の電位はステップ状に変化するとするが、実際には各端子の電位は徐々に変化する。よって、各端子の電位が変化の途上であっても、下記に示す条件が満たされれば、サイリスタは、ターンオンおよびターンオフなどの状態の変化を生じる。
【００９６】
＜発光チップＣａ１＞
転送サイリスタＴ、記憶サイリスタＭおよび発光サイリスタＬのアノード端子はＶｓｕｂ端子に接続されているので、「Ｈ」に設定される。
一方、奇数番号の転送サイリスタＴ１、Ｔ３、…のそれぞれのカソード端子は、第１転送信号線７２に接続され、「Ｈ」に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、…のそれぞれのカソード端子は、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴのアノード端子およびカソード端子はともに「Ｈ」となり、転送サイリスタＴはオフ状態にある。
【００９７】
同様に、奇数番号の記憶サイリスタＭ１、Ｍ３、…のカソード端子は、第１書込信号線７４ａに接続され、「Ｈ」に設定されている。偶数番号の記憶サイリスタＭ２、Ｍ４、…のカソード端子は、第２書込信号線７４ｂに接続され、「Ｈ」に設定されている。よって、記憶サイリスタＭのアノード端子およびカソード端子はともに「Ｈ」となり、記憶サイリスタＭはオフ状態にある。
さらに、発光サイリスタＬのカソード端子は、点灯信号線７５に接続され、「Ｈ」に設定されている。よって、発光サイリスタＬのアノード端子およびカソード端子はともに「Ｈ」となり、発光サイリスタＬはオフ状態にある。
【００９８】
転送サイリスタＴのゲート端子Ｇｔは、電源線抵抗Ｒｇｘを介して電源線７１に接続されている。電源線７１は「Ｌ」（−３．３Ｖ）の電源電位Ｖｇａに設定されている。よって、後述するゲート端子Ｇｔ１およびＧｔ２を除いて、ゲート端子Ｇｔの電位は「Ｌ」になっている。
そして、記憶サイリスタＭのゲート端子Ｇｍは、電源線抵抗Ｒｇｙを介して電源線７１に接続されている。よって、後述するゲート端子Ｇｍ１を除いて、ゲート端子Ｇｍの電位は「Ｌ」になっている。
さらに、発光サイリスタＬのゲート端子Ｇｌは、ゲート端子Ｇｍと接続されているので、ゲート端子Ｇｌ１を除いて、ゲート端子Ｇｌの電位は「Ｌ」になっている。
以上のことから、後述する転送サイリスタＴ１、Ｔ２、記憶サイリスタＭ１、発光サイリスタＬ１を除いて、転送サイリスタＴ、記憶サイリスタＭおよび発光サイリスタＬのしきい電圧はそれぞれのゲート端子Ｇｔ、Ｇｍ、Ｇｌの電位（−３．３Ｖ）からｐｎ接合の拡散電位Ｖｄ（１．４Ｖ）を引いた値（−４．７Ｖ）となっている。
【００９９】
図８中、転送サイリスタ列の一端のゲート端子Ｇｔ１は、前述したように、スタートダイオードＤｘ０のカソード端子に接続されている。そして、スタートダイオードＤｘ０のアノード端子は、「Ｈ」（０Ｖ）に設定された第２転送信号線７３に接続されている。一方、スタートダイオードＤｘ０のカソード端子（ゲート端子Ｇｔ１と同じ。）は、電源線抵抗Ｒｇｘ１を介して、「Ｌ」（−３．３Ｖ）の電源線７１に接続されている。よって、スタートダイオードＤｘ０は、順方向に電圧が印加（順バイアス）されている。これにより、スタートダイオードＤｘ０のカソード端子（ゲート端子Ｇｔ１）は、スタートダイオードＤｘ０のアノード端子の「Ｈ」（０Ｖ）からスタートダイオードＤｘ０の拡散電位Ｖｄ（１．４Ｖ）を引いた値（−１．４Ｖ）になる。よって、転送サイリスタＴ１のしきい電圧は、ゲート端子Ｇｔ１の電位（−１．４Ｖ）から拡散電位Ｖｄ（１．４Ｖ）を引いた−２．８Ｖとなる。
【０１００】
そして、転送サイリスタＴ１に隣接する転送サイリスタＴ２のゲート端子Ｇｔ２は、ゲート端子Ｇｔ１に結合ダイオードＤｘ１を介して接続されている。よって、転送サイリスタＴ２のゲート端子Ｇｔ２の電位は、ゲート端子Ｇｔ１の電位（−１．４Ｖ）から結合ダイオードＤｘ１の拡散電位Ｖｄ（１．４Ｖ）を引いた−２．８Ｖになる。よって、転送サイリスタＴ２のしきい電圧は−４．２Ｖになる。
なお、番号が３以上の転送サイリスタＴのしきい電圧は、前述したように−４．７Ｖである。
【０１０１】
一方、記憶サイリスタＭ１のゲート端子Ｇｍ１はゲート端子Ｇｔ１に接続ダイオードＤｙ１を介して接続されているため、記憶サイリスタＭ１のゲート端子Ｇｍ１の電位は、ゲート端子Ｇｔ１の電位（−１．４Ｖ）から接続ダイオードＤｙ１の拡散電位Ｖｄ（１．４Ｖ）を引いた−２．８Ｖになる。よって、記憶サイリスタＭ１のしきい電圧は−４．２Ｖになる。
なお、番号が２以上の記憶サイリスタＭのしきい電圧は、前述したように−４．７Ｖである。
また、発光サイリスタＬのしきい電圧は、前述したように−４．７Ｖである。
【０１０２】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
発光チップＣｂ１、Ｃｃ１、Ｃｄ１においても、初期状態は発光チップＣａ１と同じである。よって、詳細な説明は省略する。
【０１０３】
（２）時刻ｂ
図１０に示す時刻ｂにおいて、発光チップ群＃ａに送信される第１転送信号φ１ａおよび許可信号φＥａが、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。これにより発光装置６５は動作状態に入る。
＜発光チップＣａ１＞
第１転送信号φ１ａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、しきい電圧が−２．８Ｖである転送サイリスタＴ１がターンオンする。しかし、転送サイリスタＴ３以降の番号の大きい奇数番目の転送サイリスタＴは、しきい電圧が−４．７Ｖであるので、オン状態に移行できない。一方、しきい電圧が−４．２Ｖである転送サイリスタＴ２は、第２転送信号φ２ａが「Ｈ」（０Ｖ）であるので、ターンオンできない。
【０１０４】
転送サイリスタＴ１がターンオンすると、ゲート端子Ｇｔ１の電位は、アノード端子の「Ｈ」（０Ｖ）になる。そして、転送サイリスタＴ１のカソード端子（図８の第１転送信号線７２）の電位は、転送サイリスタＴ１のアノード端子の「Ｈ」（０Ｖ）からｐｎ接合の拡散電位Ｖｄ（１．４Ｖ）を引いた−１．４Ｖになる。
結合ダイオードＤｘ１はアノード端子（ゲート端子Ｇｔ１）が「Ｈ」（０Ｖ）になると、カソード端子（ゲート端子Ｇｔ２）が−２．８Ｖであったので、順バイアスとなる。よって、結合ダイオードＤｘ１のカソード端子（ゲート端子Ｇｔ２）の電位は、そのアノード端子（ゲート端子Ｇｔ１）の「Ｈ」（０Ｖ）から拡散電位Ｖｄ（１．４Ｖ）を引いた−１．４Ｖになる。これにより、転送サイリスタＴ２のしきい電圧は−２．８Ｖになる。
そして、−１．４Ｖのゲート端子Ｇｔ２に結合ダイオードＤｘ２を介して接続されたゲート端子Ｇｔ３の電位は−２．８Ｖになる。これにより、転送サイリスタＴ３のしきい電圧は−４．２Ｖになる。番号が４以上の転送サイリスタＴは、ゲート端子Ｇｔの電位が「Ｌ」の電源電位Ｖｇａであるので、しきい電圧は−４．７Ｖが維持される。
【０１０５】
一方、転送サイリスタＴ１がターンオンして、接続ダイオードＤｙ１のアノード端子（ゲート端子Ｇｔ１）の電位が「Ｈ」（０Ｖ）となと、順バイアスであった接続ダイオードＤｙ１のカソード端子（ゲート端子Ｇｍ１）の電位は−１．４Ｖになる。これにより、記憶サイリスタＭ１および発光サイリスタＬ１のしきい電圧は−２．８Ｖになる。
なお、記憶サイリスタＭ２のゲート端子Ｇｍ２の電位は−２．８Ｖになり、記憶サイリスタＭ２および発光サイリスタＬ２のしきい電圧は−４．２Ｖになる。番号が３以上の記憶サイリスタＭは、−４．７Ｖのしきい電圧が維持される。
しかし、第１書込信号線７４ａおよび第２書込信号線７４ｂは「Ｈ」であるので、いずれの記憶サイリスタＭもターンオンせず、点灯信号線７５は「Ｈ」であるので、いずれの発光サイリスタＬもターンオンしない。
【０１０６】
一方、時刻ｂにおいては、許可信号φＥａも「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。このとき、書込信号φＷ１は「Ｈ」（０Ｖ）に維持されている。よって、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は、表１から、−２．２Ｖになる。しかし、記憶サイリスタＭのしきい電圧は、記憶サイリスタＭ１が−２．８Ｖ、記憶サイリスタＭ２が−４．２Ｖ、番号が３以上の記憶サイリスタＭが−４．７Ｖであるので、いずれの記憶サイリスタＭもターンオンしない。
【０１０７】
すなわち、時刻ｂにおいて、ターンオンするのは転送サイリスタＴ１のみである。そして、時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどの変化が生じた後に定常状態になったときをいう。以下同様である。）において、転送サイリスタＴ１がオン状態にある。他の転送サイリスタＴおよびすべての記憶サイリスタＭ、発光サイリスタＬはオフ状態にある。
以下では、オン状態にあるサイリスタ（転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬ）のみを説明し、オフ状態にあるサイリスタ（転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬ）の説明を省略する。
なお、時刻ｂと時刻ｃとの間であれば、第１転送信号φ１ａと許可信号φＥａとのいずれを先に「Ｈ」から「Ｌ」にしてもかまわない。
そして、時刻ｂにおいて、許可信号φＥａの「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行は、点灯させる発光サイリスタＬ（発光素子）の選択を許可する許可信号φＥａを送信するステップである。
【０１０８】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
発光チップＣｂ１が属する発光チップ群＃ｂ、発光チップＣｃ１が属する発光チップ群＃ｃ、発光チップＣｄ１が属する発光チップ群＃ｄに送信される信号は変化しないので、発光チップＣｂ１、Ｃｃ１、Ｃｄ１は初期状態が維持されている。
【０１０９】
以上説明したように、サイリスタ（転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬ）のゲート端子（ゲート端子Ｇｔ、Ｇｍ、Ｇｌ）はダイオード（結合ダイオードＤｘ、接続ダイオードＤｙ）によって相互に接続されている。よって、ゲート端子の電位が変化すると、電位が変化したゲート端子に、順バイアスのダイオードを介して接続されたゲート端子の電位が変化する。そして、変化したゲート端子を有するサイリスタのしきい電圧が変化する。
【０１１０】
さらに具体的に説明する。電位が「Ｈ」（０Ｖ）になったゲート端子と、順バイアスのダイオード１個で接続されたゲート端子の電位は−１．４Ｖになり、そのゲート端子を有するサイリスタのしきい電圧は−２．８Ｖになる。このように、しきい電圧が「Ｌ」（−３．３Ｖ）より高く（絶対値が小さく）なると、サイリスタがターンオンできる状態になる。
一方、電位が「Ｈ」（０Ｖ）になったゲート端子と、順バイアスのダイオード２個で接続されたゲート端子の電位は−２．８Ｖになり、そのゲート端子を有するサイリスタのしきい電圧は−４．２Ｖになる。よって、しきい電圧が「Ｌ」（−３．３Ｖ）より低いため、サイリスタはターンオンできず、オフ状態を維持することになる。すなわち、電位が「Ｈ」（０Ｖ）になったゲート端子と、順バイアスのダイオード１個で接続されたサイリスタのみが「Ｌ」（−３．３Ｖ）によりターンオンする。
以下では、「Ｌ」（−３．３Ｖ）またはそれより高い電位でターンオンできる状態になったサイリスタ（転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬ）を中心に説明し、他の変化については説明を省略する。
【０１１１】
（３）時刻ｃ
時刻ｃにおいて、発光チップ組＃１に送信される書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
すでに時刻ｂにおいて、許可信号φＥａが「Ｈ」から「Ｌ」に移行している。よって、表１から、第１書込信号線７４ａおよび第２書込信号線７４ｂはともに、「Ｌ」（−３．３Ｖ）になる。すると、第１書込信号線７４ａにカソード端子が接続された、しきい電圧が−２．８Ｖである記憶サイリスタＭ１がターンオンする。そして、第１書込信号線７４ａの電位が、−１．４Ｖになる。また、ゲート端子Ｇｍ１（ゲート端子Ｇｌ１）の電位が「Ｈ」（０Ｖ）になって、発光サイリスタＬ１のしきい電圧が−１．４Ｖになる。このとき、点灯信号φＩａ１は「Ｈ」（０Ｖ）であるので、発光サイリスタＬ１はターンオンしない。
接続ダイオードＤｙ１のカソード端子（ゲート端子Ｇｍ１）およびアノード端子（ゲート端子Ｇｔ１）は共に「Ｈ」（０Ｖ）であるので、記憶サイリスタＭ１のゲート端子Ｇｍ１が「Ｈ」（０Ｖ）となっても、なんの影響もゲート端子Ｇｔ１には表れない。
時刻ｃの直後においては、転送サイリスタＴ１および記憶サイリスタＭ１がオン状態になっている。
そして、時刻ｃにおいて、書込信号φＷ１の「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行は、記憶サイリスタＭ（記憶素子）をオン状態（記憶状態）またはオフ状態（記憶しない状態）のいずれか一方に設定する書込信号φＷ１を送信するステップである。
【０１１２】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
書込信号φＷ１は、発光チップ組＃１を構成する発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１にも、共通に送信される。しかし、これらの発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１にそれぞれ送信されている許可信号φＥｂ、φＥｃ、φＥｄは「Ｈ」であるので、これらの発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１の第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は、表１から、−１．１Ｖとなる。しかし、これらの発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１の記憶サイリスタＭ１のしきい電圧は−４．２Ｖであるので、ターンオンしない。
【０１１３】
（４）時刻ｄ
時刻ｄにおいて、発光チップ組＃１に送信される書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
＜発光チップＣａ１＞
時刻ｃにおいて、記憶サイリスタＭ１がターンオンし、第１書込信号線７４ａの電位は、記憶サイリスタＭ１のカソード端子の電位である−１．４Ｖに維持されている。したがって、許可信号φＥａが「Ｌ」（−３．３Ｖ）であるので、書込信号φＷ１が「Ｈ」になると、表１から、第１書込信号線７４ａの電位は、「Ｌ」（−３．３Ｖ）から−２．２Ｖに向かって変化する。この電位は、オン状態の記憶サイリスタＭ１のカソード端子の電位−１．４Ｖより低い電位である。よって、記憶サイリスタＭ１のオン状態を維持する電流が供給されれば、記憶サイリスタＭ１はオン状態を維持する。そして、第１書込信号線７４ａの電位は、−１．４Ｖに維持される。一方、第２書込信号線７４ｂの電位も、表１から、−２．２Ｖに向かって変化する。
よって、時刻ｄの直後においては、転送サイリスタＴ１および記憶サイリスタＭ１がオン状態になっている。
【０１１４】
さて、記憶サイリスタＭ１がオン状態を維持するための電流を説明する。
記憶サイリスタＭ１はオン状態になっているので、第１書込信号線７４ａの電位は−１．４Ｖになっている。書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行すると、２ｋΩの書込抵抗ＲＷ１に流れる電流は、１．５Ｖ／２ｋΩ＝０．７５ｍＡである。一方、「Ｌ」（−３．３Ｖ）であるφＥ端子から１ｋΩの許可抵抗ＲＥ１に流れる電流は、（３．３Ｖ−１．５Ｖ）／１ｋΩ＝１．８ｍＡである。これらの電流の差である１．０５ｍＡが記憶サイリスタＭ１を流れることになる。よって、記憶サイリスタＭ１がオン状態を維持するための電流が、この電流（１．８ｍＡ）以下であれば、記憶サイリスタＭ１のオン状態が維持されることになる。
【０１１５】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
書込信号φＷ１が「Ｌ」から「Ｈ」に移行すると、発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１の第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は、表１から、−１．１Ｖから「Ｈ」（０Ｖ）に戻る。
【０１１６】
（５）時刻ｅ
時刻ｅにおいて、発光チップ群＃ａに送信される第２転送信号φ２ａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
しきい電圧が−２．８Ｖになっていた転送サイリスタＴ２がターンオンする。すると、ゲート端子Ｇｔ２が「Ｈ」（０Ｖ）になる。これにより、順バイアスの結合ダイオードＧｘ１でゲート端子Ｇｔ２に接続されているゲート端子Ｇｔ３の電位が−１．４Ｖになり、転送サイリスタＴ３のしきい電圧が−２．８Ｖになる。同様に、順バイアスの接続ダイオードＤｙ２でゲート端子Ｇｔ２に接続されているゲート端子Ｇｍ２の電位が−１．４Ｖになり、記憶サイリスタＭ２および発光サイリスタＬ２のしきい電圧が−２．８Ｖになる。
このとき、記憶サイリスタＭ２のカソード端子が接続された第２書込信号線７４ｂの電位は−２．２Ｖであるので、記憶サイリスタＭ２はターンオンしない。また、点灯信号φＩａ１は「Ｈ」であるので、発光サイリスタＬ２もターンオンしない。
よって、時刻ｅの直後においては、転送サイリスタＴ１、転送サイリスタＴ２および記憶サイリスタＭ１がオン状態になっている。
【０１１７】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
発光チップＣｂ１が属する発光チップ群＃ｂ、発光チップＣｃ１が属する発光チップ群＃ｃ、発光チップＣｄ１が属する発光チップ群＃ｄに送信される信号は変化しないので、発光チップＣｂ１、Ｃｃ１、Ｃｄ１は時刻ｄの状態が維持されている。
【０１１８】
（６）時刻ｆ
時刻ｆにおいて、発光チップ群＃ａに送信される第１転送信号φ１ａが、「Ｌ」から「Ｈ」に移行する。
＜発光チップＣａ１＞
オン状態にあった転送サイリスタＴ１は、カソード端子およびアノード端子がともに「Ｈ」となるので、ターンオフする。これにより、ゲート端子Ｇｔ１が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行し、転送サイリスタＴ１のしきい電圧が−４．７Ｖになる。また、カソード端子（ゲート端子Ｇｔ２）が「Ｈ」である結合ダイオードＤｘ１は、アノード端子（ゲート端子Ｇｔ１）が「Ｌ」となることで、逆バイアスになる。
同様に、カソード端子（ゲート端子Ｇｍ１）が０Ｖである接続ダイオードＤｙ１も、アノード端子（ゲート端子Ｇｔ１）が「Ｌ」（−３．３Ｖ）となって、逆バイアスになる。よって、ゲート端子Ｇｔ１が「Ｌ」（−３．３Ｖ）になった影響は、ゲート端子Ｇｍ１（Ｇｌ１）には及ばない。
よって、時刻ｆの直後においては、転送サイリスタＴ２および記憶サイリスタＭ１がオン状態にある。
【０１１９】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
発光チップＣｂ１が属する発光チップ群＃ｂ、発光チップＣｃ１が属する発光チップ群＃ｃ、発光チップＣｄ１が属する発光チップ群＃ｄに送信される信号は変化しないので、発光チップＣｂ１、Ｃｃ１、Ｃｄ１は時刻ｄの直後の状態が維持される。
【０１２０】
（７）時刻ｇ
時刻ｇにおいて、時刻ｃにおいてと同様に、発光チップ組＃１に送信される書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
すでに時刻ｂにおいて、許可信号φＥａが「Ｈ」から「Ｌ」に移行している。よって、表１から、第２書込信号線７４ｂは「Ｌ」（−３．３Ｖ）になる。すると、しきい電圧が−２．８Ｖである記憶サイリスタＭ２がターンオンする。
なお、記憶サイリスタＭ１はオン状態を維持していて、第１書込信号線７４ａの電位は−１．４Ｖに維持されている。しかし、第２書込信号線７４ｂの電位は、第１書込信号線７４ａの電位の影響を受けない。
記憶サイリスタＭ２がターンオンすると、ゲート端子Ｇｍ２の電位が「Ｈ」（０Ｖ）になり、発光サイリスタＬ２のしきい電圧が−１．４Ｖになる。
よって、時刻ｇの直後においては、転送サイリスタＴ２、記憶サイリスタＭ１、Ｍ２がオン状態になっている。
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
書込信号φＷ１は、発光チップ組＃１を構成する発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１にも、共通に送信される。よって、時刻ｃでと同様に、発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１の第１書込信号線７４ａおよび第２書込信号線７４ｂの電位が、表１から、−１．１Ｖとなるが、これらの発光チップＣｂ１、発光チップＣｃ１、発光チップＣｄ１の記憶サイリスタＭ１のしきい電圧は−４．２Ｖ、番号が２以上の記憶サイリスタＭのしきい電圧は−４．７Ｖであるので、これらの記憶サイリスタＭはターンオンできない。
【０１２１】
（８）時刻ｈ
時刻ｈにおいて、発光チップ組＃１に送信される書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行するとともに、点灯信号φＩａ１が「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）に移行する。
＜発光チップＣａ１＞
まず、書込信号φＷ１の「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）への移行について説明する。
時刻ｄと同様に、第１書込信号線７４ａの電位は、「Ｌ」（−３．３Ｖ）から−２．２Ｖに向かって変化する。前述したように、この電位は、記憶サイリスタＭ１のオン状態を維持しうるので、記憶サイリスタＭ１はオン状態を維持する。同様に、第２書込信号線７４ｂの電位も、「Ｌ」（−３．３Ｖ）から−２．２Ｖに向かって変化する。この電位は、記憶サイリスタＭ２のオン状態を維持しうるので、記憶サイリスタＭ２はオン状態を維持する。すなわち、書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）へ移行しても、記憶サイリスタＭ１およびＭ２のオン状態が維持されている。
次に、点灯信号φＩａ１の「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）への移行について説明する。なお、書込信号φＷ１の「Ｌ」から「Ｈ」への移行の後に、点灯信号φＩａ１の「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）への移行を行うとして説明する。
点灯信号φＩａ１が「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）へ移行すると、しきい電圧がともに−１．４Ｖである発光サイリスタＬ１およびＬ２がターンオンし、点灯（発光）する。このとき、点灯信号φＩａ１は、後述する定電流源（後述の図１３参照）により電流を供給するので、点灯信号線７５をオン状態になった発光サイリスタＬ１またはＬ２によりカソード端子の電位である−１．４Ｖに固定されることを抑制する。よって、発光サイリスタＬ１および発光サイリスタＬ２を共にターンオンさせている。なお、点灯信号φＩａ１を供給する定電流源の電位「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）は、発光サイリスタＬ１、Ｌ２のしきい電圧である−１．４Ｖより低く、後述する−２．８Ｖより高いことが求められる。
また、定電流源が供給する電流は、画像データにより制御され、並行して点灯させる発光サイリスタＬの数に応じて供給される。よって、２個の発光サイリスタＬを並行して点灯しても、１個の場合の２倍の電流が供給され、発光量が同じになる。
時刻ｈの直後においては、転送サイリスタＴ２、記憶サイリスタＭ１、Ｍ２がオン状態にあるとともに、発光サイリスタＬ１、Ｌ２がオン状態にあって点灯（発光）している。
【０１２２】
なお、本実施の形態では、書込信号φＷ１の「Ｌ」から「Ｈ」への移行と、点灯信号φＩａ１の「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行とのいずれを先に行ってもよい。上記と異なり、点灯信号φＩａ１の「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行を、書込信号φＷ１の「Ｌ」から「Ｈ」への移行の前に行う場合には、すでにしきい電圧が−１．４Ｖになっている発光サイリスタＬ１が、点灯信号φＩａ１の「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行により、ターンオンして、点灯（発光）する。その後に、書込信号φＷ１の「Ｌ」から「Ｈ」への移行により、記憶サイリスタＭ２がターンオンし、発光サイリスタＬ２のしきい電圧が−１．４Ｖになり、すでに「Ｌ」になっている点灯信号φＷ１により、発光サイリスタＬ２がターンオンして、点灯（発光）することになる。このように、発光サイリスタＬ１とＬ２とで、点灯（発光）開始時刻がずれることになる。
よって、書込信号φＷ１の「Ｌ」から「Ｈ」への移行を、点灯信号φＩａ１の「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行の前に行うことが好ましい。
【０１２３】
そして、時刻ｈにおける点灯信号φＩａ１の「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）への移行は、オン状態（記憶状態）の記憶サイリスタＭ（記憶素子）に対応する発光サイリスタＬ（発光素子）に点灯のための点灯信号φＩａ１を送信するステップである。
【０１２４】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
発光チップＣｂ１が属する発光チップ群＃ｂ、発光チップＣｃ１が属する発光チップ群＃ｃ、発光チップＣｄ１が属する発光チップ群＃ｄに送信される信号は変化しないので、発光チップＣｂ１、Ｃｃ１、Ｃｄ１は時刻ｈの直後の状態が維持される。
【０１２５】
（９）時刻ｉ
時刻ｉにおいて、発光チップ群＃ａに送信される第１転送信号φ１ａが、「Ｈ」から「Ｌ」に移行するとともに、発光チップ群＃ａに送信される許可信号φＥａが、「Ｌ」から「Ｈ」に移行する。
＜発光チップＣａ１＞
まず、第１転送信号φ１ａの「Ｈ」から「Ｌ」への移行について説明する。なお、ここでは、第１転送信号φ１ａの「Ｈ」から「Ｌ」への移行が、許可信号φＥａの「Ｌ」から「Ｈ」への移行より先であるとする。
しきい電圧が−２．８Ｖであった転送サイリスタＴ３がターンオンする。そして、ゲート端子Ｇｔ３の電位が「Ｈ」（０Ｖ）になり、順バイアスの結合ダイオードＤｘ３で接続されたゲート端子Ｇｔ４の電位が−１．４Ｖになる。これにより、転送サイリスタＴ４のしきい電圧が−２．８Ｖになる。同様に、「Ｈ」（０Ｖ）になったゲート端子Ｇｔ３に、順バイアスの接続ダイオードＤｙ３で接続されたゲート端子Ｇｍ３（Ｇｌ３）の電位が−１．４Ｖになり、記憶サイリスタＭ３および発光サイリスタＬ３のしきい電圧が共に−２．８Ｖになる。このとき、第１書込信号線７４ａは、オン状態の記憶サイリスタＭ１により、−１．４Ｖに維持されているので、記憶サイリスタＭ３はターンオンしない。
また、点灯信号φＩａ１は、「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）であるので、発光サイリスタＬ３はターンオンせず、点灯（発光）しない。点灯信号φＩａ１の「Ｌｅ」は、発光サイリスタＬ３をターンオンしないように、−２．８Ｖより高く設定される。
【０１２６】
次に、許可信号φＥａの「Ｌ」から「Ｈ」への移行について説明する。
すでに時刻ｇにおいて、書込信号φＷ１は「Ｌ」から「Ｈ」に移行している。よって、許可信号φＥａの「Ｌ」から「Ｈ」へ移行すると、表１に示すように、第１書込信号線７４ａおよび第２書込信号線７４ｂは、ともに「Ｈ」（０Ｖ）になる。すると、オン状態にあった記憶サイリスタＭ１およびＭ２のアノード端子とカソード端子とが共に「Ｈ」（０Ｖ）になるので、記憶サイリスタＭ１およびＭ２が共にターンオフする。しかし、ゲート端子Ｇｍ１およびＧｍ２は、オン状態の発光サイリスタＬ１およびＬ２により０Ｖになり、記憶サイリスタＭ１およびＭ２のしきい電圧はそれぞれ−１．４Ｖになっている。
よって、時刻ｉの直後においては、転送サイリスタＴ２、Ｔ３がオン状態にあるとともに、発光サイリスタＬ１およびＬ２がオン状態にあって、点灯（発光）している。
【０１２７】
なお、第１転送信号φ１ａの「Ｈ」から「Ｌ」への移行と、許可信号φＥａの「Ｌ」から「Ｈ」への移行とのいずれを先に行ってもよい。上記と異なり、許可信号φＥａの「Ｌ」から「Ｈ」への移行を、第１転送信号φ１ａの「Ｈ」から「Ｌ」への移行の前に行う場合は、まず、許可信号φＥａの「Ｌ」から「Ｈ」への移行により、第１書込信号線７４ａが「Ｈ」（０Ｖ）になって、記憶サイリスタＭ１およびＭ２がターンオフする。その後、第１転送信号φ１ａの「Ｈ」から「Ｌ」への移行により、記憶サイリスタＭ３のしきい電圧が−２．８Ｖになる。
【０１２８】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
発光チップＣｂ１が属する発光チップ群＃ｂ、発光チップＣｃ１が属する発光チップ群＃ｃ、発光チップＣｄ１が属する発光チップ群＃ｄに送信される信号は変化しないので、発光チップＣｂ１、Ｃｃ１、Ｃｄ１は時刻ｈの直後の状態が維持される。
【０１２９】
（１０）時刻ｊ
時刻ｊにおいて、発光チップ群＃ａに送信される第２転送信号φ２ａが、「Ｌ」から「Ｈ」に移行するとともに、発光チップ群＃ｂに送信される第１転送信号φ１ｂおよび許可信号φＥｂが、それぞれ「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
まず、発光チップ群＃ａに送信される第２転送信号φ２ａの「Ｌ」から「Ｈ」への移行について説明する。
オン状態にあった転送サイリスタＴ２のカソード端子とアノード端子とが共に「Ｈ」（０Ｖ）になるので、転送サイリスタＴ２がターンオフする。
時刻ｊの直後においては、転送サイリスタＴ３がオン状態になっているとともに、発光サイリスタＬ１、Ｌ２がオン状態にあって、点灯（発光）している。
発光チップ群＃ｂに送信される第１転送信号φ１ｂおよび許可信号φＥｂは、発光チップＣａ１の属する発光チップ群＃ａに対する信号でないため、発光チップＣａ１に対して影響を与えない。
なお、時刻ａにおいてと同様にスタートダイオードＤｘ０が順バイアスになって、ゲート端子Ｇｔ１が−１．４Ｖになる。これにより、転送サイリスタＴ１のしきい電圧が−２．８Ｖになる。しかし、転送サイリスタＴ３がオン状態になっていて、第１転送信号線７２の電位は−１．５Ｖであるので、転送サイリスタＴ１はターンオンしない。このように、スタートダイオードＤｘ０が順バイアスになって、転送サイリスタＴ１のしきい電圧が−２．８Ｖになるときは、第１転送信号線７２の電位は−１．５Ｖであるので、転送サイリスタＴ１はターンオンしない。すなわち、スタートダイオードＤｘ０が順バイアスになって、転送サイリスタＴ１がターンオンするのは、第１転送信号φ１および第２転送信号φ２が共に「Ｈ」（０Ｖ）であって、いずれの転送サイリスタＴもオン状態にない場合に、第１転送信号φ１が「Ｈ」（０Ｖ）から「Ｌ」（３．３Ｖ）に移行する時刻ｂに限られる。
【０１３０】
＜発光チップＣｂ１＞
発光チップ群＃ｂに送信される第１転送信号φ１ｂおよび許可信号φＥｂの「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）への移行は、時刻ｂにおける発光チップＣａ１と同様である。よって、詳細な説明を省略する。
＜発光チップＣｃ１、Ｃｄ１＞
発光チップＣｃ１が属する発光チップ群＃ｃ、発光チップＣｄ１が属する発光チップ群＃ｄに送信される信号は変化しないので、時刻ｈの直後の状態が維持される。
【０１３１】
この後、期間Ｔａ（１）における発光チップ群＃ａと同様に、期間Ｔｂ（１）において発光チップ群＃ｂ、Ｔｃ（１）において発光チップ群＃ｃ、Ｔｄ（１）において発光チップ群＃ｄが順に駆動される。
例えば、発光チップ群＃ｂにおける発光チップＣｂ１についてみると、時刻ｊにおいて、許可信号φＥｂが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行し、第１書込信号線７４ａと第２書込信号線７４ｂとの電位がともに−２．２Ｖになる。時刻ｋで、書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、発光チップＣｂ１の記憶サイリスタＭ１がターンオンする。そして、時刻ｌで、書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行しても、記憶サイリスタＭ１のオン状態が維持される。そして、時刻ｏで、書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、記憶サイリスタＭ２がターンオンして、記憶サイリスタＭ１およびＭ２がオン状態になる。その後、時刻ｐで、点灯信号φＩｂ１が「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）に移行すると、発光サイリスタＬ１およびＬ２がターンオンして、点灯（発光）する。すなわち、発光チップＣａ１に対する期間Ｔａ（１）における動作が、期間Ｔｂ（１）において発光チップＣｂ１に対して行われている。期間Ｔｃ（１）および期間Ｔｄ（１）においては、それぞれ発光チップＣｃ１および発光チップＣｄ１に対して同様な動作が行われることになる。
【０１３２】
そして、時刻ｕにおいては、発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１のそれぞれの発光サイリスタＬ１およびＬ２がオン状態にあって、点灯（発光）している。なお、他の転送サイリスタＴ、記憶サイリスタＭのオン状態については説明を省略する。
以下では、時刻ｕ以降について説明する。
【０１３３】
（１１）時刻ｕ
時刻ｕにおいて、発光チップＣａ１に供給されている点灯信号φＩａ１が「Ｌ」から「Ｈ」に移行する。
＜発光チップＣａ１＞
点灯信号φＩａ１が「Ｌ」から「Ｈ」に移行すると、オン状態にあった発光サイリスタＬ１およびＬ２のカソード端子とアノード端子との電位が共に「Ｈ」（０Ｖ）になって、発光サイリスタＬ１およびＬ２がターンオフする。
すると、ゲート端子Ｇｍ１（Ｇｌ１）およびＧｍ２（Ｇｌ２）の電位が、それぞれ電源線抵抗Ｒｇｙ１およびＲｇｙ２を介して「Ｌ」（−３．３Ｖ）に向かって変化する。そして、記憶サイリスタＭ１、Ｍ２、発光サイリスタＬ１、Ｌ２のしきい電圧が−４．７Ｖになる。
時刻ｕの直後においては、転送サイリスタＴ３がオン状態にある。これにより、ゲート端子Ｇｔ３の電位が「Ｈ」（０Ｖ）になっている。一方、転送サイリスタＴ２がオフ状態にあることから、ゲート端子Ｇｔ２の電位は「Ｌ」（−３．３Ｖ）になっている。よって、結合ダイオードＤｘ２は逆バイアスになっている。これにより、ゲート端子Ｇｔ３が「Ｈ」（０Ｖ）である影響は、ゲート端子Ｇｔ２には及ばない。
以上のことから、時刻ｕの直後のである時刻ｖの状態は、オン状態にある転送サイリスタＴが転送サイリスタＴ１（時刻ｂ）と転送サイリスタＴ３（時刻ｖ）とで異なるが、時刻ｂと同様な状態となっている。
よって、時刻ｖから始まる期間Ｔ（２）においては、期間Ｔ（１）における発光サイリスタＬ１およびＬ２と同様に、発光サイリスタＬ３およびＬ４が点灯制御される。よって、詳細な説明を省略する。
【０１３４】
＜発光チップＣｂ１、Ｃｃ１、Ｃｄ１＞
発光チップＣｂ１が属する発光チップ群＃ｂ、発光チップＣｃ１が属する発光チップ群＃ｃ、発光チップＣｄ１が属する発光チップ群＃ｄに送信される信号は変化しないので、時刻ｕの直前の状態が時刻ｖまで維持される。
そして、時刻ｖから始まる期間Ｔ（２）においては、期間Ｔ（１）における発光サイリスタＬ１およびＬ２と同様に、発光チップＣｂ１、Ｃｃ１、Ｃｄ１におけるそれぞれの発光サイリスタＬ３およびＬ４が点灯制御される。
以下同様に、発光チップＣのすべての発光サイリスタＬの点灯制御が行なわれる。
【０１３５】
なお、上記においては、発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１のそれぞれの発光サイリスタＬ１〜Ｌ４をすべて点灯（発光）させるとした。しかし、いずれかの発光サイリスタＬを点灯（発光）させない場合は、書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）となるタイミングにおいて、「Ｈ」（０Ｖ）のまま維持すればよい。
例えば、発光チップＣａ１の発光サイリスタＬ２を点灯（発光）させない場合は、時刻ｇから時刻ｈまでの期間において、書込信号φＷ１を「Ｈ」（０Ｖ）のままとする。すると、第２書込信号線７４ｂの電位は−２．２Ｖが維持されるので、しきい電圧が−２．８Ｖの記憶サイリスタＭ２はターンオンしない。よって、発光サイリスタＬ２のしきい電圧は−２．８Ｖに維持される。よって、時刻ｈにおいて、点灯信号φＩａ１が「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）に移行すると、オン状態の記憶サイリスタＭ１によりしきい電圧が−１．４Ｖとなっている発光サイリスタＬ１はターンオンして、点灯（発光）するが、発光サイリスタＬ２はターンオンしない。
【０１３６】
本実施の形態では、１つの発光チップＣにおいて２個の発光サイリスタＬを並行して点灯（発光）させうる。点灯（発光）させる発光サイリスタＬの個数（２個、１個、０個）は、書込信号φＷ１により設定する。なお、１個の場合には、２個のうち、いずれの発光サイリスタＬを点灯（発光）させるかを書込信号φＷ１により指定する。
【０１３７】
以上説明した発光チップＣの動作をまとめて説明する。
はじめに転送サイリスタＴの動作を説明する。
第１の実施の形態における発光チップＣでは、２相の転送信号（第１転送信号φ１および第２転送信号φ２）により、転送サイリスタＴのオン状態を順に移していく。
すなわち、２相の転送信号の内の一方の転送信号が「Ｌ」（−３．３Ｖ）になることにより、この一方の転送信号がカソード端子に送信された転送サイリスタＴの内、しきい電圧が「Ｌ」（−３．３Ｖ）より高い転送サイリスタＴがターンオンする。すると、オン状態になった転送サイリスタＴのゲート端子Ｇｔが「Ｈ」（０Ｖ）になり、順バイアスの結合ダイオードＤｘで接続された転送サイリスタＴ（隣接する転送サイリスタＴ）のゲート端子Ｇｔの電位が−１．４Ｖになる。これにより、隣接する転送サイリスタＴのしきい電圧が上昇（本実施の形態では、−４．２Ｖから−２．８Ｖ）し、他方の転送信号が「Ｌ」（−３．３Ｖ）となるタイミングでオン状態になる。
つまり、２相の転送信号（第１転送信号φ１および第２転送信号φ２）を、「Ｌ」（−３．３Ｖ）の期間が重なる（図１０における時刻ｅから時刻ｆの期間）を設けて、送信することにより、転送サイリスタＴを順次オン状態に設定していく。
【０１３８】
そして、転送サイリスタＴがオン状態になって、ゲート端子Ｇｔが「Ｈ」（０Ｖ）になると、ゲート端子Ｇｔに接続ダイオードＤｙを介して接続された記憶サイリスタＭのゲート端子Ｇｍの電位が−１．４Ｖになり、記憶サイリスタＭのしきい電圧が−２．８Ｖとなる。
すなわち、転送サイリスタＴはオン状態になることで、その転送サイリスタＴに対応する記憶サイリスタＭのしきい電圧を高くする。
【０１３９】
そして、許可信号φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）が「Ｌ」であって、さらに書込信号φＷ（φＷ１〜φＷ５）が「Ｌ」になると、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位が「Ｌ」（−３．３Ｖ）になって、しきい電圧が−２．８Ｖの記憶サイリスタＭがターンオンする。
【０１４０】
記憶サイリスタＭがオン状態になると、記憶サイリスタＭのゲート端子Ｇｍが「Ｈ」（０Ｖ）になる。ゲート端子Ｇｌはゲート端子Ｇｍに接続されているので、発光サイリスタＬのしきい電圧が−１．４Ｖになる。
この後、点灯信号φＩ（φＩａ１〜φＩａ５、φＩｂ１〜φＩｂ５、φＩｃ１〜φＩｃ５、φＩｄ１〜φＩｄ５）を「Ｈ」（０Ｖ）から「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）に移行すると、しきい電圧が−１．４Ｖである発光サイリスタＬがターンオンして、点灯（発光）する。
【０１４１】
なお、発光サイリスタＬが点灯（発光）している点灯期間は、点灯信号φＩ（φＩａ１〜φＩａ５、φＩｂ１〜φＩｂ５、φＩｃ１〜φＩｃ５、φＩｄ１〜φＩｄ５）が「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）である期間である。
【０１４２】
本実施の形態では、発光チップ組（＃１〜＃５）毎に、書込信号φＷ（φＷ１〜φＷ５）を共通に送信している。しかし、図１０に示したように、発光チップ群（＃ａ、＃ｂ、＃ｃ、＃ｄ）毎に、許可信号φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）が「Ｌ」（−３．３Ｖ）である期間をずらして送信することで、書込信号φＷ（φＷ１〜φＷ５）にそれぞれの発光チップ群（＃ａ、＃ｂ、＃ｃ、＃ｄ）に対応して、点灯（発光）させる発光サイリスタＬを指定する情報を時系列に並べている。そして、書込信号φＷ（φＷ１〜φＷ５）と許可信号φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）との組み合わせによって、発光チップＣの点灯（発光）させる発光サイリスタＬの情報を取り出している。
すなわち、図１０で示したように、ある発光チップ群に送信された許可信号φＥ（「Ｌ」（−３．３Ｖ）の期間）に、その発光チップ群に属する発光チップＣへの書込信号φＷ（「Ｌ」（−３．３Ｖ）の期間）が設けられていて、他の発光チップ群に属する発光チップＣへの書込信号φＷ（「Ｌ」（−３．３Ｖ）の期間）が設けられていないようにしている。なお、発光チップ群に送信された許可信号φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）の「Ｌ」（−３．３Ｖ）の期間が、時間軸上で重なってもかまわない。このことで、書込信号φＷ（φＷ１〜φＷ５）を発光チップ組（＃１〜＃５）毎に共通に送信し、許可信号φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）を発光チップ群（＃ａ、＃ｂ、＃ｃ、＃ｄ）毎に共通に送信するようにしている。
【０１４３】
一方、書込信号φＷが「Ｌ」（−３．３Ｖ）となっても、許可信号φＥが「Ｈ」（０Ｖ）であると、表１から分かるように、第１書込信号線７４ａおよび／または第２書込信号線７４ｂの電位は−１．１Ｖとなり、例え記憶サイリスタＭのしきい電圧が−２．８Ｖになっていてもターンオンしない。同様に、許可信号φＥが「Ｌ」（−３．３Ｖ）となっても、書込信号φＷが「Ｈ」（０Ｖ）であると、第１書込信号線７４ａおよび／または第２書込信号線７４ｂの電位は−２．２Ｖとなり、例え記憶サイリスタＭのしきい電圧が−２．８Ｖになっていてもターンオンしない。
すなわち、例え書込信号φＷが「Ｌ」（−３．３Ｖ）となっても、許可信号φＥが「Ｌ」（−３．３Ｖ）でない発光チップＣにおける発光サイリスタＬは選択されず、許可信号φＥが「Ｌ」（−３．３Ｖ）であっても、書込信号φＷが「Ｌ」（−３．３Ｖ）でない発光チップＣにおける発光サイリスタＬは選択されないようになっている。
【０１４４】
なお、オン状態の記憶サイリスタＭがある場合は、許可信号φＥを「Ｌ」（−３．３Ｖ）に維持すれば、第１書込信号線７４ａおよび／または第２書込信号線７４ｂの電位は−２．２Ｖとなり、オン状態の記憶サイリスタＭの維持電圧（カソード端子の電位−１．４Ｖ）より低いので、オン状態が維持される。これにより、第１書込信号線７４ａおよび第２書込信号線７４ｂのそれぞれに接続された各１個の記憶サイリスタＭを共にオン状態に維持している。このようにして、本実施の形態では、発光チップＣ毎に最大２個の発光サイリスタＬを並行して点灯（発光）しうるようにしている。
【０１４５】
以上説明したように、転送サイリスタＴ（転送素子）は順にオン状態になることにより、転送サイリスタＴに対応する発光サイリスタＬ（転送サイリスタＴと同じ番号の発光サイリスタＬ）（発光素子）を点灯させる発光サイリスタＬ（発光素子）として選択する対象に指定している。
許可信号φＥは、発光チップ群の発光チップＣに対して、点灯させる発光サイリスタＬの選択を許可するように働く。そして、書込信号φＷは、許可信号φＥによって許可された発光チップＣにおいて、点灯させる発光サイリスタＬに対応する記憶サイリスタＭを記憶状態または記憶しない状態に設定する。
すなわち、記憶サイリスタＭはオン状態になることで、書込信号φＷにより選択された点灯（発光）させる発光サイリスタＬの位置（番号）を記憶（ラッチ）する。つまり、記憶サイリスタＭがオン状態にあることは、点灯させる発光サイリスタＬの位置（番号）を記憶した状態（記憶状態）となり、記憶サイリスタＭがオフ状態にあることは、発光サイリスタＬの位置（番号）を記憶しない状態となることである。
【０１４６】
図１０では、発光チップ組＃１に対する書込信号φＷ１のみを示したが、本実施の形態では、並行して、他の発光チップ組＃２〜＃５のそれぞれに対する書込信号φＷ２〜φＷ５をそれぞれ発光チップ組に送信することで、発光装置６５のすべての発光チップＣ（発光チップＣａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）の発光サイリスタＬの点灯（発光）を個別に制御している。
【０１４７】
前述したように、２０個の発光チップＣを用いる本実施の形態における回路基板６２上の配線（信号ライン）の本数は３９本である。
【０１４８】
図１１は、第１の実施の形態を用いない場合の、自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップＣの回路構成を説明するための等価回路図である。なお、図１１では、発光チップＣａ１を例として示している。他の発光チップＣａ２〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５の構成は、発光チップＣａ１と同じである。
図１１に示す本実施の形態を用いない場合では、図８に示した本実施の形態における書込抵抗ＲＷ１、ＲＷ２および許可抵抗ＲＥ１、ＲＥ２を用いない。すなわち、第１書込信号線７４ａを第１記憶信号φＭ１（発光チップＣａ１では第１記憶信号φＭ１ａ１）が送信されるφＭ１端子に接続し、第２書込信号線７４ｂを第２記憶信号φＭ２（発光チップＣａ１では第２記憶信号φＭ２ａ１）が送信されるφＭ２端子に接続している。
また、動作においては、図１０に示した本実施の形態における許可信号φＥおよび書込信号φＷ１の代わりに、発光チップＣ毎に送信される第１記憶信号φＭ１（発光チップＣａ１では第１記憶信号φＭ１ａ１）および第２記憶信号φＭ２（発光チップＣａ１では第２記憶信号φＭ２ａ１）を用いている。
図１０を参照して、本実施の形態を用いない場合の発光チップＣの動作を説明する。例えば図１０の時刻ｃにおいて、発光サイリスタＬ１を点灯（発光）させることを記憶するために記憶サイリスタＭ１をターンオンさせるときは、第１記憶信号φＭ１ａ１を「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行させる。同様に、図１０の時刻ｇにおいて、発光サイリスタＬ２を点灯（発光）させることを記憶するために記憶サイリスタＭ２をターンオンさせるときは、第２記憶信号φＭ２ａ１を「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行させる。
そして、点灯信号φＩａ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行するまで、第１記憶信号φＭ１ａ１および第２記憶信号φＭ２ａ１を「Ｌ」（−３．３Ｖ）に維持することで、点灯信号φＩａ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）の移行に伴い、発光サイリスタＬ１およびＬ２を点灯（発光）させる。
このように、図１１に示す発光チップＣを用いる場合には、第１記憶信号φＭ１および第２記憶信号φＭ２を発光チップＣ毎に個別に送信することとなる。
【０１４９】
図１２は、第１の実施の形態を用いない場合の発光装置６５において、発光チップＣをマトリクスの各要素に配置して示した図である。本実施の形態と同様に、２０個の発光チップＣを用いている。
本実施の形態を用いない場合の発光装置６５では、発光チップＣを群および組に分けていない。しかし、発光チップＣ（発光チップＣａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）の符号は、本実施の形態と同じとして説明する。
第１記憶信号φＭ１（φＭ１ａ１〜φＭ１ａ５、φＭ１ｂ１〜φＭ１ｂ５、φＭ１ｃ１〜φＭ１ｃ５、φＭ１ｄ１〜φＭ１ｄ５）および第２記憶信号φＭ２（φＭ２ａ１〜φＭ２ａ５、φＭ２ｂ１〜φＭ２ｂ５、φＭ２ｃ１〜φＭ２ｃ５、φＭ２ｄ１〜φＭ２ｄ５）を発光チップＣ毎に個別に送信する。
一方、本実施の形態を用いない場合では、第１転送信号φ１および第２転送信号φ２を、すべての発光チップＣで共通にする。これにより、発光チップＣのすべてが、並行して動作する。
【０１５０】
本実施の形態を用いない発光装置６５の回路基板６２の配線（信号ライン）本数を説明する。まず、発光チップＣの数が２０個の場合を考える。
転送信号φ１、φ２用の配線（信号ライン）は、発光チップＣのすべてに対して共通であるので、２本である。第１記憶信号φＭ１用および第２記憶信号φＭ２用の配線（信号ライン）は、発光チップＣ毎にそれぞれ１本であるので、２０個の発光チップＣに対して４０本である。点灯信号φＩ用の配線（信号ライン）は、本実施の形態と同じく、発光チップＣ毎に１本であるので、２０個の発光チップＣに対して２０本である。これに、基準電位Ｖｓｕｂ用の電源ライン２００ａおよび電源電位Ｖｇａ用の電源ライン２００ｂが加わる。よって、２０個の発光チップＣを用いる本実施の形態を用いない発光装置６５の回路基板６２上の配線（信号ライン）の本数は６４本となる。
以上説明したように、本実施の形態では、回路基板６２上の配線（信号ライン）の本数を６４本から３９本に抑制している。
【０１５１】
また、本実施の形態を用いない発光装置６５の発光チップＣの個数がＭ×Ｎである場合では、転送信号φ１、φ２用の配線（信号ライン）は、発光チップＣのすべてに対して共通であるので、２本である。第１記憶信号φＭ１用および第２記憶信号φＭ２用の配線（信号ライン）は、発光チップＣ毎にそれぞれ１本であるので、Ｍ×Ｎ個の発光チップＣに対して２×Ｍ×Ｎ本である。点灯信号φＩ用の配線（信号ライン）は、発光チップＣ毎に１本であるので、Ｍ×Ｎ個の発光チップＣに対してＭ×Ｎ本である。これに、基準電位Ｖｓｕｂ用の電源ライン２００ａおよび電源電位Ｖｇａ用の電源ライン２００ｂが加わる。よって、Ｍ×Ｎ個の発光チップＣを用いる本実施の形態を用いない発光装置６５の回路基板６２上の配線（信号ライン）の本数は（３×Ｍ×Ｎ＋４）本となる。
すると、本実施の形態では、回路基板６２上の配線（信号ライン）の本数を（３×Ｍ×Ｎ＋４）から（３Ｍ＋Ｎ＋Ｍ×Ｎ＋２）本になり、（２×Ｍ×Ｎ−３Ｍ−Ｎ＋２）本抑制している。
【０１５２】
本実施の形態では、最大２個の発光サイリスタＬを並行して点灯（発光）させている。よって、点灯信号φＩは、点灯（発光）させる発光サイリスタＬの数に応じて、供給する電流が設定される。
信号発生回路１００には、画像出力制御部３０および画像処理部４０（図１参照）より、画像処理された画像データおよび各種の制御信号が入力される。このとき、制御信号として、並行して点灯（発光）させる発光サイリスタＬの個数についての点灯数信号ＤＩ１、ＤＩ２が供給される（後述する図１３参照）。
【０１５３】
図１３は、本実施の形態において、点灯信号φＩを供給する定電流源３００の一例を説明する図である。
定電流源３００は、第１電流バッファ回路３０１、第２電流バッファ回路３０２、電流制限抵抗ＲＩ１、ＲＩ２を備えている。
第１電流バッファ回路３０１は、入力端子が点灯数信号ＤＩ１の入力されるＤＩ１端子に接続され、出力端子が電流制限抵抗ＲＩ１を介してφＩ端子（図８参照）に接続されている。そして、第１電流バッファ回路３０１は、φＩ端子の電位が点灯レベルの電位である「Ｌｅ」（−２．８Ｖ＜「Ｌｅ」≦−１．４Ｖ）となるように、点灯電位ＶＬｅが供給されている。
第２電流バッファ回路３０２は、入力端子に点灯電位ＶＬｅが供給され、出力が電流制限抵抗ＲＩ２を介してφＩ端子に接続されている。そして、第２電流バッファ回路３０２には、点灯数信号ＤＩ２が入力される。
表２は、点灯数信号ＤＩ１、ＤＩ２および第１電流バッファ回路３０１と第２電流バッファ回路３０２との出力端子の状態を示す。
【０１５４】
【表２】
【０１５５】
表２に示すように、並行して点灯（発光）させる発光サイリスタＬの数が０の場合は、点灯数信号ＤＩ１、ＤＩ２はいずれも「Ｈ」である。並行して点灯（発光）させる発光サイリスタＬの数が１の場合は、点灯数信号ＤＩ１が「Ｌ」で、点灯数信号ＤＩ２が「Ｈ」である。並行して点灯（発光）させる発光サイリスタＬの数が２の場合は、点灯数信号ＤＩ１、ＤＩ２はいずれも「Ｌ」である。
そして、並行して点灯（発光）させる発光サイリスタＬの数が０の場合は、第１電流バッファ回路３０１の出力端子は「Ｈ」で、第２電流バッファ回路３０２の出力端子はハイインピーダンス状態（以下、「Ｚ」で表す。）である。よって、φＩ端子の電位は「Ｈ」になる。
次に、並行して点灯（発光）させる発光サイリスタＬの数が１の場合は、第１電流バッファ回路３０１の出力端子は「Ｌｅ」で、第２電流バッファ回路３０２の出力端子は「Ｚ」である。よって、φＩ端子の電位は「Ｌｅ」になる。なお、第１電流バッファ回路３０１の出力端子のみが「Ｌｅ」となっているので、１個の発光サイリスタＬに対応する電流がφＩ端子に供給される（電位が負であるので、φＩ端子から引き出される）。
そして、並行して点灯（発光）させる発光サイリスタＬの数が２の場合は、第１電流バッファ回路３０１および第２電流バッファ回路３０２の出力端子がともに「Ｌｅ」である。よって、φＩ端子の電位は「Ｌｅ」になる。なお、第１電流バッファ回路３０１および第２電流バッファ回路３０２の出力端子が共に「Ｌｅ」となっているので、２個の発光サイリスタＬに対応する電流がφＩ端子に供給される（φＩ端子から引き出される）。
このようにして、点灯（発光）させようとする発光サイリスタＬの数に応じて、φＩ端子に供給する電流を制御している。
なお、本実施の形態で示した定電流源３００は一例であって、他の構成であってもよい。
【０１５６】
なお、本実施の形態では、定電流源３００を用いたが、図８の発光サイリスタＬのカソード端子と点灯信号線７５との間に抵抗を設けて、定電圧源にて複数の発光サイリスタＬを並行して点灯させてもよい。
また、本実施の形態では、記憶サイリスタＭのゲート端子Ｇｍと発光サイリスタＬのゲート端子Ｇｌとを直接接続したが、ゲート端子Ｇｍにアノード端子をゲート端子Ｇｌにカソード端子を接続したダイオードを設けて、ゲート端子Ｇｍの電位が「Ｈ」（０Ｖ）になったときの発光サイリスタＬのしきい電圧を−２．８Ｖとして、点灯電位を「Ｌｅ」から「Ｌ」（−３．３Ｖ）にしてもよい。
【０１５７】
（第２の実施の形態）
第２の実施の形態は、第１の実施の形態において、発光チップＣの構成が異なっている。
図１４は、第２の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップＣの回路構成を説明するための等価回路図である。なお、図１４では、発光チップＣａ１を例に説明し、発光チップＣａ１（Ｃ）と表記する。他の発光チップＣａ２〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５の構成は、発光チップＣａ１の構成と同じである。この発光チップＣは、最大３個の発光サイリスタＬを並行して点灯（発光）させうる。図８に示した発光チップＣと同様な構成要素には、同じ符号を付して、詳細な説明を省略する。
【０１５８】
本実施の形態の発光チップＣａ１（Ｃ）は、記憶サイリスタＭの配列に沿って、３個置きに循環する記憶サイリスタＭ１、Ｍ４、Ｍ７（不図示）、…のカソード端子が第１書込信号線７４ａに接続されている。そして、第１書込信号線７４ａは、書込抵抗ＲＷ１を介して、書込信号φＷ１の入力端子であるφＷ端子に接続されている。このφＷ端子には、書込信号ライン２０５＿１（図６参照）が接続され、書込信号φＷ１が送信される。
同様に、３個置きに循環する記憶サイリスタＭ２、Ｍ５（不図示）、Ｍ８（不図示）、…のカソード端子が第２書込信号線７４ｂに接続されている。そして、第２書込信号線７４ｂは、書込抵抗ＲＷ２を介して、書込信号φＷ１の入力端子であるφＷ端子に接続されている。
さらに同様に、３個置きに循環する記憶サイリスタＭ３、Ｍ６（不図示）、Ｍ９（不図示）、…のカソード端子が第３書込信号線７４ｃに接続されている。そして、第３書込信号線７４ｃは、書込抵抗ＲＷ３を介して、書込信号φＷ１の入力端子であるφＷ端子に接続されている。
【０１５９】
また、第１書込信号線７４ａは、記憶サイリスタＭ１のアノード端子と書込抵抗ＲＷ１との間において、許可抵抗ＲＥ１を介して、許可信号φＥａの入力端子であるφＥ端子に接続されている。このφＥ端子には、許可信号ライン２０３ａ（図５参照）が接続され、許可信号φＥａが送信される。
さらに、第２書込信号線７４ｂは、記憶サイリスタＭ２のアノード端子と書込抵抗ＲＷ２との間において、許可抵抗ＲＥ２を介して、φＥ端子に接続されている。
そして、第３書込信号線７４ｃは、記憶サイリスタＭ３のアノード端子と書込抵抗ＲＷ３との間において、許可抵抗ＲＥ３を介して、φＥ端子に接続されている。
すなわち、第１書込信号線７４ａ、第２書込信号線７４ｂ、第３書込信号線７４ｃは、許可抵抗ＲＥ１、ＲＥ２、ＲＥ３と書込抵抗ＲＷ１、ＲＷ２、ＲＷ３との作る抵抗ネットワークを介して、φＥ端子とφＷ端子とに接続されている。
【０１６０】
本実施の形態においても、例えばＲＥ１＝ＲＥ２＝ＲＥ３＝１ｋΩ、ＲＷ１＝ＲＷ２＝ＲＷ３＝２ｋΩとすれば、前述した表１に示したと同様に、第１書込信号線７４ａ、第２書込信号線７４ｂおよび第３書込信号線７４ｃのそれぞれの電位は、φＥ端子（許可信号φＥ）とφＷ端子（書込信号φＷ１）の電位により設定される。
【０１６１】
本実施の形態における発光チップＣａ１（Ｃ）の他の構成は、図８に示した第１の実施の形態における発光チップＣと同様である。
本実施の形態における発光チップＣａ１（Ｃ）は、詳細な説明を省略するが、図９に示した第１の実施の形態の発光チップＣａ１（Ｃ）と同様な平面レイアウトおよび断面で構成しうる。
【０１６２】
本実施の形態における発光チップＣを用いた発光装置６５の動作を説明する。
図１５は、第２の実施の形態における発光装置６５の動作を説明するためのタイミングチャートである。
図１５においても、第１の実施の形態における図１０と同様に、発光チップ群＃ａ、＃ｂ、＃ｃ、＃ｄのそれぞれに送信される一組の転送信号φ１、φ２、許可信号φＥを示している。また、発光チップ組＃１に送信される書込信号φＷ１を示している。さらに、発光チップ組＃１に属する発光チップＣａ１、Ｃｂ１、Ｃｃ１にそれぞれ送信される点灯信号φＩａ１、φＩｂ１、φＩｃ１を示している。
すなわち、図１２は、発光チップ組＃１に属する発光チップＣａ１、Ｃｂ１、Ｃｃ１、Ｃｄ１の内、発光チップＣａ１、Ｃｂ１、Ｃｃ１の動作を説明するタイミングチャートである。なお、発光チップＣｄ１については示していないが、同様である。
また、他の発光チップ組＃２〜＃５についても、発光チップ組＃１と同様に動作する。そして、発光チップ組＃１〜＃５はそれぞれ転送信号φ１、φ２、許可信号φＥが共通であるので、並行して動作する。よって、他の発光チップ組＃２〜＃５については、説明を省略する。
図１５のタイミングチャートでは、すべての発光サイリスタＬを点灯させるとした。
【０１６３】
図１０に示した第１の実施の形態におけるタイミングチャートの期間Ｔａ（１）においては、書込信号φＷ１が「Ｌ」（−３．３Ｖ）になる期間が２つであった。これに対し、図１２に示す本実施の形態におけるタイミングチャートでは、期間Ｔａ（１）において、書込信号φＷ１が「Ｌ」（−３．３Ｖ）になる期間を３つ設けている。すなわち、最大３個の発光サイリスタＬが平行して点灯（発光）するようになっている。
【０１６４】
また、図１０に示した第１の実施の形態におけるタイミングチャートの期間Ｔａ（１）では、転送サイリスタＴ１、Ｔ２、Ｔ３が順にオン状態になった。そして、転送サイリスタＴ１のみがオン状態にあるタイミング（図１０の時刻ｂから時刻ｅまで）において、書込信号φＷ１が「Ｌ」（−３．３Ｖ）である期間（図１０の時刻ｃから時刻ｄまで）を設け、記憶サイリスタＭ１をターンオンさせている。同様に、転送サイリスタＴ２のみがオン状態にあるタイミング（図１０の時刻ｆから時刻ｉまで）において、書込信号φＷ１が「Ｌ」（−３．３Ｖ）である期間（図１０の時刻ｇから時刻ｈまで）を設け、記憶サイリスタＭ２をターンオンさせている。すなわち、記憶サイリスタＭ１およびＭ２がオン状態になることで、点灯（発光）させる発光サイリスタＬ１およびＬ２を記憶（ラッチ）している。
これに対し、図１２に示す本実施の形態におけるタイミングチャートの期間Ｔａ（１）では、転送サイリスタＴ１、Ｔ２、Ｔ３、Ｔ４を順にオン状態にするようになっている。
そして、転送サイリスタＴ１、Ｔ２、Ｔ３がそれぞれ単独でオン状態であるタイミングにおいて、記憶サイリスタＭ１、Ｍ２、Ｍ３をそれぞれターンオンさせ、点灯（発光）させる発光サイリスタＬ１、Ｌ２、Ｌ３を記憶（ラッチ）している。
他の動作は、図１０で説明した第１の実施の形態と同様であるので、詳細な説明を省略する。
すなわち、本実施の形態では、第１の実施の形態における発光装置６５において、発光チップＣを変更することで、最大３個の発光サイリスタＬを並行して点灯（発光）させている。
なお、φＩ端子に点灯（発光）のための電流を供給する定電流源３００については、図１３において、第２電流バッファ回路３０２と同様な構成の電流バッファ回路を追加すればよい。
【０１６５】
同様にして、並行して点灯（発光）させる発光サイリスタＬの数を３を超える数としてもよい。
本実施の形態においても、複数の発光点（発光サイリスタＬ）を並行して点灯させうる発光チップＣを用いた発光装置６５において、回路基板６２上の配線の本数を抑制しうる。
【０１６６】
（第３の実施の形態）
第３の実施の形態は、第１の実施の形態において、発光チップＣの構成が異なっている。
図１６は、第３の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップＣの回路構成を説明するための等価回路図である。なお、図１６では、発光チップＣａ１を例に説明し、発光チップＣａ１（Ｃ）と表記する。他の発光チップＣａ２〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５の構成は、発光チップＣａ１の構成と同じである。第１の実施の形態と同様に、それぞれの発光チップＣは最大２個の発光サイリスタＬを並行して点灯させうる構成となっている。図８に示した発光チップＣと同様なものには、同じ符号を付して、詳細な説明を省略する。
【０１６７】
本実施の形態における発光チップＣａ１（Ｃ）では、第１書込信号線７４ａおよび第２書込信号線７４ｂとφＷ端子およびφＥ端子との間に設けられた抵抗ネットワークの構成が、第１の実施の形態における発光チップＣａ１（Ｃ）と異なっている。
すなわち、第１書込信号線７４ａは直列接続された記憶抵抗ＲＭ１と許可抵抗ＲＥとを介してφＥ端子に接続されている。
第２書込信号線７４ｂは直列接続された記憶抵抗ＲＭ２と書込抵抗ＲＷとを介してφＷ端子に接続されている。
そして、記憶抵抗ＲＭ１と許可抵抗ＲＥとの接続点と、記憶抵抗ＲＭ２と書込抵抗ＲＷとの接続点とが、接続されている（接続点Ｄ）。
本実施の形態において、例えばＲＷ＝１ｋΩ、ＲＥ＝５００Ω、ＲＭ１＝ＲＭ２＝１ｋΩとする。
本実施の形態における発光チップＣａ１（Ｃ）は、詳細な説明を省略するが、図９に示した第１の実施の形態の発光チップＣａ１（Ｃ）と同様な平面レイアウトおよび断面で構成しうる。
【０１６８】
以下では、本実施の形態における発光チップＣを用いても、第１の実施の形態と同様に
動作することを説明する。よって、図１０のタイミングチャートにしたがって説明する。
表３は、発光チップＣａ１（Ｃ）のすべての記憶サイリスタＭがオフ状態であるとした場合において、φＥ端子（許可信号φＥａ）とφＷ端子（書込信号φＷ１）の電位により設定される接続点Ｄの電位を示している。なお、発光チップＣａ１（Ｃ）のすべての記憶サイリスタＭがオフ状態にあれば、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は、表３に示した接続点Ｄの電位になっている。よって、表３は、発光チップＣａ１（Ｃ）のすべての記憶サイリスタＭがオフ状態にあるときの、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位を示している。表３は、表１と同じである。
【０１６９】
【表３】
【０１７０】
次に、奇数番号の記憶サイリスタＭの一つがオン状態にあるときを説明する。奇数番号の記憶サイリスタＭの一つがオン状態にあると、第１書込信号線７４ａの電位はオン状態の記憶サイリスタＭのカソード端子の電位である−１．４Ｖになる。よって、接続点Ｄの電位は、第１書込信号線７４ａの電位（−１．４Ｖ）の影響を受ける。
表４は、奇数番号の記憶サイリスタＭの一つがオン状態にある場合において、φＥ端子（許可信号φＥａ）とφＷ端子（書込信号φＷ１）の電位により設定される接続点Ｄの電位を示している。なお、図１０から分かるように、奇数番号の記憶サイリスタＭの一つがオン状態にある場合には、φＥ端子の電位は「Ｌ」（−３．３Ｖ）になっている。よって、書込信号φＷ１が０Ｖのとき、接続点Ｄの電位は−２．０Ｖ、書込信号φＷ１が「Ｌ」（−３．３Ｖ）のとき、接続点Ｄの電位は−２．８３Ｖである。そして、偶数番号のいずれの記憶サイリスタＭもオン状態にないことから、第２書込信号線７４ｂの電位は接続点Ｄの電位となっている。
【０１７１】
【表４】
【０１７２】
以下では、第１の実施の形態における図１０のタイミングチャートおよび表３および表４を参照して、本実施の形態における発光チップＣが、第１の実施の形態における発光チップＣと同様に動作することを説明する。
まず、時刻ｂにおいて、許可信号φＥａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。いずれの記憶サイリスタＭもオン状態にないため、接続点Ｄの電位は表３から−２．２Ｖになる。そして、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は、接続点Ｄの電位（−２．２Ｖ）になっている。
時刻ｂにおいて、第１転送信号φ１ａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）になって、転送サイリスタＴ１がターンオンし、記憶サイリスタＭ１のしきい電圧が−２．８Ｖになっても、第１書込信号線７４ａの電位は−２．２Ｖであるので、記憶サイリスタＭ１はターンオンしない。
次に、時刻ｃにおいて、書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、表３から分かるように、接続点Ｄの電位が−３．３Ｖになるので、第１書込信号線７４ａの電位も−３．３Ｖになり、しきい電圧が−２．８Ｖである記憶サイリスタＭ１がターンオンし、第１書込信号線７４ａの電位が−１．４Ｖになる。すなわち、第１の実施の形態における時刻ｃの動作と同じとなる。
【０１７３】
時刻ｄにおいて、書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行すると、表４にしめすように、接続点Ｄの電位が−２．０Ｖになる。この電位は、記憶サイリスタＭのオン状態を維持する維持電圧（オン状態の記憶サイリスタＭのカソード端子の電位−１．４Ｖ）より低いので、記憶サイリスタＭ１のオン状態が維持される。すなわち、第１の実施の形態における時刻ｄの動作と同じとなる。
【０１７４】
そして、時刻ｇにおいて、書込信号φＷ１が「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）となると、第２書込信号線７４ｂの電位は、表４に示したように、−２．８３Ｖになる。よって、時刻ｅで転送サイリスタＴ２がターンオンし、しきい電圧が−２．８Ｖになっていた記憶サイリスタＭ２がターンオンする。
【０１７５】
一方、発光チップＣｂ１においては、時刻ｃにおいて、書込信号φＷ１が「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行すると、許可信号φＥｂが「Ｈ」（０Ｖ）の状態にあることから、発光チップＣｂ１の第１書込信号線７４ａの電位は、表３に示すように−１．１Ｖになる。しかし、しきい電圧は、−４．２Ｖである記憶サイリスタＭ１はターンオンしない。すなわち、第１の実施の形態における時刻ｃの動作と同じとなる。
【０１７６】
以上説明したように、本実施の形態における発光チップＣを用いても、発光装置６５等の動作は、第１の実施の形態と同じとなる。
ここでは、最大２個の発光サイリスタＬを並行して点灯（発光）させるとしたが、第２の実施の形態において説明したように、３個以上の発光サイリスタＬを並行して点灯（発光）させるようにしてもよい。
よって、本実施の形態においても、複数の発光点（発光サイリスタＬ）を並行して点灯させうる発光チップＣを用いた発光装置６５において、回路基板６２上の配線の本数を抑制しうる。
【０１７７】
（第４の実施の形態）
第４の実施の形態は、第１の実施の形態における発光チップＣの構成が異なっている。
図１７は、第４の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップＣの回路構成を説明するための等価回路図である。なお、図１７では、発光チップＣａ１を例に説明し、発光チップＣａ１（Ｃ）と表記する。他の発光チップＣａ２〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５の構成は、発光チップＣａ１の構成と同じである。第１の実施の形態におけると同様に、それぞれの発光チップＣは最大２個の発光サイリスタＬを並行して点灯させうる構成となっている。図８に示した発光チップＣと同様なものには、同じ符号を付して、詳細な説明を省略する。
【０１７８】
本実施の形態における発光チップＣａ１（Ｃ）では、第１書込信号線７４ａおよび第２書込信号線７４ｂと記憶サイリスタＭとの接続の状態および第１書込信号線７４ａおよび第２書込信号線７４ｂとφＥ端子およびφＷ端子との接続の状態が、第１の実施の形態における発光チップＣａ１（Ｃ）と異なっている。
すなわち、第１書込信号線７４ａは許可信号φＥａが供給されるφＥ端子に接続されている。そして、記憶サイリスタＭ１、Ｍ２、Ｍ３、…のカソード端子と、第１書込信号線７４ａとが、それぞれ許可抵抗Ｒｅ１、Ｒｅ２、Ｒｅ３、…を介して接続されている。
一方、第２書込信号線７４ｂは書込信号φＷ１が供給されるφＷ端子に接続されている。そして、記憶サイリスタＭ１、Ｍ２、Ｍ３、…のカソード端子と、第２書込信号線７４ｂとが、それぞれ記憶抵抗Ｒｍ１、Ｒｍ２、Ｒｍ３、…を介して接続されている。
なお、許可抵抗Ｒｅ１、Ｒｅ２、Ｒｅ３、…をそれぞれ区別しないときは、許可抵抗Ｒｅと、記憶抵抗Ｒｍ１、Ｒｍ２、Ｒｍ３、…をそれぞれ区別しないときは、記憶抵抗Ｒｍと表記する。
本実施の形態において、例えばＲｍ＝１ｋΩ、Ｒｅ＝５００Ωとする。
本実施の形態における発光チップＣａ１（Ｃ）は、詳細な説明を省略するが、図９に示した第１の実施の形態の発光チップＣａ１（Ｃ）と同様な平面レイアウトおよび断面で構成しうる。
【０１７９】
以下では、本実施の形態における発光チップＣを用いても、第１の実施の形態と同様に
動作することを説明する。よって、図１０のタイミングチャートにしたがって説明する。
表５は、発光チップＣａ１のすべての記憶サイリスタＭがオン状態にないとした場合において、φＥ端子（許可信号φＥａ）とφＷ端子（書込信号φＷ１）の電位により設定される接続点Ｅの電位を示している。なお、発光チップＣａ１のすべての記憶サイリスタＭがオン状態になければ、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位は、表５に示した接続点Ｅの電位になっている。よって、表５は、発光チップＣａ１のすべての記憶サイリスタＭがオン状態にないときの、第１書込信号線７４ａおよび第２書込信号線７４ｂの電位を示している。表５は、表１と同じである。
【０１８０】
【表５】
【０１８１】
次に、奇数番号の記憶サイリスタＭの一つがオン状態にあるときを説明する。奇数番号の記憶サイリスタＭの一つがオン状態にあるときは、φＥ端子の電位は「Ｌ」（−３．３Ｖ）になっている。よって、第１書込信号線７４ａの電位は「Ｌ」（−３．３Ｖ）である。
一方、オン状態の記憶サイリスタＭのカソード端子の電位は−１．４Ｖになる。しかし、第２書込信号線７４ｂはφＷ端子に接続されているので、第２書込信号線７４ｂの電位はオン状態の記憶サイリスタＭの影響を受けず、書込信号φＷ１にしたがって変化する。よって、奇数番号の記憶サイリスタＭの一つがオン状態にある場合においても、φＥ端子（許可信号φＥ）とφＷ端子（書込信号φＷ１）の電位により設定される接続点Ｅの電位は、表５に示したと同じである。
【０１８２】
以上説明したように、本実施の形態における発光チップＣを用いても、発光装置６５等の動作は、第１の実施の形態と同じとなる。
ここでは、最大２個の発光サイリスタＬを並行して点灯（発光）させるとしたが、第２の実施の形態において説明したように、３個以上の発光サイリスタＬを並行して点灯（発光）させるようにしてもよい。
よって、本実施の形態においても、複数の発光点（発光サイリスタＬ）を並行して点灯させうる発光チップＣを用いた発光装置６５において、回路基板６２上の配線の本数を抑制しうる。
【０１８３】
第１から第４の実施の形態において、転送サイリスタＴは、第１転送信号φ１と第２転送信号φ２の２相で駆動した。しかし、転送サイリスタＴの３個毎に３相の転送信号を送信して駆動してもよい。同様にして、４相以上の転送信号を送信して駆動してもよい。
また、第１から第４の実施の形態において、隣接する転送サイリスタＴのゲート端子Ｇｔ間を結合ダイオードＤｘを介して接続した。しかし、一方の端子の電位変化が他方の端子の電位変化を生じさせる電気的手段であればよく、結合ダイオードＤｘの代わりに抵抗などを用いてもよい。
さらに、第１から第４の実施の形態において、転送サイリスタＴのゲート端子Ｇｔと記憶サイリスタＭのゲート端子Ｇｍとを接続ダイオードＤｙを介して接続した。しかし、電位降下を生じさせて電位をシフトできる電気的手段であればよく、接続ダイオードＤｙの代わりに抵抗などを用いてもよい。
【０１８４】
なお、第１から第４の実施の形態において、発光チップＣは記憶サイリスタＭのゲート端子Ｇｍと発光サイリスタＬのゲート端子Ｇｌとが接続されていた。しかし、記憶サイリスタＭと同様な構成の複数の素子（ここでは保持素子または保持サイリスタと呼ぶ。）を、記憶サイリスタＭと発光サイリスタＬとの間に、それぞれが対応するように設けてもよい。なお、記憶サイリスタＭのゲート端子Ｇｍと保持サイリスタのゲート端子とが、ダイオード等の電気的手段を介して接続され、保持サイリスタのゲート端子と発光サイリスタＬのゲート端子Ｇｌとが接続されている。そして、保持サイリスタのカソード端子は、新たに設けた１本の信号線（保持信号線）に接続されている。
保持信号線に保持信号を送信することで、オン状態の記憶サイリスタＭに対応する保持サイリスタをターンオンさせ、発光サイリスタＬの位置（番号）の情報を記憶サイリスタＭから保持サイリスタに転送（転写）させる。その後、オン状態の保持サイリスタに対応する発光サイリスタＬを点灯（発光）させる。
このように、記憶素子と発光素子との間に、記憶素子から点灯（発光）させる発光素子の位置（番号）の情報を受け継ぐ、バッファとなる素子（保持素子）が１段または複数段介するようにしてもよい。
このような発光チップＣを用いた発光装置６５においても、回路基板６２上の配線の本数を抑制しうる。
【０１８５】
なお、第１から第４の実施の形態において、発光チップＣには、自己走査型発光素子アレイ（ＳＬＥＤ）が１個搭載されているとしたが、２個以上搭載されていてもよい。２個以上搭載されている場合には、それぞれの自己走査型発光素子アレイ（ＳＬＥＤ）を発光チップＣと置き換えればよい。
また、発光チップＣの発光素子列９０の発光点（発光サイリスタＬ）の数を１２８として説明したが、この個数は任意に設定してよい。
【０１８６】
そして、第１から第４の実施の形態において、発光チップ群を構成する発光チップＣの数および発光チップ組を構成する発光チップＣをそれぞれ同数としたが、異なっていてもよい。また、発光チップ組を構成する発光チップＣは、それぞれが異なる発光チップ群に属しているとしたが、同じ発光チップ群に属する発光チップＣを含んでいてもよい。
【０１８７】
さらに、第１から第４の実施の形態では、サイリスタ（転送サイリスタＴ、記憶サイリスタＭ、発光サイリスタＬ）のアノード端子を基板８０にとって共通にしたアノードコモンとして説明した。カソード端子を基板８０としたカソードコモンにおいても、回路の極性を変更することによって用いうる。
【符号の説明】
【０１８８】
１…画像形成装置、１０…画像形成プロセス部、１１…画像形成ユニット、１２…感光体ドラム、１４…プリントヘッド、３０…画像出力制御部、４０…画像処理部、６２…回路基板、６３…発光部、６４…ロッドレンズアレイ、６５…発光装置、９０…発光素子列、１００…信号発生回路、１０１…転送信号発生部、１０２…許可信号発生部、１０３…書込信号発生部、１０４…点灯信号発生部、φ１（φ１ａ、φ１ｂ、φ１ｃ、φ１ｄ）…第１転送信号、φ２（φ２ａ、φ２ｂ、φ２ｃ、φ２ｄ）…第２転送信号、φＥ（φＥａ、φＥｂ、φＥｃ、φＥｄ）…許可信号、φＷ（φＷ１〜φＷ５）…書込信号、φＩ（φＩａ１〜φＩａ５、φＩｂ１〜φＩｂ５、φＩｃ１〜φＩｃ５、φＩｄ１〜φＩｄ５）…点灯信号、Ｃ（Ｃａ１〜Ｃａ５、Ｃｂ１〜Ｃｂ５、Ｃｃ１〜Ｃｃ５、Ｃｄ１〜Ｃｄ５）…発光チップ、Ｌ（Ｌ１、Ｌ２、Ｌ３…）…発光サイリスタ、Ｔ（Ｔ１、Ｔ２、Ｔ３…）…転送サイリスタ、Ｍ（Ｍ１、Ｍ２、Ｍ３…）…記憶サイリスタ、Ｄｘ（Ｄｘ１、Ｄｘ２、Ｄｘ３…）…結合ダイオード、Ｄｙ（Ｄｙ１、Ｄｙ２、Ｄｙ３…）…接続ダイオード、Ｖｇａ…電源電位、Ｖｓｕｂ…基準電位
【特許請求の範囲】
【請求項１】
それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップと、
前記複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、前記Ｍ群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、
前記複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、前記許可信号により選択が許可された発光チップにおいて、前記複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、
前記複数の発光チップに対して、前記記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段と
を備えた発光装置。
【請求項２】
前記複数の発光チップのそれぞれは、前記複数の記憶素子のそれぞれに対応して設けられ、前記複数の発光素子を順に点灯させる発光素子としての選択の対象に指定する転送素子をさらに備えるとともに、
前記Ｍ群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子を順に選択の対象に指定する転送信号を送信する転送信号供給手段を
さらに備えることを特徴とする請求項１に記載の発光装置。
【請求項３】
前記書込信号供給手段は、前記Ｎ組のそれぞれの組に属する発光チップに対して、前記Ｍ群のそれぞれの群毎に、時系列で書込信号を送信することを特徴とする請求項１または２に記載の発光装置。
【請求項４】
前記点灯信号供給手段、前記転送信号供給手段および前記許可信号供給手段は、前記Ｍ群のそれぞれの群に対して、前記点灯信号、前記転送信号および前記許可信号を、群毎に時間軸上でずらして送信することを特徴とする請求項１ないし３のいずれか１項に記載の発光装置。
【請求項５】
それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップを備える発光装置を駆動する方法であって、
前記複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、前記Ｍ群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信するステップと、
前記複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、前記許可信号により選択が許可された発光チップにおいて、前記複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信するステップと、
前記複数の発光チップに対して、前記記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信するステップと
を含む発光装置の駆動方法。
【請求項６】
それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップと、当該複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、当該Ｍ群のそれぞれの群に属する発光チップに共通に、当該複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、当該複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、当該許可信号により選択が許可された発光チップにおいて、当該複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、当該複数の発光チップに対して、当該記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段とを備え、像保持体を露光して静電潜像を形成する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と
を備えるプリントヘッド。
【請求項７】
像保持体を帯電する帯電手段と、
それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップと、当該複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、当該Ｍ群のそれぞれの群に属する発光チップに共通に、当該複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、当該複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、当該許可信号により選択が許可された発光チップにおいて、当該複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、当該複数の発光チップに対して、当該記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段とを備え、前記像保持体を露光して静電潜像を形成する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、
前記像保持体に形成された前記静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と
を備える画像形成装置。
【請求項１】
それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップと、
前記複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、前記Ｍ群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、
前記複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、前記許可信号により選択が許可された発光チップにおいて、前記複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、
前記複数の発光チップに対して、前記記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段と
を備えた発光装置。
【請求項２】
前記複数の発光チップのそれぞれは、前記複数の記憶素子のそれぞれに対応して設けられ、前記複数の発光素子を順に点灯させる発光素子としての選択の対象に指定する転送素子をさらに備えるとともに、
前記Ｍ群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子を順に選択の対象に指定する転送信号を送信する転送信号供給手段を
さらに備えることを特徴とする請求項１に記載の発光装置。
【請求項３】
前記書込信号供給手段は、前記Ｎ組のそれぞれの組に属する発光チップに対して、前記Ｍ群のそれぞれの群毎に、時系列で書込信号を送信することを特徴とする請求項１または２に記載の発光装置。
【請求項４】
前記点灯信号供給手段、前記転送信号供給手段および前記許可信号供給手段は、前記Ｍ群のそれぞれの群に対して、前記点灯信号、前記転送信号および前記許可信号を、群毎に時間軸上でずらして送信することを特徴とする請求項１ないし３のいずれか１項に記載の発光装置。
【請求項５】
それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップを備える発光装置を駆動する方法であって、
前記複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、前記Ｍ群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信するステップと、
前記複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、前記許可信号により選択が許可された発光チップにおいて、前記複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信するステップと、
前記複数の発光チップに対して、前記記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信するステップと
を含む発光装置の駆動方法。
【請求項６】
それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップと、当該複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、当該Ｍ群のそれぞれの群に属する発光チップに共通に、当該複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、当該複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、当該許可信号により選択が許可された発光チップにおいて、当該複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、当該複数の発光チップに対して、当該記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段とを備え、像保持体を露光して静電潜像を形成する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と
を備えるプリントヘッド。
【請求項７】
像保持体を帯電する帯電手段と、
それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、２以上の発光素子を並行して点灯させうる複数の発光チップと、当該複数の発光チップを、Ｍ群（Ｍは２以上の整数）に分け、当該Ｍ群のそれぞれの群に属する発光チップに共通に、当該複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、当該複数の発光チップを、Ｎ組（Ｎは２以上の整数）に分け、それぞれの組に属する発光チップに共通に、当該許可信号により選択が許可された発光チップにおいて、当該複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、当該複数の発光チップに対して、当該記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段とを備え、前記像保持体を露光して静電潜像を形成する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、
前記像保持体に形成された前記静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と
を備える画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１１−２０６９４３（Ｐ２０１１−２０６９４３Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１０−７４５５１（Ｐ２０１０−７４５５１）
【出願日】平成２２年３月２９日（２０１０．３．２９）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２２年３月２９日（２０１０．３．２９）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
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