発振システム（ｏｓｃｉｌｌａｔｏｒｙｓｙｓｔｅｍ）の周期タイミング・ジッタ（ｐｅｒｉｏｄｉｃｔｉｍｉｎｇｊｉｔｔｅｒ）の減少
【解決手段】PLL及びVCOを含む発振システムのようなノイズに敏感なアナログ回路について適応切替周波数回路を含む電圧調整器を含む装置が開示される。例において、装置は参照クロック発振器30、低ジッタ発振器170a、低ジッタ発振器について電源電圧WD_REGを調整するためにクロック信号入力を含む電源120、低ジッタ発振器出力周波数が安定している場合クロック検出器制御信号BOOST_CLK_SELを生成するクロック検出器、クロック検出器制御信号がアサートされた場合、低ジッタ発振器出力信号の周期ジッタの影響を抑制するために、電源へのクロック信号CLK入力として、参照クロック発振器出力信号REF_CLK、及び低ジッタ発振器出力信号VCO_CLKのうち一つを選択するマルチプレクサ110を含む。他の例において、クロック検出器制御信号は低ジッタ発振器出力周波数が安定している場合、電源のクロック信号入力として低ジッタ発振器出力信号を選択するために、マルチプレクサを制御する。
【発明の詳細な説明】
【米国特許法第１１９条に基づく優先権の主張】
【０００１】
特許についての本願は、本願の譲受人に譲渡され、これにより本明細書の参照によって明示的に組み込まれ、２００９年２月３日に出願され、“Periodic Timing Jitter Reduction In Digital Clock Generators”と表題された米国仮出願番号６１／１４９、４２１に対して優先権を主張する。
【技術分野】
【０００２】
本開示は、概して集積回路（ＩＣ）の分野に関する。より具体的には、本開示は、フェーズ・ロック・ループ（ＰＬＬ：phase lock loop）のようなノイズに敏感な（noise-sensitive）集積回路（ＩＣ）について、電圧レギュレータ、電圧制御発振器（ＶＣＯ：voltage-controlled oscillator）、及びデジタル・プロセッサのクロック生成、またはアナログ及び無線周波数（ＲＦ）回路の周波数合成（frequency synthesis）に利用される他の低ジッタ発振システム（low-jitter oscillatory system）に関する。
【背景技術】
【０００３】
ハイ・スピード・デジタル・ロジック回路は、低タイミング不確実性（uncertainty）またはジッタ（jitter）（確定的（deterministic）及びランダムの両方）を含むデジタル・クロック信号に依存する。一般的に、デジタル・クロック信号は、ＰＬＬ（phase-locked loop）及び電圧（または電流）制御発振器（ＶＣＯ）を含むクロック生成器によって生成される。ＰＬＬ出力は、ＶＣＯを低ジッタ外部参照発振器クロック信号（low-jitter external reference oscillator clock signal）（参照クロック・ソース）にロックするフェーズ（phase）及び周波数を含む。クロック生成器のようにクロック・ジッタをデジタル化するので、メイン・コントリビュータ（main contributor）の一つは、ＰＬＬ及びＶＣＯへの電源電圧信号上のノイズである。専用（dedicated）、または“クリーン（clean）”電源電圧信号はいつも入手可能なわけではない。ＰＬＬ及びＶＣＯは、デジタル・スィッチング・アクティビティ（ノイズ）を、通常の電源電圧信号に注入する他のロジック・ブロックを含む通常の電源電圧信号を強制的に共有し得る。
【０００４】
クロック生成器に基づくＰＬＬ＿ＶＣＯへ、専用の“クリーン”電源電圧入力が無い場合、“クリーン”電源電圧信号を生成することが高く望まれる。一技術は、存在するノイジー電源電圧信号をフィルタリング、及び／または電圧調整するために、ロー・ドロップアウト電圧レギュレータ（ＬＤＯ：low dropout voltage regulator）を使用する。ＬＤＯの出力は、これらの回路ブロックが、特に電源電圧ノイズに敏感であるので、クロック生成器のＶＣＯ及びＰＬＬに電源を供給する。ＰＬＬ＿ＶＣＯクロック生成器アプリケーションに適した、いくつかの知られたＬＤＯの実施がある。これらは典型的に、ノイズ・カップリングを減らす為に、一つまたはそれ以上の電圧レギュレータ・ステージ（voltage regulator stage）を用いることを含む。
【０００５】
伝統的に、チップ上にＰＬＬ及びＶＣＯを組み込む集積回路（ＩＣ）は、クリーン電源接続を達成するために、独立した電源バンプ（power-supply bump）である。電源バンプ及びシリコン・ダイ・ボンド・パッドの数は、複数のＰＬＬと同様に増加し、ＶＣＯは、ＩＣ内に取り込まれる。電源バンプは、パッケージされたＩＣ及びメイン・アプリケーション回路ボードとの間の接続の半田ボールと呼ぶ。低ジッタを要求するアプリケーションをサポートするために、ＬＤＯをＩＣに組み込むことによって、電源及びグランド接続（ground connection）の数は最小化され得る。従って、パッケージされたＩＣピン数、チップ、及び複雑に経路指定する（routing complexity）メイン・アプリケーション回路ボードを抑制する。
【０００６】
図１は、従来の発振システム１０の概略的なダイアグラムを示している。発振システム１０は、ＬＤＯ２０、参照クロック・ソース３０、及びＰＬＬ＿ＶＣＯクロック４０を含む。ＬＤＯ２０は更に、ＰＬＬ＿ＶＣＯクロック生成器４０に動力を供給するために、キャパシティブ電圧ブースタ（capacitive voltage booster）１２０を含んでいる。ＬＤＯ２０は、ＰＬＬ＿ＶＣＯクロック生成器４０内への入力電圧ＶＤＤ＿ＮＯＩＳＹ、“クリーン”調整出力電圧（第１の入力バイアス電圧）ＶＤＤ＿ＲＥＧの生成、を調整する（regulate）。ＶＤＤ＿ＲＥＧは、ＰＬＬ＿ＶＣＯクロック生成器４０内に含まれるノイズに敏感なＰＬＬ１６０及びＶＣＯ１７０に入る。ＰＬＬ＿ＶＣＯクロック生成器４０はまた、参照クロック発振器３０から参照クロックＲＥＦ＿ＣＬＫを受信する。参照クロック発振器３０は、ＶＣＯ１７０の出力を、望ましい出力信号ＶＣＯ＿ＣＬＫに固定するために、安定したクロック・ソースを供給する。例示的な図では、周波数Ｆｏｓｃである。
【０００７】
図１を参照することで、フェーズ周波数ロック（phase-frequency lock）ＶＣＯ１７０に作用する電圧制御信号Ｖｃｔｒｌを生成するためにＰＬＬ１６０は入力クロックＲＥＦ＿ＣＬＫ及びＶＣＯ＿ＣＬＫを比較する。動作周波数範囲（低速デジタル、高速デジタル、または無線周波数等）と同様に発振システム１０について、要求される周波数分解能（周波数ステップ・サイズ）に依存するＰＬＬ１６０を構成することについて、他のよく知られた実施がある。
【０００８】
キャパシティブ電圧ブースタ１２０はＶＤＤ＿ＮＯＩＳＹの電圧レベルよりも高い電圧レベルの信号ＧＡＴＥ＿ＢＯＯＳＴを生成するためにＲＣロー・パス・フィルタ（抵抗素子Ｒｆ１３０及び容量素子Ｃｆ１４０を含んでいる）と直列である。ＧＡＴＥ＿ＢＯＯＳＴは、ＮＭＯＳトランジスタ１５０を含むソース・フォロワー電圧レギュレータ（source-follower voltage regulator）のゲートにバイアスを印加する。ここで、ＮＭＯＳトランジスタ１５０を確かにするために、入力ＶＤＤ＿ＮＯＩＳＹ及びＬＤＯ２０、ＶＤＤ＿ＲＥＧの出力信号の間で低電圧降下（low voltage drop）を維持する間、ＶＤＤ＿ＮＯＩＳＹよりも高くあるべきであるＧＡＴＥ＿ＢＯＯＳＴは飽和状態である。
【０００９】
このように構成されることで、ＬＤＯ２０は、広い周波数範囲にわたってＶＤＤ＿ＮＯＩＳＹ及びＶＤＤ＿ＲＥＧ間に適正なノイズ分離（reasonable noise isolation）を供給する。しかしながら、ＧＡＴＥ＿ＢＯＯＳＴ（理想的なＤＣ電圧）はまた、ＡＣ電圧要素、またはキャパシティブ電圧ブースタ１２０によって生成されるスィッチング・アクティビティ（この場合は、ＲＥＦ＿ＣＬＫによってクロックされる）の影響である“リップル（ripple）”を有している。抵抗素子Ｒｆ １３０及び容量素子Ｃｆ １４０（ＲＣフィルタ）について、大きな成分値（component value）は、典型的にＮＭＯＳトランジスタ１５０のゲートにそれを適用する前にＧＡＴＥ＿ＢＯＯＳＴのＡＣ電圧要素を最小化する。ＮＭＯＳトランジスタ１５０のゲートで、任意の電圧変動（voltage fluctuation）は、ＰＬＬ１６０及びＶＣＯ１７０への信号ＶＤＤ＿ＲＥＧに対応するソース・ノードで表れる傾向がある。
【００１０】
ＬＤＯ２０は、ＶＤＤ＿ＲＥＧからＶＤＤ＿ＮＯＩＳＹを分離するとはいえ、ＶＤＤ＿ＲＥＧは、キャパシティブ電圧ブースタ１２０への入力であるＲＥＦ＿ＣＬＫからの電圧リップル要素を含んでいる。この電圧リップル要素は、ＶＣＯ１７０出力クロック（ＬＯＣＫ）信号ＶＣＯ＿ＣＬＫ内にノイズを導入する。この場合は、ＶＣＯ＿ＣＬＫは、時間範囲の決定論的な（deterministic）ジッタ、または周波数範囲の（ＦＲＥＦ＿ＣＬＫのインターバルで）拍車（spur）を示す。ターゲット・アプリケーション次第で、両方の影響は望ましくない。一つのオプションとしては、ＬＤＯ２０とスィッチング電圧レギュレータを交換することである。しかしながら、電圧リップル要素は、ＶＣＯ＿ＣＬＫにおいて決定論的なジッタが再び導入される。
【００１１】
低発振器フェーズ・ノイズを要求するアプリケーションについて、例えば（ｉ）特に高速デジタル・デザイン（マルチＧＨｚ ＣＰＵ、デジタル通信リンク等）における多くのアナログ及び無線周波数発振システム及び、（ｉｉ）無線周波数及びアナログ周波数シンセサイザー・デザイン（トランスミッタ、レシーバ、信号生成器等）といった改良された低ジッタ発振システムが望まれている。
【図面の簡単な説明】
【００１２】
【図１】図１は、従来の発振システム（oscillatory system）の概略的なダイアグラムを示している。
【図２】図２は、例示的な実施形態に従って、図１の発振システムで用いるための容量素子電圧ブースタの概略的なダイアグラムを示している。
【図３】図３は、図１の発振システムについて、ＶＤＤ＿ＲＥＧに与えるノイズ周波数の関数(function)として、ＶＣＯの周期ジッタ転送関数（period jitter transfer function）を図式的に描画する。
【図４】図４は、例示的な実施形態に従って、ＬＤＯ、ＰＬＬ、及びＶＣＯを含む発振システムの概略的なダイアグラムを示している。
【図５】図５は、他の例示的な実施形態に従って、ＬＤＯ、クロック・ディテクタ、及び低ジッタ発振器（low-jitter oscillator）を含む、発振システムの概略的なダイアグラムを示している。
【図６】図６は、図４の発振システムのＲＥＦ＿ＣＬＫ、ＶＣＯ＿ＣＬＫ，ＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ，ＧＡＴＥ＿ＢＯＯＳＴ，ＶＤＤ＿ＲＥＧ，及びＶＣＯ＿ＰＥＲＩＯＤについて、タイミング関係、及び信号特性を示している。
【図７】図７は、図４のキャパシティブ電圧ブースタを利用するＬＤＯについて、クロック周波数を選択するプロセスの動作フロー・ダイアグラムである。
【図８】図８は、図５のキャパシティブ電圧ブースタを利用するＬＤＯについて、クロック周波数を選択するプロセスの動作フロー・ダイアグラムである。
【００１３】
理解を容易にするために、適切な場合に以下のような要素を区別するために、添え字（suffixes）を加えられ得ることをのぞいて、同一の参照番号は、図面に共通する同一の要素を示す為に用いることができる。図のイメージは、説明の目的で単純化され、スケールを描画する必要は無い。
【００１４】
添付した図面は、本会時の例示的な構成を図示し、他の同等の効果的な構成を認め得る開示の範囲を限定するものと考えるべきではない。同様に、更なる記述無しに他の構成において、いくつかの構成の特徴は、有利な結合であり得るということが考えられている。
【発明を実施するための形態】
【００１５】
“例示的”という言葉は、本明細書では、“例、事例、または実例として役目を果たす”という意味で用いられる。“例示”として本明細書に記載される実施形態は、他の実施形態よりも好ましいまたは有利であるとして解釈される必要はない。
【００１６】
添付した図面に関連して下に示す詳細な記載は、本発明の例示的な実施形態の記載として示され、本発明が実施することができる唯一の実施形態を意味するように示されない。この記載を通して用いられる用語“例示”は、“例、事例、または実例として役目を果たす”ことを意味し、他の例示的な実施形態よりも好ましいまたは有利であるとして解釈されるべきではない。詳細な記載は、発明の例示的な実施形態の十分な理解を提供する目的のために、特定の詳細を含む。発明の例示的な実施形態は、これらの特定の詳細無しで実施されるということが当業者に明らかになるだろう。ある場合において、よく知られた構造及びデバイスは、本明細書に示された例示的な実施形態の新規性を曖昧にすることを避けるために、ブロック・ダイアグラム形式で示される。
【００１７】
図２は、図１の発振システム１０で用いるために、キャパシティブ電圧ブースタ１２０の概略的なダイアグラムを示す。
【００１８】
キャパシティブ電圧ブースタ１２０は、電荷転送スィッチＳ１ １２１、Ｓ２ １２２，Ｓ３ １２４，及びＳ４ １２５を含んでいる。キャパシティブ電圧ブースタ１２０は、Ｖｉｎ（Ｖｏｕｔ＝２＊Ｖｉｎ）で加えられる電圧を２倍にするチャージ・ポンプとして機能する。この例において、Ｖｉｎ＝ＶＤＤ＿ＮＯＩＳＹ及びＶｏｕｔ＝ＧＡＴＥ＿ＢＯＯＳＴである。ＲＥＦ＿ＣＬＫ（ＲＥＦ＿ＣＬＫ＝１）の第１のハーフ・サイクルの間、電荷転送スィッチＳ１ １２１、及びＳ２ １２２は閉じられ、電荷転送スィッチＳ３ １２４、及びＳ４ １２５は開けられ、容量素子Ｃ１ １２３はＶｉｎ（ＶＤＤ＿ＮＯＩＳＹ＝Ｖｉｎ）に充電される。ＲＥＦ＿ＣＬＫ（ＲＥＦ＿ＣＬＫ＝０）の第２のハーフ・サイクルの間、電荷転送スィッチＳ１ １２１、及びＳ２ １２２は開けられ、電荷転送スィッチＳ３ １２４、及びＳ４ １２５は閉じられ、容量素子Ｃ１ １２３はＶｉｎボルトによって、上方にレベルシフトされる（ＶＤＤ＿ＮＯＩＳＹ＝Ｖｉｎ）。ＲＥＦ＿ＣＬＫ（ＲＥＦ＿ＣＬＫ＝０）の第２のハーフ・サイクルの間、容量素子Ｃ１ １２３は、リザーバ容量素子（reservoir capacitor）Ｃ２ １２７に接続され、必要に応じて電荷を出力電圧Ｖｏｕｔ（ＧＡＴＥ＿ＢＯＯＳＴ）に供給することができる。
【００１９】
電荷転送スィッチＳ１ １２１、Ｓ２ １２２、Ｓ３ １２４、及びＳ４ １２５は、連続した抵抗を有し、Ｖｏｕｔ（ＧＡＴＥ＿ＢＯＯＳＴ）上の任意の負荷電流（load current）は、リザーバ容量素子Ｃ２ １２７から電荷を排出するので、実際の出力電圧Ｖｏｕｔ（ＧＡＴＥ＿ＢＯＯＳＴ）は、２＊Ｖｉｎよりもわずかに低い。図１の発振システム１０の実施において、ＧＡＴＥ＿ＢＯＯＳＴが、ＮＭＯＳトランジスタ１５０のゲートを駆動する場合、負荷電流はとても小さい。
【００２０】
出力電圧（Ｖｏｕｔ＝ＧＡＴＥ＿ＢＯＯＳＴ）のリップルは、電荷転送スィッチＳ１ １２１、Ｓ２ １２２、Ｓ３ １２４、及びＳ４ １２５の連続した抵抗（Ｒｓ）と、出力（Ｉｏｕｔ）で計測される負荷電流とに比例し、式Ｖｒｉｐｐｌｅ＝Ｉｏｕｔ＊Ｒｓで表されることができる。リップル周波数は、キャパシティブ電圧ブースタ１２０への入力クロックＲＥＦ＿ＣＬＫ周波数ＦＣＬＫと等しい。
【００２１】
キャパシティブ電圧ブースタ１２０の動作において考慮するための重要な要素は、Ｖｉｎ（ＶＤＤ＿ＮＯＩＳＹ）及びＶｏｕｔ（ＧＡＴＥ＿ＢＯＯＳＴ）間の電力変換ロス“電力ロス”（power conversion loss- Power Loss）である。電力ロスは、電力ロス（Power Loss）＝１／２＊［ｃ１＊（４Ｖｉｎ２−Ｖｏｕｔ２）＋ｃ２＊（２Ｖｏｕｔ＊Ｖｒｉｐｐｌｅ−Ｖｒｉｐｐｌｅ２）］＊ＦＣＬＫ（ＦＣＬＫは、Ｈｚの入力クロック周波数である）のように表されることができるということが当業者によく知られている。
【００２２】
上で示した電力ロスの式からわかるように、電力ロスは、出力電圧の小さい降下（minimal drop）及び小さいＶｒｉｐｐｌｅで最小化され得る。しかしながら、電力ロスはまた、ＦＣＬＫに比例し、ＦＣＬＫの任意の上昇は、いつもキャパシティブ電圧ブースタ１２０の電力ロスを上昇させる。キャパシティブ電圧ブースタ１２０の電力ロス特性及び電圧リップルは、更に詳細が記載されている。キャパシティブ電圧ブースタ１２０について、他の構成は知られており、その構成は、他の基準（criteria）の間で、ＧＡＴＥ＿ＢＯＯＳＴ ＤＣ電圧、ＧＡＴＥ＿ＢＯＯＳＴ 負荷電流、ＧＡＴＥ＿ＢＯＯＳＴ ＡＣリップル、入力クロック周波数範囲に関してターゲット・アプリケーションについて、要求に依存する。
【００２３】
図３は、図１の発振システムについて、ＶＤＤ＿ＲＥＧに与えるノイズ周波数の関数として、ＶＣＯの周期ジッタ転送関数を図式的に描画する。
【００２４】
ＶＤＤ＿ＲＥＧにノイズが与えられない理想的な状態において、クロック生成器４０は、（Ｈｚの）Ｆｏｓｃの周波数を用いて、ＶＣＯ１７０への入力制御電圧Ｖｃｔｒｌによって単独で決定される出力信号ＶＣＯ＿ＣＬＫを生成するために、電圧制御発振器（ＶＣＯ１７０）を利用する。ＶＤＤ＿ＲＥＧに存在するノイズを有する例において、Ｆｏｓｃは、電源電圧（ＶＤＤ＿ＲＥＧ）、及び他のバイアス電圧（図１には図示せず）と同様な基板電圧（ＧＮＤ）の関数である。
【００２５】
ＶＣＯ１７０は、ＶＤＤ＿ＲＥＧ及びＶｃｔｒｌの電圧変化（voltage variation）を、時間ドメインのＶＣＯ＿ＣＬＫ出力ジッタ、または周波数ドメインのフェーズ・ノイズにコード変換する（translate）フェーズ変化（phase variation）に変換する線形時間変化（ＬＴＶ：liner time-variant）回路として作られることがある。このモデルのＶＣＯ１７０の振る舞いの後の計算は、当業者によく知られている。ＶＣＯ１７０のモデルは、ＶＣＯ１７０の周期ジッタ転送関数（ＶＣＯ＿ＣＬＫ出力で計測される）は、複数の発振周波数（oscillation frequency）Ｆｏｓｃで空白（null）を示すということを示すために、拡大されることがある。言い換えると、ＶＣＯ１７０（及びＶＣＯ＿ＣＬＫ出力）は、ノイズ周波数が、発振周波数Ｆｏｓｃの整数倍である場合、ＶｃｔｒｌまたはＶＤＤ＿ＲＥＧのどちらかに注入されたノイズに対して鈍感である。他の全ての周波数においても、ノイズ周波数は、ＶＣＯ１７０（及びＶＣＯ＿ＣＬＫ出力）の計測された周期ジッタに影響を与える。この数学的な性質（mathematical property）は、下に示され、そして記載される例示的な実施形態で利用される。
【００２６】
図４は、例示的な実施形態に従って、ＬＤＯ、ＰＬＬ、及びＶＣＯを含む発振システム１０ａの概略的なダイアグラムを示している。発振システム１０ａ内において、ＬＤＯ２０ａは、クロック生成器４０ａについて、“クリーン”調整出力電圧ＶＤＤ＿ＲＥＧを生成するためにＶＤＤ＿ＮＯＩＳＹ入力電圧を調整する。ＶＤＤ＿ＲＥＧは、クロック生成器４０ａ内に含まれ、ノイズに敏感なＰＬＬ１６０ａ及びＶＣＯ１７０ａに接続される。
【００２７】
従来技術の図１及び特にＰＬＬ１６０に関連する記載と同様に、ＰＬＬ１６０ａは、入力クロックＲＥＦ＿ＣＬＫ及びＶＣＯ＿ＣＬＫを比較するフェーズ・ロック・ループ（phase-locked loop）であり、ＶＣＯ１７０ａをロックするフェーズ周波数について、Ｖｃｔｒｌ信号を生成する。動作周波数範囲（低速デジタル、高速デジタル、または無線周波数等）と同様に発振システム１０ａについて、要求された周波数分解能（周波数ステップ・サイズ）に基づいてＰＬＬ１６０ａについて、多くの可能な実施がある。
【００２８】
発振システム１０ａの例示的な実施形態において、ＬＤＯ２０ａは、図２のシステムに関連するキャパシティブ電圧ブースタ１２０について、クロック信号入力ＣＬＫを選択するために、マルチプレクサ（ＭＵＸ）１１０を更に含む。発振システム１０ａのスタートアップ（パワーオン）において、ＲＥＦ＿ＣＬＫ信号は、ＭＵＸ１１０及び（ＰＬＬ１６０ａロック信号が低い場合に低い）制御信号ＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬを介してクロック信号入力ＣＬＫに接続する。この場合、ＰＬＬ１６０ａは、ＶＣＯ＿ＣＬＫをＲＥＦ＿ＣＬＫにロックしない。そして、ＰＬＬ１６０ａロック信号及びＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号の両方は、アクティブ・ロー（active low）になる。一旦ＰＬＬ１６０ａが、ＶＣＯ＿ＣＬＫをＲＥＦ＿ＣＬＫにロックすると、ＰＬＬ１６０ａロック信号及びＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号の両方は、アクティブ・ハイ（active high）になる。一旦ＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬがアクティブ・ハイになると、ＶＣＯ＿ＣＬＫ信号は、ＭＵＸ１１０を介してクロック信号入力ＣＬＫに接続される。
【００２９】
ＬＤＯ２０及びクロック生成器４０（図１から）以上のＬＤＯ２０ａと、クロック生成器４０ａとのキー・アドバンテージは、キャパシティブ電圧ブースタ１２０へのクロック入力について、アダプティブ・スィッチング周波数（adaptive switching frequency）である。図４の発振システム１０ａにおいて、ＧＡＴＥ＿ＢＯＯＳＴ信号ＡＣ電圧要素は、（図１を参照して示すように）未だに存在しているが、ＰＬＬ１６０ａがＶＣＯ＿ＣＬＫからＲＥＦ＿ＣＬＫにロックされている場合、スィッチング周波数は、ＶＣＯ＿ＣＬＫ信号周波数に変えられる。従って、図３から分かるように、ノイズ周波数がＦｏｓｃと等しい場合（ＶＣＯ１７０ａ及びＶＣＯ＿ＣＬＫ出力信号について、）周期ジッタは０である。
【００３０】
キャパシティブ電圧ブースタ１２０について、スィッチング周波数ＣＬＫはＦｏｓｃと等しいので、抵抗素子Ｒｆ １３０ａ及び容量素子Ｃｆ １４０ａ（ＲＣフィルタ）について、成分値（component value）は、図１のＲｆ １３０及びＣｆ １４０の値よりも小さいことがある。これは、ＧＡＴＥ＿ＢＯＯＳＴの電圧リップルが、（図３に関連して記載するように）ＶＣＯ＿ＣＬＫ信号と同様の周波数であるからである。
【００３１】
より小さいＲｆ １３０ａ及びＣｆ １４０ａ成分値という結果として、（集積回路である場合）ＩＣダイ領域、及び発振システム１０ａについて、コストは、ＶＣＯ１７０ａの周期ピーク・ピーク・クロック・ジッタ（period peak to peak clock jitter）を排除するので、図１の発振システム１０のＩＣダイ領域及びコストよりも小さくなる。
【００３２】
より小さいＲｆ １３０ａ及びＣｆ １４０ａ成分値に加え、ＶＦＦ＿ＲＥＧリップルへのＶＣＯ１７０ａの感度は、図１のＶＣＯ１７０に要求される感度よりも低い。これは、（図３に示す）周期ピーク・ピーク・ジッタ（periodic peak-to-peak jitter）が排除されるからである。しかしながら、ＶＤＤ＿ＲＥＧへのＶＣＯ１７０ａの感度は、ＬＤＯ２０ａ分離（isolation）に依存するＶＤＤ＿ＮＯＩＳＹからのノイズ・リーク対（vs.）ＶＤＤ＿ＮＯＩＳＹからＶＤＤ＿ＲＥＧへの周波数によって、依然として影響を受け得る。発振システム１０ａのリマインダは、その他の点で図１の発振システム１０に似ていることがある。同様にして、図示しない例示的な他の実施形態において、ＬＤＯ２０ａは、スィッチング電圧レギュレータに取って代わり、ＶＣＯ＿ＣＬＫの決定論的なジッタ（deterministic jitter）を更に除去する。
【００３３】
例示的な実施形態に従って、ＬＤＯ２０ａは、周期ジッタの影響を除去し、ＶＣＯ１７０ａのＶＤＤ＿ＲＥＧからフェーズ・ノイズを抑制するために、デジタル、アナログ、及び無線周波数発振システムについて利用され得る。低フェーズ・ノイズは、特に、無線周波数アナログ・デザイン（トランスミッタ、レシーバ、信号生成器等）と同様の高速デジタル・デザイン（マルチＧＨｚ ＣＰＵ、デジタル通信リンク等）において、多くのアナログ及び無線周波数発振システムについて要求される。図２に記載するように、キャパシティブ電圧ブースタ１２０の電力浪費は、ＶＣＯ１７０ａ出力周波数が上昇するにつれて上昇する。しかしながら、集積回路プロセス技術（より少ないプロセス構成（process geometry））において、改善点は、特に高速デジタル・クロック及び無線周波数デザインについて、キャパシティブ電圧ブースタ１２０の電力浪費を減少するだろう。
【００３４】
加えて、図１を参照して前述したように、図４のＬＤＯ２０ａ、参照クロック発振器３０、クロック生成器４０ａは、一つまたはそれ以上の回路ブロックであり得る。各回路ブロックは、集積回路（分離または結合される）、またはディスクリート電子部品の組み合わせとして実施され得る。
【００３５】
図５は、代替の例示的な実施形態に従って、ＬＤＯ、クロック・ディテクタ、及び低ジッタ・発振器（low-jitter oscillator）を含む発振システムの概略的なダイアグラムを示している。発振システム１０ｂにおいて、ＬＤＯ２０ｂは、クロック生成器４０ｂについて、“クリーン”調整出力電圧信号（”clean” regulated output voltage signal）ＶＤＤ＿ＲＥＧを生成するためにＶＤＤ＿ＮＯＩＳＹ入力電圧を調整する。ＶＤＤ＿ＲＥＧは、クロック・ディテクタ１６０ｂ、及びクロック生成器４０ｂ内に含まれ、ノイズに敏感な（noise sensitive）低ジッタ発振器（ＯＳＣ１７０ｂ）に接続される。
【００３６】
図４と図５の間の主な違いは、ＶＣＯ１７０ａは、固定された出力周波数信号ＯＳＣ＿ＣＬＫを生成する低ジッタ発振器（ＯＳＣ１７０ｂ）と取って代わっているということである。
【００３７】
ＯＳＣ１７０ｂは、外部周波数制御入力の無い任意の電子発振器であり得る（またはＰＬＬ１６０ａを要求する）。結果として、クロック・ディテクタ１６０ｂは、図４の上述したＰＬＬ１６０ａの代わりにＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬを生成するために、利用される。クロック・ディテクタ１６０ｂは、参照クロック（ＲＥＦ＿ＣＬＫ）について、ラッチ・クロック入力、マルチプレクサ、及びマルチ・タップ遅延ライン（multi-tap delay line）を含むデジタル論理ブロックと、検出される低ジッタ・クロック・ソース（図５のＣＬＫ）とで実施され得る。クロック・ディテクタ１６０ｂについて、いくつかの可能な実施は、２００２年２月１５日にダラス・セミコンダクター（Dallas Semiconductor）(今や最大の半導体企業)によって発行されたTech Brief 35の“Building a Clock Fail Detector Using a Delay Line”に記載されている。
【００３８】
発振システム１０ｂのこの代替の例示的実施形態において、ＬＤＯ２０ｂは、キャパシティブ電圧ブースタ１２０についてクロック信号入力ＣＬＫを選択するために（図４を参照して記載されるように）マルチプレクサ（ＭＵＸ）１１０を含んでいる。発振システム１０ｂのスタートアップ（パワー・オン）において、ＲＥＦ＿ＣＬＫは、ＭＵＸ１１０を介して制御信号入力ＣＬＫを接続し、制御信号ＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ（クロック・ディテクタ１６０ｂディテクト（ＤＥＴＥＣＴ）信号が低い場合、低い）を接続する。この場合、クロック・ディテクタ１６０ｂは、周波数の特定の範囲内、または安定した周波数でトグリングする（toggling）ＯＳＣ＿ＣＬＫを検出しない。そして、クロック・ディテクタ１６０ｂディテクト信号及びＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号の両方はアクティブ・ローになる。一旦、クロック・ディテクタ１６０ｂが、安定した望ましい周波数で、または周波数の範囲内でＯＳＣ＿ＣＬＫを検出すると、クロック・ディテクタ１６０ｂディテクト信号及びＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号の両方はアクティブ・ハイになる。一旦ＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬがアクティブ・ハイになると、ＯＳＣ＿ＣＬＫ信号はＭＵＸ１１０を介してクロック信号入力に接続する。
【００３９】
図４を参照して記載する様に、（図１の）ＬＤＯ２０及びクロック生成器４０を越えるＬＤＯ２０ｂ及びクロック生成器４０ｂのキー・アドバンテージは、キャパシティブ電圧ブースタ１２０へのクロック入力について、アダプティブ・スィッチング周波数である。図５の発振システム１０ｂにおいて、ＧＡＴＥ＿ＢＯＯＳＴ信号ＡＣ電圧要素は、未だに存在する（図１を参照して示すように）。しかし、クロック・ディテクタ１６０ｂが、ＯＳＣ＿ＣＬＫが、望ましい動作周波数の範囲で、または範囲内であるということを検出する場合、スィッチング周波数は、ＯＳＣ＿ＣＬＫ信号周波数Ｆｏｓｃに変換される。それ故、図３に従って、ノイズ周波数がＦｏｓｃに等しい場合、（ＯＳＣ１７０ｂ及びＯＳＣ＿ＣＬＫ出力信号について）周期ピーク・ピーク・ジッタ（period peak to peak jitter）は、０である。
【００４０】
キャパシティブ電圧ブースタ１２０について、スィッチング周波数ＣＬＫは、Ｆｏｓｃと等しいので、抵抗素子Ｒｆ １３０ｂ及び容量素子Ｃｆ １４０ｂ（ＲＣ フィルタ）について、成分値は、図１の抵抗素子Ｒｆ １３０及び容量素子Ｃｆ １４０よりも小さいことがある。このため、ＧＡＴＥ＿ＢＯＯＳＴの電圧リップルは、ＯＳＣ＿ＣＬＫ信号（図３を参照して記載するように）のように同じ周波数である。結果としてより小さいＲｆ １３０ｂ及びＣｆ １４０ｂ成分値なので、発振システム１０ｂについて、ＩＣダイ領域及びコストは、ＯＳＣ１７０ｂの周期クロック・ジッタを除去する（そしてＯＳＣ＿ＣＬＫ出力信号に関連する）間、図１の発振システム１０のダイ領域及びコストよりも小さい。
【００４１】
より小さいＲｆ １３０ｂ及びＣｆ １４０ｂ成分値に加え、ＶＤＤ＿ＲＥＧリップルに敏感なＯＳＣ１７０ｂは、図１のＶＣＯ１７０について要求されるものよりも小さい。また、これにより、（図３の）周期ピーク・ピーク・ジッタ（periodic peak-to-peak jitter）は、除去される。しかしながら、ＶＤＤ＿ＲＥＧに敏感なＯＳＣ１７０ｂは、ＬＤＯ２０分離に基づくＶＤＤ＿ＮＯＩＳＹからのノイズ・リーク（noise leakage）対ＶＤＤ＿ＮＯＩＳＹからＶＤＤ＿ＲＥＧの周波数によって、さらに影響が与えられ得る。周波数チューニング（Ｖｃｔｒｌではない）があるので、ＯＳＣ１７０ｂは、ＶＣＯ１７０及びＶＣＯ１７０ａとは異なる。発振システム１０ｂのリマインダは、更に図１の発振システム１０及び図４の発振システム１０ａと同様であり、より低い周期ピーク・ピーク・ジッタ（period peak to peak jitter）のアドバンテージは、図４のように図５に適応する。図４を参照して前述したように、ＬＤＯ２０ｂはまた、スィッチング電圧レギュレータと取って代えられ、更にＯＳＣ＿ＣＬＫ決定論的ジッタを除去する。
【００４２】
加えて、図１及び図４を参照して前述したように、図５のＬＤＯ２０ｂ、参照クロック発振器３０、クロック生成器４０ｂは、一つまたはそれ以上の回路ブロックであり得る。各回路ブロックは、（別々、または組み合わされた）集積回路、またはディスクリート電子部品の組み合わせとして、実施され得る。
【００４３】
図６は、例示的な実施形態に従って、図４の発振システムの適切な信号（ＲＥＦ＿ＣＬＫ、ＶＣＯ＿ＣＬＫ，ＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ，ＧＡＴＥ＿ＢＯＯＳＴ，ＶＤＤ＿ＲＥＧ，及びＶＣＯ＿ＰＥＲＩＯＤ）のプロットを示している。図６で明白であるように、まず、ＲＥＦ＿ＣＬＫ周波数ＦＲＥＦ＿ＣＬＫに等しい周波数において、ＧＡＴＥ＿ＢＯＯＳＴ信号上のＡＣリップルが存在する。このリップルは、キャパシティブ電圧ブースタ１２０によって生成される。ＧＡＴＥ＿ＢＯＯＳＴ信号リップルは、ＶＣＯ＿ＣＬＫ信号に周期またはタイミング・ジッタを導入するＶＤＤ＿ＲＥＧ上に電圧リップルを導入する。
【００４４】
一旦ＰＬＬ１６０ａが、ＶＣＯ１７０ａを望ましい周波数にロックすると、ローからハイ論理レベルからのＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号変化（signal transition）、及びＧＡＴＥ＿ＢＯＯＳＴ信号のキャパシティブ電圧ブースタ１２０からのＡＣリップルは、ＶＣＯ＿ＣＬＫ周波数Ｆｏｓｃと等しい周波数になる。この場合、ＧＡＴＥ＿ＢＯＯＳＴ信号リップル及びＶＤＤ＿ＲＥＧ電圧リップルは、Ｆｏｓｃ周波数であり、対応するＶＣＯ＿ＣＬＫ信号の周期またはタイミング・ジッタがない。結果として、ＶＣＯ＿ＣＬＫ信号は、ＶＤＤ＿ＲＥＧ上にＡＣリップルが存在するにもかかわらず、“クリーン（clean）”である。
【００４５】
図５の発振システム１０ｂについて、同様のプロット（図示せず）は図示されない。しかしながら、キャパシティブ電圧ブースタ１２０のスィッチング周波数を適応して変える同様の原理は、図４及び図５の両方の発振システム１０ａ及び１０ｂにそれぞれ適応する。しかしながら、ＶＣＯ＿ＣＬＫ及びＶＣＯ＿ＰＥＲＩＯＤ信号は、ＯＳＣ＿ＣＬＫ及びＯＳＣ＿ＰＥＲＩＯＤ信号とそれぞれ取って代わられ、ＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号について、ソースは、ＰＬＬ１６０ａロック（ＬＯＣＫ）信号からクロック・ディテクタ１６０ｂディテクト（ＤＥＴＥＣＴ）信号に変化する。
【００４６】
図７は、例示的な実施形態に従って、図４のキャパシティブ電圧ブースタを利用するＬＤＯについて、クロック周波数を選択するプロセスの動作フロー・ダイアグラムである。
【００４７】
動作フロー・ダイアグラム２００ａは、ＶＣＯ１７０ａを望ましいクロック周波数にロックさせるＰＬＬ１６０ａを作動することで始める（ブロック２０２ａ）。その後、ＰＬＬ１６０ａは、アンロックされた信号状態（signal condition）（ロック（ＬＯＣＫ）信号＝０）を生成する（ブロック２０４ａ）。ＰＬＬ１６０ａロック信号は、マルチプレクサ１１０へのＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号入力として送信される（ブロック２０６ａ）。その後に、マルチプレクサ１１０は、キャパシティブ電圧ブースタ１２０について、クロック信号入力（ＣＬＫ）としてＲＥＦ＿ＣＬＫを選択する（ブロック２０８ａ）。一旦ＰＬＬ１６０ａがＶＣＯ１７０ａを望ましい周波数にロックすると、ＰＬＬ１６０ａは、ロックされた信号状態（ロック信号＝１）を生成する（ブロック２１０ａ）。ＰＬＬ１６０ａロック信号は、マルチプレクサ１１０へのＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号入力として送信される（ブロック２１２ａ）。その後、マルチプレクサ１１０は、ＶＣＯ＿ＣＬＫを、キャパシティブ電圧ブースタ１２０について、クロック信号入力（ＣＬＫ）として選択する（ブロック２１４ａ）。ＰＬＬ１６０ａが、これまでにアンロックされた信号状態（ロック信号＝０）を生成する場合、動作フロー・ダイアグラム２００ａは再び開始する（ブロック２０４ａにおいて）。
【００４８】
図８は、代替の例示的な実施形態に従って、図５のキャパシティブ電圧ブースタを有するＬＤＯを利用するクロック・ディテクタ低ジッタ発振器システム（clock detector-low-jitter oscillator system）について、クロック周波数を選択するプロセスの動作フロー・ダイアグラムである。
【００４９】
動作フロー・ダイアグラム２００ｂは、ＯＳＣ１７０ｂ信号出力を検出するために、クロック・ディテクタ１６０ｂを作動することで始める（ブロック２０２ａ）。その後、クロック・ディテクタ１６０ｂは、信号状態（ディテクト（ＤＥＴＥＣＴ）信号＝０）を生成しない（ブロック２０４ｂ）。クロック・ディテクタ１６０ｂディテクト信号は、マルチプレクサ１１０へのＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号入力として送信される（ブロック２０６ｂ）。その後、マルチプレクサ１１０は、キャパシティブ電圧ブースタ１２０について、クロック信号入力（ＣＬＫ）としてＲＥＦ＿ＣＬＫを選択する。一旦、クロック・ディテクタ１６０ｂが、ＯＳＣ１７０ｂから出力信号周波数を検出すると、クロック・ディテクタ１６０ｂは、ディテクト信号状態（ディテクト信号＝１）を生成する（ブロック２１０ｂ）。クロック・ディテクタ１６０ｂディテクト信号は、マルチプレクサ１１０へのＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号入力として送信される（ブロック２１２ｂ）。その後、マルチプレクサ１１０は、キャパシティブ電圧ブースタ１２０について、クロック信号入力（ＣＬＫ）として、ＯＳＣ＿ＣＬＫを選択する（ブロック２１４ｂ）。クロック・ディテクタ１６０ｂが、これまでに信号状態（ディテクト信号＝０）を生成しない場合、動作フロー・ダイアグラム２００ｂが再開する（ブロック２０４ｂにおいて）。
【００５０】
当業者は、情報及び信号は、種々のテクノロジー及び技術の多様性のいくつかを用いることで、表され得るということを理解するだろう。例えば、上の記載を通して言及され得る、データ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場または磁粒、光学場または光子、またはこれらのあらゆる組み合わせにより表され得る。
【００５１】
当業者は更に、本明細書に開示された実施形態に関連して述べられた種々の例示的な論理ブロック、モジュール、回路、及びアルゴリズム・ステップが、電子的なハードウェア、コンピュータソフトウェア、またはこの組み合わせが実施され得るということを、正しく理解するだろう。ハードウェア、及びソフトウェアのこの互換性を明確に例示するために、様々な例示的な要素部品、ブロック、モジュール、回路、及びステップは、一般的にそれらの機能に関して上で述べられてきた。そのような機能がハードウェアまたはソフトウェアとして実施されるか否かは、特定のアプリケーション及びシステム全体に課せられた設計制限に依存する。当業者は、記述した機能を特定の各アプリケーションのために様々な方法で実施し得るが、そのような実施の決定は、本発明の例示的な実施形態の範囲から逸脱するものと解釈されるべきではない。
【００５２】
本明細書で開示された実施形態に関連して述べた様々な例示の論理ブロック、モジュール、及び回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル論理デバイス、ディスクリート・ゲートまたはトランジスタ論理、ディスクリート・ハードウェア部品、または、本明細書で述べた機能を実行するように設計されたこれらの組み合わせによって実施され、または実行され得る。汎用プロセッサは、マイクロプロセッサであって良いが、これに代わるものでは、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステート・マシンであり得る。プロセッサはまた、計算デバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連係した一つまたはそれ以上のマイクロプロセッサ、または他の任意のそのような構成として実装され得る。
【００５３】
本明細書で開示された実施形態に関連して述べた方法またはアルゴリズムのステップは、直接、ハードウェアにおいて、プロセッサによって実行されるソフトウェア・モジュールにおいて、またはその二つの組み合わせにおいて具体化され得る。ソフトウェア・モジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュ・メモリ、読み出し専用メモリ（ＲＯＭ）、消去及び書き込み可能な読み出し専用メモリ（ＥＰＲＯＭ）、電気的に消去及び書き込み可能な読み出し専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハード・ディスク、リムーバル・ディスク、ＣＤ−ＲＯＭ、または当技術分野で既知である他の形のあらゆる記憶媒体に存在し得る。例となる記憶媒体は、記憶媒体から情報を読み取ることができ、記憶媒体に情報を書き込むことができるようなプロセッサに結合されることができる。代替的に、記憶媒体は、プロセッサに不可欠であり得る。プロセッサと記憶媒体はＡＳＩＣ内にあっても良い。このＡＳＩＣはユーザー装置内にあっても良い。あるいは、プロセッサと記憶媒体は、ディスクリート部品としてユーザー装置内にあっても良い。
【００５４】
一つまたはそれ以上の例示的な実施形態において、述べた機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせ内に実装され得る。ソフトウェアに実装された場合、コンピュータ読み取り可能な媒体に、記憶され、または、一つまたはそれ以上の命令またはコードとして送信され得る。コンピュータ読み取り可能な媒体は、一箇所から他の場所へのコンピュータ・プログラムの転送を促進する任意のメディアを含んでいるコンピュータ記憶メディア及び通信メディアを含む。記憶媒体は、コンピュータによってアクセスされることができる任意の入手可能な媒体であり得る。例のため、そして例に限らず、そのようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶、磁気ディスク記憶、または他の磁気記憶デバイス、または、命令またはデータ構造の形態において、望ましいプログラム・コードを運び、記憶することができ、コンピュータによってアクセスされることができる任意の他の媒体を備えることができる。また、任意のつながりは、適切にコンピュータ読み取りメディアと称される。例えば、ソフトウェアが、ウェブサイト、サーバー、または、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、及びマイクロ波のようなワイヤレス技術を用いる他の遠隔ソース、から送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、ＤＳＬ、または赤外線、無線、及びマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。本明細書に用いたように、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイ（登録商標）ディスク、を含み、ディスク（disk）は大抵磁気的にデータを再生し、ディスク（disc）は光学的またはレーザーでデータを再生する。上の組み合わせは、また、コンピュータ読み取り可能なメディアの範囲の中に含まれるべきである。
【００５５】
開示された例示的な実施形態のこれまでの記載は、当業者が本発明を行う、または用いることを可能にするために提供される。これらの開示された例示的な実施形態の種々の変形は、当業者に直ちに理解され、本明細書で定義された一般的な原理は、本発明のスピリットや範囲から逸脱しない他の実施形態に適用され得る。従って、本発明は、本明細書に記載の実施形態に限定されることは意図されず、開示された本明細書の原理及び新規性のある特徴に一致する広い範囲は認められる。
【米国特許法第１１９条に基づく優先権の主張】
【０００１】
特許についての本願は、本願の譲受人に譲渡され、これにより本明細書の参照によって明示的に組み込まれ、２００９年２月３日に出願され、“Periodic Timing Jitter Reduction In Digital Clock Generators”と表題された米国仮出願番号６１／１４９、４２１に対して優先権を主張する。
【技術分野】
【０００２】
本開示は、概して集積回路（ＩＣ）の分野に関する。より具体的には、本開示は、フェーズ・ロック・ループ（ＰＬＬ：phase lock loop）のようなノイズに敏感な（noise-sensitive）集積回路（ＩＣ）について、電圧レギュレータ、電圧制御発振器（ＶＣＯ：voltage-controlled oscillator）、及びデジタル・プロセッサのクロック生成、またはアナログ及び無線周波数（ＲＦ）回路の周波数合成（frequency synthesis）に利用される他の低ジッタ発振システム（low-jitter oscillatory system）に関する。
【背景技術】
【０００３】
ハイ・スピード・デジタル・ロジック回路は、低タイミング不確実性（uncertainty）またはジッタ（jitter）（確定的（deterministic）及びランダムの両方）を含むデジタル・クロック信号に依存する。一般的に、デジタル・クロック信号は、ＰＬＬ（phase-locked loop）及び電圧（または電流）制御発振器（ＶＣＯ）を含むクロック生成器によって生成される。ＰＬＬ出力は、ＶＣＯを低ジッタ外部参照発振器クロック信号（low-jitter external reference oscillator clock signal）（参照クロック・ソース）にロックするフェーズ（phase）及び周波数を含む。クロック生成器のようにクロック・ジッタをデジタル化するので、メイン・コントリビュータ（main contributor）の一つは、ＰＬＬ及びＶＣＯへの電源電圧信号上のノイズである。専用（dedicated）、または“クリーン（clean）”電源電圧信号はいつも入手可能なわけではない。ＰＬＬ及びＶＣＯは、デジタル・スィッチング・アクティビティ（ノイズ）を、通常の電源電圧信号に注入する他のロジック・ブロックを含む通常の電源電圧信号を強制的に共有し得る。
【０００４】
クロック生成器に基づくＰＬＬ＿ＶＣＯへ、専用の“クリーン”電源電圧入力が無い場合、“クリーン”電源電圧信号を生成することが高く望まれる。一技術は、存在するノイジー電源電圧信号をフィルタリング、及び／または電圧調整するために、ロー・ドロップアウト電圧レギュレータ（ＬＤＯ：low dropout voltage regulator）を使用する。ＬＤＯの出力は、これらの回路ブロックが、特に電源電圧ノイズに敏感であるので、クロック生成器のＶＣＯ及びＰＬＬに電源を供給する。ＰＬＬ＿ＶＣＯクロック生成器アプリケーションに適した、いくつかの知られたＬＤＯの実施がある。これらは典型的に、ノイズ・カップリングを減らす為に、一つまたはそれ以上の電圧レギュレータ・ステージ（voltage regulator stage）を用いることを含む。
【０００５】
伝統的に、チップ上にＰＬＬ及びＶＣＯを組み込む集積回路（ＩＣ）は、クリーン電源接続を達成するために、独立した電源バンプ（power-supply bump）である。電源バンプ及びシリコン・ダイ・ボンド・パッドの数は、複数のＰＬＬと同様に増加し、ＶＣＯは、ＩＣ内に取り込まれる。電源バンプは、パッケージされたＩＣ及びメイン・アプリケーション回路ボードとの間の接続の半田ボールと呼ぶ。低ジッタを要求するアプリケーションをサポートするために、ＬＤＯをＩＣに組み込むことによって、電源及びグランド接続（ground connection）の数は最小化され得る。従って、パッケージされたＩＣピン数、チップ、及び複雑に経路指定する（routing complexity）メイン・アプリケーション回路ボードを抑制する。
【０００６】
図１は、従来の発振システム１０の概略的なダイアグラムを示している。発振システム１０は、ＬＤＯ２０、参照クロック・ソース３０、及びＰＬＬ＿ＶＣＯクロック４０を含む。ＬＤＯ２０は更に、ＰＬＬ＿ＶＣＯクロック生成器４０に動力を供給するために、キャパシティブ電圧ブースタ（capacitive voltage booster）１２０を含んでいる。ＬＤＯ２０は、ＰＬＬ＿ＶＣＯクロック生成器４０内への入力電圧ＶＤＤ＿ＮＯＩＳＹ、“クリーン”調整出力電圧（第１の入力バイアス電圧）ＶＤＤ＿ＲＥＧの生成、を調整する（regulate）。ＶＤＤ＿ＲＥＧは、ＰＬＬ＿ＶＣＯクロック生成器４０内に含まれるノイズに敏感なＰＬＬ１６０及びＶＣＯ１７０に入る。ＰＬＬ＿ＶＣＯクロック生成器４０はまた、参照クロック発振器３０から参照クロックＲＥＦ＿ＣＬＫを受信する。参照クロック発振器３０は、ＶＣＯ１７０の出力を、望ましい出力信号ＶＣＯ＿ＣＬＫに固定するために、安定したクロック・ソースを供給する。例示的な図では、周波数Ｆｏｓｃである。
【０００７】
図１を参照することで、フェーズ周波数ロック（phase-frequency lock）ＶＣＯ１７０に作用する電圧制御信号Ｖｃｔｒｌを生成するためにＰＬＬ１６０は入力クロックＲＥＦ＿ＣＬＫ及びＶＣＯ＿ＣＬＫを比較する。動作周波数範囲（低速デジタル、高速デジタル、または無線周波数等）と同様に発振システム１０について、要求される周波数分解能（周波数ステップ・サイズ）に依存するＰＬＬ１６０を構成することについて、他のよく知られた実施がある。
【０００８】
キャパシティブ電圧ブースタ１２０はＶＤＤ＿ＮＯＩＳＹの電圧レベルよりも高い電圧レベルの信号ＧＡＴＥ＿ＢＯＯＳＴを生成するためにＲＣロー・パス・フィルタ（抵抗素子Ｒｆ１３０及び容量素子Ｃｆ１４０を含んでいる）と直列である。ＧＡＴＥ＿ＢＯＯＳＴは、ＮＭＯＳトランジスタ１５０を含むソース・フォロワー電圧レギュレータ（source-follower voltage regulator）のゲートにバイアスを印加する。ここで、ＮＭＯＳトランジスタ１５０を確かにするために、入力ＶＤＤ＿ＮＯＩＳＹ及びＬＤＯ２０、ＶＤＤ＿ＲＥＧの出力信号の間で低電圧降下（low voltage drop）を維持する間、ＶＤＤ＿ＮＯＩＳＹよりも高くあるべきであるＧＡＴＥ＿ＢＯＯＳＴは飽和状態である。
【０００９】
このように構成されることで、ＬＤＯ２０は、広い周波数範囲にわたってＶＤＤ＿ＮＯＩＳＹ及びＶＤＤ＿ＲＥＧ間に適正なノイズ分離（reasonable noise isolation）を供給する。しかしながら、ＧＡＴＥ＿ＢＯＯＳＴ（理想的なＤＣ電圧）はまた、ＡＣ電圧要素、またはキャパシティブ電圧ブースタ１２０によって生成されるスィッチング・アクティビティ（この場合は、ＲＥＦ＿ＣＬＫによってクロックされる）の影響である“リップル（ripple）”を有している。抵抗素子Ｒｆ １３０及び容量素子Ｃｆ １４０（ＲＣフィルタ）について、大きな成分値（component value）は、典型的にＮＭＯＳトランジスタ１５０のゲートにそれを適用する前にＧＡＴＥ＿ＢＯＯＳＴのＡＣ電圧要素を最小化する。ＮＭＯＳトランジスタ１５０のゲートで、任意の電圧変動（voltage fluctuation）は、ＰＬＬ１６０及びＶＣＯ１７０への信号ＶＤＤ＿ＲＥＧに対応するソース・ノードで表れる傾向がある。
【００１０】
ＬＤＯ２０は、ＶＤＤ＿ＲＥＧからＶＤＤ＿ＮＯＩＳＹを分離するとはいえ、ＶＤＤ＿ＲＥＧは、キャパシティブ電圧ブースタ１２０への入力であるＲＥＦ＿ＣＬＫからの電圧リップル要素を含んでいる。この電圧リップル要素は、ＶＣＯ１７０出力クロック（ＬＯＣＫ）信号ＶＣＯ＿ＣＬＫ内にノイズを導入する。この場合は、ＶＣＯ＿ＣＬＫは、時間範囲の決定論的な（deterministic）ジッタ、または周波数範囲の（ＦＲＥＦ＿ＣＬＫのインターバルで）拍車（spur）を示す。ターゲット・アプリケーション次第で、両方の影響は望ましくない。一つのオプションとしては、ＬＤＯ２０とスィッチング電圧レギュレータを交換することである。しかしながら、電圧リップル要素は、ＶＣＯ＿ＣＬＫにおいて決定論的なジッタが再び導入される。
【００１１】
低発振器フェーズ・ノイズを要求するアプリケーションについて、例えば（ｉ）特に高速デジタル・デザイン（マルチＧＨｚ ＣＰＵ、デジタル通信リンク等）における多くのアナログ及び無線周波数発振システム及び、（ｉｉ）無線周波数及びアナログ周波数シンセサイザー・デザイン（トランスミッタ、レシーバ、信号生成器等）といった改良された低ジッタ発振システムが望まれている。
【図面の簡単な説明】
【００１２】
【図１】図１は、従来の発振システム（oscillatory system）の概略的なダイアグラムを示している。
【図２】図２は、例示的な実施形態に従って、図１の発振システムで用いるための容量素子電圧ブースタの概略的なダイアグラムを示している。
【図３】図３は、図１の発振システムについて、ＶＤＤ＿ＲＥＧに与えるノイズ周波数の関数(function)として、ＶＣＯの周期ジッタ転送関数（period jitter transfer function）を図式的に描画する。
【図４】図４は、例示的な実施形態に従って、ＬＤＯ、ＰＬＬ、及びＶＣＯを含む発振システムの概略的なダイアグラムを示している。
【図５】図５は、他の例示的な実施形態に従って、ＬＤＯ、クロック・ディテクタ、及び低ジッタ発振器（low-jitter oscillator）を含む、発振システムの概略的なダイアグラムを示している。
【図６】図６は、図４の発振システムのＲＥＦ＿ＣＬＫ、ＶＣＯ＿ＣＬＫ，ＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ，ＧＡＴＥ＿ＢＯＯＳＴ，ＶＤＤ＿ＲＥＧ，及びＶＣＯ＿ＰＥＲＩＯＤについて、タイミング関係、及び信号特性を示している。
【図７】図７は、図４のキャパシティブ電圧ブースタを利用するＬＤＯについて、クロック周波数を選択するプロセスの動作フロー・ダイアグラムである。
【図８】図８は、図５のキャパシティブ電圧ブースタを利用するＬＤＯについて、クロック周波数を選択するプロセスの動作フロー・ダイアグラムである。
【００１３】
理解を容易にするために、適切な場合に以下のような要素を区別するために、添え字（suffixes）を加えられ得ることをのぞいて、同一の参照番号は、図面に共通する同一の要素を示す為に用いることができる。図のイメージは、説明の目的で単純化され、スケールを描画する必要は無い。
【００１４】
添付した図面は、本会時の例示的な構成を図示し、他の同等の効果的な構成を認め得る開示の範囲を限定するものと考えるべきではない。同様に、更なる記述無しに他の構成において、いくつかの構成の特徴は、有利な結合であり得るということが考えられている。
【発明を実施するための形態】
【００１５】
“例示的”という言葉は、本明細書では、“例、事例、または実例として役目を果たす”という意味で用いられる。“例示”として本明細書に記載される実施形態は、他の実施形態よりも好ましいまたは有利であるとして解釈される必要はない。
【００１６】
添付した図面に関連して下に示す詳細な記載は、本発明の例示的な実施形態の記載として示され、本発明が実施することができる唯一の実施形態を意味するように示されない。この記載を通して用いられる用語“例示”は、“例、事例、または実例として役目を果たす”ことを意味し、他の例示的な実施形態よりも好ましいまたは有利であるとして解釈されるべきではない。詳細な記載は、発明の例示的な実施形態の十分な理解を提供する目的のために、特定の詳細を含む。発明の例示的な実施形態は、これらの特定の詳細無しで実施されるということが当業者に明らかになるだろう。ある場合において、よく知られた構造及びデバイスは、本明細書に示された例示的な実施形態の新規性を曖昧にすることを避けるために、ブロック・ダイアグラム形式で示される。
【００１７】
図２は、図１の発振システム１０で用いるために、キャパシティブ電圧ブースタ１２０の概略的なダイアグラムを示す。
【００１８】
キャパシティブ電圧ブースタ１２０は、電荷転送スィッチＳ１ １２１、Ｓ２ １２２，Ｓ３ １２４，及びＳ４ １２５を含んでいる。キャパシティブ電圧ブースタ１２０は、Ｖｉｎ（Ｖｏｕｔ＝２＊Ｖｉｎ）で加えられる電圧を２倍にするチャージ・ポンプとして機能する。この例において、Ｖｉｎ＝ＶＤＤ＿ＮＯＩＳＹ及びＶｏｕｔ＝ＧＡＴＥ＿ＢＯＯＳＴである。ＲＥＦ＿ＣＬＫ（ＲＥＦ＿ＣＬＫ＝１）の第１のハーフ・サイクルの間、電荷転送スィッチＳ１ １２１、及びＳ２ １２２は閉じられ、電荷転送スィッチＳ３ １２４、及びＳ４ １２５は開けられ、容量素子Ｃ１ １２３はＶｉｎ（ＶＤＤ＿ＮＯＩＳＹ＝Ｖｉｎ）に充電される。ＲＥＦ＿ＣＬＫ（ＲＥＦ＿ＣＬＫ＝０）の第２のハーフ・サイクルの間、電荷転送スィッチＳ１ １２１、及びＳ２ １２２は開けられ、電荷転送スィッチＳ３ １２４、及びＳ４ １２５は閉じられ、容量素子Ｃ１ １２３はＶｉｎボルトによって、上方にレベルシフトされる（ＶＤＤ＿ＮＯＩＳＹ＝Ｖｉｎ）。ＲＥＦ＿ＣＬＫ（ＲＥＦ＿ＣＬＫ＝０）の第２のハーフ・サイクルの間、容量素子Ｃ１ １２３は、リザーバ容量素子（reservoir capacitor）Ｃ２ １２７に接続され、必要に応じて電荷を出力電圧Ｖｏｕｔ（ＧＡＴＥ＿ＢＯＯＳＴ）に供給することができる。
【００１９】
電荷転送スィッチＳ１ １２１、Ｓ２ １２２、Ｓ３ １２４、及びＳ４ １２５は、連続した抵抗を有し、Ｖｏｕｔ（ＧＡＴＥ＿ＢＯＯＳＴ）上の任意の負荷電流（load current）は、リザーバ容量素子Ｃ２ １２７から電荷を排出するので、実際の出力電圧Ｖｏｕｔ（ＧＡＴＥ＿ＢＯＯＳＴ）は、２＊Ｖｉｎよりもわずかに低い。図１の発振システム１０の実施において、ＧＡＴＥ＿ＢＯＯＳＴが、ＮＭＯＳトランジスタ１５０のゲートを駆動する場合、負荷電流はとても小さい。
【００２０】
出力電圧（Ｖｏｕｔ＝ＧＡＴＥ＿ＢＯＯＳＴ）のリップルは、電荷転送スィッチＳ１ １２１、Ｓ２ １２２、Ｓ３ １２４、及びＳ４ １２５の連続した抵抗（Ｒｓ）と、出力（Ｉｏｕｔ）で計測される負荷電流とに比例し、式Ｖｒｉｐｐｌｅ＝Ｉｏｕｔ＊Ｒｓで表されることができる。リップル周波数は、キャパシティブ電圧ブースタ１２０への入力クロックＲＥＦ＿ＣＬＫ周波数ＦＣＬＫと等しい。
【００２１】
キャパシティブ電圧ブースタ１２０の動作において考慮するための重要な要素は、Ｖｉｎ（ＶＤＤ＿ＮＯＩＳＹ）及びＶｏｕｔ（ＧＡＴＥ＿ＢＯＯＳＴ）間の電力変換ロス“電力ロス”（power conversion loss- Power Loss）である。電力ロスは、電力ロス（Power Loss）＝１／２＊［ｃ１＊（４Ｖｉｎ２−Ｖｏｕｔ２）＋ｃ２＊（２Ｖｏｕｔ＊Ｖｒｉｐｐｌｅ−Ｖｒｉｐｐｌｅ２）］＊ＦＣＬＫ（ＦＣＬＫは、Ｈｚの入力クロック周波数である）のように表されることができるということが当業者によく知られている。
【００２２】
上で示した電力ロスの式からわかるように、電力ロスは、出力電圧の小さい降下（minimal drop）及び小さいＶｒｉｐｐｌｅで最小化され得る。しかしながら、電力ロスはまた、ＦＣＬＫに比例し、ＦＣＬＫの任意の上昇は、いつもキャパシティブ電圧ブースタ１２０の電力ロスを上昇させる。キャパシティブ電圧ブースタ１２０の電力ロス特性及び電圧リップルは、更に詳細が記載されている。キャパシティブ電圧ブースタ１２０について、他の構成は知られており、その構成は、他の基準（criteria）の間で、ＧＡＴＥ＿ＢＯＯＳＴ ＤＣ電圧、ＧＡＴＥ＿ＢＯＯＳＴ 負荷電流、ＧＡＴＥ＿ＢＯＯＳＴ ＡＣリップル、入力クロック周波数範囲に関してターゲット・アプリケーションについて、要求に依存する。
【００２３】
図３は、図１の発振システムについて、ＶＤＤ＿ＲＥＧに与えるノイズ周波数の関数として、ＶＣＯの周期ジッタ転送関数を図式的に描画する。
【００２４】
ＶＤＤ＿ＲＥＧにノイズが与えられない理想的な状態において、クロック生成器４０は、（Ｈｚの）Ｆｏｓｃの周波数を用いて、ＶＣＯ１７０への入力制御電圧Ｖｃｔｒｌによって単独で決定される出力信号ＶＣＯ＿ＣＬＫを生成するために、電圧制御発振器（ＶＣＯ１７０）を利用する。ＶＤＤ＿ＲＥＧに存在するノイズを有する例において、Ｆｏｓｃは、電源電圧（ＶＤＤ＿ＲＥＧ）、及び他のバイアス電圧（図１には図示せず）と同様な基板電圧（ＧＮＤ）の関数である。
【００２５】
ＶＣＯ１７０は、ＶＤＤ＿ＲＥＧ及びＶｃｔｒｌの電圧変化（voltage variation）を、時間ドメインのＶＣＯ＿ＣＬＫ出力ジッタ、または周波数ドメインのフェーズ・ノイズにコード変換する（translate）フェーズ変化（phase variation）に変換する線形時間変化（ＬＴＶ：liner time-variant）回路として作られることがある。このモデルのＶＣＯ１７０の振る舞いの後の計算は、当業者によく知られている。ＶＣＯ１７０のモデルは、ＶＣＯ１７０の周期ジッタ転送関数（ＶＣＯ＿ＣＬＫ出力で計測される）は、複数の発振周波数（oscillation frequency）Ｆｏｓｃで空白（null）を示すということを示すために、拡大されることがある。言い換えると、ＶＣＯ１７０（及びＶＣＯ＿ＣＬＫ出力）は、ノイズ周波数が、発振周波数Ｆｏｓｃの整数倍である場合、ＶｃｔｒｌまたはＶＤＤ＿ＲＥＧのどちらかに注入されたノイズに対して鈍感である。他の全ての周波数においても、ノイズ周波数は、ＶＣＯ１７０（及びＶＣＯ＿ＣＬＫ出力）の計測された周期ジッタに影響を与える。この数学的な性質（mathematical property）は、下に示され、そして記載される例示的な実施形態で利用される。
【００２６】
図４は、例示的な実施形態に従って、ＬＤＯ、ＰＬＬ、及びＶＣＯを含む発振システム１０ａの概略的なダイアグラムを示している。発振システム１０ａ内において、ＬＤＯ２０ａは、クロック生成器４０ａについて、“クリーン”調整出力電圧ＶＤＤ＿ＲＥＧを生成するためにＶＤＤ＿ＮＯＩＳＹ入力電圧を調整する。ＶＤＤ＿ＲＥＧは、クロック生成器４０ａ内に含まれ、ノイズに敏感なＰＬＬ１６０ａ及びＶＣＯ１７０ａに接続される。
【００２７】
従来技術の図１及び特にＰＬＬ１６０に関連する記載と同様に、ＰＬＬ１６０ａは、入力クロックＲＥＦ＿ＣＬＫ及びＶＣＯ＿ＣＬＫを比較するフェーズ・ロック・ループ（phase-locked loop）であり、ＶＣＯ１７０ａをロックするフェーズ周波数について、Ｖｃｔｒｌ信号を生成する。動作周波数範囲（低速デジタル、高速デジタル、または無線周波数等）と同様に発振システム１０ａについて、要求された周波数分解能（周波数ステップ・サイズ）に基づいてＰＬＬ１６０ａについて、多くの可能な実施がある。
【００２８】
発振システム１０ａの例示的な実施形態において、ＬＤＯ２０ａは、図２のシステムに関連するキャパシティブ電圧ブースタ１２０について、クロック信号入力ＣＬＫを選択するために、マルチプレクサ（ＭＵＸ）１１０を更に含む。発振システム１０ａのスタートアップ（パワーオン）において、ＲＥＦ＿ＣＬＫ信号は、ＭＵＸ１１０及び（ＰＬＬ１６０ａロック信号が低い場合に低い）制御信号ＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬを介してクロック信号入力ＣＬＫに接続する。この場合、ＰＬＬ１６０ａは、ＶＣＯ＿ＣＬＫをＲＥＦ＿ＣＬＫにロックしない。そして、ＰＬＬ１６０ａロック信号及びＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号の両方は、アクティブ・ロー（active low）になる。一旦ＰＬＬ１６０ａが、ＶＣＯ＿ＣＬＫをＲＥＦ＿ＣＬＫにロックすると、ＰＬＬ１６０ａロック信号及びＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号の両方は、アクティブ・ハイ（active high）になる。一旦ＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬがアクティブ・ハイになると、ＶＣＯ＿ＣＬＫ信号は、ＭＵＸ１１０を介してクロック信号入力ＣＬＫに接続される。
【００２９】
ＬＤＯ２０及びクロック生成器４０（図１から）以上のＬＤＯ２０ａと、クロック生成器４０ａとのキー・アドバンテージは、キャパシティブ電圧ブースタ１２０へのクロック入力について、アダプティブ・スィッチング周波数（adaptive switching frequency）である。図４の発振システム１０ａにおいて、ＧＡＴＥ＿ＢＯＯＳＴ信号ＡＣ電圧要素は、（図１を参照して示すように）未だに存在しているが、ＰＬＬ１６０ａがＶＣＯ＿ＣＬＫからＲＥＦ＿ＣＬＫにロックされている場合、スィッチング周波数は、ＶＣＯ＿ＣＬＫ信号周波数に変えられる。従って、図３から分かるように、ノイズ周波数がＦｏｓｃと等しい場合（ＶＣＯ１７０ａ及びＶＣＯ＿ＣＬＫ出力信号について、）周期ジッタは０である。
【００３０】
キャパシティブ電圧ブースタ１２０について、スィッチング周波数ＣＬＫはＦｏｓｃと等しいので、抵抗素子Ｒｆ １３０ａ及び容量素子Ｃｆ １４０ａ（ＲＣフィルタ）について、成分値（component value）は、図１のＲｆ １３０及びＣｆ １４０の値よりも小さいことがある。これは、ＧＡＴＥ＿ＢＯＯＳＴの電圧リップルが、（図３に関連して記載するように）ＶＣＯ＿ＣＬＫ信号と同様の周波数であるからである。
【００３１】
より小さいＲｆ １３０ａ及びＣｆ １４０ａ成分値という結果として、（集積回路である場合）ＩＣダイ領域、及び発振システム１０ａについて、コストは、ＶＣＯ１７０ａの周期ピーク・ピーク・クロック・ジッタ（period peak to peak clock jitter）を排除するので、図１の発振システム１０のＩＣダイ領域及びコストよりも小さくなる。
【００３２】
より小さいＲｆ １３０ａ及びＣｆ １４０ａ成分値に加え、ＶＦＦ＿ＲＥＧリップルへのＶＣＯ１７０ａの感度は、図１のＶＣＯ１７０に要求される感度よりも低い。これは、（図３に示す）周期ピーク・ピーク・ジッタ（periodic peak-to-peak jitter）が排除されるからである。しかしながら、ＶＤＤ＿ＲＥＧへのＶＣＯ１７０ａの感度は、ＬＤＯ２０ａ分離（isolation）に依存するＶＤＤ＿ＮＯＩＳＹからのノイズ・リーク対（vs.）ＶＤＤ＿ＮＯＩＳＹからＶＤＤ＿ＲＥＧへの周波数によって、依然として影響を受け得る。発振システム１０ａのリマインダは、その他の点で図１の発振システム１０に似ていることがある。同様にして、図示しない例示的な他の実施形態において、ＬＤＯ２０ａは、スィッチング電圧レギュレータに取って代わり、ＶＣＯ＿ＣＬＫの決定論的なジッタ（deterministic jitter）を更に除去する。
【００３３】
例示的な実施形態に従って、ＬＤＯ２０ａは、周期ジッタの影響を除去し、ＶＣＯ１７０ａのＶＤＤ＿ＲＥＧからフェーズ・ノイズを抑制するために、デジタル、アナログ、及び無線周波数発振システムについて利用され得る。低フェーズ・ノイズは、特に、無線周波数アナログ・デザイン（トランスミッタ、レシーバ、信号生成器等）と同様の高速デジタル・デザイン（マルチＧＨｚ ＣＰＵ、デジタル通信リンク等）において、多くのアナログ及び無線周波数発振システムについて要求される。図２に記載するように、キャパシティブ電圧ブースタ１２０の電力浪費は、ＶＣＯ１７０ａ出力周波数が上昇するにつれて上昇する。しかしながら、集積回路プロセス技術（より少ないプロセス構成（process geometry））において、改善点は、特に高速デジタル・クロック及び無線周波数デザインについて、キャパシティブ電圧ブースタ１２０の電力浪費を減少するだろう。
【００３４】
加えて、図１を参照して前述したように、図４のＬＤＯ２０ａ、参照クロック発振器３０、クロック生成器４０ａは、一つまたはそれ以上の回路ブロックであり得る。各回路ブロックは、集積回路（分離または結合される）、またはディスクリート電子部品の組み合わせとして実施され得る。
【００３５】
図５は、代替の例示的な実施形態に従って、ＬＤＯ、クロック・ディテクタ、及び低ジッタ・発振器（low-jitter oscillator）を含む発振システムの概略的なダイアグラムを示している。発振システム１０ｂにおいて、ＬＤＯ２０ｂは、クロック生成器４０ｂについて、“クリーン”調整出力電圧信号（”clean” regulated output voltage signal）ＶＤＤ＿ＲＥＧを生成するためにＶＤＤ＿ＮＯＩＳＹ入力電圧を調整する。ＶＤＤ＿ＲＥＧは、クロック・ディテクタ１６０ｂ、及びクロック生成器４０ｂ内に含まれ、ノイズに敏感な（noise sensitive）低ジッタ発振器（ＯＳＣ１７０ｂ）に接続される。
【００３６】
図４と図５の間の主な違いは、ＶＣＯ１７０ａは、固定された出力周波数信号ＯＳＣ＿ＣＬＫを生成する低ジッタ発振器（ＯＳＣ１７０ｂ）と取って代わっているということである。
【００３７】
ＯＳＣ１７０ｂは、外部周波数制御入力の無い任意の電子発振器であり得る（またはＰＬＬ１６０ａを要求する）。結果として、クロック・ディテクタ１６０ｂは、図４の上述したＰＬＬ１６０ａの代わりにＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬを生成するために、利用される。クロック・ディテクタ１６０ｂは、参照クロック（ＲＥＦ＿ＣＬＫ）について、ラッチ・クロック入力、マルチプレクサ、及びマルチ・タップ遅延ライン（multi-tap delay line）を含むデジタル論理ブロックと、検出される低ジッタ・クロック・ソース（図５のＣＬＫ）とで実施され得る。クロック・ディテクタ１６０ｂについて、いくつかの可能な実施は、２００２年２月１５日にダラス・セミコンダクター（Dallas Semiconductor）(今や最大の半導体企業)によって発行されたTech Brief 35の“Building a Clock Fail Detector Using a Delay Line”に記載されている。
【００３８】
発振システム１０ｂのこの代替の例示的実施形態において、ＬＤＯ２０ｂは、キャパシティブ電圧ブースタ１２０についてクロック信号入力ＣＬＫを選択するために（図４を参照して記載されるように）マルチプレクサ（ＭＵＸ）１１０を含んでいる。発振システム１０ｂのスタートアップ（パワー・オン）において、ＲＥＦ＿ＣＬＫは、ＭＵＸ１１０を介して制御信号入力ＣＬＫを接続し、制御信号ＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ（クロック・ディテクタ１６０ｂディテクト（ＤＥＴＥＣＴ）信号が低い場合、低い）を接続する。この場合、クロック・ディテクタ１６０ｂは、周波数の特定の範囲内、または安定した周波数でトグリングする（toggling）ＯＳＣ＿ＣＬＫを検出しない。そして、クロック・ディテクタ１６０ｂディテクト信号及びＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号の両方はアクティブ・ローになる。一旦、クロック・ディテクタ１６０ｂが、安定した望ましい周波数で、または周波数の範囲内でＯＳＣ＿ＣＬＫを検出すると、クロック・ディテクタ１６０ｂディテクト信号及びＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号の両方はアクティブ・ハイになる。一旦ＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬがアクティブ・ハイになると、ＯＳＣ＿ＣＬＫ信号はＭＵＸ１１０を介してクロック信号入力に接続する。
【００３９】
図４を参照して記載する様に、（図１の）ＬＤＯ２０及びクロック生成器４０を越えるＬＤＯ２０ｂ及びクロック生成器４０ｂのキー・アドバンテージは、キャパシティブ電圧ブースタ１２０へのクロック入力について、アダプティブ・スィッチング周波数である。図５の発振システム１０ｂにおいて、ＧＡＴＥ＿ＢＯＯＳＴ信号ＡＣ電圧要素は、未だに存在する（図１を参照して示すように）。しかし、クロック・ディテクタ１６０ｂが、ＯＳＣ＿ＣＬＫが、望ましい動作周波数の範囲で、または範囲内であるということを検出する場合、スィッチング周波数は、ＯＳＣ＿ＣＬＫ信号周波数Ｆｏｓｃに変換される。それ故、図３に従って、ノイズ周波数がＦｏｓｃに等しい場合、（ＯＳＣ１７０ｂ及びＯＳＣ＿ＣＬＫ出力信号について）周期ピーク・ピーク・ジッタ（period peak to peak jitter）は、０である。
【００４０】
キャパシティブ電圧ブースタ１２０について、スィッチング周波数ＣＬＫは、Ｆｏｓｃと等しいので、抵抗素子Ｒｆ １３０ｂ及び容量素子Ｃｆ １４０ｂ（ＲＣ フィルタ）について、成分値は、図１の抵抗素子Ｒｆ １３０及び容量素子Ｃｆ １４０よりも小さいことがある。このため、ＧＡＴＥ＿ＢＯＯＳＴの電圧リップルは、ＯＳＣ＿ＣＬＫ信号（図３を参照して記載するように）のように同じ周波数である。結果としてより小さいＲｆ １３０ｂ及びＣｆ １４０ｂ成分値なので、発振システム１０ｂについて、ＩＣダイ領域及びコストは、ＯＳＣ１７０ｂの周期クロック・ジッタを除去する（そしてＯＳＣ＿ＣＬＫ出力信号に関連する）間、図１の発振システム１０のダイ領域及びコストよりも小さい。
【００４１】
より小さいＲｆ １３０ｂ及びＣｆ １４０ｂ成分値に加え、ＶＤＤ＿ＲＥＧリップルに敏感なＯＳＣ１７０ｂは、図１のＶＣＯ１７０について要求されるものよりも小さい。また、これにより、（図３の）周期ピーク・ピーク・ジッタ（periodic peak-to-peak jitter）は、除去される。しかしながら、ＶＤＤ＿ＲＥＧに敏感なＯＳＣ１７０ｂは、ＬＤＯ２０分離に基づくＶＤＤ＿ＮＯＩＳＹからのノイズ・リーク（noise leakage）対ＶＤＤ＿ＮＯＩＳＹからＶＤＤ＿ＲＥＧの周波数によって、さらに影響が与えられ得る。周波数チューニング（Ｖｃｔｒｌではない）があるので、ＯＳＣ１７０ｂは、ＶＣＯ１７０及びＶＣＯ１７０ａとは異なる。発振システム１０ｂのリマインダは、更に図１の発振システム１０及び図４の発振システム１０ａと同様であり、より低い周期ピーク・ピーク・ジッタ（period peak to peak jitter）のアドバンテージは、図４のように図５に適応する。図４を参照して前述したように、ＬＤＯ２０ｂはまた、スィッチング電圧レギュレータと取って代えられ、更にＯＳＣ＿ＣＬＫ決定論的ジッタを除去する。
【００４２】
加えて、図１及び図４を参照して前述したように、図５のＬＤＯ２０ｂ、参照クロック発振器３０、クロック生成器４０ｂは、一つまたはそれ以上の回路ブロックであり得る。各回路ブロックは、（別々、または組み合わされた）集積回路、またはディスクリート電子部品の組み合わせとして、実施され得る。
【００４３】
図６は、例示的な実施形態に従って、図４の発振システムの適切な信号（ＲＥＦ＿ＣＬＫ、ＶＣＯ＿ＣＬＫ，ＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ，ＧＡＴＥ＿ＢＯＯＳＴ，ＶＤＤ＿ＲＥＧ，及びＶＣＯ＿ＰＥＲＩＯＤ）のプロットを示している。図６で明白であるように、まず、ＲＥＦ＿ＣＬＫ周波数ＦＲＥＦ＿ＣＬＫに等しい周波数において、ＧＡＴＥ＿ＢＯＯＳＴ信号上のＡＣリップルが存在する。このリップルは、キャパシティブ電圧ブースタ１２０によって生成される。ＧＡＴＥ＿ＢＯＯＳＴ信号リップルは、ＶＣＯ＿ＣＬＫ信号に周期またはタイミング・ジッタを導入するＶＤＤ＿ＲＥＧ上に電圧リップルを導入する。
【００４４】
一旦ＰＬＬ１６０ａが、ＶＣＯ１７０ａを望ましい周波数にロックすると、ローからハイ論理レベルからのＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号変化（signal transition）、及びＧＡＴＥ＿ＢＯＯＳＴ信号のキャパシティブ電圧ブースタ１２０からのＡＣリップルは、ＶＣＯ＿ＣＬＫ周波数Ｆｏｓｃと等しい周波数になる。この場合、ＧＡＴＥ＿ＢＯＯＳＴ信号リップル及びＶＤＤ＿ＲＥＧ電圧リップルは、Ｆｏｓｃ周波数であり、対応するＶＣＯ＿ＣＬＫ信号の周期またはタイミング・ジッタがない。結果として、ＶＣＯ＿ＣＬＫ信号は、ＶＤＤ＿ＲＥＧ上にＡＣリップルが存在するにもかかわらず、“クリーン（clean）”である。
【００４５】
図５の発振システム１０ｂについて、同様のプロット（図示せず）は図示されない。しかしながら、キャパシティブ電圧ブースタ１２０のスィッチング周波数を適応して変える同様の原理は、図４及び図５の両方の発振システム１０ａ及び１０ｂにそれぞれ適応する。しかしながら、ＶＣＯ＿ＣＬＫ及びＶＣＯ＿ＰＥＲＩＯＤ信号は、ＯＳＣ＿ＣＬＫ及びＯＳＣ＿ＰＥＲＩＯＤ信号とそれぞれ取って代わられ、ＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号について、ソースは、ＰＬＬ１６０ａロック（ＬＯＣＫ）信号からクロック・ディテクタ１６０ｂディテクト（ＤＥＴＥＣＴ）信号に変化する。
【００４６】
図７は、例示的な実施形態に従って、図４のキャパシティブ電圧ブースタを利用するＬＤＯについて、クロック周波数を選択するプロセスの動作フロー・ダイアグラムである。
【００４７】
動作フロー・ダイアグラム２００ａは、ＶＣＯ１７０ａを望ましいクロック周波数にロックさせるＰＬＬ１６０ａを作動することで始める（ブロック２０２ａ）。その後、ＰＬＬ１６０ａは、アンロックされた信号状態（signal condition）（ロック（ＬＯＣＫ）信号＝０）を生成する（ブロック２０４ａ）。ＰＬＬ１６０ａロック信号は、マルチプレクサ１１０へのＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号入力として送信される（ブロック２０６ａ）。その後に、マルチプレクサ１１０は、キャパシティブ電圧ブースタ１２０について、クロック信号入力（ＣＬＫ）としてＲＥＦ＿ＣＬＫを選択する（ブロック２０８ａ）。一旦ＰＬＬ１６０ａがＶＣＯ１７０ａを望ましい周波数にロックすると、ＰＬＬ１６０ａは、ロックされた信号状態（ロック信号＝１）を生成する（ブロック２１０ａ）。ＰＬＬ１６０ａロック信号は、マルチプレクサ１１０へのＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号入力として送信される（ブロック２１２ａ）。その後、マルチプレクサ１１０は、ＶＣＯ＿ＣＬＫを、キャパシティブ電圧ブースタ１２０について、クロック信号入力（ＣＬＫ）として選択する（ブロック２１４ａ）。ＰＬＬ１６０ａが、これまでにアンロックされた信号状態（ロック信号＝０）を生成する場合、動作フロー・ダイアグラム２００ａは再び開始する（ブロック２０４ａにおいて）。
【００４８】
図８は、代替の例示的な実施形態に従って、図５のキャパシティブ電圧ブースタを有するＬＤＯを利用するクロック・ディテクタ低ジッタ発振器システム（clock detector-low-jitter oscillator system）について、クロック周波数を選択するプロセスの動作フロー・ダイアグラムである。
【００４９】
動作フロー・ダイアグラム２００ｂは、ＯＳＣ１７０ｂ信号出力を検出するために、クロック・ディテクタ１６０ｂを作動することで始める（ブロック２０２ａ）。その後、クロック・ディテクタ１６０ｂは、信号状態（ディテクト（ＤＥＴＥＣＴ）信号＝０）を生成しない（ブロック２０４ｂ）。クロック・ディテクタ１６０ｂディテクト信号は、マルチプレクサ１１０へのＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号入力として送信される（ブロック２０６ｂ）。その後、マルチプレクサ１１０は、キャパシティブ電圧ブースタ１２０について、クロック信号入力（ＣＬＫ）としてＲＥＦ＿ＣＬＫを選択する。一旦、クロック・ディテクタ１６０ｂが、ＯＳＣ１７０ｂから出力信号周波数を検出すると、クロック・ディテクタ１６０ｂは、ディテクト信号状態（ディテクト信号＝１）を生成する（ブロック２１０ｂ）。クロック・ディテクタ１６０ｂディテクト信号は、マルチプレクサ１１０へのＢＯＯＳＴ＿ＣＬＫ＿ＳＥＬ信号入力として送信される（ブロック２１２ｂ）。その後、マルチプレクサ１１０は、キャパシティブ電圧ブースタ１２０について、クロック信号入力（ＣＬＫ）として、ＯＳＣ＿ＣＬＫを選択する（ブロック２１４ｂ）。クロック・ディテクタ１６０ｂが、これまでに信号状態（ディテクト信号＝０）を生成しない場合、動作フロー・ダイアグラム２００ｂが再開する（ブロック２０４ｂにおいて）。
【００５０】
当業者は、情報及び信号は、種々のテクノロジー及び技術の多様性のいくつかを用いることで、表され得るということを理解するだろう。例えば、上の記載を通して言及され得る、データ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場または磁粒、光学場または光子、またはこれらのあらゆる組み合わせにより表され得る。
【００５１】
当業者は更に、本明細書に開示された実施形態に関連して述べられた種々の例示的な論理ブロック、モジュール、回路、及びアルゴリズム・ステップが、電子的なハードウェア、コンピュータソフトウェア、またはこの組み合わせが実施され得るということを、正しく理解するだろう。ハードウェア、及びソフトウェアのこの互換性を明確に例示するために、様々な例示的な要素部品、ブロック、モジュール、回路、及びステップは、一般的にそれらの機能に関して上で述べられてきた。そのような機能がハードウェアまたはソフトウェアとして実施されるか否かは、特定のアプリケーション及びシステム全体に課せられた設計制限に依存する。当業者は、記述した機能を特定の各アプリケーションのために様々な方法で実施し得るが、そのような実施の決定は、本発明の例示的な実施形態の範囲から逸脱するものと解釈されるべきではない。
【００５２】
本明細書で開示された実施形態に関連して述べた様々な例示の論理ブロック、モジュール、及び回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル論理デバイス、ディスクリート・ゲートまたはトランジスタ論理、ディスクリート・ハードウェア部品、または、本明細書で述べた機能を実行するように設計されたこれらの組み合わせによって実施され、または実行され得る。汎用プロセッサは、マイクロプロセッサであって良いが、これに代わるものでは、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステート・マシンであり得る。プロセッサはまた、計算デバイスの組み合わせ、例えば、ＤＳＰとマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連係した一つまたはそれ以上のマイクロプロセッサ、または他の任意のそのような構成として実装され得る。
【００５３】
本明細書で開示された実施形態に関連して述べた方法またはアルゴリズムのステップは、直接、ハードウェアにおいて、プロセッサによって実行されるソフトウェア・モジュールにおいて、またはその二つの組み合わせにおいて具体化され得る。ソフトウェア・モジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュ・メモリ、読み出し専用メモリ（ＲＯＭ）、消去及び書き込み可能な読み出し専用メモリ（ＥＰＲＯＭ）、電気的に消去及び書き込み可能な読み出し専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハード・ディスク、リムーバル・ディスク、ＣＤ−ＲＯＭ、または当技術分野で既知である他の形のあらゆる記憶媒体に存在し得る。例となる記憶媒体は、記憶媒体から情報を読み取ることができ、記憶媒体に情報を書き込むことができるようなプロセッサに結合されることができる。代替的に、記憶媒体は、プロセッサに不可欠であり得る。プロセッサと記憶媒体はＡＳＩＣ内にあっても良い。このＡＳＩＣはユーザー装置内にあっても良い。あるいは、プロセッサと記憶媒体は、ディスクリート部品としてユーザー装置内にあっても良い。
【００５４】
一つまたはそれ以上の例示的な実施形態において、述べた機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせ内に実装され得る。ソフトウェアに実装された場合、コンピュータ読み取り可能な媒体に、記憶され、または、一つまたはそれ以上の命令またはコードとして送信され得る。コンピュータ読み取り可能な媒体は、一箇所から他の場所へのコンピュータ・プログラムの転送を促進する任意のメディアを含んでいるコンピュータ記憶メディア及び通信メディアを含む。記憶媒体は、コンピュータによってアクセスされることができる任意の入手可能な媒体であり得る。例のため、そして例に限らず、そのようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶、磁気ディスク記憶、または他の磁気記憶デバイス、または、命令またはデータ構造の形態において、望ましいプログラム・コードを運び、記憶することができ、コンピュータによってアクセスされることができる任意の他の媒体を備えることができる。また、任意のつながりは、適切にコンピュータ読み取りメディアと称される。例えば、ソフトウェアが、ウェブサイト、サーバー、または、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、及びマイクロ波のようなワイヤレス技術を用いる他の遠隔ソース、から送信される場合、同軸ケーブル、光ファイバ・ケーブル、ツイスト・ペア、ＤＳＬ、または赤外線、無線、及びマイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。本明細書に用いたように、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイ（登録商標）ディスク、を含み、ディスク（disk）は大抵磁気的にデータを再生し、ディスク（disc）は光学的またはレーザーでデータを再生する。上の組み合わせは、また、コンピュータ読み取り可能なメディアの範囲の中に含まれるべきである。
【００５５】
開示された例示的な実施形態のこれまでの記載は、当業者が本発明を行う、または用いることを可能にするために提供される。これらの開示された例示的な実施形態の種々の変形は、当業者に直ちに理解され、本明細書で定義された一般的な原理は、本発明のスピリットや範囲から逸脱しない他の実施形態に適用され得る。従って、本発明は、本明細書に記載の実施形態に限定されることは意図されず、開示された本明細書の原理及び新規性のある特徴に一致する広い範囲は認められる。
【特許請求の範囲】
【請求項１】
低ジッタ発振システム（low-jitter oscillatory system）について、構造化可能な（configurable）スィッチング周波数で実施可能な電源を動作する方法であって、
クロック・ディテクタ制御信号の状態を識別することと、
クロック・ディテクタ制御信号がアサートされた場合、前記低ジッタ発振システム出力信号の周期ジッタ（period jitter）の影響を和らげるために、前記クロック・ディテクタ制御信号の前記状態に基づいて、参照クロック発振器出力信号及び低ジッタ発振システム出力信号間の前記電源について、前記構造化可能なスィッチング周波数を適応して（adaptively）選択することと、
を備える方法。
【請求項２】
前記クロック・ディテクタ制御信号の前記状態は、前記低ジッタ発振システム出力周波数が安定していない場合、前記電源への前記クロック信号入力として、前記参照クロック・発振器出力信号を選択するために、更に構成される請求項１の方法。
【請求項３】
前記クロック・ディテクタ制御信号の前記状態は、前記低ジッタ発振システム出力周波数が安定している場合、前記電源への前記クロック信号入力として、前記低ジッタ発振システム出力信号を選択するために、更に構成される請求項２の方法。
【請求項４】
前記クロック・ディテクタ制御信号の前記状態は、前記低ジッタ発振システムが最初に電源がオンする場合、前記電源への前記クロック信号入力として、前記参照クロック発振器出力信号を選択するために、更に構成される請求項３の方法。
【請求項５】
低ジッタ発振システム（low-jitter oscillatory system）について、構造化可能な（configurable）スィッチング周波数で実施可能な電源を動作するデバイスであって、
クロック・ディテクタ制御信号の状態を識別する手段と、
クロック・ディテクタ制御信号がアサートされた場合、前記低ジッタ発振システム出力信号の周期ジッタ（period jitter）の影響を和らげるために、前記クロック・ディテクタ制御信号の前記状態に基づいて、参照クロック発振器出力信号及び低ジッタ発振システム出力信号間の前記電源について、前記構造化可能なスィッチング周波数を適応させて選択する手段と、
を備えるデバイス。
【請求項６】
前記クロック・ディテクタ制御信号の前記状態を識別する前記手段は、前記発振システム出力周波数が安定していない場合、前記電源への前記クロック信号入力として、前記参照クロック発振器出力信号を選択するために、更に構成される請求項５のデバイス。
【請求項７】
前記クロック・ディテクタ制御信号の前記状態を識別する前記手段は、前記発振システム出力周波数が安定している場合、前記電源への前記クロック信号入力として、前記発振システム出力信号を選択するために、更に構成される請求項６のデバイス。
【請求項８】
前記クロック・ディテクタ制御信号の前記状態を識別する前記手段は、前記発振システムが最初に電源がオンになる場合、前記電源への前記クロック信号入力として、前記参照クロック発振器出力信号を選択するために、更に構成される請求項７のデバイス。
【請求項９】
構造化可能な（configurable）スィッチング周波数で実施可能な電源を含む低ジッタ発振システム（low-jitter oscillatory system）を引き起こす命令を含み、コンピュータ読み取り可能な媒体を含むコンピュータ・プログラム製品であって、
前記命令は、
クロック・ディテクタ制御信号の状態を識別し、
前記クロック・ディテクタ制御信号がアサートされた場合、前記低ジッタ発振システム出力信号の周期ジッタ（period jitter）の影響を和らげるために、前記クロック・ディテクタ制御信号の前記状態に基づいて、参照クロック発振器出力信号及び低ジッタ発振システム出力信号間の前記電源について、前記構造化可能なスィッチング周波数を適応させて選択する
コンピュータ・プログラム製品。
【請求項１０】
前記命令は、前記低ジッタ発振システム出力周波数が安定していない場合、前記電源への前記クロック信号入力として、前記参照クロック発振器出力信号を選択することを含む前記クロック・ディテクタ制御信号の前記状態を識別する請求項９のコンピュータ・プログラム製品。
【請求項１１】
前記命令は、前記低ジッタ発振システム出力周波数が安定している場合、前記電源への前記クロック信号入力として、前記参照クロック発振器出力信号を選択することを更に含む前記クロック・ディテクタ制御信号の前記状態を識別する請求項１０のコンピュータ・プログラム製品。
【請求項１２】
前記命令は、前記低ジッタ発振システムが最初に電源がオンした場合、前記電源への前記クロック信号入力として、前記参照クロック発振器出力信号を選択することを更に含む前記クロック・ディテクタ制御信号の前記状態を識別する請求項１１のコンピュータ・プログラム製品。
【請求項１３】
参照クロック発振器と、
低ジッタ発振器（low-jitter oscillator）と、
前記低ジッタ発振器について、電源電圧を調整するために、クロック信号入力を含む電源と
低ジッタ発振器出力信号周波数が安定している場合、クロック・ディテクタ制御信号を生成するクロック・ディテクタと
クロック・ディテクタ制御信号がアサートされた場合、前記低ジッタ発振器出力信号の周期ジッタ（period jitter）の影響を和らげるために、電源へのクロック信号入力として、参照クロック発振器出力信号及び前記低ジッタ発振器出力信号のうち一つを選択するマルチプレクサと
を備えるデバイス。
【請求項１４】
前記クロック・ディテクタ制御信号は更に、前記低ジッタ発振器出力周波数が安定していない場合、前記電源への前記クロック信号入力として前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項１３のデバイス。
【請求項１５】
前記クロック・ディテクタ制御信号は更に、前記低ジッタ発振器出力周波数が安定している場合、前記電源への前記クロック信号入力として前記低ジッタ発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項１３のデバイス。
【請求項１６】
前記クロック・ディテクタ制御信号は更に、前記低ジッタ発振器が初めに電源がオンになった場合、前記電源への前記クロック信号入力として前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項１５のデバイス。
【請求項１７】
前記デバイスは集積回路である請求項１３のデバイス。
【請求項１８】
発振システムを含むデバイスであって、
参照クロック発振器と、
低ジッタ発振器（low-jitter oscillator）と、
前記低ジッタ発振器について、電源電圧を調整するスィッチング電源と、
低ジッタ発振器出力信号周波数が安定している場合、クロック・ディテクタ制御信号を生成するクロック・ディテクタと、
クロック・ディテクタ制御信号がアサートされた場合、前記低ジッタ発振器出力信号の周期ジッタ（period jitter）の影響を和らげるために、前記電源へのクロック信号入力として、参照クロック発振器出力信号及び前記低ジッタ発振器出力信号のうち一つを選択するマルチプレクサと
を備えるデバイス。
【請求項１９】
前記クロック・ディテクタ制御信号は更に、前記低ジッタ発振器出力周波数が安定していない場合、前記電源への前記クロック信号入力として前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項１８のデバイス。
【請求項２０】
前記クロック・ディテクタ制御信号は更に、前記低ジッタ発振器出力周波数が安定している場合、前記電源への前記クロック信号入力として前記低ジッタ発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項１８のデバイス。
【請求項２１】
前記クロック・ディテクタ制御信号は更に、前記低ジッタ発振器が初めに電源がオンになった場合、前記電源への前記クロック信号入力として前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項２０のデバイス。
【請求項２２】
前記デバイスは集積回路である請求項１８のデバイス。
【請求項２３】
参照クロック発振器と、
電圧制御発振器（ＶＣＯ：voltage-controlled oscillator）と、
前記ＶＣＯを望ましい動作周波数にロックするために制御電圧を生成し、フェーズ・ロック・ループ（ＰＬＬ：phase locked loop）・ロック（lock）信号を供給するＰＬＬと、
通常の電源電圧に関して、前記ＶＣＯについて電源電圧を調整するＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのゲート・ノードについて、ＧＡＴＥ＿ＢＯＯＳＴ信号電圧を生成するキャパシティブ電圧ブースタと、
ＰＬＬロック信号がアサートされた場合、周期ジッタ（period jitter）の影響を和らげるために、前記キャパシティブ電圧ブースタへのクロック信号入力として、参照クロック発振器出力信号及びＶＣＯ出力信号のうち一つを選択するマルチプレクサと、
を備えるデバイス。
【請求項２４】
前記ＰＬＬロック信号は更に、前記ＰＬＬ及びＶＣＯが望ましい動作周波数にロックされた場合、前記キャパシティブ電圧ブースタへのクロック信号入力としての前記ＶＣＯ出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項２３のデバイス。
【請求項２５】
前記ＰＬＬロック信号は更に、前記ＰＬＬ及びＶＣＯが望ましい動作周波数にロックされない場合、前記キャパシティブ電圧ブースタへのクロック信号入力としての前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項２４のデバイス。
【請求項２６】
前記ＰＬＬロック信号は更に、前記ＰＬＬ及びＶＣＯが初めに電源がオンになった場合、前記キャパシティブ電圧ブースタへのクロック信号入力としての前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項２５のデバイス。
【請求項２７】
前記デバイスは集積回路である請求項２３のデバイス。
【請求項２８】
発振システムを含むデバイスであって、
参照クロック発振器と、
電圧制御発振器（ＶＣＯ：voltage-controlled oscillator）と、
前記ＶＣＯを望ましい動作周波数にロックするために制御電圧を生成し、フェーズ・ロック・ループ（ＰＬＬ：phase locked loop）・ロック（lock）信号を供給するＰＬＬと、
通常の電源電圧に関して、前記ＶＣＯについて電源電圧を調整するＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのゲート・ノードについて、ＧＡＴＥ＿ＢＯＯＳＴ信号電圧を生成するキャパシティブ電圧ブースタと、
前記ＰＬＬロック信号がアサートされた場合、周期ジッタ（period jitter）の影響を和らげるために、前記キャパシティブ電圧ブースタへのクロック信号入力として、参照クロック発振器出力信号及びＶＣＯ出力信号のうち一つを選択するマルチプレクサと、
を備えるデバイス。
【請求項２９】
前記ＰＬＬロック信号は更に、前記ＰＬＬ及びＶＣＯが望ましい動作周波数にロックされた場合、前記キャパシティブ電圧ブースタへのクロック信号入力としての前記ＶＣＯ出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項２８のデバイス。
【請求項３０】
前記ＰＬＬロック信号は更に、前記ＰＬＬ及びＶＣＯが望ましい動作周波数にロックされない場合、前記キャパシティブ電圧ブースタへのクロック信号入力としての前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項２９のデバイス。
【請求項３１】
前記ＰＬＬロック信号は更に、前記ＰＬＬ及びＶＣＯが初めに電源がオンになった場合、前記キャパシティブ電圧ブースタへのクロック信号入力としての前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項３０のデバイス。
【請求項３２】
前記デバイスは集積回路である請求項２８のデバイス。
【請求項１】
低ジッタ発振システム（low-jitter oscillatory system）について、構造化可能な（configurable）スィッチング周波数で実施可能な電源を動作する方法であって、
クロック・ディテクタ制御信号の状態を識別することと、
クロック・ディテクタ制御信号がアサートされた場合、前記低ジッタ発振システム出力信号の周期ジッタ（period jitter）の影響を和らげるために、前記クロック・ディテクタ制御信号の前記状態に基づいて、参照クロック発振器出力信号及び低ジッタ発振システム出力信号間の前記電源について、前記構造化可能なスィッチング周波数を適応して（adaptively）選択することと、
を備える方法。
【請求項２】
前記クロック・ディテクタ制御信号の前記状態は、前記低ジッタ発振システム出力周波数が安定していない場合、前記電源への前記クロック信号入力として、前記参照クロック・発振器出力信号を選択するために、更に構成される請求項１の方法。
【請求項３】
前記クロック・ディテクタ制御信号の前記状態は、前記低ジッタ発振システム出力周波数が安定している場合、前記電源への前記クロック信号入力として、前記低ジッタ発振システム出力信号を選択するために、更に構成される請求項２の方法。
【請求項４】
前記クロック・ディテクタ制御信号の前記状態は、前記低ジッタ発振システムが最初に電源がオンする場合、前記電源への前記クロック信号入力として、前記参照クロック発振器出力信号を選択するために、更に構成される請求項３の方法。
【請求項５】
低ジッタ発振システム（low-jitter oscillatory system）について、構造化可能な（configurable）スィッチング周波数で実施可能な電源を動作するデバイスであって、
クロック・ディテクタ制御信号の状態を識別する手段と、
クロック・ディテクタ制御信号がアサートされた場合、前記低ジッタ発振システム出力信号の周期ジッタ（period jitter）の影響を和らげるために、前記クロック・ディテクタ制御信号の前記状態に基づいて、参照クロック発振器出力信号及び低ジッタ発振システム出力信号間の前記電源について、前記構造化可能なスィッチング周波数を適応させて選択する手段と、
を備えるデバイス。
【請求項６】
前記クロック・ディテクタ制御信号の前記状態を識別する前記手段は、前記発振システム出力周波数が安定していない場合、前記電源への前記クロック信号入力として、前記参照クロック発振器出力信号を選択するために、更に構成される請求項５のデバイス。
【請求項７】
前記クロック・ディテクタ制御信号の前記状態を識別する前記手段は、前記発振システム出力周波数が安定している場合、前記電源への前記クロック信号入力として、前記発振システム出力信号を選択するために、更に構成される請求項６のデバイス。
【請求項８】
前記クロック・ディテクタ制御信号の前記状態を識別する前記手段は、前記発振システムが最初に電源がオンになる場合、前記電源への前記クロック信号入力として、前記参照クロック発振器出力信号を選択するために、更に構成される請求項７のデバイス。
【請求項９】
構造化可能な（configurable）スィッチング周波数で実施可能な電源を含む低ジッタ発振システム（low-jitter oscillatory system）を引き起こす命令を含み、コンピュータ読み取り可能な媒体を含むコンピュータ・プログラム製品であって、
前記命令は、
クロック・ディテクタ制御信号の状態を識別し、
前記クロック・ディテクタ制御信号がアサートされた場合、前記低ジッタ発振システム出力信号の周期ジッタ（period jitter）の影響を和らげるために、前記クロック・ディテクタ制御信号の前記状態に基づいて、参照クロック発振器出力信号及び低ジッタ発振システム出力信号間の前記電源について、前記構造化可能なスィッチング周波数を適応させて選択する
コンピュータ・プログラム製品。
【請求項１０】
前記命令は、前記低ジッタ発振システム出力周波数が安定していない場合、前記電源への前記クロック信号入力として、前記参照クロック発振器出力信号を選択することを含む前記クロック・ディテクタ制御信号の前記状態を識別する請求項９のコンピュータ・プログラム製品。
【請求項１１】
前記命令は、前記低ジッタ発振システム出力周波数が安定している場合、前記電源への前記クロック信号入力として、前記参照クロック発振器出力信号を選択することを更に含む前記クロック・ディテクタ制御信号の前記状態を識別する請求項１０のコンピュータ・プログラム製品。
【請求項１２】
前記命令は、前記低ジッタ発振システムが最初に電源がオンした場合、前記電源への前記クロック信号入力として、前記参照クロック発振器出力信号を選択することを更に含む前記クロック・ディテクタ制御信号の前記状態を識別する請求項１１のコンピュータ・プログラム製品。
【請求項１３】
参照クロック発振器と、
低ジッタ発振器（low-jitter oscillator）と、
前記低ジッタ発振器について、電源電圧を調整するために、クロック信号入力を含む電源と
低ジッタ発振器出力信号周波数が安定している場合、クロック・ディテクタ制御信号を生成するクロック・ディテクタと
クロック・ディテクタ制御信号がアサートされた場合、前記低ジッタ発振器出力信号の周期ジッタ（period jitter）の影響を和らげるために、電源へのクロック信号入力として、参照クロック発振器出力信号及び前記低ジッタ発振器出力信号のうち一つを選択するマルチプレクサと
を備えるデバイス。
【請求項１４】
前記クロック・ディテクタ制御信号は更に、前記低ジッタ発振器出力周波数が安定していない場合、前記電源への前記クロック信号入力として前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項１３のデバイス。
【請求項１５】
前記クロック・ディテクタ制御信号は更に、前記低ジッタ発振器出力周波数が安定している場合、前記電源への前記クロック信号入力として前記低ジッタ発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項１３のデバイス。
【請求項１６】
前記クロック・ディテクタ制御信号は更に、前記低ジッタ発振器が初めに電源がオンになった場合、前記電源への前記クロック信号入力として前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項１５のデバイス。
【請求項１７】
前記デバイスは集積回路である請求項１３のデバイス。
【請求項１８】
発振システムを含むデバイスであって、
参照クロック発振器と、
低ジッタ発振器（low-jitter oscillator）と、
前記低ジッタ発振器について、電源電圧を調整するスィッチング電源と、
低ジッタ発振器出力信号周波数が安定している場合、クロック・ディテクタ制御信号を生成するクロック・ディテクタと、
クロック・ディテクタ制御信号がアサートされた場合、前記低ジッタ発振器出力信号の周期ジッタ（period jitter）の影響を和らげるために、前記電源へのクロック信号入力として、参照クロック発振器出力信号及び前記低ジッタ発振器出力信号のうち一つを選択するマルチプレクサと
を備えるデバイス。
【請求項１９】
前記クロック・ディテクタ制御信号は更に、前記低ジッタ発振器出力周波数が安定していない場合、前記電源への前記クロック信号入力として前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項１８のデバイス。
【請求項２０】
前記クロック・ディテクタ制御信号は更に、前記低ジッタ発振器出力周波数が安定している場合、前記電源への前記クロック信号入力として前記低ジッタ発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項１８のデバイス。
【請求項２１】
前記クロック・ディテクタ制御信号は更に、前記低ジッタ発振器が初めに電源がオンになった場合、前記電源への前記クロック信号入力として前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項２０のデバイス。
【請求項２２】
前記デバイスは集積回路である請求項１８のデバイス。
【請求項２３】
参照クロック発振器と、
電圧制御発振器（ＶＣＯ：voltage-controlled oscillator）と、
前記ＶＣＯを望ましい動作周波数にロックするために制御電圧を生成し、フェーズ・ロック・ループ（ＰＬＬ：phase locked loop）・ロック（lock）信号を供給するＰＬＬと、
通常の電源電圧に関して、前記ＶＣＯについて電源電圧を調整するＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのゲート・ノードについて、ＧＡＴＥ＿ＢＯＯＳＴ信号電圧を生成するキャパシティブ電圧ブースタと、
ＰＬＬロック信号がアサートされた場合、周期ジッタ（period jitter）の影響を和らげるために、前記キャパシティブ電圧ブースタへのクロック信号入力として、参照クロック発振器出力信号及びＶＣＯ出力信号のうち一つを選択するマルチプレクサと、
を備えるデバイス。
【請求項２４】
前記ＰＬＬロック信号は更に、前記ＰＬＬ及びＶＣＯが望ましい動作周波数にロックされた場合、前記キャパシティブ電圧ブースタへのクロック信号入力としての前記ＶＣＯ出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項２３のデバイス。
【請求項２５】
前記ＰＬＬロック信号は更に、前記ＰＬＬ及びＶＣＯが望ましい動作周波数にロックされない場合、前記キャパシティブ電圧ブースタへのクロック信号入力としての前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項２４のデバイス。
【請求項２６】
前記ＰＬＬロック信号は更に、前記ＰＬＬ及びＶＣＯが初めに電源がオンになった場合、前記キャパシティブ電圧ブースタへのクロック信号入力としての前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項２５のデバイス。
【請求項２７】
前記デバイスは集積回路である請求項２３のデバイス。
【請求項２８】
発振システムを含むデバイスであって、
参照クロック発振器と、
電圧制御発振器（ＶＣＯ：voltage-controlled oscillator）と、
前記ＶＣＯを望ましい動作周波数にロックするために制御電圧を生成し、フェーズ・ロック・ループ（ＰＬＬ：phase locked loop）・ロック（lock）信号を供給するＰＬＬと、
通常の電源電圧に関して、前記ＶＣＯについて電源電圧を調整するＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのゲート・ノードについて、ＧＡＴＥ＿ＢＯＯＳＴ信号電圧を生成するキャパシティブ電圧ブースタと、
前記ＰＬＬロック信号がアサートされた場合、周期ジッタ（period jitter）の影響を和らげるために、前記キャパシティブ電圧ブースタへのクロック信号入力として、参照クロック発振器出力信号及びＶＣＯ出力信号のうち一つを選択するマルチプレクサと、
を備えるデバイス。
【請求項２９】
前記ＰＬＬロック信号は更に、前記ＰＬＬ及びＶＣＯが望ましい動作周波数にロックされた場合、前記キャパシティブ電圧ブースタへのクロック信号入力としての前記ＶＣＯ出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項２８のデバイス。
【請求項３０】
前記ＰＬＬロック信号は更に、前記ＰＬＬ及びＶＣＯが望ましい動作周波数にロックされない場合、前記キャパシティブ電圧ブースタへのクロック信号入力としての前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項２９のデバイス。
【請求項３１】
前記ＰＬＬロック信号は更に、前記ＰＬＬ及びＶＣＯが初めに電源がオンになった場合、前記キャパシティブ電圧ブースタへのクロック信号入力としての前記参照クロック発振器出力信号を選択するために、前記マルチプレクサを制御するように構成される請求項３０のデバイス。
【請求項３２】
前記デバイスは集積回路である請求項２８のデバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２０１２−５１７１９２（Ｐ２０１２−５１７１９２Ａ）
【公表日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１１−５４９２２９（Ｐ２０１１−５４９２２９）
【出願日】平成２２年２月３日（２０１０．２．３）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０２３０１１
【国際公開番号】ＷＯ２０１０／０９１０６３
【国際公開日】平成２２年８月１２日（２０１０．８．１２）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２２年２月３日（２０１０．２．３）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０２３０１１
【国際公開番号】ＷＯ２０１０／０９１０６３
【国際公開日】平成２２年８月１２日（２０１０．８．１２）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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