発振回路
【課題】発振ゲートの切り替えに伴うクロックパルス出力の欠損を防止しつつ、効率的な切り替えを行って低消費電流で且つ低電圧動作可能な発振回路を提供する。
【解決手段】発振開始当初は負荷回路２を第一の状態に、発振安定後は負荷回路２を第二の状態にする発振回路に、ＣＭＯＳ型発振ゲート１の出力端子からの発振パルス数に応じて負荷回路２を第一の状態から第二の状態に緩やかに遷移させる遷移手段を設けて、負荷回路２の等価インピーダンスを発振クロックパルス数によって緩やかに増大させる構成とした。
【解決手段】発振開始当初は負荷回路２を第一の状態に、発振安定後は負荷回路２を第二の状態にする発振回路に、ＣＭＯＳ型発振ゲート１の出力端子からの発振パルス数に応じて負荷回路２を第一の状態から第二の状態に緩やかに遷移させる遷移手段を設けて、負荷回路２の等価インピーダンスを発振クロックパルス数によって緩やかに増大させる構成とした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水晶発振子またはセラミック発振子等を用いる発振回路に係わり、特に低電圧動作、低消費電流を必要とするマイクロプロセッサ等の半導体集積回路に搭載するのに好適な発振回路に関する。
【背景技術】
【０００２】
一般的な発振回路の構成として、ＣＭＯＳインバータ、またはＮＡＮＤ型、ＮＯＲ型、クロックドインバータ型として停止制御機能を有したＣＭＯＳゲートから成る発振ゲートと、その発振ゲートの入出力端子に並列接続した水晶発振子またはセラミック発振子（以下、単に発振子と称す）の構成がよく知られている。ＣＭＯＳインバータは反転増幅器として機能し、発振子との正帰還ループを形成して発振することになる。携帯機器など電池駆動によって使用されるマイクロプロセッサにとしては、特に消費電流低減を図る必要があり、低電圧下での動作が要求され、このようなマイクロプロセッサに搭載する発振回路としては、当然に低電圧動作が求められることになる。一般的なＣＭＯＳインバータから成る発振ゲートの場合、それが反転増幅器として機能するためには少なくともＣＭＯＳインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタそれぞれのしきい値電圧Ｖｔｈの和を超える電源電圧が必要となる。例えばＰＭＯＳトランジスタのしきい値電圧Ｖｔｈｐと、ＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎとがいずれも１Ｖであったとすれば、電源電圧としては少なくとも２Ｖ以上が必要となる。実際には、反転増幅器として十分な利得を持つ必要があり、さらに高い電源電圧で使用しなければならず、低電圧対応への障害となる。
【０００３】
それに対して、例えばＣＭＯＳインバータのＰＭＯＳトランジスタ側を定電流源、或いは抵抗などの負荷回路に置き換えてＮＭＯＳインバータ型の発振ゲート構成とすれば、そのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎ近傍の低電圧下でも反転増幅器として機能することが可能となり、低電圧動作には好適な発振ゲート構成を得ることができる。しかし、その場合ＮＭＯＳトランジスタに貫通電流が流れるため、発振振幅が拡大して定常的な発振状態にあるときは、ＣＭＯＳインバータの場合に比べて消費電流の点で不利となる。
【０００４】
そこで、発振起動時は低電圧動作に有利なＮＭＯＳインバータ等の発振ゲート構成で起動し、発振振幅が拡大して定常状態になったとき、消費電流上有利なＣＭＯＳ型の発振ゲートに切り替える方式が多数提案されている。これは、発振起動時においては、発振ゲートの入出力端子電位が発振ゲートの論理しきい値電圧ＶＬＴ近傍にあって反転増幅器として機能することになるため、ＣＭＯＳ型の発振ゲートではそれを構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタそれぞれが能動状態にある必要があり、それぞれのしきい値電圧Ｖｔｈの和以上の電源電圧を要するのに対し、ＮＭＯＳインバータ等による発振ゲートであればＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎ以上の電源電圧で動作可能であること、また発振振幅が拡大した定常状態においては、発振ゲートの入出力端子振幅が電源電圧にほぼ等しい振幅となることにより、ＣＭＯＳ型の発振ゲートであってもそれを構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳとして各しきい値電圧Ｖｔｈを上回る十分な電圧振幅が得られ、電源電圧は低くとも反転増幅器として機能できることによる。
【０００５】
図６は、従来の発振ゲートの切り替えを行っている発振回路を示す回路図である。
端子Ｘ１と端子Ｘ２との間に、発振子ＸＬと帰還抵抗ＲＦとを並列接続し、端子Ｘ１と基準電位（以下、単にＧＮＤと称す）との間、また端子Ｘ２とＧＮＤとの間にそれぞれ容量Ｃ１、Ｃ２を接続している。端子Ｘ１にゲートを接続すると共に端子Ｘ２にドレインをそれぞれ接続したＰＭＯＳトランジスタＰ９およびＮＭＯＳトランジスタＮ６と、ＰＭＯＳトランジスタＰ９と電源端子ＶＣＣとの間に接続したＰＭＯＳトランジスタＰ８と、ＮＭＯＳトランジスタＮ６とＧＮＤとの間に接続すると共にそのゲートを制御端子ＣＳに接続したＮＭＯＳトランジスタＮ７とによってＣＭＯＳ型発振ゲート１を構成している。端子Ｘ２と電源端子ＶＣＣとの間には、端子Ｘ２に一端を接続した抵抗Ｒ１と、この抵抗Ｒ１のもう一端と電源端子ＶＣＣとの間に接続したＰＭＯＳトランジスタＰ１０とから成る負荷回路２が設けられている。また端子Ｘ１に一方の入力を接続したシュミット型ＮＡＮＤゲートＧ６から成る発振検出手段３が設けられ、その出力はパルス計数回路７を介して負荷回路２内のＰＭＯＳトランジスタＰ１０のゲートに接続している。
【０００６】
パルス計数回路７は、一端をＧＮＤに接続した容量Ｃ６、C７と、発振検出手段３の出力にゲートを接続すると共に容量Ｃ６のもう一端と電源端子ＶＣＣとの間に接続したＰＭＯＳトランジスタＰ１１と、発振検出手段３の出力にインバータＧ７を介してゲートを接続すると共に容量Ｃ６とＰＭＯＳトランジスタＰ１１の接続点と容量Ｃ７のもう一端との間に接続したＰＭＯＳトランジスタＰ１２と、容量Ｃ７とＰＭＯＳトランジスタＰ１２との接続点に入力を接続したインバータＧ８と、このインバータＧ８の出力に入力を接続したインバータＧ９とから構成され、インバータＧ９の出力がパルス計数回路７の出力となっている。またパルス計数回路７の出力に入力を接続したインバータＧ４が設けられ、その出力は発振ゲート１内のＰＭＯＳトランジスタＰ８のゲートおよび発振検出手段３内のシュミット型ＮＡＮＤゲートＧ６のもう一方の入力端子に接続している。端子Ｘ２の発振振幅は、端子Ｘ２に入力を、クロックパルス出力端子ＣＫＯＵＴに出力をそれぞれ接続したインバータＧ５によって波形整形されて出力される。
【０００７】
次に、上述した発振回路の動作について説明する。
電源端子ＶＣＣに電圧が印加されると共に制御端子ＣＳをＨｉｇｈ（電源端子ＶＣＣレベル）にすることで発振起動状態に入るが、その時点ですぐに端子Ｘ１、Ｘ２に発振振幅が得られる訳ではないので発振検出手段３のパルス出力はされず、発振起動当初はＨｉｇｈレベルまたはＬｏｗレベル（ＧＮＤレベル）のいずれかに固定されている。このときパルス計数回路７においては、ＰＭＯＳトランジスタＰ１１、Ｐ１２のいずれか一方がＯＮ状態となっているものの、電源端子ＶＣＣから容量Ｃ７への充電パスは形成されないため、容量Ｃ７の端子電圧はＧＮＤレベルにあり、パルス計数回路７の出力としてはＬｏｗ状態にある。さらに、それを受けて負荷回路２内のＰＭＯＳトランジスタＰ１０がＯＮ状態となるので、発振ゲート１内のＮＭＯＳトランジスタＮ６、Ｎ７と負荷回路２とでＮＭＯＳインバータが形成され、これによって発振起動が開始されることになる。このとき、帰還抵抗ＲＦによってこのＮＭＯＳインバータの入出力間が短絡されているため、端子Ｘ１、Ｘ２の電位はいずれもこのＮＭＯＳインバータの論理しきい値電圧ＶＬＴに遷移し、それによってこのＮＭＯＳインバータが反転増幅器として機能し得る状態となり、発振子ＸＬとの間で正帰還ループが形成されることになる。
【０００８】
やがて発振振幅が拡大し、発振検出手段３内のシュミット型ＮＡＮＤゲートが感応し始めると、その出力パルスによってパルス計数回路７内のＰＭＯＳトランジスタＰ１１、Ｐ１２が交互にＯＮ／ＯＦＦ動作を繰り返すことになる。ＰＭＯＳトランジスタＰ１１がＯＮ、ＰＭＯＳトランジスタＰ１２がＯＦＦのときは、容量Ｃ６の充電が行われ、次いでＰＭＯＳトランジスタＰ１１がＯＦＦ、ＰＭＯＳトランジスタＰ１２がＯＮすると、容量Ｃ６の充電電荷が容量Ｃ７側へ分配されて容量Ｃ７の端子電位が上昇する。この容量Ｃ７の端子電位ＶＣ７は数１の理論式で表すことができる。
［数１］
ＶＣ７＝ＶＣＣ［１−｛Ｃ７／（Ｃ６＋Ｃ７）｝ｎ］
ここで、ＶＣＣは電源端子ＶＣＣに印加された電圧、ｎは容量Ｃ６から容量Ｃ７への電荷分配回数であり、これはすなわち発振検出手段３の出力パルス数に相当する。
【０００９】
上述した数１によれば、容量Ｃ６、Ｃ７の容量比によって、容量Ｃ７の端子電位ＶＣ７が所定の電位に上昇するのに必要な電荷分配の回数、すなわち発振検出手段３からの出力パルス数が決まることになるから、容量Ｃ７の端子電位ＶＣ７について所定の電位を規定しておけば、パルス計数回路として機能させることができる。この従来例においては、インバータＧ８の論理しきい値電圧ＶＬＴによって規定していることになる。発振検出手段３の出力パルスによって、容量Ｃ７の端子電位ＶＣ７がこれを受けるインバータＧ８の論理しきい値ＶＬＴに到達すると、インバータＧ８の出力はＬｏｗ、これを受けるインバータＧ９の出力すなわちパルス計数回路７の出力はＨｉｇｈにそれぞれ反転する。これにより負荷回路２内のＰＭＯＳトランジスタＰ１０はＯＦＦ状態となり、電源端子ＶＣＣから負荷回路２を介して発振ゲート内ＮＭＯＳトランジスタＮ６、Ｎ７への電流パスは切断され、ＮＭＯＳインバータの構成は解消される。それと同時に、パルス計数回路７のＨｉｇｈ出力を受けてインバータＧ４の出力はＬｏｗとなり、発振ゲート１内のＰＭＯＳトランジスタＰ８がＯＮし、ＰＭＯＳトランジスタＰ８、Ｐ９とＮＭＯＳトランジスタＮ６、Ｎ７とによるＣＭＯＳ型の発振ゲートが構成され、以降の発振はＣＭＯＳ型で維持されることになる（特許文献１参照）。
【特許文献１】特開２０００-３１７４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来の発振回路においては、パルス計数回路７のＨｉｇｈ反転と同時に一瞬でＮＭＯＳインバータ型からＣＭＯＳ型への発振ゲートの切り替えが行われる。その場合、ＮＭＯＳインバータ型とＣＭＯＳ型とでは、論理しきい値電圧ＶＬＴおよび反転増幅器としての利得特性などが必ずしも一致してはいないため、切り替え動作の時点で端子Ｘ１、Ｘ２の直流的な動作点（発振振幅の中心電位）や発振振幅に変動を来たすことになる。その変動により、端子Ｘ２の振幅を受けているインバータＧ５が一瞬でも感応できない状態が発生すると、出力端子ＣＫＯＵＴのクロックパルスが欠損することとなり、これをシステムクロックとするマイクロプロセッサなどが異常動作に陥る可能性がある。またそのようなクロックパルスの欠損に至らない場合でも、インバータＧ５の出力デューティに変動を来たすことも十分考えられ、やはりマイクロプロセッサ内の誤動作につながる恐れがある。また、上述した従来の発振回路においては、端子Ｘ１側の振幅を発振検出手段３によって検出し、またパルス計数回路７によって発振ゲートの切り替えタイミングを遅らせることにより、十分発振振幅が拡大してから切り替えを行い、出力クロックパルスの欠損防止を図っている。しかしその場合、端子Ｘ２側の発振振幅に関する変動を極力小さくするため、例えば、ほぼ電源端子ＶＣＣの電圧振幅にまで発振振幅が拡大するような十分マージンを持った遅延設計を行うこととなり、ＮＭＯＳインバータ型で発振している期間が長くなり、これは消費電流の観点で不利となる。さらに、上述した従来の発振回路においては、一旦発振ゲート切り替えを行った後に、電源端子ＶＣＣの電圧が瞬停などの原因によって発振を維持し得る電圧以下にまで一旦低下し、再び復帰した場合、電源電圧復帰後はＣＭＯＳ型発振ゲートでの起動となってしまうことが起こり得る。その場合、電源端子ＶＣＣ電圧如何によっては発振起動が不能となってしまう。
【００１１】
本発明の目的は、発振ゲートの切り替えに伴うクロックパルス出力の欠損を防止しつつ、効率的な切り替えを行って低消費電流で且つ低電圧動作可能な発振回路を提供することにある。
【００１２】
また本発明の他の目的は、さらに電源電圧が低下して発振が停止しても、電圧が復帰すれば再び発振を開始できるフォールトトレランスに優れた発振回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は上記目的を達成するために、第一の電源端子と第二の電源端子との間に接続したＣＭＯＳ型発振ゲートと、上記第一の電源端子と上記ＣＭＯＳ型発振ゲートの出力端子との間に接続すると共に電圧制御入力端子を有する負荷回路と、上記ＣＭＯＳ型発振ゲートの入出力間に並列接続して発振動作を行う発振子とを備え、発振開始当初は上記負荷回路を第一の状態に、発振安定後は上記負荷回路を第二の状態にする発振回路において、上記ＣＭＯＳ型発振ゲートの出力端子からの発振パルス数に応じて上記負荷回路を上記第一の状態から上記第二の状態に緩やかに遷移させる遷移手段を設けたことを特徴とする。
【００１４】
請求項２に記載の本発明は、請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路を設け、この制御回路の出力端子電圧を発振パルス数に応じて上記第二の電源端子の電圧から上記第一の電源端子の電圧に向けて緩やかに変化させて上記遷移手段を構成したことを特徴とする。
【００１５】
請求項３に記載の本発明は、請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路と、入力しきい値電圧にヒステリシス特性を有すると共に上記ＣＭＯＳ型発振ゲートの入力または出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段とを設け、この発振振幅検出手段のパルス出力に応じて上記制御回路の出力端子電圧を緩やかに変化させて上記遷移手段を構成したことを特徴とする。
【００１６】
請求項４に記載の本発明は、請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路と、入力しきい値電圧にヒステリシス特性を有すると共に上記ＣＭＯＳ型発振ゲートの入力または出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段と、上記発振振幅検出手段の入力しきい値電圧ヒステリシス特性よりも大なるヒステリシス幅を有すると共に、その入力を上記発振振幅検出手段の入力と共通接続した第二の発振振幅検出手段とを設け、この第二の発振振幅検出手段側からのパルス出力数に応じて上記負荷回路または上記制御回路の出力端子電圧を緩やかに遷移させて上記遷移手段を構成したことを特徴とする。
【００１７】
請求項５に記載の本発明は、請求項１に記載のものにおいて、上記遷移手段は、上記負荷回路の等価インピーダンスを緩やかに変化させるように構成したことを特徴とする。
【００１８】
請求項６に記載の本発明は、請求項１〜５のいずれか一つに記載のものにおいて、上記第一の電源端子と上記第二の電源端子との間の電位差低下を検知したとき上記負荷回路を第一の状態に戻す電源低下検出手段を設けたことを特徴とする。
【００１９】
請求項７に記載の本発明は、請求項２に記載のものにおいて、上記第一の電源端子と上記第二の電源端子との間の電位差低下を検知したとき上記制御回路の出力端子電圧を上記第二の電源端子の電圧に初期化する電源低下検出手段を設けたことを特徴とする。
【００２０】
請求項８に記載の本発明は、請求項１〜７のいずれか一つに記載のものにおいて、上記負荷回路は、上記第一の電源端子にソースを接続し上記電圧制御入力端子にゲートを接続すると共に、上記ＣＭＯＳ型発振ゲートの出力端子にドレインを接続したＭＯＳトランジスタで構成したことを特徴とする。
【００２１】
請求項９に記載の本発明は、請求項２〜８のいずれか一つに記載のものにおいて、上記制御回路は、電源端子と、入力端子と、一端を基準電位に接続した第一の容量と、一端を基準電位に接続した第二の容量と、上記第一の容量のもう一端と上記電源端子との間に接続した第一のスイッチング手段と、この第一のスイッチング手段と上記第一の容量との接続点と上記第二の容量のもう一端との間に接続した第二のスイッチング手段とを備え、上記第一の電源端子と上記第二の電源端子のうち高電位側に上記電源端子を接続し、上記第一のスイッチング手段と上記第二のスイッチング手段で上記入力端子の入力パルスに同期して排他的にＯＮ、ＯＦＦ動作を繰り返し、上記第二のスイッチング手段と上記第二の容量との接続点から電圧出力を得ることを特徴とする。
【発明の効果】
【００２２】
本発明の発振回路によれば、負荷回路の状態をＣＭＯＳ型発振ゲートの出力端子からの発振パルス数に応じて第一の状態から第二の状態までを緩やかに段階的に遷移させるようにしたため、ＮＭＯＳインバータ型からＣＭＯＳ型発振ゲートへ連続して緩やかに移行させて、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとすることができ、これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止しつつ効率的な発振ゲートの切り替えが可能となる。また、発振ゲート切り替え時における発振ゲートの論理しきい値電圧ＶＬＴおよび利得の変化を緩やかなものとすることができるので、発振ゲートの出力振幅の変動も抑えられることになり、負荷回路が最終的に第二の状態に至る時間すなわち発振ゲート切り替えタイミングが従来例と同じであったとしても、それに至るまでの間、負荷回路の等価インピーダンスが徐々に増加して負荷回路による消費電流を低減することができる。
【００２３】
また請求項２に記載の本発明の発振回路によれば、負荷回路の状態を第一の状態から第二の状態までを緩やかに段階的に遷移させるために、制御回路の出力端子電圧を発振パルス数に応じて第二の電源端子の電圧から第一の電源端子の電圧に向けて緩やかに変化させているため、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとし、これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止しつつ効率的な発振ゲートの切り替えが可能となる。また、発振ゲートの出力振幅の変動も抑えられることになり、負荷回路が最終的に第二の状態に至る時間すなわち発振ゲート切り替えタイミングが従来例と同じであったとしても、それに至るまでの間、負荷回路の等価インピーダンスが徐々に増加して負荷回路による消費電流を低減することができる。
【００２４】
また請求項３に記載の本発明の発振回路によれば、発振振幅検出手段のパルス出力に応じて制御回路の出力端子電圧を緩やかに変化させているため、さらに効果的な切り替え動作を実現することができる。
【００２５】
さらに請求項４に記載の本発明の発振回路によれば、第二の発振振幅検出手段のヒステリシス幅を第一の発振振幅検出手段よりも大きくしたことにより、切り替え動作時の発振振幅変動に対して、これら発振振幅検出手段の出力パルスが停止するとすれば第二の発振検出手段側が先にパルス出力を停止することになる。第二の発振振幅検出手段の出力パルスが停止した場合、制御回路の出力電圧変化が停止するから発振ゲートの状態は同一状態に維持され、それ以上の発振振幅の変動は抑制され、一方、第二の発振検出手段側の出力パルスが停止してもヒステリシス幅のより小さい第一の発振振幅検出手段側はパルス出力を維持することができるので、クロックパルス出力を継続して得ることができ、やがて発振振幅が拡大し、再び第二の発振検振幅出手段が感応し始めると制御回路の出力電圧が先程停止した状態からまた変化を始め、負荷回路の出力電圧をまた増加させ、再びＣＭＯＳ型発振ゲートへと切り替えが進行することになるので、出力クロックパルスの欠損を確実に防止しつつ、自動的に最適なタイミングで効率的な発振ゲート切り替えを行うことができる。
【００２６】
さらに請求項５に記載の本発明の発振回路によれば、上記負荷回路の等価インピーダンスを緩やかに変化させるように遷移手段を構成したため、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとし、これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止しつつ効率的な発振ゲートの切り替えが可能となり、また、負荷回路の等価インピーダンスが徐々に増加して負荷回路による消費電流を低減することができるもで、同様の効果を得ることができる。
【００２７】
さらに請求項６に記載の本発明の発振回路によれば、第一の電源端子と第二の電源端子との間の電位差低下を検知したとき負荷回路を第一の状態に戻す電源低下検出手段を設けたため、さらに、電源電圧が低下して発振が停止しても、電圧が復帰すれば再び発振を開始できるフォールトトレランスに優れた発振回路とすることができる。
【００２８】
さらに請求項７に記載の本発明の発振回路によれば、第一の電源端子と第二の電源端子との間の電位差低下を検知したとき制御回路の出力端子電圧を第二の電源端子の電圧に初期化する電源低下検出手段を設けたため、先の場合と同様に、電源電圧が低下して発振が停止しても、電圧が復帰すれば再び発振を開始できるフォールトトレランスに優れた発振回路とすることができる。
【００２９】
さらに請求項８に記載の本発明の発振回路によれば、負荷回路は、第一の電源端子にソースを接続し電圧制御入力端子にゲートを接続すると共に、ＣＭＯＳ型発振ゲートの出力端子にドレインを接続したＭＯＳトランジスタで構成したため、従来の発振回路と類似の構成で容易に実現することができる。
【００３０】
さらに請求項９に記載の本発明の発振回路によれば、制御回路の具体的な構成によって比較的簡単な構成で発振ゲートの切り替えに伴うクロックパルス出力の欠損を防止しつつ、効率的な切り替えを行って低消費電流で且つ低電圧動作可能となる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の最良の実施の形態を図面に基づいて説明する。
図１は、本発明の一実施の形態による発振回路を示す回路図である。
端子Ｘ１と端子Ｘ２との間には、図６の場合と同様に発振子ＸＬと帰還抵抗ＲＦとを並列接続し、端子Ｘ１とＧＮＤとの間および端子Ｘ２とＧＮＤとの間にそれぞれ容量Ｃ１、Ｃ２を設けている。また電源端子ＶＣＣにソースを接続し端子Ｘ１にゲートを接続すると共に端子Ｘ２にドレインを接続したＰＭＯＳトランジスタＰ１と、ＧＮＤにソースを接続し端子Ｘ１にゲートを接続すると共に端子Ｘ２にドレインを接続したＮＭＯＳトランジスタＮ１とによってＣＭＯＳ型発振ゲート１を構成している。また端子Ｘ２には入力しきい値電圧にヒステリシス特性を有すると共に、ＣＭＯＳ型発振ゲート１の出力端子の発振振動電圧を受けてパルス出力を行うシュミットゲートによる発振振幅検出手段３が設けられ、この発振振幅検出手段３の出力を出力端子ＣＫＯＵＴに接続している。
【００３２】
電源端子ＶＣＣと端子Ｘ２との間には、電源端子ＶＣＣにソースを接続し端子Ｘ２にドレインを接続したＰＭＯＳトランジスタＰ２から成る負荷回路２が設けられ、このＰＭＯＳトランジスタＰ２は、制御回路４の出力によってそのゲート電圧を制御される。この制御回路４は、クロック入力端子ＩＮと、一端をＧＮＤに接続する容量Ｃ３、Ｃ４と、クロック入力端子ＩＮにゲートを接続し電源端子ＶＣＣにソースを接続すると共に容量Ｃ３のもう一端にドレインを接続したＰＭＯＳトランジスタＰ３と、クロック入力端子ＩＮからインバータＧ１を介してゲートを接続し容量Ｃ３とＰＭＯＳトランジスタＰ３の接続点にソースまたはドレインを接続し容量Ｃ４のもう一端にドレインまたはソースを接続したＰＭＯＳトランジスタＰ４とから構成され、容量Ｃ４とＰＭＯＳトランジスタＰ４との接続点が制御回路４の出力となっている。
【００３３】
クロック入力端子ＩＮには出力端子ＣＫＯＵＴからのクロックパルスを入力する以外に、例えば出力端子ＣＫＯＵＴのクロックパルスを分周したパルス、あるいは当該発振回路を搭載したマイクロプロセッサ等のチップ外部からの入力であっても良い。また、ここではＣＭＯＳ型発振ゲート１にその停止制御を行うための制御端子を持たせていないが、他の実施の形態で示すように、これは必要に応じて付加すれば良い。
【００３４】
次に、上述した発振回路の動作について説明する。
電源端子ＶＣＣに電圧が印加されると、まずＣＭＯＳ型発振ゲート１内のＮＭＯＳトランジスタＮ１と負荷回路２によるＮＭＯＳインバータ型の発振ゲート構成で発振起動が行われることになる。ＣＭＯＳ型発振ゲート１内のＰＭＯＳトランジスタＰ１がどの程度関与するかは、電源端子ＶＣＣに印加された電圧の大きさによる。その電圧が、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１の各しきい値電圧の和程度かそれを下回るものであれば、端子Ｘ１、Ｘ２の電位は少なくともＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｈｎ以上にはバイアスされるから、その場合、ＰＭＯＳトランジスタＰ１側はほとんど遮断状態にあることになる。それに対して負荷回路２内のＰＭＯＳトランジスタＰ２は、制御回路４の出力容量Ｃ４によって電圧印加直後はＧＮＤレベルのゲートバイアスを受けるため、最初からＯＮ状態となってＮＭＯＳトランジスタＮ１の負荷回路として機能する。
【００３５】
端子Ｘ１、Ｘ２の電位は、帰還抵抗ＲＦによって上述のＮＭＯＳインバータ型発振ゲートの論理しきい値電圧ＶＬＴに遷移し、ＮＭＯＳインバータ型発振ゲートと発振子ＸＬ間の正帰還ループが形成され、発振振幅が徐々に増幅されて行く。端子Ｘ２の発振振幅がまだ発振振幅検出手段３の入力しきい値電圧のヒステリシス幅に至らない場合は、発振振幅検出手段３の出力からクロックパルスが出力されることはなく、ＨｉｇｈもしくはＬｏｗレベルに固定されている。この状態では、制御回路４内のＰＭＯＳトランジスタＰ３あるいはＰＭＯＳトランジスタＰ４のいずれかがＯＦＦ状態で停止しているから、容量Ｃ４への充電パスが形成されることはなく、制御回路４出力電位はＧＮＤレベルを維持し、よって負荷回路２内のＰＭＯＳトランジスタＰ２はＯＮ状態に置かれる。
【００３６】
やがて端子Ｘ２の発振振幅が拡大し、発振振幅検出手段３のヒステリシス幅を超える振幅になると、発振振幅検出手段３は出力端子ＣＫＯＵＴにパルス出力を開始する。この時点から、当該発振回路を搭載したマイクロプロセッサなどにおいては出力端子ＣＫＯＵＴのクロックパルスをシステムクロックとして利用できることになり、それ以降は出力端子ＣＫＯＵＴのクロックパルス出力にパルスの欠損などが起きてはならない。
【００３７】
発振振幅検出手段３がパルス出力を開始すると、それを受けて制御回路４が動作を開始する。いまクロック入力端子ＩＮがＬｏｗレベル入力であった場合、クロック入力端子ＩＮにゲートを接続したＰＭＯＳトランジスタＰ３はＯＮ、またインバータＧ１によってクロック入力端子ＩＮの反転信号をゲートに印加されるＰＭＯＳトランジスタＰ４はＯＦＦとなって、容量Ｃ３側が電源端子ＶＣＣからＰＭＯＳトランジスタＰ３を介して充電される。次いで、クロック入力端子ＩＮがＨｉｇｈレベル入力となると、上述の場合とは逆にＰＭＯＳトランジスタＰ３がＯＦＦ、ＰＭＯＳトランジスタＰ４がＯＮとなり、容量Ｃ３の充電電荷がＰＭＯＳトランジスタＰ４を介して容量Ｃ４側へ分配され、容量Ｃ４の端子電位すなわち制御回路４出力電圧が上昇する。その出力電圧ＶＣ４は、次の数２の理論式で表される。
【００３８】
［数２］
ＶＣ４＝ＶＣＣ［１−｛Ｃ４／（Ｃ３＋Ｃ４）｝ｎ］
ここで、ＶＣＣは電源端子ＶＣＣに印加された電圧、ｎは容量Ｃ３から容量Ｃ４への電荷分配回数であり、これはすなわちクロック入力端子ＩＮの入力パルス数に相当する。
【００３９】
発振振幅検出手段３からのパルス出力によって、制御回路４の出力電圧ＶＣ４は数２に基づいて徐々に上昇することになるが、それを受けて負荷回路２内のＰＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳは徐々に減少し、よってＰＭＯＳトランジスタＰ２すなわち負荷回路２の等価インピーダンスは徐々に増大していくことになる。その出力電圧ＶＣ４の電圧上昇率は、制御回路４内の容量Ｃ３、Ｃ４の容量比設定によって容易に決定することができ、その容量比を大きく設定することで負荷回路２の等価インピーダンスの変化率を小さく抑えることができる。従って、負荷回路２の等価インピーダンスが変化することに伴う端子Ｘ２の発振振幅の変動も軽微に抑えることができるので、発振振幅検出手段３は安定してパルス出力を継続できる。
【００４０】
やがて制御回路４の出力電圧ＶＣ４が電源端子ＶＣＣの電圧近傍まで上昇して、負荷回路２内ＰＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳがそのしきい値電圧Ｖｔｈｐ以下となると、ＰＭＯＳトランジスタＰ２は遮断状態となり負荷回路２の等価インピーダンスは極めて大きなものとなり、負荷回路２とＮＭＯＳトランジスタＮ１とによるＮＭＯＳインバータは解消され、それ以降はＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とから成るＣＭＯＳ型発振ゲート１が発振を継続して行く。
【００４１】
本実施の形態による発振回路は、上述したように負荷回路２を発振開始当初は第一の状態（ＯＮ状態）に置き、発振安定後は第二の状態（遮断状態）に切り替えるように構成し、しかも負荷回路２の状態を、ＣＭＯＳ型発振ゲートの出力端子からの発振パルス数に応じて上記第一の状態から上記第二の状態までを緩やかに段階的に遷移させるようにしたため、ＮＭＯＳインバータ型からＣＭＯＳ型発振ゲートへ連続して緩やかに移行させることができ、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとすることができる。これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止すると共に、負荷回路２の等価インピーダンスを徐々に増大させることにより、負荷回路２からＮＭＯＳトランジスタＮ１側への貫通電流を徐々に減少させることができ、効率的な発振ゲート切り替え動作を実現した低電圧動作に好適な発振回路を得ることができる。
【００４２】
また本実施の形態による発振回路は、制御回路４における負荷回路２への出力端子電圧を、発振パルス数に応じて第二の電源端子の電圧から第一の電源端子の電圧に向けて段階的に変化させるようにしたため、ＮＭＯＳインバータ型からＣＭＯＳ型発振ゲートへ連続して緩やかに移行させることができ、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとすることができる。これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止すると共に、負荷回路２の等価インピーダンスを徐々に増大させることにより、負荷回路２からＮＭＯＳトランジスタＮ１側への貫通電流を徐々に減少させることができ、効率的な発振ゲート切り替え動作を実現した低電圧動作に好適な発振回路を得ることができる。
【００４３】
上述した負荷回路２としては、第一の電源端子ＶＣＣにソースを接続し電圧制御入力端子にゲートを接続すると共に、ＣＭＯＳ型発振ゲート１の出力端子にドレインを接続したＭＯＳトランジスタＰ２で構成したため、従来の発振回路と類似の構成で容易に実現することができる。また、制御回路４は、電源端子ＶＣＣと、入力端子ＩＮと、一端を基準電位に接続した第一の容量Ｃ３と、一端を基準電位に接続した第二の容量Ｃ４と、第一の容量Ｃ３のもう一端と電源端子ＶＣＣとの間に接続した第一のスイッチング手段Ｐ３と、この第一のスイッチング手段Ｐ３と第一の容量Ｃ３との接続点と第二の容量Ｃ４のもう一端との間に接続した第二のスイッチング手段Ｐ４とを備え、第一の電源端子と第二の電源端子のうち高電位側に電源端子ＶＣＣを接続し、第一のスイッチング手段Ｐ３と第二のスイッチング手段Ｐ４で入力端子の入力パルスに同期して排他的にＯＮ、ＯＦＦ動作を繰り返し、第二のスイッチング手段Ｐ４と第二の容量Ｃ４との接続点から電圧出力を得るように構成しているため、この具体的な制御回路４の構成によって比較的簡単な構成で発振ゲートの切り替えに伴うクロックパルス出力の欠損を防止しつつ、効率的な切り替えを行って低消費電流で且つ低電圧動作可能となる。
【００４４】
本実施例においては、負荷回路２をＰＭＯＳトランジスタＰ２のみで構成したが、これに限定されるものではなく、例えば図６に示したようにＰＭＯＳトランジスタＰ２のドレインに抵抗を挿入しても良い。その場合、発振起動直後の負荷回路２の等価インピーダンスを該抵抗値で決めることができる。これに対して、負荷回路２をＰＭＯＳトランジスタＰ２のみで構成した場合、そのＷ／Ｌ定数設定によって所定の等価インピーダンスを設計することになる。
【００４５】
図２は、本発明の他の実施の形態による発振回路を示す回路図である。
ＣＭＯＳ型発振ゲート１は、電源端子ＶＣＣにソースを接続し制御端子ＳＴＰＮにゲートを接続すると共に端子Ｘ２にドレインを接続したＰＭＯＳトランジスタＰ５と、ソースおよびドレインをＰＭＯＳトランジスタＰ５と並列接続すると共にゲートを端子Ｘ１に接続したＰＭＯＳトランジスタＰ６と、ＧＮＤにソースを接続し制御端子ＳＴＰＮにゲートを接続したＮＭＯＳトランジスタＮ２と、ＮＭＯＳトランジスタＮ２のドレインにソースを接続し端子Ｘ１にゲートを接続すると共に端子Ｘ２にドレインを接続したＮＭＯＳトランジスタＮ３とから、ＮＡＮＤ型論理ゲートのＣＭＯＳ型発振ゲート１を構成している。
【００４６】
また、制御端子ＳＴＰＮに入力を接続したインバータＧ２と、負荷回路２内のＰＭＯＳトランジスタＰ２のゲートにドレインを接続しインバータＧ２の出力にゲートを接続すると共にＧＮＤにソースを接続したＮＭＯＳトランジスタＮ４と、第二のクロックパルス出力端子ＣＫ１と、端子Ｘ２にその入力を接続し出力端子ＣＫ１に出力を接続した第二の発振振幅検出手段５とが新たに設けられ、制御回路４のクロック入力端子ＩＮには発振振幅検出手段５側の出力パルスを印加するようにしている。ここで、発振振幅検出手段５の入力しきい値電圧のヒステリシス幅は、発振振幅検出手段３に比べて広く設定されているものとする。その他の構成は、先の実施の形態と同様であるので、同等物には同一符号を付けて詳細な説明を省略する。
【００４７】
次に、上述した発振回路の動作について説明する。
電源端子ＶＣＣに電圧を印加し、制御端子ＳＴＰＮをＨｉｇｈ状態とすると、ＣＭＯＳ型発振ゲート１内のＮＭＯＳトランジスタＮ２がＯＮすると共に、ＮＭＯＳトランジスタＮ４がＯＦＦし、負荷回路２内のＰＭＯＳトランジスタＰ２がＯＮとなって、先の実施の形態の場合と同様、ＮＭＯＳインバータ型の発振ゲートが形成されて発振起動が行われる。端子Ｘ２の発振振幅が拡大し、発振振幅検出手段３の入力しきい値電圧のヒステリシス幅を超えたとき、出力端子ＣＫＯＵＴからクロックパルスが出力されるが、発振振幅検出手段５の入力しきい値電圧のヒステリシス幅まで至っていない段階では、出力端子ＣＫ１側はまだＨｉｇｈまたはＬｏｗレベルに固定された状態にある。従って、制御回路４も初期状態のままで容量Ｃ４への充電は行われないからＧＮＤレベル出力となっており、これを受けて負荷回路２内のＰＭＯＳトランジスタＰ２はＯＮ状態を継続する。
【００４８】
やがて端子Ｘ２の発振振幅が発振振幅検出手段５の入力しきい値電圧のヒステリシス幅を超えるまで拡大すると、発振振幅検出手段５から出力端子ＣＫ１へパルス出力が開始され、これによって制御回路４も動作を開始する。発振振幅検出手段３側については、発振振幅検出手段５よりも入力しきい値電圧のヒステリシス幅が狭いため、端子Ｘ２の発振振幅に十分感応することができ、出力端子ＣＫＯＵＴからは継続的にクロックパルスを得ることができる。
【００４９】
出力端子ＣＫ１のパルス出力によって、制御回路４は上述した数２の出力電圧ＶＣ４を出力し、負荷回路２の等価インピーダンスを徐々に増大させて行く。ここで、制御回路４内の容量Ｃ３、Ｃ４の容量比を下げて出力電位ＶＣ４の変化率を大きくすれば、負荷回路２の等価インピーダンスの増加率も大きくなり、負荷回路２が遮断状態になるタイミング、すなわちＣＭＯＳ型発振ゲートへの切り替えタイミングを早めることができる。しかし、それは負荷回路２の等価インピーダンス変化に伴う端子Ｘ２の振幅変動が大きくなることを意味する。先の実施の形態においては、その変動によって発振振幅検出手段３が一瞬でも感応できない状態が起こると、出力クロックパルスの欠損につながるため、切り替えタイミングの短縮については難しい面がある。
【００５０】
これに対して本実施の形態では、端子Ｘ２の振幅変動によってその出力パルスが停止するとすれば、入力しきい値電圧のヒステリシス幅の関係から発振振幅検出手段５側が先に停止することになる。そして発振振幅検出手段５側のパルス出力が停止すれば、制御回路４の動作も停止し、それ以上の負荷回路２の等価インピーダンス変化は抑止されるから、端子Ｘ２の発振振幅もそれ以上変動することはない。一方、発振検出手段５側の出力パルスが停止してもヒステリシス幅のより小さい発振振幅検出手段３側はパルス出力を維持することができるので、発振振幅検出手段３側はクロックパルス出力を継続して出力端子ＣＫＯＵＴからは欠損の無いクロックパルス得ることができ、やがて発振振幅が拡大し、再びの発振検振幅出手段５が感応し始めると制御回路の出力電圧が先程停止した状態からまた変化を始め、負荷回路の出力電圧をまた増加させ、再びＣＭＯＳ型発振ゲート１へと切り替えが進行することになるので、出力クロックパルスの欠損を確実に防止しつつ、自動的に最適なタイミングで効率的な発振ゲート切り替えを行うことができる。つまり、発振振幅の変動を発振振幅検出手段５によって感知し、負荷回路２の等価インピーダンスの変化を自律的に制御して発振振幅検出手段３側の安定動作を図ることになる。
【００５１】
本実施の形態においては、制御端子ＳＴＰＮを設けてＣＭＯＳ型発振ゲート１をＮＡＮＤ論理ゲートの構成としたが、上述した初期動作に関しては特に必須用件ではなく、他の構成、例えばインバータやＮＯＲ論理ゲートであっても良い。この制御端子ＳＴＰＮは、当該発振回路を停止状態とするためのものである。図２において、制御端子ＳＴＰＮにＬｏｗレベルの信号を入力すると、発振ゲート１出力はＨｉｇｈ固定となって、端子Ｘ２を電源端子ＶＣＣレベルに固定する。またＮＭＯＳトランジスタＮ４がＯＮし、制御回路４内の容量Ｃ４の充電電荷を放電してその端子電圧をＧＮＤレベルとして初期状態に戻す。これによって、制御端子ＳＴＰＮをＨｉｇｈ入力として再び発振起動を行う際に、当初の電源投入時と同様に負荷回路２内ＰＭＯＳトランジスタＰ２をＯＮ状態から発振起動を開始することができる。
【００５２】
このような発振回路によれば、発振振幅検出手段３のパルス出力に応じて制御回路４の出力端子電圧を緩やかに変化させているため、発振振幅の変動を感知して負荷回路２の等価インピーダンス変化を自律的に制御することができるから発振ゲート１の切り替えタイミングの短縮を図ることも容易となり、先の実施の形態の効果に加え、さらに効率的な発振回路を得ることができる。
【００５３】
また、第二の発振振幅検出手段５のヒステリシス幅を第一の発振振幅検出手段３よりも大きくしたことにより、切り替え動作時の発振振幅変動に対して、これら発振振幅検出手段の出力パルスが停止するとすれば第二の発振検出手段５側が先にパルス出力を停止することになる。第二の発振振幅検出手段５の出力パルスが停止した場合、制御回路４の出力電圧変化が停止するから発振ゲート１の状態は同一状態に維持され、それ以上の発振振幅の変動は抑制され、一方、第二の発振検出手段５側の出力パルスが停止してもヒステリシス幅のより小さい第一の発振振幅検出手段３側はパルス出力を維持することができるので、クロックパルス出力を継続して得ることができ、やがて発振振幅が拡大し、再び第二の発振検振幅出手段５が感応し始めると制御回路４の出力電圧が先程停止した状態からまた変化を始め、負荷回路２の出力電圧をまた増加させ、再びＣＭＯＳ型発振ゲートへと切り替えが進行することになるので、出力クロックパルスの欠損を確実に防止しつつ、自動的に最適なタイミングで効率的な発振ゲート切り替えを行うことができる。
【００５４】
図３は、本発明のさらに他の実施の形態による発振回路を示す回路図である。
この実施の形態は、図２に示した構成に加えて電源低下検出手段６を設け、またインバータＧ２をＮＡＮＤゲートＧ３に置換えて、その一方の入力端子を電源低下検出手段６の出力に接続したものである。この電源低下検出手段６は、制御回路４の出力ノードすなわち容量Ｃ４の端子ノードＡにアノードを接続したダイオードＤ１と、このダイオードＤ１のカソードとＧＮＤとの間に接続した容量Ｃ５と、一方の入力を電源端子ＶＣＣに接続すると共に他方の入力をダイオードＤ１のカソードにそれぞれ接続した電圧比較手段ＣＭＰとから構成され、この電圧比較手段ＣＭＰの出力が電源低下検出手段６の出力となってＮＡＮＤゲートＧ３の入力に接続している。その他の構成は、図２の場合と同様であるから同等物に同一符号を付けて詳細な説明を省略する。
【００５５】
発振振幅が拡大し、安定してＣＭＯＳ型発振ゲート１への切り替えも完了したとき、制御回路４の出力、すなわちノードＡはほぼ電源端子ＶＣＣと同電位となり、負荷回路２内のＰＭＯＳトランジスタＰ２はＯＦＦ状態となっている。このとき瞬停などによって一時的に電源端子ＶＣＣの電圧が低下した場合を考える。その電圧低下が、ＣＭＯＳ型発振ゲート１が発振を維持し得る電圧下限ＶＳＴＯＰを下回った場合、発振は停止する。
【００５６】
このとき、先の実施の形態の場合、制御回路４内の容量Ｃ４の充電電荷は、ＰＭＯＳトランジスタＰ４、Ｐ３の寄生ダイオードを介して電源端子ＶＣＣ側へ放電されることになる。但し、それは寄生ダイオードパスが形成されるような回路構成をとった場合であり、寄生ダイオードパスがなければ充電電荷はそのまま温存されることになる。しかし、寄生ダイオードの順電圧降下や、あるいは電源端子ＶＣＣの到達電圧（ＧＮＤまで低下するとは限らない）によって完全に放電されることはない。従って、その後電源端子ＶＣＣ電圧が当初の電圧に復帰したとき、既にノードＡはある電位に上昇していることになる。
【００５７】
例えば電源端子ＶＣＣに２Ｖを印加して発振回路を動作させていたときに、印加電圧が１Ｖまで低下して発振が停止し、その後２Ｖに復帰した場合を想定してみる。上述した寄生ダイオードの順電圧降下を０．５Ｖ程度とすると、電圧低下時のノードＡは電源端子ＶＣＣ電圧（＝１Ｖ）＋順電圧降下（＝０．５Ｖ）となって１．５Ｖまでしか放電されないことになる。その後、印加電圧が２Ｖへ復帰した時点で、ノードＡは既に１．５Ｖの電位になっているため、負荷回路２内のＰＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳは０．５Ｖとなってしまい、負荷回路２の等価インピーダンスがかなり高い状態からの発振起動を行うことになり、発振起動ができなくなる恐れがある。
【００５８】
これに対して図３に示した発振回路は、電源低下検出手段６により上述した問題を解決するようにしている。つまり、図３において、上述の如く発振ゲート切り替えが完了して、ノードＡがほぼ電源端子ＶＣＣ電圧に充電されたとき、ダイオードＤ１のカソードと容量Ｃ５の接続点であるノードＢの電位は、ノードＡからダイオードＤ１の順電圧降下分低い電位にある。電圧比較手段ＣＭＰは電源端子ＶＣＣ側の入力端子がノードＢ側の入力端子より高電位にあるときＨｉｇｈ出力するものとすると、電源端子ＶＣＣの電圧がダイオードＤ１の順電圧降下程度低下すると、電圧比較手段ＣＭＰ出力はＬｏｗ反転する。これを受けてＮＡＮＤゲートＧ３出力がＨｉｇｈとなり、ＮＭＯＳトランジスタＮ４がＯＮしてノードＡの充電電荷を放電する。これにより、その後印加電圧が復帰したとき、ノードＡはＧＮＤレベルにあるから、負荷回路２内ＰＭＯＳトランジスタＰ２がＯＮ状態となって初期の発振起動を行うことができる。
【００５９】
この実施の形態では、ノードＡの電位がほぼ電源端子ＶＣＣの電圧に到達するため、比較基準電圧としてダイオードＤ１により電源端子ＶＣＣの電圧より若干低い電圧を作り、その比較基準電圧と電源端子ＶＣＣの電圧との比較によって、電源端子ＶＣＣの印加電圧低下を検出したが、電圧低下を検出する方法はこれに限定されるものではなく、例えば電圧比較手段ＣＭＰそのものに入力オフセット電圧を持たせるなどしても良い。
【００６０】
このような発振回路によれば、第一の電源端子と第二の電源端子との間の電位差低下を検知したとき負荷回路２を第一の状態に戻す電源低下検出手段６、あるいは第一の電源端子と第二の電源端子との間の電位差低下を検知したとき制御回路４の出力端子電圧を第二の電源端子の電圧に初期化する電源低下検出手段６を設けたため、さらに、電源電圧が低下して発振が停止しても、電圧が復帰すれば再び発振を開始できるフォールトトレランスに優れた発振回路とすることができる。
【００６１】
図４は、本発明のさらに他の実施の形態による発振回路を示す回路図である。
この実施の形態では、図１に示した負荷回路２に替えて、負荷回路７を端子Ｘ２とＧＮＤとの間に設けている。負荷回路７は、ＧＮＤにソースを接続し制御回路４の出力にゲートを接続すると共に端子Ｘ２にドレインを接続したＮＭＯＳトランジスタＮ５で構成している。また制御回路４は、図１に示した構成に加えて、電源端子ＶＣＣにソースを接続すると共に容量Ｃ４とＰＭＯＳトランジスタＰ４との接続点にゲートを接続したＰＭＯＳトランジスタＰ７と、このＰＭＯＳトランジスタＰ７のドレインとＧＮＤとの間に接続した抵抗Ｒ１とを設け、ＰＭＯＳトランジスタＰ７のドレインと抵抗Ｒ１の接続点が制御回路４の出力としている。その他の構成は、図１の場合と同様であるから同等物に同一符号を付けて詳細な説明を省略する。
【００６２】
負荷回路７とＰＭＯＳトランジスタＰ１とによってＰＭＯＳインバータを構成して発振起動が行われることになる。すなわち、先の実施の形態と同様に発振起動時、制御回路４内の容量Ｃ４の端子電位はＧＮＤレベルにあるからＰＭＯＳトランジスタＰ７がＯＮし、制御回路４の出力としてはＨｉｇｈとなり、これを受けて負荷回路７内のＮＭＯＳトランジスタＮ５がＯＮ状態となる。やがて発振振幅が拡大し、出力端子ＣＫＯＵＴからクロックパルス出力が開始されると、制御回路４内の容量Ｃ４の端子電位ＶＣ４が徐々に上昇して行く。それに伴ってＰＭＯＳトランジスタＰ７のゲート・ソース間電圧ＶＧＳが減少し、ＰＭＯＳトランジスタＰ７の等価インピーダンスが増大するから、抵抗Ｒ１との分圧比が低下し、制御回路４の出力電位としては徐々に低下することになる。従って、負荷回路７内のＮＭＯＳトランジスタＮ５のゲート・ソース間電圧ＶＧＳも減少し、徐々にその等価インピーダンスが増大し、最終的にはＮＭＯＳトランジスタＮ５がＯＦＦ状態となって、ＰＭＯＳインバータ型からＣＭＯＳ型への発振ゲートの切り替えが完了する。
【００６３】
この実施の形態における発振回路は、負荷回路７をＧＮＤ側に設けた一例を示したものであり、上述した図２および図３に示した発振回路においても同様な負荷回路７による構成とすることも可能である。尚、図３に示した発振回路に適用した場合は、電圧比較手段ＣＭＰの比較基準電圧としては、図４における制御回路４内の容量Ｃ４の端子電位を用いることになる。
【００６４】
図５は、本発明のさらに他の実施の形態による発振回路を示す回路図である。
電源端子ＶＣＣと端子Ｘ２との間には、ソースおよびドレインを並列接続したｎ個のＰＭＯＳトランジスタｐ１〜ｐｎから成る負荷回路２が設けられており、各ＰＭＯＳトランジスタｐ１〜ｐｎは、制御回路４の出力によってそれぞれのゲート電圧を制御される。制御回路４は、ｎビットシフトレジスタＳ１〜Ｓｎで構成し、これら各シフトレジスタＳ１〜Ｓｎの各ビット出力は負荷回路２内のＰＭＯＳトランジスタｐ１〜ｐｎのゲートにそれぞれ接続している。その他の構成は、先の実施の形態における同等物に同一符号を付けて詳細な説明を省略する。
【００６５】
１ビット目のシフトレジスタＳ１の入力は電源端子ＶＣＣ、すなわちＨｉｇｈに固定されており、発振振幅検出手段５の出力パルスの立ち上がりもしくは立ち下がりエッジに同期して、１ビット目のシフトレジスタＳ１の出力から順次Ｈｉｇｈ出力になる。しかし、シフトレジスタＳ１〜Ｓｎの各ビット出力は、発振開始前は全てＬｏｗ（０Ｖ）出力の状態にある。
【００６６】
発振開始時、ＰＭＯＳトランジスタｐ１〜ｐｎは全てＯＮ状態にあり、つまり負荷回路２は第一の状態（ＯＮ）にある。その後、発振振幅が拡大し、発振振幅検出手段５がパルス出力を開始すると、その第一パルス目でシフトレジスタＳ１の出力がＨｉｇｈとなって、負荷回路２内のＰＭＯＳトランジスタｐ１がＯＦＦとなり、続いて第二パルス目でシフトレジスタＳ２の出力がＨｉｇｈとなってＰＭＯＳトランジスタｐ２がＯＦＦとなる。それ以降、同様に負荷回路２内のＰＭＯＳトランジスタｐ３〜ｐｎが順次ＯＦＦしてゆき、第ｎパルス目が到来した時点で全ＰＭＯＳトランジスタＯＦＦとなる。つまり、負荷回路２内は第二の状態（ＯＦＦ）となる。このようにして第一の状態から第二の状態に遷移させた遷移手段を構成していることになる。
【００６７】
このような構成の負荷回路２および制御回路４を有する発振回路によっても、負荷回路２を発振開始当初は第一の状態に置き、発振安定後は第二の状態に切り替えるように構成し、しかも負荷回路２の状態を、ＣＭＯＳ型発振ゲートの出力端子からの発振パルス数に応じて第一の状態から第二の状態までを緩やかに段階的に遷移させるようにしたため、ＮＭＯＳインバータ型からＣＭＯＳ型発振ゲートへ連続して緩やかに移行させることができ、段階的遷移によって負荷回路２のインピーダンスを徐々に増加させることができ、他の実施の形態と同様の効果を奏する。
【産業上の利用可能性】
【００６８】
本発明による発振回路は、図示の回路構成に限らず、携帯機器など電池駆動で用いられるマイクロプロセッサに搭載するのに好適な発振回路として用いることができる。また、上述した各実施の形態では、入力しきい値電圧にヒステリシス特性を有すると共にＣＭＯＳ型発振ゲート１の出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段３を設けているが、図６に示したようにＣＭＯＳ型発振ゲート１の入力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段３としても同様である。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施の形態による発振回路を示す回路図である。
【図２】本発明の他の実施の形態による発振回路を示す回路図である。
【図３】本発明のさらに他の実施の形態による発振回路を示す回路図である。
【図４】本発明のさらに他の実施の形態による発振回路を示す回路図である。
【図５】本発明のさらに他の実施の形態による発振回路を示す回路図である。
【図６】従来の発振回路を示す回路図である。
【符号の説明】
【００７０】
１ ＣＭＯＳ型発振ゲート
２、７ 負荷回路
３、５ 発振振幅検出手段
４ 制御回路
６ 電源低下検出手段
ＸＬ 発振子
ＲＦ 帰還抵抗
Ｃ１〜Ｃ７ 容量
ＣＳ、ＳＴＰＮ 制御端子
ＣＫＯＵＴ、ＣＫ１ 出力端子
ＩＮ クロック入力端子
ＶＣＣ 電源端子
Ｒ１ 抵抗
Ｐ１〜Ｐ１２ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ７ ＮＭＯＳトランジスタ
Ｇ１、Ｇ２、Ｇ４、Ｇ５、Ｇ７〜Ｇ９ インバータ
Ｇ３ ＮＡＮＤゲート
Ｇ６ シュミット型ＮＡＮＤゲート
【技術分野】
【０００１】
本発明は、水晶発振子またはセラミック発振子等を用いる発振回路に係わり、特に低電圧動作、低消費電流を必要とするマイクロプロセッサ等の半導体集積回路に搭載するのに好適な発振回路に関する。
【背景技術】
【０００２】
一般的な発振回路の構成として、ＣＭＯＳインバータ、またはＮＡＮＤ型、ＮＯＲ型、クロックドインバータ型として停止制御機能を有したＣＭＯＳゲートから成る発振ゲートと、その発振ゲートの入出力端子に並列接続した水晶発振子またはセラミック発振子（以下、単に発振子と称す）の構成がよく知られている。ＣＭＯＳインバータは反転増幅器として機能し、発振子との正帰還ループを形成して発振することになる。携帯機器など電池駆動によって使用されるマイクロプロセッサにとしては、特に消費電流低減を図る必要があり、低電圧下での動作が要求され、このようなマイクロプロセッサに搭載する発振回路としては、当然に低電圧動作が求められることになる。一般的なＣＭＯＳインバータから成る発振ゲートの場合、それが反転増幅器として機能するためには少なくともＣＭＯＳインバータを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタそれぞれのしきい値電圧Ｖｔｈの和を超える電源電圧が必要となる。例えばＰＭＯＳトランジスタのしきい値電圧Ｖｔｈｐと、ＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎとがいずれも１Ｖであったとすれば、電源電圧としては少なくとも２Ｖ以上が必要となる。実際には、反転増幅器として十分な利得を持つ必要があり、さらに高い電源電圧で使用しなければならず、低電圧対応への障害となる。
【０００３】
それに対して、例えばＣＭＯＳインバータのＰＭＯＳトランジスタ側を定電流源、或いは抵抗などの負荷回路に置き換えてＮＭＯＳインバータ型の発振ゲート構成とすれば、そのＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎ近傍の低電圧下でも反転増幅器として機能することが可能となり、低電圧動作には好適な発振ゲート構成を得ることができる。しかし、その場合ＮＭＯＳトランジスタに貫通電流が流れるため、発振振幅が拡大して定常的な発振状態にあるときは、ＣＭＯＳインバータの場合に比べて消費電流の点で不利となる。
【０００４】
そこで、発振起動時は低電圧動作に有利なＮＭＯＳインバータ等の発振ゲート構成で起動し、発振振幅が拡大して定常状態になったとき、消費電流上有利なＣＭＯＳ型の発振ゲートに切り替える方式が多数提案されている。これは、発振起動時においては、発振ゲートの入出力端子電位が発振ゲートの論理しきい値電圧ＶＬＴ近傍にあって反転増幅器として機能することになるため、ＣＭＯＳ型の発振ゲートではそれを構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタそれぞれが能動状態にある必要があり、それぞれのしきい値電圧Ｖｔｈの和以上の電源電圧を要するのに対し、ＮＭＯＳインバータ等による発振ゲートであればＮＭＯＳトランジスタのしきい値電圧Ｖｔｈｎ以上の電源電圧で動作可能であること、また発振振幅が拡大した定常状態においては、発振ゲートの入出力端子振幅が電源電圧にほぼ等しい振幅となることにより、ＣＭＯＳ型の発振ゲートであってもそれを構成するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳとして各しきい値電圧Ｖｔｈを上回る十分な電圧振幅が得られ、電源電圧は低くとも反転増幅器として機能できることによる。
【０００５】
図６は、従来の発振ゲートの切り替えを行っている発振回路を示す回路図である。
端子Ｘ１と端子Ｘ２との間に、発振子ＸＬと帰還抵抗ＲＦとを並列接続し、端子Ｘ１と基準電位（以下、単にＧＮＤと称す）との間、また端子Ｘ２とＧＮＤとの間にそれぞれ容量Ｃ１、Ｃ２を接続している。端子Ｘ１にゲートを接続すると共に端子Ｘ２にドレインをそれぞれ接続したＰＭＯＳトランジスタＰ９およびＮＭＯＳトランジスタＮ６と、ＰＭＯＳトランジスタＰ９と電源端子ＶＣＣとの間に接続したＰＭＯＳトランジスタＰ８と、ＮＭＯＳトランジスタＮ６とＧＮＤとの間に接続すると共にそのゲートを制御端子ＣＳに接続したＮＭＯＳトランジスタＮ７とによってＣＭＯＳ型発振ゲート１を構成している。端子Ｘ２と電源端子ＶＣＣとの間には、端子Ｘ２に一端を接続した抵抗Ｒ１と、この抵抗Ｒ１のもう一端と電源端子ＶＣＣとの間に接続したＰＭＯＳトランジスタＰ１０とから成る負荷回路２が設けられている。また端子Ｘ１に一方の入力を接続したシュミット型ＮＡＮＤゲートＧ６から成る発振検出手段３が設けられ、その出力はパルス計数回路７を介して負荷回路２内のＰＭＯＳトランジスタＰ１０のゲートに接続している。
【０００６】
パルス計数回路７は、一端をＧＮＤに接続した容量Ｃ６、C７と、発振検出手段３の出力にゲートを接続すると共に容量Ｃ６のもう一端と電源端子ＶＣＣとの間に接続したＰＭＯＳトランジスタＰ１１と、発振検出手段３の出力にインバータＧ７を介してゲートを接続すると共に容量Ｃ６とＰＭＯＳトランジスタＰ１１の接続点と容量Ｃ７のもう一端との間に接続したＰＭＯＳトランジスタＰ１２と、容量Ｃ７とＰＭＯＳトランジスタＰ１２との接続点に入力を接続したインバータＧ８と、このインバータＧ８の出力に入力を接続したインバータＧ９とから構成され、インバータＧ９の出力がパルス計数回路７の出力となっている。またパルス計数回路７の出力に入力を接続したインバータＧ４が設けられ、その出力は発振ゲート１内のＰＭＯＳトランジスタＰ８のゲートおよび発振検出手段３内のシュミット型ＮＡＮＤゲートＧ６のもう一方の入力端子に接続している。端子Ｘ２の発振振幅は、端子Ｘ２に入力を、クロックパルス出力端子ＣＫＯＵＴに出力をそれぞれ接続したインバータＧ５によって波形整形されて出力される。
【０００７】
次に、上述した発振回路の動作について説明する。
電源端子ＶＣＣに電圧が印加されると共に制御端子ＣＳをＨｉｇｈ（電源端子ＶＣＣレベル）にすることで発振起動状態に入るが、その時点ですぐに端子Ｘ１、Ｘ２に発振振幅が得られる訳ではないので発振検出手段３のパルス出力はされず、発振起動当初はＨｉｇｈレベルまたはＬｏｗレベル（ＧＮＤレベル）のいずれかに固定されている。このときパルス計数回路７においては、ＰＭＯＳトランジスタＰ１１、Ｐ１２のいずれか一方がＯＮ状態となっているものの、電源端子ＶＣＣから容量Ｃ７への充電パスは形成されないため、容量Ｃ７の端子電圧はＧＮＤレベルにあり、パルス計数回路７の出力としてはＬｏｗ状態にある。さらに、それを受けて負荷回路２内のＰＭＯＳトランジスタＰ１０がＯＮ状態となるので、発振ゲート１内のＮＭＯＳトランジスタＮ６、Ｎ７と負荷回路２とでＮＭＯＳインバータが形成され、これによって発振起動が開始されることになる。このとき、帰還抵抗ＲＦによってこのＮＭＯＳインバータの入出力間が短絡されているため、端子Ｘ１、Ｘ２の電位はいずれもこのＮＭＯＳインバータの論理しきい値電圧ＶＬＴに遷移し、それによってこのＮＭＯＳインバータが反転増幅器として機能し得る状態となり、発振子ＸＬとの間で正帰還ループが形成されることになる。
【０００８】
やがて発振振幅が拡大し、発振検出手段３内のシュミット型ＮＡＮＤゲートが感応し始めると、その出力パルスによってパルス計数回路７内のＰＭＯＳトランジスタＰ１１、Ｐ１２が交互にＯＮ／ＯＦＦ動作を繰り返すことになる。ＰＭＯＳトランジスタＰ１１がＯＮ、ＰＭＯＳトランジスタＰ１２がＯＦＦのときは、容量Ｃ６の充電が行われ、次いでＰＭＯＳトランジスタＰ１１がＯＦＦ、ＰＭＯＳトランジスタＰ１２がＯＮすると、容量Ｃ６の充電電荷が容量Ｃ７側へ分配されて容量Ｃ７の端子電位が上昇する。この容量Ｃ７の端子電位ＶＣ７は数１の理論式で表すことができる。
［数１］
ＶＣ７＝ＶＣＣ［１−｛Ｃ７／（Ｃ６＋Ｃ７）｝ｎ］
ここで、ＶＣＣは電源端子ＶＣＣに印加された電圧、ｎは容量Ｃ６から容量Ｃ７への電荷分配回数であり、これはすなわち発振検出手段３の出力パルス数に相当する。
【０００９】
上述した数１によれば、容量Ｃ６、Ｃ７の容量比によって、容量Ｃ７の端子電位ＶＣ７が所定の電位に上昇するのに必要な電荷分配の回数、すなわち発振検出手段３からの出力パルス数が決まることになるから、容量Ｃ７の端子電位ＶＣ７について所定の電位を規定しておけば、パルス計数回路として機能させることができる。この従来例においては、インバータＧ８の論理しきい値電圧ＶＬＴによって規定していることになる。発振検出手段３の出力パルスによって、容量Ｃ７の端子電位ＶＣ７がこれを受けるインバータＧ８の論理しきい値ＶＬＴに到達すると、インバータＧ８の出力はＬｏｗ、これを受けるインバータＧ９の出力すなわちパルス計数回路７の出力はＨｉｇｈにそれぞれ反転する。これにより負荷回路２内のＰＭＯＳトランジスタＰ１０はＯＦＦ状態となり、電源端子ＶＣＣから負荷回路２を介して発振ゲート内ＮＭＯＳトランジスタＮ６、Ｎ７への電流パスは切断され、ＮＭＯＳインバータの構成は解消される。それと同時に、パルス計数回路７のＨｉｇｈ出力を受けてインバータＧ４の出力はＬｏｗとなり、発振ゲート１内のＰＭＯＳトランジスタＰ８がＯＮし、ＰＭＯＳトランジスタＰ８、Ｐ９とＮＭＯＳトランジスタＮ６、Ｎ７とによるＣＭＯＳ型の発振ゲートが構成され、以降の発振はＣＭＯＳ型で維持されることになる（特許文献１参照）。
【特許文献１】特開２０００-３１７４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した従来の発振回路においては、パルス計数回路７のＨｉｇｈ反転と同時に一瞬でＮＭＯＳインバータ型からＣＭＯＳ型への発振ゲートの切り替えが行われる。その場合、ＮＭＯＳインバータ型とＣＭＯＳ型とでは、論理しきい値電圧ＶＬＴおよび反転増幅器としての利得特性などが必ずしも一致してはいないため、切り替え動作の時点で端子Ｘ１、Ｘ２の直流的な動作点（発振振幅の中心電位）や発振振幅に変動を来たすことになる。その変動により、端子Ｘ２の振幅を受けているインバータＧ５が一瞬でも感応できない状態が発生すると、出力端子ＣＫＯＵＴのクロックパルスが欠損することとなり、これをシステムクロックとするマイクロプロセッサなどが異常動作に陥る可能性がある。またそのようなクロックパルスの欠損に至らない場合でも、インバータＧ５の出力デューティに変動を来たすことも十分考えられ、やはりマイクロプロセッサ内の誤動作につながる恐れがある。また、上述した従来の発振回路においては、端子Ｘ１側の振幅を発振検出手段３によって検出し、またパルス計数回路７によって発振ゲートの切り替えタイミングを遅らせることにより、十分発振振幅が拡大してから切り替えを行い、出力クロックパルスの欠損防止を図っている。しかしその場合、端子Ｘ２側の発振振幅に関する変動を極力小さくするため、例えば、ほぼ電源端子ＶＣＣの電圧振幅にまで発振振幅が拡大するような十分マージンを持った遅延設計を行うこととなり、ＮＭＯＳインバータ型で発振している期間が長くなり、これは消費電流の観点で不利となる。さらに、上述した従来の発振回路においては、一旦発振ゲート切り替えを行った後に、電源端子ＶＣＣの電圧が瞬停などの原因によって発振を維持し得る電圧以下にまで一旦低下し、再び復帰した場合、電源電圧復帰後はＣＭＯＳ型発振ゲートでの起動となってしまうことが起こり得る。その場合、電源端子ＶＣＣ電圧如何によっては発振起動が不能となってしまう。
【００１１】
本発明の目的は、発振ゲートの切り替えに伴うクロックパルス出力の欠損を防止しつつ、効率的な切り替えを行って低消費電流で且つ低電圧動作可能な発振回路を提供することにある。
【００１２】
また本発明の他の目的は、さらに電源電圧が低下して発振が停止しても、電圧が復帰すれば再び発振を開始できるフォールトトレランスに優れた発振回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は上記目的を達成するために、第一の電源端子と第二の電源端子との間に接続したＣＭＯＳ型発振ゲートと、上記第一の電源端子と上記ＣＭＯＳ型発振ゲートの出力端子との間に接続すると共に電圧制御入力端子を有する負荷回路と、上記ＣＭＯＳ型発振ゲートの入出力間に並列接続して発振動作を行う発振子とを備え、発振開始当初は上記負荷回路を第一の状態に、発振安定後は上記負荷回路を第二の状態にする発振回路において、上記ＣＭＯＳ型発振ゲートの出力端子からの発振パルス数に応じて上記負荷回路を上記第一の状態から上記第二の状態に緩やかに遷移させる遷移手段を設けたことを特徴とする。
【００１４】
請求項２に記載の本発明は、請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路を設け、この制御回路の出力端子電圧を発振パルス数に応じて上記第二の電源端子の電圧から上記第一の電源端子の電圧に向けて緩やかに変化させて上記遷移手段を構成したことを特徴とする。
【００１５】
請求項３に記載の本発明は、請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路と、入力しきい値電圧にヒステリシス特性を有すると共に上記ＣＭＯＳ型発振ゲートの入力または出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段とを設け、この発振振幅検出手段のパルス出力に応じて上記制御回路の出力端子電圧を緩やかに変化させて上記遷移手段を構成したことを特徴とする。
【００１６】
請求項４に記載の本発明は、請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路と、入力しきい値電圧にヒステリシス特性を有すると共に上記ＣＭＯＳ型発振ゲートの入力または出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段と、上記発振振幅検出手段の入力しきい値電圧ヒステリシス特性よりも大なるヒステリシス幅を有すると共に、その入力を上記発振振幅検出手段の入力と共通接続した第二の発振振幅検出手段とを設け、この第二の発振振幅検出手段側からのパルス出力数に応じて上記負荷回路または上記制御回路の出力端子電圧を緩やかに遷移させて上記遷移手段を構成したことを特徴とする。
【００１７】
請求項５に記載の本発明は、請求項１に記載のものにおいて、上記遷移手段は、上記負荷回路の等価インピーダンスを緩やかに変化させるように構成したことを特徴とする。
【００１８】
請求項６に記載の本発明は、請求項１〜５のいずれか一つに記載のものにおいて、上記第一の電源端子と上記第二の電源端子との間の電位差低下を検知したとき上記負荷回路を第一の状態に戻す電源低下検出手段を設けたことを特徴とする。
【００１９】
請求項７に記載の本発明は、請求項２に記載のものにおいて、上記第一の電源端子と上記第二の電源端子との間の電位差低下を検知したとき上記制御回路の出力端子電圧を上記第二の電源端子の電圧に初期化する電源低下検出手段を設けたことを特徴とする。
【００２０】
請求項８に記載の本発明は、請求項１〜７のいずれか一つに記載のものにおいて、上記負荷回路は、上記第一の電源端子にソースを接続し上記電圧制御入力端子にゲートを接続すると共に、上記ＣＭＯＳ型発振ゲートの出力端子にドレインを接続したＭＯＳトランジスタで構成したことを特徴とする。
【００２１】
請求項９に記載の本発明は、請求項２〜８のいずれか一つに記載のものにおいて、上記制御回路は、電源端子と、入力端子と、一端を基準電位に接続した第一の容量と、一端を基準電位に接続した第二の容量と、上記第一の容量のもう一端と上記電源端子との間に接続した第一のスイッチング手段と、この第一のスイッチング手段と上記第一の容量との接続点と上記第二の容量のもう一端との間に接続した第二のスイッチング手段とを備え、上記第一の電源端子と上記第二の電源端子のうち高電位側に上記電源端子を接続し、上記第一のスイッチング手段と上記第二のスイッチング手段で上記入力端子の入力パルスに同期して排他的にＯＮ、ＯＦＦ動作を繰り返し、上記第二のスイッチング手段と上記第二の容量との接続点から電圧出力を得ることを特徴とする。
【発明の効果】
【００２２】
本発明の発振回路によれば、負荷回路の状態をＣＭＯＳ型発振ゲートの出力端子からの発振パルス数に応じて第一の状態から第二の状態までを緩やかに段階的に遷移させるようにしたため、ＮＭＯＳインバータ型からＣＭＯＳ型発振ゲートへ連続して緩やかに移行させて、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとすることができ、これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止しつつ効率的な発振ゲートの切り替えが可能となる。また、発振ゲート切り替え時における発振ゲートの論理しきい値電圧ＶＬＴおよび利得の変化を緩やかなものとすることができるので、発振ゲートの出力振幅の変動も抑えられることになり、負荷回路が最終的に第二の状態に至る時間すなわち発振ゲート切り替えタイミングが従来例と同じであったとしても、それに至るまでの間、負荷回路の等価インピーダンスが徐々に増加して負荷回路による消費電流を低減することができる。
【００２３】
また請求項２に記載の本発明の発振回路によれば、負荷回路の状態を第一の状態から第二の状態までを緩やかに段階的に遷移させるために、制御回路の出力端子電圧を発振パルス数に応じて第二の電源端子の電圧から第一の電源端子の電圧に向けて緩やかに変化させているため、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとし、これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止しつつ効率的な発振ゲートの切り替えが可能となる。また、発振ゲートの出力振幅の変動も抑えられることになり、負荷回路が最終的に第二の状態に至る時間すなわち発振ゲート切り替えタイミングが従来例と同じであったとしても、それに至るまでの間、負荷回路の等価インピーダンスが徐々に増加して負荷回路による消費電流を低減することができる。
【００２４】
また請求項３に記載の本発明の発振回路によれば、発振振幅検出手段のパルス出力に応じて制御回路の出力端子電圧を緩やかに変化させているため、さらに効果的な切り替え動作を実現することができる。
【００２５】
さらに請求項４に記載の本発明の発振回路によれば、第二の発振振幅検出手段のヒステリシス幅を第一の発振振幅検出手段よりも大きくしたことにより、切り替え動作時の発振振幅変動に対して、これら発振振幅検出手段の出力パルスが停止するとすれば第二の発振検出手段側が先にパルス出力を停止することになる。第二の発振振幅検出手段の出力パルスが停止した場合、制御回路の出力電圧変化が停止するから発振ゲートの状態は同一状態に維持され、それ以上の発振振幅の変動は抑制され、一方、第二の発振検出手段側の出力パルスが停止してもヒステリシス幅のより小さい第一の発振振幅検出手段側はパルス出力を維持することができるので、クロックパルス出力を継続して得ることができ、やがて発振振幅が拡大し、再び第二の発振検振幅出手段が感応し始めると制御回路の出力電圧が先程停止した状態からまた変化を始め、負荷回路の出力電圧をまた増加させ、再びＣＭＯＳ型発振ゲートへと切り替えが進行することになるので、出力クロックパルスの欠損を確実に防止しつつ、自動的に最適なタイミングで効率的な発振ゲート切り替えを行うことができる。
【００２６】
さらに請求項５に記載の本発明の発振回路によれば、上記負荷回路の等価インピーダンスを緩やかに変化させるように遷移手段を構成したため、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとし、これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止しつつ効率的な発振ゲートの切り替えが可能となり、また、負荷回路の等価インピーダンスが徐々に増加して負荷回路による消費電流を低減することができるもで、同様の効果を得ることができる。
【００２７】
さらに請求項６に記載の本発明の発振回路によれば、第一の電源端子と第二の電源端子との間の電位差低下を検知したとき負荷回路を第一の状態に戻す電源低下検出手段を設けたため、さらに、電源電圧が低下して発振が停止しても、電圧が復帰すれば再び発振を開始できるフォールトトレランスに優れた発振回路とすることができる。
【００２８】
さらに請求項７に記載の本発明の発振回路によれば、第一の電源端子と第二の電源端子との間の電位差低下を検知したとき制御回路の出力端子電圧を第二の電源端子の電圧に初期化する電源低下検出手段を設けたため、先の場合と同様に、電源電圧が低下して発振が停止しても、電圧が復帰すれば再び発振を開始できるフォールトトレランスに優れた発振回路とすることができる。
【００２９】
さらに請求項８に記載の本発明の発振回路によれば、負荷回路は、第一の電源端子にソースを接続し電圧制御入力端子にゲートを接続すると共に、ＣＭＯＳ型発振ゲートの出力端子にドレインを接続したＭＯＳトランジスタで構成したため、従来の発振回路と類似の構成で容易に実現することができる。
【００３０】
さらに請求項９に記載の本発明の発振回路によれば、制御回路の具体的な構成によって比較的簡単な構成で発振ゲートの切り替えに伴うクロックパルス出力の欠損を防止しつつ、効率的な切り替えを行って低消費電流で且つ低電圧動作可能となる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の最良の実施の形態を図面に基づいて説明する。
図１は、本発明の一実施の形態による発振回路を示す回路図である。
端子Ｘ１と端子Ｘ２との間には、図６の場合と同様に発振子ＸＬと帰還抵抗ＲＦとを並列接続し、端子Ｘ１とＧＮＤとの間および端子Ｘ２とＧＮＤとの間にそれぞれ容量Ｃ１、Ｃ２を設けている。また電源端子ＶＣＣにソースを接続し端子Ｘ１にゲートを接続すると共に端子Ｘ２にドレインを接続したＰＭＯＳトランジスタＰ１と、ＧＮＤにソースを接続し端子Ｘ１にゲートを接続すると共に端子Ｘ２にドレインを接続したＮＭＯＳトランジスタＮ１とによってＣＭＯＳ型発振ゲート１を構成している。また端子Ｘ２には入力しきい値電圧にヒステリシス特性を有すると共に、ＣＭＯＳ型発振ゲート１の出力端子の発振振動電圧を受けてパルス出力を行うシュミットゲートによる発振振幅検出手段３が設けられ、この発振振幅検出手段３の出力を出力端子ＣＫＯＵＴに接続している。
【００３２】
電源端子ＶＣＣと端子Ｘ２との間には、電源端子ＶＣＣにソースを接続し端子Ｘ２にドレインを接続したＰＭＯＳトランジスタＰ２から成る負荷回路２が設けられ、このＰＭＯＳトランジスタＰ２は、制御回路４の出力によってそのゲート電圧を制御される。この制御回路４は、クロック入力端子ＩＮと、一端をＧＮＤに接続する容量Ｃ３、Ｃ４と、クロック入力端子ＩＮにゲートを接続し電源端子ＶＣＣにソースを接続すると共に容量Ｃ３のもう一端にドレインを接続したＰＭＯＳトランジスタＰ３と、クロック入力端子ＩＮからインバータＧ１を介してゲートを接続し容量Ｃ３とＰＭＯＳトランジスタＰ３の接続点にソースまたはドレインを接続し容量Ｃ４のもう一端にドレインまたはソースを接続したＰＭＯＳトランジスタＰ４とから構成され、容量Ｃ４とＰＭＯＳトランジスタＰ４との接続点が制御回路４の出力となっている。
【００３３】
クロック入力端子ＩＮには出力端子ＣＫＯＵＴからのクロックパルスを入力する以外に、例えば出力端子ＣＫＯＵＴのクロックパルスを分周したパルス、あるいは当該発振回路を搭載したマイクロプロセッサ等のチップ外部からの入力であっても良い。また、ここではＣＭＯＳ型発振ゲート１にその停止制御を行うための制御端子を持たせていないが、他の実施の形態で示すように、これは必要に応じて付加すれば良い。
【００３４】
次に、上述した発振回路の動作について説明する。
電源端子ＶＣＣに電圧が印加されると、まずＣＭＯＳ型発振ゲート１内のＮＭＯＳトランジスタＮ１と負荷回路２によるＮＭＯＳインバータ型の発振ゲート構成で発振起動が行われることになる。ＣＭＯＳ型発振ゲート１内のＰＭＯＳトランジスタＰ１がどの程度関与するかは、電源端子ＶＣＣに印加された電圧の大きさによる。その電圧が、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１の各しきい値電圧の和程度かそれを下回るものであれば、端子Ｘ１、Ｘ２の電位は少なくともＮＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｈｎ以上にはバイアスされるから、その場合、ＰＭＯＳトランジスタＰ１側はほとんど遮断状態にあることになる。それに対して負荷回路２内のＰＭＯＳトランジスタＰ２は、制御回路４の出力容量Ｃ４によって電圧印加直後はＧＮＤレベルのゲートバイアスを受けるため、最初からＯＮ状態となってＮＭＯＳトランジスタＮ１の負荷回路として機能する。
【００３５】
端子Ｘ１、Ｘ２の電位は、帰還抵抗ＲＦによって上述のＮＭＯＳインバータ型発振ゲートの論理しきい値電圧ＶＬＴに遷移し、ＮＭＯＳインバータ型発振ゲートと発振子ＸＬ間の正帰還ループが形成され、発振振幅が徐々に増幅されて行く。端子Ｘ２の発振振幅がまだ発振振幅検出手段３の入力しきい値電圧のヒステリシス幅に至らない場合は、発振振幅検出手段３の出力からクロックパルスが出力されることはなく、ＨｉｇｈもしくはＬｏｗレベルに固定されている。この状態では、制御回路４内のＰＭＯＳトランジスタＰ３あるいはＰＭＯＳトランジスタＰ４のいずれかがＯＦＦ状態で停止しているから、容量Ｃ４への充電パスが形成されることはなく、制御回路４出力電位はＧＮＤレベルを維持し、よって負荷回路２内のＰＭＯＳトランジスタＰ２はＯＮ状態に置かれる。
【００３６】
やがて端子Ｘ２の発振振幅が拡大し、発振振幅検出手段３のヒステリシス幅を超える振幅になると、発振振幅検出手段３は出力端子ＣＫＯＵＴにパルス出力を開始する。この時点から、当該発振回路を搭載したマイクロプロセッサなどにおいては出力端子ＣＫＯＵＴのクロックパルスをシステムクロックとして利用できることになり、それ以降は出力端子ＣＫＯＵＴのクロックパルス出力にパルスの欠損などが起きてはならない。
【００３７】
発振振幅検出手段３がパルス出力を開始すると、それを受けて制御回路４が動作を開始する。いまクロック入力端子ＩＮがＬｏｗレベル入力であった場合、クロック入力端子ＩＮにゲートを接続したＰＭＯＳトランジスタＰ３はＯＮ、またインバータＧ１によってクロック入力端子ＩＮの反転信号をゲートに印加されるＰＭＯＳトランジスタＰ４はＯＦＦとなって、容量Ｃ３側が電源端子ＶＣＣからＰＭＯＳトランジスタＰ３を介して充電される。次いで、クロック入力端子ＩＮがＨｉｇｈレベル入力となると、上述の場合とは逆にＰＭＯＳトランジスタＰ３がＯＦＦ、ＰＭＯＳトランジスタＰ４がＯＮとなり、容量Ｃ３の充電電荷がＰＭＯＳトランジスタＰ４を介して容量Ｃ４側へ分配され、容量Ｃ４の端子電位すなわち制御回路４出力電圧が上昇する。その出力電圧ＶＣ４は、次の数２の理論式で表される。
【００３８】
［数２］
ＶＣ４＝ＶＣＣ［１−｛Ｃ４／（Ｃ３＋Ｃ４）｝ｎ］
ここで、ＶＣＣは電源端子ＶＣＣに印加された電圧、ｎは容量Ｃ３から容量Ｃ４への電荷分配回数であり、これはすなわちクロック入力端子ＩＮの入力パルス数に相当する。
【００３９】
発振振幅検出手段３からのパルス出力によって、制御回路４の出力電圧ＶＣ４は数２に基づいて徐々に上昇することになるが、それを受けて負荷回路２内のＰＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳは徐々に減少し、よってＰＭＯＳトランジスタＰ２すなわち負荷回路２の等価インピーダンスは徐々に増大していくことになる。その出力電圧ＶＣ４の電圧上昇率は、制御回路４内の容量Ｃ３、Ｃ４の容量比設定によって容易に決定することができ、その容量比を大きく設定することで負荷回路２の等価インピーダンスの変化率を小さく抑えることができる。従って、負荷回路２の等価インピーダンスが変化することに伴う端子Ｘ２の発振振幅の変動も軽微に抑えることができるので、発振振幅検出手段３は安定してパルス出力を継続できる。
【００４０】
やがて制御回路４の出力電圧ＶＣ４が電源端子ＶＣＣの電圧近傍まで上昇して、負荷回路２内ＰＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳがそのしきい値電圧Ｖｔｈｐ以下となると、ＰＭＯＳトランジスタＰ２は遮断状態となり負荷回路２の等価インピーダンスは極めて大きなものとなり、負荷回路２とＮＭＯＳトランジスタＮ１とによるＮＭＯＳインバータは解消され、それ以降はＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とから成るＣＭＯＳ型発振ゲート１が発振を継続して行く。
【００４１】
本実施の形態による発振回路は、上述したように負荷回路２を発振開始当初は第一の状態（ＯＮ状態）に置き、発振安定後は第二の状態（遮断状態）に切り替えるように構成し、しかも負荷回路２の状態を、ＣＭＯＳ型発振ゲートの出力端子からの発振パルス数に応じて上記第一の状態から上記第二の状態までを緩やかに段階的に遷移させるようにしたため、ＮＭＯＳインバータ型からＣＭＯＳ型発振ゲートへ連続して緩やかに移行させることができ、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとすることができる。これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止すると共に、負荷回路２の等価インピーダンスを徐々に増大させることにより、負荷回路２からＮＭＯＳトランジスタＮ１側への貫通電流を徐々に減少させることができ、効率的な発振ゲート切り替え動作を実現した低電圧動作に好適な発振回路を得ることができる。
【００４２】
また本実施の形態による発振回路は、制御回路４における負荷回路２への出力端子電圧を、発振パルス数に応じて第二の電源端子の電圧から第一の電源端子の電圧に向けて段階的に変化させるようにしたため、ＮＭＯＳインバータ型からＣＭＯＳ型発振ゲートへ連続して緩やかに移行させることができ、発振ゲート切り替えに伴う発振振幅の変動を軽微なものとすることができる。これにより発振ゲート切り替えに伴うクロックパルス出力の欠損を防止すると共に、負荷回路２の等価インピーダンスを徐々に増大させることにより、負荷回路２からＮＭＯＳトランジスタＮ１側への貫通電流を徐々に減少させることができ、効率的な発振ゲート切り替え動作を実現した低電圧動作に好適な発振回路を得ることができる。
【００４３】
上述した負荷回路２としては、第一の電源端子ＶＣＣにソースを接続し電圧制御入力端子にゲートを接続すると共に、ＣＭＯＳ型発振ゲート１の出力端子にドレインを接続したＭＯＳトランジスタＰ２で構成したため、従来の発振回路と類似の構成で容易に実現することができる。また、制御回路４は、電源端子ＶＣＣと、入力端子ＩＮと、一端を基準電位に接続した第一の容量Ｃ３と、一端を基準電位に接続した第二の容量Ｃ４と、第一の容量Ｃ３のもう一端と電源端子ＶＣＣとの間に接続した第一のスイッチング手段Ｐ３と、この第一のスイッチング手段Ｐ３と第一の容量Ｃ３との接続点と第二の容量Ｃ４のもう一端との間に接続した第二のスイッチング手段Ｐ４とを備え、第一の電源端子と第二の電源端子のうち高電位側に電源端子ＶＣＣを接続し、第一のスイッチング手段Ｐ３と第二のスイッチング手段Ｐ４で入力端子の入力パルスに同期して排他的にＯＮ、ＯＦＦ動作を繰り返し、第二のスイッチング手段Ｐ４と第二の容量Ｃ４との接続点から電圧出力を得るように構成しているため、この具体的な制御回路４の構成によって比較的簡単な構成で発振ゲートの切り替えに伴うクロックパルス出力の欠損を防止しつつ、効率的な切り替えを行って低消費電流で且つ低電圧動作可能となる。
【００４４】
本実施例においては、負荷回路２をＰＭＯＳトランジスタＰ２のみで構成したが、これに限定されるものではなく、例えば図６に示したようにＰＭＯＳトランジスタＰ２のドレインに抵抗を挿入しても良い。その場合、発振起動直後の負荷回路２の等価インピーダンスを該抵抗値で決めることができる。これに対して、負荷回路２をＰＭＯＳトランジスタＰ２のみで構成した場合、そのＷ／Ｌ定数設定によって所定の等価インピーダンスを設計することになる。
【００４５】
図２は、本発明の他の実施の形態による発振回路を示す回路図である。
ＣＭＯＳ型発振ゲート１は、電源端子ＶＣＣにソースを接続し制御端子ＳＴＰＮにゲートを接続すると共に端子Ｘ２にドレインを接続したＰＭＯＳトランジスタＰ５と、ソースおよびドレインをＰＭＯＳトランジスタＰ５と並列接続すると共にゲートを端子Ｘ１に接続したＰＭＯＳトランジスタＰ６と、ＧＮＤにソースを接続し制御端子ＳＴＰＮにゲートを接続したＮＭＯＳトランジスタＮ２と、ＮＭＯＳトランジスタＮ２のドレインにソースを接続し端子Ｘ１にゲートを接続すると共に端子Ｘ２にドレインを接続したＮＭＯＳトランジスタＮ３とから、ＮＡＮＤ型論理ゲートのＣＭＯＳ型発振ゲート１を構成している。
【００４６】
また、制御端子ＳＴＰＮに入力を接続したインバータＧ２と、負荷回路２内のＰＭＯＳトランジスタＰ２のゲートにドレインを接続しインバータＧ２の出力にゲートを接続すると共にＧＮＤにソースを接続したＮＭＯＳトランジスタＮ４と、第二のクロックパルス出力端子ＣＫ１と、端子Ｘ２にその入力を接続し出力端子ＣＫ１に出力を接続した第二の発振振幅検出手段５とが新たに設けられ、制御回路４のクロック入力端子ＩＮには発振振幅検出手段５側の出力パルスを印加するようにしている。ここで、発振振幅検出手段５の入力しきい値電圧のヒステリシス幅は、発振振幅検出手段３に比べて広く設定されているものとする。その他の構成は、先の実施の形態と同様であるので、同等物には同一符号を付けて詳細な説明を省略する。
【００４７】
次に、上述した発振回路の動作について説明する。
電源端子ＶＣＣに電圧を印加し、制御端子ＳＴＰＮをＨｉｇｈ状態とすると、ＣＭＯＳ型発振ゲート１内のＮＭＯＳトランジスタＮ２がＯＮすると共に、ＮＭＯＳトランジスタＮ４がＯＦＦし、負荷回路２内のＰＭＯＳトランジスタＰ２がＯＮとなって、先の実施の形態の場合と同様、ＮＭＯＳインバータ型の発振ゲートが形成されて発振起動が行われる。端子Ｘ２の発振振幅が拡大し、発振振幅検出手段３の入力しきい値電圧のヒステリシス幅を超えたとき、出力端子ＣＫＯＵＴからクロックパルスが出力されるが、発振振幅検出手段５の入力しきい値電圧のヒステリシス幅まで至っていない段階では、出力端子ＣＫ１側はまだＨｉｇｈまたはＬｏｗレベルに固定された状態にある。従って、制御回路４も初期状態のままで容量Ｃ４への充電は行われないからＧＮＤレベル出力となっており、これを受けて負荷回路２内のＰＭＯＳトランジスタＰ２はＯＮ状態を継続する。
【００４８】
やがて端子Ｘ２の発振振幅が発振振幅検出手段５の入力しきい値電圧のヒステリシス幅を超えるまで拡大すると、発振振幅検出手段５から出力端子ＣＫ１へパルス出力が開始され、これによって制御回路４も動作を開始する。発振振幅検出手段３側については、発振振幅検出手段５よりも入力しきい値電圧のヒステリシス幅が狭いため、端子Ｘ２の発振振幅に十分感応することができ、出力端子ＣＫＯＵＴからは継続的にクロックパルスを得ることができる。
【００４９】
出力端子ＣＫ１のパルス出力によって、制御回路４は上述した数２の出力電圧ＶＣ４を出力し、負荷回路２の等価インピーダンスを徐々に増大させて行く。ここで、制御回路４内の容量Ｃ３、Ｃ４の容量比を下げて出力電位ＶＣ４の変化率を大きくすれば、負荷回路２の等価インピーダンスの増加率も大きくなり、負荷回路２が遮断状態になるタイミング、すなわちＣＭＯＳ型発振ゲートへの切り替えタイミングを早めることができる。しかし、それは負荷回路２の等価インピーダンス変化に伴う端子Ｘ２の振幅変動が大きくなることを意味する。先の実施の形態においては、その変動によって発振振幅検出手段３が一瞬でも感応できない状態が起こると、出力クロックパルスの欠損につながるため、切り替えタイミングの短縮については難しい面がある。
【００５０】
これに対して本実施の形態では、端子Ｘ２の振幅変動によってその出力パルスが停止するとすれば、入力しきい値電圧のヒステリシス幅の関係から発振振幅検出手段５側が先に停止することになる。そして発振振幅検出手段５側のパルス出力が停止すれば、制御回路４の動作も停止し、それ以上の負荷回路２の等価インピーダンス変化は抑止されるから、端子Ｘ２の発振振幅もそれ以上変動することはない。一方、発振検出手段５側の出力パルスが停止してもヒステリシス幅のより小さい発振振幅検出手段３側はパルス出力を維持することができるので、発振振幅検出手段３側はクロックパルス出力を継続して出力端子ＣＫＯＵＴからは欠損の無いクロックパルス得ることができ、やがて発振振幅が拡大し、再びの発振検振幅出手段５が感応し始めると制御回路の出力電圧が先程停止した状態からまた変化を始め、負荷回路の出力電圧をまた増加させ、再びＣＭＯＳ型発振ゲート１へと切り替えが進行することになるので、出力クロックパルスの欠損を確実に防止しつつ、自動的に最適なタイミングで効率的な発振ゲート切り替えを行うことができる。つまり、発振振幅の変動を発振振幅検出手段５によって感知し、負荷回路２の等価インピーダンスの変化を自律的に制御して発振振幅検出手段３側の安定動作を図ることになる。
【００５１】
本実施の形態においては、制御端子ＳＴＰＮを設けてＣＭＯＳ型発振ゲート１をＮＡＮＤ論理ゲートの構成としたが、上述した初期動作に関しては特に必須用件ではなく、他の構成、例えばインバータやＮＯＲ論理ゲートであっても良い。この制御端子ＳＴＰＮは、当該発振回路を停止状態とするためのものである。図２において、制御端子ＳＴＰＮにＬｏｗレベルの信号を入力すると、発振ゲート１出力はＨｉｇｈ固定となって、端子Ｘ２を電源端子ＶＣＣレベルに固定する。またＮＭＯＳトランジスタＮ４がＯＮし、制御回路４内の容量Ｃ４の充電電荷を放電してその端子電圧をＧＮＤレベルとして初期状態に戻す。これによって、制御端子ＳＴＰＮをＨｉｇｈ入力として再び発振起動を行う際に、当初の電源投入時と同様に負荷回路２内ＰＭＯＳトランジスタＰ２をＯＮ状態から発振起動を開始することができる。
【００５２】
このような発振回路によれば、発振振幅検出手段３のパルス出力に応じて制御回路４の出力端子電圧を緩やかに変化させているため、発振振幅の変動を感知して負荷回路２の等価インピーダンス変化を自律的に制御することができるから発振ゲート１の切り替えタイミングの短縮を図ることも容易となり、先の実施の形態の効果に加え、さらに効率的な発振回路を得ることができる。
【００５３】
また、第二の発振振幅検出手段５のヒステリシス幅を第一の発振振幅検出手段３よりも大きくしたことにより、切り替え動作時の発振振幅変動に対して、これら発振振幅検出手段の出力パルスが停止するとすれば第二の発振検出手段５側が先にパルス出力を停止することになる。第二の発振振幅検出手段５の出力パルスが停止した場合、制御回路４の出力電圧変化が停止するから発振ゲート１の状態は同一状態に維持され、それ以上の発振振幅の変動は抑制され、一方、第二の発振検出手段５側の出力パルスが停止してもヒステリシス幅のより小さい第一の発振振幅検出手段３側はパルス出力を維持することができるので、クロックパルス出力を継続して得ることができ、やがて発振振幅が拡大し、再び第二の発振検振幅出手段５が感応し始めると制御回路４の出力電圧が先程停止した状態からまた変化を始め、負荷回路２の出力電圧をまた増加させ、再びＣＭＯＳ型発振ゲートへと切り替えが進行することになるので、出力クロックパルスの欠損を確実に防止しつつ、自動的に最適なタイミングで効率的な発振ゲート切り替えを行うことができる。
【００５４】
図３は、本発明のさらに他の実施の形態による発振回路を示す回路図である。
この実施の形態は、図２に示した構成に加えて電源低下検出手段６を設け、またインバータＧ２をＮＡＮＤゲートＧ３に置換えて、その一方の入力端子を電源低下検出手段６の出力に接続したものである。この電源低下検出手段６は、制御回路４の出力ノードすなわち容量Ｃ４の端子ノードＡにアノードを接続したダイオードＤ１と、このダイオードＤ１のカソードとＧＮＤとの間に接続した容量Ｃ５と、一方の入力を電源端子ＶＣＣに接続すると共に他方の入力をダイオードＤ１のカソードにそれぞれ接続した電圧比較手段ＣＭＰとから構成され、この電圧比較手段ＣＭＰの出力が電源低下検出手段６の出力となってＮＡＮＤゲートＧ３の入力に接続している。その他の構成は、図２の場合と同様であるから同等物に同一符号を付けて詳細な説明を省略する。
【００５５】
発振振幅が拡大し、安定してＣＭＯＳ型発振ゲート１への切り替えも完了したとき、制御回路４の出力、すなわちノードＡはほぼ電源端子ＶＣＣと同電位となり、負荷回路２内のＰＭＯＳトランジスタＰ２はＯＦＦ状態となっている。このとき瞬停などによって一時的に電源端子ＶＣＣの電圧が低下した場合を考える。その電圧低下が、ＣＭＯＳ型発振ゲート１が発振を維持し得る電圧下限ＶＳＴＯＰを下回った場合、発振は停止する。
【００５６】
このとき、先の実施の形態の場合、制御回路４内の容量Ｃ４の充電電荷は、ＰＭＯＳトランジスタＰ４、Ｐ３の寄生ダイオードを介して電源端子ＶＣＣ側へ放電されることになる。但し、それは寄生ダイオードパスが形成されるような回路構成をとった場合であり、寄生ダイオードパスがなければ充電電荷はそのまま温存されることになる。しかし、寄生ダイオードの順電圧降下や、あるいは電源端子ＶＣＣの到達電圧（ＧＮＤまで低下するとは限らない）によって完全に放電されることはない。従って、その後電源端子ＶＣＣ電圧が当初の電圧に復帰したとき、既にノードＡはある電位に上昇していることになる。
【００５７】
例えば電源端子ＶＣＣに２Ｖを印加して発振回路を動作させていたときに、印加電圧が１Ｖまで低下して発振が停止し、その後２Ｖに復帰した場合を想定してみる。上述した寄生ダイオードの順電圧降下を０．５Ｖ程度とすると、電圧低下時のノードＡは電源端子ＶＣＣ電圧（＝１Ｖ）＋順電圧降下（＝０．５Ｖ）となって１．５Ｖまでしか放電されないことになる。その後、印加電圧が２Ｖへ復帰した時点で、ノードＡは既に１．５Ｖの電位になっているため、負荷回路２内のＰＭＯＳトランジスタＰ２のゲート・ソース間電圧ＶＧＳは０．５Ｖとなってしまい、負荷回路２の等価インピーダンスがかなり高い状態からの発振起動を行うことになり、発振起動ができなくなる恐れがある。
【００５８】
これに対して図３に示した発振回路は、電源低下検出手段６により上述した問題を解決するようにしている。つまり、図３において、上述の如く発振ゲート切り替えが完了して、ノードＡがほぼ電源端子ＶＣＣ電圧に充電されたとき、ダイオードＤ１のカソードと容量Ｃ５の接続点であるノードＢの電位は、ノードＡからダイオードＤ１の順電圧降下分低い電位にある。電圧比較手段ＣＭＰは電源端子ＶＣＣ側の入力端子がノードＢ側の入力端子より高電位にあるときＨｉｇｈ出力するものとすると、電源端子ＶＣＣの電圧がダイオードＤ１の順電圧降下程度低下すると、電圧比較手段ＣＭＰ出力はＬｏｗ反転する。これを受けてＮＡＮＤゲートＧ３出力がＨｉｇｈとなり、ＮＭＯＳトランジスタＮ４がＯＮしてノードＡの充電電荷を放電する。これにより、その後印加電圧が復帰したとき、ノードＡはＧＮＤレベルにあるから、負荷回路２内ＰＭＯＳトランジスタＰ２がＯＮ状態となって初期の発振起動を行うことができる。
【００５９】
この実施の形態では、ノードＡの電位がほぼ電源端子ＶＣＣの電圧に到達するため、比較基準電圧としてダイオードＤ１により電源端子ＶＣＣの電圧より若干低い電圧を作り、その比較基準電圧と電源端子ＶＣＣの電圧との比較によって、電源端子ＶＣＣの印加電圧低下を検出したが、電圧低下を検出する方法はこれに限定されるものではなく、例えば電圧比較手段ＣＭＰそのものに入力オフセット電圧を持たせるなどしても良い。
【００６０】
このような発振回路によれば、第一の電源端子と第二の電源端子との間の電位差低下を検知したとき負荷回路２を第一の状態に戻す電源低下検出手段６、あるいは第一の電源端子と第二の電源端子との間の電位差低下を検知したとき制御回路４の出力端子電圧を第二の電源端子の電圧に初期化する電源低下検出手段６を設けたため、さらに、電源電圧が低下して発振が停止しても、電圧が復帰すれば再び発振を開始できるフォールトトレランスに優れた発振回路とすることができる。
【００６１】
図４は、本発明のさらに他の実施の形態による発振回路を示す回路図である。
この実施の形態では、図１に示した負荷回路２に替えて、負荷回路７を端子Ｘ２とＧＮＤとの間に設けている。負荷回路７は、ＧＮＤにソースを接続し制御回路４の出力にゲートを接続すると共に端子Ｘ２にドレインを接続したＮＭＯＳトランジスタＮ５で構成している。また制御回路４は、図１に示した構成に加えて、電源端子ＶＣＣにソースを接続すると共に容量Ｃ４とＰＭＯＳトランジスタＰ４との接続点にゲートを接続したＰＭＯＳトランジスタＰ７と、このＰＭＯＳトランジスタＰ７のドレインとＧＮＤとの間に接続した抵抗Ｒ１とを設け、ＰＭＯＳトランジスタＰ７のドレインと抵抗Ｒ１の接続点が制御回路４の出力としている。その他の構成は、図１の場合と同様であるから同等物に同一符号を付けて詳細な説明を省略する。
【００６２】
負荷回路７とＰＭＯＳトランジスタＰ１とによってＰＭＯＳインバータを構成して発振起動が行われることになる。すなわち、先の実施の形態と同様に発振起動時、制御回路４内の容量Ｃ４の端子電位はＧＮＤレベルにあるからＰＭＯＳトランジスタＰ７がＯＮし、制御回路４の出力としてはＨｉｇｈとなり、これを受けて負荷回路７内のＮＭＯＳトランジスタＮ５がＯＮ状態となる。やがて発振振幅が拡大し、出力端子ＣＫＯＵＴからクロックパルス出力が開始されると、制御回路４内の容量Ｃ４の端子電位ＶＣ４が徐々に上昇して行く。それに伴ってＰＭＯＳトランジスタＰ７のゲート・ソース間電圧ＶＧＳが減少し、ＰＭＯＳトランジスタＰ７の等価インピーダンスが増大するから、抵抗Ｒ１との分圧比が低下し、制御回路４の出力電位としては徐々に低下することになる。従って、負荷回路７内のＮＭＯＳトランジスタＮ５のゲート・ソース間電圧ＶＧＳも減少し、徐々にその等価インピーダンスが増大し、最終的にはＮＭＯＳトランジスタＮ５がＯＦＦ状態となって、ＰＭＯＳインバータ型からＣＭＯＳ型への発振ゲートの切り替えが完了する。
【００６３】
この実施の形態における発振回路は、負荷回路７をＧＮＤ側に設けた一例を示したものであり、上述した図２および図３に示した発振回路においても同様な負荷回路７による構成とすることも可能である。尚、図３に示した発振回路に適用した場合は、電圧比較手段ＣＭＰの比較基準電圧としては、図４における制御回路４内の容量Ｃ４の端子電位を用いることになる。
【００６４】
図５は、本発明のさらに他の実施の形態による発振回路を示す回路図である。
電源端子ＶＣＣと端子Ｘ２との間には、ソースおよびドレインを並列接続したｎ個のＰＭＯＳトランジスタｐ１〜ｐｎから成る負荷回路２が設けられており、各ＰＭＯＳトランジスタｐ１〜ｐｎは、制御回路４の出力によってそれぞれのゲート電圧を制御される。制御回路４は、ｎビットシフトレジスタＳ１〜Ｓｎで構成し、これら各シフトレジスタＳ１〜Ｓｎの各ビット出力は負荷回路２内のＰＭＯＳトランジスタｐ１〜ｐｎのゲートにそれぞれ接続している。その他の構成は、先の実施の形態における同等物に同一符号を付けて詳細な説明を省略する。
【００６５】
１ビット目のシフトレジスタＳ１の入力は電源端子ＶＣＣ、すなわちＨｉｇｈに固定されており、発振振幅検出手段５の出力パルスの立ち上がりもしくは立ち下がりエッジに同期して、１ビット目のシフトレジスタＳ１の出力から順次Ｈｉｇｈ出力になる。しかし、シフトレジスタＳ１〜Ｓｎの各ビット出力は、発振開始前は全てＬｏｗ（０Ｖ）出力の状態にある。
【００６６】
発振開始時、ＰＭＯＳトランジスタｐ１〜ｐｎは全てＯＮ状態にあり、つまり負荷回路２は第一の状態（ＯＮ）にある。その後、発振振幅が拡大し、発振振幅検出手段５がパルス出力を開始すると、その第一パルス目でシフトレジスタＳ１の出力がＨｉｇｈとなって、負荷回路２内のＰＭＯＳトランジスタｐ１がＯＦＦとなり、続いて第二パルス目でシフトレジスタＳ２の出力がＨｉｇｈとなってＰＭＯＳトランジスタｐ２がＯＦＦとなる。それ以降、同様に負荷回路２内のＰＭＯＳトランジスタｐ３〜ｐｎが順次ＯＦＦしてゆき、第ｎパルス目が到来した時点で全ＰＭＯＳトランジスタＯＦＦとなる。つまり、負荷回路２内は第二の状態（ＯＦＦ）となる。このようにして第一の状態から第二の状態に遷移させた遷移手段を構成していることになる。
【００６７】
このような構成の負荷回路２および制御回路４を有する発振回路によっても、負荷回路２を発振開始当初は第一の状態に置き、発振安定後は第二の状態に切り替えるように構成し、しかも負荷回路２の状態を、ＣＭＯＳ型発振ゲートの出力端子からの発振パルス数に応じて第一の状態から第二の状態までを緩やかに段階的に遷移させるようにしたため、ＮＭＯＳインバータ型からＣＭＯＳ型発振ゲートへ連続して緩やかに移行させることができ、段階的遷移によって負荷回路２のインピーダンスを徐々に増加させることができ、他の実施の形態と同様の効果を奏する。
【産業上の利用可能性】
【００６８】
本発明による発振回路は、図示の回路構成に限らず、携帯機器など電池駆動で用いられるマイクロプロセッサに搭載するのに好適な発振回路として用いることができる。また、上述した各実施の形態では、入力しきい値電圧にヒステリシス特性を有すると共にＣＭＯＳ型発振ゲート１の出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段３を設けているが、図６に示したようにＣＭＯＳ型発振ゲート１の入力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段３としても同様である。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施の形態による発振回路を示す回路図である。
【図２】本発明の他の実施の形態による発振回路を示す回路図である。
【図３】本発明のさらに他の実施の形態による発振回路を示す回路図である。
【図４】本発明のさらに他の実施の形態による発振回路を示す回路図である。
【図５】本発明のさらに他の実施の形態による発振回路を示す回路図である。
【図６】従来の発振回路を示す回路図である。
【符号の説明】
【００７０】
１ ＣＭＯＳ型発振ゲート
２、７ 負荷回路
３、５ 発振振幅検出手段
４ 制御回路
６ 電源低下検出手段
ＸＬ 発振子
ＲＦ 帰還抵抗
Ｃ１〜Ｃ７ 容量
ＣＳ、ＳＴＰＮ 制御端子
ＣＫＯＵＴ、ＣＫ１ 出力端子
ＩＮ クロック入力端子
ＶＣＣ 電源端子
Ｒ１ 抵抗
Ｐ１〜Ｐ１２ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ７ ＮＭＯＳトランジスタ
Ｇ１、Ｇ２、Ｇ４、Ｇ５、Ｇ７〜Ｇ９ インバータ
Ｇ３ ＮＡＮＤゲート
Ｇ６ シュミット型ＮＡＮＤゲート
【特許請求の範囲】
【請求項１】
第一の電源端子と第二の電源端子との間に接続したＣＭＯＳ型発振ゲートと、上記第一の電源端子と上記ＣＭＯＳ型発振ゲートの出力端子との間に接続すると共に電圧制御入力端子を有する負荷回路と、上記ＣＭＯＳ型発振ゲートの入出力間に並列接続して発振動作を行う発振子とを備え、発振開始当初は上記負荷回路を第一の状態に、発振安定後は上記負荷回路を第二の状態にする発振回路において、上記ＣＭＯＳ型発振ゲートの出力端子からの発振パルス数に応じて上記負荷回路を上記第一の状態から上記第二の状態に緩やかに遷移させる遷移手段を設けたことを特徴とする発振回路。
【請求項２】
請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路を設け、この制御回路の出力端子電圧を発振パルス数に応じて上記第二の電源端子の電圧から上記第一の電源端子の電圧に向けて緩やかに変化させて上記遷移手段を構成したことを特徴とする発振回路。
【請求項３】
請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路と、入力しきい値電圧にヒステリシス特性を有すると共に上記ＣＭＯＳ型発振ゲートの入力または出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段とを設け、この発振振幅検出手段のパルス出力に応じて上記制御回路の出力端子電圧を緩やかに変化させて上記遷移手段を構成したことを特徴とする発振回路。
【請求項４】
請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路と、入力しきい値電圧にヒステリシス特性を有すると共に上記ＣＭＯＳ型発振ゲートの入力または出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段と、上記発振振幅検出手段の入力しきい値電圧ヒステリシス特性よりも大なるヒステリシス幅を有すると共に、その入力を上記発振振幅検出手段の入力と共通接続した第二の発振振幅検出手段とを設け、この第二の発振振幅検出手段側からのパルス出力数に応じて上記負荷回路または上記制御回路の出力端子電圧を緩やかに遷移させて上記遷移手段を構成したことを特徴とする発振回路。
【請求項５】
請求項１に記載のものにおいて、上記遷移手段は、上記負荷回路の等価インピーダンスを緩やかに変化させるように構成したことを特徴とする発振回路。
【請求項６】
請求項１〜５のいずれか一つに記載のものにおいて、上記第一の電源端子と上記第二の電源端子との間の電位差低下を検知したとき上記負荷回路を第一の状態に戻す電源低下検出手段を設けたことを特徴とする発振回路。
【請求項７】
請求項２に記載のものにおいて、上記第一の電源端子と上記第二の電源端子との間の電位差低下を検知したとき上記制御回路の出力端子電圧を上記第二の電源端子の電圧に初期化する電源低下検出手段を設けたことを特徴とする発振回路。
【請求項８】
請求項１〜７のいずれか一つに記載のものにおいて、上記負荷回路は、上記第一の電源端子にソースを接続し上記電圧制御入力端子にゲートを接続すると共に、上記ＣＭＯＳ型発振ゲートの出力端子にドレインを接続したＭＯＳトランジスタで構成したことを特徴とする発振回路。
【請求項９】
請求項２〜８のいずれか一つに記載のものにおいて、上記制御回路は、電源端子と、入力端子と、一端を基準電位に接続した第一の容量と、一端を基準電位に接続した第二の容量と、上記第一の容量のもう一端と上記電源端子との間に接続した第一のスイッチング手段と、この第一のスイッチング手段と上記第一の容量との接続点と上記第二の容量のもう一端との間に接続した第二のスイッチング手段とを備え、上記第一の電源端子と上記第二の電源端子のうち高電位側に上記電源端子を接続し、上記第一のスイッチング手段と上記第二のスイッチング手段で上記入力端子の入力パルスに同期して排他的にＯＮ、ＯＦＦ動作を繰り返し、上記第二のスイッチング手段と上記第二の容量との接続点から電圧出力を得ることを特徴とする発振回路。
【請求項１】
第一の電源端子と第二の電源端子との間に接続したＣＭＯＳ型発振ゲートと、上記第一の電源端子と上記ＣＭＯＳ型発振ゲートの出力端子との間に接続すると共に電圧制御入力端子を有する負荷回路と、上記ＣＭＯＳ型発振ゲートの入出力間に並列接続して発振動作を行う発振子とを備え、発振開始当初は上記負荷回路を第一の状態に、発振安定後は上記負荷回路を第二の状態にする発振回路において、上記ＣＭＯＳ型発振ゲートの出力端子からの発振パルス数に応じて上記負荷回路を上記第一の状態から上記第二の状態に緩やかに遷移させる遷移手段を設けたことを特徴とする発振回路。
【請求項２】
請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路を設け、この制御回路の出力端子電圧を発振パルス数に応じて上記第二の電源端子の電圧から上記第一の電源端子の電圧に向けて緩やかに変化させて上記遷移手段を構成したことを特徴とする発振回路。
【請求項３】
請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路と、入力しきい値電圧にヒステリシス特性を有すると共に上記ＣＭＯＳ型発振ゲートの入力または出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段とを設け、この発振振幅検出手段のパルス出力に応じて上記制御回路の出力端子電圧を緩やかに変化させて上記遷移手段を構成したことを特徴とする発振回路。
【請求項４】
請求項１に記載のものにおいて、上記負荷回路の上記電圧制御入力端子にその出力端子を接続した制御回路と、入力しきい値電圧にヒステリシス特性を有すると共に上記ＣＭＯＳ型発振ゲートの入力または出力端子の発振振動電圧を受けてパルス出力を行う発振振幅検出手段と、上記発振振幅検出手段の入力しきい値電圧ヒステリシス特性よりも大なるヒステリシス幅を有すると共に、その入力を上記発振振幅検出手段の入力と共通接続した第二の発振振幅検出手段とを設け、この第二の発振振幅検出手段側からのパルス出力数に応じて上記負荷回路または上記制御回路の出力端子電圧を緩やかに遷移させて上記遷移手段を構成したことを特徴とする発振回路。
【請求項５】
請求項１に記載のものにおいて、上記遷移手段は、上記負荷回路の等価インピーダンスを緩やかに変化させるように構成したことを特徴とする発振回路。
【請求項６】
請求項１〜５のいずれか一つに記載のものにおいて、上記第一の電源端子と上記第二の電源端子との間の電位差低下を検知したとき上記負荷回路を第一の状態に戻す電源低下検出手段を設けたことを特徴とする発振回路。
【請求項７】
請求項２に記載のものにおいて、上記第一の電源端子と上記第二の電源端子との間の電位差低下を検知したとき上記制御回路の出力端子電圧を上記第二の電源端子の電圧に初期化する電源低下検出手段を設けたことを特徴とする発振回路。
【請求項８】
請求項１〜７のいずれか一つに記載のものにおいて、上記負荷回路は、上記第一の電源端子にソースを接続し上記電圧制御入力端子にゲートを接続すると共に、上記ＣＭＯＳ型発振ゲートの出力端子にドレインを接続したＭＯＳトランジスタで構成したことを特徴とする発振回路。
【請求項９】
請求項２〜８のいずれか一つに記載のものにおいて、上記制御回路は、電源端子と、入力端子と、一端を基準電位に接続した第一の容量と、一端を基準電位に接続した第二の容量と、上記第一の容量のもう一端と上記電源端子との間に接続した第一のスイッチング手段と、この第一のスイッチング手段と上記第一の容量との接続点と上記第二の容量のもう一端との間に接続した第二のスイッチング手段とを備え、上記第一の電源端子と上記第二の電源端子のうち高電位側に上記電源端子を接続し、上記第一のスイッチング手段と上記第二のスイッチング手段で上記入力端子の入力パルスに同期して排他的にＯＮ、ＯＦＦ動作を繰り返し、上記第二のスイッチング手段と上記第二の容量との接続点から電圧出力を得ることを特徴とする発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−１０１３８５（Ｐ２００６−１０１３８５Ａ）
【公開日】平成１８年４月１３日（２００６．４．１３）
【国際特許分類】
【出願番号】特願２００４−２８７１９０（Ｐ２００４−２８７１９０）
【出願日】平成１６年９月３０日（２００４．９．３０）
【出願人】（３９００２３９２８）日立エンジニアリング株式会社 (134)
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【出願人】（０００２３３２７３）日立原町電子工業株式会社 (15)
【Ｆターム（参考）】
【公開日】平成１８年４月１３日（２００６．４．１３）
【国際特許分類】
【出願日】平成１６年９月３０日（２００４．９．３０）
【出願人】（３９００２３９２８）日立エンジニアリング株式会社 (134)
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【出願人】（０００２３３２７３）日立原町電子工業株式会社 (15)
【Ｆターム（参考）】
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