積層型電子部品の製造方法
【課題】セラミック素体の端面と内部電極とのサイドギャップを正確に測定でき、極力小型化を図ることのできる積層型電子部品の製造方法を得る。
【解決手段】複数のセラミック層を積層してセラミック素体を形成するとともに、引出し部がセラミック素体の側面１２ａ，１２ｂに露出した内部電極２１，２２をセラミック素体の内部に形成し、側面１２ａ，１２ｂにめっきにより内部電極２１，２２の露出部と電気的に接続された帯状の外部端子電極２５，２６を形成する積層型電子部品の製造方法。端面１３ａに最も近い外部端子電極２１から端面１３ａまでの距離Ｇ２を測定し、測定された距離Ｇ２が所定の基準値を満たさない場合、そのセラミック素体を不良品として選別除去する。
【解決手段】複数のセラミック層を積層してセラミック素体を形成するとともに、引出し部がセラミック素体の側面１２ａ，１２ｂに露出した内部電極２１，２２をセラミック素体の内部に形成し、側面１２ａ，１２ｂにめっきにより内部電極２１，２２の露出部と電気的に接続された帯状の外部端子電極２５，２６を形成する積層型電子部品の製造方法。端面１３ａに最も近い外部端子電極２１から端面１３ａまでの距離Ｇ２を測定し、測定された距離Ｇ２が所定の基準値を満たさない場合、そのセラミック素体を不良品として選別除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型電子部品の製造方法、特に、複数のセラミック層の間に複数の内部電極を内蔵した積層型セラミックコンデンサアレイなどの積層型電子部品の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話や携帯音楽プレーヤなどの電子機器の小型化に伴い、電子機器に内蔵される配線基板においては、電子部品の高密度実装化が急速に進んでいる。これを受けて、実装スペースや実装部品点数を削減するため、複数の回路素子を１チップ化した電子部品が求められており、コンデンサアレイに代表されるアレイ型電子部品が用いられている。
【０００３】
アレイ型の多端子タイプの電子部品は、直方体形状の積層体を備え、該積層体の側面上には複数の帯状の外部端子電極が形成されている。
【０００４】
従来の積層型セラミックコンデンサアレイとしては、特許文献１などに代表されるものが知られている。具体的には、図９に、上下のセラミック層１０５，１０６上にそれぞれ、第１内部電極１１１及び第２内部電極１１２を形成し、各内部電極１１１，１１２の引出し部をセラミック素体１００の側面１０２ａ，１０２ｂに露出させるとともに、該側面１０２ａ，１０２ｂに形成した外部端子電極１２１，１２２に電気的に接続している。外部端子電極１２１，１２２は、例えば、特許文献２に示されているように、電極ペーストを塗布することにより形成される。
【０００５】
コンデンサアレイでは、近年では大容量化が求められ、内部電極１１１，１１２の面積を大きくする必要に迫られている。内部電極１１１，１１２の面積を大きくし、かつ、小型化を維持するには容量部とセラミック素体１００の端面１０３ａ，１０３ｂとのギャップＧを狭くする必要がある。しかし、サイドギャップＧを狭くし過ぎると、セラミック層１０５，１０６間の密着性が弱まり、水分が内部電極１１１，１１２にまで侵入しやすくなり、ショートなどの故障が発生するおそれがある。
【０００６】
仮に、サイドギャップの限界を見極めて設計寸法を決めたとしても、コンデンサアレイの製造工程においては、積層ずれ、カットずれなどの不良発生要因が存在するため、実際には、サイドギャップが設計値どおりに製造されない。そして、サイドギャップの不良を選別して不良品を除去するために、外部端子電極を形成する前に、個々のセラミック素体について側面の内部電極露出部をカメラなどの撮像手段を用いて観察し、サイドギャップの距離を測定していた。しかし、内部電極露出部は小さく、測定精度が低く、しかも非常に手間の掛かる作業であった。それゆえ、現実的には、サイドギャップの設計寸法を必要以上に大きく設定せざるを得なかった。
【特許文献１】特開２００４−４７７０７号公報
【特許文献２】特開平１０−２２１８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、セラミック素体の端面と内部電極とのサイドギャップを正確に測定でき、極力小型化を図ることのできる積層型電子部品の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するため、本発明の一形態である積層型電子部品の製造方法は、
複数のセラミック層を積層し、互いに対向する第１主面及び第２主面と、互いに対向する第１側面及び第２側面と、互いに対向する第１端面及び第２端面と、を有するセラミック素体を形成するとともに、このセラミック素体の内部に、第１側面において該第１側面よりも短い幅の露出部を有する内部電極を形成する工程と、
第１側面上にめっきにより前記内部電極の露出部と電気的に接続された下地めっき膜を有する帯状の外部端子電極を形成する工程と、
第１端面に最も近い外部端子電極から第１端面までの距離を測定し、測定された距離が所定の基準値を満たさない場合、そのセラミック素体を不良品として選別除去する工程と、
を備えたことを特徴とする。
【０００９】
前記積層型電子部品の製造方法において、セラミック素体の第１側面上にはめっきによって外部端子電極が形成される。めっきは内部電極露出部を中心として左右方向に実質的に均等に成長するため、外部端子電極とセラミック素体の第１端面との距離を実際のサイドギャップの距離に置き換えてサイドギャップの良否を選別することができる。外部端子電極は一つの面として観察されるため、画像として認識しやすく、高精度に距離の測定を行うことができる。
【００１０】
また、外部端子電極は第１側面から突出するように形成されるため、第１又は第２主面方向からも外部端子電極と第１端面との距離を測定することが可能である。
【発明の効果】
【００１１】
本発明によれば、サイドギャップの測定を容易かつ高精度に行うことができ、不良品を効率よく除去することができ、サイドギャップの設計値を小さく設定できるのでセラミック素体の大型化を回避できる。サイドギャップの測定に際して、第１側面方向のみでなく第１又は第２主面方向からも測定できるので、測定方向の自由度が増し、主面方向からの測定では第１及び第２側面において同時に測定することも可能である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る積層型電子部品の製造方法の実施例について添付図面を参照して説明する。
【００１３】
（第１実施例、図１〜図５参照）
本発明の第１実施例によって製造された積層型セラミックコンデンサアレイについて説明する。この積層型セラミックコンデンサアレイは、図１〜図３に示すように、複数のセラミック層１４〜１９を積層してセラミック素体１０を形成するとともに、このセラミック素体１０の内部に第１内部電極２１及び第２内部電極２２と第１内部導体２３及び第２内部導体２４を形成したものである。
【００１４】
セラミック素体１０は、互いに対向する第１主面１１ａ及び第２主面１１ｂと、互いに対向する第１側面１２ａ及び第２側面１２ｂと、互いに対向する第１端面１３ａ及び第２端面１３ｂと、を有する直方体形状をなしている。第１側面１２ａ及び第２側面１２ｂには、それぞれ、上下方向に延在する帯状の第１外部端子電極２５及び第２外部端子電極２６が互いに電気的に絶縁された状態で形成されている。
【００１５】
第１内部電極２１及び第１内部導体２３は第１側面１２ａまで引き出されて第１外部端子電極２５と電気的に接続されている。第２内部電極２２及び第２内部導体２４は第２側面１２ｂまで引き出されて第２外部端子電極２６と電気的に接続されている。
【００１６】
第１及び第２外部端子電極２５，２６は、それぞれ、下地めっき膜と上層めっき膜とからなり、第１及び第２側面１２ａ，１２ｂに第１及び第２主面１１ａ，１１ｂに回り込むように形成されている。下地めっき膜は、それぞれ、第１及び第２内部電極２１，２２の露出部を被覆するようにして第１及び第２側面１２ａ，１２ｂに直接めっきにより形成されている。上層めっき膜は下地めっき膜を被覆するようにして形成された第１層と、該第１層を被覆するようにして形成された第２層とからなる。
【００１７】
図３に示すように、第１内部電極２１と第２内部電極２２は、一のセラミック層１６，１７上では互いに隣接し、積層方向には互いにセラミック層１６を介して対向して容量を形成している。
【００１８】
第１及び第２内部導体２３，２４は、上下の外層部に配置され、前記下地めっき膜のめっき成長の核として機能するものである。即ち、下地めっき膜が第１及び第２主面１１ａ，１１ｂに向かって成長するのを補助する。なお、第１及び第２内部導体２３，２４は省略してもよい。即ち、第１及び第２内部電極の２１，２２の積層枚数が十分に多い場合や、下地めっき膜を上下方向にそれほど成長させる必要がない場合には、第１及び第２内部導体２３，２４を形成する必要はない。
【００１９】
セラミック層として、例えば、ＢａＴiＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などを主成分とする誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。セラミック層の焼成後の厚みは、０．１〜１０μｍであることが好ましい。
【００２０】
内部電極、内部導体としては、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ、又はそれらの合金などを用いることができる。内部電極の焼成後の厚みは、０．１〜２．０μｍであることが好ましい。
【００２１】
外部端子電極の下地めっき膜及び上層めっき膜は、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、Ｂｉ及びＺｎからなる群から選ばれた１種の金属又は該金属を含む合金からなることが好ましい。例えば、内部電極としてＮｉを用いた場合、下地めっき膜としてはＮｉと接合性の良好なＣｕを用いることが好ましい。また、上層めっき膜の第１層としては、はんだバリア性能を有するＮｉを用いることが好ましく、第２層としては、はんだ濡れ性の良好なＳｎやＡｕを用いることが好ましい。上層めっき膜は必要に応じて形成されるものであり、下地めっき膜１層であってもよい。各めっき膜１層当たりの厚みは、１〜１５μｍであることが好ましい。
【００２２】
次に、前記積層型セラミックコンデンサアレイの製造方法について説明する。
【００２３】
（工程１）セラミックグリーンシート、内部電極用導電性ペースト、内部導体用導電性ペーストを準備する。セラミックグリーンシートや導電性ペーストに含まれるバインダ及び溶剤は、周知の有機バインダや有機溶剤を用いることができる。
【００２４】
（工程２）セラミックグリーンシート上に、スクリーン印刷などにより所定のパターンで導電性ペーストを印刷し、内部電極パターン及び内部導体パターンを形成する。
【００２５】
（工程３）前記セラミックグリーンシートを所定枚数積層し、マザー積層体を製作する。マザー積層体は、必要に応じて、静水圧プレスなどの手段により積層方向に圧着される。
【００２６】
（工程４）生のマザー積層体を所定のサイズにカットし、生チップを切り出す。
【００２７】
（工程５）前記生チップを焼成する。焼成温度は、セラミックや内部電極などの材料にもよるが、９００〜１３００℃であることが好ましい。
【００２８】
（工程６）必要に応じて、バレル研磨などの研磨処理を施し、内部電極の露出部の面出しを行う。同時に、積層体の稜線部や角部に丸みが形成される。
【００２９】
（工程７）めっき処理を施して、内部電極及び内部導体の露出部上に下地めっき膜を形成する。電解めっき、無電解めっきのいずれを採用してもよい。無電解めっきはめっき析出速度を向上させるために触媒などによる前処理が必要となり、工程が複雑化する。従って、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを採用することが好ましい。
【００３０】
（工程８）必要に応じて、下地めっき膜上に１層以上の上層めっき膜を形成する。
【００３１】
（工程９）前述のごとく作製したコンデンサアレイを選別する。図４に良品であるコンデンサアレイの内部電極２１，２２の形成状態を示し、図５に不良品であるコンデンサアレイの内部電極２１，２２の形成状態を示す。
【００３２】
図４における各符号の意味は以下のとおりである。
Ｇ１：第１内部電極の容量部と第１端面との距離（サイドギャップ）
Ｇ２：第１外部端子電極と第１端面との距離
Ｗ１：第１内部電極の中心線Ｃと容量部側辺との距離
Ｄ１：第１内部電極の中心線Ｃと第１外部端子電極の一方側辺との距離
Ｄ２：第１内部電極の中心線Ｃと第１外部端子電極の他方側辺との距離
【００３３】
本実施例では、外部端子電極２５，２６が直接めっきにより形成された下地めっき膜を有するため、外部端子電極２５，２６は内部電極２１，２２の露出部を中心として左右方向に実質的に均等に成長する。距離Ｗ１は内部電極パターンの設計、距離Ｄ１はめっき条件に主に左右されるが、ばらつきを比較的小さく抑えることができるため、設計上、距離Ｗ１，Ｄ１は定数とみなすことができる。よって、実質的に（Ｇ１＋Ｗ１）＝（Ｇ２＋Ｄ１）となり、サイドギャップＧ１の長短を、距離Ｇ２の長短を測定することで判別することが可能である。
【００３４】
従って、予め良品となる標準試料群から、サイドギャップＧ１の良品範囲と距離Ｇ２の良品範囲（基準値）を求めておき、距離Ｇ２の実測値が良品範囲に含まれるものをサイドギャップ良品と判別し、良品範囲から外れるものをサイドギャップ不良品と判別し、除去することができる。なお、図５では、距離Ｇ２が短すぎるために不良品と判別されたものを示している。
【００３５】
距離Ｇ２の測定方法としては、例えば、第１側面１２ａが上方を向くようにコンデンサアレイを整列させ、上方からＣＣＤカメラなどの撮像手段により第１側面１２ａを観察し、距離Ｇ２を測定することが挙げられる。撮像手段の内部処理では、例えば、画像情報が２値化され、外部端子電極２５，２６とセラミック素体１０との境界が認識される。
【００３６】
また、第１主面１１ａが上方を向くようにしてコンデンサアレイを整列させ、上方からＣＣＤカメラなどの撮像手段により第１側面１２ａの外部端子電極２５の突出状態を観察し、距離Ｇ２を測定してもよい。この場合、第２側面１２ｂの状態も同時に観察することができ、選別工程を時間的に短縮することが可能となる。このような測定方法を用いる場合、例えば、光の反射率が外部端子電極２５，２６及びセラミック素体１０と異なる部材の上にコンデンサアレイを載置して観察し、撮像手段の内部処理において画像情報を３値化することにより、外部端子電極２５，２６、セラミック素体１０及び周囲の空間との境界が認識され、距離Ｇ２を測定することができる。
【００３７】
（測定不能例、図６参照）
なお、特許文献２に示されているように、外部端子電極２５，２６をペーストの塗布、焼付けによって形成する方法では、距離Ｇ２をサイドギャップＧ１に置き換えて選別を行うことができない。従来のペースト塗布工法では、内部電極２１，２２の中心線Ｃに対して外部端子電極２５，２６がずれて形成されやすい。これは、ペースト塗布精度に限界があり、目的とする位置に精度よくペーストを塗布することが困難なためである。それゆえ、（Ｇ１＋Ｗ１）＝（Ｇ２＋Ｄ１）とみなすことが困難である。例えば、図６に示すようなサイドギャップ不良品であっても、良品と誤認してしまうおそれがある。換言すれば、図５と比較した場合、サイドギャップＧ１がともに不良であっても距離Ｇ２が大きくて良品と判別されるおそれがある。
【００３８】
（第２実施例、図７参照）
図７は、多端子型の低ＥＳＬ積層型セラミックコンデンサの二つのセラミック層を示す。この積層型セラミックコンデンサにおいて、第１及び第２内部電極２１，２２はそれぞれ露出部を有する複数の引出し部を備えている。そして、第１及び第２内部電極２１，２２のそれぞれの露出部は第１及び第２側面１２ａ，１２ｂのそれぞれにおいてオフセットされて配置されている。このような積層型セラミックコンデンサにおいても、外部端子電極２５，２６を素体１０の側面１２ａ，１２ｂ上にめっきにより形成することにより、外部端子電極２５，２６から素体１０の端面１３ａ，１３ｂまでの距離Ｇ２を測定することでサイドギャップＧ１の良否を選別することができる。
【００３９】
（第３実施例、図８参照）
図８は、２端子型の積層型セラミックコンデンサの二つのセラミック層を示す。この積層型セラミックコンデンサにおいて、第１及び第２内部電極２１，２２は長い露出部を有し、第１及び第２側面１２ａ，１２ｂに比較的広い面積の第１及び第２外部端子電極２５，２６が形成されている。このような積層型セラミックコンデンサにおいても、外部端子電極２５，２６を素体１０の側面１２ａ，１２ｂ上にめっきにより形成することにより、外部端子電極２５，２６から素体１０の端面１３ａ，１３ｂまでの距離Ｇ２を測定することでサイドギャップＧ１の良否を選別することができる。
【００４０】
（他の実施例）
なお、本発明に係る積層型電子部品の製造方法は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができることは勿論である。
【図面の簡単な説明】
【００４１】
【図１】第１実施例にて製造された積層型セラミックコンデンサアレイを示す斜視図である。
【図２】図１のＡ−Ａ断面図である。
【図３】前記積層型セラミックコンデンサアレイの各層を分解して示す平面図である。
【図４】良品と判別されるサイドギャップを示す平面図である。
【図５】不良品と判別されるサイドギャップを示す平面図である。
【図６】従来の製造方法によって良品と誤判別されるサイドギャップを示す平面図である。
【図７】第２実施例にて製造された積層型セラミックコンデンサの二つの層を示す平面図である。
【図８】第３実施例にて製造された積層型セラミックコンデンサの二つの層を示す平面図である。
【図９】従来の問題点を示すために積層型セラミックコンデンサアレイの二つの層を示す平面図である。
【符号の説明】
【００４２】
１０…セラミック素体
１１ａ，１１ｂ…主面
１２ａ，１２ｂ…側面
１３ａ，１３ｂ…端面
２１，２２…内部電極
２５，２６…外部端子電極
Ｇ１…サイドギャップ
Ｇ２…外部端子電極−端面間距離
【技術分野】
【０００１】
本発明は、積層型電子部品の製造方法、特に、複数のセラミック層の間に複数の内部電極を内蔵した積層型セラミックコンデンサアレイなどの積層型電子部品の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話や携帯音楽プレーヤなどの電子機器の小型化に伴い、電子機器に内蔵される配線基板においては、電子部品の高密度実装化が急速に進んでいる。これを受けて、実装スペースや実装部品点数を削減するため、複数の回路素子を１チップ化した電子部品が求められており、コンデンサアレイに代表されるアレイ型電子部品が用いられている。
【０００３】
アレイ型の多端子タイプの電子部品は、直方体形状の積層体を備え、該積層体の側面上には複数の帯状の外部端子電極が形成されている。
【０００４】
従来の積層型セラミックコンデンサアレイとしては、特許文献１などに代表されるものが知られている。具体的には、図９に、上下のセラミック層１０５，１０６上にそれぞれ、第１内部電極１１１及び第２内部電極１１２を形成し、各内部電極１１１，１１２の引出し部をセラミック素体１００の側面１０２ａ，１０２ｂに露出させるとともに、該側面１０２ａ，１０２ｂに形成した外部端子電極１２１，１２２に電気的に接続している。外部端子電極１２１，１２２は、例えば、特許文献２に示されているように、電極ペーストを塗布することにより形成される。
【０００５】
コンデンサアレイでは、近年では大容量化が求められ、内部電極１１１，１１２の面積を大きくする必要に迫られている。内部電極１１１，１１２の面積を大きくし、かつ、小型化を維持するには容量部とセラミック素体１００の端面１０３ａ，１０３ｂとのギャップＧを狭くする必要がある。しかし、サイドギャップＧを狭くし過ぎると、セラミック層１０５，１０６間の密着性が弱まり、水分が内部電極１１１，１１２にまで侵入しやすくなり、ショートなどの故障が発生するおそれがある。
【０００６】
仮に、サイドギャップの限界を見極めて設計寸法を決めたとしても、コンデンサアレイの製造工程においては、積層ずれ、カットずれなどの不良発生要因が存在するため、実際には、サイドギャップが設計値どおりに製造されない。そして、サイドギャップの不良を選別して不良品を除去するために、外部端子電極を形成する前に、個々のセラミック素体について側面の内部電極露出部をカメラなどの撮像手段を用いて観察し、サイドギャップの距離を測定していた。しかし、内部電極露出部は小さく、測定精度が低く、しかも非常に手間の掛かる作業であった。それゆえ、現実的には、サイドギャップの設計寸法を必要以上に大きく設定せざるを得なかった。
【特許文献１】特開２００４−４７７０７号公報
【特許文献２】特開平１０−２２１８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、セラミック素体の端面と内部電極とのサイドギャップを正確に測定でき、極力小型化を図ることのできる積層型電子部品の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するため、本発明の一形態である積層型電子部品の製造方法は、
複数のセラミック層を積層し、互いに対向する第１主面及び第２主面と、互いに対向する第１側面及び第２側面と、互いに対向する第１端面及び第２端面と、を有するセラミック素体を形成するとともに、このセラミック素体の内部に、第１側面において該第１側面よりも短い幅の露出部を有する内部電極を形成する工程と、
第１側面上にめっきにより前記内部電極の露出部と電気的に接続された下地めっき膜を有する帯状の外部端子電極を形成する工程と、
第１端面に最も近い外部端子電極から第１端面までの距離を測定し、測定された距離が所定の基準値を満たさない場合、そのセラミック素体を不良品として選別除去する工程と、
を備えたことを特徴とする。
【０００９】
前記積層型電子部品の製造方法において、セラミック素体の第１側面上にはめっきによって外部端子電極が形成される。めっきは内部電極露出部を中心として左右方向に実質的に均等に成長するため、外部端子電極とセラミック素体の第１端面との距離を実際のサイドギャップの距離に置き換えてサイドギャップの良否を選別することができる。外部端子電極は一つの面として観察されるため、画像として認識しやすく、高精度に距離の測定を行うことができる。
【００１０】
また、外部端子電極は第１側面から突出するように形成されるため、第１又は第２主面方向からも外部端子電極と第１端面との距離を測定することが可能である。
【発明の効果】
【００１１】
本発明によれば、サイドギャップの測定を容易かつ高精度に行うことができ、不良品を効率よく除去することができ、サイドギャップの設計値を小さく設定できるのでセラミック素体の大型化を回避できる。サイドギャップの測定に際して、第１側面方向のみでなく第１又は第２主面方向からも測定できるので、測定方向の自由度が増し、主面方向からの測定では第１及び第２側面において同時に測定することも可能である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る積層型電子部品の製造方法の実施例について添付図面を参照して説明する。
【００１３】
（第１実施例、図１〜図５参照）
本発明の第１実施例によって製造された積層型セラミックコンデンサアレイについて説明する。この積層型セラミックコンデンサアレイは、図１〜図３に示すように、複数のセラミック層１４〜１９を積層してセラミック素体１０を形成するとともに、このセラミック素体１０の内部に第１内部電極２１及び第２内部電極２２と第１内部導体２３及び第２内部導体２４を形成したものである。
【００１４】
セラミック素体１０は、互いに対向する第１主面１１ａ及び第２主面１１ｂと、互いに対向する第１側面１２ａ及び第２側面１２ｂと、互いに対向する第１端面１３ａ及び第２端面１３ｂと、を有する直方体形状をなしている。第１側面１２ａ及び第２側面１２ｂには、それぞれ、上下方向に延在する帯状の第１外部端子電極２５及び第２外部端子電極２６が互いに電気的に絶縁された状態で形成されている。
【００１５】
第１内部電極２１及び第１内部導体２３は第１側面１２ａまで引き出されて第１外部端子電極２５と電気的に接続されている。第２内部電極２２及び第２内部導体２４は第２側面１２ｂまで引き出されて第２外部端子電極２６と電気的に接続されている。
【００１６】
第１及び第２外部端子電極２５，２６は、それぞれ、下地めっき膜と上層めっき膜とからなり、第１及び第２側面１２ａ，１２ｂに第１及び第２主面１１ａ，１１ｂに回り込むように形成されている。下地めっき膜は、それぞれ、第１及び第２内部電極２１，２２の露出部を被覆するようにして第１及び第２側面１２ａ，１２ｂに直接めっきにより形成されている。上層めっき膜は下地めっき膜を被覆するようにして形成された第１層と、該第１層を被覆するようにして形成された第２層とからなる。
【００１７】
図３に示すように、第１内部電極２１と第２内部電極２２は、一のセラミック層１６，１７上では互いに隣接し、積層方向には互いにセラミック層１６を介して対向して容量を形成している。
【００１８】
第１及び第２内部導体２３，２４は、上下の外層部に配置され、前記下地めっき膜のめっき成長の核として機能するものである。即ち、下地めっき膜が第１及び第２主面１１ａ，１１ｂに向かって成長するのを補助する。なお、第１及び第２内部導体２３，２４は省略してもよい。即ち、第１及び第２内部電極の２１，２２の積層枚数が十分に多い場合や、下地めっき膜を上下方向にそれほど成長させる必要がない場合には、第１及び第２内部導体２３，２４を形成する必要はない。
【００１９】
セラミック層として、例えば、ＢａＴiＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などを主成分とする誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。セラミック層の焼成後の厚みは、０．１〜１０μｍであることが好ましい。
【００２０】
内部電極、内部導体としては、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ、又はそれらの合金などを用いることができる。内部電極の焼成後の厚みは、０．１〜２．０μｍであることが好ましい。
【００２１】
外部端子電極の下地めっき膜及び上層めっき膜は、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、Ｂｉ及びＺｎからなる群から選ばれた１種の金属又は該金属を含む合金からなることが好ましい。例えば、内部電極としてＮｉを用いた場合、下地めっき膜としてはＮｉと接合性の良好なＣｕを用いることが好ましい。また、上層めっき膜の第１層としては、はんだバリア性能を有するＮｉを用いることが好ましく、第２層としては、はんだ濡れ性の良好なＳｎやＡｕを用いることが好ましい。上層めっき膜は必要に応じて形成されるものであり、下地めっき膜１層であってもよい。各めっき膜１層当たりの厚みは、１〜１５μｍであることが好ましい。
【００２２】
次に、前記積層型セラミックコンデンサアレイの製造方法について説明する。
【００２３】
（工程１）セラミックグリーンシート、内部電極用導電性ペースト、内部導体用導電性ペーストを準備する。セラミックグリーンシートや導電性ペーストに含まれるバインダ及び溶剤は、周知の有機バインダや有機溶剤を用いることができる。
【００２４】
（工程２）セラミックグリーンシート上に、スクリーン印刷などにより所定のパターンで導電性ペーストを印刷し、内部電極パターン及び内部導体パターンを形成する。
【００２５】
（工程３）前記セラミックグリーンシートを所定枚数積層し、マザー積層体を製作する。マザー積層体は、必要に応じて、静水圧プレスなどの手段により積層方向に圧着される。
【００２６】
（工程４）生のマザー積層体を所定のサイズにカットし、生チップを切り出す。
【００２７】
（工程５）前記生チップを焼成する。焼成温度は、セラミックや内部電極などの材料にもよるが、９００〜１３００℃であることが好ましい。
【００２８】
（工程６）必要に応じて、バレル研磨などの研磨処理を施し、内部電極の露出部の面出しを行う。同時に、積層体の稜線部や角部に丸みが形成される。
【００２９】
（工程７）めっき処理を施して、内部電極及び内部導体の露出部上に下地めっき膜を形成する。電解めっき、無電解めっきのいずれを採用してもよい。無電解めっきはめっき析出速度を向上させるために触媒などによる前処理が必要となり、工程が複雑化する。従って、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを採用することが好ましい。
【００３０】
（工程８）必要に応じて、下地めっき膜上に１層以上の上層めっき膜を形成する。
【００３１】
（工程９）前述のごとく作製したコンデンサアレイを選別する。図４に良品であるコンデンサアレイの内部電極２１，２２の形成状態を示し、図５に不良品であるコンデンサアレイの内部電極２１，２２の形成状態を示す。
【００３２】
図４における各符号の意味は以下のとおりである。
Ｇ１：第１内部電極の容量部と第１端面との距離（サイドギャップ）
Ｇ２：第１外部端子電極と第１端面との距離
Ｗ１：第１内部電極の中心線Ｃと容量部側辺との距離
Ｄ１：第１内部電極の中心線Ｃと第１外部端子電極の一方側辺との距離
Ｄ２：第１内部電極の中心線Ｃと第１外部端子電極の他方側辺との距離
【００３３】
本実施例では、外部端子電極２５，２６が直接めっきにより形成された下地めっき膜を有するため、外部端子電極２５，２６は内部電極２１，２２の露出部を中心として左右方向に実質的に均等に成長する。距離Ｗ１は内部電極パターンの設計、距離Ｄ１はめっき条件に主に左右されるが、ばらつきを比較的小さく抑えることができるため、設計上、距離Ｗ１，Ｄ１は定数とみなすことができる。よって、実質的に（Ｇ１＋Ｗ１）＝（Ｇ２＋Ｄ１）となり、サイドギャップＧ１の長短を、距離Ｇ２の長短を測定することで判別することが可能である。
【００３４】
従って、予め良品となる標準試料群から、サイドギャップＧ１の良品範囲と距離Ｇ２の良品範囲（基準値）を求めておき、距離Ｇ２の実測値が良品範囲に含まれるものをサイドギャップ良品と判別し、良品範囲から外れるものをサイドギャップ不良品と判別し、除去することができる。なお、図５では、距離Ｇ２が短すぎるために不良品と判別されたものを示している。
【００３５】
距離Ｇ２の測定方法としては、例えば、第１側面１２ａが上方を向くようにコンデンサアレイを整列させ、上方からＣＣＤカメラなどの撮像手段により第１側面１２ａを観察し、距離Ｇ２を測定することが挙げられる。撮像手段の内部処理では、例えば、画像情報が２値化され、外部端子電極２５，２６とセラミック素体１０との境界が認識される。
【００３６】
また、第１主面１１ａが上方を向くようにしてコンデンサアレイを整列させ、上方からＣＣＤカメラなどの撮像手段により第１側面１２ａの外部端子電極２５の突出状態を観察し、距離Ｇ２を測定してもよい。この場合、第２側面１２ｂの状態も同時に観察することができ、選別工程を時間的に短縮することが可能となる。このような測定方法を用いる場合、例えば、光の反射率が外部端子電極２５，２６及びセラミック素体１０と異なる部材の上にコンデンサアレイを載置して観察し、撮像手段の内部処理において画像情報を３値化することにより、外部端子電極２５，２６、セラミック素体１０及び周囲の空間との境界が認識され、距離Ｇ２を測定することができる。
【００３７】
（測定不能例、図６参照）
なお、特許文献２に示されているように、外部端子電極２５，２６をペーストの塗布、焼付けによって形成する方法では、距離Ｇ２をサイドギャップＧ１に置き換えて選別を行うことができない。従来のペースト塗布工法では、内部電極２１，２２の中心線Ｃに対して外部端子電極２５，２６がずれて形成されやすい。これは、ペースト塗布精度に限界があり、目的とする位置に精度よくペーストを塗布することが困難なためである。それゆえ、（Ｇ１＋Ｗ１）＝（Ｇ２＋Ｄ１）とみなすことが困難である。例えば、図６に示すようなサイドギャップ不良品であっても、良品と誤認してしまうおそれがある。換言すれば、図５と比較した場合、サイドギャップＧ１がともに不良であっても距離Ｇ２が大きくて良品と判別されるおそれがある。
【００３８】
（第２実施例、図７参照）
図７は、多端子型の低ＥＳＬ積層型セラミックコンデンサの二つのセラミック層を示す。この積層型セラミックコンデンサにおいて、第１及び第２内部電極２１，２２はそれぞれ露出部を有する複数の引出し部を備えている。そして、第１及び第２内部電極２１，２２のそれぞれの露出部は第１及び第２側面１２ａ，１２ｂのそれぞれにおいてオフセットされて配置されている。このような積層型セラミックコンデンサにおいても、外部端子電極２５，２６を素体１０の側面１２ａ，１２ｂ上にめっきにより形成することにより、外部端子電極２５，２６から素体１０の端面１３ａ，１３ｂまでの距離Ｇ２を測定することでサイドギャップＧ１の良否を選別することができる。
【００３９】
（第３実施例、図８参照）
図８は、２端子型の積層型セラミックコンデンサの二つのセラミック層を示す。この積層型セラミックコンデンサにおいて、第１及び第２内部電極２１，２２は長い露出部を有し、第１及び第２側面１２ａ，１２ｂに比較的広い面積の第１及び第２外部端子電極２５，２６が形成されている。このような積層型セラミックコンデンサにおいても、外部端子電極２５，２６を素体１０の側面１２ａ，１２ｂ上にめっきにより形成することにより、外部端子電極２５，２６から素体１０の端面１３ａ，１３ｂまでの距離Ｇ２を測定することでサイドギャップＧ１の良否を選別することができる。
【００４０】
（他の実施例）
なお、本発明に係る積層型電子部品の製造方法は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができることは勿論である。
【図面の簡単な説明】
【００４１】
【図１】第１実施例にて製造された積層型セラミックコンデンサアレイを示す斜視図である。
【図２】図１のＡ−Ａ断面図である。
【図３】前記積層型セラミックコンデンサアレイの各層を分解して示す平面図である。
【図４】良品と判別されるサイドギャップを示す平面図である。
【図５】不良品と判別されるサイドギャップを示す平面図である。
【図６】従来の製造方法によって良品と誤判別されるサイドギャップを示す平面図である。
【図７】第２実施例にて製造された積層型セラミックコンデンサの二つの層を示す平面図である。
【図８】第３実施例にて製造された積層型セラミックコンデンサの二つの層を示す平面図である。
【図９】従来の問題点を示すために積層型セラミックコンデンサアレイの二つの層を示す平面図である。
【符号の説明】
【００４２】
１０…セラミック素体
１１ａ，１１ｂ…主面
１２ａ，１２ｂ…側面
１３ａ，１３ｂ…端面
２１，２２…内部電極
２５，２６…外部端子電極
Ｇ１…サイドギャップ
Ｇ２…外部端子電極−端面間距離
【特許請求の範囲】
【請求項１】
複数のセラミック層を積層し、互いに対向する第１主面及び第２主面と、互いに対向する第１側面及び第２側面と、互いに対向する第１端面及び第２端面と、を有するセラミック素体を形成するとともに、このセラミック素体の内部に、第１側面において該第１側面よりも短い幅の露出部を有する内部電極を形成する工程と、
第１側面上にめっきにより前記内部電極の露出部と電気的に接続された下地めっき膜を有する帯状の外部端子電極を形成する工程と、
第１端面に最も近い外部端子電極から第１端面までの距離を測定し、測定された距離が所定の基準値を満たさない場合、そのセラミック素体を不良品として選別除去する工程と、
を備えたことを特徴とする積層型電子部品の製造方法。
【請求項２】
前記内部電極は互いにセラミック層を介して対向する第１内部電極と第２内部電極とからなり、第１内部電極と第２内部電極は一のセラミック層上に隣接して配置されていること、を特徴とする請求項１に記載の積層型電子部品の製造方法。
【請求項１】
複数のセラミック層を積層し、互いに対向する第１主面及び第２主面と、互いに対向する第１側面及び第２側面と、互いに対向する第１端面及び第２端面と、を有するセラミック素体を形成するとともに、このセラミック素体の内部に、第１側面において該第１側面よりも短い幅の露出部を有する内部電極を形成する工程と、
第１側面上にめっきにより前記内部電極の露出部と電気的に接続された下地めっき膜を有する帯状の外部端子電極を形成する工程と、
第１端面に最も近い外部端子電極から第１端面までの距離を測定し、測定された距離が所定の基準値を満たさない場合、そのセラミック素体を不良品として選別除去する工程と、
を備えたことを特徴とする積層型電子部品の製造方法。
【請求項２】
前記内部電極は互いにセラミック層を介して対向する第１内部電極と第２内部電極とからなり、第１内部電極と第２内部電極は一のセラミック層上に隣接して配置されていること、を特徴とする請求項１に記載の積層型電子部品の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−１６１０１（Ｐ２０１０−１６１０１Ａ）
【公開日】平成２２年１月２１日（２０１０．１．２１）
【国際特許分類】
【出願番号】特願２００８−１７３４２３（Ｐ２００８−１７３４２３）
【出願日】平成２０年７月２日（２００８．７．２）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【公開日】平成２２年１月２１日（２０１０．１．２１）
【国際特許分類】
【出願日】平成２０年７月２日（２００８．７．２）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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