空間ノイズに対して低感度の電磁放射検出デバイス
【課題】電磁放射検出デバイスを提供する。
【解決手段】電磁放射検出デバイスは、一つ以上のサブアセンブリ（３００）にまとめられた複数の基本検出器（３２、３２０）を含む。各サブアセンブリは複数の基本検出器（３２、３２０）を含む。各基本検出器（３２、３２０）は、相互接続部（３２．１、３２０．１）によってインピーダンス整合デバイス（３３）に接続されている。そして、インピーダンス整合デバイス（３３）が、単一のサブアセンブリ（３００）の全ての基本検出器（３２、３２０）に共通であり、各サブアセンブリ（３００）において、相互接続部（３２．１、３２０．１）が略同一の抵抗値を有することを特徴とする。
【解決手段】電磁放射検出デバイスは、一つ以上のサブアセンブリ（３００）にまとめられた複数の基本検出器（３２、３２０）を含む。各サブアセンブリは複数の基本検出器（３２、３２０）を含む。各基本検出器（３２、３２０）は、相互接続部（３２．１、３２０．１）によってインピーダンス整合デバイス（３３）に接続されている。そして、インピーダンス整合デバイス（３３）が、単一のサブアセンブリ（３００）の全ての基本検出器（３２、３２０）に共通であり、各サブアセンブリ（３００）において、相互接続部（３２．１、３２０．１）が略同一の抵抗値を有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電磁放射を検出するデバイスの分野に関する。本発明は、有利にはボロメータ又はマイクロボロメータに基づいて赤外放射を検出するデバイスに関するが、光ダイオード又は光伝導体に基づいて電磁放射を検出するデバイスにも関する。本発明の利用分野は特に、多数の基本検出器から形成可能な電子網膜（撮像装置とも称される）の製造をカバーする。マイクロボロメータは、その少なくとも一寸法がマイクロメートルのものであるボロメータを意味するものであり、特にマイクロエレクトロニクスの技術、又はマイクロテクノロジー及び／又はナノテクノロジーを用いて製造されるボロメータに関する。
【背景技術】
【０００２】
電磁放射の検出及びイメージング用の現状の技術の検出デバイスは、少なくとも一つの行及び／又は少なくとも一つの列に配列された基本検出器のマトリクスの使用に基づいたものである。
【０００３】
多様なレンズ光学系のアセンブリで構成された光学システムが一般的に、検出対象の放射ソースと基本検出器を含む平面との間に挿入される。この光学システムの機能は、入射光線が基本検出器上に合焦するようにその入射光線を曲げることと、検出平面上にソースの像を再生することである。従って、各基本検出器は、特定の入射角でデバイスが受ける電磁放射の量の特性である情報の要素を同時に受けることである。マトリクスの多様な基本検出器によって伝えられる信号の読み取りは、ソースによって放出される電磁放射の二次元マッピング（像と称される）を再構築することを可能にする。
【０００４】
基本検出器によって伝えられる信号の読み取りを行うため、検出デバイス上の基本検出器と同じ数だけの信号の入力を有する電子回路が提供される。この電子回路（読み取り回路と称される）は、ＣＭＯＳ若しくはＢＩＣＭＯＳマイクロエレクトロニクス技術を用いた、又はＣＣＤマイクロエレクトロニクス技術を用いた集積回路で構成可能である。
【０００５】
本明細書では以下において、画素とは、単一の基本検出器と、その基本検出器を読み取り回路に接続する基本検出器専用の電気部品とを備えるものと定義される。それら電気部品は、相互接続部や、電気接続部、スイッチ、インピーダンス整合デバイスであり得る。また、画素は、単一の基本検出器専用のキャプチャ及び整形回路を含み得る。画素間隔は、二つの隣接する画素間の周期であると定義される。
【０００６】
読み取り回路及び基本検出器のマトリクスは、モノリシックユニットを構成する単一基板上に、又は二つの別個の基板上に形成可能であり、後者の場合には、二つの別個の基板は相互接続されて、ハイブリッドユニットを構成する。
【０００７】
基本検出器の分極に加えて、読み取り回路は、検出デバイスの動作用の以下の三つの機能を果たす：
インピーダンス整合デバイスによって行われる、各基本検出器と読み取り回路との間のインピーダンス整合機能、
キャプチャ及び整形回路によって達成される、基本検出器によって伝えられる信号のキャプチャ及び整形機能、
スイッチ及び制御手段の組み合わせによって一般的には行われる、単一の電気信号状の異なる基本検出器に起因する信号の多重化。そして、その単一の電子信号（ビデオ信号と称される）は、表示システムによって利用可能である。
【０００８】
関連する他の機能、例えば、ビデオ信号のアナログ・デジタル変換機能等を読み取り回路に含めることができる。
【０００９】
上記三つの機能（インピーダンス整合、信号のキャプチャ、多重化）を有する読み取り回路の形成は、それら機能の複雑な構成を必要とする複雑な作業である。実際、これら三つの機能の構成は、信号対ノイズ比、及び基本検出器の効率に大きな影響を与える。
【００１０】
赤外線光起電基本検出器の場合、キャプチャ及びインピーダンス整合機能及び信号整形機能は、各画素内に置かれるので、各基本検出器に近く、マトリクスのスケールにおける不均一性を低減することによってマトリクスの全ての画素に対するより均一な動作点を実現可能にするようにされる。こうした不均一性は固定空間ノイズとも称される。
【００１１】
従って、マトリクス中の基本検出器と同じ数だけのインピーダンス整合デバイスとキャプチャ及び整形回路とが存在する。マイクロボロメータを備えた赤外線基本検出器、又は可視波長用の光起電検出器の場合、キャプチャ及び整形機能は一般的に、マトリクスの周辺（例えばマトリクスの各列又は各行の終わり）に非局在化される一方、インピーダンス整合機能は、画素内部に残っていることが多い。マイクロボロメータが大気温度で動作する一方で、赤外線光ダイオードを備えた基本検出器は７７Ｋ近くの極低温の動作温度を要することが多いので、マイクロボロメータの使用が有利である。
【００１２】
多重化機能は一般的に、画素内に位置して所定の列又は所定の行内の多重化を行う第一の部分と、有利には列又は行の端に位置してマトリクスの複数の列又は複数の行の多重化を行う第二の部分との間に分布する。画素内部のみで多重化を行う構成も可能である。
【００１３】
光起電赤外線基本検出器の電気結合を読み取り回路で行うことを可能にする方法がいくつか非特許文献１に記載されていて、その全内容が本願において参照される。
【００１４】
複数の解決策が研究されている中で、インピーダンス整合機能を、直接注入とも称される共通ゲートアセンブリ中のＭＯＳトランジスタによって行うことが有利であるとわかってきたが、これは通常の使用条件において基本検出器中を流れる電流が高レベルであることによる。
【００１５】
図１は、赤外線光ダイオード型の基本検出器２によって形成された画素１の電気回路図を示し、その基本検出器２は、ソース及びドレインを有する直接注入インピーダンス整合トランジスタ型のインピーダンス整合デバイス３に直列に結合されている。光ダイオード２のアノードは、インピーダンス整合デバイスの入力端子、この場合は整合トランジスタ３のソースに接続されている。このアセンブリは低い入力インピーダンスを有するが、本願において、インピーダンスは、整合トランジスタ３の相互コンダクタンス値の逆数として表される。この相互コンダクタンス値は、整合トランジスタ３を伝わる分極電流Ｉに依存する。
【００１６】
直接注入アセンブリによって、各基本検出器２に対して単一の整合トランジスタ３しか有さない小型のインピーダンス整合デバイスを得ることができる。従って、小型の画素内にインピーダンス整合機能を簡単に組み込むことができるが、これは、例えばアンプベースのインピーダンス整合アセンブリの場合には当てはまらない。
【００１７】
更なる効率のために、電磁放射検出デバイスは、感度の線形性及び均一性の特性を要するが、直接注入アセンブリはこれらの特性を改善することができる。
【００１８】
しかしながら、画素の幾何学的形状によって課される集積及び小型化の制約を考慮しなければならない。画素のサイズは新しい製品世代ごとにより小さくなる傾向にあるので、インピーダンス整合デバイスは、各技術世代に対して益々限られた空間しか有さなくなっている。
【００１９】
本願において全内容が参照される非特許文献２には、直接注入アセンブリ内のインピーダンス整合トランジスタと共に機能するマイクロボロメータ型の基本検出器が示されている。このようなアセンブリが選択されているのは、マイクロボロメータの感度が、それを伝わる電流に比例するからであり、その電流は読み取り電流と称される。
【００２０】
図２は、ＰＭＯＳ型の整合トランジスタ２３、２３０の直接注入アセンブリによるマイクロボロメータ型の基本検出器２２、２２０の読み取り方法を用いて電磁放射を検出するデバイスを示し、それら整合トランジスタ２３、２３０は共通ゲートにアセンブリされて、各基本検出器２２、２２０に附随している。
【００２１】
検出デバイスは複数の画素を含むが、そのうち二つ２１、２１０が図示されている。各画素は、露光される入射電磁放射によって変化する電気抵抗を有するマイクロボロメータによって形成された基本検出器２２、２２０と、スイッチ２４、２４０とを含み、ＰＭＯＳ型の例で説明されている整合トランジスタ２３、２３０は、インピーダンス整合機能を果たす。
【００２２】
マイクロボロメータ２２、２２０は、各画素２１、２１０のインピーダンス整合デバイス２３、２３０の入力端子に第一の端子によって接続されている。インピーダンス整合デバイス２３、２３０が、ソース及びドレインを有する整合トランジスタであるので、マイクロボロメータ２２、２２０はそれぞれ、各画素２１、２１０の整合トランジスタ２３、２３０のソースに接続されている。マイクロボロメータ２２、２２０は、第二の端子によって、第一の共通電圧源Ｐ１に接続されていて、その第一の共通電圧源Ｐ１は、マイクロボロメータ２２、２２０を伝わる読み取り電流Ｉｄｓを、接続部Ｃ１を介して伝える。ＰＭＯＳトランジスタ２３、２３０のドレインは、スイッチ２４、２４０の第一の端子にそれぞれ接続されていて、そのスイッチ２４、２４０の第二の端子は共通読み取りバスＢ１に接続されている。読み取りバスＢ１は、基本検出器２２、２２０によって伝えられる信号のキャプチャ及び整形用の回路５に接続されている。スイッチ２４、２４０は、読み取りバスＢ１の所定の画素を絶縁することを可能にする。
【００２３】
キャプチャ及び整形回路５は一般的に、バスＢ１に接続された反転入力と、電圧源５４に接続された非反転入力と、出力とを有するオペアンプ５１を含む。コンデンサ５２がオペアンプ５１の反転入力と出力との間に設置されている。スイッチ５３が、コンデンサに並列に設置されている。
【００２４】
整合トランジスタ２３、２３０のゲートが、電気接続部Ｃ２を介して共通に第二の電圧源Ｐ２に接続されていて、その第二の電圧源Ｐ２は、整合トランジスタ２３、２３０の飽和動作を保証するように調節される。飽和動作は、必要とされる低入力インピーダンスを得ることを可能にする。
【００２５】
このようなアセンブリでは、スイッチ２４、２４０の一つが閉じられると、読み取り電流Ｉｄｓが、第一の電圧源Ｐ１と読み取りバスＢ１との間に確立されて、その振幅は、読み取り電流Ｉｄｓが流れるマイクロボロメータ２２、２２０の抵抗値によって変調される。マイクロボロメータ２２、２２０の抵抗は、入射電磁放射に依存する。
【００２６】
一度に単一のマイクロボロメータ２２、２２０のみがキャプチャ及び整形回路５に接続されるように、スイッチ２４、２４０を逐次的に閉じることができる。これは、異なる画素２１、２１０を伝わる読み取り電流Ｉｄｓの時間多重化を表す単一の電気信号を形成する。従って、これは、同じ読み取りバスＢ１を使用して一般的には所定の列又は所定の行に配置されている基本検出器によって伝えられる信号の時間多重化を形成する。この動作モードは一般的に“ロールシャッター”動作と称される。
【００２７】
ベースクリッピングデバイス６を含むことができ、その機能は、受けた電磁放射に関する情報を伝えずに読み取りバスＢ１を流れる読み取り電流Ｉｄｓの一部（共通モード電流と称される）を除去することである。共通モード電流の除去（ベースクリッピングとも称される）は、信号キャプチャ及び整形回路５により高い感度を与えることができる。以下においては、基本検出器２２、２２０の読み取りが行われる際に読み取りバスＢ１及び基本検出器２２、２２０を流れる読み取り電流のことをＩｄｓと称する。
【００２８】
マイクロボロメータの場合、共通モード電流は、使用中の検出デバイスの平均温度に大きく依存する。ベースクリッピングデバイス６は主にコントロール抵抗６１で構成され、そのコントロール抵抗６１は、基本検出器２２、２２０と同種類のマイクロボロメータで構成されているが、電磁放射に対して感度が低い。コントロール抵抗６１は、ＮＭＯＳ型の例で説明されているトランジスタ６２によって読み取りバスＢ１に接続されている一端子と、低インピーダンス電圧源６３（例えば接地）に接続されている他の端子とを有する。ベースクリッピングデバイスのトランジスタ６２は、電圧源（図示せず）に接続されたゲートを有し、キャプチャ及び整形回路５の入力において必要とされる低インピーダンスを得るために、トランジスタ６２の飽和動作を保証するように調節される。
【００２９】
このタイプのマイクロボロメータ６１は、ブラインドボロメータと称されて、各基本検出器２２、２２０の抵抗に対する差分読み取りを行うことができる。差分読み取りは、全てのマイクロボロメータ２２、２２０、６１に対して共通な抵抗の変化をキャンセルすることができる。特に、これによって、検出デバイス全体に対して共通である平均温度の変化による抵抗の変化を無視することができる。
【００３０】
ベースクリッピングデバイス６は、同じ読み取りバスＢ１を使用する複数の基本検出器２２、２２０に対して共通である。スイッチ２４、２４０を閉じると、読み取りバスＢ１を流れる電流は、基本検出器２２、２２０を流れる読み取り電流Ｉｄｓと等しくなる。ＮＭＯＳトランジスタ６２及びブラインドマイクロボロメータ６１は、画素２１、２１０のマイクロボロメータ２２、２２０を伝わる読み取り電流Ｉｄｓから、共通モード電流の大部分を引き出す。結果として、電磁放射による抵抗の変化に起因する電流の変化（基本検出器２２、２２０によって伝えられる信号と称される）が比例的に増幅されている電流を、キャプチャ及び整形回路５が受信する。
【００３１】
基本検出器２２、２２０が信号対ノイズ比を有するので、電子放射検出デバイスの性能は、キャプチャ及び整形回路５に固有の劣化、整合トランジスタ２３、２３０に固有の劣化、及び基本検出器２２、２２０のレイアウトに固有の劣化を最小化しつつ、基本検出器２２、２２０の信号対ノイズ比を再生する能力によって、測られる。
【００３２】
このようなデバイスの性能は、基本検出器によって伝えられる信号の再生品質によっても評価される。例えば、マイクロボロメータ型の基本検出器の場合、再生品質は、電磁放射によって引き起こされる読み取り電流Ｉｄｓの変化・対・短絡検出器に対して得られて読み取りインピーダンスがゼロである電流の変化（検出器の固有信号と称される）の比によって特徴付けられる。この比は、注入効率Ｅｔａとも称され、以下の関係式
【数１】
によって表され、ここで、Ｇｍは、直接注入整合トランジスタ２３、２３０の相互コンダクタンスであり、Ｒｄは、マイクロボロメータの抵抗値である。
【００３３】
関係式（１）によると、整合トランジスタ２３、２３０の相互コンダクタンスの逆数が、マイクロボロメータ２２、２２０の抵抗よりもはるかに低い場合に、１００％近くの注入効率を得ることができる。
【００３４】
低いノイズレベルを得ることが望まれるのであれば、高い値の注入効率としなければならない。
【００３５】
実際、キャプチャ及び整形回路５に入力されるノイズＩｎ‐ｔｏｔａｌは原理的には、第一にマイクロボロメータ２２、２２０に固有のノイズＩｎ‐ｂｏｌｏに起因し、第二に整合トランジスタ２３、２３０に固有のＩｎ‐ｔｍｏｓに起因して、以下の関係式に従う：
【数２】
【００３６】
１００％の注入効率に対して、基本検出器２２、２２０の全固有信号は、キャプチャ及び整形回路５に伝えられ、読み取り電流Ｉｄｓ内に伝えられる信号は、固有信号の値を有し、関係式（２）によると、キャプチャ及び整形回路５に入力されるノイズは、マイクロボロメータ２２、２２０のノイズに等しい。従って、この場合、基本検出器２２、２２０の信号対ノイズ比が完全に再生される。
【００３７】
逆に、１００％未満の注入効率Ｅｔａに対しては、キャプチャ及び整形回路４に対して入力に伝えられる信号が弱くなるだけではなく、Ｉｎ‐ｔｏｔａｌ中の整合トランジスタ２３、２３０固有のノイズＩｎ‐ｔｍｏｓの寄与が大きくなる。これらの効果の組み合わせは、信号対ノイズ比の実質的な劣化につながる。
【００３８】
マイクロボロメータ２２、２２０の抵抗が、整合トランジスタ２３、２３０の相互インダクタンスの逆数以下へと低くなり過ぎると、検出デバイスの十分な使用にとっては注入効率Ｅｔａが低くなり過ぎる。
【００３９】
整合トランジスタ２３、２３０が、例えば整合トランジスタ２３、２３０の１／ｆノイズの発現によって、マイクロボロメータの固有ノイズＩｎ‐ｂｏｌｏよりも明らかに大きな固有ノイズＩｎ‐ｔｍｏｓを有する場合、検出デバイスの信号対ノイズ比は劣化する。
【００４０】
以下の関係式（３）は、幅Ｗ及び長さＬのゲートを有する整合トランジスタに固有の１／ｆノイズ（このノイズをＩｎ‐ｔｍｏｓ‐１／ｆと称する）の評価を表す：
【数３】
【００４１】
関係式（３）によると、ゲートの面積つまり長さＬ及び幅Ｗの積が小さくなると、又は代わりに、整合トランジスタ２３、２３０を伝わる読み取り電流Ｉｄｓが大きくなり過ぎると、又は使用されるＭＯＳ技術の特性であるパラメータＫＦ及びＡｆが高くなり過ぎると、実質的な１／ｆノイズが発現し得る。
【００４２】
こうした特定の状況は、サイズの小さな画素を含む電磁放射検出デバイスの技術的に進んだ世代の開発と共に、より顕著に且つ複合的に生じる。
【００４３】
以下の説明においては、基本検出器の主領域とは、電磁放射を検出することができる基本検出器の領域のことを指称する。このような領域は、電磁検出器の感知領域と指称されることが多い。
【００４４】
画素２１のサイズの減少は、検出器の主領域の減少につながるので、各基本検出器２２、２２０が受ける電磁放射の強度の減少につながる。これは感度の低下を引き起こす。この感度の低下は、マイクロボロメータ２２、２２０内の読み取り電流Ｉｄｓの増加によって補償され得る。
【００４５】
しかしながら、読み取り電流Ｉｄｓの増加は、関係式（３）に示されるように、整合トランジスタ２３、２３０の１／ｆノイズレベルを付随的に増加させる。
【００４６】
画素２１のサイズの減少は一般的に、供給電圧の減少によって達成されるが、これは、その設計に、利用可能な電圧がより低くなる最新世代のＣＭＯＳ技術が使用可能だからである。
【００４７】
この供給電圧の減少を補償するため、マイクロボロメータ２２、２２０の抵抗値を比例的に減少させなければならない。関係式（１）によると、これは、注入効率Ｅｔａの減少につながる。
【００４８】
最後に、画素２１、２１０のサイズの減少は、その画素２１、２１０に配置される整合トランジスタ２３、２３０のサイズの減少を引き起こす。従って、これらのトランジスタのゲートの幅Ｗ及び／又は長さＬが減少する。関係式（３）によると、これは、整合トランジスタの１／ｆノイズのレベルの増加を引き起こす。
【００４９】
また、整合トランジスタ２３、２０３のサイズの減少は、検出デバイスのより大きな空間ノイズへと反映される閾値電圧のより大きな分散を引き起こすという欠点を有する。
【００５０】
特許文献１には、マイクロボロメータのマトリクスとして形成される電磁放射検出デバイスの設計について記載されていて、その直接注入整合トランジスタは、マトリクスの各列においてその列の終わりに配置されていて、その列の全ての基本検出器に読み取りバスによって接続されている。この構成は、画素のサイズによって課される幾何学的制約を解消することを可能にして、理論的には、整合トランジスタがその画素内に配置されていて、又はその画素の上に垂直に配置されていて、画素領域によって制限された領域を有する場合よりも広いゲート領域を有する整合トランジスタを設計することが可能になる。
【００５１】
しかしながら、この整合トランジスタは、マイクロボロメータ又はボロメータ型の基本検出器の列に共通であり、残留抵抗が、基本検出器と整合トランジスタとの間に生じる。残留抵抗は、一部には各マイクロボロメータと整合トランジスタのソースとの間に位置する読み取りバスに因るものである。この直列抵抗は、バスを画素間隔に適合させるために無用に減少される読み取りバスの寸法に関するものであるので、不可避なものである。
【００５２】
この直列抵抗の効果は、マイクロボロメータの全ての動作点をずらし、その感度を低下させるというものである。
【００５３】
更に、この直列抵抗は、各基本検出器が整合トランジスタから異なる距離に存在しているので、列中の各検出器に対して異なる。従って、この設計は、マトリクスの長さ方向に沿った動作点の勾配及び感度の勾配を引き起こす。これは、既に存在していた何らかの空間ノイズに加えて、列に沿った追加的な空間ノイズを引き起こす。更に、各整合トランジスタが一つの列に共通であり、互いの列の差に寄与する固有ノイズを引き起こすので、列のノイズが形成される。
【００５４】
最後に、トランジスタのノイズを制限するために、トランジスタの長さ及び幅に関連する特定のデザインルールを適用しなければならないので、整合トランジスタの寸法の増大の可能性は、基本検出器の列の幅に制限される。従って、この解決策では、基本検出器の寸法の減少は、ノイズ及び効率に関して必ずしも補償可能ではない。
【先行技術文献】
【特許文献】
【００５５】
【特許文献１】米国特許第６０２８３０９号明細書
【非特許文献】
【００５６】
【非特許文献１】Ｍ．Ｊ．Ｈｅｗｉｔｔ、Ｊ．Ｌ．Ｖａｍｐｏｌａ、Ｓ．Ｈ．Ｂｌａｃｋ、Ｃ．Ｊ．Ｎｉｅｌｓｅｎ、“Ｉｎｆｒａｒｅｄ ｒｅａｄｏｕｔ ｅｌｅｃｔｒｏｎｉｃｓ： ａ ｈｉｓｔｏｒｉｃａｌ ｐｅｒｓｐｅｃｔｉｖｅ”、Ｐｒｏｃ．ｏｆ ＳＰＩＥ 第２２２６巻 Ｉｎｆｒａｒｅｄ Ｒｅａｄｏｕｔ Ｅｌｅｃｔｒｏｎｉｃｓ ＩＩ、１９９４年、ｐ．１０８−１１９
【非特許文献２】Ｊ．Ｌ．Ｔｉｓｓｏｔ、Ｆ．Ｒｏｔｈａｎ、Ｃ．Ｖｅｄｅｌ、Ｍ．Ｖｉｌａｉｎ、ＪＪ．Ｙｏｎ、“ＬＥＴＩ／ＬＩＲ’ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ ｕｎｃｏｏｌｅｄ ｍｉｃｒｏｂｏｌｏｍｅｔｅｒ ｄｅｖｅｌｏｐｍｅｎｔ”、Ｐｒｏｃ．ｏｆ ＳＰＩＥ 第３３７９巻 Ｉｎｆｒａｒｅｄ Ｄｅｔｅｃｔｏｒｓ ａｎｄ Ｆｏｃａｌ Ｐｌａｎｅ Ａｒｒａｙｓ Ｖ、１９９８年、ｐ．１３９−１４４
【発明の概要】
【発明が解決しようとする課題】
【００５７】
本発明の目的は、行及び列で構成されているマトリクスに配置された複数の基本検出器、特に集積された基本検出器に対して高い信号対ノイズ比を再生することのできるインピーダンス整合デバイスを含む電磁放射検出装置を提案することである。マトリクスは、上記定義の画素で構成され、各画素は複数の素子を含み、その一つが基本検出器である。本発明の目的は、信号対ノイズ比の劣化及び画素の寸法の減少に関連する困難性及び制限に対する解決策を提供することである。
【００５８】
本発明の他の目的は、画素の素子の特性の分散、又は画素の所定の列又は所定の組に共通な素子の特性の分散に起因する全ての固定空間ノイズを最小化する電磁放射検出デバイスを提供することである。また、本発明に係るデバイスは、感度を改善するために、基本検出器に接続されたインピーダンス整合デバイスに起因する顕著なノイズをもたらすことなく、基本検出器の読み取り電流を増大させることを可能にするという利点も有する。
【００５９】
また、本発明は、最先端のＭＯＳ技術を使用することができる電磁放射検出デバイスの製造も可能にし、これらの技術に見受けられることの多い低供給電圧による不利益なく、基本検出器及び電気接続部の寸法を可能な限り小さくすることができる。
【００６０】
最後に、本発明の他の目的は、動作に必要な素子の数の少ない簡略化された画素を有する電磁放射検出デバイスを提供することである。
【課題を解決するための手段】
【００６１】
従って、本発明は、一つ以上のサブアセンブリにまとめられた複数の基本検出器を含む電磁放射検出デバイスに関する。各サブアセンブリは複数の基本検出器を含む。各基本検出器は相互接続部によってインピーダンス整合デバイスに接続されている。本発明によるデバイスは、
インピーダンス整合デバイスが単一のサブアセンブリの全ての基本検出器に共通であり、
各サブアセンブリにおいて、相互接続部が略同一の抵抗値を有することを特徴とする。
【００６２】
更に、本明細書の残りの部分において、基本検出器は、インピーダンス整合デバイスの入力端子に接続されていて、インピーダンス整合デバイスの特定の点に接続可能ではないと定義される。
【００６３】
このように複数の基本検出器の間にインピーダンス整合デバイスを配置することによって、各基本検出器に対して一つのインピーダンス整合デバイスを有していた場合よりも大きなサイズのインピーダンス整合デバイスを有することができる。このようにして、インピーダンス整合デバイスのサイズに関係する全てのノイズを相対的に減少させる。
【００６４】
更に、所定のサブアセンブリの全ての相互接続部に対して略同一の抵抗値によって、相互接続部による残留インピーダンスを、所定のサブアセンブリの各画素に対して略同一にすることができる。
【００６５】
検出デバイス内に一つの整合トランジスタを有する複数のサブアセンブリが存在する場合、検出デバイス内の全ての画素が略同一のインピーダンスを有する。
【００６６】
このようにして、基本検出器の各サブアセンブリがインピーダンス整合デバイスを介して読み取りバスに接続されるので、その読み取りバスを、相互接続部の抵抗を考慮して、特に各基本検出器に対して略同一の固定インピーダンスに依存する固定電流を有する固定成分を含む読み取り電流が伝わる。また、読み取りバスを流れる読み取り電流は、基本検出器によって伝えられる信号と称される可変成分も含み、その信号は、基本検出器の抵抗の変化に依存する電流の変化である。この抵抗の変化は、基本検出器とその基本検出器に入射する電磁放射との間の相互作用である。固定インピーダンスは全ての基本検出器に対して略同一であるので、電流の固定成分とは独立して、電磁放射による読み取り電流の割合を識別することが容易になる。
【００６７】
基本検出器は、ボロメータ、マイクロボロメータ、光ダイオード又は光伝導体であり得る。基本検出器は好ましくはマイクロボロメータである。従って、実質的な読み取り電流を用い、大気温度で動作することができる。
【００６８】
基本検出器が光ダイオードである場合、インピーダンス整合デバイスを、単一のサブアセンブリの全ての基本検出器に共通のキャプチャ及び整形回路に接続することが有利となり得る。キャプチャ及び整形回路を、正しい動作に適した寸法を維持しながら、基本検出器に対して非常に近い位置に配置することができる。基本検出器のこの配置によって、十分に大きな空間を、基本検出器の領域内にキャプチャ及び整形回路を製造するのに開放することができ、列の終わりに追いやったり、複数のサブアセンブリ間に配置したりする必要がない。
【００６９】
逆に、基本検出器がマイクロボロメータであっても光ダイオード型であっても、インピーダンス整合デバイスは、複数のサブアセンブリに共通のキャプチャ及び整形回路に有利に接続され得て、例えば、列又は行の終わりに配置される。これによって、キャプチャ及び整形回路を配置して、基本権検出器のマトリクスの製造を単純化することができる。更に、これによって、キャプチャ回路が単一のサブアセンブリに接続される場合よりも大きなインピーダンス整合デバイスを製造することのできる大きな領域が残される。この場合、読み取りバスは、各インピーダンス整合デバイスをキャプチャ及び整形回路に有利に接続する。
【００７０】
各基本検出器は、好ましくは、それ専用のスイッチと直列にされて、所定のサブアセンブリのスイッチは、インピーダンス整合デバイスに接続された読み取りバスが単一の基本検出器からの信号のみを一度に受信するように、逐次的に閉じられる。信号は、基本検出器が晒される電磁放射に従い、基本検出器を通過すると直ちに変更される。異なる基本検出器に起因する多様な信号間の逐次的な多重化を得ることができる。
【００７１】
インピーダンス整合デバイスは、好ましくは、飽和状態で動作する直接注入トランジスタであり、整合トランジスタと称される。基本検出器は、基本検出器に存在する第一の端子から整合トランジスタのソース電極に接続される。実際にはこの場合、インピーダンス整合デバイスの入力端子は整合トランジスタのソースである。従って、電磁放射検出デバイスを単純化することができ、単一のトランジスタを用いて、インピーダンス整合機能が達せられる。バスからみた抵抗の変化が制限されるので、検出器の感度及び線形性が改善される。
【００７２】
基本検出器は、有利には、インピーダンス整合デバイスを含む第二の平面とは異なる第一の平面を画定する。これら二つの平面は上下にされている。インピーダンス整合デバイスは、好ましくは、基本検出器の少なくともいくつかに面している。更に、インピーダンス整合デバイスは、好ましくは、各基本検出器の少なくとも一部分に面している。従って、インピーダンス整合デバイスが直接注入トランジスタである場合、整合トランジスタが基本検出器と同じ平面内に存在している場合よりも大きなゲート領域を有するトランジスタを製造することができる。
【００７３】
基本検出器のマトリクスが、インピーダンス整合デバイスと同じ基板から形成される場合であっても、第二の基板に製造される場合であっても、基本検出器の平面とは異なる平面内にインピーダンス整合デバイスを製造することができる。従って、インピーダンス整合デバイスの領域の増大は、その結果としての基本検出器の領域の減少を生じさせない。これによって、基本検出器の領域に略等しい領域の画素を得ることができる。
【００７４】
複数の基本検出器が所定のインピーダンス整合デバイスに接続されるので、インピーダンス整合デバイスは、好ましくは、複数の基本検出器に面して延在するか、又は基本検出器の主領域よりも大きな領域を有し得る。インピーダンス整合デバイスが整合トランジスタであるので、有利には、サブアセンブリの基本検出器の主領域よりも大きなゲート領域を有し得る。
【００７５】
最後に、所定のサブアセンブリの基本検出器の主領域の組み合わさった領域に略等しい領域を有するインピーダンス整合デバイスを製造することができる。インピーダンス整合デバイスが整合トランジスタであるので、有利には、所定のサブアセンブリの複数の基本検出器の主領域の和に対応する領域よりも大きなゲート領域を有する。
【００７６】
これら二つの有利な状態は、基本検出器を含む第一の平面とは異なる第二の平面に配置された整合トランジスタを備えて、基本検出器の主領域が画素の領域の大部分を表す場合にも、有効である。
【００７７】
現状の技術に応じて、各画素に対して一つの整合トランジスタが存在する場合には、ゲート領域が画素の領域よりも小さくなる。実際、整合トランジスタが、基本検出器を含む第一の平面とは異なる第二の平面に配置されている場合であっても、整合トランジスタは、第二の平面内に存在しなければならないソース、ドレイン、電極、相互接続部を有する。従って、現状の技術の整合トランジスタは一般的に、画素の領域よりも小さな領域を有する。
【００７８】
大きなゲート領域を有することは、整合トランジスタの低い１／ｆノイズをもたらし、これによって、整合トランジスタを中心読み取り電流が伝わり、固有ノイズが低くなる。従って、小さな画素寸法又は小さな基本検出器寸法につながるマイクロエレクトロニクス技術においてでも、１／ｆノイズが低くて且つ注入効率の高い基本検出器サブアセンブリを得ることができる。
【００７９】
相互接続部（各相互接続部がインピーダンス整合デバイスを基本検出器に接続する）の抵抗の略等しい値が得られるように、相互接続部は略同一の寸法のものであり得る。
【００８０】
これが当てはまらず寸法が同一ではない場合、少なくとも一つの基本検出器が、同一のサブアセンブリの他の基本検出器よりもインピーダンス整合デバイスの入力端子から遠くに存在している場合に対して、少なくとも一つの相互接続部は、有利には、マイクロエレクトロニクス技術において可能な最短経路で基本検出器をインピーダンス整合デバイスの入力端子に接続した場合と比較して高い又は低い抵抗を有する。
【００８１】
このようにして、基本検出器をインピーダンス整合デバイスの入力端子（例えばソース電極）から略等しい距離に配置せずに、略等しい抵抗を有する相互接続部を形成することができる。従って、その基本検出器の可能なレイアウトを考慮せずに、最適なインピーダンス整合デバイスを製造することができる。これは、入力端子（例えばソース電極）が各基本検出器から略同一の距離に一部分を有するような複雑な形状のインピーダンス整合デバイスを構成するよりも簡単であり得る。
【００８２】
マイクロエレクトロニクス技術において、二点間の可能な最短経路は、幾何学的に可能な最短経路とは異なる。実際には、マイクロエレクトロニクスにおいて、少なくともそれら二点間に存在するすべての素子をバイパスする必要がある。更に、これらの素子を他の素子と接触せずにバイパスする必要がある。更に、マイクロエレクトロニクスにおいて、所定の位置周辺に存在している異なる素子が互いに近くなり過ぎないようにする目的のデザインルールが適用される。安全距離を異なる素子間に残して、短絡や漏れ電流を防止しなければならない。最後に、マイクロエレクトロニクスにおいて、基本検出器によって画定される第一の平面に平行な平面外に接続部を設けることができる場合には、それらの接続部は、垂直接続部及び第一の平面に平行な平面内に含まれる接続部で形成されて、一般的には、第一の平面の垂線に対して０°又は９０°とは明らかに異なる角度を有する接続部を設けることはできない。
【００８３】
基本検出器が同一のサブアセンブリの他の基本検出器よりもインピーダンス整合デバイスから遠い場合、所定の長さの少なくとも一つの相互接続部（インピーダンス整合デバイスを一つの基本検出器に接続する）が、その長さ方向の少なくとも一部分にわたって、同一のサブアセンブリの他の基本検出器にインピーダンス整合デバイスを接続する他の相互接続部の少なくとも一部分のセクションとは異なるセクションを有することが望ましい。他の相互接続部のセクションとは異なるセクションの部分において、相互接続部は、各単位長さにおいて他の相互接続部のものとは異なる抵抗を有する。従って、人為的に相互接続部の抵抗を上昇又は低下させることができる。従って、長さが異なるが抵抗は略等しい相互接続部を用いることによって、インピーダンス整合デバイスの入力端子から異なる距離に配置された複数の基本検出器をインピーダンス整合デバイスに接続することができる。
【００８４】
この場合、インピーダンス整合デバイスを基本検出器に接続する相互接続部の抵抗を上昇させる必要があれば、上昇した抵抗及び所定の長さを有する相互接続部に対して、有利には、その長さ方向の少なくとも一部分にわたってそのセクションを狭くする。
【００８５】
このように部分的にセクションを狭くすることは、その相互接続部を長くすることなく、必要とされる相互接続部の抵抗を変更することを可能にする。実際、抵抗を上昇させるために可能な最短経路と比較して相互接続部を長くすることができる場合、これによって、追加の相互接続部の長さが設けられる。そうすると、隣接する相互接続部に対して可能な最短経路を計算及び設計することが更に難しくなる。
【００８６】
本発明によると、基本検出器は、基本検出器の行及び列を含むマトリクス内に配置される。このようにして、サブアセンブリは、マトリクスの複数の行に配置された複数の基本検出器及び、複数の列に配置された複数の基本検出器を含み得る。
【００８７】
これによって、マトリクスの空間ノイズの列成分及び行成分を一度に減少させることができる。実際、この状況は、有利には、第一のサブアセンブリが、少なくとも第二のサブアセンブリに接続された読み取りバスとは異なる読み取りバスに接続されて、その第二のサブアセンブリが、第一のサブアセンブリの基本検出器と同じ行であるマトリクスの行に基本検出器を有することを意味する。更に、第一のサブアセンブリは一般的に、少なくとも第三のサブアセンブリに接続された読み取りバスとは異なる読み取りバスに接続されて、その第三のサブアセンブリは、第一のサブアセンブリの基本検出器と同じ列であるマトリクスの列に基本検出器を有する。
【００８８】
特に、キャプチャ及び整形回路が複数のサブアセンブリに共通である場合、そのキャプチャ及び整形回路によるノイズは、列のノイズを発生させない。これは、キャプチャ及び整形回路がマトリクスの異なる行及び列に存在している基本検出器に接続されているからであり、また、所定の行の全ての基本検出器に接続されておらず、所定の列の全ての基本検出器にも接続されていないからである。
【００８９】
代わりに、サブアセンブリは、マトリクスの複数の行及び単一の列に配置された複数の基本検出器、又は複数の列及び単一の行に配置された複数の基本検出器を含み得る。この場合、サブアセンブリは、マトリクスの行又は列の一部分を表す。この場合、行又は列の空間ノイズは、読み取りバスが多様なサブアセンブリに起因して単一のサブアセンブリデバイスに起因しない信号を伝える方向においてのみ低減される。
【００９０】
有利には、全ての場合において、マトリクスの所定の行又は列に配置された基本検出器を有するサブアセンブリが異なる読み取りバスに接続されている場合に、列の空間ノイズを低減することができる。
【００９１】
本発明の興味深い実施形態では、所定のサブアセンブリの基本検出器が、所定の次数の軸対称で配置される。これによって、相互接続部の形成及びインピーダンス整合デバイスの入力端子の形成を単純化することができる。これは、特に、所定のサブアセンブリの相互接続部が略同一の寸法を有するようにしたい場合に有用である。また、各基本検出器に対して、入力端子の少なくとも一点（例えばソース電極の点）が、各基本検出器に対して略同一の所定の距離に配置されるようにしたい場合にも有用である。
【００９２】
添付図面を参照して以下の非限定的な例として与えられる説明を読むことによって、本発明がより良く理解され、そして、本発明の他の詳細、利点及び特性が明らかになるものである。
【図面の簡単な説明】
【００９３】
【図１】既に説明したように、赤外線基本検出器（この場合、光ダイオード）と、直接注入アセンブリ中の整合トランジスタとを含む画素の既知の電気回路図の一例を示す。
【図２】既に説明したように、既知のタイプの直接注入アセンブリによるマイクロボロメータ型の基本検出器の読み取りモードを用いた電磁放射検出デバイスの部分的な電気回路図を示し、共通ゲートでアセンブリされたＰＭＯＳ型の整合トランジスタが各検出器に附随している。
【図３】本発明の第一の実施形態による電磁放射検出デバイスの部分的な電気回路図を示す。
【図４】本発明の第一の実施形態による電磁放射検出デバイスの概略図である。
【図５】本発明の第二の実施形態による電磁放射検出デバイスの概略図である。
【図６Ａ】サブアセンブリ中の十六個の基本検出器を含む本発明の他の実施形態による電磁放射検出デバイスの単純化された部分平面図である。
【図６Ｂ】サブアセンブリ中の十六個の基本検出器を含む本発明の他の実施形態による電磁放射検出デバイスの単純化された部分平面図である。
【図７】いくつかの相互接続部の幅が部分的に狭くなっていることによって抵抗が増大している本発明による電磁放射検出デバイスの概略図である。
【図８】一つのサブアセンブリが基本検出器の一つの列の全ての基本検出器を含む本発明による電磁放射検出デバイスの図を示す。
【図９】所定の整合トランジスタに接続されているサブアセンブリ中の二つの基本検出器を含む本発明による電磁放射検出デバイスの断面図を示す。
【発明を実施するための形態】
【００９４】
図面間の移行を容易にするために、異なる図面の同一、同様又は等価な部分は同じ参照符号を有する。
【００９５】
図面を見易くするため、図面に示される多様な部分は、必ずしも同一縮尺では描かれていない。
【００９６】
本発明によるデバイスの多様な実施形態についての図面は、例として与えられるものであり、限定的なものではない。
【００９７】
本発明の特定の実施形態を示す図３を参照することによって、本発明の説明がより良く理解されるものである。
【００９８】
図３は、好ましくは少なくとも一つの行及び少なくとも一つの列を備えたマトリクスに配置された複数の基本電磁放射検出器３２、３２０を含む電磁放射検出デバイス３０の簡略化された電気回路図を示す。基本検出器３２、３２０は一つ以上のサブアセンブリ３００内にまとめられていて、各サブアセンブリが複数の基本検出器を含むが、図３には単一のサブアセンブリ３００が示されている。
【００９９】
本明細書の残りの部分においては、上述の定義に従い、画素とは、基本検出器と、スイッチと、その基本検出器及びスイッチ専用の多様な電気接続部とから形成されるユニットのことを指称する。
【０１００】
更に、基本検出器は互いに、列に対する所定の間隔、及び行に対する他の所定の間隔で配置されて、その行に対する他の所定の間隔が列に対する所定の間隔と異なるか又は同一であるとされる。マトリクスの列に対する間隔及び行に対する間隔によって画定される領域を、画素領域と称する。
【０１０１】
最後に、基本検出器は、インピーダンス整合デバイスの入力端子に接続されていて、そのデバイスの特定の点には接続されていないとされる。更に、インピーダンス整合デバイスが、ソース及びドレインを有する整合トランジスタである場合、そのソースが入力端子であるとされる。
【０１０２】
従って、基本検出器の各サブアセンブリ３００は、複数の基本検出器３２、３２０を含み、本例では、同じ行に二つ含む。
【０１０３】
基本検出器３２、３２０に加えて、各サブアセンブリ３００は、単一のインピーダンス整合デバイス３３を含み、好ましくは、共通ゲートとしてアセンブリされたＭＯＳトランジスタ３３であり、整合トランジスタ３３と称される。
【０１０４】
しかしながら、インピーダンス整合デバイスは、低い入力抵抗を有するいずれかのタイプのトランジスタ、例えば共通ベースでアセンブリされたバイポーラトランジスタ（ＪＥＴとして一般的に知られている）や、トランスインピーダンスアセンブリを備えて低い入力インピーダンスを有するオペアンプや、本発明に関係する技術的制約に適合する当業者に既知のいずれかのタイプのインピーダンス整合部でもあり得る。
【０１０５】
整合トランジスタ３３は、直接注入でアセンブリされて、基本検出器３２、３２０と、その基本検出器３２、３２０によって伝えられる信号のキャプチャ及び整形回路５との間にインピーダンス整合部を形成することができる。このキャプチャ及び整形回路５は、複数のサブアセンブリ３００に共通であり得る。基本検出器３２、３２０は好ましくはマイクロボロメータであり、大気温度で動作し、電磁放射（例えば赤外線放射）を感知する。変形例としては、光ダイオードや光伝導体であり得る。
【０１０６】
代わりに、本発明の他の実施形態では、特に可視スペクトルの電磁放射の検出を可能にする光ダイオード型の基本検出器３２、３２０の場合には、キャプチャ及び整形回路５は、単一のサブアセンブリ３００に共通のインピーダンス整合デバイス３３に集積される。読み取りバスＢ１は、複数のキャプチャ及び整形回路５を、信号の分析及びビデオ信号の形成を可能にする単一回路に接続する。
【０１０７】
図３に示される実施形態では、基本検出器３２、３２０は、マイクロボロメータで構成されていて、各サブアセンブリ３００は、そのサブアセンブリの全ての基本検出器３２、３２０に共通のインピーダンス整合デバイス３３を有するものと定義される。更に、キャプチャ及び整形回路５は複数のサブアセンブリ３００に共通である。
【０１０８】
更に、各サブアセンブリ３００は、スイッチ３４、３４０を含み、各スイッチは、基本検出器３２、３２０に附随している。スイッチ３４、３４０は、例えばスイッチング回路として使用されるトランジスタである。
【０１０９】
各サブアセンブリ３００の整合トランジスタ３３は、図３に示されるようなＰ型ＭＯＳ、Ｎ型ＭＯＳ、又はバイポーラ型のトランジスタであり得る。後二者の場合には、それに従って、電磁放射検出デバイスに印加される分極電圧が変更される。整合トランジスタ３３、及び以下に示される全ての整合トランジスタは、ゲートを有し、且つそれぞれソース電極及びドレイン電極に電気的に接触しているソース及びドレインを有するものとする。ゲートは長さＬ及び幅Ｗのものであり、その積がゲート領域の面積を決める。
【０１１０】
各基本検出器３２、３２０は、第一の端子３２．１、３２０．１によって、相互接続部３０１、３０２を用いて、対象のサブアセンブリ３００の整合トランジスタ３３のソース電極に接続されている。所定のサブアセンブリ３００の基本検出器３２、３２０の第一の端子３２．１、３２０．１は、互いに接続され、共通ノードＡとして所定の整合トランジスタ３３のソース電極にも接続される。本発明によると、サブアセンブリの各基本検出器を整合トランジスタ３３（一つしか存在しない）に接続する相互接続部３０１、３０２は、略同じ電気抵抗値を有する。相互接続部の抵抗は、それを構成する物質の抵抗率及び相互接続部の長さに比例し、相互接続部の横断面積に反比例することが知られている。
【０１１１】
サブアセンブリ３００の各基本検出器３２、３２０は、第二の端子３２．２、３２０．２によって、スイッチ３４、３４０の一方に接続されていて、スイッチ３４、３４０は、第一の電圧源Ｐ１に接続すること、又は第一の電圧源Ｐ１から絶縁することを可能にする。第一の電圧源Ｐ１は、電磁放射検出デバイス３０の内部又は外部に存在し得て、読み取り電流を伝えることを可能にするが、その読み取り電流は、電磁放射の影響下における基本検出器３２、３２０の抵抗の変化を読み取るのに必要であり、基本検出器３２、３２０によって伝えられる信号に対応する。第一の電圧源Ｐ１は、電気接続部Ｃ３を介して各スイッチ３４、３４０に接続されている。代わりに、スイッチ３４、３４０を、基本検出器３２、３２０をインピーダンス整合デバイス３３に接続する相互接続部上に配置し得る。
【０１１２】
トランジスタ３３のドレイン電極は、読み取りバスＢ２に接続されていて、その読み取りバスＢ２は、キャプチャ及び整形回路５に接続され、好ましくはベースクリッピング回路６に接続される。
【０１１３】
整合トランジスタ３３のゲートは、接続部Ｃ４を介して第二の電圧源Ｐ２に接続されていて、その第二の電圧源Ｐ２は電磁放射検出デバイスの内部又は外部に存在する。第二の電圧源Ｐ２は、飽和モードでの整合トランジスタ３３の動作を保証するように調節される。
【０１１４】
キャプチャ及び整形回路５及びベースクリッピング回路６は現状の技術のものと同様である。本図に示される回路の例は例示的なものであり、本発明を限定するものではない。回路は、図２で説明したものであるので、ここでは二度説明することはしない。他のタイプのキャプチャ及び整形回路５及びベースクリッピング回路６を、本発明の範囲から逸脱せずに、容易に使用可能である。
【０１１５】
図３のアセンブリの状況に応じて、二つのスイッチ３４又は３４０の一方が閉じられると、読み取り電流Ｉｄｓが、第一の電圧源Ｐ１と読み取りバスＢ２との間に確立されて、第一に基本検出器３２又は３２０（接続されている）を介し、第二にサブアセンブリ３００の単一の整合トランジスタ３３を介する。
【０１１６】
制御手段３５０は、当該分野における例として例えばシフトレジスタを含み、所定のサブアセンブリ３００に存在する多様なスイッチ３４、３４０を連続して逐次的に閉じて、所定の瞬間において、所定のサブアセンブリの最大でも一つのスイッチ３４、３４０のみが閉じられるように設計されている。これによって、読み取り電流Ｉｄｓに等しい値の電流が、サブアセンブリ３００の多様な検出器３２、３２０によって伝えられる信号の時間多重化を表す信号で、読み取りバスＢ２に対して流れることが可能になる。
【０１１７】
サブアセンブリ３００において、信号整合トランジスタ３３によって、二つの異なる基本検出器３２、３２０を結合することができる。従って、二つの基本検出器３２、３２０間の所定の間隔に対して、整合トランジスタ３３は、各基本検出器に対して一つの整合トランジスタを備える当該分野の従来の場合と比較して二倍に増大し得るサイズのものとなる。これによって、本発明に係る検出デバイスの信号対ノイズ比が改善可能である。
【０１１８】
更に、第一の平面を画定する基本検出器３２、３２０は、第二の平面を画定するインピーダンス整合デバイス３３及びキャプチャ及び整形回路５とは異なる平面内に存在することができる。二つの平面は有利には上下に存在する。そして、基本検出器３２、３２０は、互いに近づくことができるが、接触はしない。このようにして、各基本検出器３２、３２０が所定の主領域を有するので、画素領域は、基本検出器３２、３２０の主領域に略等しいとされる。
【０１１９】
基本検出器３２、３２０に対して相対的な第二の平面内に存在している場合、インピーダンス整合デバイス３３は有利に、サブアセンブリ３００の基本検出器３２、３２０に向かい合って延伸可能である。従って、サブアセンブリ３００の全ての画素の組み合わさった領域の面積に略等しい面積の領域を有する整合トランジスタを製造することができる。このようにして、整合トランジスタ３３は、少なくとも画素の領域又は基本検出器の主領域よりも大きなゲート領域を有することができる。また、ゲート領域の面積がサブアセンブリ３００の基本検出器３２、３２０のいくつか又は全ての主領域の面積の和に略等しくなるように、整合トランジスタ３３を製造することもできる。図３の例では、整合トランジスタ３３が、例えば基本検出器３２の領域よりも大きなゲート領域、又はサブアセンブリの基本検出器（この場合二つの基本検出器）の組み合わさった領域の面積に近い面積の領域を有し得ることは理解されたい。
【０１２０】
図３の電気回路図は二回軸対称を示し、基本検出器３２、３２０の第一の端子３２．１、３２０．１をトランジスタ３３のソース電極に接続する二つの相互接続部３０１、３０２がほぼ同一の長さ及び断面のものになる電磁放射検出デバイスが製造できるという利点が得られる。二つの相互接続部３０１、３０２は同一の物質製であれば、略等しい電気抵抗を有する。厳密に等しいのでなければ、抵抗は少なくとも同程度のものになる。相互接続部３０１、３０２のこの構成によって、共通ノードＡの形成を最適化することができ、特に電磁放射検出デバイスの空間ノイズを減じることができる。
【０１２１】
相互接続部が略等しい電気抵抗値を有しながら異なる幾何学的形状を有し得ることは理解されたい。
【０１２２】
本発明は、本発明に係る電磁放射検出デバイスの第一の実施形態及び第二の実施形態の概略的な部分平面図を示す図４及び図５を参照してより良く理解されるものである。
【０１２３】
図４及び図５は、本発明の実施形態の機能図である。図の異なる素子は異なる機能を表し、また異なる機能の構成を表す。機能図は、電磁放射検出デバイスの異なる素子の個々のサイズに関する情報を与えるものではなく、素子が互いに垂直に配置され得るという事実を肯定又は否定するものでもない。図を見易くするために、特定の素子が省略されている。本発明の範囲はこれらの図面の機能図によって限定されるものではない。
【０１２４】
図４は、少なくとも一つの行及び少なくとも一つの列を備えたマトリクスに配置された基本検出器２２、２２０の複数のサブアセンブリ３００、３００’内にまとめられた複数の基本検出器２２、２２０を含む本発明に係る電磁放射検出デバイス３０を概略的に示す。サブアセンブリは破線で示されている。複数の基本検出器が、図示されていない基板上に集積されている。本実施形態では、マトリクスの二つの列の一部が示されている。各列が二つの基本検出器の少なくとも二つのサブアセンブリ３００、３００’を含むので、サブアセンブリ３００、３００’の基本検出器２２、２２０は、マトリクスの所定の列に属している。基本検出器の各列は、読み取りバスＢ２、Ｂ２’に接続されていて、サブアセンブリ３００、３００’の基本検出器２２、２２０に起因する信号を、その列から、関係する基本検出器によって伝えられる信号のキャプチャ及び整形回路５、５’に伝えることができる。また、ベースクリッピング回路６、６’も各読み取りバスＢ２、Ｂ２’に接続されている。基本検出器２２、２２０は、マトリクスの所定の行の所定の間隔、及び所定の列の他の所定の間隔（所定の行の所定の間隔と同一又は異なる）で互いに配置されている。
【０１２５】
各サブアセンブリ３００、３００’は基本検出器及び他の電気回路素子を含み、好ましくは、上述のようにモノリシック又はハイブリッド設計に従って、基本検出器及び他の電気回路素子は上下に位置する二つの異なる平面内に集積される。
【０１２６】
電気回路素子は、図３で上述したように、各基本検出器２２、２２０に対して、単一のインピーダンス整合デバイス（この場合、所定のサブアセンブリ３００、３００’の基本検出器に共通の整合トランジスタ３３、３３’として）と、一つのスイッチ（図示せず）と、基本検出器２２、２２０と整合トランジスタ３３、３３’との間の相互接続部を含む。
【０１２７】
各基本検出器２２、２２０は、その第一の端子によって、整合トランジスタ３３、３３’に接続され、整合トランジスタ３３、３３’は読み取りバスＢ２、Ｂ２’に接続されている。図を単純化するため、全ての回路素子が示されてはおらず、特にスイッチが示されていない。
【０１２８】
電磁放射検出デバイスの各基本検出器によって伝えられる信号のキャプチャを行うため、図４に記号Ｔ１、Ｔ２、Ｔ３及びＴ４で時系列順に識別されている時点において、異なる基本検出の各列に対する逐次的な読み取りが行われる。
【０１２９】
時点Ｔ１において、第一の行の全ての列の基本検出器２２が同時に読み取られて、スイッチ（図示せず）が、基本検出器を第一の電圧源に接続し、読み取り電流がそれらの基本検出器２２を流れることが許容される。読み取られる基本検出器２２は、整合トランジスタ３３、３３’を介して、整合トランジスタ３３、３３’の第一の行４１に存在するサブアセンブリから、各列のベースに位置する複数のキャプチャ及び整形回路５、５’に接続されている。
【０１３０】
時点Ｔ２において、先に測定されたサブアセンブリの第二の基本検出器に対応する基本検出器２２０の第二の行の読み取りが、依然として整合トランジスタ３３、３３’の第一の行４１を介して、行われる。
【０１３１】
時点Ｔ３において、基本検出器２２の第三の行が、トランジスタ３３、３３’の第二の行４２を介して行われるが、そのトランジスタ３３、３３’の各々は、先に読み取られた基本検出器のものとは異なるサブアセンブリ３００、３００’に属する。この整合トランジスタ３３、３３’の第二の行４２は、時刻Ｔ４において基本検出器の第四の行の読み取りに対しても使用される。
【０１３２】
基本検出器の異なる行のこの逐次的な読み取り（多重化と称される）は、基本検出器２２、２２０を、その基本検出を読み取るのに必要とされる読み取り電流を伝える第一の電圧源に接続するスイッチの適切な制御によって、可能とされる。勿論、このプロセスは、あらゆる数の行及びあらゆる数の列用に設計される。
【０１３３】
本実施形態によると、所定の整合トランジスタ３３、３３’が同一のサブアセンブリの二つの基本検出器に共通なので、二つの異なる時点において、二つの別個の基本検出器２２、２２０に起因して伝えられる信号を再生するのに使用される。幾何学的には、この整合トランジスタ３３は、所定のサブアセンブリ３００の二つの隣接する基本検出器２２、２２０のフットプリント内に存在し、整合トランジスタ３３のゲート領域が、図２に関連して上述したような基本検出器と同じ数だけの整合トランジスタが存在する場合と比較して、比例的に増大可能である。
【０１３４】
サブアセンブリの整合トランジスタのソース電極は有利には、二つの基本検出器２２、２２０の第一の端子から等距離に配置され得る。この配置を利用して、各サブアセンブリ３００、３００’内において、基本検出器３００、３００’を整合トランジスタ３３、３３’のソース電極に接続する二つの相互接続部が、それらの長さ及び横断面積（つまり、幅と厚さとの積）によって定義される幾何学的形状に関して理想的に同一となり、抵抗に関して少なくとも同程度になるアセンブリを得ることができる。
【０１３５】
有利には、以下の図９に示されるように、整合トランジスタ３３、３３’は、基本検出器２２、２２０によって画定される第一の平面とは異なる第二の平面内に配置される。これら二つの平面は有利には互いに垂直方向に配置される。従って、図３に関して説明したように、画素領域の面積が基本検出器２２、２２０の主領域の面積に近くなり、ゲート領域の面積が、サブアセンブリの二つの基本検出器２２、２２０の主領域の面積の和に近い値を有する整合トランジスタを得ることができる。
【０１３６】
整合トランジスタ３３、３３’が基本検出器２２、２２０と同じ平面内に存在する場合にも、整合トランジスタ３３、３３’が単一の基本検出器のみに接続されている場合よりも二倍大きな整合トランジスタを有することができる。
【０１３７】
本発明の多様な実施形態では、各サブアセンブリ３００、３００’の基本検出器がマトリクスの複数の列に属する場合に、そのマトリクスの複数の列に属する基本検出器に接続された同一の読み取りバスを有することができ、又は、マトリクスの同じ列に属する基本検出器用の複数の読み取りバスが、基本検出器の所定の行内に設けられ得る。
【０１３８】
図５は、本発明に係る電磁放射検出デバイスの第二の実施形態の概略的な部分平面図であり、上述の本発明の可能性を示す。
【０１３９】
この場合、電磁放射検出デバイス３０の複数の基本検出器は、サブアセンブリ５００、５００’内にまとめられて、各サブアセンブリが、二つの基本検出器の二つの行に配列された四つの基本検出器２２１、２２２、２２３、２２４を含む。各サブアセンブリ５００、５００’において、各基本検出器２２１、２２２、２２３、２２４は、相互接続部２０１、２０２によって、整合トランジスタ３３、３３’の形の単一のインピーダンス整合デバイスに接続されている。この場合、相互接続部２０１、２０２は、Ｔ字型であり、二つの基本検出器２２１、２２２又は２２３、２２４を互いに整合トランジスタ３３、３３’に接続する。整合トランジスタ３３、３３’は、読み取りバスＢ２、Ｂ２’を介して、各基本検出器によって伝えられる信号のキャプチャ及び整形回路５、５’及びベースクリッピング回路６、６’に接続されている。整合トランジスタ３３、３３’は直接注入を用いてアセンブリされ、サブアセンブリ５００、５００’の基本検出器２２１、２２２、２２３、２２４とキャプチャ及び整形回路５、５’との間のインピーダンス整合を提供することができる。
【０１４０】
この場合、図示されている二つのサブアセンブリ５００、５００’は、サブアセンブリの行を形成する。更に、各サブアセンブリは、マトリクスの二つの列に属する基本検出器を含む。サブアセンブリは、所定の行のサブアセンブリにおいて、二つの読み取りバスＢ２、Ｂ２’のうち一方の読み取りバス、及び二つのキャプチャ及び整形回路５、５’のうち一方のキャプチャ及び整形回路に対して、交互に接続されている。従って、各読み取りバスＢ２、Ｂ２’は、マトリクスの二つの列に位置する基本検出器によって伝えられる信号を受信し、図示されている二つの読み取りバスＢ２、Ｂ２’は、マトリクスの列のうちの一つの全ての基本検出器に接続されてはいない。この構成によって、単一の列に含まれる基本検出器の数に匹敵する検出器の数に対して一つの読み取りバスＢ２、Ｂ２’が平均で存在することができる。
【０１４１】
二つのサブアセンブリ５００、５００’しか図示されていないが、有利には、各キャプチャ及び整形回路５、５’及び各読み取りバスＢ２、Ｂ２’が、複数のサブアセンブリ５００、５００’に共通である。
【０１４２】
サブアセンブリ５００、５００’が複数の行に配置されているので、図５のＴ１、Ｔ２、Ｔ３及びＴ４によって識別される時系列順に基本検出器２２１、２２２、２２３、２２４を逐次的に読み取ることができる。
【０１４３】
時点Ｔ１では、図示されている二つのサブアセンブリの基本検出器２２１が、関連しているサブアセンブリの整合トランジスタ３３、３３’を介して、キャプチャ及び整形回路５、５’に同時に接続される。従って、二つの読み取りバスＢ２、Ｂ２’の各々は、各サブアセンブリに対して相対的に同じ位置に配置された基本検出器によって伝えられる信号を受信する。
【０１４４】
時点Ｔ２及びその後のＴ３、Ｔ４では、各サブアセンブリ５００、５００’の単一の基本検出器２２２、２２３、２２４（同じものが重複しない）が、続けてキャプチャ及び整形回路５、５’に接続される。各時点Ｔ１、Ｔ２、Ｔ３及びＴ４において、他の基本検出器２２１、２２２、２２３、２２４と整合トランジスタ３３、３３’との間には読み取り電流は流れない。
【０１４５】
読み取りバスＢ２、Ｂ２’に接続された複数のサブアセンブリ５００、５００’が存在する場合、逐次的な読み取りが、所定の時点Ｔにおいて、単一の基本検出器によって伝えられる信号のみが読み取りバスＢ２を流れるような基本検出器を考慮しなればならない点は理解されたい。
【０１４６】
しかしながら、本発明の範囲から逸脱せずに、他の時間シーケンスが可能である点は留意されたい。
【０１４７】
特に、サブアセンブリの所定の行に配置された異なる複数のサブアセンブリ５００、５００’を同一の読み取りバスＢ２、Ｂ２’に接続すると、マトリクスの二つの列に配置された全ての基本検出器を同一の読み取りバスに対して多重化しなければならないので、本発明の第一の実施形態よりも長い多重化時間とはなってしまうが、マトリクスのスケールにおいて読み取りバスＢ２、Ｂ２’を経済的なものにすることができる。
【０１４８】
この第二の実施形態によると、所定のサブアセンブリ５００、５００’の四つの別個の基本検出器２２１、２２２、２２３、２２４の読み取り用に、所定の整合トランジスタ３３、３３’が四つの異なる時点Ｔ１、Ｔ２、Ｔ３、Ｔ４において用いられる。この整合トランジスタ３３、３３’は、サブアセンブリの四つの基本検出器のフットプリントの中に幾何学的に存在する。従って、整合トランジスタのゲート領域は、図３及び図４に関連して述べたように比例的に調節され得る。二つの行及び二つの列に分布した他の基本検出器を含むサブアセンブリに接続されるので、整合トランジスタのソース電極の位置決めは、４回軸対称の利点を有する。例えば、ソース電極は、四つの基本検出器の各々の第一の端子から等距離に配置されるように設計され得る。例えば、ソース電極はＵ字型となり、各基本検出器の第一の端子からの固定された距離において少なくとも一つの点を常に有し得る。これによって、略同一の接続特性を、サブアセンブリの全ての基本検出器に対して、つまりはマトリクスの全ての基本検出器に対して得ることができる。特に、相互接続部２０１、２０２は、略等しい抵抗値を有し、低い寄生抵抗を誘起して、小さな空間ノイズ成分を形成する。
【０１４９】
本発明による整合トランジスタの設計において、本発明の実施形態による基本検出器のレイアウトの対称性を利用する他の実施形態も考えられる。
【０１５０】
一例として、図６Ａ及び図６Ｂは、本発明による電磁放射検出デバイスの第三の実施形態を示し、十六個の基本検出器６２のサブアセンブリ６００用に設計されている。図６Ａは、十六個の基本検出器６２の配置を示し、その各々が、インピーダンス整合デバイス６３に接続される第一の端子６７を有し、そのインピーダンス整合デバイス６３は、第一の平面に集積された四つの基本検出器６２の四つの列として四回軸対称で基本検出器の間に配置されている。従って、サブアセンブリ６００は、マトリクスの四つの列及び四つの行からの基本検出器６２を含み、サブアセンブリの各列は、マトリクスの一つの列に属する。基本検出器６２は、第二の端子６８によって、接続部Ｃ６１からＣ６４で第一の電圧源Ｐ１に接続される。一つの接続部は、サブアセンブリ６００の各列用のものである。各接続部Ｃ６１からＣ６４は、電気接続部６９によって四つの基本検出器６２に接続される。各電気接続部はスイッチ６４を含む。各スイッチ６４は、単一の基本検出器６２を一つの接続部Ｃ６１、Ｃ６２、Ｃ６３又はＣ６４に接続することができるように配置される。
【０１５１】
上述のモノリシック又はハイブリッド構造によって提供される可能性によると、十六個の基本検出器６２に共通の整合トランジスタ６３が、基本検出器６２によって画定される第一の平面とは異なる第二の平面内に配置される。有利には、これら二つの平面は互いに垂直に配置される。接続部Ｃ６１からＣ６４及び／又は電気接続部６９並びにスイッチ６４も第二の平面、又は第三の平面に配置可能である。第二の平面は、非排他的なものとして整合トランジスタ６３を含むが、これについては図６Ｂを参照して後述する。異なる平面の並置については、図９を参照して後述する。
【０１５２】
図６Ａにおいて、整合トランジスタ６３は、長破線を用いて画定されているソース電極６３１及び短破線を用いて示されているドレイン電極６３２によって、部分的に示されている。図６の例において、ソース電極６３１及びドレイン電極６３２は、インターディジットにされている。図面を簡略化するため、トランジスタのゲートは図示されていないが、予想されるように、ゲートは整合トランジスタ６３（図示せず）のソースとドレインとの間に延在する。ゲートは、サブアセンブリ６００の基本検出器６２の列の方向を向く複数のゲート部に分けられる。本実施形態の特定の例では、ソース電極６３１は“Ｕ”字型を有し、図６Ａの左側において、基本検出器の第一の二つの列の間に延在するＵの分岐部を有し、図６Ａの右側において、基本検出器の他の二つの列の間に延在するＵの他の分岐部を有する。
【０１５３】
ドレイン電極６３２は、ソース電極６３１とインターディジットになるように形成される。この場合、ドレイン電極は、複数の分岐部を含む櫛型を有し、ソース電極６３１の各分岐部は、ドレイン電極６３２の二つの隣接する分岐部の間に位置する。この場合、ソース電極６３１がＵ字型なので、ドレイン電極は、四つの分岐部を備えた櫛型を有する。代わりに、第二及び第三の分岐部がまとめられて単一の分岐部を形成する場合には、三つの分岐部を備えた櫛型であり得る。異なる基本検出器６２の第一の端子６７は、相互接続部６６によって整合トランジスタ６３のソース電極６３１に接続されている。
【０１５４】
図６Ａの例では、第一の端子６７は、ノードＡにおいてフォー・バイ・フォー（４×４）で電気的に接続されていて、ノードＡがソース電極６３１の一点に位置する。従って、四つのノードＡが基本検出器６２をソース電極６３１に接続している。
【０１５５】
図６Ｂを参照して、整合トランジスタについて詳述する。この場合、ゲート６３３は、四つの部分から形成されていて、各部分は、ソース電極６３１の分岐部とドレイン電極６３２の分岐部との間に位置する。ゲート６３３の部分は、ソース電極６３１及びドレイン電極６３２と比較して幅広であり、ソース電極６３１の分岐部とドレイン電極６３２の分岐部との間のほぼ全ての空間を占有している。
【０１５６】
従って、ゲート６３３の部分は、サブアセンブリの基本検出器６２の列に対して略整列された矩形の形状であるとされる。ゲート６３３の異なる複数の部分は、電気接続部Ｃ６５によって互いに接続されて、第二の電圧源Ｐ２に接続された単一のゲート６３３を形成し、整合トランジスタ６３が飽和モードで動作することを可能にする。
【０１５７】
ドレイン電極６３２は、電気接続部によって読み取りバスＢ２に接続されている。
【０１５８】
図６Ｂには、図６Ａに示される整合トランジスタ６３を含む第二の平面とは異なる第一の平面に配置されたサブアセンブリ６００の十六個の基本検出器のいくつかの考えられる配置６２’が、破線を用いて示されている。
【０１５９】
ドレイン電極６３２の二つの分岐部が近接していてソース電極６３１の分岐部によって離隔されていない場合には、ドレイン電極のそれら両方の分岐部を単一の分岐部にまとめるように整合トランジスタを形成することができる。
【０１６０】
本実施形態は、相当なサイズの整合トランジスタ６３を形成することを可能にし、その整合トランジスタは、十六個の基本検出器６２のフットプリント内に存在し得て、ゲート領域は、検出器の主領域よりも大きくなり得て、又は二個、三個、五個、十個、十五個若しくはそれ以上の基本検出器の主領域の組み合わせよりも大きくなり得る。
【０１６１】
本実施形態による構成は、十六個以上の基本検出器を含むサブアセンブリへと拡張可能である。例えば、三十六個の基本検出器が、六行六列に配置されて、ソース電極にフォー・バイ・フォーで接続され得る。ソース電極は、“Ｗ”字型で、三つの分岐部を備えた櫛型を有する。
【０１６２】
サブアセンブリ内に二十四個の基本検出器を有することが考えられ、四行六列、又は四列六行となる。この場合、ソース電極は、それぞれＵ字型又はＷ字型を有する。
【０１６３】
基本検出器が、整合トランジスタを含む第二の平面とは異なる第一の平面内に存在している本発明の各実施形態では、整合トランジスタのゲート領域の面積は、サブアセンブリの領域（サブアセンブリの全ての基本検出の主領域の和として定義される）の面積の６０％、７５％、８０、又は９０％以上であり得る。
【０１６４】
以下の図９に示されるように、第二の平面内のサブアセンブリの残りの領域が、以下のために必要とされる：
‐ ソース電極及びドレイン電極の形成、
‐ それらの電極の下のソース及びドレインの形成、
‐ 読み取りバスの配線、ゲート、スイッチに電極供給する電気接続部、スイッチによる読み取り多重化を組織する制御接続部、及び検出器（特に光ダイオードや、マイクロボロメータ）の動作に必要な他の全ての電気又は電子素子の形成。
【０１６５】
基本検出器の二つの列に間隔の開けられた分岐部を有する櫛型に形成されるソース電極を備えた整合トランジスタを形成することの利点の一つは、全てが同じ幾何学的形状を有する非常に短い相互接続部を形成することができる点である。結果として、全ての相互接続部が、略同一の電気抵抗値を有する。
【０１６６】
好ましくは、本発明は、略等しい寸法を有するので略等しい抵抗を有するインピーダンス整合デバイスに各基本検出器を接続する相互接続部を含む。
【０１６７】
電磁放射による抵抗に加えて、各キャプチャ及び整形回路は残留インピーダンスを受信し、その残留インピーダンスは、第一に相互接続部の抵抗を含み、第二にインピーダンス整合デバイスとキャプチャと整形回路との間の局在インピーダンスを含む。このインピーダンスは、インピーダンス整合デバイスによって減じられる。従って、マトリクス全体にわたって、残留インピーダンスは略同一であり、寄生抵抗が全体的に減少する。
【０１６８】
しかしながら、互いに異なる寸法の相互接続部によって、相互接続部の抵抗値を等しくすることができる。特に、同一のインピーダンス整合デバイスから異なる距離に配置された基本検出器に対して略等しい抵抗を得ることができる。
【０１６９】
このため、本発明は、インピーダンス整合デバイスに近い基本検出器からの少なくとも一つの相互接続部の抵抗を、インピーダンス整合デバイスから遠い他の基本検出器からの他の相互接続部の抵抗に対して相対的に人為的に増大させて、二つの相互接続部の抵抗を略等しくすることを提案する。その逆も考えられて、遠い方の基本検出器からの相互接続部の抵抗を減じる。
【０１７０】
図７は、本発明のこの実施形態の特定の例を示し、特に、サブアセンブリの基本検出器間の配置に特定の対称性が形成されていない場合である。
【０１７１】
サブアセンブリ７００は、第一、第二及び第三の基本検出器を含み、左から右へと参照符号７２１、７２２、７２３が付され、第一の平面内に配置されていて、一直線にされている。第一の平面と異なる第二の平面には、三つの基本検出器に共通の整合トランジスタ７３が形成されている。二つの平面は上下に配置され、基本検出器７２１、７２２、７２３は、整合トランジスタ７３の少なくとも一部に面している。整合トランジスタ７３は、第三の基本検出器７２３の領域に位置するソース７３１と、第一の基本検出器７２１の領域に位置するドレイン７３２と、ソース７３１とドレイン７３２との間に挿入されたゲート７３３とを含む。ゲート７３３は、少なくとも第二の基本検出器の下、並びに第一の基本検出器７２１及び第三の基本検出器７２３の一部の下に存在している。ソース電極７３１０は、第三の基本検出器７２３の領域に位置する。第三の基本検出器７２３は、第二の基本検出器７２２よりもソース電極７３１０に近く、第二の基本検出器７２２は第一の基本検出器７２１よりもソース電極７３１０に近い。
【０１７２】
基本検出器７２１、７２２、７２３は、相互接続部７４、７５、７６によってそれぞれソース電極７３１０に接続されている。
【０１７３】
このように、基本検出器７２１、７２２、７２３とソース電極７３１０との間の距離の差に起因する相互接続部間の抵抗の違いを補償するために、図７の例は、ソース電極７３１０に近い方の基本検出器７２２、７２３からの二つの相互接続部７５、７６の抵抗を人為的に増大させて、ソース電極７３１０から遠い方の基本検出器７２１からの相互接続部７４の抵抗と略等しくすることを提案する。
【０１７４】
他の基本検出器、他の相互接続部及びソース電極の相対的な位置及びこれらによる障害を考慮して、基本検出器をソース電極に接続するために可能な最短経路が決められる。従って、基本検出器をソース電極に接続するために可能な最短の長さを決めることができる。
【０１７５】
相互接続部の抵抗を増大させる手段の一つは、可能な最短の長さを超えて相互接続部を長くすることである。
【０１７６】
この解決策は興味深いものではあるが、何ら目的のない相互接続部の長さによって検出デバイスを煩雑なものにする。
【０１７７】
相互接続部は通常、電磁放射検出デバイスの全ての相互接続部に対して略等しい相互接続セクションで形成される。以下において、大抵の相互接続部に対して、又は大抵の相互接続部の少なくとも一部に対して共通のこのようなセクションのことを、“公称セクション”と称する。更に、相互接続部は所定の長さを有しているものとする。
【０１７８】
本発明は、抵抗を増大させたい相互接続部のセクションを、少なくともその長さの一部にわたって、又はその長さ全体にわたって狭くすることを提案する。このようにセクションを狭くすることによって、抵抗が大きくなる。より小さなセクションを有する部分の長さを調節することによって、抵抗の上昇値を変更することができる。このようなセクションの減少部７９、７９’が、第二の基本検出器７２２及び第三の基本検出器７２３をソース電極７３１０に接続する相互接続部７５、７６に設けられる。
【０１７９】
また、両方の方法を組み合わせることもでき、例えば、相互接続部の長さを可能な最短の長さ以上に増大させることに加えて、そのセクションを所定の長さにわたって減少させる。
【０１８０】
逆に、他の基本検出器よりも遠い基本検出器からの相互接続部の抵抗を減少させることが目的の場合には、相互接続部のセクションを、少なくともその長さの一部にわたって、又はその長さ全体にわたって、広くすることができる。
【０１８１】
従って、抵抗を減少させたい特定の相互接続部のセクションを広くして、且つ抵抗値を増大させたい特定の相互接続部のセクションを減少させ及び／又はその長さを増大させることができる。
【０１８２】
このような方法によって、基本検出器の配置に何らの対称性を要求することなく、全ての相互接続部に対して抵抗値が略等しいようにサブアセンブリを形成することができる。例えば、奇数個の基本検出器の場合が考えられる。従って、複数の基本検出器から等距離にソース電極を形成する必要がない。これによって、整合トランジスタの製造及び設計を簡略化できる。更に、最適な寸法を有する整合トランジスタを設計し、後の段階で基本検出器のサブアセンブリを決めること（例えば、整合トランジスタに面する基本検出器を選択することによって）が可能になる。
【０１８３】
相互接続部の長さを減少させるように基本検出器の対称的な配置を含むサブアセンブリを形成し、略等しい抵抗の相互接続部がより簡単に得られるようにすることが、より好ましい。しかしながら、当業者は、略等しい抵抗を得ることを容易にすることと、インピーダンス整合トランジスタの設計を容易にすることとの間の折り合いをつけることができる。
【０１８４】
図８は、本発明の他の応用法を示す。本実施形態では、マトリクスの所定の列８０の基本検出器８２が基本検出器の所定のサブアセンブリに属していて、第一の平面と称される同一平面内に存在していることを前提にしている。第一の平面とは異なる第二の平面には、全ての基本検出器８２に共通のインピーダンス整合トランジスタ８３が形成されている。
【０１８５】
整合トランジスタ８３は、図８の右側に、基本検出器の列８０の長さ全体にわたりその列８０に沿って配置されたソース電極８３１を含む。ソース電極は、検出器の列８０の基本検出器８２の一方の側部上に略配置されていて、異なる平面内に存在している。
【０１８６】
整合トランジスタ８３は、図８の左側に、基本検出器の他方の側部上においてソース電極８３１に面する基本検出器の列８０の長さ全体にわたりその列８０に沿って配置されたドレイン電極８３２を含み、基本検出器とは異なる平面内に存在している。ゲート８３３は、ソース電極８３１とドレイン電極８３２との間に略延在している。従って、ゲート８３３は、対象となるデバイスに対して観測者の方向に配列された基本検出器８２の上又は下に配置されていて、異なる平面内に存在している。従って、ソース電極８３１、ドレイン電極８３２及びゲート８３３は、基本検出器８２に電気的に直接接触していない。
【０１８７】
しかしながら、ソース電極８３１は、相互接続部８５によって基本検出器８２に電気的に接続されている。図８の例では、ソース電極８３１の少なくとも一部が、各基本検出器８２の少なくとも一部に面している。結果として、基本検出器は、より短い経路でソース電極８３１に接続されている。例えば、近接する二つの基本検出器８２に対して、基本検出器８２の一方からの相互接続部８５は、二つの基本検出器の間を通過する。他の例によると、ソース電極が配置されている平面と基本検出器８２を含む第一の平面との間に垂直に延在する垂直相互接続部が存在し得る。
【０１８８】
ドレイン電極８３２はキャプチャ及び整形回路５に接続されている。
【０１８９】
本実施形態によると、相互接続部８５は略等しい抵抗を有する。更に、列８０の全ての基本検出器８２に共通の整合トランジスタ８３は、その相互コンダクタンスが可能な限り高くなるような寸法を有する。
【０１９０】
こうした実施形態は、サブアセンブリがマトリクスの列の一部から形成されるように、つまり、サブアセンブリがマトリクスの列の一部を形成している基本検出器で構成されるように変更され得る。従って、一つの列に複数のサブアセンブリが存在し得る。二つ以上の列で構成されるようにサブアセンブリを形成することによって、本実施形態の他の変更例が考えられる。整合トランジスタは、マトリクスの二つ以上の列に配置されている基本検出器に共通である。
【０１９１】
サブアセンブリは、二つ以上の列からの列の一部で形成され得て、列がグループにまとめられる。この場合、有利には、ソース電極は、列のグループの一端に位置する一列の基本検出器の長さ方向に沿って配置され、ドレイン電極は、列のグループの他端に位置する一列の基本検出器の長さ方向に沿って配置される。更に、相互接続部は、全ての基本検出器に対して略等しい抵抗を有する。このように、特定の相互接続部は、可能な最短経路によって基本検出器をソース電極に接続していた場合の抵抗と比較して大きな抵抗を有する。
【０１９２】
図９は、本発明による検出デバイスの一実施形態の断面を示し、第一の平面Ｇに存在している所定のサブアセンブリの二つの基本検出器９２、９２’と、第二の平面Ｇ’に存在している整合トランジスタ９３が示されている。第一の平面Ｇ及び第二の平面Ｇ’は上下に配置されていて、整合トランジスタ９３は二つの基本検出器９２、９２’に面している。
【０１９３】
基本検出器９２、９２’は、誘電体の層９４（誘電体層と称する）の領域内に配置可能である。誘電体層自体は、基板９０上に存在している。第二の平面Ｇ’は、誘電体９４と基板９０との間の界面によって画定される。
【０１９４】
誘電体層９４内には以下のものが存在している：
‐ ソース電極９３１及びドレイン電極９３２、
‐ ドレイン電極に接続された読み取りバスＢ２、
‐ 基本検出器９２、９２’をソース電極９３１に接続する相互接続部９２１、９２１’、
‐ ゲート電極９５。
【０１９５】
図面を簡略化するため、スイッチや、基本検出器をスイッチに接続する電気接続部は図示されていない。
【０１９６】
相互接続部９２１、９２１’、電気接続部及び読み取りバスＢ２は、基本検出器９２、９２’と基板９０との間に含まれているという意味において第二の平面Ｇ’内に存在しているとされるか、又は第一の平面Ｇと第二の平面Ｇ’との間の挿入される他の平面内に存在しているとされる。
【０１９７】
一変形例として、特定の基本検出器９２’又は全てが、空隙９７によって誘電体層９４から離隔されている。空隙は、低気圧下にあり得る。空隙は、対象となる各基本検出器９２’専用のものか、又は複数の基本検出器に共通のものであり得る。空隙によって誘電体層９４から離隔された基本検出器９２’は、好ましくは一つ以上の支持部９８、９８’によって誘電体層９４に機械的に接続される。有利には、支持部はピラーであり得る。支持部は、好ましくは基本検出器９２’のエッジに配置されて、誘電体層９４に対して固定された位置にその基本検出器９２’を保持するのに使用される。一部のピラーは、基本検出器を整合トランジスタのソース電極９３１に接続する相互接続部９２１’の一部分によって形成され、又は相互接続部９２１’の一部分を含み得る。
【０１９８】
基板９０は、ソース９０１及びドレイン９０２を含み、それぞれソース電極９３１、ドレイン電極９３２に接続されている。
【０１９９】
有利には、ソース９０１及びドレイン９０２は、二つの基本検出器９２、９２’によって画定されるサブアセンブリの対向する両端部（それぞれ図９の左側及び右側）に配置されるように位置決めされる。
【０２００】
ゲート９５は、誘電体層９４内においてソースとドレインとの間に延在し、ゲート酸化層９６によって基板９０から絶縁されている。ゲートは、基本検出器９２、９２’間の繰り返しの単一の間隔Ｐよりも大きな長さＬのものである。
【０２０１】
二つの基本検出器の一方９２は、二つの基本検出器の他方９２’よりもソース電極９３１に近い。ソース電極９３１に近い方の基本検出器９２をソース電極９３１に接続する相互接続部９２１に抵抗を与える相互接続部の部分９７が図示されている。
【０２０２】
本発明の多様な実施形態では、図３に関連して上述したように、各サブアセンブリ内に、単一のインピーダンス整合デバイスだけではなくキャプチャ及び整形回路も配置することができる。これは、基本的には光ダイオード型の基本検出器を含む可視光波長の電磁放射検出デバイスに適している。
【０２０３】
本発明は、サブグループ内の各基本検出器に対して異なる空間ノイズを生じさせる寄生抵抗を誘起することなく、同一のサブグループ内に存在する基本検出器の数に比例して、整合トランジスタのゲート領域を増大させることを可能にする。結果として、第一に、上記関係式（３）に従って、整合トランジスタによるノイズが減少し、電磁放射検出デバイスの信号対ノイズ比が、特許文献１に係るデバイスと比較して増大する。
【０２０４】
第二の利点は、再び関係式（３）を参照すると、整合トランジスタに起因する追加的なノイズを誘起することなく、本発明によって許容されるゲート領域の増大と同じ比率で
現状の技術と比較して、各基本検出器の読み取り電流を増大できることである。
【０２０５】
特に基本検出器がボロメータ又はマイクロボロメータ型のものである場合、読み取り電流の増大に比例して、マイクロボロメータの抵抗の増幅の知覚可能な変化を有することが可能である。従って、基本検出器によって伝えられる信号が増幅可能である。これによっても、本発明による電磁放射検出デバイスの信号対ノイズ比を改善することができる。
【０２０６】
この利点は、特に小さな主領域で２５μｍ以下の間隔の基本検出器が、小さな入射電磁放射キャプチャ領域のせいで、伝えられる信号の可能な全ての増幅を必要とする場合に顕著になる。
【０２０７】
整合トランジスタを設計するのにより大きな領域を用いることによって提供される他の利点は、整合トランジスタのゲートの長さＬ及び幅Ｗを独立的に調節できる点である。これによって、整合トランジスタのより大きな相互コンダクタンスを得ることができて、関係式（１）によって決められるより大きな注入効率を得ることができる。
【０２０８】
この効果と、読み取り電流の増大によって提供される上述の利点（相互コンダクタンスの増大にも寄与する）とを加えると、これら二つの効果が組み合わさって、伝えられる信号の復元が改善されて、電磁放射検出デバイスの信号対ノイズ比が改善される。
【０２０９】
また、本発明によって提供される増大した相互コンダクタンスを用いて、低いダイナミックインピーダンスを有する基本検出器の直接注入結合を得ることができる。例えば、これは、低電気抵抗のボロメータ又はマイクロボロメータに関するものであり得る。これは、特に低電圧によって電力供給されるトランジスタ技術を用いることが望まれる場合に必要とされ、例えば、フォトリソグラフィ解像度に関して最先端のＣＭＯＳ技術の場合である。読み取り電流及び信号対ノイズ比を増大させることによって、ノイズによって覆われてしまうような抵抗に対する固有の影響が小さい基本検出器を使用することができる。
【０２１０】
また、より大きなゲート領域を有するトランジスタの使用は、より均一な特性、特に電磁放射検出デバイスのスケールにおいてより均一な閾値電圧も提供し、マトリクスの画素に発生する固定空間ノイズを減じる。実際、略２μｍのゲート長さＬ以下において、閾値電圧の分散が、整合トランジスタによる固定空間ノイズの顕著な増大を誘起することが分かっている。実際に所定の分極を得るためには、整合トランジスタの幅Ｗを増大させることが必要であるが、これには、整合トランジスタの長さＬを増大させることも必要とされる。これは現状の技術では難しいものであるが、本発明に使用によって可能とされるものである。
【０２１１】
また、本発明は、複数の基本検出器に共通のより大きなゲート領域を有する直接注入整合トランジスタを形成することが、電磁放射検出デバイスの全ての基本検出器に対する均一な電気結合の利点を得つつ可能であることを教示する。この均一性の特性は、特に基本検出器と各整合トランジスタのソース電極との間に位置する相互接続部の抵抗に関係する。この抵抗は、電磁放射検出デバイスの各画素に異なった影響を与える固定空間ノイズに関して特に重要であることが知られている。
【０２１２】
本発明はまた、大きなゲート領域を有する整合トランジスタの使用による時間ノイズの減少、及び大きなゲート領域を有する整合トランジスタと、略等しい相互接続部の抵抗による均一な結合との組み合わせによる画素中の空間ノイズの減少の両方を有するイメージセンサ又は撮像装置を製造することの解決策も提供する。
【０２１３】
現状の技術の特定の実施形態と比較しての本発明の他の利点は、マトリクス内で互いに近接して配置されていてマトリクスの異なる行及び列に属し得る基本検出器のサブアセンブリに共通の大きなゲート領域を有するインピーダンス整合トランジスタを有することができる点である。この構成は、マトリクスの異なる列又は異なる行を特徴付けてしまうことを防止し、電磁放射検出デバイスによって生成される全ての像の質及び開発に対して特に有害である列又は行成分に対する空間ノイズの発現を防止する。実際、信号キャプチャ及び整形回路を所定の列の全ての基本検出器に接続しないように基本検出器のサブアセンブリを形成することができる。
【符号の説明】
【０２１４】
３０ 電磁放射検出デバイス
３２、３２０ 基本検出器
３２．１、３２０．１ 第一の端子
３２．２、３２０．２ 第二の端子
３３ インピーダンス整合デバイス
３４、３４０ スイッチ
３００ サブアセンブリ
３０１、３０２ 相互接続部
３５０ 制御手段
５ キャプチャ及び整形回路
６ ベースクリッピング回路
Ａ 共通ノード
Ｐ１、Ｐ２ 電圧源
Ｃ３、Ｃ４ 電気接続部
【技術分野】
【０００１】
本発明は、電磁放射を検出するデバイスの分野に関する。本発明は、有利にはボロメータ又はマイクロボロメータに基づいて赤外放射を検出するデバイスに関するが、光ダイオード又は光伝導体に基づいて電磁放射を検出するデバイスにも関する。本発明の利用分野は特に、多数の基本検出器から形成可能な電子網膜（撮像装置とも称される）の製造をカバーする。マイクロボロメータは、その少なくとも一寸法がマイクロメートルのものであるボロメータを意味するものであり、特にマイクロエレクトロニクスの技術、又はマイクロテクノロジー及び／又はナノテクノロジーを用いて製造されるボロメータに関する。
【背景技術】
【０００２】
電磁放射の検出及びイメージング用の現状の技術の検出デバイスは、少なくとも一つの行及び／又は少なくとも一つの列に配列された基本検出器のマトリクスの使用に基づいたものである。
【０００３】
多様なレンズ光学系のアセンブリで構成された光学システムが一般的に、検出対象の放射ソースと基本検出器を含む平面との間に挿入される。この光学システムの機能は、入射光線が基本検出器上に合焦するようにその入射光線を曲げることと、検出平面上にソースの像を再生することである。従って、各基本検出器は、特定の入射角でデバイスが受ける電磁放射の量の特性である情報の要素を同時に受けることである。マトリクスの多様な基本検出器によって伝えられる信号の読み取りは、ソースによって放出される電磁放射の二次元マッピング（像と称される）を再構築することを可能にする。
【０００４】
基本検出器によって伝えられる信号の読み取りを行うため、検出デバイス上の基本検出器と同じ数だけの信号の入力を有する電子回路が提供される。この電子回路（読み取り回路と称される）は、ＣＭＯＳ若しくはＢＩＣＭＯＳマイクロエレクトロニクス技術を用いた、又はＣＣＤマイクロエレクトロニクス技術を用いた集積回路で構成可能である。
【０００５】
本明細書では以下において、画素とは、単一の基本検出器と、その基本検出器を読み取り回路に接続する基本検出器専用の電気部品とを備えるものと定義される。それら電気部品は、相互接続部や、電気接続部、スイッチ、インピーダンス整合デバイスであり得る。また、画素は、単一の基本検出器専用のキャプチャ及び整形回路を含み得る。画素間隔は、二つの隣接する画素間の周期であると定義される。
【０００６】
読み取り回路及び基本検出器のマトリクスは、モノリシックユニットを構成する単一基板上に、又は二つの別個の基板上に形成可能であり、後者の場合には、二つの別個の基板は相互接続されて、ハイブリッドユニットを構成する。
【０００７】
基本検出器の分極に加えて、読み取り回路は、検出デバイスの動作用の以下の三つの機能を果たす：
インピーダンス整合デバイスによって行われる、各基本検出器と読み取り回路との間のインピーダンス整合機能、
キャプチャ及び整形回路によって達成される、基本検出器によって伝えられる信号のキャプチャ及び整形機能、
スイッチ及び制御手段の組み合わせによって一般的には行われる、単一の電気信号状の異なる基本検出器に起因する信号の多重化。そして、その単一の電子信号（ビデオ信号と称される）は、表示システムによって利用可能である。
【０００８】
関連する他の機能、例えば、ビデオ信号のアナログ・デジタル変換機能等を読み取り回路に含めることができる。
【０００９】
上記三つの機能（インピーダンス整合、信号のキャプチャ、多重化）を有する読み取り回路の形成は、それら機能の複雑な構成を必要とする複雑な作業である。実際、これら三つの機能の構成は、信号対ノイズ比、及び基本検出器の効率に大きな影響を与える。
【００１０】
赤外線光起電基本検出器の場合、キャプチャ及びインピーダンス整合機能及び信号整形機能は、各画素内に置かれるので、各基本検出器に近く、マトリクスのスケールにおける不均一性を低減することによってマトリクスの全ての画素に対するより均一な動作点を実現可能にするようにされる。こうした不均一性は固定空間ノイズとも称される。
【００１１】
従って、マトリクス中の基本検出器と同じ数だけのインピーダンス整合デバイスとキャプチャ及び整形回路とが存在する。マイクロボロメータを備えた赤外線基本検出器、又は可視波長用の光起電検出器の場合、キャプチャ及び整形機能は一般的に、マトリクスの周辺（例えばマトリクスの各列又は各行の終わり）に非局在化される一方、インピーダンス整合機能は、画素内部に残っていることが多い。マイクロボロメータが大気温度で動作する一方で、赤外線光ダイオードを備えた基本検出器は７７Ｋ近くの極低温の動作温度を要することが多いので、マイクロボロメータの使用が有利である。
【００１２】
多重化機能は一般的に、画素内に位置して所定の列又は所定の行内の多重化を行う第一の部分と、有利には列又は行の端に位置してマトリクスの複数の列又は複数の行の多重化を行う第二の部分との間に分布する。画素内部のみで多重化を行う構成も可能である。
【００１３】
光起電赤外線基本検出器の電気結合を読み取り回路で行うことを可能にする方法がいくつか非特許文献１に記載されていて、その全内容が本願において参照される。
【００１４】
複数の解決策が研究されている中で、インピーダンス整合機能を、直接注入とも称される共通ゲートアセンブリ中のＭＯＳトランジスタによって行うことが有利であるとわかってきたが、これは通常の使用条件において基本検出器中を流れる電流が高レベルであることによる。
【００１５】
図１は、赤外線光ダイオード型の基本検出器２によって形成された画素１の電気回路図を示し、その基本検出器２は、ソース及びドレインを有する直接注入インピーダンス整合トランジスタ型のインピーダンス整合デバイス３に直列に結合されている。光ダイオード２のアノードは、インピーダンス整合デバイスの入力端子、この場合は整合トランジスタ３のソースに接続されている。このアセンブリは低い入力インピーダンスを有するが、本願において、インピーダンスは、整合トランジスタ３の相互コンダクタンス値の逆数として表される。この相互コンダクタンス値は、整合トランジスタ３を伝わる分極電流Ｉに依存する。
【００１６】
直接注入アセンブリによって、各基本検出器２に対して単一の整合トランジスタ３しか有さない小型のインピーダンス整合デバイスを得ることができる。従って、小型の画素内にインピーダンス整合機能を簡単に組み込むことができるが、これは、例えばアンプベースのインピーダンス整合アセンブリの場合には当てはまらない。
【００１７】
更なる効率のために、電磁放射検出デバイスは、感度の線形性及び均一性の特性を要するが、直接注入アセンブリはこれらの特性を改善することができる。
【００１８】
しかしながら、画素の幾何学的形状によって課される集積及び小型化の制約を考慮しなければならない。画素のサイズは新しい製品世代ごとにより小さくなる傾向にあるので、インピーダンス整合デバイスは、各技術世代に対して益々限られた空間しか有さなくなっている。
【００１９】
本願において全内容が参照される非特許文献２には、直接注入アセンブリ内のインピーダンス整合トランジスタと共に機能するマイクロボロメータ型の基本検出器が示されている。このようなアセンブリが選択されているのは、マイクロボロメータの感度が、それを伝わる電流に比例するからであり、その電流は読み取り電流と称される。
【００２０】
図２は、ＰＭＯＳ型の整合トランジスタ２３、２３０の直接注入アセンブリによるマイクロボロメータ型の基本検出器２２、２２０の読み取り方法を用いて電磁放射を検出するデバイスを示し、それら整合トランジスタ２３、２３０は共通ゲートにアセンブリされて、各基本検出器２２、２２０に附随している。
【００２１】
検出デバイスは複数の画素を含むが、そのうち二つ２１、２１０が図示されている。各画素は、露光される入射電磁放射によって変化する電気抵抗を有するマイクロボロメータによって形成された基本検出器２２、２２０と、スイッチ２４、２４０とを含み、ＰＭＯＳ型の例で説明されている整合トランジスタ２３、２３０は、インピーダンス整合機能を果たす。
【００２２】
マイクロボロメータ２２、２２０は、各画素２１、２１０のインピーダンス整合デバイス２３、２３０の入力端子に第一の端子によって接続されている。インピーダンス整合デバイス２３、２３０が、ソース及びドレインを有する整合トランジスタであるので、マイクロボロメータ２２、２２０はそれぞれ、各画素２１、２１０の整合トランジスタ２３、２３０のソースに接続されている。マイクロボロメータ２２、２２０は、第二の端子によって、第一の共通電圧源Ｐ１に接続されていて、その第一の共通電圧源Ｐ１は、マイクロボロメータ２２、２２０を伝わる読み取り電流Ｉｄｓを、接続部Ｃ１を介して伝える。ＰＭＯＳトランジスタ２３、２３０のドレインは、スイッチ２４、２４０の第一の端子にそれぞれ接続されていて、そのスイッチ２４、２４０の第二の端子は共通読み取りバスＢ１に接続されている。読み取りバスＢ１は、基本検出器２２、２２０によって伝えられる信号のキャプチャ及び整形用の回路５に接続されている。スイッチ２４、２４０は、読み取りバスＢ１の所定の画素を絶縁することを可能にする。
【００２３】
キャプチャ及び整形回路５は一般的に、バスＢ１に接続された反転入力と、電圧源５４に接続された非反転入力と、出力とを有するオペアンプ５１を含む。コンデンサ５２がオペアンプ５１の反転入力と出力との間に設置されている。スイッチ５３が、コンデンサに並列に設置されている。
【００２４】
整合トランジスタ２３、２３０のゲートが、電気接続部Ｃ２を介して共通に第二の電圧源Ｐ２に接続されていて、その第二の電圧源Ｐ２は、整合トランジスタ２３、２３０の飽和動作を保証するように調節される。飽和動作は、必要とされる低入力インピーダンスを得ることを可能にする。
【００２５】
このようなアセンブリでは、スイッチ２４、２４０の一つが閉じられると、読み取り電流Ｉｄｓが、第一の電圧源Ｐ１と読み取りバスＢ１との間に確立されて、その振幅は、読み取り電流Ｉｄｓが流れるマイクロボロメータ２２、２２０の抵抗値によって変調される。マイクロボロメータ２２、２２０の抵抗は、入射電磁放射に依存する。
【００２６】
一度に単一のマイクロボロメータ２２、２２０のみがキャプチャ及び整形回路５に接続されるように、スイッチ２４、２４０を逐次的に閉じることができる。これは、異なる画素２１、２１０を伝わる読み取り電流Ｉｄｓの時間多重化を表す単一の電気信号を形成する。従って、これは、同じ読み取りバスＢ１を使用して一般的には所定の列又は所定の行に配置されている基本検出器によって伝えられる信号の時間多重化を形成する。この動作モードは一般的に“ロールシャッター”動作と称される。
【００２７】
ベースクリッピングデバイス６を含むことができ、その機能は、受けた電磁放射に関する情報を伝えずに読み取りバスＢ１を流れる読み取り電流Ｉｄｓの一部（共通モード電流と称される）を除去することである。共通モード電流の除去（ベースクリッピングとも称される）は、信号キャプチャ及び整形回路５により高い感度を与えることができる。以下においては、基本検出器２２、２２０の読み取りが行われる際に読み取りバスＢ１及び基本検出器２２、２２０を流れる読み取り電流のことをＩｄｓと称する。
【００２８】
マイクロボロメータの場合、共通モード電流は、使用中の検出デバイスの平均温度に大きく依存する。ベースクリッピングデバイス６は主にコントロール抵抗６１で構成され、そのコントロール抵抗６１は、基本検出器２２、２２０と同種類のマイクロボロメータで構成されているが、電磁放射に対して感度が低い。コントロール抵抗６１は、ＮＭＯＳ型の例で説明されているトランジスタ６２によって読み取りバスＢ１に接続されている一端子と、低インピーダンス電圧源６３（例えば接地）に接続されている他の端子とを有する。ベースクリッピングデバイスのトランジスタ６２は、電圧源（図示せず）に接続されたゲートを有し、キャプチャ及び整形回路５の入力において必要とされる低インピーダンスを得るために、トランジスタ６２の飽和動作を保証するように調節される。
【００２９】
このタイプのマイクロボロメータ６１は、ブラインドボロメータと称されて、各基本検出器２２、２２０の抵抗に対する差分読み取りを行うことができる。差分読み取りは、全てのマイクロボロメータ２２、２２０、６１に対して共通な抵抗の変化をキャンセルすることができる。特に、これによって、検出デバイス全体に対して共通である平均温度の変化による抵抗の変化を無視することができる。
【００３０】
ベースクリッピングデバイス６は、同じ読み取りバスＢ１を使用する複数の基本検出器２２、２２０に対して共通である。スイッチ２４、２４０を閉じると、読み取りバスＢ１を流れる電流は、基本検出器２２、２２０を流れる読み取り電流Ｉｄｓと等しくなる。ＮＭＯＳトランジスタ６２及びブラインドマイクロボロメータ６１は、画素２１、２１０のマイクロボロメータ２２、２２０を伝わる読み取り電流Ｉｄｓから、共通モード電流の大部分を引き出す。結果として、電磁放射による抵抗の変化に起因する電流の変化（基本検出器２２、２２０によって伝えられる信号と称される）が比例的に増幅されている電流を、キャプチャ及び整形回路５が受信する。
【００３１】
基本検出器２２、２２０が信号対ノイズ比を有するので、電子放射検出デバイスの性能は、キャプチャ及び整形回路５に固有の劣化、整合トランジスタ２３、２３０に固有の劣化、及び基本検出器２２、２２０のレイアウトに固有の劣化を最小化しつつ、基本検出器２２、２２０の信号対ノイズ比を再生する能力によって、測られる。
【００３２】
このようなデバイスの性能は、基本検出器によって伝えられる信号の再生品質によっても評価される。例えば、マイクロボロメータ型の基本検出器の場合、再生品質は、電磁放射によって引き起こされる読み取り電流Ｉｄｓの変化・対・短絡検出器に対して得られて読み取りインピーダンスがゼロである電流の変化（検出器の固有信号と称される）の比によって特徴付けられる。この比は、注入効率Ｅｔａとも称され、以下の関係式
【数１】
によって表され、ここで、Ｇｍは、直接注入整合トランジスタ２３、２３０の相互コンダクタンスであり、Ｒｄは、マイクロボロメータの抵抗値である。
【００３３】
関係式（１）によると、整合トランジスタ２３、２３０の相互コンダクタンスの逆数が、マイクロボロメータ２２、２２０の抵抗よりもはるかに低い場合に、１００％近くの注入効率を得ることができる。
【００３４】
低いノイズレベルを得ることが望まれるのであれば、高い値の注入効率としなければならない。
【００３５】
実際、キャプチャ及び整形回路５に入力されるノイズＩｎ‐ｔｏｔａｌは原理的には、第一にマイクロボロメータ２２、２２０に固有のノイズＩｎ‐ｂｏｌｏに起因し、第二に整合トランジスタ２３、２３０に固有のＩｎ‐ｔｍｏｓに起因して、以下の関係式に従う：
【数２】
【００３６】
１００％の注入効率に対して、基本検出器２２、２２０の全固有信号は、キャプチャ及び整形回路５に伝えられ、読み取り電流Ｉｄｓ内に伝えられる信号は、固有信号の値を有し、関係式（２）によると、キャプチャ及び整形回路５に入力されるノイズは、マイクロボロメータ２２、２２０のノイズに等しい。従って、この場合、基本検出器２２、２２０の信号対ノイズ比が完全に再生される。
【００３７】
逆に、１００％未満の注入効率Ｅｔａに対しては、キャプチャ及び整形回路４に対して入力に伝えられる信号が弱くなるだけではなく、Ｉｎ‐ｔｏｔａｌ中の整合トランジスタ２３、２３０固有のノイズＩｎ‐ｔｍｏｓの寄与が大きくなる。これらの効果の組み合わせは、信号対ノイズ比の実質的な劣化につながる。
【００３８】
マイクロボロメータ２２、２２０の抵抗が、整合トランジスタ２３、２３０の相互インダクタンスの逆数以下へと低くなり過ぎると、検出デバイスの十分な使用にとっては注入効率Ｅｔａが低くなり過ぎる。
【００３９】
整合トランジスタ２３、２３０が、例えば整合トランジスタ２３、２３０の１／ｆノイズの発現によって、マイクロボロメータの固有ノイズＩｎ‐ｂｏｌｏよりも明らかに大きな固有ノイズＩｎ‐ｔｍｏｓを有する場合、検出デバイスの信号対ノイズ比は劣化する。
【００４０】
以下の関係式（３）は、幅Ｗ及び長さＬのゲートを有する整合トランジスタに固有の１／ｆノイズ（このノイズをＩｎ‐ｔｍｏｓ‐１／ｆと称する）の評価を表す：
【数３】
【００４１】
関係式（３）によると、ゲートの面積つまり長さＬ及び幅Ｗの積が小さくなると、又は代わりに、整合トランジスタ２３、２３０を伝わる読み取り電流Ｉｄｓが大きくなり過ぎると、又は使用されるＭＯＳ技術の特性であるパラメータＫＦ及びＡｆが高くなり過ぎると、実質的な１／ｆノイズが発現し得る。
【００４２】
こうした特定の状況は、サイズの小さな画素を含む電磁放射検出デバイスの技術的に進んだ世代の開発と共に、より顕著に且つ複合的に生じる。
【００４３】
以下の説明においては、基本検出器の主領域とは、電磁放射を検出することができる基本検出器の領域のことを指称する。このような領域は、電磁検出器の感知領域と指称されることが多い。
【００４４】
画素２１のサイズの減少は、検出器の主領域の減少につながるので、各基本検出器２２、２２０が受ける電磁放射の強度の減少につながる。これは感度の低下を引き起こす。この感度の低下は、マイクロボロメータ２２、２２０内の読み取り電流Ｉｄｓの増加によって補償され得る。
【００４５】
しかしながら、読み取り電流Ｉｄｓの増加は、関係式（３）に示されるように、整合トランジスタ２３、２３０の１／ｆノイズレベルを付随的に増加させる。
【００４６】
画素２１のサイズの減少は一般的に、供給電圧の減少によって達成されるが、これは、その設計に、利用可能な電圧がより低くなる最新世代のＣＭＯＳ技術が使用可能だからである。
【００４７】
この供給電圧の減少を補償するため、マイクロボロメータ２２、２２０の抵抗値を比例的に減少させなければならない。関係式（１）によると、これは、注入効率Ｅｔａの減少につながる。
【００４８】
最後に、画素２１、２１０のサイズの減少は、その画素２１、２１０に配置される整合トランジスタ２３、２３０のサイズの減少を引き起こす。従って、これらのトランジスタのゲートの幅Ｗ及び／又は長さＬが減少する。関係式（３）によると、これは、整合トランジスタの１／ｆノイズのレベルの増加を引き起こす。
【００４９】
また、整合トランジスタ２３、２０３のサイズの減少は、検出デバイスのより大きな空間ノイズへと反映される閾値電圧のより大きな分散を引き起こすという欠点を有する。
【００５０】
特許文献１には、マイクロボロメータのマトリクスとして形成される電磁放射検出デバイスの設計について記載されていて、その直接注入整合トランジスタは、マトリクスの各列においてその列の終わりに配置されていて、その列の全ての基本検出器に読み取りバスによって接続されている。この構成は、画素のサイズによって課される幾何学的制約を解消することを可能にして、理論的には、整合トランジスタがその画素内に配置されていて、又はその画素の上に垂直に配置されていて、画素領域によって制限された領域を有する場合よりも広いゲート領域を有する整合トランジスタを設計することが可能になる。
【００５１】
しかしながら、この整合トランジスタは、マイクロボロメータ又はボロメータ型の基本検出器の列に共通であり、残留抵抗が、基本検出器と整合トランジスタとの間に生じる。残留抵抗は、一部には各マイクロボロメータと整合トランジスタのソースとの間に位置する読み取りバスに因るものである。この直列抵抗は、バスを画素間隔に適合させるために無用に減少される読み取りバスの寸法に関するものであるので、不可避なものである。
【００５２】
この直列抵抗の効果は、マイクロボロメータの全ての動作点をずらし、その感度を低下させるというものである。
【００５３】
更に、この直列抵抗は、各基本検出器が整合トランジスタから異なる距離に存在しているので、列中の各検出器に対して異なる。従って、この設計は、マトリクスの長さ方向に沿った動作点の勾配及び感度の勾配を引き起こす。これは、既に存在していた何らかの空間ノイズに加えて、列に沿った追加的な空間ノイズを引き起こす。更に、各整合トランジスタが一つの列に共通であり、互いの列の差に寄与する固有ノイズを引き起こすので、列のノイズが形成される。
【００５４】
最後に、トランジスタのノイズを制限するために、トランジスタの長さ及び幅に関連する特定のデザインルールを適用しなければならないので、整合トランジスタの寸法の増大の可能性は、基本検出器の列の幅に制限される。従って、この解決策では、基本検出器の寸法の減少は、ノイズ及び効率に関して必ずしも補償可能ではない。
【先行技術文献】
【特許文献】
【００５５】
【特許文献１】米国特許第６０２８３０９号明細書
【非特許文献】
【００５６】
【非特許文献１】Ｍ．Ｊ．Ｈｅｗｉｔｔ、Ｊ．Ｌ．Ｖａｍｐｏｌａ、Ｓ．Ｈ．Ｂｌａｃｋ、Ｃ．Ｊ．Ｎｉｅｌｓｅｎ、“Ｉｎｆｒａｒｅｄ ｒｅａｄｏｕｔ ｅｌｅｃｔｒｏｎｉｃｓ： ａ ｈｉｓｔｏｒｉｃａｌ ｐｅｒｓｐｅｃｔｉｖｅ”、Ｐｒｏｃ．ｏｆ ＳＰＩＥ 第２２２６巻 Ｉｎｆｒａｒｅｄ Ｒｅａｄｏｕｔ Ｅｌｅｃｔｒｏｎｉｃｓ ＩＩ、１９９４年、ｐ．１０８−１１９
【非特許文献２】Ｊ．Ｌ．Ｔｉｓｓｏｔ、Ｆ．Ｒｏｔｈａｎ、Ｃ．Ｖｅｄｅｌ、Ｍ．Ｖｉｌａｉｎ、ＪＪ．Ｙｏｎ、“ＬＥＴＩ／ＬＩＲ’ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ ｕｎｃｏｏｌｅｄ ｍｉｃｒｏｂｏｌｏｍｅｔｅｒ ｄｅｖｅｌｏｐｍｅｎｔ”、Ｐｒｏｃ．ｏｆ ＳＰＩＥ 第３３７９巻 Ｉｎｆｒａｒｅｄ Ｄｅｔｅｃｔｏｒｓ ａｎｄ Ｆｏｃａｌ Ｐｌａｎｅ Ａｒｒａｙｓ Ｖ、１９９８年、ｐ．１３９−１４４
【発明の概要】
【発明が解決しようとする課題】
【００５７】
本発明の目的は、行及び列で構成されているマトリクスに配置された複数の基本検出器、特に集積された基本検出器に対して高い信号対ノイズ比を再生することのできるインピーダンス整合デバイスを含む電磁放射検出装置を提案することである。マトリクスは、上記定義の画素で構成され、各画素は複数の素子を含み、その一つが基本検出器である。本発明の目的は、信号対ノイズ比の劣化及び画素の寸法の減少に関連する困難性及び制限に対する解決策を提供することである。
【００５８】
本発明の他の目的は、画素の素子の特性の分散、又は画素の所定の列又は所定の組に共通な素子の特性の分散に起因する全ての固定空間ノイズを最小化する電磁放射検出デバイスを提供することである。また、本発明に係るデバイスは、感度を改善するために、基本検出器に接続されたインピーダンス整合デバイスに起因する顕著なノイズをもたらすことなく、基本検出器の読み取り電流を増大させることを可能にするという利点も有する。
【００５９】
また、本発明は、最先端のＭＯＳ技術を使用することができる電磁放射検出デバイスの製造も可能にし、これらの技術に見受けられることの多い低供給電圧による不利益なく、基本検出器及び電気接続部の寸法を可能な限り小さくすることができる。
【００６０】
最後に、本発明の他の目的は、動作に必要な素子の数の少ない簡略化された画素を有する電磁放射検出デバイスを提供することである。
【課題を解決するための手段】
【００６１】
従って、本発明は、一つ以上のサブアセンブリにまとめられた複数の基本検出器を含む電磁放射検出デバイスに関する。各サブアセンブリは複数の基本検出器を含む。各基本検出器は相互接続部によってインピーダンス整合デバイスに接続されている。本発明によるデバイスは、
インピーダンス整合デバイスが単一のサブアセンブリの全ての基本検出器に共通であり、
各サブアセンブリにおいて、相互接続部が略同一の抵抗値を有することを特徴とする。
【００６２】
更に、本明細書の残りの部分において、基本検出器は、インピーダンス整合デバイスの入力端子に接続されていて、インピーダンス整合デバイスの特定の点に接続可能ではないと定義される。
【００６３】
このように複数の基本検出器の間にインピーダンス整合デバイスを配置することによって、各基本検出器に対して一つのインピーダンス整合デバイスを有していた場合よりも大きなサイズのインピーダンス整合デバイスを有することができる。このようにして、インピーダンス整合デバイスのサイズに関係する全てのノイズを相対的に減少させる。
【００６４】
更に、所定のサブアセンブリの全ての相互接続部に対して略同一の抵抗値によって、相互接続部による残留インピーダンスを、所定のサブアセンブリの各画素に対して略同一にすることができる。
【００６５】
検出デバイス内に一つの整合トランジスタを有する複数のサブアセンブリが存在する場合、検出デバイス内の全ての画素が略同一のインピーダンスを有する。
【００６６】
このようにして、基本検出器の各サブアセンブリがインピーダンス整合デバイスを介して読み取りバスに接続されるので、その読み取りバスを、相互接続部の抵抗を考慮して、特に各基本検出器に対して略同一の固定インピーダンスに依存する固定電流を有する固定成分を含む読み取り電流が伝わる。また、読み取りバスを流れる読み取り電流は、基本検出器によって伝えられる信号と称される可変成分も含み、その信号は、基本検出器の抵抗の変化に依存する電流の変化である。この抵抗の変化は、基本検出器とその基本検出器に入射する電磁放射との間の相互作用である。固定インピーダンスは全ての基本検出器に対して略同一であるので、電流の固定成分とは独立して、電磁放射による読み取り電流の割合を識別することが容易になる。
【００６７】
基本検出器は、ボロメータ、マイクロボロメータ、光ダイオード又は光伝導体であり得る。基本検出器は好ましくはマイクロボロメータである。従って、実質的な読み取り電流を用い、大気温度で動作することができる。
【００６８】
基本検出器が光ダイオードである場合、インピーダンス整合デバイスを、単一のサブアセンブリの全ての基本検出器に共通のキャプチャ及び整形回路に接続することが有利となり得る。キャプチャ及び整形回路を、正しい動作に適した寸法を維持しながら、基本検出器に対して非常に近い位置に配置することができる。基本検出器のこの配置によって、十分に大きな空間を、基本検出器の領域内にキャプチャ及び整形回路を製造するのに開放することができ、列の終わりに追いやったり、複数のサブアセンブリ間に配置したりする必要がない。
【００６９】
逆に、基本検出器がマイクロボロメータであっても光ダイオード型であっても、インピーダンス整合デバイスは、複数のサブアセンブリに共通のキャプチャ及び整形回路に有利に接続され得て、例えば、列又は行の終わりに配置される。これによって、キャプチャ及び整形回路を配置して、基本権検出器のマトリクスの製造を単純化することができる。更に、これによって、キャプチャ回路が単一のサブアセンブリに接続される場合よりも大きなインピーダンス整合デバイスを製造することのできる大きな領域が残される。この場合、読み取りバスは、各インピーダンス整合デバイスをキャプチャ及び整形回路に有利に接続する。
【００７０】
各基本検出器は、好ましくは、それ専用のスイッチと直列にされて、所定のサブアセンブリのスイッチは、インピーダンス整合デバイスに接続された読み取りバスが単一の基本検出器からの信号のみを一度に受信するように、逐次的に閉じられる。信号は、基本検出器が晒される電磁放射に従い、基本検出器を通過すると直ちに変更される。異なる基本検出器に起因する多様な信号間の逐次的な多重化を得ることができる。
【００７１】
インピーダンス整合デバイスは、好ましくは、飽和状態で動作する直接注入トランジスタであり、整合トランジスタと称される。基本検出器は、基本検出器に存在する第一の端子から整合トランジスタのソース電極に接続される。実際にはこの場合、インピーダンス整合デバイスの入力端子は整合トランジスタのソースである。従って、電磁放射検出デバイスを単純化することができ、単一のトランジスタを用いて、インピーダンス整合機能が達せられる。バスからみた抵抗の変化が制限されるので、検出器の感度及び線形性が改善される。
【００７２】
基本検出器は、有利には、インピーダンス整合デバイスを含む第二の平面とは異なる第一の平面を画定する。これら二つの平面は上下にされている。インピーダンス整合デバイスは、好ましくは、基本検出器の少なくともいくつかに面している。更に、インピーダンス整合デバイスは、好ましくは、各基本検出器の少なくとも一部分に面している。従って、インピーダンス整合デバイスが直接注入トランジスタである場合、整合トランジスタが基本検出器と同じ平面内に存在している場合よりも大きなゲート領域を有するトランジスタを製造することができる。
【００７３】
基本検出器のマトリクスが、インピーダンス整合デバイスと同じ基板から形成される場合であっても、第二の基板に製造される場合であっても、基本検出器の平面とは異なる平面内にインピーダンス整合デバイスを製造することができる。従って、インピーダンス整合デバイスの領域の増大は、その結果としての基本検出器の領域の減少を生じさせない。これによって、基本検出器の領域に略等しい領域の画素を得ることができる。
【００７４】
複数の基本検出器が所定のインピーダンス整合デバイスに接続されるので、インピーダンス整合デバイスは、好ましくは、複数の基本検出器に面して延在するか、又は基本検出器の主領域よりも大きな領域を有し得る。インピーダンス整合デバイスが整合トランジスタであるので、有利には、サブアセンブリの基本検出器の主領域よりも大きなゲート領域を有し得る。
【００７５】
最後に、所定のサブアセンブリの基本検出器の主領域の組み合わさった領域に略等しい領域を有するインピーダンス整合デバイスを製造することができる。インピーダンス整合デバイスが整合トランジスタであるので、有利には、所定のサブアセンブリの複数の基本検出器の主領域の和に対応する領域よりも大きなゲート領域を有する。
【００７６】
これら二つの有利な状態は、基本検出器を含む第一の平面とは異なる第二の平面に配置された整合トランジスタを備えて、基本検出器の主領域が画素の領域の大部分を表す場合にも、有効である。
【００７７】
現状の技術に応じて、各画素に対して一つの整合トランジスタが存在する場合には、ゲート領域が画素の領域よりも小さくなる。実際、整合トランジスタが、基本検出器を含む第一の平面とは異なる第二の平面に配置されている場合であっても、整合トランジスタは、第二の平面内に存在しなければならないソース、ドレイン、電極、相互接続部を有する。従って、現状の技術の整合トランジスタは一般的に、画素の領域よりも小さな領域を有する。
【００７８】
大きなゲート領域を有することは、整合トランジスタの低い１／ｆノイズをもたらし、これによって、整合トランジスタを中心読み取り電流が伝わり、固有ノイズが低くなる。従って、小さな画素寸法又は小さな基本検出器寸法につながるマイクロエレクトロニクス技術においてでも、１／ｆノイズが低くて且つ注入効率の高い基本検出器サブアセンブリを得ることができる。
【００７９】
相互接続部（各相互接続部がインピーダンス整合デバイスを基本検出器に接続する）の抵抗の略等しい値が得られるように、相互接続部は略同一の寸法のものであり得る。
【００８０】
これが当てはまらず寸法が同一ではない場合、少なくとも一つの基本検出器が、同一のサブアセンブリの他の基本検出器よりもインピーダンス整合デバイスの入力端子から遠くに存在している場合に対して、少なくとも一つの相互接続部は、有利には、マイクロエレクトロニクス技術において可能な最短経路で基本検出器をインピーダンス整合デバイスの入力端子に接続した場合と比較して高い又は低い抵抗を有する。
【００８１】
このようにして、基本検出器をインピーダンス整合デバイスの入力端子（例えばソース電極）から略等しい距離に配置せずに、略等しい抵抗を有する相互接続部を形成することができる。従って、その基本検出器の可能なレイアウトを考慮せずに、最適なインピーダンス整合デバイスを製造することができる。これは、入力端子（例えばソース電極）が各基本検出器から略同一の距離に一部分を有するような複雑な形状のインピーダンス整合デバイスを構成するよりも簡単であり得る。
【００８２】
マイクロエレクトロニクス技術において、二点間の可能な最短経路は、幾何学的に可能な最短経路とは異なる。実際には、マイクロエレクトロニクスにおいて、少なくともそれら二点間に存在するすべての素子をバイパスする必要がある。更に、これらの素子を他の素子と接触せずにバイパスする必要がある。更に、マイクロエレクトロニクスにおいて、所定の位置周辺に存在している異なる素子が互いに近くなり過ぎないようにする目的のデザインルールが適用される。安全距離を異なる素子間に残して、短絡や漏れ電流を防止しなければならない。最後に、マイクロエレクトロニクスにおいて、基本検出器によって画定される第一の平面に平行な平面外に接続部を設けることができる場合には、それらの接続部は、垂直接続部及び第一の平面に平行な平面内に含まれる接続部で形成されて、一般的には、第一の平面の垂線に対して０°又は９０°とは明らかに異なる角度を有する接続部を設けることはできない。
【００８３】
基本検出器が同一のサブアセンブリの他の基本検出器よりもインピーダンス整合デバイスから遠い場合、所定の長さの少なくとも一つの相互接続部（インピーダンス整合デバイスを一つの基本検出器に接続する）が、その長さ方向の少なくとも一部分にわたって、同一のサブアセンブリの他の基本検出器にインピーダンス整合デバイスを接続する他の相互接続部の少なくとも一部分のセクションとは異なるセクションを有することが望ましい。他の相互接続部のセクションとは異なるセクションの部分において、相互接続部は、各単位長さにおいて他の相互接続部のものとは異なる抵抗を有する。従って、人為的に相互接続部の抵抗を上昇又は低下させることができる。従って、長さが異なるが抵抗は略等しい相互接続部を用いることによって、インピーダンス整合デバイスの入力端子から異なる距離に配置された複数の基本検出器をインピーダンス整合デバイスに接続することができる。
【００８４】
この場合、インピーダンス整合デバイスを基本検出器に接続する相互接続部の抵抗を上昇させる必要があれば、上昇した抵抗及び所定の長さを有する相互接続部に対して、有利には、その長さ方向の少なくとも一部分にわたってそのセクションを狭くする。
【００８５】
このように部分的にセクションを狭くすることは、その相互接続部を長くすることなく、必要とされる相互接続部の抵抗を変更することを可能にする。実際、抵抗を上昇させるために可能な最短経路と比較して相互接続部を長くすることができる場合、これによって、追加の相互接続部の長さが設けられる。そうすると、隣接する相互接続部に対して可能な最短経路を計算及び設計することが更に難しくなる。
【００８６】
本発明によると、基本検出器は、基本検出器の行及び列を含むマトリクス内に配置される。このようにして、サブアセンブリは、マトリクスの複数の行に配置された複数の基本検出器及び、複数の列に配置された複数の基本検出器を含み得る。
【００８７】
これによって、マトリクスの空間ノイズの列成分及び行成分を一度に減少させることができる。実際、この状況は、有利には、第一のサブアセンブリが、少なくとも第二のサブアセンブリに接続された読み取りバスとは異なる読み取りバスに接続されて、その第二のサブアセンブリが、第一のサブアセンブリの基本検出器と同じ行であるマトリクスの行に基本検出器を有することを意味する。更に、第一のサブアセンブリは一般的に、少なくとも第三のサブアセンブリに接続された読み取りバスとは異なる読み取りバスに接続されて、その第三のサブアセンブリは、第一のサブアセンブリの基本検出器と同じ列であるマトリクスの列に基本検出器を有する。
【００８８】
特に、キャプチャ及び整形回路が複数のサブアセンブリに共通である場合、そのキャプチャ及び整形回路によるノイズは、列のノイズを発生させない。これは、キャプチャ及び整形回路がマトリクスの異なる行及び列に存在している基本検出器に接続されているからであり、また、所定の行の全ての基本検出器に接続されておらず、所定の列の全ての基本検出器にも接続されていないからである。
【００８９】
代わりに、サブアセンブリは、マトリクスの複数の行及び単一の列に配置された複数の基本検出器、又は複数の列及び単一の行に配置された複数の基本検出器を含み得る。この場合、サブアセンブリは、マトリクスの行又は列の一部分を表す。この場合、行又は列の空間ノイズは、読み取りバスが多様なサブアセンブリに起因して単一のサブアセンブリデバイスに起因しない信号を伝える方向においてのみ低減される。
【００９０】
有利には、全ての場合において、マトリクスの所定の行又は列に配置された基本検出器を有するサブアセンブリが異なる読み取りバスに接続されている場合に、列の空間ノイズを低減することができる。
【００９１】
本発明の興味深い実施形態では、所定のサブアセンブリの基本検出器が、所定の次数の軸対称で配置される。これによって、相互接続部の形成及びインピーダンス整合デバイスの入力端子の形成を単純化することができる。これは、特に、所定のサブアセンブリの相互接続部が略同一の寸法を有するようにしたい場合に有用である。また、各基本検出器に対して、入力端子の少なくとも一点（例えばソース電極の点）が、各基本検出器に対して略同一の所定の距離に配置されるようにしたい場合にも有用である。
【００９２】
添付図面を参照して以下の非限定的な例として与えられる説明を読むことによって、本発明がより良く理解され、そして、本発明の他の詳細、利点及び特性が明らかになるものである。
【図面の簡単な説明】
【００９３】
【図１】既に説明したように、赤外線基本検出器（この場合、光ダイオード）と、直接注入アセンブリ中の整合トランジスタとを含む画素の既知の電気回路図の一例を示す。
【図２】既に説明したように、既知のタイプの直接注入アセンブリによるマイクロボロメータ型の基本検出器の読み取りモードを用いた電磁放射検出デバイスの部分的な電気回路図を示し、共通ゲートでアセンブリされたＰＭＯＳ型の整合トランジスタが各検出器に附随している。
【図３】本発明の第一の実施形態による電磁放射検出デバイスの部分的な電気回路図を示す。
【図４】本発明の第一の実施形態による電磁放射検出デバイスの概略図である。
【図５】本発明の第二の実施形態による電磁放射検出デバイスの概略図である。
【図６Ａ】サブアセンブリ中の十六個の基本検出器を含む本発明の他の実施形態による電磁放射検出デバイスの単純化された部分平面図である。
【図６Ｂ】サブアセンブリ中の十六個の基本検出器を含む本発明の他の実施形態による電磁放射検出デバイスの単純化された部分平面図である。
【図７】いくつかの相互接続部の幅が部分的に狭くなっていることによって抵抗が増大している本発明による電磁放射検出デバイスの概略図である。
【図８】一つのサブアセンブリが基本検出器の一つの列の全ての基本検出器を含む本発明による電磁放射検出デバイスの図を示す。
【図９】所定の整合トランジスタに接続されているサブアセンブリ中の二つの基本検出器を含む本発明による電磁放射検出デバイスの断面図を示す。
【発明を実施するための形態】
【００９４】
図面間の移行を容易にするために、異なる図面の同一、同様又は等価な部分は同じ参照符号を有する。
【００９５】
図面を見易くするため、図面に示される多様な部分は、必ずしも同一縮尺では描かれていない。
【００９６】
本発明によるデバイスの多様な実施形態についての図面は、例として与えられるものであり、限定的なものではない。
【００９７】
本発明の特定の実施形態を示す図３を参照することによって、本発明の説明がより良く理解されるものである。
【００９８】
図３は、好ましくは少なくとも一つの行及び少なくとも一つの列を備えたマトリクスに配置された複数の基本電磁放射検出器３２、３２０を含む電磁放射検出デバイス３０の簡略化された電気回路図を示す。基本検出器３２、３２０は一つ以上のサブアセンブリ３００内にまとめられていて、各サブアセンブリが複数の基本検出器を含むが、図３には単一のサブアセンブリ３００が示されている。
【００９９】
本明細書の残りの部分においては、上述の定義に従い、画素とは、基本検出器と、スイッチと、その基本検出器及びスイッチ専用の多様な電気接続部とから形成されるユニットのことを指称する。
【０１００】
更に、基本検出器は互いに、列に対する所定の間隔、及び行に対する他の所定の間隔で配置されて、その行に対する他の所定の間隔が列に対する所定の間隔と異なるか又は同一であるとされる。マトリクスの列に対する間隔及び行に対する間隔によって画定される領域を、画素領域と称する。
【０１０１】
最後に、基本検出器は、インピーダンス整合デバイスの入力端子に接続されていて、そのデバイスの特定の点には接続されていないとされる。更に、インピーダンス整合デバイスが、ソース及びドレインを有する整合トランジスタである場合、そのソースが入力端子であるとされる。
【０１０２】
従って、基本検出器の各サブアセンブリ３００は、複数の基本検出器３２、３２０を含み、本例では、同じ行に二つ含む。
【０１０３】
基本検出器３２、３２０に加えて、各サブアセンブリ３００は、単一のインピーダンス整合デバイス３３を含み、好ましくは、共通ゲートとしてアセンブリされたＭＯＳトランジスタ３３であり、整合トランジスタ３３と称される。
【０１０４】
しかしながら、インピーダンス整合デバイスは、低い入力抵抗を有するいずれかのタイプのトランジスタ、例えば共通ベースでアセンブリされたバイポーラトランジスタ（ＪＥＴとして一般的に知られている）や、トランスインピーダンスアセンブリを備えて低い入力インピーダンスを有するオペアンプや、本発明に関係する技術的制約に適合する当業者に既知のいずれかのタイプのインピーダンス整合部でもあり得る。
【０１０５】
整合トランジスタ３３は、直接注入でアセンブリされて、基本検出器３２、３２０と、その基本検出器３２、３２０によって伝えられる信号のキャプチャ及び整形回路５との間にインピーダンス整合部を形成することができる。このキャプチャ及び整形回路５は、複数のサブアセンブリ３００に共通であり得る。基本検出器３２、３２０は好ましくはマイクロボロメータであり、大気温度で動作し、電磁放射（例えば赤外線放射）を感知する。変形例としては、光ダイオードや光伝導体であり得る。
【０１０６】
代わりに、本発明の他の実施形態では、特に可視スペクトルの電磁放射の検出を可能にする光ダイオード型の基本検出器３２、３２０の場合には、キャプチャ及び整形回路５は、単一のサブアセンブリ３００に共通のインピーダンス整合デバイス３３に集積される。読み取りバスＢ１は、複数のキャプチャ及び整形回路５を、信号の分析及びビデオ信号の形成を可能にする単一回路に接続する。
【０１０７】
図３に示される実施形態では、基本検出器３２、３２０は、マイクロボロメータで構成されていて、各サブアセンブリ３００は、そのサブアセンブリの全ての基本検出器３２、３２０に共通のインピーダンス整合デバイス３３を有するものと定義される。更に、キャプチャ及び整形回路５は複数のサブアセンブリ３００に共通である。
【０１０８】
更に、各サブアセンブリ３００は、スイッチ３４、３４０を含み、各スイッチは、基本検出器３２、３２０に附随している。スイッチ３４、３４０は、例えばスイッチング回路として使用されるトランジスタである。
【０１０９】
各サブアセンブリ３００の整合トランジスタ３３は、図３に示されるようなＰ型ＭＯＳ、Ｎ型ＭＯＳ、又はバイポーラ型のトランジスタであり得る。後二者の場合には、それに従って、電磁放射検出デバイスに印加される分極電圧が変更される。整合トランジスタ３３、及び以下に示される全ての整合トランジスタは、ゲートを有し、且つそれぞれソース電極及びドレイン電極に電気的に接触しているソース及びドレインを有するものとする。ゲートは長さＬ及び幅Ｗのものであり、その積がゲート領域の面積を決める。
【０１１０】
各基本検出器３２、３２０は、第一の端子３２．１、３２０．１によって、相互接続部３０１、３０２を用いて、対象のサブアセンブリ３００の整合トランジスタ３３のソース電極に接続されている。所定のサブアセンブリ３００の基本検出器３２、３２０の第一の端子３２．１、３２０．１は、互いに接続され、共通ノードＡとして所定の整合トランジスタ３３のソース電極にも接続される。本発明によると、サブアセンブリの各基本検出器を整合トランジスタ３３（一つしか存在しない）に接続する相互接続部３０１、３０２は、略同じ電気抵抗値を有する。相互接続部の抵抗は、それを構成する物質の抵抗率及び相互接続部の長さに比例し、相互接続部の横断面積に反比例することが知られている。
【０１１１】
サブアセンブリ３００の各基本検出器３２、３２０は、第二の端子３２．２、３２０．２によって、スイッチ３４、３４０の一方に接続されていて、スイッチ３４、３４０は、第一の電圧源Ｐ１に接続すること、又は第一の電圧源Ｐ１から絶縁することを可能にする。第一の電圧源Ｐ１は、電磁放射検出デバイス３０の内部又は外部に存在し得て、読み取り電流を伝えることを可能にするが、その読み取り電流は、電磁放射の影響下における基本検出器３２、３２０の抵抗の変化を読み取るのに必要であり、基本検出器３２、３２０によって伝えられる信号に対応する。第一の電圧源Ｐ１は、電気接続部Ｃ３を介して各スイッチ３４、３４０に接続されている。代わりに、スイッチ３４、３４０を、基本検出器３２、３２０をインピーダンス整合デバイス３３に接続する相互接続部上に配置し得る。
【０１１２】
トランジスタ３３のドレイン電極は、読み取りバスＢ２に接続されていて、その読み取りバスＢ２は、キャプチャ及び整形回路５に接続され、好ましくはベースクリッピング回路６に接続される。
【０１１３】
整合トランジスタ３３のゲートは、接続部Ｃ４を介して第二の電圧源Ｐ２に接続されていて、その第二の電圧源Ｐ２は電磁放射検出デバイスの内部又は外部に存在する。第二の電圧源Ｐ２は、飽和モードでの整合トランジスタ３３の動作を保証するように調節される。
【０１１４】
キャプチャ及び整形回路５及びベースクリッピング回路６は現状の技術のものと同様である。本図に示される回路の例は例示的なものであり、本発明を限定するものではない。回路は、図２で説明したものであるので、ここでは二度説明することはしない。他のタイプのキャプチャ及び整形回路５及びベースクリッピング回路６を、本発明の範囲から逸脱せずに、容易に使用可能である。
【０１１５】
図３のアセンブリの状況に応じて、二つのスイッチ３４又は３４０の一方が閉じられると、読み取り電流Ｉｄｓが、第一の電圧源Ｐ１と読み取りバスＢ２との間に確立されて、第一に基本検出器３２又は３２０（接続されている）を介し、第二にサブアセンブリ３００の単一の整合トランジスタ３３を介する。
【０１１６】
制御手段３５０は、当該分野における例として例えばシフトレジスタを含み、所定のサブアセンブリ３００に存在する多様なスイッチ３４、３４０を連続して逐次的に閉じて、所定の瞬間において、所定のサブアセンブリの最大でも一つのスイッチ３４、３４０のみが閉じられるように設計されている。これによって、読み取り電流Ｉｄｓに等しい値の電流が、サブアセンブリ３００の多様な検出器３２、３２０によって伝えられる信号の時間多重化を表す信号で、読み取りバスＢ２に対して流れることが可能になる。
【０１１７】
サブアセンブリ３００において、信号整合トランジスタ３３によって、二つの異なる基本検出器３２、３２０を結合することができる。従って、二つの基本検出器３２、３２０間の所定の間隔に対して、整合トランジスタ３３は、各基本検出器に対して一つの整合トランジスタを備える当該分野の従来の場合と比較して二倍に増大し得るサイズのものとなる。これによって、本発明に係る検出デバイスの信号対ノイズ比が改善可能である。
【０１１８】
更に、第一の平面を画定する基本検出器３２、３２０は、第二の平面を画定するインピーダンス整合デバイス３３及びキャプチャ及び整形回路５とは異なる平面内に存在することができる。二つの平面は有利には上下に存在する。そして、基本検出器３２、３２０は、互いに近づくことができるが、接触はしない。このようにして、各基本検出器３２、３２０が所定の主領域を有するので、画素領域は、基本検出器３２、３２０の主領域に略等しいとされる。
【０１１９】
基本検出器３２、３２０に対して相対的な第二の平面内に存在している場合、インピーダンス整合デバイス３３は有利に、サブアセンブリ３００の基本検出器３２、３２０に向かい合って延伸可能である。従って、サブアセンブリ３００の全ての画素の組み合わさった領域の面積に略等しい面積の領域を有する整合トランジスタを製造することができる。このようにして、整合トランジスタ３３は、少なくとも画素の領域又は基本検出器の主領域よりも大きなゲート領域を有することができる。また、ゲート領域の面積がサブアセンブリ３００の基本検出器３２、３２０のいくつか又は全ての主領域の面積の和に略等しくなるように、整合トランジスタ３３を製造することもできる。図３の例では、整合トランジスタ３３が、例えば基本検出器３２の領域よりも大きなゲート領域、又はサブアセンブリの基本検出器（この場合二つの基本検出器）の組み合わさった領域の面積に近い面積の領域を有し得ることは理解されたい。
【０１２０】
図３の電気回路図は二回軸対称を示し、基本検出器３２、３２０の第一の端子３２．１、３２０．１をトランジスタ３３のソース電極に接続する二つの相互接続部３０１、３０２がほぼ同一の長さ及び断面のものになる電磁放射検出デバイスが製造できるという利点が得られる。二つの相互接続部３０１、３０２は同一の物質製であれば、略等しい電気抵抗を有する。厳密に等しいのでなければ、抵抗は少なくとも同程度のものになる。相互接続部３０１、３０２のこの構成によって、共通ノードＡの形成を最適化することができ、特に電磁放射検出デバイスの空間ノイズを減じることができる。
【０１２１】
相互接続部が略等しい電気抵抗値を有しながら異なる幾何学的形状を有し得ることは理解されたい。
【０１２２】
本発明は、本発明に係る電磁放射検出デバイスの第一の実施形態及び第二の実施形態の概略的な部分平面図を示す図４及び図５を参照してより良く理解されるものである。
【０１２３】
図４及び図５は、本発明の実施形態の機能図である。図の異なる素子は異なる機能を表し、また異なる機能の構成を表す。機能図は、電磁放射検出デバイスの異なる素子の個々のサイズに関する情報を与えるものではなく、素子が互いに垂直に配置され得るという事実を肯定又は否定するものでもない。図を見易くするために、特定の素子が省略されている。本発明の範囲はこれらの図面の機能図によって限定されるものではない。
【０１２４】
図４は、少なくとも一つの行及び少なくとも一つの列を備えたマトリクスに配置された基本検出器２２、２２０の複数のサブアセンブリ３００、３００’内にまとめられた複数の基本検出器２２、２２０を含む本発明に係る電磁放射検出デバイス３０を概略的に示す。サブアセンブリは破線で示されている。複数の基本検出器が、図示されていない基板上に集積されている。本実施形態では、マトリクスの二つの列の一部が示されている。各列が二つの基本検出器の少なくとも二つのサブアセンブリ３００、３００’を含むので、サブアセンブリ３００、３００’の基本検出器２２、２２０は、マトリクスの所定の列に属している。基本検出器の各列は、読み取りバスＢ２、Ｂ２’に接続されていて、サブアセンブリ３００、３００’の基本検出器２２、２２０に起因する信号を、その列から、関係する基本検出器によって伝えられる信号のキャプチャ及び整形回路５、５’に伝えることができる。また、ベースクリッピング回路６、６’も各読み取りバスＢ２、Ｂ２’に接続されている。基本検出器２２、２２０は、マトリクスの所定の行の所定の間隔、及び所定の列の他の所定の間隔（所定の行の所定の間隔と同一又は異なる）で互いに配置されている。
【０１２５】
各サブアセンブリ３００、３００’は基本検出器及び他の電気回路素子を含み、好ましくは、上述のようにモノリシック又はハイブリッド設計に従って、基本検出器及び他の電気回路素子は上下に位置する二つの異なる平面内に集積される。
【０１２６】
電気回路素子は、図３で上述したように、各基本検出器２２、２２０に対して、単一のインピーダンス整合デバイス（この場合、所定のサブアセンブリ３００、３００’の基本検出器に共通の整合トランジスタ３３、３３’として）と、一つのスイッチ（図示せず）と、基本検出器２２、２２０と整合トランジスタ３３、３３’との間の相互接続部を含む。
【０１２７】
各基本検出器２２、２２０は、その第一の端子によって、整合トランジスタ３３、３３’に接続され、整合トランジスタ３３、３３’は読み取りバスＢ２、Ｂ２’に接続されている。図を単純化するため、全ての回路素子が示されてはおらず、特にスイッチが示されていない。
【０１２８】
電磁放射検出デバイスの各基本検出器によって伝えられる信号のキャプチャを行うため、図４に記号Ｔ１、Ｔ２、Ｔ３及びＴ４で時系列順に識別されている時点において、異なる基本検出の各列に対する逐次的な読み取りが行われる。
【０１２９】
時点Ｔ１において、第一の行の全ての列の基本検出器２２が同時に読み取られて、スイッチ（図示せず）が、基本検出器を第一の電圧源に接続し、読み取り電流がそれらの基本検出器２２を流れることが許容される。読み取られる基本検出器２２は、整合トランジスタ３３、３３’を介して、整合トランジスタ３３、３３’の第一の行４１に存在するサブアセンブリから、各列のベースに位置する複数のキャプチャ及び整形回路５、５’に接続されている。
【０１３０】
時点Ｔ２において、先に測定されたサブアセンブリの第二の基本検出器に対応する基本検出器２２０の第二の行の読み取りが、依然として整合トランジスタ３３、３３’の第一の行４１を介して、行われる。
【０１３１】
時点Ｔ３において、基本検出器２２の第三の行が、トランジスタ３３、３３’の第二の行４２を介して行われるが、そのトランジスタ３３、３３’の各々は、先に読み取られた基本検出器のものとは異なるサブアセンブリ３００、３００’に属する。この整合トランジスタ３３、３３’の第二の行４２は、時刻Ｔ４において基本検出器の第四の行の読み取りに対しても使用される。
【０１３２】
基本検出器の異なる行のこの逐次的な読み取り（多重化と称される）は、基本検出器２２、２２０を、その基本検出を読み取るのに必要とされる読み取り電流を伝える第一の電圧源に接続するスイッチの適切な制御によって、可能とされる。勿論、このプロセスは、あらゆる数の行及びあらゆる数の列用に設計される。
【０１３３】
本実施形態によると、所定の整合トランジスタ３３、３３’が同一のサブアセンブリの二つの基本検出器に共通なので、二つの異なる時点において、二つの別個の基本検出器２２、２２０に起因して伝えられる信号を再生するのに使用される。幾何学的には、この整合トランジスタ３３は、所定のサブアセンブリ３００の二つの隣接する基本検出器２２、２２０のフットプリント内に存在し、整合トランジスタ３３のゲート領域が、図２に関連して上述したような基本検出器と同じ数だけの整合トランジスタが存在する場合と比較して、比例的に増大可能である。
【０１３４】
サブアセンブリの整合トランジスタのソース電極は有利には、二つの基本検出器２２、２２０の第一の端子から等距離に配置され得る。この配置を利用して、各サブアセンブリ３００、３００’内において、基本検出器３００、３００’を整合トランジスタ３３、３３’のソース電極に接続する二つの相互接続部が、それらの長さ及び横断面積（つまり、幅と厚さとの積）によって定義される幾何学的形状に関して理想的に同一となり、抵抗に関して少なくとも同程度になるアセンブリを得ることができる。
【０１３５】
有利には、以下の図９に示されるように、整合トランジスタ３３、３３’は、基本検出器２２、２２０によって画定される第一の平面とは異なる第二の平面内に配置される。これら二つの平面は有利には互いに垂直方向に配置される。従って、図３に関して説明したように、画素領域の面積が基本検出器２２、２２０の主領域の面積に近くなり、ゲート領域の面積が、サブアセンブリの二つの基本検出器２２、２２０の主領域の面積の和に近い値を有する整合トランジスタを得ることができる。
【０１３６】
整合トランジスタ３３、３３’が基本検出器２２、２２０と同じ平面内に存在する場合にも、整合トランジスタ３３、３３’が単一の基本検出器のみに接続されている場合よりも二倍大きな整合トランジスタを有することができる。
【０１３７】
本発明の多様な実施形態では、各サブアセンブリ３００、３００’の基本検出器がマトリクスの複数の列に属する場合に、そのマトリクスの複数の列に属する基本検出器に接続された同一の読み取りバスを有することができ、又は、マトリクスの同じ列に属する基本検出器用の複数の読み取りバスが、基本検出器の所定の行内に設けられ得る。
【０１３８】
図５は、本発明に係る電磁放射検出デバイスの第二の実施形態の概略的な部分平面図であり、上述の本発明の可能性を示す。
【０１３９】
この場合、電磁放射検出デバイス３０の複数の基本検出器は、サブアセンブリ５００、５００’内にまとめられて、各サブアセンブリが、二つの基本検出器の二つの行に配列された四つの基本検出器２２１、２２２、２２３、２２４を含む。各サブアセンブリ５００、５００’において、各基本検出器２２１、２２２、２２３、２２４は、相互接続部２０１、２０２によって、整合トランジスタ３３、３３’の形の単一のインピーダンス整合デバイスに接続されている。この場合、相互接続部２０１、２０２は、Ｔ字型であり、二つの基本検出器２２１、２２２又は２２３、２２４を互いに整合トランジスタ３３、３３’に接続する。整合トランジスタ３３、３３’は、読み取りバスＢ２、Ｂ２’を介して、各基本検出器によって伝えられる信号のキャプチャ及び整形回路５、５’及びベースクリッピング回路６、６’に接続されている。整合トランジスタ３３、３３’は直接注入を用いてアセンブリされ、サブアセンブリ５００、５００’の基本検出器２２１、２２２、２２３、２２４とキャプチャ及び整形回路５、５’との間のインピーダンス整合を提供することができる。
【０１４０】
この場合、図示されている二つのサブアセンブリ５００、５００’は、サブアセンブリの行を形成する。更に、各サブアセンブリは、マトリクスの二つの列に属する基本検出器を含む。サブアセンブリは、所定の行のサブアセンブリにおいて、二つの読み取りバスＢ２、Ｂ２’のうち一方の読み取りバス、及び二つのキャプチャ及び整形回路５、５’のうち一方のキャプチャ及び整形回路に対して、交互に接続されている。従って、各読み取りバスＢ２、Ｂ２’は、マトリクスの二つの列に位置する基本検出器によって伝えられる信号を受信し、図示されている二つの読み取りバスＢ２、Ｂ２’は、マトリクスの列のうちの一つの全ての基本検出器に接続されてはいない。この構成によって、単一の列に含まれる基本検出器の数に匹敵する検出器の数に対して一つの読み取りバスＢ２、Ｂ２’が平均で存在することができる。
【０１４１】
二つのサブアセンブリ５００、５００’しか図示されていないが、有利には、各キャプチャ及び整形回路５、５’及び各読み取りバスＢ２、Ｂ２’が、複数のサブアセンブリ５００、５００’に共通である。
【０１４２】
サブアセンブリ５００、５００’が複数の行に配置されているので、図５のＴ１、Ｔ２、Ｔ３及びＴ４によって識別される時系列順に基本検出器２２１、２２２、２２３、２２４を逐次的に読み取ることができる。
【０１４３】
時点Ｔ１では、図示されている二つのサブアセンブリの基本検出器２２１が、関連しているサブアセンブリの整合トランジスタ３３、３３’を介して、キャプチャ及び整形回路５、５’に同時に接続される。従って、二つの読み取りバスＢ２、Ｂ２’の各々は、各サブアセンブリに対して相対的に同じ位置に配置された基本検出器によって伝えられる信号を受信する。
【０１４４】
時点Ｔ２及びその後のＴ３、Ｔ４では、各サブアセンブリ５００、５００’の単一の基本検出器２２２、２２３、２２４（同じものが重複しない）が、続けてキャプチャ及び整形回路５、５’に接続される。各時点Ｔ１、Ｔ２、Ｔ３及びＴ４において、他の基本検出器２２１、２２２、２２３、２２４と整合トランジスタ３３、３３’との間には読み取り電流は流れない。
【０１４５】
読み取りバスＢ２、Ｂ２’に接続された複数のサブアセンブリ５００、５００’が存在する場合、逐次的な読み取りが、所定の時点Ｔにおいて、単一の基本検出器によって伝えられる信号のみが読み取りバスＢ２を流れるような基本検出器を考慮しなればならない点は理解されたい。
【０１４６】
しかしながら、本発明の範囲から逸脱せずに、他の時間シーケンスが可能である点は留意されたい。
【０１４７】
特に、サブアセンブリの所定の行に配置された異なる複数のサブアセンブリ５００、５００’を同一の読み取りバスＢ２、Ｂ２’に接続すると、マトリクスの二つの列に配置された全ての基本検出器を同一の読み取りバスに対して多重化しなければならないので、本発明の第一の実施形態よりも長い多重化時間とはなってしまうが、マトリクスのスケールにおいて読み取りバスＢ２、Ｂ２’を経済的なものにすることができる。
【０１４８】
この第二の実施形態によると、所定のサブアセンブリ５００、５００’の四つの別個の基本検出器２２１、２２２、２２３、２２４の読み取り用に、所定の整合トランジスタ３３、３３’が四つの異なる時点Ｔ１、Ｔ２、Ｔ３、Ｔ４において用いられる。この整合トランジスタ３３、３３’は、サブアセンブリの四つの基本検出器のフットプリントの中に幾何学的に存在する。従って、整合トランジスタのゲート領域は、図３及び図４に関連して述べたように比例的に調節され得る。二つの行及び二つの列に分布した他の基本検出器を含むサブアセンブリに接続されるので、整合トランジスタのソース電極の位置決めは、４回軸対称の利点を有する。例えば、ソース電極は、四つの基本検出器の各々の第一の端子から等距離に配置されるように設計され得る。例えば、ソース電極はＵ字型となり、各基本検出器の第一の端子からの固定された距離において少なくとも一つの点を常に有し得る。これによって、略同一の接続特性を、サブアセンブリの全ての基本検出器に対して、つまりはマトリクスの全ての基本検出器に対して得ることができる。特に、相互接続部２０１、２０２は、略等しい抵抗値を有し、低い寄生抵抗を誘起して、小さな空間ノイズ成分を形成する。
【０１４９】
本発明による整合トランジスタの設計において、本発明の実施形態による基本検出器のレイアウトの対称性を利用する他の実施形態も考えられる。
【０１５０】
一例として、図６Ａ及び図６Ｂは、本発明による電磁放射検出デバイスの第三の実施形態を示し、十六個の基本検出器６２のサブアセンブリ６００用に設計されている。図６Ａは、十六個の基本検出器６２の配置を示し、その各々が、インピーダンス整合デバイス６３に接続される第一の端子６７を有し、そのインピーダンス整合デバイス６３は、第一の平面に集積された四つの基本検出器６２の四つの列として四回軸対称で基本検出器の間に配置されている。従って、サブアセンブリ６００は、マトリクスの四つの列及び四つの行からの基本検出器６２を含み、サブアセンブリの各列は、マトリクスの一つの列に属する。基本検出器６２は、第二の端子６８によって、接続部Ｃ６１からＣ６４で第一の電圧源Ｐ１に接続される。一つの接続部は、サブアセンブリ６００の各列用のものである。各接続部Ｃ６１からＣ６４は、電気接続部６９によって四つの基本検出器６２に接続される。各電気接続部はスイッチ６４を含む。各スイッチ６４は、単一の基本検出器６２を一つの接続部Ｃ６１、Ｃ６２、Ｃ６３又はＣ６４に接続することができるように配置される。
【０１５１】
上述のモノリシック又はハイブリッド構造によって提供される可能性によると、十六個の基本検出器６２に共通の整合トランジスタ６３が、基本検出器６２によって画定される第一の平面とは異なる第二の平面内に配置される。有利には、これら二つの平面は互いに垂直に配置される。接続部Ｃ６１からＣ６４及び／又は電気接続部６９並びにスイッチ６４も第二の平面、又は第三の平面に配置可能である。第二の平面は、非排他的なものとして整合トランジスタ６３を含むが、これについては図６Ｂを参照して後述する。異なる平面の並置については、図９を参照して後述する。
【０１５２】
図６Ａにおいて、整合トランジスタ６３は、長破線を用いて画定されているソース電極６３１及び短破線を用いて示されているドレイン電極６３２によって、部分的に示されている。図６の例において、ソース電極６３１及びドレイン電極６３２は、インターディジットにされている。図面を簡略化するため、トランジスタのゲートは図示されていないが、予想されるように、ゲートは整合トランジスタ６３（図示せず）のソースとドレインとの間に延在する。ゲートは、サブアセンブリ６００の基本検出器６２の列の方向を向く複数のゲート部に分けられる。本実施形態の特定の例では、ソース電極６３１は“Ｕ”字型を有し、図６Ａの左側において、基本検出器の第一の二つの列の間に延在するＵの分岐部を有し、図６Ａの右側において、基本検出器の他の二つの列の間に延在するＵの他の分岐部を有する。
【０１５３】
ドレイン電極６３２は、ソース電極６３１とインターディジットになるように形成される。この場合、ドレイン電極は、複数の分岐部を含む櫛型を有し、ソース電極６３１の各分岐部は、ドレイン電極６３２の二つの隣接する分岐部の間に位置する。この場合、ソース電極６３１がＵ字型なので、ドレイン電極は、四つの分岐部を備えた櫛型を有する。代わりに、第二及び第三の分岐部がまとめられて単一の分岐部を形成する場合には、三つの分岐部を備えた櫛型であり得る。異なる基本検出器６２の第一の端子６７は、相互接続部６６によって整合トランジスタ６３のソース電極６３１に接続されている。
【０１５４】
図６Ａの例では、第一の端子６７は、ノードＡにおいてフォー・バイ・フォー（４×４）で電気的に接続されていて、ノードＡがソース電極６３１の一点に位置する。従って、四つのノードＡが基本検出器６２をソース電極６３１に接続している。
【０１５５】
図６Ｂを参照して、整合トランジスタについて詳述する。この場合、ゲート６３３は、四つの部分から形成されていて、各部分は、ソース電極６３１の分岐部とドレイン電極６３２の分岐部との間に位置する。ゲート６３３の部分は、ソース電極６３１及びドレイン電極６３２と比較して幅広であり、ソース電極６３１の分岐部とドレイン電極６３２の分岐部との間のほぼ全ての空間を占有している。
【０１５６】
従って、ゲート６３３の部分は、サブアセンブリの基本検出器６２の列に対して略整列された矩形の形状であるとされる。ゲート６３３の異なる複数の部分は、電気接続部Ｃ６５によって互いに接続されて、第二の電圧源Ｐ２に接続された単一のゲート６３３を形成し、整合トランジスタ６３が飽和モードで動作することを可能にする。
【０１５７】
ドレイン電極６３２は、電気接続部によって読み取りバスＢ２に接続されている。
【０１５８】
図６Ｂには、図６Ａに示される整合トランジスタ６３を含む第二の平面とは異なる第一の平面に配置されたサブアセンブリ６００の十六個の基本検出器のいくつかの考えられる配置６２’が、破線を用いて示されている。
【０１５９】
ドレイン電極６３２の二つの分岐部が近接していてソース電極６３１の分岐部によって離隔されていない場合には、ドレイン電極のそれら両方の分岐部を単一の分岐部にまとめるように整合トランジスタを形成することができる。
【０１６０】
本実施形態は、相当なサイズの整合トランジスタ６３を形成することを可能にし、その整合トランジスタは、十六個の基本検出器６２のフットプリント内に存在し得て、ゲート領域は、検出器の主領域よりも大きくなり得て、又は二個、三個、五個、十個、十五個若しくはそれ以上の基本検出器の主領域の組み合わせよりも大きくなり得る。
【０１６１】
本実施形態による構成は、十六個以上の基本検出器を含むサブアセンブリへと拡張可能である。例えば、三十六個の基本検出器が、六行六列に配置されて、ソース電極にフォー・バイ・フォーで接続され得る。ソース電極は、“Ｗ”字型で、三つの分岐部を備えた櫛型を有する。
【０１６２】
サブアセンブリ内に二十四個の基本検出器を有することが考えられ、四行六列、又は四列六行となる。この場合、ソース電極は、それぞれＵ字型又はＷ字型を有する。
【０１６３】
基本検出器が、整合トランジスタを含む第二の平面とは異なる第一の平面内に存在している本発明の各実施形態では、整合トランジスタのゲート領域の面積は、サブアセンブリの領域（サブアセンブリの全ての基本検出の主領域の和として定義される）の面積の６０％、７５％、８０、又は９０％以上であり得る。
【０１６４】
以下の図９に示されるように、第二の平面内のサブアセンブリの残りの領域が、以下のために必要とされる：
‐ ソース電極及びドレイン電極の形成、
‐ それらの電極の下のソース及びドレインの形成、
‐ 読み取りバスの配線、ゲート、スイッチに電極供給する電気接続部、スイッチによる読み取り多重化を組織する制御接続部、及び検出器（特に光ダイオードや、マイクロボロメータ）の動作に必要な他の全ての電気又は電子素子の形成。
【０１６５】
基本検出器の二つの列に間隔の開けられた分岐部を有する櫛型に形成されるソース電極を備えた整合トランジスタを形成することの利点の一つは、全てが同じ幾何学的形状を有する非常に短い相互接続部を形成することができる点である。結果として、全ての相互接続部が、略同一の電気抵抗値を有する。
【０１６６】
好ましくは、本発明は、略等しい寸法を有するので略等しい抵抗を有するインピーダンス整合デバイスに各基本検出器を接続する相互接続部を含む。
【０１６７】
電磁放射による抵抗に加えて、各キャプチャ及び整形回路は残留インピーダンスを受信し、その残留インピーダンスは、第一に相互接続部の抵抗を含み、第二にインピーダンス整合デバイスとキャプチャと整形回路との間の局在インピーダンスを含む。このインピーダンスは、インピーダンス整合デバイスによって減じられる。従って、マトリクス全体にわたって、残留インピーダンスは略同一であり、寄生抵抗が全体的に減少する。
【０１６８】
しかしながら、互いに異なる寸法の相互接続部によって、相互接続部の抵抗値を等しくすることができる。特に、同一のインピーダンス整合デバイスから異なる距離に配置された基本検出器に対して略等しい抵抗を得ることができる。
【０１６９】
このため、本発明は、インピーダンス整合デバイスに近い基本検出器からの少なくとも一つの相互接続部の抵抗を、インピーダンス整合デバイスから遠い他の基本検出器からの他の相互接続部の抵抗に対して相対的に人為的に増大させて、二つの相互接続部の抵抗を略等しくすることを提案する。その逆も考えられて、遠い方の基本検出器からの相互接続部の抵抗を減じる。
【０１７０】
図７は、本発明のこの実施形態の特定の例を示し、特に、サブアセンブリの基本検出器間の配置に特定の対称性が形成されていない場合である。
【０１７１】
サブアセンブリ７００は、第一、第二及び第三の基本検出器を含み、左から右へと参照符号７２１、７２２、７２３が付され、第一の平面内に配置されていて、一直線にされている。第一の平面と異なる第二の平面には、三つの基本検出器に共通の整合トランジスタ７３が形成されている。二つの平面は上下に配置され、基本検出器７２１、７２２、７２３は、整合トランジスタ７３の少なくとも一部に面している。整合トランジスタ７３は、第三の基本検出器７２３の領域に位置するソース７３１と、第一の基本検出器７２１の領域に位置するドレイン７３２と、ソース７３１とドレイン７３２との間に挿入されたゲート７３３とを含む。ゲート７３３は、少なくとも第二の基本検出器の下、並びに第一の基本検出器７２１及び第三の基本検出器７２３の一部の下に存在している。ソース電極７３１０は、第三の基本検出器７２３の領域に位置する。第三の基本検出器７２３は、第二の基本検出器７２２よりもソース電極７３１０に近く、第二の基本検出器７２２は第一の基本検出器７２１よりもソース電極７３１０に近い。
【０１７２】
基本検出器７２１、７２２、７２３は、相互接続部７４、７５、７６によってそれぞれソース電極７３１０に接続されている。
【０１７３】
このように、基本検出器７２１、７２２、７２３とソース電極７３１０との間の距離の差に起因する相互接続部間の抵抗の違いを補償するために、図７の例は、ソース電極７３１０に近い方の基本検出器７２２、７２３からの二つの相互接続部７５、７６の抵抗を人為的に増大させて、ソース電極７３１０から遠い方の基本検出器７２１からの相互接続部７４の抵抗と略等しくすることを提案する。
【０１７４】
他の基本検出器、他の相互接続部及びソース電極の相対的な位置及びこれらによる障害を考慮して、基本検出器をソース電極に接続するために可能な最短経路が決められる。従って、基本検出器をソース電極に接続するために可能な最短の長さを決めることができる。
【０１７５】
相互接続部の抵抗を増大させる手段の一つは、可能な最短の長さを超えて相互接続部を長くすることである。
【０１７６】
この解決策は興味深いものではあるが、何ら目的のない相互接続部の長さによって検出デバイスを煩雑なものにする。
【０１７７】
相互接続部は通常、電磁放射検出デバイスの全ての相互接続部に対して略等しい相互接続セクションで形成される。以下において、大抵の相互接続部に対して、又は大抵の相互接続部の少なくとも一部に対して共通のこのようなセクションのことを、“公称セクション”と称する。更に、相互接続部は所定の長さを有しているものとする。
【０１７８】
本発明は、抵抗を増大させたい相互接続部のセクションを、少なくともその長さの一部にわたって、又はその長さ全体にわたって狭くすることを提案する。このようにセクションを狭くすることによって、抵抗が大きくなる。より小さなセクションを有する部分の長さを調節することによって、抵抗の上昇値を変更することができる。このようなセクションの減少部７９、７９’が、第二の基本検出器７２２及び第三の基本検出器７２３をソース電極７３１０に接続する相互接続部７５、７６に設けられる。
【０１７９】
また、両方の方法を組み合わせることもでき、例えば、相互接続部の長さを可能な最短の長さ以上に増大させることに加えて、そのセクションを所定の長さにわたって減少させる。
【０１８０】
逆に、他の基本検出器よりも遠い基本検出器からの相互接続部の抵抗を減少させることが目的の場合には、相互接続部のセクションを、少なくともその長さの一部にわたって、又はその長さ全体にわたって、広くすることができる。
【０１８１】
従って、抵抗を減少させたい特定の相互接続部のセクションを広くして、且つ抵抗値を増大させたい特定の相互接続部のセクションを減少させ及び／又はその長さを増大させることができる。
【０１８２】
このような方法によって、基本検出器の配置に何らの対称性を要求することなく、全ての相互接続部に対して抵抗値が略等しいようにサブアセンブリを形成することができる。例えば、奇数個の基本検出器の場合が考えられる。従って、複数の基本検出器から等距離にソース電極を形成する必要がない。これによって、整合トランジスタの製造及び設計を簡略化できる。更に、最適な寸法を有する整合トランジスタを設計し、後の段階で基本検出器のサブアセンブリを決めること（例えば、整合トランジスタに面する基本検出器を選択することによって）が可能になる。
【０１８３】
相互接続部の長さを減少させるように基本検出器の対称的な配置を含むサブアセンブリを形成し、略等しい抵抗の相互接続部がより簡単に得られるようにすることが、より好ましい。しかしながら、当業者は、略等しい抵抗を得ることを容易にすることと、インピーダンス整合トランジスタの設計を容易にすることとの間の折り合いをつけることができる。
【０１８４】
図８は、本発明の他の応用法を示す。本実施形態では、マトリクスの所定の列８０の基本検出器８２が基本検出器の所定のサブアセンブリに属していて、第一の平面と称される同一平面内に存在していることを前提にしている。第一の平面とは異なる第二の平面には、全ての基本検出器８２に共通のインピーダンス整合トランジスタ８３が形成されている。
【０１８５】
整合トランジスタ８３は、図８の右側に、基本検出器の列８０の長さ全体にわたりその列８０に沿って配置されたソース電極８３１を含む。ソース電極は、検出器の列８０の基本検出器８２の一方の側部上に略配置されていて、異なる平面内に存在している。
【０１８６】
整合トランジスタ８３は、図８の左側に、基本検出器の他方の側部上においてソース電極８３１に面する基本検出器の列８０の長さ全体にわたりその列８０に沿って配置されたドレイン電極８３２を含み、基本検出器とは異なる平面内に存在している。ゲート８３３は、ソース電極８３１とドレイン電極８３２との間に略延在している。従って、ゲート８３３は、対象となるデバイスに対して観測者の方向に配列された基本検出器８２の上又は下に配置されていて、異なる平面内に存在している。従って、ソース電極８３１、ドレイン電極８３２及びゲート８３３は、基本検出器８２に電気的に直接接触していない。
【０１８７】
しかしながら、ソース電極８３１は、相互接続部８５によって基本検出器８２に電気的に接続されている。図８の例では、ソース電極８３１の少なくとも一部が、各基本検出器８２の少なくとも一部に面している。結果として、基本検出器は、より短い経路でソース電極８３１に接続されている。例えば、近接する二つの基本検出器８２に対して、基本検出器８２の一方からの相互接続部８５は、二つの基本検出器の間を通過する。他の例によると、ソース電極が配置されている平面と基本検出器８２を含む第一の平面との間に垂直に延在する垂直相互接続部が存在し得る。
【０１８８】
ドレイン電極８３２はキャプチャ及び整形回路５に接続されている。
【０１８９】
本実施形態によると、相互接続部８５は略等しい抵抗を有する。更に、列８０の全ての基本検出器８２に共通の整合トランジスタ８３は、その相互コンダクタンスが可能な限り高くなるような寸法を有する。
【０１９０】
こうした実施形態は、サブアセンブリがマトリクスの列の一部から形成されるように、つまり、サブアセンブリがマトリクスの列の一部を形成している基本検出器で構成されるように変更され得る。従って、一つの列に複数のサブアセンブリが存在し得る。二つ以上の列で構成されるようにサブアセンブリを形成することによって、本実施形態の他の変更例が考えられる。整合トランジスタは、マトリクスの二つ以上の列に配置されている基本検出器に共通である。
【０１９１】
サブアセンブリは、二つ以上の列からの列の一部で形成され得て、列がグループにまとめられる。この場合、有利には、ソース電極は、列のグループの一端に位置する一列の基本検出器の長さ方向に沿って配置され、ドレイン電極は、列のグループの他端に位置する一列の基本検出器の長さ方向に沿って配置される。更に、相互接続部は、全ての基本検出器に対して略等しい抵抗を有する。このように、特定の相互接続部は、可能な最短経路によって基本検出器をソース電極に接続していた場合の抵抗と比較して大きな抵抗を有する。
【０１９２】
図９は、本発明による検出デバイスの一実施形態の断面を示し、第一の平面Ｇに存在している所定のサブアセンブリの二つの基本検出器９２、９２’と、第二の平面Ｇ’に存在している整合トランジスタ９３が示されている。第一の平面Ｇ及び第二の平面Ｇ’は上下に配置されていて、整合トランジスタ９３は二つの基本検出器９２、９２’に面している。
【０１９３】
基本検出器９２、９２’は、誘電体の層９４（誘電体層と称する）の領域内に配置可能である。誘電体層自体は、基板９０上に存在している。第二の平面Ｇ’は、誘電体９４と基板９０との間の界面によって画定される。
【０１９４】
誘電体層９４内には以下のものが存在している：
‐ ソース電極９３１及びドレイン電極９３２、
‐ ドレイン電極に接続された読み取りバスＢ２、
‐ 基本検出器９２、９２’をソース電極９３１に接続する相互接続部９２１、９２１’、
‐ ゲート電極９５。
【０１９５】
図面を簡略化するため、スイッチや、基本検出器をスイッチに接続する電気接続部は図示されていない。
【０１９６】
相互接続部９２１、９２１’、電気接続部及び読み取りバスＢ２は、基本検出器９２、９２’と基板９０との間に含まれているという意味において第二の平面Ｇ’内に存在しているとされるか、又は第一の平面Ｇと第二の平面Ｇ’との間の挿入される他の平面内に存在しているとされる。
【０１９７】
一変形例として、特定の基本検出器９２’又は全てが、空隙９７によって誘電体層９４から離隔されている。空隙は、低気圧下にあり得る。空隙は、対象となる各基本検出器９２’専用のものか、又は複数の基本検出器に共通のものであり得る。空隙によって誘電体層９４から離隔された基本検出器９２’は、好ましくは一つ以上の支持部９８、９８’によって誘電体層９４に機械的に接続される。有利には、支持部はピラーであり得る。支持部は、好ましくは基本検出器９２’のエッジに配置されて、誘電体層９４に対して固定された位置にその基本検出器９２’を保持するのに使用される。一部のピラーは、基本検出器を整合トランジスタのソース電極９３１に接続する相互接続部９２１’の一部分によって形成され、又は相互接続部９２１’の一部分を含み得る。
【０１９８】
基板９０は、ソース９０１及びドレイン９０２を含み、それぞれソース電極９３１、ドレイン電極９３２に接続されている。
【０１９９】
有利には、ソース９０１及びドレイン９０２は、二つの基本検出器９２、９２’によって画定されるサブアセンブリの対向する両端部（それぞれ図９の左側及び右側）に配置されるように位置決めされる。
【０２００】
ゲート９５は、誘電体層９４内においてソースとドレインとの間に延在し、ゲート酸化層９６によって基板９０から絶縁されている。ゲートは、基本検出器９２、９２’間の繰り返しの単一の間隔Ｐよりも大きな長さＬのものである。
【０２０１】
二つの基本検出器の一方９２は、二つの基本検出器の他方９２’よりもソース電極９３１に近い。ソース電極９３１に近い方の基本検出器９２をソース電極９３１に接続する相互接続部９２１に抵抗を与える相互接続部の部分９７が図示されている。
【０２０２】
本発明の多様な実施形態では、図３に関連して上述したように、各サブアセンブリ内に、単一のインピーダンス整合デバイスだけではなくキャプチャ及び整形回路も配置することができる。これは、基本的には光ダイオード型の基本検出器を含む可視光波長の電磁放射検出デバイスに適している。
【０２０３】
本発明は、サブグループ内の各基本検出器に対して異なる空間ノイズを生じさせる寄生抵抗を誘起することなく、同一のサブグループ内に存在する基本検出器の数に比例して、整合トランジスタのゲート領域を増大させることを可能にする。結果として、第一に、上記関係式（３）に従って、整合トランジスタによるノイズが減少し、電磁放射検出デバイスの信号対ノイズ比が、特許文献１に係るデバイスと比較して増大する。
【０２０４】
第二の利点は、再び関係式（３）を参照すると、整合トランジスタに起因する追加的なノイズを誘起することなく、本発明によって許容されるゲート領域の増大と同じ比率で
現状の技術と比較して、各基本検出器の読み取り電流を増大できることである。
【０２０５】
特に基本検出器がボロメータ又はマイクロボロメータ型のものである場合、読み取り電流の増大に比例して、マイクロボロメータの抵抗の増幅の知覚可能な変化を有することが可能である。従って、基本検出器によって伝えられる信号が増幅可能である。これによっても、本発明による電磁放射検出デバイスの信号対ノイズ比を改善することができる。
【０２０６】
この利点は、特に小さな主領域で２５μｍ以下の間隔の基本検出器が、小さな入射電磁放射キャプチャ領域のせいで、伝えられる信号の可能な全ての増幅を必要とする場合に顕著になる。
【０２０７】
整合トランジスタを設計するのにより大きな領域を用いることによって提供される他の利点は、整合トランジスタのゲートの長さＬ及び幅Ｗを独立的に調節できる点である。これによって、整合トランジスタのより大きな相互コンダクタンスを得ることができて、関係式（１）によって決められるより大きな注入効率を得ることができる。
【０２０８】
この効果と、読み取り電流の増大によって提供される上述の利点（相互コンダクタンスの増大にも寄与する）とを加えると、これら二つの効果が組み合わさって、伝えられる信号の復元が改善されて、電磁放射検出デバイスの信号対ノイズ比が改善される。
【０２０９】
また、本発明によって提供される増大した相互コンダクタンスを用いて、低いダイナミックインピーダンスを有する基本検出器の直接注入結合を得ることができる。例えば、これは、低電気抵抗のボロメータ又はマイクロボロメータに関するものであり得る。これは、特に低電圧によって電力供給されるトランジスタ技術を用いることが望まれる場合に必要とされ、例えば、フォトリソグラフィ解像度に関して最先端のＣＭＯＳ技術の場合である。読み取り電流及び信号対ノイズ比を増大させることによって、ノイズによって覆われてしまうような抵抗に対する固有の影響が小さい基本検出器を使用することができる。
【０２１０】
また、より大きなゲート領域を有するトランジスタの使用は、より均一な特性、特に電磁放射検出デバイスのスケールにおいてより均一な閾値電圧も提供し、マトリクスの画素に発生する固定空間ノイズを減じる。実際、略２μｍのゲート長さＬ以下において、閾値電圧の分散が、整合トランジスタによる固定空間ノイズの顕著な増大を誘起することが分かっている。実際に所定の分極を得るためには、整合トランジスタの幅Ｗを増大させることが必要であるが、これには、整合トランジスタの長さＬを増大させることも必要とされる。これは現状の技術では難しいものであるが、本発明に使用によって可能とされるものである。
【０２１１】
また、本発明は、複数の基本検出器に共通のより大きなゲート領域を有する直接注入整合トランジスタを形成することが、電磁放射検出デバイスの全ての基本検出器に対する均一な電気結合の利点を得つつ可能であることを教示する。この均一性の特性は、特に基本検出器と各整合トランジスタのソース電極との間に位置する相互接続部の抵抗に関係する。この抵抗は、電磁放射検出デバイスの各画素に異なった影響を与える固定空間ノイズに関して特に重要であることが知られている。
【０２１２】
本発明はまた、大きなゲート領域を有する整合トランジスタの使用による時間ノイズの減少、及び大きなゲート領域を有する整合トランジスタと、略等しい相互接続部の抵抗による均一な結合との組み合わせによる画素中の空間ノイズの減少の両方を有するイメージセンサ又は撮像装置を製造することの解決策も提供する。
【０２１３】
現状の技術の特定の実施形態と比較しての本発明の他の利点は、マトリクス内で互いに近接して配置されていてマトリクスの異なる行及び列に属し得る基本検出器のサブアセンブリに共通の大きなゲート領域を有するインピーダンス整合トランジスタを有することができる点である。この構成は、マトリクスの異なる列又は異なる行を特徴付けてしまうことを防止し、電磁放射検出デバイスによって生成される全ての像の質及び開発に対して特に有害である列又は行成分に対する空間ノイズの発現を防止する。実際、信号キャプチャ及び整形回路を所定の列の全ての基本検出器に接続しないように基本検出器のサブアセンブリを形成することができる。
【符号の説明】
【０２１４】
３０ 電磁放射検出デバイス
３２、３２０ 基本検出器
３２．１、３２０．１ 第一の端子
３２．２、３２０．２ 第二の端子
３３ インピーダンス整合デバイス
３４、３４０ スイッチ
３００ サブアセンブリ
３０１、３０２ 相互接続部
３５０ 制御手段
５ キャプチャ及び整形回路
６ ベースクリッピング回路
Ａ 共通ノード
Ｐ１、Ｐ２ 電圧源
Ｃ３、Ｃ４ 電気接続部
【特許請求の範囲】
【請求項１】
一つ以上のサブアセンブリ（３００、３００’、６００）にまとめられた複数の基本検出器（３２、３２０、６２、８２、９２）を含む電磁放射検出デバイスであって、各サブアセンブリが複数の基本検出器を含み、各基本検出器（３２、３２０、６２、８２、９２）が相互接続部（３０１、３０２、６６、８５）によってインピーダンス整合デバイス（３３、３３’、６３、８３、９３）に接続されていて、
前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）は、単一のサブアセンブリ（３００、３００’、６００）の全ての基本検出器（３２、３２０、６２、８２、９２）に共通であり、
各サブアセンブリ（３００、３００’、６００）において、前記相互接続部（３０１、３０２、６６、８５）が略同一の抵抗値を有することを特徴とするデバイス。
【請求項２】
前記基本検出器（３２、３２０、６２、８２、９２）がボロメータ、マイクロボロメータ、光ダイオード又は光伝導体である、請求項１に記載のデバイス。
【請求項３】
前記基本検出器（３２、３２０、６２、８２、９２）が光ダイオードであり、前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）が、単一のサブアセンブリ（３００、３００’、６００）の全ての基本検出器（３２、３２０、６２、８２、９２）に共通のキャプチャ及び整形回路（５、５’）に接続されている、請求項２に記載のデバイス。
【請求項４】
前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）が、複数のサブアセンブリ（３００、３００’、６００）に共通のキャプチャ及び整形回路（５、５’）に接続されている、請求項１又は２に記載のデバイス。
【請求項５】
各基本検出器（３２、３２０、６２、８２、９２）が、それ専用のスイッチ（３４、３４０、６４）と直列に配置されていて、所定のサブアセンブリ（３００、３００’、６００）のスイッチが、前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）に接続された読み取りバス（Ｂ１、Ｂ２、Ｂ２’）が一度に単一の基本検出器（３２、３２０、６２、８２、９２）に起因する信号のみを受信するように、逐次的に閉じられる、請求項１から４のいずれか一項に記載のデバイス。
【請求項６】
前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）が、整合トランジスタと称される飽和状態で動作する直接注入トランジスタであり、前記基本検出器（３２、３２０、６２、８２、９２）が、前記整合トランジスタ（３２、３２０、６２、８２、９２）のソース電極（６３１、７３１０、８３１、９３１）に接続されている、請求項１から５のいずれか一項に記載のデバイス。
【請求項７】
前記基本検出器（３２、３２０、６２、８２、９２）が、前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）を含む第二の平面（Ｇ’）とは異なる第一の平面（Ｇ）を画定し、二つの平面（Ｇ、Ｇ’）が上下に配置されていて、前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）が、前記基本検出器（３２、３２０、６２、８２、９２）の少なくともいくつかに面している、請求項１から６のいずれか一項に記載のデバイス。
【請求項８】
前記整合トランジスタ（３３、３３’、６３、８３、９３）が、前記サブアセンブリ（３００、３００’、６００）の基本検出器（３２、３２０、６２，８２、９２）の主領域よりも大きなゲート領域を有する、請求項７を介して請求項６に記載のデバイス。
【請求項９】
前記整合トランジスタ（３３、３３’、６３、８３、９３）が、所定のサブアセンブリ（３００、３００’、６００）の複数の基本検出器（３２、３２０、６２、８２、９２）の主領域の和に対応する領域よりも大きなゲート領域を有する、請求項８に記載のデバイス。
【請求項１０】
前記インピーダンス整合デバイスを一の基本検出器（３２、３２０、６２、８２、９２）に接続する複数の前記相互接続部（３０１、３０２、６６、８５）が、略同一の寸法を有する、請求項１から９のいずれか一項に記載のデバイス。
【請求項１１】
少なくとも一つの相互接続部（３０１、３０２、６６、８５）が、マイクロエレクトロニクス技術において可能な最短の経路によって前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）の所定の端子に前記基本検出器（３２、３２０、６２、８２、９２）を接続した場合の抵抗と比較して増大又は減少した抵抗を有し、少なくとも一つの基本検出器（３２、３２０、６２、８２、９２）が、同一のサブアセンブリ（３００、３００’、６００）の他の基本検出器（３２、３２０、６２、８２、９２）よりも前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）の端子から遠くに存在している、請求項１から９のいずれか一項に記載のデバイス。
【請求項１２】
前記インピーダンス整合デバイスを一の基本検出器に接続する所定の長さの少なくとも一つの相互接続部が、その長さ方向の少なくとも一部分にわたって、前記インピーダンス整合デバイスを同一のサブアセンブリの他の基本検出器に接続する他の相互接続部の少なくとも一部分とは異なるセクションを有する、請求項１１に記載のデバイス。
【請求項１３】
前記インピーダンス整合デバイスを一の基本検出器に接続する相互接続部（３０１、３０２、６６、８５）が、増大した抵抗及び所定の長さを有し、且つその長さ方向の少なくとも一部分にわたって狭くなったセクションを有する、請求項１２に記載のデバイス。
【請求項１４】
前記基本検出器（３２、３２０、６２、８２、９２）が基本検出器の行及び列を含むマトリクスに配置されていて、前記サブアセンブリ（３００、３００’、６００）が、前記マトリクスの複数の行にわたって配置された複数の基本検出器（３２、３２０、６２、８２、９２）、及び複数の列にわたって配置された複数の基本検出器（３２、３２０、６２、８２、９２）を含む、請求項１から１３のいずれか一項に記載のデバイス。
【請求項１５】
所定のサブアセンブリ（３００、３００’、６００）の基本検出器（３２、３２０、６２、８２、９２）が、所定の次数の軸対称で配置されている、請求項１から１４のいずれか一項に記載のデバイス。
【請求項１】
一つ以上のサブアセンブリ（３００、３００’、６００）にまとめられた複数の基本検出器（３２、３２０、６２、８２、９２）を含む電磁放射検出デバイスであって、各サブアセンブリが複数の基本検出器を含み、各基本検出器（３２、３２０、６２、８２、９２）が相互接続部（３０１、３０２、６６、８５）によってインピーダンス整合デバイス（３３、３３’、６３、８３、９３）に接続されていて、
前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）は、単一のサブアセンブリ（３００、３００’、６００）の全ての基本検出器（３２、３２０、６２、８２、９２）に共通であり、
各サブアセンブリ（３００、３００’、６００）において、前記相互接続部（３０１、３０２、６６、８５）が略同一の抵抗値を有することを特徴とするデバイス。
【請求項２】
前記基本検出器（３２、３２０、６２、８２、９２）がボロメータ、マイクロボロメータ、光ダイオード又は光伝導体である、請求項１に記載のデバイス。
【請求項３】
前記基本検出器（３２、３２０、６２、８２、９２）が光ダイオードであり、前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）が、単一のサブアセンブリ（３００、３００’、６００）の全ての基本検出器（３２、３２０、６２、８２、９２）に共通のキャプチャ及び整形回路（５、５’）に接続されている、請求項２に記載のデバイス。
【請求項４】
前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）が、複数のサブアセンブリ（３００、３００’、６００）に共通のキャプチャ及び整形回路（５、５’）に接続されている、請求項１又は２に記載のデバイス。
【請求項５】
各基本検出器（３２、３２０、６２、８２、９２）が、それ専用のスイッチ（３４、３４０、６４）と直列に配置されていて、所定のサブアセンブリ（３００、３００’、６００）のスイッチが、前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）に接続された読み取りバス（Ｂ１、Ｂ２、Ｂ２’）が一度に単一の基本検出器（３２、３２０、６２、８２、９２）に起因する信号のみを受信するように、逐次的に閉じられる、請求項１から４のいずれか一項に記載のデバイス。
【請求項６】
前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）が、整合トランジスタと称される飽和状態で動作する直接注入トランジスタであり、前記基本検出器（３２、３２０、６２、８２、９２）が、前記整合トランジスタ（３２、３２０、６２、８２、９２）のソース電極（６３１、７３１０、８３１、９３１）に接続されている、請求項１から５のいずれか一項に記載のデバイス。
【請求項７】
前記基本検出器（３２、３２０、６２、８２、９２）が、前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）を含む第二の平面（Ｇ’）とは異なる第一の平面（Ｇ）を画定し、二つの平面（Ｇ、Ｇ’）が上下に配置されていて、前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）が、前記基本検出器（３２、３２０、６２、８２、９２）の少なくともいくつかに面している、請求項１から６のいずれか一項に記載のデバイス。
【請求項８】
前記整合トランジスタ（３３、３３’、６３、８３、９３）が、前記サブアセンブリ（３００、３００’、６００）の基本検出器（３２、３２０、６２，８２、９２）の主領域よりも大きなゲート領域を有する、請求項７を介して請求項６に記載のデバイス。
【請求項９】
前記整合トランジスタ（３３、３３’、６３、８３、９３）が、所定のサブアセンブリ（３００、３００’、６００）の複数の基本検出器（３２、３２０、６２、８２、９２）の主領域の和に対応する領域よりも大きなゲート領域を有する、請求項８に記載のデバイス。
【請求項１０】
前記インピーダンス整合デバイスを一の基本検出器（３２、３２０、６２、８２、９２）に接続する複数の前記相互接続部（３０１、３０２、６６、８５）が、略同一の寸法を有する、請求項１から９のいずれか一項に記載のデバイス。
【請求項１１】
少なくとも一つの相互接続部（３０１、３０２、６６、８５）が、マイクロエレクトロニクス技術において可能な最短の経路によって前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）の所定の端子に前記基本検出器（３２、３２０、６２、８２、９２）を接続した場合の抵抗と比較して増大又は減少した抵抗を有し、少なくとも一つの基本検出器（３２、３２０、６２、８２、９２）が、同一のサブアセンブリ（３００、３００’、６００）の他の基本検出器（３２、３２０、６２、８２、９２）よりも前記インピーダンス整合デバイス（３３、３３’、６３、８３、９３）の端子から遠くに存在している、請求項１から９のいずれか一項に記載のデバイス。
【請求項１２】
前記インピーダンス整合デバイスを一の基本検出器に接続する所定の長さの少なくとも一つの相互接続部が、その長さ方向の少なくとも一部分にわたって、前記インピーダンス整合デバイスを同一のサブアセンブリの他の基本検出器に接続する他の相互接続部の少なくとも一部分とは異なるセクションを有する、請求項１１に記載のデバイス。
【請求項１３】
前記インピーダンス整合デバイスを一の基本検出器に接続する相互接続部（３０１、３０２、６６、８５）が、増大した抵抗及び所定の長さを有し、且つその長さ方向の少なくとも一部分にわたって狭くなったセクションを有する、請求項１２に記載のデバイス。
【請求項１４】
前記基本検出器（３２、３２０、６２、８２、９２）が基本検出器の行及び列を含むマトリクスに配置されていて、前記サブアセンブリ（３００、３００’、６００）が、前記マトリクスの複数の行にわたって配置された複数の基本検出器（３２、３２０、６２、８２、９２）、及び複数の列にわたって配置された複数の基本検出器（３２、３２０、６２、８２、９２）を含む、請求項１から１３のいずれか一項に記載のデバイス。
【請求項１５】
所定のサブアセンブリ（３００、３００’、６００）の基本検出器（３２、３２０、６２、８２、９２）が、所定の次数の軸対称で配置されている、請求項１から１４のいずれか一項に記載のデバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−２４７８８０（Ｐ２０１１−２４７８８０Ａ）
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−９０８７４（Ｐ２０１１−９０８７４）
【出願日】平成２３年４月１５日（２０１１．４．１５）
【出願人】（５０２１２４４４４）コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ (383)
【出願人】（５０５２９６９６８）
【Ｆターム（参考）】
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願番号】特願２０１１−９０８７４（Ｐ２０１１−９０８７４）
【出願日】平成２３年４月１５日（２０１１．４．１５）
【出願人】（５０２１２４４４４）コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ (383)
【出願人】（５０５２９６９６８）
【Ｆターム（参考）】
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