表示装置と電子機器
【課題】各画素に形成された駆動トランジスタの特性ばらつきを補正可能なアクティブマトリクス型表示装置を提供する。
【解決手段】画素2は、映像信号に応じて駆動電流を出力する駆動トランジスタTrdと、駆動電流に応じた輝度で発光する発光素子ELとを含む。駆動トランジスタTrdは、電源と発光素子ELとの間に接続する一対の電流端と、一対の電流端の間にあるチャネル領域と、信号線から信号が書き込まれる第1ゲート電極と、チャネル領域を間にして第1ゲート電極と対向する第2ゲート電極とを有する。補正回路6は、制御線CLを介して駆動トランジスタTrdの特性のバラツキを補正するための補正電位を第2ゲート電極に印加する。
【解決手段】画素2は、映像信号に応じて駆動電流を出力する駆動トランジスタTrdと、駆動電流に応じた輝度で発光する発光素子ELとを含む。駆動トランジスタTrdは、電源と発光素子ELとの間に接続する一対の電流端と、一対の電流端の間にあるチャネル領域と、信号線から信号が書き込まれる第1ゲート電極と、チャネル領域を間にして第1ゲート電極と対向する第2ゲート電極とを有する。補正回路6は、制御線CLを介して駆動トランジスタTrdの特性のバラツキを補正するための補正電位を第2ゲート電極に印加する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は発光素子を画素に用いたアクティブマトリクス型の表示装置に関する。より詳しくは、発光素子を駆動するトランジスタの閾電圧のばらつきを補正する技術に関する。
【背景技術】
【0002】
従来のアクティブマトリクス型表示装置は、画素アレイ部と回路部とからなる。画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを含む。回路部は、各走査線を介して画素を行単位で選択する走査回路と、選択された画素に各信号線を介して信号を供給する信号回路とを含む。画素は、信号に応じて駆動電流を出力する駆動トランジスタと、駆動電流に応じた輝度で発光する発光素子とを含む。かかる構成を有するアクティブマトリクス型の表示装置は、例えば以下の特許文献1に記載されている。
【特許文献1】特開2007−310311
【発明の開示】
【発明が解決しようとする課題】
【0003】
各画素に形成された駆動トランジスタは、回路部から供給される映像信号に応じて駆動電流を出力し、発光素子を駆動している。しかしながら駆動トランジスタはその電気特性が必ずしも均一ではなく、画素間でばらつきがある。この特性ばらつきの結果駆動電流がばらつき、画素アレイ部内で画素の発光輝度にムラが生じ、ユニフォーミティを損ねているという課題がある。
【課題を解決するための手段】
【0004】
上述した従来の技術の課題に鑑み、本発明は各画素に形成された駆動トランジスタの特性ばらつきを補正可能なアクティブマトリクス型表示装置を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち、本発明にかかる表示装置は、画素アレイ部と回路部とからなり、前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを含み、前記回路部は、各走査線を介して画素を行単位で選択する走査回路と、選択された画素に各信号線を介して信号を供給する信号回路とを含む。前記画素は、該信号に応じて駆動電流を出力する駆動トランジスタと、該駆動電流に応じた輝度で発光する発光素子とを含み、前記駆動トランジスタは、電源と該発光素子との間に接続する一対の電流端と、一対の電流端の間にあるチャネル領域と、該信号線から信号が書き込まれる第1ゲート電極と、該チャネル領域を間にして該第1ゲート電極と対向する第2ゲート電極とを有し、前記回路部は、該駆動トランジスタの特性のバラツキを補正するための補正電位を該第2ゲート電極に印加する補正回路を含む。
【0005】
好ましくは、前記画素アレイ部は、各画素に含まれる駆動トランジスタの第2ゲート電極を行単位又は列単位で共通接続する制御線を有し、前記補正回路は、各制御線毎に補正電位を印加する。又前記駆動トランジスタは、その閾電圧特性のバラツキに応じて駆動電流が変動し、前記補正回路は、該閾電圧のバラツキを補正する補正電位を該第2ゲート電極に印加する。又前記回路部は該補正回路を含めて該画素アレイ部と同じパネル上に配されており、前記補正回路は、各制御線単位で補正電位を自動的に検出し、且つ検出した補正電位を対応する制御線に印加する。又前記補正回路は、各制御線に対応して配された補正ユニットの集合からなり、前記補正ユニットは、電源ラインと接地ラインとの間で直列接続された検出トランジスタと抵抗素子とからなり、各補正ユニットに対応する制御線は、該検出トランジスタと該抵抗素子の中点に接続している。或いは前記補正ユニットは、電源ラインと接地ラインとの間で直列接続された一対の検出トランジスタと相補トランジスタからなり、各補正ユニットに対応する制御線は、該検出トランジスタと該相補トランジスタの中点に接続している。又前記一対の検出トランジスタ及び相補トランジスタをオンして補正電位を自動的に検出し、その後前記一対の検出トランジスタ及び相補トランジスタをオフして該検出した補正電位を該中間点に保持し対応する制御線に印加する。又前記検出トランジスタは、対応する制御線に接続している駆動トランジスタと同一サイズで同一ライン上に位置する。
【発明の効果】
【0006】
本発明によれば、駆動トランジスタがいわゆるダブルゲート構造(サンドイッチゲート構造)を有している。即ち、駆動トランジスタは、チャネル領域を間にして互いに対向した第1ゲート電極及び第2ゲート電極を有している。第1ゲート電極は直接的もしくは間接的に信号線に接続している。一方第2ゲート電極は補正回路に接続している。この補正回路は各駆動トランジスタの第2ゲート電極に補正電位を印加して、特性のばらつきを補正している。かかる構成により、画素アレイ部は局所的な輝度のムラがなくなり、ユニフォーミティを改善することができる。
【発明を実施するための最良の形態】
【0007】
以下図面を参照して本発明の実施の形態を詳細に説明する。図1は本発明にかかる表示装置の第1実施形態を示す模式的な平面図である。図示するように、本表示装置は、画素アレイ部1と回路部とからなる。画素アレイ部1はパネル0に形成されている。また回路部の一部も、パネル0に搭載されている。画素アレイ部1は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素2とを含む。本実施形態の場合、画素2には赤緑青三原色(RGB)のいずれかが割り当てられており、カラー表示を行う。但し本発明はカラー表示装置に限られるものではなく、例えば白黒の単色表示装置も含まれる。
【0008】
一方回路部は、セレクタ3とスキャナ4とを含む。本実施形態では、スキャナ4はパネル0に搭載されており、各走査線を介して画素2を行単位で選択する走査回路となっている。またセレクタ3もパネル0に搭載されており、選択された画素2に各信号線を介して映像信号を供給する。パネル0には端子9が形成されている。この端子9は、外部の回路部からパネル内のスキャナ4やセレクタ3に映像信号や制御信号を供給するためのものである。
【0009】
個々の画素2は、少なくとも駆動トランジスタTrdと発光素子ELを含んでいる。駆動トランジスタTrdはセレクタ3から供給された映像信号(以下単に信号と呼ぶ場合がある)に応じて駆動電流を出力する。発光素子ELは例えば二端子型の有機エレクトロルミネッセンス素子からなり、駆動電流に応じた輝度で発光する。この駆動トランジスタTrdは、電源と発光素子ELとの間に接続する一対の電流端(ソース/ドレイン)と、一対の電流端の間にあるチャネル領域と、第1ゲート電極と、第2ゲート電極とを有する。この駆動トランジスタTrdは一対のゲート電極を備えており、いわゆるダブルゲート型もしくはサンドイッチゲート構造となっている。第1ゲート電極は、直接的もしくは間接的に信号線に接続している。一方第2ゲート電極は、チャネル領域を間にして第1ゲート電極に対向している。回路部は、前述したセレクタ3やスキャナ4に加え、補正回路を含んでいる。本実施形態では、この補正回路はパネル0の外部に設けてある。補正回路は、所定の補正電位を各駆動トランジスタTrdの第2ゲート電極に印加する。この補正電位は個々の駆動トランジスタTrdの特性ばらつきを補正する。これにより画素アレイ部0の全体にわたって駆動電流のばらつきがなくなり、各画素の発光輝度が均一化し、画面のユニフォーミティを改善することができる。
【0010】
本実施形態では、画素アレイ部1は前述した行状の走査線や列状の信号線に加え制御線CLを有している。この制御線CLは各画素2に含まれる駆動トランジスタTrdの第2ゲート電極を行単位で共通接続している。換言すると、制御線CLは走査線と平行に行状に配されている。各制御線CLはパネル0の外周部に設けた端子に接続している。これらの端子にはパネル外の補正回路が接続している。補正回路は行状の各制御線CLに補正電位Vbg(1)〜Vbg(n)を印加している。なお括弧で示した数字は画素アレイ部1の行番号を表している。nは最終段の行番号を表している。換言すると画素アレイ部1は本実施形態の場合n行の画素で構成されていることになる。なお本発明の場合、補正電位はダブルゲート構造の駆動トランジスタTrdの第2ゲート電極(バックゲート電極)に印加されるので、補正電位をバックゲート電位(Vbg)と呼ぶ場合がある。
【0011】
駆動トランジスタTrdは、製造プロセスなどの影響を受けて、種々の特性ばらつきが現れる。この中には、特にチャネル領域の閾電圧のばらつきが含まれる。駆動トランジスタTrdは、このチャネル領域の閾電圧のばらつきに応じて駆動電流が変動し、画面のユニフォーミティを損なう。そこで本実施形態では特に、補正回路は駆動トランジスタTrdの閾電圧のばらつきを補正する補正電位Vbgを第2ゲート電極(バックゲート)に印加している。
【0012】
図2は、本発明にかかる表示装置の第2実施形態を示す模式的な平面図である。理解を容易にするため、図1に示した第1実施形態と対応する部分には対応する参照番号を付してある。第1実施形態と異なる点は、制御線CLが、信号線と平行になるように列状に配されていることである。即ち本実施形態では、制御線CLは、各画素2に含まれる駆動トランジスタTrdの第2ゲート電極(バックゲート電極)を列単位で共通接続している。各制御線CLの列に対応して、パネル0の外周端に端子が配されている。これらの端子にはパネル外の補正回路から補正電位(バックゲート電位Vbg)が印加される。この制御線CLは各画素2に割り当てられたRGB三原色に分かれて配されている。各色ごとにm本の制御線CLが含まれる。なおパネル0には外部の補正回路と接続するための端子に加え、別の端子9も含まれている。この端子9は、外部の回路部からパネル内のスキャナ4やセレクタ3に映像信号や制御信号を供給するためのものである。
【0013】
図3は、図1または図2に示した実施形態に含まれる駆動トランジスタの電流電圧特性を示すグラフである。駆動トランジスタTrdはNチャネル型の薄膜トランジスタ(TFT)からなる。グラフはこのNチャネル型TFTのゲート電圧Vgsとドレイン電流Idsとの関係を表している。ゲート電圧Vgsはソース(S)を基準にしたゲート(G)の電圧を表し、ダブルゲート構造の駆動トランジスタの第1ゲート電極に印加される。従ってセレクタ3から供給される映像信号に対応している。一方ドレイン電流Idsは駆動トランジスタTrdの一対の電流端(ソース/ドレイン)に流れる駆動電流であり、発光素子に供給される。
【0014】
グラフに示すように、個々の駆動トランジスタの閾電圧特性は必ずしも狙い特性どおりではなく、エンハンス側もしくはデプレション側にばらついている。Nチャネル型TFTの場合、エンハンスTFT特性になると閾電圧Vthは正側にシフトする一方、デプレションTFT特性では閾電圧が負側にシフトする。この様な閾電圧のばらつきにより、ゲート電圧Vgsが一定であっても、ドレイン電流Idsにばらつきが生じるため、各画素で必ずしも発光輝度が一様にならず、画面のユニフォーミティが損なわれる。そこで本発明では、駆動トランジスタTrdの第2ゲート電極(バックゲート電極)に補正電位Vbgを印加することで、閾電圧のばらつきを取り除くようにしている。具体的には、エンハンスTFT特性の駆動トランジスタに対しては、相対的に高めのバックゲート電位を印加することで、特性をデプレション方向にシフトさせ、その閾電圧特性を目標の狙い特性に近づけることができる。逆にデプレションTFT特性の駆動トランジスタには相対的に低めのバックゲート電位(補正電位)を印加することで、特性をエンハンス方向にシフトさせ、その閾電圧特性を目標の狙い特性に近付けることができる。この様にして、画面全体にわたり駆動トランジスタの閾電圧を目標の狙い特性に合わせ込むことで、画面のユニフォーミティを改善することができる。
【0015】
以下図4〜図11を参照して、本発明の背景、構成、作用および効果を詳細に説明する。図4は、表示装置の典型的な構成例を示す模式的な平面図である。図示するように、画素アレイ部1は、行状の走査線WSと、列状の信号線SLと、各走査線WSと各信号線SLとが交差する部分に配された行列状の画素2とを含む。スキャナ4は各走査線WSを介して画素2を行単位で選択する。セレクタ3は、選択された画素2に各信号線SLを介して信号を供給する。
【0016】
画素2は、サンプリングトランジスタTr1と駆動トランジスタTrdと発光素子ELとで構成されている。サンプリングトランジスタTr1及び駆動トランジスタTrdはNチャネル型のTFTである。サンプリングトランジスタTr1の一方の電流端は信号線SLに接続されている。他方の電流端は駆動トランジスタTrdのゲートに接続されている。サンプリングトランジスタTr1のゲートは走査線WSに接続されている。駆動トランジスタTrdの一方の電流端であるドレインは電源Vccpに接続されている。駆動トランジスタTrdの他方の電流端であるソースは発光素子ELのアノードに接続されている。発光素子ELのカソードは接地電位に接続している。即ちこの接地電位はカソード電位Vcathとなっている。前述したように駆動トランジスタTrdの制御端となる第1のゲート電極はサンプリングトランジスタTr1を介して信号線SLに接続している。
【0017】
図5は、図4に示した画素2の動作説明に供する模式図である。図示するように、サンプリングトランジスタTr1は走査線WSにより選択されたときオンして、信号線SLから映像信号Vsigをサンプリングし、駆動トランジスタTrdのゲートGに書き込む。駆動トランジスタTrdはゲートGに書き込まれたゲート電圧Vgsに応じて、ドレイン電流Idsを出力する。発光素子ELはこのドレイン電流(駆動電流)Idsに応じた輝度で発光する。このとき駆動電流Idsは電源Vccpから駆動トランジスタTrd及び発光素子ELの直列接続を通して接地ライン(カソード電位Vcath)に流れる。
【0018】
図5のグラフに示すように、発光素子ELの電流Iと輝度Lは比例関係にある。即ち駆動トランジスタTrdから供給される電流Iが大きいほど、発光素子ELの輝度Lが高くなる。駆動電流Idsはゲート電圧Vgsにより制御される。ゲート電圧Vgsは映像信号Vsigに対応している。従ってこの画素2は映像信号Vsig(即ち階調を表すデータ電圧)に応じて発光素子の輝度Lを制御しており、電圧プログラム−電流駆動タイプとなっている。
【0019】
電圧プログラム−電流駆動タイプの画素2に組み込まれる駆動トランジスタTrdは飽和領域で動作し、図5に示したトランジスタ特性式に従って駆動電流Idsを出力している。トランジスタ特性式から明らかなように、駆動トランジスタTrdは飽和領域で動作するとき、ゲート電圧Vgsが閾電圧Vthを超えた時点でドレイン電流Idsが流れ始め、以降ゲート電圧Vgsが大きくなるほど、ドレイン電流Idsが増大する。なおトランジスタ特性式に含まれる係数βは、パラメータW、L、μ、Coxで決まる定数である。ここでWは駆動トランジスタTrdのチャネル幅を表し、Lは同じくチャネル長を表し、μは同じく移動度を表し、Coxはゲート酸化膜の単位容量を表している。
【0020】
以上の説明から明らかなように、図5に示した電圧プログラム−電流駆動タイプの画素回路は、セレクタ(ソースドライバ)から供給される映像信号VsigをノードGに書き込み、駆動トランジスタTrdを飽和領域で動作させることで、これを電流源として利用している。一方この電流源に接続した発光素子ELは輝度が電流に比例する。この様にして駆動トランジスタTrdは信号Vsig(データ電圧)を発光電流に変換する役割を担っている。映像信号Vsig(データ電圧)は階調に応じたレベルを有している。VsigとVgsが対応しているため、発光素子ELの輝度を階調制御することができる。
【0021】
図5のトランジスタ特性式に示すように、閾電圧Vthやパラメータβにばらつきがなければ、ゲート電圧Vgsに応じて正確にIdsが得られるため、各画素の発光輝度にばらつきは生じない。しかしながら実際には製造プロセスの影響を受けて、閾電圧Vthやパラメータβ中の移動度μにばらつきが生じ、画面のユニフォーミティが乱される。
【0022】
図6は、薄膜トランジスタ(TFT)の製造プロセスを示す模式図である。薄膜トランジスタは素子領域が例えば多結晶シリコン薄膜からなる。多結晶シリコンは非晶質シリコン(以下、アモルファスシリコンと呼ぶ場合もある)の薄膜にレーザー光を照射しアニールすることで得られる。図6は、このレーザーアニールプロセスを示す模式図である。エキシマレーザーから放射したレーザー光はミラーM1で反射された後、バリアブルアッテネータを通過する。その後ミラーM2で光路が折り曲げられ、ビーム整形器、ホモジナイザー、フィールドレンズ、ミラーM3、投影レンズを通ってラインビームLBに整形される。ラインビームLBは真空チャンバのウインドウを通過して、ガラス基板100に照射される。ガラス基板100には予め非晶質シリコン薄膜が成膜されており、これにラインビームLBを照射することで、多結晶シリコンに転換する。
【0023】
図示するように、ラインビームLBは長軸及び短軸を有する短冊状になっている。このラインビームLBを基板100に対して短軸方向にシフトしながら照射することで、基板100全面のアモルファスシリコンを多結晶シリコンに転換することができる。実際のプロセスでは、ラインビームLBの位置を固定する一方、基板100をスライドシフトしながら照射を行う。
【0024】
ラインビームLBの強度は常に一定となるように調整しているが、実際にはその強度が時間的に変動してしまう。これにより多結晶シリコンの結晶ばらつきが生じ、結果的に薄膜トランジスタの特性にばらつきが生じる。このTFT特性のばらつきが表示装置のユニフォーミティの低下原因となっている。
【0025】
図7は、画素アレイ部1の表示状態を示す写真図である。図7は、パネル0の画面を写真撮影した図である。前述したように、レーザーアニールは、短冊状のラインビームLBをパネル0になる基板に対して断続的に照射していく。基板を短軸方向にずらしてはラインビームLBを照射するという処理を繰り返すことで、基板全面のアモルファスシリコンを多結晶化できる。ラインビームは照射するたびにエネルギーばらつきがあるため、ラインビームLBの照射領域ごとにTFT特性の差が発生する。ラインビームLB内では、長軸方向に沿って多少のエネルギー分布もあるが、これは連続的であるため大きな影響はない。長軸方向に沿ったTFTの特性ばらつきは連続的であるため、発光輝度のムラもグラデーションを持った状態となり、視覚的には目立たない。これに対して短軸方向に沿って重なり合うラインビームLBの境界ではTFT特性が非連続的に変化するため、TFT特性のばらつきも非連続的となる。このため、画面上では輝度の差が横スジとして認識され、目立つようになってしまう。図のパネル写真では、ラインビームLBの長軸方向に沿った横スジが現れてしまい、パネル0のユニフォーミティの低下原因となっている。
【0026】
図8は多結晶シリコン薄膜を素子領域とする薄膜トランジスタTFTの構成を示す模式的な断面図である。上側はボトムゲート構造のTFTを表し、下側はトップゲート構造のTFTを表している。いずれも画素の駆動トランジスタTrdとして用いられる。
【0027】
ボトムゲート構造では、基板100の上にゲート電極Gが形成され、その上にゲート絶縁膜101を介して多結晶シリコン膜102が形成されている。前述したように、この多結晶シリコン薄膜102はレーザアニールによりアモルファスシリコンから転換されたものである。多結晶シリコン膜102は、ゲート電極Gの直上に位置するチャネル領域と、その両側に位置するソース領域S及びドレイン領域Dに分かれている。多結晶シリコン膜102は層間絶縁膜103で被覆されており、その上にソース電極S及びドレイン電極Dが形成されている。
【0028】
トップゲート構造の駆動トランジスタTrdは、基板100の上に下地膜104を介して多結晶シリコン膜102が形成されている。その上にはゲート絶縁膜101を介してゲート電極Gが形成されている。ゲート電極Gは層間絶縁膜103により被覆されており、その上にソース電極S及びドレイン電極Dが形成されている。
【0029】
いずれの構造においても、駆動トランジスタTrdのチャネル領域は多結晶シリコン膜102で形成されており、レーザアニールプロセスの変動の影響を受けている。具体的には、チャネル領域の閾電圧Vthや移動度μが個々の画素ごとにばらつく。より具体的には、ラインビームの照射領域と対応した関係で駆動トランジスタの閾電圧Vthや移動度μにばらつきが生じる。図5に示したトランジスタ特性式から明らかなように、Vthやμがばらつくと、駆動電流が変動するため、画素の発光輝度に差が生じる。この発光輝度差はラインビームの長軸方向に沿って現れるため、画面上ではスジとなって現れてしまう。なお、トランジスタ特性式を見ると、Vthやμの他、パラメータとしてチャネル幅W、チャネル長L、ゲート酸化膜単位容量Coxなどが含まれるが、これらは成膜プロセスや露光プロセスと関係するため、局所的なムラの原因にはなるが、スジの原因とはなり得ない。
なお、これらのプロセスに関係するムラは、連続的な変化であるため、スジのように非連続的に特性が変化すことはない。ユニフォーミティを最も悪化させるのは非連続な特性の変化であるり、この原因となるのは、LTPS(低温ポリシリコン)プロセスのELA(エキシマレーザーアニール)である。
【0030】
以上の説明から明らかなように、画面のユニフォーミティを改善するためには、個々の駆動トランジスタの閾電圧Vthや移動度μのばらつきを抑制する必要がある。しかしながらレーザアニールプロセスを用いてアモルファスシリコンを多結晶シリコンに転換する場合、ラインビームの境界で現れるTFT特性のばらつきは抑えることができない。そのため、この様な特性ばらつきを補正する手段が必要である。この目的で、本発明はダブルゲート構造の薄膜トランジスタを駆動トランジスタTrdに採用している。図9は、このダブルゲート構造の駆動トランジスタTrdを示す模式的な断面図である。図示するように基板100の上に第1ゲート電極Gが形成されている。その上にはゲート絶縁膜101を介して多結晶シリコン膜(以下、ポリシリコン膜と呼ぶ場合がある)102が形成されている。その上には層間絶縁膜103を介して第2ゲート電極(バックゲート電極)BGが形成されている。即ち層間絶縁膜103がポリシリコン膜102のチャネル領域と第2ゲート電極BGとの間のゲート絶縁膜となっている。この層間絶縁膜103の上にはソース電極Sとドレイン電極Dも形成されている。ポリシリコン膜102のチャネル領域を間にして、第1ゲート電極Gと第2ゲート電極BGは互いに対向している。
【0031】
チャネル領域の閾電圧Vthや移動度μはレーザアニールプロセスの影響を受けてラインごとにばらつく。Vthばらつきに対してμばらつきの影響は1/10程度である。従って画面のユニフォーミティを改善するためには、Vth補正が重要である。閾電圧Vthはゲート電界によって補正することができる。そこで本発明では、図9に示したダブルゲート構造を採用し、閾電圧のばらつきを補正する補正電位(バックゲート電位)を第2ゲート電極BGに印加している。なお図9のダブルゲート構造では、第1ゲート電極Gと第2ゲート電極BGのサイズはチャネル領域と合わせて同じになるようにしている。但し本発明はこれに限られるものではなく、駆動トランジスタTrdの閾電圧Vthを調整可能な範囲でバックゲート電極BGのサイズを設定することができる。
【0032】
図10は、ダブルゲート構造のトランジスタの回路図である。左側はNチャネル型であり、右側はPチャネル型である。いずれの場合も、一対の電流端(ソース領域S及びドレイン領域D)の間に位置するチャネル部に対して、第1ゲート電極G及び第2ゲート電極BGが対向配置されている。回路図の上にある模式図に示すように、ポリシリコン膜PSがソース領域S及びドレイン領域Dとその間のチャネル領域(チャネル部)に分かれている。チャネル部の下側に第1ゲート電極(Gate1)が配されている一方、チャネル部の上側に第2ゲート電極(Gate2)が配されている。第1ゲート電極Gate1はチャネル部の導通状態(電気抵抗)を制御する。これに対し第2ゲート電極Gate2はチャネル部に加える電界によってチャネル部の閾電圧を調整する。
【0033】
図11はダブルゲート型トランジスタの動作説明に供する回路図及び特性グラフである。図示するように、ダブルゲートトランジスタのドレインD、第1ゲートG及び第2ゲートBGに対し、ソースSを基準として所定の電位が印加され、チャネル部の状態を決定している。第1ゲート電極Gにゲート電圧Vgsが印加されている。前述したように、このゲート電圧Vgsは映像信号に対応しており、ソースSとドレインDの間に流れる電流Idsを制御している。またソースSとドレインDとの間に印加される電圧Vdsは駆動トランジスタTrdが飽和領域で動作するように、十分な電圧幅となるように設定されている。最後に第2ゲート電極BGに印加されるバックゲート電圧Vbgsが本発明にかかる補正電位であり、チャネル領域の閾電圧Vthのばらつきを抑制している。
【0034】
Nチャネル型のTFT(NMOS)の場合、バックゲート電位Vbgsを高レベルHiから低レベルLoに変化することで、NMOSの特性はデプレション側からエンハンス側に変化する。この様に適切な補正電位Vbgsを駆動トランジスタのバックゲートに印加することで、駆動トランジスタの閾電圧Vthを所定の狙い値に近付けることができる。
【0035】
またPチャネル型のトランジスタ(PMOS)の場合も、バックゲート電位Vbgsを低レベルLo側からハイレベルHi側に変化させると、PMOSのトランジスタ特性はデプレション側からエンハンス側に変化する。Vbgsを適切に設定することで、個々のPMOSトランジスタの閾電圧Vthを狙い値に揃えることが可能である。
【0036】
TFT特性のばらつきのほとんどがVthばらつきである。よってバックゲートによるVthシフトを用いれば、Vthばらつきを補正することができる。実際のTFTでは、Vthばらつきの1/10程度がμばらつきである。Vthばらつきが10%ならば、μばらつきは1%程度である。人間の輝度差視認能力は1%以上なので、本発明に従ってVthばらつきを画面全体にわたって1%以下に補正すれば、画質ユニフォーミティは実際上問題のないレベルまで改善できる。換言すると、駆動トランジスタのバックゲートに印加する補正電位を適切に制御することで、駆動トランジスタのVthばらつきを1%以内に収める。
【0037】
図12は、本発明にかかる表示装置の第3実施形態を示す模式的な平面図である。図1に示した第1実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。第1実施形態と異なる点は、各画素2の駆動トランジスタがNチャネル型ではなくPチャネル型としたことである。このPチャネル型の駆動トランジスタTrdもポリシリコンを素子領域としたTFTである。このポリシリコンはレーザアニールでアモルファスシリコンをポリシリコンに転換したものである。各駆動トランジスタTrdの第2ゲート電極(バックゲート電極)は制御線CLによって共通接続されている。この制御線CLは画素2の行と平行に配されている。レーザアニールに用いたラインビームの長軸方向は、同じく画素2の行方向と平行に設定されている。レーザアニールでアモルファスシリコンをポリシリコンに転換したTFTは、ラインビームの長軸方向に沿ってTFT特性が揃っている。そこで本実施形態は行方向に沿って駆動トランジスタTrdのバックゲートを共通接続している。バックゲートを共通接続した制御線CLに対し、外部の補正回路から補正電位Vbgを印加する。
【0038】
図13は、図12に示したPチャネル型駆動トランジスタTrdの電流電圧特性を示すグラフである。理解を容易にするため、図3に示したNチャネル型トランジスタの電流電圧特性グラフと同様の表記を採用している。図11で説明したように、Pチャネル型のTFTの場合、バックゲート電位を低レベルLoから高レベルHiに変化させると、TFT特性はデプレション側からエンハンス側に変化する。そこで画素の駆動トランジスタTrdがデプレション特性を示す場合、相対的に高いバックゲート電圧を印加して、TFT特性を目標の狙い特性に近づける。逆に画素の駆動トランジスタTrdがエンハンス特性を示す場合、相対的に低い補正電位をバックゲートに印加して、TFT特性を目標となる狙い特性に近づける。
【0039】
レーザアニールを用いた低温ポリシリコンプロセスで生じるTFT特性ばらつきの内で、最も目立つものはVthばらつきである。これは、レーザアニールに用いるラインビームの長軸方向と平行に、TFTの閾電圧特性が揃うためである。従って、本発明ではラインビームの長軸方向に合わせてバックゲート補正を行っている。画素の行または列に沿ったスジ状のTFTばらつきは、主としてレーザアニールプロセスによるものであるが、これ以外にシリコン薄膜の膜厚やシリコン薄膜に注入する不純物の濃度に起因する、ムラ状のTFT特性ばらつきもある。このムラに対処するためには、画素アレイ部を格子状に領域分割し、個々の領域ごとにバックゲート補正を行うようにすればよい。究極的には、各駆動トランジスタを画素単位で個別にバックゲート補正すれば、理想的な状態で画面のユニフォーミティを高めることができる。本発明の技術は、TFT特性ばらつきを抑える手法として、画素アレイ部に形成されるTFTの他、画素アレイ部1と同じパネル0上に形成される周辺回路のTFTにも適応できる。例えばスキャナ4やセレクタ3を構成するTFTにも、その閾電圧ばらつきを補正するために本発明のバックゲート補正を採用することができる。本発明にかかるバックゲート補正は、様々な種類のTFTに適用できる。低温ポリシリコンTFTだけでなく、高温ポリシリコンTFT、アモルファスシリコンTFTにも応用できる。さらにはLSI製造プロセスにも適用可能である。
【0040】
図14は、本発明にかかる表示装置の第4実施形態を示す模式的な平面図である。理解を容易にするため、図1に示した第1実施形態と対応する部分には対応する参照番号を付してある。本実施形態の表示装置も、基本的に画素アレイ部1と回路部とからなる。画面を構成する画素アレイ部1はパネル0に配されている。画素アレイ部1を駆動する周辺回路部も同じパネル0上に搭載されている。パネル0に搭載された回路部は、セレクタ3やスキャナ4ばかりでなく、補正回路6も含んでいる。この補正回路6は、各制御線CL単位で補正電位を自動的に検出し、且検出した補正電位を対応する制御線CLに印加する。
【0041】
以上の説明から明らかなように第4実施形態は補正回路6をパネル0に内蔵する点で、先の第1実施形態と異なる。図1に示した第1実施形態は、補正電位(バックゲート電位)をパネルの外部から入力する構成になっている。そのためにパネルの外周端に沿って端子を設けている。その端子数(パッド数)は画素アレイ部の行数もしくは列数と同じである。例えば制御線CLを走査線と平行に配する場合、画素の行ごとにパッドを設ける必要がある。画素アレイ部が高精細化して画素密度が高くなると、非常に細かい間隔でパッドを形成する必要があり、外部の補正回路との接続が難しくなってくる。また各制御線CLごとに適切なバックゲート電位を決定するために工数がかかるなどの問題がある。これに対し本実施形態はパネル0内に補正回路6を内蔵し、各制御線CLごとに最適な補正電位を自動的に検出すると共に、この検出した補正電位を対応する制御線CLに印加している。かかる構成により、パネル0の内側の画素アレイ部1と、外側の補正回路を結線する必要がなくなる。
【0042】
図15は、図14に示した第4実施形態に含まれる補正回路6の具体的な構成例を示す回路図である。図示するように、補正回路6は、各制御線CLに対応して配された補正ユニットの集合からなる。この補正ユニットは、電源ライン(高電位Vh)と接地ライン(低電位Vl)との間で直列接続された検出トランジスタTrnと抵抗素子Rからなる。各補正ユニットに対応する制御線CLは、検出トランジスタTrnと抵抗素子Rの中点(中間ノード)に接続している。本実施形態では、この中間ノードの電位をバックゲート電位(補正電位)として各制御線CLに印加している。
【0043】
検出トランジスタTrnは、対応する制御線CLに接続している駆動トランジスタTrdと同一サイズで同一ライン上に位置する。駆動トランジスタTrdはNチャネル型であり、検出トランジスタTrnもこれに対応してNチャネル型となっている。同一の制御線CLに接続している駆動トランジスタTrdと検出トランジスタTrnは同一ライン上に位置し、同じタイミングでラインビームの照射を受けている。従って同じ制御線CLに接続した駆動トランジスタTrdと検出トランジスタTrnは同一の特性を備えている。このことを利用して行単位(ライン単位)で駆動トランジスタTrdの特性を検出し、それに合わせた補正電位を自動的に設定している。
【0044】
引き続き図15を参照して、補正回路6の動作を詳細に説明する。各補正ユニットに含まれる検出トランジスタTrnのゲートに外部から所定の動作電圧Vgを印加する。これにより、各補正ユニットの検出トランジスタTrnはオン状態となり、負荷抵抗Rに高電位Vh側から低電位Vl側に向かって電流が流れる。
【0045】
かかる動作で、狙いTFT特性(平均TFT特性)よりも駆動トランジスタTrdがデプレションのTFT特性を示すラインでは、対応する補正ユニットの中間ノード電位は比較的低くなる。このため対応する制御線CLには比較的低いバックゲート電位が印加される。これにより図3に示したとおりTFT特性がエンハンス方向にずれる。デプレション特性がエンハンス方向にシフトすることで、狙いのTFT特性が得られる。
【0046】
逆に狙いTFT特性(平均TFT特性)よりもエンハンスのTFT特性を示すラインでは、対応する補正ユニットの中間ノード電位は比較的高レベルになる。そのため対応する制御線CLにはバックゲート電位(補正電位)として比較的高い電位が印加され、TFT特性がデプレション方向にシフトする。エンハンス特性がデプレション方向にずれることで、狙いのTFT特性になる。この様な動作により、各駆動トランジスタの特性がライン単位で調節され、画素アレイ部1全体として均一になる為、図7に示したようなスジムラが改善される。
【0047】
補正回路6に動作電圧Vg、電源電圧Vh及び接地電圧Vlを供給するため、パネル0の外周端には3個の端子(パッド)が形成されている。図1に示した実施形態と比較すれば明らかなように、外部接続用のバッド数が大幅に削減できる。外部からゲート電位Vg、高電位Vh及び低電位Vlを調整することで、補正回路6で行われるバックゲート補正の程度(かかり具合)を調整することができる。
【0048】
図16を参照して、図15に示した補正回路6の動作を詳細に説明する。図16は1個の補正ユニットの等価回路図である。また検出トランジスタTrnのVgs−Ids特性を示すグラフも併せて載せてある。検出トランジスタTrnがデプレション特性を示す場合、ドレイン電流Idsが高いため、中間ノードはVlよりの電位となる。中間ノードに現れる補正電位Vbgが低くなるため、検出トランジスタTrnと同じくデプレション特性を示す同一ライン上のNチャネル駆動トランジスタTrdはエンハンス方向にシフトし、狙いのTFT特性となる。逆に検出トランジスタTrdがエンハンス特性の場合、ドレイン電流Idsが低いため、中間ノードはVhよりの電位となる。中間ノードに現れる補正電位Vbgが高いため、エンハンス特性を示す同一ライン上のNチャネル駆動トランジスタTrdはデプレション方向にシフトし、やはり狙いのTFT特性となる。
【0049】
図17は、本発明にかかる表示装置の第5実施形態を示す模式的な平面図である。図14及び図15に示した第4実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。図15に示した第4実施形態と異なり、この第5実施形態は駆動トランジスタTrdがPチャネル型である。これに対応して補正回路6側の各補正ユニットにはPチャネル型の検出トランジスタTrpを用いている。
【0050】
図18は、図17に示した第5実施形態に含まれる補正回路の動作説明に供する模式図である。1個の補正ユニットの等価回路図と、この補正ユニットに含まれる検出トランジスタTrpのVgs−Ids特性を示すグラフである。図示するように補正ユニットは高電位Vhと低電位Vlとの間に直列接続された検出トランジスタTrpと負荷抵抗Rからなり、両者の中間ノードに補正電位(バックゲート電位)Vbgが現れる。外部から供給される動作電位Vgに応じて検出トランジスタTrpがオンすると、高電位Vhから低電位Vlに向かってドレイン電流Idsが流れる。
【0051】
検出トランジスタTrpがデプレション特性の場合、Idsが高いため中間ノードはVhよりの電位になる。中間ノードに現れるVbg電位が高いため、同じくデプレション特性を示す同一ライン上の駆動トランジスタTrpはエンハンス方向にシフトし、狙いのTFT特性になる。逆に検出トランジスタTrpがエンハンス特性を示す場合、Idsが低いため中間ノードはVlよりの電位となる。中間ノードに現れるバックゲート電位Vbgが低いため、同じくエンハンス特性を示す同一ライン上のPチャネル駆動トランジスタTrpはデプレション方向にシフトし、狙いのTFT特性になる。
【0052】
図19は、本発明にかかる表示装置の第6実施形態を示す模式的な平面図である。図15に示した第4実施形態と対応する部分には対応する参照番号を付してある。第4実施形態と異なる点は、各補正ユニットの負荷抵抗Rを負荷トランジスタで置き換えていることである。即ち各制御線CLに対応する各補正ユニットは、電源ラインVhと接地ラインVlとの間で直列接続された一対の検出トランジスタTrnとこれに相補的な負荷トランジスタTrpとからなる。各補正ユニットに対応する制御線CLは、検出トランジスタTrnと負荷トランジスタTrpの中点(中間ノード)に接続している。検出トランジスタTrnのゲートには外部からゲート電圧Vgnが印加され、負荷トランジスタTrpのゲートにも外部からゲート電圧Vgpが印加される。
【0053】
図15に示した第4実施形態は、補正回路6を動作させるために、検出トランジスタTrnを常に通電状態におく必要がある。常に高電位Vhから低電位Vlに向かって動作電流が流れることになり、結果的にパネルの消費電力が高くなってしまう。これに対処するため、本実施形態は一対の相補トランジスタを直列接続して補正ユニットとし、消費電力の節約を図っている。即ち図19に示した第6実施形態は一対の相補トランジスタをオンして補正電位を自動的に検出し、その後一対の相補トランジスタをオフして検出した補正電位を中間ノードに保持する構成としている。この保持された補正電位をバックゲート電位として対応する制御線CLに印加する。かかる構成により補正電位の検出及び印加に要する消費電力を大幅に削減できる。直列接続されたNチャネルトランジスタTrn及びPチャネルトランジスタTrpのゲート電位を同時にオフすることで、中間ノードに補正電位が保持される。これにより常時貫通電流が流れるという状態がなくなる。定期的に相補トランジスタTrn,Trpのゲートをオンにすることで、中間ノードの電位をリフレッシュできる。
【0054】
図20は、本発明にかかる表示装置の第7実施形態を示す模式的な平面図である。理解を容易にするため、図19に示した第6実施形態と対応する部分には対応する参照番号を付してある。第6実施形態と同様にこの第7実施形態も、各補正ユニットが一対の相補トランジスタTrn,Trpの直列接続からなる。異なる点は、図19に示した第6実施形態がNチャネル型の駆動トランジスタを用いているのに対し、本実施形態では各画素2がPチャネル型の駆動トランジスタTrdを用いていることである。これに対応して補正ユニット側ではPチャネルトランジスタTrpが検出トランジスタになり、NチャネルトランジスタTrnが負荷トランジスタとなる。但し補正回路6の各ユニットの構成は第6実施形態と第7実施形態で同様となっており、動作もまったく同じようになる。
【0055】
図21を参照して、第6実施形態及び第7実施形態の動作を詳細に説明する。図21は1個の補正ユニットの等価回路と、PチャネルトランジスタTrpのVgs−Ids特性及びNチャネルトランジスタTrnのVgs−Ids特性を示している。図示するようにPチャネルトランジスタTrpとNチャネルトランジスタTrnは高電位Vhと低電位Vlとの間で直列接続されており、両トランジスタの中間ノードに補正電位Vbgが現れる。ゲート電位Vgp及びVgnを制御することで、トランジスタTrp,Trnをオンオフ切換できる。
【0056】
第6実施形態及び第7実施形態では、トランジスタTrn及びTrpが同一層のポリシリコンで形成されている。即ちトランジスタTrnとTrpはチャネル領域が共通のポリシリコンで形成されている。この場合、NチャネルトランジスタTrnがデプレション特性を示すときPチャネルトランジスタはエンハンス特性を示す特徴がある。逆にNチャネルトランジスタTrnがエンハンス特性を示すとき、PチャネルトランジスタTrpはデプレション特性を示す特徴がある。この様に、NMOSとPMOSのチャネル部が共通となっている場合には、NMOSとPMOSの間でTFT特性に逆の相関がある。
【0057】
トランジスタTrnがデプレション特性で且トランジスタTrpがエンハンス特性の場合、両トランジスタをオンすると中間ノードの電位はVlよりになる。補正電位Vbgが低いため、駆動トランジスタTrdがNチャネル型であればエンハンス特性にシフトする。逆に駆動トランジスタTrdがPチャネル型であればデプレション傾向にシフトする。従って駆動トランジスタTrdはNチャネル型及びPチャネル型のいずれの場合でも狙いのTFT特性に近づくことになる。
【0058】
逆にトランジスタTrnがエンハンスメント特性でトランジスタTrpがデプレション特性を示す場合、両者の中間ノード電位はVhよりになる。中間ノードに現れる補正電位Vbgが高いため、駆動トランジスタTrdがNチャネル型であればデプレションシフト傾向となり、逆にPチャネル型であればエンハンスシフト傾向となる。よって駆動トランジスタTrdがNMOS及びPMOSのいずれの場合も、共に狙いのTFT特性になる。
【0059】
トランジスタTrn,Trpに印加するゲート電圧を変更することで簡単に各トランジスタTrn,Trpのオン抵抗を変更でき、従って両者の中間ノードに現れる補正電位Vbgを上下方向に調整できる。消費電力を抑えた補正回路とするためには、トランジスタTrn,Trpに印加するゲート電位をパルス状とし、定期的に補正ユニットをオンオフすればよい。この様にすることで、各補正ユニットはオンのときのみ貫通電流が流れる。このオンタイミングは中間ノードの電位保持状態によって決めることが可能である。
【0060】
第6実施形態や第7実施形態のように、補正ユニットをPMOSとNMOSの直列接続で構成すると、その中間電位はバックゲート補正をかけ易い方向に働く。第4実施形態や第5実施形態のように負荷抵抗とTFTの直列接続で構成した補正ユニットと比較すると、PMOSとNMOSの直列接続の方が、特性ばらつきの差を検出し易くなる。各補正ユニットの中間ノードに現れる補正電位は、外部から供給される電位Vgn,Vgp,Vh,Vlで適切に調整可能である。デプレション特性のトランジスタとエンハンス特性のトランジスタでIdsの差が大きくなる動作点で、Vgp−Vh,Vgn−Vlを設定すれば、中間ノードに現れる補正電位はTFT特性によって大きな差を出すことが可能である。Vgn,Vgp,Vh,Vlの電位は画質を確認しながら調整することができる。調整電源数が4個なので工数を大幅に短縮できる。
【0061】
図22は、画素アレイ部側の駆動トランジスタTrdと、補正回路側のトランジスタTrn,Trpの配置関係を示す模式図である。前述したようにTFT特性はレーザアニールに用いるラインビームの長軸方向に揃うため、これに合わせて各画素2の駆動トランジスタTrdと、補正回路側の検出トランジスタTrnが長軸ライン上に並ぶように配置することが好ましい。またトランジスタサイズも駆動トランジスタTrdと検出トランジスタTrnで揃えておく必要がある。トランジスタサイズが異なると、チャネル内の多結晶シリコン結晶数が異なってしまい、TFT特性に若干のずれが生まれる原因となる。またトランジスタ構造やその周辺のレイアウトも駆動トランジスタTrdと検出トランジスタTrnで同じにしておくことが好ましい。レーザアニールでは加熱状態がレイアウトによって異なるためである。
【0062】
以上に説明したように本発明は駆動トランジスタをダブルゲート構造とし、そのバックゲート電圧を調整することで閾電圧のばらつきを補正している。本発明は、個々の画素内に閾電圧補正機能や移動度補正機能を組み込んだ表示装置にも適用可能である。本発明に従ってライン単位で大まかに閾電圧のばらつきを補正し、さらに各画素に組み込まれた閾電圧補正機能で閾電圧のばらつきを精密に補正することで、画面のユニフォーミティをさらに一層改善することができる。
【0063】
図23は、各画素内に閾電圧補正機能と移動度補正機能を組み込んだ表示装置の一例を示す模式的なブロック図である。閾電圧と異なり移動度はバックゲート電位で補正することが難しい。従って移動度は個々の画素内で補正することにより、本発明と組み合わせることでより一層画面のユニフォーミティを高めることができる。
【0064】
図示する様に本表示装置は、画素アレイ部1とこれを駆動する回路部とからなる。画素アレイ部1は、行状の走査線WSと、列状の信号線SLと、両者が交差する部分に配された行列状の画素2と、画素2の各行に対応して配された給電線DSとを備えている。回路部は、各走査線WSに順次制御信号を供給して画素2を行単位で線順次走査するライトスキャナ4と、この線順次走査に合わせて各給電線DSに高電位と低電位で切換わる電源電圧を供給するドライブスキャナ5と、この線順次走査に合わせて列状の信号線SLに映像信号となる信号電位と基準電位を供給する水平セレクタ3とを備えている。ここでライトスキャナ4とドライブスキャナ5がスキャナ部を構成し、水平セレクタ3が信号ドライバを構成している。
【0065】
個々の画素2は、サンプリングトランジスタTr1と駆動トランジスタTrdと保持容量Csと発光素子ELとで構成されている。個々の発光素子ELはRGB三原色のいずれかの色で発光するようになっている。赤色発光素子を備えた画素(RED)と緑色発光素子を備えた画素(GREEN)と青色発光素子を備えた画素(BLUE)とで画素トリオを構成している。この画素トリオを画素アレイ部1上でマトリクス状に配列することによりカラー表示ができる。
【0066】
図24は、図23に示した表示装置に含まれる画素2の具体的な構成及び結線関係を示す回路図である。図示する様に、この画素2は、有機ELデバイスなどで代表される発光素子ELと、サンプリングトランジスタTr1と、駆動トランジスタTrdと、保持容量Csとを含む。サンプリングトランジスタTr1はそのゲートが対応する走査線WSに接続し、そのソース及びドレインの一方が対応する信号線SLに接続し、他方が駆動トランジスタTrdのゲートGに接続する。駆動トランジスタTrdは、そのソースSが発光素子ELに接続し、ドレインが対応する給電線DSに接続している。発光素子ELのカソードは接地電位Vcathに接続している。なおこの接地配線は全ての画素2に対して共通に配線されている。保持容量(画素容量)Csは、駆動トランジスタTrdのソースSとゲートGとの間に接続している。
【0067】
図24に示した画素構成は一例であって、本発明が適用される表示装置はこの回路構成に限られるものではない。基本的に各画素2は、サンプリングトランジスタTr1と駆動トランジスタTrdと発光素子ELと保持容量Csとを含む。サンプリングトランジスタTr1は、その制御端(ゲート)が走査線WSに接続し、その一対の電流端(ソース及びドレイン)が信号線SLと駆動トランジスタTrdの制御端との間に接続している。駆動トランジスタTrdは一対の電流端(ソース及びドレイン)の一方が発光素子ELに接続し、他方が給電線DSに接続している。保持容量Csは、駆動トランジスタTrdの制御端(ゲートG)と駆動トランジスタTrdの一対の電流端(ソース及びドレイン)の片方(ソースS)との間に接続している。
【0068】
図25は、図24に示した画素2の動作説明に供するタイミングチャートである。時間軸を共通にして、走査線WSの電位変化、給電線DSの電位変化及び信号線SLの電位変化を表してある。またこれらの電位変化と並行に、駆動トランジスタTrdのゲートG及びソースSの変化も表してある。
【0069】
このタイミングチャートは、画素2の動作の遷移に合わせて期間を(0)〜(7)まで便宜的に区切ってある。まず発光期間(0)では、給電線DSが高電位Vccpにあり、駆動トランジスタTrdが駆動電流Idsを発光素子ELに供給している。駆動電流Idsは高電位Vccpにある給電線DSから駆動トランジスタTrdを介して発光素子ELを通り、共通接地配線Vcathに流れ込んでいる。
【0070】
続いて期間(1)に入ると、給電線DSを高電位Vccpから低電位Viniに切換える。これにより給電線DSはViniまで放電され、さらに駆動トランジスタTrdのソース電位はViniに近い電位まで遷移する。給電線DSの配線容量が大きい場合は比較的早いタイミングで給電線DSを高電位Vccpから低電位Viniに切換えると良い。
【0071】
次に期間(2)に進むと、走査線WSを低レベルから高レベルに切換えることで、サンプリングトランジスタTr1が導通状態になる。このとき信号線SLは基準電位Vofsにある。よって駆動トランジスタTrdのゲート電位は導通したサンプリングトランジスタTr1を通じて信号線SLの基準電位Vofsとなる。これと同時に駆動トランジスタTrdのソース電位は即座に低電位Viniに固定される。以上により駆動トランジスタTrdのソース電位が映像信号線SLの基準電位Vofsより十分低い電位Viniに初期化(リセット)される。具体的には駆動トランジスタTrdのゲート‐ソース間電圧Vgs(ゲート電位とソース電位の差)が駆動トランジスタTrdの閾電圧Vthより大きくなるように、給電線DSの低電位Viniを設定する。
【0072】
以上の説明から明らかなように、期間(1)と期間(2)が閾電圧補正動作の準備過程となっている。即ちこの準備過程では、駆動トランジスタTrdのゲートGである制御端を基準電位Vofsに保持する一方、駆動トランジスタTrdのソースSとなる電流端の間のゲート/ソース間電圧Vgsを閾電圧Vthより大きく設定して、駆動トランジスタTrdをオン状態にする。
【0073】
次にVthキャンセル期間(3)に進むと、給電線DSが低電位Viniから高電位Vccpに遷移し、駆動トランジスタTrdのソース電位が上昇を開始する。やがて駆動トランジスタTrdのゲート‐ソース間電圧Vgsが閾電圧Vthとなったところで電流がカットオフする。このようにして駆動トランジスタTrdの閾電圧Vthに相当する電圧が保持容量(画素容量)Csに書き込まれる。これが閾電圧補正動作である。このとき電流が専ら保持容量Cs側に流れ、発光素子EL側には流れないようにするため、発光素子ELがカットオフとなるように共通接地配線Vcathの電位を設定しておく。
【0074】
以上の説明から明らかなように、このVthキャンセル期間(3)が閾電圧補正動作の通電過程となっている。この通電過程では、ゲートGを基準電位Vofsに維持したまま駆動トランジスタTrdに通電し駆動トランジスタTrdがカットオフしたときそのゲート/ソース間に現れる閾電圧相当の電圧を保持容量Csに保持する。
【0075】
期間(4)に進むと、走査線WSが低電位側に遷移し、サンプリングトランジスタTr1が一端オフ状態になる。このとき駆動トランジスタTrdのゲートGはフローティングになるが、ゲート‐ソース間電圧Vgsは駆動トランジスタTrdの閾電圧Vthに等しいためカットオフ状態であり、ドレイン電流Idsは流れない。
【0076】
続いて期間(5)に進むと、信号線SLの電位が基準電位Vofsからサンプリング電位(信号電位)Vsigに遷移する。これにより次のサンプリング動作及び移動度補正動作(信号書込み及び移動度μキャンセル)の準備が完了する。
【0077】
信号書込み/移動度μキャンセル期間(6)に入ると、走査線WSが高電位側に遷移してサンプリングトランジスタTr1がオン状態となる。従って駆動トランジスタTrdのゲート電位は信号電位Vsigとなる。ここで発光素子ELは始めカットオフ状態(ハイインピーダンス状態)にあるため、駆動トランジスタTrdのドレイン‐ソース間電流Idsは発光素子容量に流れ込み、充電を開始する。したがって駆動トランジスタTrdのソース電位は上昇を開始し、やがて駆動トランジスタTrdのゲート‐ソース間電圧VgsはVsig+Vth−ΔVとなる。このようにして、信号電位Vsigのサンプリングと補正量ΔVの調整が同時に行われる。Vsigが高いほどIdsは大きくなり、ΔVの絶対値も大きくなる。したがって発光輝度レベルに応じた移動度補正が行われる。Vsigを一定とした場合、駆動トランジスタTrdの移動度μが大きいほどΔVの絶対値が大きくなる。換言すると移動度μが大きいほど負帰還量ΔVが大きくなるので、画素ごとの移動度μのばらつきを取り除くことができる。
【0078】
最後に発光期間(7)になると、走査線WSが低電位側に遷移し、サンプリングトランジスタTr1はオフ状態となる。これにより駆動トランジスタTrdのゲートGは信号線SLから切り離される。同時にドレイン電流Idsが発光素子ELを流れ始める。これにより発光素子ELのアノード電位は駆動電流Idsに応じて上昇する。発光素子ELのアノード電位の上昇は、即ち駆動トランジスタTrdのソース電位の上昇に他ならない。駆動トランジスタTrdのソース電位が上昇すると、保持容量Csのブートストラップ動作により、駆動トランジスタTrdのゲート電位も連動して上昇する。ゲート電位の上昇量はソース電位の上昇量に等しくなる。ゆえに発光期間(7)中駆動トランジスタTrdのゲート‐ソース間電圧VgsはVsig+Vth−ΔVで一定に保持される。なお以上の説明では、Vofs=Vcath=0VとしてVgsを計算している。
【0079】
本発明にかかる表示装置は、図26に示すような薄膜デバイス構成を有する。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスター部(図では1個のTFTを例示)、保持容量などの容量部及び有機EL素子などの発光部とを含む。基板の上にTFTプロセスでトランジスター部や容量部が形成され、その上に有機EL素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。
【0080】
本発明にかかる表示装置は、図27に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機EL素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部(画素マトリックス部)を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてももよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばFPC(フレキシブルプリントサーキット)を設けてもよい。
【0081】
以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなど、電子機器の本体部に入力された、若しくは、電子機器の本体部内で生成した情報を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイ(表示部)に適用することが可能である。以下この様な表示部を備えた電子機器の例を示す。
【0082】
図28は本発明が適用されたテレビであり、フロントパネル12、フィルターガラス13等から構成される映像表示画面11を含み、本発明の表示装置をその映像表示画面11に用いることにより作製される。
【0083】
図29は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部15、表示部16、コントロールスイッチ、メニュースイッチ、シャッター19等を含み、本発明の表示装置をその表示部16に用いることにより作製される。
【0084】
図30は本発明が適用されたノート型パーソナルコンピュータであり、本体20には文字等を入力するとき操作されるキーボード21を含み、本体カバーには画像を表示する表示部22を含み、本発明の表示装置をその表示部22に用いることにより作製される。
【0085】
図31は本発明が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体23、下側筐体24、連結部(ここではヒンジ部)25、ディスプレイ26、サブディスプレイ27、ピクチャーライト28、カメラ29等を含み、本発明の表示装置をそのディスプレイ26やサブディスプレイ27に用いることにより作製される。
【0086】
図32は本発明が適用されたビデオカメラであり、本体部30、前方を向いた側面に被写体撮影用のレンズ34、撮影時のスタート/ストップスイッチ35、モニター36等を含み、本発明の表示装置をそのモニター36に用いることにより作製される。
【図面の簡単な説明】
【0087】
【図1】本発明にかかる表示装置の第1実施形態を示す模式的な平面図である。
【図2】同じく第2実施形態を示す模式的な平面図である。
【図3】Nチャネル型駆動トランジスタの特性を示すグラフである。
【図4】表示装置の典型的な構成例を示す回路図である。
【図5】図4に示した表示装置の動作説明に供する模式図である。
【図6】レーザアニール処理を示す模式図である。
【図7】表示装置の画面写真図である。
【図8】駆動トランジスタの断面図である。
【図9】ダブルゲート構造を有する駆動トランジスタの断面図である。
【図10】ダブルゲートトランジスタの等価回路図である。
【図11】ダブルゲートトランジスタの動作特性を示す回路図及びグラフである。
【図12】本発明にかかる表示装置の第3実施形態を示す平面図である。
【図13】Pチャネル型駆動トランジスタの特性式である。
【図14】本発明にかかる表示装置の第4実施形態を示す平面図である。
【図15】同じく第4実施形態を示す回路図である。
【図16】第4実施形態の動作説明に供する模式図である。
【図17】本発明にかかる表示装置の第5実施形態を示す模式的な平面図である。
【図18】第5実施形態の動作説明に供する模式図である。
【図19】本発明にかかる表示装置の第6実施形態を示す模式的な平面図である。
【図20】同じく第7実施形態を示す模式的な平面図である。
【図21】第6実施形態及び第7実施形態の動作説明に供するグラフである。
【図22】駆動トランジスタと検出トランジスタのレイアウトを示す模式図である。
【図23】本発明が適用される表示装置の一例を示すブロック図である。
【図24】図23に示した表示装置の動作説明に供する回路図である。
【図25】図23に示した表示装置の動作説明に供するタイミングチャートである。
【図26】本発明にかかる表示装置のデバイス構成を示す断面図である。
【図27】本発明にかかる表示装置のモジュール構成を示す平面図である。
【図28】本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。
【図29】本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。
【図30】本発明にかかる表示装置を備えたノート型パーソナルコンピュータを示す斜視図である。
【図31】本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。
【図32】本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。
【符号の説明】
【0088】
0・・・パネル、1・・・画素アレイ部、2・・・画素、3・・・セレクタ(信号回路)、4・・・スキャナ(走査回路)、Trd・・・駆動トランジスタ、Trn・・・検出トランジスタ、Trp・・・検出トランジスタ、EL・・・発光素子、6・・・補正回路、CL・・・制御線、WS・・・走査線、SL・・・信号線
【技術分野】
【0001】
本発明は発光素子を画素に用いたアクティブマトリクス型の表示装置に関する。より詳しくは、発光素子を駆動するトランジスタの閾電圧のばらつきを補正する技術に関する。
【背景技術】
【0002】
従来のアクティブマトリクス型表示装置は、画素アレイ部と回路部とからなる。画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを含む。回路部は、各走査線を介して画素を行単位で選択する走査回路と、選択された画素に各信号線を介して信号を供給する信号回路とを含む。画素は、信号に応じて駆動電流を出力する駆動トランジスタと、駆動電流に応じた輝度で発光する発光素子とを含む。かかる構成を有するアクティブマトリクス型の表示装置は、例えば以下の特許文献1に記載されている。
【特許文献1】特開2007−310311
【発明の開示】
【発明が解決しようとする課題】
【0003】
各画素に形成された駆動トランジスタは、回路部から供給される映像信号に応じて駆動電流を出力し、発光素子を駆動している。しかしながら駆動トランジスタはその電気特性が必ずしも均一ではなく、画素間でばらつきがある。この特性ばらつきの結果駆動電流がばらつき、画素アレイ部内で画素の発光輝度にムラが生じ、ユニフォーミティを損ねているという課題がある。
【課題を解決するための手段】
【0004】
上述した従来の技術の課題に鑑み、本発明は各画素に形成された駆動トランジスタの特性ばらつきを補正可能なアクティブマトリクス型表示装置を提供することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち、本発明にかかる表示装置は、画素アレイ部と回路部とからなり、前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを含み、前記回路部は、各走査線を介して画素を行単位で選択する走査回路と、選択された画素に各信号線を介して信号を供給する信号回路とを含む。前記画素は、該信号に応じて駆動電流を出力する駆動トランジスタと、該駆動電流に応じた輝度で発光する発光素子とを含み、前記駆動トランジスタは、電源と該発光素子との間に接続する一対の電流端と、一対の電流端の間にあるチャネル領域と、該信号線から信号が書き込まれる第1ゲート電極と、該チャネル領域を間にして該第1ゲート電極と対向する第2ゲート電極とを有し、前記回路部は、該駆動トランジスタの特性のバラツキを補正するための補正電位を該第2ゲート電極に印加する補正回路を含む。
【0005】
好ましくは、前記画素アレイ部は、各画素に含まれる駆動トランジスタの第2ゲート電極を行単位又は列単位で共通接続する制御線を有し、前記補正回路は、各制御線毎に補正電位を印加する。又前記駆動トランジスタは、その閾電圧特性のバラツキに応じて駆動電流が変動し、前記補正回路は、該閾電圧のバラツキを補正する補正電位を該第2ゲート電極に印加する。又前記回路部は該補正回路を含めて該画素アレイ部と同じパネル上に配されており、前記補正回路は、各制御線単位で補正電位を自動的に検出し、且つ検出した補正電位を対応する制御線に印加する。又前記補正回路は、各制御線に対応して配された補正ユニットの集合からなり、前記補正ユニットは、電源ラインと接地ラインとの間で直列接続された検出トランジスタと抵抗素子とからなり、各補正ユニットに対応する制御線は、該検出トランジスタと該抵抗素子の中点に接続している。或いは前記補正ユニットは、電源ラインと接地ラインとの間で直列接続された一対の検出トランジスタと相補トランジスタからなり、各補正ユニットに対応する制御線は、該検出トランジスタと該相補トランジスタの中点に接続している。又前記一対の検出トランジスタ及び相補トランジスタをオンして補正電位を自動的に検出し、その後前記一対の検出トランジスタ及び相補トランジスタをオフして該検出した補正電位を該中間点に保持し対応する制御線に印加する。又前記検出トランジスタは、対応する制御線に接続している駆動トランジスタと同一サイズで同一ライン上に位置する。
【発明の効果】
【0006】
本発明によれば、駆動トランジスタがいわゆるダブルゲート構造(サンドイッチゲート構造)を有している。即ち、駆動トランジスタは、チャネル領域を間にして互いに対向した第1ゲート電極及び第2ゲート電極を有している。第1ゲート電極は直接的もしくは間接的に信号線に接続している。一方第2ゲート電極は補正回路に接続している。この補正回路は各駆動トランジスタの第2ゲート電極に補正電位を印加して、特性のばらつきを補正している。かかる構成により、画素アレイ部は局所的な輝度のムラがなくなり、ユニフォーミティを改善することができる。
【発明を実施するための最良の形態】
【0007】
以下図面を参照して本発明の実施の形態を詳細に説明する。図1は本発明にかかる表示装置の第1実施形態を示す模式的な平面図である。図示するように、本表示装置は、画素アレイ部1と回路部とからなる。画素アレイ部1はパネル0に形成されている。また回路部の一部も、パネル0に搭載されている。画素アレイ部1は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素2とを含む。本実施形態の場合、画素2には赤緑青三原色(RGB)のいずれかが割り当てられており、カラー表示を行う。但し本発明はカラー表示装置に限られるものではなく、例えば白黒の単色表示装置も含まれる。
【0008】
一方回路部は、セレクタ3とスキャナ4とを含む。本実施形態では、スキャナ4はパネル0に搭載されており、各走査線を介して画素2を行単位で選択する走査回路となっている。またセレクタ3もパネル0に搭載されており、選択された画素2に各信号線を介して映像信号を供給する。パネル0には端子9が形成されている。この端子9は、外部の回路部からパネル内のスキャナ4やセレクタ3に映像信号や制御信号を供給するためのものである。
【0009】
個々の画素2は、少なくとも駆動トランジスタTrdと発光素子ELを含んでいる。駆動トランジスタTrdはセレクタ3から供給された映像信号(以下単に信号と呼ぶ場合がある)に応じて駆動電流を出力する。発光素子ELは例えば二端子型の有機エレクトロルミネッセンス素子からなり、駆動電流に応じた輝度で発光する。この駆動トランジスタTrdは、電源と発光素子ELとの間に接続する一対の電流端(ソース/ドレイン)と、一対の電流端の間にあるチャネル領域と、第1ゲート電極と、第2ゲート電極とを有する。この駆動トランジスタTrdは一対のゲート電極を備えており、いわゆるダブルゲート型もしくはサンドイッチゲート構造となっている。第1ゲート電極は、直接的もしくは間接的に信号線に接続している。一方第2ゲート電極は、チャネル領域を間にして第1ゲート電極に対向している。回路部は、前述したセレクタ3やスキャナ4に加え、補正回路を含んでいる。本実施形態では、この補正回路はパネル0の外部に設けてある。補正回路は、所定の補正電位を各駆動トランジスタTrdの第2ゲート電極に印加する。この補正電位は個々の駆動トランジスタTrdの特性ばらつきを補正する。これにより画素アレイ部0の全体にわたって駆動電流のばらつきがなくなり、各画素の発光輝度が均一化し、画面のユニフォーミティを改善することができる。
【0010】
本実施形態では、画素アレイ部1は前述した行状の走査線や列状の信号線に加え制御線CLを有している。この制御線CLは各画素2に含まれる駆動トランジスタTrdの第2ゲート電極を行単位で共通接続している。換言すると、制御線CLは走査線と平行に行状に配されている。各制御線CLはパネル0の外周部に設けた端子に接続している。これらの端子にはパネル外の補正回路が接続している。補正回路は行状の各制御線CLに補正電位Vbg(1)〜Vbg(n)を印加している。なお括弧で示した数字は画素アレイ部1の行番号を表している。nは最終段の行番号を表している。換言すると画素アレイ部1は本実施形態の場合n行の画素で構成されていることになる。なお本発明の場合、補正電位はダブルゲート構造の駆動トランジスタTrdの第2ゲート電極(バックゲート電極)に印加されるので、補正電位をバックゲート電位(Vbg)と呼ぶ場合がある。
【0011】
駆動トランジスタTrdは、製造プロセスなどの影響を受けて、種々の特性ばらつきが現れる。この中には、特にチャネル領域の閾電圧のばらつきが含まれる。駆動トランジスタTrdは、このチャネル領域の閾電圧のばらつきに応じて駆動電流が変動し、画面のユニフォーミティを損なう。そこで本実施形態では特に、補正回路は駆動トランジスタTrdの閾電圧のばらつきを補正する補正電位Vbgを第2ゲート電極(バックゲート)に印加している。
【0012】
図2は、本発明にかかる表示装置の第2実施形態を示す模式的な平面図である。理解を容易にするため、図1に示した第1実施形態と対応する部分には対応する参照番号を付してある。第1実施形態と異なる点は、制御線CLが、信号線と平行になるように列状に配されていることである。即ち本実施形態では、制御線CLは、各画素2に含まれる駆動トランジスタTrdの第2ゲート電極(バックゲート電極)を列単位で共通接続している。各制御線CLの列に対応して、パネル0の外周端に端子が配されている。これらの端子にはパネル外の補正回路から補正電位(バックゲート電位Vbg)が印加される。この制御線CLは各画素2に割り当てられたRGB三原色に分かれて配されている。各色ごとにm本の制御線CLが含まれる。なおパネル0には外部の補正回路と接続するための端子に加え、別の端子9も含まれている。この端子9は、外部の回路部からパネル内のスキャナ4やセレクタ3に映像信号や制御信号を供給するためのものである。
【0013】
図3は、図1または図2に示した実施形態に含まれる駆動トランジスタの電流電圧特性を示すグラフである。駆動トランジスタTrdはNチャネル型の薄膜トランジスタ(TFT)からなる。グラフはこのNチャネル型TFTのゲート電圧Vgsとドレイン電流Idsとの関係を表している。ゲート電圧Vgsはソース(S)を基準にしたゲート(G)の電圧を表し、ダブルゲート構造の駆動トランジスタの第1ゲート電極に印加される。従ってセレクタ3から供給される映像信号に対応している。一方ドレイン電流Idsは駆動トランジスタTrdの一対の電流端(ソース/ドレイン)に流れる駆動電流であり、発光素子に供給される。
【0014】
グラフに示すように、個々の駆動トランジスタの閾電圧特性は必ずしも狙い特性どおりではなく、エンハンス側もしくはデプレション側にばらついている。Nチャネル型TFTの場合、エンハンスTFT特性になると閾電圧Vthは正側にシフトする一方、デプレションTFT特性では閾電圧が負側にシフトする。この様な閾電圧のばらつきにより、ゲート電圧Vgsが一定であっても、ドレイン電流Idsにばらつきが生じるため、各画素で必ずしも発光輝度が一様にならず、画面のユニフォーミティが損なわれる。そこで本発明では、駆動トランジスタTrdの第2ゲート電極(バックゲート電極)に補正電位Vbgを印加することで、閾電圧のばらつきを取り除くようにしている。具体的には、エンハンスTFT特性の駆動トランジスタに対しては、相対的に高めのバックゲート電位を印加することで、特性をデプレション方向にシフトさせ、その閾電圧特性を目標の狙い特性に近づけることができる。逆にデプレションTFT特性の駆動トランジスタには相対的に低めのバックゲート電位(補正電位)を印加することで、特性をエンハンス方向にシフトさせ、その閾電圧特性を目標の狙い特性に近付けることができる。この様にして、画面全体にわたり駆動トランジスタの閾電圧を目標の狙い特性に合わせ込むことで、画面のユニフォーミティを改善することができる。
【0015】
以下図4〜図11を参照して、本発明の背景、構成、作用および効果を詳細に説明する。図4は、表示装置の典型的な構成例を示す模式的な平面図である。図示するように、画素アレイ部1は、行状の走査線WSと、列状の信号線SLと、各走査線WSと各信号線SLとが交差する部分に配された行列状の画素2とを含む。スキャナ4は各走査線WSを介して画素2を行単位で選択する。セレクタ3は、選択された画素2に各信号線SLを介して信号を供給する。
【0016】
画素2は、サンプリングトランジスタTr1と駆動トランジスタTrdと発光素子ELとで構成されている。サンプリングトランジスタTr1及び駆動トランジスタTrdはNチャネル型のTFTである。サンプリングトランジスタTr1の一方の電流端は信号線SLに接続されている。他方の電流端は駆動トランジスタTrdのゲートに接続されている。サンプリングトランジスタTr1のゲートは走査線WSに接続されている。駆動トランジスタTrdの一方の電流端であるドレインは電源Vccpに接続されている。駆動トランジスタTrdの他方の電流端であるソースは発光素子ELのアノードに接続されている。発光素子ELのカソードは接地電位に接続している。即ちこの接地電位はカソード電位Vcathとなっている。前述したように駆動トランジスタTrdの制御端となる第1のゲート電極はサンプリングトランジスタTr1を介して信号線SLに接続している。
【0017】
図5は、図4に示した画素2の動作説明に供する模式図である。図示するように、サンプリングトランジスタTr1は走査線WSにより選択されたときオンして、信号線SLから映像信号Vsigをサンプリングし、駆動トランジスタTrdのゲートGに書き込む。駆動トランジスタTrdはゲートGに書き込まれたゲート電圧Vgsに応じて、ドレイン電流Idsを出力する。発光素子ELはこのドレイン電流(駆動電流)Idsに応じた輝度で発光する。このとき駆動電流Idsは電源Vccpから駆動トランジスタTrd及び発光素子ELの直列接続を通して接地ライン(カソード電位Vcath)に流れる。
【0018】
図5のグラフに示すように、発光素子ELの電流Iと輝度Lは比例関係にある。即ち駆動トランジスタTrdから供給される電流Iが大きいほど、発光素子ELの輝度Lが高くなる。駆動電流Idsはゲート電圧Vgsにより制御される。ゲート電圧Vgsは映像信号Vsigに対応している。従ってこの画素2は映像信号Vsig(即ち階調を表すデータ電圧)に応じて発光素子の輝度Lを制御しており、電圧プログラム−電流駆動タイプとなっている。
【0019】
電圧プログラム−電流駆動タイプの画素2に組み込まれる駆動トランジスタTrdは飽和領域で動作し、図5に示したトランジスタ特性式に従って駆動電流Idsを出力している。トランジスタ特性式から明らかなように、駆動トランジスタTrdは飽和領域で動作するとき、ゲート電圧Vgsが閾電圧Vthを超えた時点でドレイン電流Idsが流れ始め、以降ゲート電圧Vgsが大きくなるほど、ドレイン電流Idsが増大する。なおトランジスタ特性式に含まれる係数βは、パラメータW、L、μ、Coxで決まる定数である。ここでWは駆動トランジスタTrdのチャネル幅を表し、Lは同じくチャネル長を表し、μは同じく移動度を表し、Coxはゲート酸化膜の単位容量を表している。
【0020】
以上の説明から明らかなように、図5に示した電圧プログラム−電流駆動タイプの画素回路は、セレクタ(ソースドライバ)から供給される映像信号VsigをノードGに書き込み、駆動トランジスタTrdを飽和領域で動作させることで、これを電流源として利用している。一方この電流源に接続した発光素子ELは輝度が電流に比例する。この様にして駆動トランジスタTrdは信号Vsig(データ電圧)を発光電流に変換する役割を担っている。映像信号Vsig(データ電圧)は階調に応じたレベルを有している。VsigとVgsが対応しているため、発光素子ELの輝度を階調制御することができる。
【0021】
図5のトランジスタ特性式に示すように、閾電圧Vthやパラメータβにばらつきがなければ、ゲート電圧Vgsに応じて正確にIdsが得られるため、各画素の発光輝度にばらつきは生じない。しかしながら実際には製造プロセスの影響を受けて、閾電圧Vthやパラメータβ中の移動度μにばらつきが生じ、画面のユニフォーミティが乱される。
【0022】
図6は、薄膜トランジスタ(TFT)の製造プロセスを示す模式図である。薄膜トランジスタは素子領域が例えば多結晶シリコン薄膜からなる。多結晶シリコンは非晶質シリコン(以下、アモルファスシリコンと呼ぶ場合もある)の薄膜にレーザー光を照射しアニールすることで得られる。図6は、このレーザーアニールプロセスを示す模式図である。エキシマレーザーから放射したレーザー光はミラーM1で反射された後、バリアブルアッテネータを通過する。その後ミラーM2で光路が折り曲げられ、ビーム整形器、ホモジナイザー、フィールドレンズ、ミラーM3、投影レンズを通ってラインビームLBに整形される。ラインビームLBは真空チャンバのウインドウを通過して、ガラス基板100に照射される。ガラス基板100には予め非晶質シリコン薄膜が成膜されており、これにラインビームLBを照射することで、多結晶シリコンに転換する。
【0023】
図示するように、ラインビームLBは長軸及び短軸を有する短冊状になっている。このラインビームLBを基板100に対して短軸方向にシフトしながら照射することで、基板100全面のアモルファスシリコンを多結晶シリコンに転換することができる。実際のプロセスでは、ラインビームLBの位置を固定する一方、基板100をスライドシフトしながら照射を行う。
【0024】
ラインビームLBの強度は常に一定となるように調整しているが、実際にはその強度が時間的に変動してしまう。これにより多結晶シリコンの結晶ばらつきが生じ、結果的に薄膜トランジスタの特性にばらつきが生じる。このTFT特性のばらつきが表示装置のユニフォーミティの低下原因となっている。
【0025】
図7は、画素アレイ部1の表示状態を示す写真図である。図7は、パネル0の画面を写真撮影した図である。前述したように、レーザーアニールは、短冊状のラインビームLBをパネル0になる基板に対して断続的に照射していく。基板を短軸方向にずらしてはラインビームLBを照射するという処理を繰り返すことで、基板全面のアモルファスシリコンを多結晶化できる。ラインビームは照射するたびにエネルギーばらつきがあるため、ラインビームLBの照射領域ごとにTFT特性の差が発生する。ラインビームLB内では、長軸方向に沿って多少のエネルギー分布もあるが、これは連続的であるため大きな影響はない。長軸方向に沿ったTFTの特性ばらつきは連続的であるため、発光輝度のムラもグラデーションを持った状態となり、視覚的には目立たない。これに対して短軸方向に沿って重なり合うラインビームLBの境界ではTFT特性が非連続的に変化するため、TFT特性のばらつきも非連続的となる。このため、画面上では輝度の差が横スジとして認識され、目立つようになってしまう。図のパネル写真では、ラインビームLBの長軸方向に沿った横スジが現れてしまい、パネル0のユニフォーミティの低下原因となっている。
【0026】
図8は多結晶シリコン薄膜を素子領域とする薄膜トランジスタTFTの構成を示す模式的な断面図である。上側はボトムゲート構造のTFTを表し、下側はトップゲート構造のTFTを表している。いずれも画素の駆動トランジスタTrdとして用いられる。
【0027】
ボトムゲート構造では、基板100の上にゲート電極Gが形成され、その上にゲート絶縁膜101を介して多結晶シリコン膜102が形成されている。前述したように、この多結晶シリコン薄膜102はレーザアニールによりアモルファスシリコンから転換されたものである。多結晶シリコン膜102は、ゲート電極Gの直上に位置するチャネル領域と、その両側に位置するソース領域S及びドレイン領域Dに分かれている。多結晶シリコン膜102は層間絶縁膜103で被覆されており、その上にソース電極S及びドレイン電極Dが形成されている。
【0028】
トップゲート構造の駆動トランジスタTrdは、基板100の上に下地膜104を介して多結晶シリコン膜102が形成されている。その上にはゲート絶縁膜101を介してゲート電極Gが形成されている。ゲート電極Gは層間絶縁膜103により被覆されており、その上にソース電極S及びドレイン電極Dが形成されている。
【0029】
いずれの構造においても、駆動トランジスタTrdのチャネル領域は多結晶シリコン膜102で形成されており、レーザアニールプロセスの変動の影響を受けている。具体的には、チャネル領域の閾電圧Vthや移動度μが個々の画素ごとにばらつく。より具体的には、ラインビームの照射領域と対応した関係で駆動トランジスタの閾電圧Vthや移動度μにばらつきが生じる。図5に示したトランジスタ特性式から明らかなように、Vthやμがばらつくと、駆動電流が変動するため、画素の発光輝度に差が生じる。この発光輝度差はラインビームの長軸方向に沿って現れるため、画面上ではスジとなって現れてしまう。なお、トランジスタ特性式を見ると、Vthやμの他、パラメータとしてチャネル幅W、チャネル長L、ゲート酸化膜単位容量Coxなどが含まれるが、これらは成膜プロセスや露光プロセスと関係するため、局所的なムラの原因にはなるが、スジの原因とはなり得ない。
なお、これらのプロセスに関係するムラは、連続的な変化であるため、スジのように非連続的に特性が変化すことはない。ユニフォーミティを最も悪化させるのは非連続な特性の変化であるり、この原因となるのは、LTPS(低温ポリシリコン)プロセスのELA(エキシマレーザーアニール)である。
【0030】
以上の説明から明らかなように、画面のユニフォーミティを改善するためには、個々の駆動トランジスタの閾電圧Vthや移動度μのばらつきを抑制する必要がある。しかしながらレーザアニールプロセスを用いてアモルファスシリコンを多結晶シリコンに転換する場合、ラインビームの境界で現れるTFT特性のばらつきは抑えることができない。そのため、この様な特性ばらつきを補正する手段が必要である。この目的で、本発明はダブルゲート構造の薄膜トランジスタを駆動トランジスタTrdに採用している。図9は、このダブルゲート構造の駆動トランジスタTrdを示す模式的な断面図である。図示するように基板100の上に第1ゲート電極Gが形成されている。その上にはゲート絶縁膜101を介して多結晶シリコン膜(以下、ポリシリコン膜と呼ぶ場合がある)102が形成されている。その上には層間絶縁膜103を介して第2ゲート電極(バックゲート電極)BGが形成されている。即ち層間絶縁膜103がポリシリコン膜102のチャネル領域と第2ゲート電極BGとの間のゲート絶縁膜となっている。この層間絶縁膜103の上にはソース電極Sとドレイン電極Dも形成されている。ポリシリコン膜102のチャネル領域を間にして、第1ゲート電極Gと第2ゲート電極BGは互いに対向している。
【0031】
チャネル領域の閾電圧Vthや移動度μはレーザアニールプロセスの影響を受けてラインごとにばらつく。Vthばらつきに対してμばらつきの影響は1/10程度である。従って画面のユニフォーミティを改善するためには、Vth補正が重要である。閾電圧Vthはゲート電界によって補正することができる。そこで本発明では、図9に示したダブルゲート構造を採用し、閾電圧のばらつきを補正する補正電位(バックゲート電位)を第2ゲート電極BGに印加している。なお図9のダブルゲート構造では、第1ゲート電極Gと第2ゲート電極BGのサイズはチャネル領域と合わせて同じになるようにしている。但し本発明はこれに限られるものではなく、駆動トランジスタTrdの閾電圧Vthを調整可能な範囲でバックゲート電極BGのサイズを設定することができる。
【0032】
図10は、ダブルゲート構造のトランジスタの回路図である。左側はNチャネル型であり、右側はPチャネル型である。いずれの場合も、一対の電流端(ソース領域S及びドレイン領域D)の間に位置するチャネル部に対して、第1ゲート電極G及び第2ゲート電極BGが対向配置されている。回路図の上にある模式図に示すように、ポリシリコン膜PSがソース領域S及びドレイン領域Dとその間のチャネル領域(チャネル部)に分かれている。チャネル部の下側に第1ゲート電極(Gate1)が配されている一方、チャネル部の上側に第2ゲート電極(Gate2)が配されている。第1ゲート電極Gate1はチャネル部の導通状態(電気抵抗)を制御する。これに対し第2ゲート電極Gate2はチャネル部に加える電界によってチャネル部の閾電圧を調整する。
【0033】
図11はダブルゲート型トランジスタの動作説明に供する回路図及び特性グラフである。図示するように、ダブルゲートトランジスタのドレインD、第1ゲートG及び第2ゲートBGに対し、ソースSを基準として所定の電位が印加され、チャネル部の状態を決定している。第1ゲート電極Gにゲート電圧Vgsが印加されている。前述したように、このゲート電圧Vgsは映像信号に対応しており、ソースSとドレインDの間に流れる電流Idsを制御している。またソースSとドレインDとの間に印加される電圧Vdsは駆動トランジスタTrdが飽和領域で動作するように、十分な電圧幅となるように設定されている。最後に第2ゲート電極BGに印加されるバックゲート電圧Vbgsが本発明にかかる補正電位であり、チャネル領域の閾電圧Vthのばらつきを抑制している。
【0034】
Nチャネル型のTFT(NMOS)の場合、バックゲート電位Vbgsを高レベルHiから低レベルLoに変化することで、NMOSの特性はデプレション側からエンハンス側に変化する。この様に適切な補正電位Vbgsを駆動トランジスタのバックゲートに印加することで、駆動トランジスタの閾電圧Vthを所定の狙い値に近付けることができる。
【0035】
またPチャネル型のトランジスタ(PMOS)の場合も、バックゲート電位Vbgsを低レベルLo側からハイレベルHi側に変化させると、PMOSのトランジスタ特性はデプレション側からエンハンス側に変化する。Vbgsを適切に設定することで、個々のPMOSトランジスタの閾電圧Vthを狙い値に揃えることが可能である。
【0036】
TFT特性のばらつきのほとんどがVthばらつきである。よってバックゲートによるVthシフトを用いれば、Vthばらつきを補正することができる。実際のTFTでは、Vthばらつきの1/10程度がμばらつきである。Vthばらつきが10%ならば、μばらつきは1%程度である。人間の輝度差視認能力は1%以上なので、本発明に従ってVthばらつきを画面全体にわたって1%以下に補正すれば、画質ユニフォーミティは実際上問題のないレベルまで改善できる。換言すると、駆動トランジスタのバックゲートに印加する補正電位を適切に制御することで、駆動トランジスタのVthばらつきを1%以内に収める。
【0037】
図12は、本発明にかかる表示装置の第3実施形態を示す模式的な平面図である。図1に示した第1実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。第1実施形態と異なる点は、各画素2の駆動トランジスタがNチャネル型ではなくPチャネル型としたことである。このPチャネル型の駆動トランジスタTrdもポリシリコンを素子領域としたTFTである。このポリシリコンはレーザアニールでアモルファスシリコンをポリシリコンに転換したものである。各駆動トランジスタTrdの第2ゲート電極(バックゲート電極)は制御線CLによって共通接続されている。この制御線CLは画素2の行と平行に配されている。レーザアニールに用いたラインビームの長軸方向は、同じく画素2の行方向と平行に設定されている。レーザアニールでアモルファスシリコンをポリシリコンに転換したTFTは、ラインビームの長軸方向に沿ってTFT特性が揃っている。そこで本実施形態は行方向に沿って駆動トランジスタTrdのバックゲートを共通接続している。バックゲートを共通接続した制御線CLに対し、外部の補正回路から補正電位Vbgを印加する。
【0038】
図13は、図12に示したPチャネル型駆動トランジスタTrdの電流電圧特性を示すグラフである。理解を容易にするため、図3に示したNチャネル型トランジスタの電流電圧特性グラフと同様の表記を採用している。図11で説明したように、Pチャネル型のTFTの場合、バックゲート電位を低レベルLoから高レベルHiに変化させると、TFT特性はデプレション側からエンハンス側に変化する。そこで画素の駆動トランジスタTrdがデプレション特性を示す場合、相対的に高いバックゲート電圧を印加して、TFT特性を目標の狙い特性に近づける。逆に画素の駆動トランジスタTrdがエンハンス特性を示す場合、相対的に低い補正電位をバックゲートに印加して、TFT特性を目標となる狙い特性に近づける。
【0039】
レーザアニールを用いた低温ポリシリコンプロセスで生じるTFT特性ばらつきの内で、最も目立つものはVthばらつきである。これは、レーザアニールに用いるラインビームの長軸方向と平行に、TFTの閾電圧特性が揃うためである。従って、本発明ではラインビームの長軸方向に合わせてバックゲート補正を行っている。画素の行または列に沿ったスジ状のTFTばらつきは、主としてレーザアニールプロセスによるものであるが、これ以外にシリコン薄膜の膜厚やシリコン薄膜に注入する不純物の濃度に起因する、ムラ状のTFT特性ばらつきもある。このムラに対処するためには、画素アレイ部を格子状に領域分割し、個々の領域ごとにバックゲート補正を行うようにすればよい。究極的には、各駆動トランジスタを画素単位で個別にバックゲート補正すれば、理想的な状態で画面のユニフォーミティを高めることができる。本発明の技術は、TFT特性ばらつきを抑える手法として、画素アレイ部に形成されるTFTの他、画素アレイ部1と同じパネル0上に形成される周辺回路のTFTにも適応できる。例えばスキャナ4やセレクタ3を構成するTFTにも、その閾電圧ばらつきを補正するために本発明のバックゲート補正を採用することができる。本発明にかかるバックゲート補正は、様々な種類のTFTに適用できる。低温ポリシリコンTFTだけでなく、高温ポリシリコンTFT、アモルファスシリコンTFTにも応用できる。さらにはLSI製造プロセスにも適用可能である。
【0040】
図14は、本発明にかかる表示装置の第4実施形態を示す模式的な平面図である。理解を容易にするため、図1に示した第1実施形態と対応する部分には対応する参照番号を付してある。本実施形態の表示装置も、基本的に画素アレイ部1と回路部とからなる。画面を構成する画素アレイ部1はパネル0に配されている。画素アレイ部1を駆動する周辺回路部も同じパネル0上に搭載されている。パネル0に搭載された回路部は、セレクタ3やスキャナ4ばかりでなく、補正回路6も含んでいる。この補正回路6は、各制御線CL単位で補正電位を自動的に検出し、且検出した補正電位を対応する制御線CLに印加する。
【0041】
以上の説明から明らかなように第4実施形態は補正回路6をパネル0に内蔵する点で、先の第1実施形態と異なる。図1に示した第1実施形態は、補正電位(バックゲート電位)をパネルの外部から入力する構成になっている。そのためにパネルの外周端に沿って端子を設けている。その端子数(パッド数)は画素アレイ部の行数もしくは列数と同じである。例えば制御線CLを走査線と平行に配する場合、画素の行ごとにパッドを設ける必要がある。画素アレイ部が高精細化して画素密度が高くなると、非常に細かい間隔でパッドを形成する必要があり、外部の補正回路との接続が難しくなってくる。また各制御線CLごとに適切なバックゲート電位を決定するために工数がかかるなどの問題がある。これに対し本実施形態はパネル0内に補正回路6を内蔵し、各制御線CLごとに最適な補正電位を自動的に検出すると共に、この検出した補正電位を対応する制御線CLに印加している。かかる構成により、パネル0の内側の画素アレイ部1と、外側の補正回路を結線する必要がなくなる。
【0042】
図15は、図14に示した第4実施形態に含まれる補正回路6の具体的な構成例を示す回路図である。図示するように、補正回路6は、各制御線CLに対応して配された補正ユニットの集合からなる。この補正ユニットは、電源ライン(高電位Vh)と接地ライン(低電位Vl)との間で直列接続された検出トランジスタTrnと抵抗素子Rからなる。各補正ユニットに対応する制御線CLは、検出トランジスタTrnと抵抗素子Rの中点(中間ノード)に接続している。本実施形態では、この中間ノードの電位をバックゲート電位(補正電位)として各制御線CLに印加している。
【0043】
検出トランジスタTrnは、対応する制御線CLに接続している駆動トランジスタTrdと同一サイズで同一ライン上に位置する。駆動トランジスタTrdはNチャネル型であり、検出トランジスタTrnもこれに対応してNチャネル型となっている。同一の制御線CLに接続している駆動トランジスタTrdと検出トランジスタTrnは同一ライン上に位置し、同じタイミングでラインビームの照射を受けている。従って同じ制御線CLに接続した駆動トランジスタTrdと検出トランジスタTrnは同一の特性を備えている。このことを利用して行単位(ライン単位)で駆動トランジスタTrdの特性を検出し、それに合わせた補正電位を自動的に設定している。
【0044】
引き続き図15を参照して、補正回路6の動作を詳細に説明する。各補正ユニットに含まれる検出トランジスタTrnのゲートに外部から所定の動作電圧Vgを印加する。これにより、各補正ユニットの検出トランジスタTrnはオン状態となり、負荷抵抗Rに高電位Vh側から低電位Vl側に向かって電流が流れる。
【0045】
かかる動作で、狙いTFT特性(平均TFT特性)よりも駆動トランジスタTrdがデプレションのTFT特性を示すラインでは、対応する補正ユニットの中間ノード電位は比較的低くなる。このため対応する制御線CLには比較的低いバックゲート電位が印加される。これにより図3に示したとおりTFT特性がエンハンス方向にずれる。デプレション特性がエンハンス方向にシフトすることで、狙いのTFT特性が得られる。
【0046】
逆に狙いTFT特性(平均TFT特性)よりもエンハンスのTFT特性を示すラインでは、対応する補正ユニットの中間ノード電位は比較的高レベルになる。そのため対応する制御線CLにはバックゲート電位(補正電位)として比較的高い電位が印加され、TFT特性がデプレション方向にシフトする。エンハンス特性がデプレション方向にずれることで、狙いのTFT特性になる。この様な動作により、各駆動トランジスタの特性がライン単位で調節され、画素アレイ部1全体として均一になる為、図7に示したようなスジムラが改善される。
【0047】
補正回路6に動作電圧Vg、電源電圧Vh及び接地電圧Vlを供給するため、パネル0の外周端には3個の端子(パッド)が形成されている。図1に示した実施形態と比較すれば明らかなように、外部接続用のバッド数が大幅に削減できる。外部からゲート電位Vg、高電位Vh及び低電位Vlを調整することで、補正回路6で行われるバックゲート補正の程度(かかり具合)を調整することができる。
【0048】
図16を参照して、図15に示した補正回路6の動作を詳細に説明する。図16は1個の補正ユニットの等価回路図である。また検出トランジスタTrnのVgs−Ids特性を示すグラフも併せて載せてある。検出トランジスタTrnがデプレション特性を示す場合、ドレイン電流Idsが高いため、中間ノードはVlよりの電位となる。中間ノードに現れる補正電位Vbgが低くなるため、検出トランジスタTrnと同じくデプレション特性を示す同一ライン上のNチャネル駆動トランジスタTrdはエンハンス方向にシフトし、狙いのTFT特性となる。逆に検出トランジスタTrdがエンハンス特性の場合、ドレイン電流Idsが低いため、中間ノードはVhよりの電位となる。中間ノードに現れる補正電位Vbgが高いため、エンハンス特性を示す同一ライン上のNチャネル駆動トランジスタTrdはデプレション方向にシフトし、やはり狙いのTFT特性となる。
【0049】
図17は、本発明にかかる表示装置の第5実施形態を示す模式的な平面図である。図14及び図15に示した第4実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。図15に示した第4実施形態と異なり、この第5実施形態は駆動トランジスタTrdがPチャネル型である。これに対応して補正回路6側の各補正ユニットにはPチャネル型の検出トランジスタTrpを用いている。
【0050】
図18は、図17に示した第5実施形態に含まれる補正回路の動作説明に供する模式図である。1個の補正ユニットの等価回路図と、この補正ユニットに含まれる検出トランジスタTrpのVgs−Ids特性を示すグラフである。図示するように補正ユニットは高電位Vhと低電位Vlとの間に直列接続された検出トランジスタTrpと負荷抵抗Rからなり、両者の中間ノードに補正電位(バックゲート電位)Vbgが現れる。外部から供給される動作電位Vgに応じて検出トランジスタTrpがオンすると、高電位Vhから低電位Vlに向かってドレイン電流Idsが流れる。
【0051】
検出トランジスタTrpがデプレション特性の場合、Idsが高いため中間ノードはVhよりの電位になる。中間ノードに現れるVbg電位が高いため、同じくデプレション特性を示す同一ライン上の駆動トランジスタTrpはエンハンス方向にシフトし、狙いのTFT特性になる。逆に検出トランジスタTrpがエンハンス特性を示す場合、Idsが低いため中間ノードはVlよりの電位となる。中間ノードに現れるバックゲート電位Vbgが低いため、同じくエンハンス特性を示す同一ライン上のPチャネル駆動トランジスタTrpはデプレション方向にシフトし、狙いのTFT特性になる。
【0052】
図19は、本発明にかかる表示装置の第6実施形態を示す模式的な平面図である。図15に示した第4実施形態と対応する部分には対応する参照番号を付してある。第4実施形態と異なる点は、各補正ユニットの負荷抵抗Rを負荷トランジスタで置き換えていることである。即ち各制御線CLに対応する各補正ユニットは、電源ラインVhと接地ラインVlとの間で直列接続された一対の検出トランジスタTrnとこれに相補的な負荷トランジスタTrpとからなる。各補正ユニットに対応する制御線CLは、検出トランジスタTrnと負荷トランジスタTrpの中点(中間ノード)に接続している。検出トランジスタTrnのゲートには外部からゲート電圧Vgnが印加され、負荷トランジスタTrpのゲートにも外部からゲート電圧Vgpが印加される。
【0053】
図15に示した第4実施形態は、補正回路6を動作させるために、検出トランジスタTrnを常に通電状態におく必要がある。常に高電位Vhから低電位Vlに向かって動作電流が流れることになり、結果的にパネルの消費電力が高くなってしまう。これに対処するため、本実施形態は一対の相補トランジスタを直列接続して補正ユニットとし、消費電力の節約を図っている。即ち図19に示した第6実施形態は一対の相補トランジスタをオンして補正電位を自動的に検出し、その後一対の相補トランジスタをオフして検出した補正電位を中間ノードに保持する構成としている。この保持された補正電位をバックゲート電位として対応する制御線CLに印加する。かかる構成により補正電位の検出及び印加に要する消費電力を大幅に削減できる。直列接続されたNチャネルトランジスタTrn及びPチャネルトランジスタTrpのゲート電位を同時にオフすることで、中間ノードに補正電位が保持される。これにより常時貫通電流が流れるという状態がなくなる。定期的に相補トランジスタTrn,Trpのゲートをオンにすることで、中間ノードの電位をリフレッシュできる。
【0054】
図20は、本発明にかかる表示装置の第7実施形態を示す模式的な平面図である。理解を容易にするため、図19に示した第6実施形態と対応する部分には対応する参照番号を付してある。第6実施形態と同様にこの第7実施形態も、各補正ユニットが一対の相補トランジスタTrn,Trpの直列接続からなる。異なる点は、図19に示した第6実施形態がNチャネル型の駆動トランジスタを用いているのに対し、本実施形態では各画素2がPチャネル型の駆動トランジスタTrdを用いていることである。これに対応して補正ユニット側ではPチャネルトランジスタTrpが検出トランジスタになり、NチャネルトランジスタTrnが負荷トランジスタとなる。但し補正回路6の各ユニットの構成は第6実施形態と第7実施形態で同様となっており、動作もまったく同じようになる。
【0055】
図21を参照して、第6実施形態及び第7実施形態の動作を詳細に説明する。図21は1個の補正ユニットの等価回路と、PチャネルトランジスタTrpのVgs−Ids特性及びNチャネルトランジスタTrnのVgs−Ids特性を示している。図示するようにPチャネルトランジスタTrpとNチャネルトランジスタTrnは高電位Vhと低電位Vlとの間で直列接続されており、両トランジスタの中間ノードに補正電位Vbgが現れる。ゲート電位Vgp及びVgnを制御することで、トランジスタTrp,Trnをオンオフ切換できる。
【0056】
第6実施形態及び第7実施形態では、トランジスタTrn及びTrpが同一層のポリシリコンで形成されている。即ちトランジスタTrnとTrpはチャネル領域が共通のポリシリコンで形成されている。この場合、NチャネルトランジスタTrnがデプレション特性を示すときPチャネルトランジスタはエンハンス特性を示す特徴がある。逆にNチャネルトランジスタTrnがエンハンス特性を示すとき、PチャネルトランジスタTrpはデプレション特性を示す特徴がある。この様に、NMOSとPMOSのチャネル部が共通となっている場合には、NMOSとPMOSの間でTFT特性に逆の相関がある。
【0057】
トランジスタTrnがデプレション特性で且トランジスタTrpがエンハンス特性の場合、両トランジスタをオンすると中間ノードの電位はVlよりになる。補正電位Vbgが低いため、駆動トランジスタTrdがNチャネル型であればエンハンス特性にシフトする。逆に駆動トランジスタTrdがPチャネル型であればデプレション傾向にシフトする。従って駆動トランジスタTrdはNチャネル型及びPチャネル型のいずれの場合でも狙いのTFT特性に近づくことになる。
【0058】
逆にトランジスタTrnがエンハンスメント特性でトランジスタTrpがデプレション特性を示す場合、両者の中間ノード電位はVhよりになる。中間ノードに現れる補正電位Vbgが高いため、駆動トランジスタTrdがNチャネル型であればデプレションシフト傾向となり、逆にPチャネル型であればエンハンスシフト傾向となる。よって駆動トランジスタTrdがNMOS及びPMOSのいずれの場合も、共に狙いのTFT特性になる。
【0059】
トランジスタTrn,Trpに印加するゲート電圧を変更することで簡単に各トランジスタTrn,Trpのオン抵抗を変更でき、従って両者の中間ノードに現れる補正電位Vbgを上下方向に調整できる。消費電力を抑えた補正回路とするためには、トランジスタTrn,Trpに印加するゲート電位をパルス状とし、定期的に補正ユニットをオンオフすればよい。この様にすることで、各補正ユニットはオンのときのみ貫通電流が流れる。このオンタイミングは中間ノードの電位保持状態によって決めることが可能である。
【0060】
第6実施形態や第7実施形態のように、補正ユニットをPMOSとNMOSの直列接続で構成すると、その中間電位はバックゲート補正をかけ易い方向に働く。第4実施形態や第5実施形態のように負荷抵抗とTFTの直列接続で構成した補正ユニットと比較すると、PMOSとNMOSの直列接続の方が、特性ばらつきの差を検出し易くなる。各補正ユニットの中間ノードに現れる補正電位は、外部から供給される電位Vgn,Vgp,Vh,Vlで適切に調整可能である。デプレション特性のトランジスタとエンハンス特性のトランジスタでIdsの差が大きくなる動作点で、Vgp−Vh,Vgn−Vlを設定すれば、中間ノードに現れる補正電位はTFT特性によって大きな差を出すことが可能である。Vgn,Vgp,Vh,Vlの電位は画質を確認しながら調整することができる。調整電源数が4個なので工数を大幅に短縮できる。
【0061】
図22は、画素アレイ部側の駆動トランジスタTrdと、補正回路側のトランジスタTrn,Trpの配置関係を示す模式図である。前述したようにTFT特性はレーザアニールに用いるラインビームの長軸方向に揃うため、これに合わせて各画素2の駆動トランジスタTrdと、補正回路側の検出トランジスタTrnが長軸ライン上に並ぶように配置することが好ましい。またトランジスタサイズも駆動トランジスタTrdと検出トランジスタTrnで揃えておく必要がある。トランジスタサイズが異なると、チャネル内の多結晶シリコン結晶数が異なってしまい、TFT特性に若干のずれが生まれる原因となる。またトランジスタ構造やその周辺のレイアウトも駆動トランジスタTrdと検出トランジスタTrnで同じにしておくことが好ましい。レーザアニールでは加熱状態がレイアウトによって異なるためである。
【0062】
以上に説明したように本発明は駆動トランジスタをダブルゲート構造とし、そのバックゲート電圧を調整することで閾電圧のばらつきを補正している。本発明は、個々の画素内に閾電圧補正機能や移動度補正機能を組み込んだ表示装置にも適用可能である。本発明に従ってライン単位で大まかに閾電圧のばらつきを補正し、さらに各画素に組み込まれた閾電圧補正機能で閾電圧のばらつきを精密に補正することで、画面のユニフォーミティをさらに一層改善することができる。
【0063】
図23は、各画素内に閾電圧補正機能と移動度補正機能を組み込んだ表示装置の一例を示す模式的なブロック図である。閾電圧と異なり移動度はバックゲート電位で補正することが難しい。従って移動度は個々の画素内で補正することにより、本発明と組み合わせることでより一層画面のユニフォーミティを高めることができる。
【0064】
図示する様に本表示装置は、画素アレイ部1とこれを駆動する回路部とからなる。画素アレイ部1は、行状の走査線WSと、列状の信号線SLと、両者が交差する部分に配された行列状の画素2と、画素2の各行に対応して配された給電線DSとを備えている。回路部は、各走査線WSに順次制御信号を供給して画素2を行単位で線順次走査するライトスキャナ4と、この線順次走査に合わせて各給電線DSに高電位と低電位で切換わる電源電圧を供給するドライブスキャナ5と、この線順次走査に合わせて列状の信号線SLに映像信号となる信号電位と基準電位を供給する水平セレクタ3とを備えている。ここでライトスキャナ4とドライブスキャナ5がスキャナ部を構成し、水平セレクタ3が信号ドライバを構成している。
【0065】
個々の画素2は、サンプリングトランジスタTr1と駆動トランジスタTrdと保持容量Csと発光素子ELとで構成されている。個々の発光素子ELはRGB三原色のいずれかの色で発光するようになっている。赤色発光素子を備えた画素(RED)と緑色発光素子を備えた画素(GREEN)と青色発光素子を備えた画素(BLUE)とで画素トリオを構成している。この画素トリオを画素アレイ部1上でマトリクス状に配列することによりカラー表示ができる。
【0066】
図24は、図23に示した表示装置に含まれる画素2の具体的な構成及び結線関係を示す回路図である。図示する様に、この画素2は、有機ELデバイスなどで代表される発光素子ELと、サンプリングトランジスタTr1と、駆動トランジスタTrdと、保持容量Csとを含む。サンプリングトランジスタTr1はそのゲートが対応する走査線WSに接続し、そのソース及びドレインの一方が対応する信号線SLに接続し、他方が駆動トランジスタTrdのゲートGに接続する。駆動トランジスタTrdは、そのソースSが発光素子ELに接続し、ドレインが対応する給電線DSに接続している。発光素子ELのカソードは接地電位Vcathに接続している。なおこの接地配線は全ての画素2に対して共通に配線されている。保持容量(画素容量)Csは、駆動トランジスタTrdのソースSとゲートGとの間に接続している。
【0067】
図24に示した画素構成は一例であって、本発明が適用される表示装置はこの回路構成に限られるものではない。基本的に各画素2は、サンプリングトランジスタTr1と駆動トランジスタTrdと発光素子ELと保持容量Csとを含む。サンプリングトランジスタTr1は、その制御端(ゲート)が走査線WSに接続し、その一対の電流端(ソース及びドレイン)が信号線SLと駆動トランジスタTrdの制御端との間に接続している。駆動トランジスタTrdは一対の電流端(ソース及びドレイン)の一方が発光素子ELに接続し、他方が給電線DSに接続している。保持容量Csは、駆動トランジスタTrdの制御端(ゲートG)と駆動トランジスタTrdの一対の電流端(ソース及びドレイン)の片方(ソースS)との間に接続している。
【0068】
図25は、図24に示した画素2の動作説明に供するタイミングチャートである。時間軸を共通にして、走査線WSの電位変化、給電線DSの電位変化及び信号線SLの電位変化を表してある。またこれらの電位変化と並行に、駆動トランジスタTrdのゲートG及びソースSの変化も表してある。
【0069】
このタイミングチャートは、画素2の動作の遷移に合わせて期間を(0)〜(7)まで便宜的に区切ってある。まず発光期間(0)では、給電線DSが高電位Vccpにあり、駆動トランジスタTrdが駆動電流Idsを発光素子ELに供給している。駆動電流Idsは高電位Vccpにある給電線DSから駆動トランジスタTrdを介して発光素子ELを通り、共通接地配線Vcathに流れ込んでいる。
【0070】
続いて期間(1)に入ると、給電線DSを高電位Vccpから低電位Viniに切換える。これにより給電線DSはViniまで放電され、さらに駆動トランジスタTrdのソース電位はViniに近い電位まで遷移する。給電線DSの配線容量が大きい場合は比較的早いタイミングで給電線DSを高電位Vccpから低電位Viniに切換えると良い。
【0071】
次に期間(2)に進むと、走査線WSを低レベルから高レベルに切換えることで、サンプリングトランジスタTr1が導通状態になる。このとき信号線SLは基準電位Vofsにある。よって駆動トランジスタTrdのゲート電位は導通したサンプリングトランジスタTr1を通じて信号線SLの基準電位Vofsとなる。これと同時に駆動トランジスタTrdのソース電位は即座に低電位Viniに固定される。以上により駆動トランジスタTrdのソース電位が映像信号線SLの基準電位Vofsより十分低い電位Viniに初期化(リセット)される。具体的には駆動トランジスタTrdのゲート‐ソース間電圧Vgs(ゲート電位とソース電位の差)が駆動トランジスタTrdの閾電圧Vthより大きくなるように、給電線DSの低電位Viniを設定する。
【0072】
以上の説明から明らかなように、期間(1)と期間(2)が閾電圧補正動作の準備過程となっている。即ちこの準備過程では、駆動トランジスタTrdのゲートGである制御端を基準電位Vofsに保持する一方、駆動トランジスタTrdのソースSとなる電流端の間のゲート/ソース間電圧Vgsを閾電圧Vthより大きく設定して、駆動トランジスタTrdをオン状態にする。
【0073】
次にVthキャンセル期間(3)に進むと、給電線DSが低電位Viniから高電位Vccpに遷移し、駆動トランジスタTrdのソース電位が上昇を開始する。やがて駆動トランジスタTrdのゲート‐ソース間電圧Vgsが閾電圧Vthとなったところで電流がカットオフする。このようにして駆動トランジスタTrdの閾電圧Vthに相当する電圧が保持容量(画素容量)Csに書き込まれる。これが閾電圧補正動作である。このとき電流が専ら保持容量Cs側に流れ、発光素子EL側には流れないようにするため、発光素子ELがカットオフとなるように共通接地配線Vcathの電位を設定しておく。
【0074】
以上の説明から明らかなように、このVthキャンセル期間(3)が閾電圧補正動作の通電過程となっている。この通電過程では、ゲートGを基準電位Vofsに維持したまま駆動トランジスタTrdに通電し駆動トランジスタTrdがカットオフしたときそのゲート/ソース間に現れる閾電圧相当の電圧を保持容量Csに保持する。
【0075】
期間(4)に進むと、走査線WSが低電位側に遷移し、サンプリングトランジスタTr1が一端オフ状態になる。このとき駆動トランジスタTrdのゲートGはフローティングになるが、ゲート‐ソース間電圧Vgsは駆動トランジスタTrdの閾電圧Vthに等しいためカットオフ状態であり、ドレイン電流Idsは流れない。
【0076】
続いて期間(5)に進むと、信号線SLの電位が基準電位Vofsからサンプリング電位(信号電位)Vsigに遷移する。これにより次のサンプリング動作及び移動度補正動作(信号書込み及び移動度μキャンセル)の準備が完了する。
【0077】
信号書込み/移動度μキャンセル期間(6)に入ると、走査線WSが高電位側に遷移してサンプリングトランジスタTr1がオン状態となる。従って駆動トランジスタTrdのゲート電位は信号電位Vsigとなる。ここで発光素子ELは始めカットオフ状態(ハイインピーダンス状態)にあるため、駆動トランジスタTrdのドレイン‐ソース間電流Idsは発光素子容量に流れ込み、充電を開始する。したがって駆動トランジスタTrdのソース電位は上昇を開始し、やがて駆動トランジスタTrdのゲート‐ソース間電圧VgsはVsig+Vth−ΔVとなる。このようにして、信号電位Vsigのサンプリングと補正量ΔVの調整が同時に行われる。Vsigが高いほどIdsは大きくなり、ΔVの絶対値も大きくなる。したがって発光輝度レベルに応じた移動度補正が行われる。Vsigを一定とした場合、駆動トランジスタTrdの移動度μが大きいほどΔVの絶対値が大きくなる。換言すると移動度μが大きいほど負帰還量ΔVが大きくなるので、画素ごとの移動度μのばらつきを取り除くことができる。
【0078】
最後に発光期間(7)になると、走査線WSが低電位側に遷移し、サンプリングトランジスタTr1はオフ状態となる。これにより駆動トランジスタTrdのゲートGは信号線SLから切り離される。同時にドレイン電流Idsが発光素子ELを流れ始める。これにより発光素子ELのアノード電位は駆動電流Idsに応じて上昇する。発光素子ELのアノード電位の上昇は、即ち駆動トランジスタTrdのソース電位の上昇に他ならない。駆動トランジスタTrdのソース電位が上昇すると、保持容量Csのブートストラップ動作により、駆動トランジスタTrdのゲート電位も連動して上昇する。ゲート電位の上昇量はソース電位の上昇量に等しくなる。ゆえに発光期間(7)中駆動トランジスタTrdのゲート‐ソース間電圧VgsはVsig+Vth−ΔVで一定に保持される。なお以上の説明では、Vofs=Vcath=0VとしてVgsを計算している。
【0079】
本発明にかかる表示装置は、図26に示すような薄膜デバイス構成を有する。本図は、絶縁性の基板に形成された画素の模式的な断面構造を表している。図示するように、画素は、複数の薄膜トランジタを含むトランジスター部(図では1個のTFTを例示)、保持容量などの容量部及び有機EL素子などの発光部とを含む。基板の上にTFTプロセスでトランジスター部や容量部が形成され、その上に有機EL素子などの発光部が積層されている。その上に接着剤を介して透明な対向基板を貼り付けてフラットパネルとしている。
【0080】
本発明にかかる表示装置は、図27に示すようにフラット型のモジュール形状のものを含む。例えば絶縁性の基板上に、有機EL素子、薄膜トランジスタ、薄膜容量等からなる画素をマトリックス状に集積形成した画素アレイ部を設ける、この画素アレイ部(画素マトリックス部)を囲むように接着剤を配し、ガラス等の対向基板を貼り付けて表示モジュールとする。この透明な対向基板には必要に応じて、カラーフィルタ、保護膜、遮光膜等を設けてももよい。表示モジュールには、外部から画素アレイ部への信号等を入出力するためのコネクタとして例えばFPC(フレキシブルプリントサーキット)を設けてもよい。
【0081】
以上説明した本発明における表示装置は、フラットパネル形状を有し、様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピューター、携帯電話、ビデオカメラなど、電子機器の本体部に入力された、若しくは、電子機器の本体部内で生成した情報を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイ(表示部)に適用することが可能である。以下この様な表示部を備えた電子機器の例を示す。
【0082】
図28は本発明が適用されたテレビであり、フロントパネル12、フィルターガラス13等から構成される映像表示画面11を含み、本発明の表示装置をその映像表示画面11に用いることにより作製される。
【0083】
図29は本発明が適用されたデジタルカメラであり、上が正面図で下が背面図である。このデジタルカメラは、撮像レンズ、フラッシュ用の発光部15、表示部16、コントロールスイッチ、メニュースイッチ、シャッター19等を含み、本発明の表示装置をその表示部16に用いることにより作製される。
【0084】
図30は本発明が適用されたノート型パーソナルコンピュータであり、本体20には文字等を入力するとき操作されるキーボード21を含み、本体カバーには画像を表示する表示部22を含み、本発明の表示装置をその表示部22に用いることにより作製される。
【0085】
図31は本発明が適用された携帯端末装置であり、左が開いた状態を表し、右が閉じた状態を表している。この携帯端末装置は、上側筐体23、下側筐体24、連結部(ここではヒンジ部)25、ディスプレイ26、サブディスプレイ27、ピクチャーライト28、カメラ29等を含み、本発明の表示装置をそのディスプレイ26やサブディスプレイ27に用いることにより作製される。
【0086】
図32は本発明が適用されたビデオカメラであり、本体部30、前方を向いた側面に被写体撮影用のレンズ34、撮影時のスタート/ストップスイッチ35、モニター36等を含み、本発明の表示装置をそのモニター36に用いることにより作製される。
【図面の簡単な説明】
【0087】
【図1】本発明にかかる表示装置の第1実施形態を示す模式的な平面図である。
【図2】同じく第2実施形態を示す模式的な平面図である。
【図3】Nチャネル型駆動トランジスタの特性を示すグラフである。
【図4】表示装置の典型的な構成例を示す回路図である。
【図5】図4に示した表示装置の動作説明に供する模式図である。
【図6】レーザアニール処理を示す模式図である。
【図7】表示装置の画面写真図である。
【図8】駆動トランジスタの断面図である。
【図9】ダブルゲート構造を有する駆動トランジスタの断面図である。
【図10】ダブルゲートトランジスタの等価回路図である。
【図11】ダブルゲートトランジスタの動作特性を示す回路図及びグラフである。
【図12】本発明にかかる表示装置の第3実施形態を示す平面図である。
【図13】Pチャネル型駆動トランジスタの特性式である。
【図14】本発明にかかる表示装置の第4実施形態を示す平面図である。
【図15】同じく第4実施形態を示す回路図である。
【図16】第4実施形態の動作説明に供する模式図である。
【図17】本発明にかかる表示装置の第5実施形態を示す模式的な平面図である。
【図18】第5実施形態の動作説明に供する模式図である。
【図19】本発明にかかる表示装置の第6実施形態を示す模式的な平面図である。
【図20】同じく第7実施形態を示す模式的な平面図である。
【図21】第6実施形態及び第7実施形態の動作説明に供するグラフである。
【図22】駆動トランジスタと検出トランジスタのレイアウトを示す模式図である。
【図23】本発明が適用される表示装置の一例を示すブロック図である。
【図24】図23に示した表示装置の動作説明に供する回路図である。
【図25】図23に示した表示装置の動作説明に供するタイミングチャートである。
【図26】本発明にかかる表示装置のデバイス構成を示す断面図である。
【図27】本発明にかかる表示装置のモジュール構成を示す平面図である。
【図28】本発明にかかる表示装置を備えたテレビジョンセットを示す斜視図である。
【図29】本発明にかかる表示装置を備えたデジタルスチルカメラを示す斜視図である。
【図30】本発明にかかる表示装置を備えたノート型パーソナルコンピュータを示す斜視図である。
【図31】本発明にかかる表示装置を備えた携帯端末装置を示す模式図である。
【図32】本発明にかかる表示装置を備えたビデオカメラを示す斜視図である。
【符号の説明】
【0088】
0・・・パネル、1・・・画素アレイ部、2・・・画素、3・・・セレクタ(信号回路)、4・・・スキャナ(走査回路)、Trd・・・駆動トランジスタ、Trn・・・検出トランジスタ、Trp・・・検出トランジスタ、EL・・・発光素子、6・・・補正回路、CL・・・制御線、WS・・・走査線、SL・・・信号線
【特許請求の範囲】
【請求項1】
画素アレイ部と回路部とからなり、
前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを含み、
前記回路部は、各走査線を介して画素を行単位で選択する走査回路と、選択された画素に各信号線を介して信号を供給する信号回路とを含み、
前記画素は、該信号に応じて駆動電流を出力する駆動トランジスタと、該駆動電流に応じた輝度で発光する発光素子とを含み、
前記駆動トランジスタは、電源と該発光素子との間に接続する一対の電流端と、一対の電流端の間にあるチャネル領域と、該信号線から信号が書き込まれる第1ゲート電極と、該チャネル領域を間にして該第1ゲート電極と対向する第2ゲート電極とを有し、
前記回路部は、該駆動トランジスタの特性のバラツキを補正するための補正電位を該第2ゲート電極に印加する補正回路を含む表示装置。
【請求項2】
前記画素アレイ部は、各画素に含まれる駆動トランジスタの第2ゲート電極を行単位又は列単位で共通接続する制御線を有し、
前記補正回路は、各制御線毎に補正電位を印加する請求項1記載の表示装置。
【請求項3】
前記駆動トランジスタは、その閾電圧特性のバラツキに応じて駆動電流が変動し、
前記補正回路は、該閾電圧特性のバラツキを補正する補正電位を該第2ゲート電極に印加する請求項2記載の表示装置。
【請求項4】
前記回路部は該補正回路を含めて該画素アレイ部と同じパネル上に配されており、
前記補正回路は、各制御線単位で補正電位を自動的に検出し、且つ検出した補正電位を対応する制御線に印加する請求項2記載の表示装置。
【請求項5】
前記補正回路は、各制御線に対応して配された補正ユニットの集合からなり、
前記補正ユニットは、電源ラインと接地ラインとの間で直列接続された検出トランジスタと抵抗素子からなり、
各補正ユニットに対応する制御線は、該検出トランジスタと該抵抗素子の中点に接続している請求項4記載の表示装置。
【請求項6】
前記補正回路は、各制御線に対応して配された補正ユニットの集合からなり、
前記補正ユニットは、電源ラインと接地ラインとの間で直列接続された一対の検出トランジスタと相補トランジスタからなり、
各補正ユニットに対応する制御線は、該検出トランジスタと該相補トランジスタの中点に接続している請求項4記載の表示装置。
【請求項7】
前記一対の検出トランジスタ及び相補トランジスタをオンして補正電位を自動的に検出し、その後前記一対の検出トランジスタ及び相補トランジスタをオフして該検出した補正電位を該中間点に保持し対応する制御線に印加する請求項6記載の表示装置。
【請求項8】
前記検出トランジスタは、対応する制御線に接続している駆動トランジスタと同一サイズで同一ライン上に位置する請求項5又は請求項6記載の表示装置。
【請求項9】
表示部とこれに情報を表示する本体部とを有し、
前記表示部は、画素アレイ部と回路部とからなり、
前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを含み、
前記回路部は、各走査線を介して画素を行単位で選択する走査回路と、選択された画素に各信号線を介して信号を供給する信号回路とを含み、
前記画素は、該信号に応じて駆動電流を出力する駆動トランジスタと、該駆動電流に応じた輝度で発光する発光素子とを含み、
前記駆動トランジスタは、電源と該発光素子との間に接続する一対の電流端と、一対の電流端の間にあるチャネル領域と、該信号線から信号が書き込まれる第1ゲート電極と、該チャネル領域を間にして該第1ゲート電極と対向する第2ゲート電極とを有し、
前記回路部は、該駆動トランジスタの特性のバラツキを補正するための補正電位を該第2ゲート電極に印加する補正回路を含む電子機器。
【請求項1】
画素アレイ部と回路部とからなり、
前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを含み、
前記回路部は、各走査線を介して画素を行単位で選択する走査回路と、選択された画素に各信号線を介して信号を供給する信号回路とを含み、
前記画素は、該信号に応じて駆動電流を出力する駆動トランジスタと、該駆動電流に応じた輝度で発光する発光素子とを含み、
前記駆動トランジスタは、電源と該発光素子との間に接続する一対の電流端と、一対の電流端の間にあるチャネル領域と、該信号線から信号が書き込まれる第1ゲート電極と、該チャネル領域を間にして該第1ゲート電極と対向する第2ゲート電極とを有し、
前記回路部は、該駆動トランジスタの特性のバラツキを補正するための補正電位を該第2ゲート電極に印加する補正回路を含む表示装置。
【請求項2】
前記画素アレイ部は、各画素に含まれる駆動トランジスタの第2ゲート電極を行単位又は列単位で共通接続する制御線を有し、
前記補正回路は、各制御線毎に補正電位を印加する請求項1記載の表示装置。
【請求項3】
前記駆動トランジスタは、その閾電圧特性のバラツキに応じて駆動電流が変動し、
前記補正回路は、該閾電圧特性のバラツキを補正する補正電位を該第2ゲート電極に印加する請求項2記載の表示装置。
【請求項4】
前記回路部は該補正回路を含めて該画素アレイ部と同じパネル上に配されており、
前記補正回路は、各制御線単位で補正電位を自動的に検出し、且つ検出した補正電位を対応する制御線に印加する請求項2記載の表示装置。
【請求項5】
前記補正回路は、各制御線に対応して配された補正ユニットの集合からなり、
前記補正ユニットは、電源ラインと接地ラインとの間で直列接続された検出トランジスタと抵抗素子からなり、
各補正ユニットに対応する制御線は、該検出トランジスタと該抵抗素子の中点に接続している請求項4記載の表示装置。
【請求項6】
前記補正回路は、各制御線に対応して配された補正ユニットの集合からなり、
前記補正ユニットは、電源ラインと接地ラインとの間で直列接続された一対の検出トランジスタと相補トランジスタからなり、
各補正ユニットに対応する制御線は、該検出トランジスタと該相補トランジスタの中点に接続している請求項4記載の表示装置。
【請求項7】
前記一対の検出トランジスタ及び相補トランジスタをオンして補正電位を自動的に検出し、その後前記一対の検出トランジスタ及び相補トランジスタをオフして該検出した補正電位を該中間点に保持し対応する制御線に印加する請求項6記載の表示装置。
【請求項8】
前記検出トランジスタは、対応する制御線に接続している駆動トランジスタと同一サイズで同一ライン上に位置する請求項5又は請求項6記載の表示装置。
【請求項9】
表示部とこれに情報を表示する本体部とを有し、
前記表示部は、画素アレイ部と回路部とからなり、
前記画素アレイ部は、行状の走査線と、列状の信号線と、各走査線と各信号線とが交差する部分に配された行列状の画素とを含み、
前記回路部は、各走査線を介して画素を行単位で選択する走査回路と、選択された画素に各信号線を介して信号を供給する信号回路とを含み、
前記画素は、該信号に応じて駆動電流を出力する駆動トランジスタと、該駆動電流に応じた輝度で発光する発光素子とを含み、
前記駆動トランジスタは、電源と該発光素子との間に接続する一対の電流端と、一対の電流端の間にあるチャネル領域と、該信号線から信号が書き込まれる第1ゲート電極と、該チャネル領域を間にして該第1ゲート電極と対向する第2ゲート電極とを有し、
前記回路部は、該駆動トランジスタの特性のバラツキを補正するための補正電位を該第2ゲート電極に印加する補正回路を含む電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図7】
【図2】
【図3】
【図4】
【図5】
【図6】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図7】
【公開番号】特開2009−251205(P2009−251205A)
【公開日】平成21年10月29日(2009.10.29)
【国際特許分類】
【出願番号】特願2008−97896(P2008−97896)
【出願日】平成20年4月4日(2008.4.4)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成21年10月29日(2009.10.29)
【国際特許分類】
【出願日】平成20年4月4日(2008.4.4)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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