表示装置
【課題】ゲートオフ時のフィードスルーによる横スメアを低減した高画質な表示装置を提供することである。
【解決手段】ハイ電圧をゲート線に出力する第１のスイッチング素子と、ロウ電圧をゲート線に出力する第２のスイッチング素子と、前記ロウ電圧を供給する電源線に一端が接続される複数の抵抗素子を有し、前記抵抗素子を介して前記ロウ電圧を前記ゲート線に出力する複数の第３のスイッチング素子とを有する選択回路を備え、前記第１のスイッチング素子から前記ゲート線に出力したゲート電圧の立ち下げ時、前記第３のスイッチング素子を制御し、前記抵抗素子を介したロウ電圧でゲート電圧を所定時間低下させた後、前記第２のスイッチング素子を制御し、ゲート電圧をロウ電圧まで低下させる表示装置である。
【解決手段】ハイ電圧をゲート線に出力する第１のスイッチング素子と、ロウ電圧をゲート線に出力する第２のスイッチング素子と、前記ロウ電圧を供給する電源線に一端が接続される複数の抵抗素子を有し、前記抵抗素子を介して前記ロウ電圧を前記ゲート線に出力する複数の第３のスイッチング素子とを有する選択回路を備え、前記第１のスイッチング素子から前記ゲート線に出力したゲート電圧の立ち下げ時、前記第３のスイッチング素子を制御し、前記抵抗素子を介したロウ電圧でゲート電圧を所定時間低下させた後、前記第２のスイッチング素子を制御し、ゲート電圧をロウ電圧まで低下させる表示装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に適用して有効な技術に関する。
【背景技術】
【０００２】
画素部にスイッチング素子を備えたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）方式の液晶表示装置は、携帯電話やパソコン等の表示装置として広く用いられている。これらの表示装置は、高画質、低電力、低コストが求められている。
【０００３】
液晶表示装置における画質評価の指標のひとつとして、パネルの水平方向に輝度ズレが発生する横スメアと呼ばれる現象が知られている。横スメアの発生要因のひとつは、ドレイン線とコモン線（共通電極）の間の容量を介したカップリングである。ドレイン線とコモン線の間のカップリングが大きい場合、ドレイン線に階調電圧を書き込む際、コモン線の電圧に歪みが生じるため、画素電圧に書込み不足が発生し、横スメアの原因となる。このようなメカニズムで発生する横スメアを低減するための従来技術としては、例えば、特許文献１に記載された技術が知られている。
【特許文献１】特開２００３−２５５９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、横スメアの発生要因として、上記に述べたドレイン−コモン間のカップリングのほかに、ゲートオフ時のフィードスルーによって発生する横スメアが存在する。液晶表示装置に用いられるTFTは、通常、ゲート−ソース間に容量Cgsを持つため、ゲートオフのさい、ゲート電圧の変動ΔＶｇが容量Ｃｇｓを介して画素部のソース電圧に影響する。このため、ゲートオフの際、ゲート電圧の変動ΔＶｇ、画素容量Cpix、ゲート−ソース間容量Cgsで決まる大きさだけ画素部のソース電圧がドロップする。このような電圧変動は飛び込み電圧と呼ばれている。このとき、パネルに表示するパターンによって、飛び込み電圧の大きさが異なるため、横スメアの発生要因となる。
【０００５】
本発明は、ゲートオフ時のフィードスルーによって発生する横スメアを低減し、高画質な表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記課題を解決すべく、本願発明の表示装置では、複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とで構成される配線部と、前記ドレイン線と前記ゲート線との交差部付近にそれぞれ形成した画素部と有する表示パネルと、前記複数本のゲート線の一端に接続され、前記ゲート線を順次選択し、該選択したゲート線にパルス状のゲート電圧を順次印可するゲート駆動回路とで構成される表示装置において、前記ゲート駆動回路はハイ電圧をゲート線に出力する第１のスイッチング素子と、ロウ電圧をゲート線に出力する第２のスイッチング素子と、前記ロウ電圧を供給する電源線に一端が接続される複数の抵抗素子を有し、前記抵抗素子を介して前記ロウ電圧を前記ゲート線に出力する複数の第３のスイッチング素子とを有する選択回路を備え、前記第１のスイッチング素子から前記ゲート線に出力したゲート電圧の立ち下げ時、前記第３のスイッチング素子を制御し、前記抵抗素子を介したロウ電圧でゲート電圧を所定時間低下させた後、前記第２のスイッチング素子を制御し、ゲート電圧をロウ電圧まで低下させる構成とする。
【０００７】
また、前記表示パネルは、前記ドレイン線と前記ゲート線との交差部付近にそれぞれ形成した薄膜トランジスタと、前記薄膜トランジスタの出力端に接続された画素電極と、前記画素電極の電荷を保持する保持容量とが形成される第１の基板と、前記第１の基板と対向して配置される第２の基板と、前記第１の基板と前記第２の基板とで狭持される液晶層とを有する。
【０００８】
また、前記抵抗素子を介したロウ電圧の出力時間が、前記薄膜トランジスタから前記画素電極へ書き込まれた画素電圧が確定する時間以上となる構成とする。
【０００９】
他の形態の表示装置として、複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とで構成される配線部と、前記ドレイン線と前記ゲート線との交差部付近にそれぞれ形成した画素部と有する表示パネルと、前記複数本のゲート線の一端に接続され、前記ゲート線の内の一本を順次選択し、該選択したゲート線にパルス状のゲート電圧を順次印可するゲート駆動回路とで構成される表示装置において、前記ゲート駆動回路はハイ電圧をゲート線に出力する第１のスイッチング素子と、ロウ電圧をゲート線に出力する第２のスイッチング素子と、前記ロウ電圧を供給する電源線に一端が接続される複数の抵抗素子及び複数の容量素子からなる複数のＣＲフィルタ回路を有し、前記ＣＲフィルタ回路を介して前記ロウ電圧を前記ゲート線に出力する複数の第３のスイッチング素子とを有する選択回路を備え、前記第１のスイッチング素子から前記ゲート線に出力したゲート電圧の立ち下げ時、前記第３のスイッチング素子を制御し、前記ＣＲフィルタ回路を介したロウ電圧でゲート電圧を所定時間低下させた後、前記第２のスイッチング素子を制御し、ゲート電圧をロウ電圧まで低下させる構成とする。
【００１０】
また、前記ＣＲフィルタ手段を介したロウ電圧の出力時間が、前記薄膜トランジスタから前記画素電極へ書き込まれた画素電圧が確定する時間以上である構成とする。
【発明の効果】
【００１１】
ゲートオフ時のフィードスルーによって発生する横スメアを低減できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を用いて本発明の実施の形態の表示装置について詳細に説明する。なお、実施の形態を説明するための全ての図面において、同一機能を有するものは同一符号をつけ、その繰り返しの説明は省略する。
【００１３】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係わる表示装置の構成を示したものである。本発明の第１の実施の形態に係わる表示装置は、表示パネル１０１と駆動回路１０２と制御回路１０３とで構成される。表示パネル１０１は、ゲート線１０６が横方向に多数配置され、ドレイン線１０７は縦方向に多数配置され、夫々の交点に薄膜トランジスタ１０４と画素容量１０５からなる表示部が設けられる。また各画素容量の対向電極に共通電圧（コモン電圧）を供給するためのコモン線１０８、１０９が設けられる。駆動回路１０２は、ゲート駆動回路１１０、ドレイン駆動回路１１１、コモン駆動回路１１２にて構成される。これらの各駆動回路は、バス１１３を介して制御装置１０３によって制御される。
【００１４】
コモン反転駆動の方式として、コモン１系統駆動、コモン２系統駆動、コモン独立駆動等が可能であるが、ここでは具体例として、コモン２系統駆動について説明する。この場合、図１に示すように、コモンの配線は２系統設けられる。コモン配線の形状は、図１のように、配線を櫛歯状に配置した櫛型電極が用いられる。配線形状としては、他にも、コモン電圧を左右から供給する梯子型電極を用いることも可能である。
【００１５】
２系統設けられるコモン線の一方にはコモン電圧ＶＣＯＭＡが供給され、他方にはコモン電圧ＶＣＯＭＢが供給される。たとえば、第１フレームにおいては、ＶＣＯＭＡにハイ電圧ＶＣＯＭＨが供給され、ＶＣＯＭＢにロウ電圧ＶＣＯＭＬが供給され、ＶＣＯＭＡ＝ＶＣＯＭＨ、ＶＣＯＭＢ＝ＶＣＯＭＬとなる。第２フレームにおいては、ＶＣＯＭＡにロウ電圧ＶＣＯＭＬが供給され、ＶＣＯＭＢにハイ電圧ＶＣＯＭＨが供給され、ＶＣＯＭＡ＝ＶＣＯＭＬ、ＶＣＯＭＢ＝ＶＣＯＭＨとなる。第３フレームにおいては、ＶＣＯＭＡにハイ電圧ＶＣＯＭＨが供給され、ＶＣＯＭＢにロウ電圧ＶＣＯＭＬが供給され、ＶＣＯＭＡ＝ＶＣＯＭＨ、ＶＣＯＭＢ＝ＶＣＯＭＬとなる。第４フレームにおいては、ＶＣＯＭＡにロウ電圧ＶＣＯＭＬが供給され、ＶＣＯＭＢにハイ電圧ＶＣＯＭＨが供給され、ＶＣＯＭＡ＝ＶＣＯＭＬ、ＶＣＯＭＢ＝ＶＣＯＭＨとなる。このような動作を繰り返すことで、パネルのコモン電圧をフレーム毎に反転し、かつ、ライン毎にコモンの電圧を反転することができる。
【００１６】
図２に本発明の第１の実施の形態に係わるゲート駆動回路１１０の構成を示す。本発明の第２の実施例に係わるゲート駆動回路は、選択回路２０１、電源線２０２、制御信号線２０３、出力線２０４にて構成される。ここで、選択回路２０１は、電源線２０２より供給されるハイ電圧ＶＧＨとロウ電圧ＶＧＬを、制御信号２０３に応じてどちらか一方を順次選択し、表示パネルの有するＮ本のゲート線ＶＧ１〜ＶＧＮにパルス状のゲート信号を供給する。これにより、各ゲート線のスイッチングを行う。
【００１７】
すなわち、第１の実施の形態のゲート駆動回路ではゲート線１０６と同数の選択回路２０１を有する構成となっており、Ｎ個の選択回路２０１の出力線ＶＧ１〜ＶＧＮがＮ本のゲート線１０６に一対一で対応する構成となっている。
【００１８】
また、各選択回路２０１には制御信号２０３が入力される構成となっている。各選択回路２０１は、この制御信号に応じたタイミングでロウ電圧ＶＧＬ〜ハイ電圧ＶＧＨ〜ロウ電圧ＶＧＮに変化するパルス状のゲート信号を生成し、出力線２０４に出力する。出力線２０４に出力されたパルス状のゲート信号は、各出力線２０４に接続されるゲート線１０６に供給され、ハイ電圧ＶＧＨの期間のみゲート信号が入力された薄膜トランジスタ１０４をＯＮ状態にさせる構成となっている。
【００１９】
本発明は、液晶表示装置におけるゲートオフ時のフィードスルーによって発生する横スメアを低減することを目的としている。そこで、図４に中央に白のボックスを表示させた表示パターンを、図５に黒のボックスを表示させた表示パターンを示し、以下、図４及び図５に基づいて液晶表示装置における横スメアについての詳細な説明を行う。
【００２０】
液晶表示装置の横スメアを評価する場合、横スメア評価用の表示パターンが用いられる。一般的には、中間調ベタを背景とし、中央に白のボックス（ＢＯＸ）４０２または黒のボックス（ＢＯＸ）５０２を設けた図４及び図５に示す表示パターンが用いられる。このとき、中央のＢＯＸ４０２、５０２が左右の中間調領域４０１、５０１の輝度にどの程度影響するかを評価する。中央に設けられるＢＯＸ４０２、５０２の大きさは、水平方向と垂直方向について、表示領域のそれぞれ１/３の占有率とする。
【００２１】
横スメアの測定は、ＢＯＸ４０２、５０２の左右の領域で、表示パターンによる輝度変動を測定することで行う。例えばＢＯＸ４０２、５０２の左側で横スメアを評価する場合には、図４、図５の×印の場所４０３、５０３すなわち水平方向では左側中間調領域の中心であり垂直方向では表示画面の中心となる位置で輝度を測定する。
【００２２】
測定の手順としては、まず、完全な（Ａ）中間調ベタ表示において、×印の箇所（中間調ベタ表示時における図４、図５の×印相当箇所）における輝度を測定する。次に（Ｂ）図４に示すように中央に白ＢＯＸ４０２を設けたパターンについて、×印の箇所４０３における輝度を測定する。次に（Ｃ）図５に示すように中央に黒ＢＯＸ５０２を設けたパターンについて、Ｘ印の箇所５０３における輝度を測定する。このとき、（Ｂ）と（Ａ）の輝度の差分が白ＢＯＸにおけるスメアレベルであり、（Ｃ）と（Ａ）の輝度の差分が黒ＢＯＸにおけるスメアレベルである。
【００２３】
中央に白のＢＯＸ４０２または黒のＢＯＸ５０２を設けたパターンにおいて横スメアが発生する原因は、中央のＢＯＸ４０２、５０２が左右の中間調領域４０１、５０１の画素の書込みに影響を与えるためである。横スメアは、スメアの発生する方向によって、同相スメアと逆相スメアに大別できる。逆相スメアは、中央に白ＢＯＸ４０２を表示した場合、左右の中間調領域４０１の輝度が低下し、中央に黒ＢＯＸ５０２を表示した場合には、左右の中間調領域５０１の輝度が高くなる現象である。同相スメアは、中央に白ＢＯＸ４０２を表示した場合、左右の中間調領域４０１の輝度が高くなり、中央に黒ＢＯＸ５０２を表示した場合には、左右の中間調領域５０１の輝度が低下する現象である。
【００２４】
逆相スメアの主たる発生要因は、ドレイン線とコモン線の間の容量カップリングである。液晶パネルは通常、周知のフォトリソグラフィ技術によって透明基板上に形成されるために、図１に示すドレイン線１０７とコモン線１０９の間に容量が存在する。そのために、ドレイン線への書込みの際、ドレイン線１０７とコモン線１０９の間に容量カップリングの影響により、コモン線１０９の電圧に歪みが発生する。例えば、中央に白または黒のＢＯＸ４０２、５０２を表示する場合、ドレイン波形の立ち上がりと立ち下りのタイミングで、コモン線１０９の電圧にスパイク状のノイズが発生し、このノイズが図示しないコモン電極に入力する。このような電圧歪みが発生した場合、コモンの電圧が元の電圧に戻るためには、配線抵抗と容量によるＣＲ時定数程度の時間が必要である。
【００２５】
このようなコモンの電圧歪みは、表示パターンによって、発生方向が異なる。すなわち、中央に白ＢＯＸ４０２を表示した場合には、コモンの電圧歪みはポジティブ期間では正方向に発生し、ネガティブ期間では負方向に発生する。また、中央に黒ＢＯＸ５０２を表示した場合には、コモンの電圧歪みはポジティブ期間では負方向に発生し、ネガティブ期間では正方向に発生する。その結果、中央に白ＢＯＸ４０２を表示した場合には、左右の中間調領域４０１の画素部の実効電圧（ソース−コモン間電圧）が小さくなり、また、中央に黒ＢＯＸ５０２を表示した場合には、左右の中間調領域５０１の画素部の実効電圧が大きくなる。このため、中央に白ＢＯＸ４０２を表示した場合には、左右の中間調領域４０１の輝度が低くなり、中央に黒ＢＯＸ５０２を表示した場合には、左右の中間調領域５０１の輝度が高くなる。従って、逆相スメアが発生する。
【００２６】
一方、同相スメアの主たる発生要因は、ゲートオフ時のフィードスルーである。図６は、中央に白ＢＯＸを表示した場合と、黒ＢＯＸを表示した場合の、図４及び図５に示す観測点（×印）４０３、５０３におけるゲートオフ時のゲート波形とソース波形を示したものである。コモン反転駆動では、コモンがハイ電圧となるネガティブ期間と、コモンがロウ電圧となるポジティブ期間を交互に繰り返すが、図６では、ネガティブ期間の波形を示している。
【００２７】
図４に示すように中央に白ＢＯＸ４０２を表示した場合と図５に示すように黒ＢＯＸ５０２を表示した場合では、図６に示すようにゲートオフのタイミングが若干異なっている。このようなタイミングのズレは、表示パターンによって、ゲート線から見た負荷が異なるために発生する。すなわち、白ＢＯＸ４０２表示時と黒ＢＯＸ５０２表示時では、中央のＢＯＸ領域の実効電圧の極性が異なるため、ゲートオフの際、中央のＢＯＸ領域に蓄えられた電荷がコモン線を介して移動する際の方向が逆になる。このため、中央に白ＢＯＸ４０２を表示した場合には、黒ＢＯＸ５０２表示時に比べて、ゲート線からみた負荷が大きくなり、ゲートの立ち下りのタイミングが若干遅くなる。
【００２８】
一方、画素部の薄膜トランジスタのソース電圧については、ゲートオフ後のソース電圧は、ゲートオフ前の電圧よりも低い電圧となっている。このような電圧変動は、画素部のＴＦＴがゲート−ソース間容量Ｃｇｓを持つため、ゲートオフ時のゲート電圧の変動ΔＶｇが、容量Ｃｇｓを介して画素部のソース電圧に影響するために発生する。このような電圧変動は、飛び込み電圧と呼ばれている。
【００２９】
図６では、ゲートオフの立ち下りが比較的速い場合の波形を示している。この場合、ソース電圧の波形は、ゲートオフのタイミングでソース電圧が一旦低下した後、ゲートオフ前よりも低い電圧レベルまで上昇し、一定の電圧レベルに安定する波形となる。すなわち、黒ＢＯＸ５０２表示時にゲートオフによりゲート電圧６０１が期間ｔ０〜ｔ４でハイ電圧ＶＧＨからロウ電圧ＶＧＬに低下した場合、ソース電圧６０３は期間ｔ１〜ｔ２で電圧ＶＳ３まで大きく低下する。この後に、ソース電圧６０３は期間ｔ２〜ｔ５で上昇し、ゲートオフ前の電圧ＶＳ０よりも低い一定の電圧ＶＳ１で安定する。同様に、白ボックス４０２表示時にゲートオフによりゲート電圧６０２が期間ｔ０〜ｔ６でロウ電圧ＶＧＬにまで低下した場合、ソース電圧６０４は期間ｔ１〜ｔ３で電圧ＶＳ３まで大きく低下する。この後に、ソース電圧６０４は期間ｔ３〜ｔ７で上昇し、ゲートオフ前の電圧ＶＳ０よりも低い一定の電圧ＶＳ２で安定する。このとき、ゲートオフ後のソース電圧は、白ＢＯＸ４０２表示時の電圧ＶＳ２の方が黒ＢＯＸ５０２表示時の電圧ＶＳ１よりも低い電圧となっている。これは、表示パターンによって、飛び込み電圧の大きさが異なるためである。
【００３０】
表示パターンによる飛び込み電圧の違いは、ゲートオフのタイミングのズレによって発生する。すなわち、中央に白ＢＯＸ４０２を表示した場合、黒ＢＯＸ５０２表示時よりもゲートオフのタイミングが遅れるため、ソース波形にも時間的なズレが発生し、その結果、ゲートオフ後のソース電圧は、黒ＢＯＸ５０２表示時よりも白ＢＯＸ４０２表示時の方が低くなる。このため、観測点（×印）４０３、５０３での画素部の実効電圧（ソース−コモン間電圧）の絶対値は黒ＢＯＸ５０２表示時よりも白ＢＯＸ４０２表示時のほうが大きくなり、同相スメアが発生する。
【００３１】
一方、ゲートオフの立ち下りの傾きが緩やかな場合の波形を図７に示す。この場合、ゲートオフのさい、ソース電圧は滑らかに低下し、ゲートオフ前の電圧よりも低い電圧レベルに単調に漸近する波形となる。すなわち、黒ボックス５０２表示時にゲートオフによりハイ電圧ＶＧＨのゲート電圧７０１を期間ｔ８から前述の期間ｔ０〜ｔ４よりも十分長い時間で緩やかに低下させた場合、ソース電圧７０３は滑らかに低下し、ゲートオフ前の電圧ＶＳ０よりも低い電圧レベルＶＳ４で安定する。同様に、白ボックス４０２表示時にゲートオフによりゲート電圧７０２を期間ｔ８から前述の期間ｔ０〜ｔ６よりも十分長い時間で緩やかに低下させた場合も、ソース電圧７０４は滑らかに低下し、ゲートオフ前の電圧ＶＳ０よりも低い電圧レベルＶＳ５で安定する。
【００３２】
ソース電圧７０３、７０４がこのような時間変化をする場合、ゲートオフのタイミングのズレは、ソース波形の形状にはあまり影響しないため、ゲートオフ後の期間ｔ１０、ｔ１１で確定したソース電圧ＶＳ４、ＶＳ５は、白ＢＯＸ４０２表示時と黒ＢＯＸ５０２表示時で図６に示す場合よりも近い値すなわちその差が小さい値となる。従って、ゲートオフの傾きすなわちゲートオフ時のゲート電圧の電圧低下（立ち下がり時の傾き）を緩やかにするほど、ゲートオフ時のフィードスルーによる同相スメアの発生量が小さくなる。
【００３３】
同相スメアの発生量は表示パターンによって異なるが、どのような表示パターンについても、ゲート電圧の立ち下りの傾きを緩やかにするほど、ゲートの立ち下りのタイミングのずれの影響を小さくすることができる。従って、表示パターンによらず、ゲート電圧の立ち下りの傾きを緩やかにするほど、ゲートオフ時のフィードスルーによる横スメアを低減することができる。
【００３４】
本発明は、上記の事実を踏まえ、ゲートオフの立ち下りを故意すなわち意図的に遅くすることで、ゲートオフ時のフィードスルーによる横スメアを低減するものである。
【００３５】
図３は本発明の第１の実施の形態の表示装置の選択回路の概略構成を説明するための図である。ただし、図３中に示すｎは１以上の自然数であり、本願明細書中ではｎ番目のラインのゲート線に対応する選択回路を示す。また、Ｍは１以上の自然数である。
【００３６】
図３に示す第１の実施形態の選択回路は、スイッチ３０１、抵抗素子３０２、電源線３０３、制御信号３０４、出力端子３０５にて構成される。図３の選択回路は、ゲートのハイ電圧ＶＧＨとロウ電圧ＶＧＬを制御信号３０４により、スイッチ３０１で切替える構成である。図３の選択回路では、ゲートオフの立ち下りの傾きを遅延させるため、スイッチに直列に抵抗素子３０２を設けている。
【００３７】
ここで、液晶パネルのゲート線の負荷は様々であるため、選択回路に複数の抵抗素子Ｒ１〜ＲＭを用意し、パネル負荷に応じて最適な抵抗素子３０２を選択することで、様々な液晶パネルに対して適切なゲート立ち下がり時間が得られる構成としている。すなわち、パネル内部のゲート線の負荷が小さい場合には、パネル側でのゲートの立ち下りの遅延量が小さいため、選択回路のＭ個の異なる抵抗値を有する抵抗素子Ｒ１〜ＲＭから大きな抵抗値の抵抗素子３０２を選択し、横スメア低減に必要な遅延量が得られるようにする。一方、パネル内部のゲート線の負荷が大きい場合には、パネル側で大きなゲート遅延量が得られるため、選択回路では小さな抵抗値の抵抗素子３０２を選択する。このような構成により、パネル側の負荷が大きい場合に過剰な遅延量が発生するのを防ぐことができる。
【００３８】
このように、第１の実施の形態の選択回路２０１は、制御信号３０４に基づいてオン／オフ動作するＭ＋２個のスイッチ３０１と、抵抗値がそれぞれ異なるＭ個の抵抗素子３０２と、ハイ電圧ＶＧＨ及びロウ電圧ＶＧＬがそれぞれ独立して供給される電源線３０３と、ｎ番目のラインのゲート線に接続される出力端子３０５とを備えている。第１の実施の形態の選択回路２０１では、第１のスイッチング素子として機能する第ＳＷＡｎ番目のスイッチ３０１は制御信号３０４に基づいてハイ電圧ＶＧＨの出力端子３０５への直接出力（オン／オフ）を制御する構成となっている。第２のスイッチング素子として機能する第ＳＷＢｎ番目のスイッチ３０１は制御信号３０４に基づいて、ロウ電圧ＶＧＬの出力端子３０５への直接出力（オン／オフ）を制御する構成となっている。第３のスイッチング素子として機能する第ＳＷＣ１ｎ〜第ＳＷＣＭｎ番目のＭ個のスイッチ３０１は、Ｒ１〜ＲＭまでのＭ個の抵抗素子３０２のいずれかとそれぞれ直列に接続されており、制御信号３０４に基づいて抵抗素子３０２を介したロウ電圧ＶＧＬの出力端子３０５への出力（オン／オフ）を制御する構成となっている。
【００３９】
すなわち、一対のスイッチ３０１と抵抗素子３０２とからなる波形遅延用スイッチと、第ＳＷＢｎ番目のスイッチとをロウ電圧ＶＧＬ用の電源線３０３と出力端子３０５との間に並列接続し、制御信号３０４に基づいていずれかのスイッチを介したロウ電圧ＶＧＬを出力端子３０５に選択出力する構成となっている。
【００４０】
図８に、本発明の第１の実施の形態おけるゲート駆動回路のタイミングと、スイッチ状態を示す。以下図８を用いて、本発明の第１の実施の形態に係わるゲート駆動回路１１０の動作について説明する。
【００４１】
本発明の第１の実施の形態に係わる表示装置は、各ゲート線のＴＦＴ（薄膜トランジスタ）を水平走査時間ごとに順次オンすることで、ドレイン線から各ラインの画素への書き込みを順次行う。これを実行するため、各ゲート線に、１ライン毎に水平走査時間だけタイミングをずらせたゲートクロックを供給する。ここで、隣り合うゲート線が同時にオンすることを防ぐため、ゲートクロックとゲートクロックの間は、ノンオーバーラップ時間ＴＳの時間間隔を設ける。また、各ゲートクロックにおいて、波形遅延期間ＴＤを設け、抵抗素子を介して緩やかにゲート線の立ち下げを行う。
【００４２】
液晶表示装置における水平走査時間は、通常、数マイクロ秒から数十マイクロ秒程度である。また、ノンオーバーラップ時間ＴＳは、数百ナノ秒から数マイクロ秒程度である。波形遅延期間ＴＤは、数百ナノ秒から数マイクロ秒程度である。
【００４３】
以下、ｎ番目のライン（第ｎライン）を例に挙げ、各期間のスイッチ状態を説明する。ただし、以下の説明においてＳＷＣｎは図３に示す第ＳＷＣ１ｎ〜第ＳＷＣＭｎのスイッチ３０１の内のいずれか１つをオン（選択動作）させるものである。
【００４４】
まず、期間１では、スイッチＳＷＡｎはオフ、ＳＷＢｎはオン、ＳＷＣｎはオフであり、ゲート線の電圧をロウ電圧ＶＧＬに固定する。次に期間２では、ＳＷＡｎはオン、ＳＷＢｎはオフ、ＳＷＣｎはオフとなり、ゲート線の電圧をハイ電圧ＶＧＨまで立ち上げる。次に期間３では、ＳＷＡｎはオフ、ＳＷＢｎはオフ、ＳＷＣｎはオンとなり、ゲート線の電圧は抵抗素子を介してロウ電圧ＶＧＬまで立ち下げる。期間３のような波形遅延期間においては、抵抗素子を介して立ち下げを行うため、図８の第ｎラインの波形で示すように、立ち下りの傾きが緩やかとなっている。次に期間４以降では、ＳＷＡｎはオフ、ＳＷＢｎはオン、ＳＷＣｎはオフとなり、ゲート線の電圧をロウ電圧ＶＧＬに固定する状態となる。他のラインについても、同様に、これらの状態をスイッチで切替えることで、ゲート線の駆動を行う。
【００４５】
なお、上記動作を実現するためには、ＳＷＡｎ、ＳＷＢｎ、ＳＷＣｎを開閉するための制御クロックが必要となる。図８に示したように、これらのスイッチは、それぞれタイミングが異なっているため、独立した制御クロックが必要となる。そこで、これらの制御クロックを駆動回路１０２内部で生成し、選択回路２０１に供給する。ただし、駆動回路１０２での制御クロックの生成は、たとえば、各ライン毎のパルス状のゲート信号の立ち上がりタイミングを生成するためのクロックを基準にして、駆動回路１０２等のシステムクロックを分周する等の周知の方法で生成する。
【００４６】
本発明の第１の実施の形態に係わる表示装置の画素部の波形を図９に示す。ただし、図９中において上段に示す第ｎ〜第ｎ＋３ラインの波形はゲート信号であり、下段に示す第ｎ〜第ｎ＋３ラインの波形はコモン、ソース、ドレインの電圧波形の概略である。
【００４７】
既に述べたように、各ゲート線には、水平時間ごとにゲートクロックが入力される。コモンに関しては、コモン２系統駆動を行うため、フレーム毎にハイ電圧ＶＣＯＭＨとロウ電圧ＶＣＯＭＬを切替えると共に、１ライン毎にハイ電圧ＶＣＯＭＨとロウ電圧ＶＣＯＭＬを交互に供給する。
【００４８】
以下、第ｎラインを例として、観測点（×印）における書込み動作を説明する。
【００４９】
まず、フレームの切り替わり（ｔ０）において、コモン（図９中に長い点線で示す）がロウ電圧ＶＣＯＭＬからハイ電圧ＶＣＯＭＨに切り替わる。このとき、画素電圧（図９中に実線で示す）が前フレームの電圧を保持するため、ソース電圧がコモンの上昇分だけ上昇する。
【００５０】
その後、ゲートクロックが入力されると（ｔ１）、画素への書込みが行われ、ソース電圧がドレイン電圧（中間調電圧、図９中に点線で示す）まで低下する。
【００５１】
次に、波形遅延期間（ｔ２〜ｔ３）において、ゲート電圧を緩やかに立ち下げる。ゲートオフの際、ソース波形にフェードスルーによる飛び込み電圧が発生する。しかしながら、本実施の形態では波形遅延期間（ｔ２〜ｔ３）で緩やかにゲート電圧を立ち下げる構成としているので、表示パターンの違いによる飛び込み電圧の差を小さくできる。さらには、十分な波形遅延時間（ｔ２〜ｔ３）でゲート電圧の立ち下げを行っているので、ソース電圧が十分安定した時点で画素電極へのドレイン信号の書き込みを終了できる（ｔ３）。
【００５２】
次に、緩やかに立ち下げたゲート電圧を波形遅延期間の終了時点（ｔ３）すなわち従来のゲート電圧立ち下げ時点で、立ち下げ途中のゲート電圧を速やかにロウ電圧ＶＧＬまで立ち下げることによって、次の第ｎ＋１ラインのゲート電圧立ち上げまでのノンオーバーラップ時間ＴＳを確保している。
【００５３】
次に、第ｎ＋１ラインのゲートクロックが入力され（ｔ４）、以降、各ライン毎に前述の動作が最終のラインまで順次繰り返される。
【００５４】
その後、フレーム期間において、画素電圧を保持したまま、フレーム終了のタイミング（ｔ５）でコモン電圧がハイ電圧ＶＣＯＭＨからロウ電圧ＶＣＯＭＬに変化し、フレーム終了となる。つぎのフレームにおいても同様の動作を繰り返す。他のラインについても同様である。
【００５５】
本発明の第１の実施の形態では、上記のように、ゲートオフの際、抵抗素子を介してゲート電圧の立ち下げを行うため、ゲートの立ち下りの傾きを緩やかにすることができる。このため、ゲートオフ時のフィードスルーによって発生する横スメアを低減することができる。また、画素電圧が確定した後、抵抗素子を介さずにゲート電圧をＶＧＬまで急峻に立ち下げるため、隣り合うゲート線が同時にオンすることを防ぐことができる。さらに、選択回路に複数の抵抗素子を設けているため、パネルのゲート線の容量が異なる様々なパネルに対し、ゲートオフ時の立ち下がり時間を適切な値に設定することができる。
【００５６】
さらには、本実施の形態ではゲート信号の立ち上げ時は、抵抗素子を介さないＳＷＡｎ番目のスイッチを用いてハイ電圧ＶＧＨをゲート線に出力する構成となっている。また、ゲート信号の立ち下げ時は、抵抗素子を介してゲート線にロウ電圧ＶＧＬを出力する構成となっている。このような構成としているので、ゲート電圧の立ち上がり時にはロウ電圧ＶＧＬからハイ電圧ＶＧＨまで速やかに立ち上げることが出来、ハイ電圧ＶＧＨからＶＧＬへの立ち下がり時のみ緩やかに電圧を立ち下げることが出来る。
【００５７】
（第２の実施の形態）
本発明の第２の実施例に係わる表示装置における選択回路の構成を図１０に示す。
【００５８】
本発明の第２の実施の形態に係わる表示装置は、選択回路にＣＲフィルタを設け、ゲート線の負荷の異なる様々なパネルに対して、ゲートオフの立ち下がり時間を最適な値に設定できるようにしたものである。本実施の形態における表示装置の全体構成、タイミングなどは第１の実施の形態の表示装置と同じであり、第１の実施の形態にて詳細な説明を行ったので、ここでは繰り返しの説明は省略する。
【００５９】
図１０に示す第２の実施の形態に係わる表示装置における選択回路は、ロウ電圧ＶＧＬの電源線３０３にＣＲフィルタを挿入した選択回路である。ここで、ゲート線の負荷の異なる様々な液晶パネルに対し、最適なゲート立ち下がり時間を実現するため、抵抗値及び容量値の異なる複数のＣＲフィルタを設け、複数のスイッチ３１０で選択できる構成としている。
【００６０】
すなわち、第２の実施の形態でも第１の実施の形態と同様にゲート線１０６と同数の選択回路２０１を有する構成となっており、ｎ個の選択回路２０１の出力線ＶＧ１〜ＶＧｎがｎ本のゲート線１０６に一対一で対応する構成となっている。
【００６１】
また、第２の実施の形態の選択回路２０１も第１の実施の形態の選択回路と同様に、制御信号３０４に基づいてオン／オフ動作するＭ＋２個のスイッチ３０１と、抵抗値がそれぞれ異なるＭ個の抵抗素子３０２と、ハイ電圧ＶＧＨ及びロウ電圧ＶＧＬがそれぞれ独立して供給される電源線３０３と、ｎ番目のラインのゲート線に接続される出力端子３０５とを備えている。
【００６２】
ここで、第２の実施の形態の選択回路では、抵抗素子３０２と同数の容量素子１００１を有し、各抵抗素子３０２と容量素子１００１とでＣＲフィルタを形成している。
【００６３】
実施の形態２の選択回路２０１でも、第ＳＷＡｎ番目のスイッチ３０１と第ＳＷＢｎ番目のスイッチ３０２は第１の実施の形態と同じ構成である。一方、第ＳＷＣ１ｎ〜第ＳＷＣＭｎ番目のＭ個のスイッチ３０１は、Ｒ１〜ＲＭまでのＭ個の抵抗素子３０２のいずれかとそれぞれ直列に接続されており、制御信号３０４に基づいて抵抗素子３０２と容量素子１００１からなるＣＲフィルタを介したロウ電圧ＶＧＬの出力端子３０５への出力（オン／オフ）を制御する構成となっている。
【００６４】
各ＣＲフィルタの遅延量は、抵抗値Ｒと容量値Ｃにより任意に設定することができるため、様々な液晶パネルに対して最適な遅延量を容易に設定することが可能である。その結果、ゲートオフ時のフィードスルーによる横スメアを効果的に低減することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施例に係わる表示装置の構成を示す図である。
【図２】本発明の第２の実施例に係わるゲート駆動回路の構成を示す図である。
【図３】本発明の第３の実施例に係わる選択回路の構成を示す図である。
【図４】スメア評価用のパターンを示す図である。
【図５】スメア評価用のパターンを示す図である。
【図６】飛び込み電圧の説明図である。
【図７】飛び込み電圧の説明図である。
【図８】本発明の第１の実施例に係わるゲート駆動回路のタイミングを示す図である。
【図９】本発明の第１の実施例に係わる表示装置のタイミングを示す図である。
【図１０】本発明の第２の実施例に係わる選択回路の構成を示す図である。
【符号の説明】
【００６６】
１０１・・・液晶パネル
１０２・・・駆動回路
１０３・・・制御回路
１０４・・・薄膜トランジスタ（ＴＦＴ）
１０５・・・画素容量
１０６・・・ゲート線
１０７・・・ドレイン線
１０８・・・コモン線
１０９・・・コモン線
１１０・・・ゲート駆動回路
１１１・・・ドレイン駆動回路
１１２・・・コモン駆動回路
１１３・・・バス
２０１・・・選択回路
２０２・・・電源線
２０３・・・バス
２０４・・・出力線
３０１・・・スイッチ
３０２・・・抵抗素子
３０３・・・電源線
３０４・・・制御信号線
３０５・・・出力端子
４０１・・・中間調領域
４０２・・・白のボックス
４０３・・・観測点（×印の場所）
５０１・・・中間調領域
５０２・・・黒のボックス
５０３・・・観測点（×印の場所）
６０１・・・ゲート電圧
６０２・・・ゲート電圧
６０３・・・ソース電圧
６０４・・・ソース電圧
７０１・・・ゲート電圧
７０２・・・ゲート電圧
７０３・・・ソース電圧
７０４・・・ソース電圧
１００１・・・容量素子
【技術分野】
【０００１】
本発明は表示装置に適用して有効な技術に関する。
【背景技術】
【０００２】
画素部にスイッチング素子を備えたＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）方式の液晶表示装置は、携帯電話やパソコン等の表示装置として広く用いられている。これらの表示装置は、高画質、低電力、低コストが求められている。
【０００３】
液晶表示装置における画質評価の指標のひとつとして、パネルの水平方向に輝度ズレが発生する横スメアと呼ばれる現象が知られている。横スメアの発生要因のひとつは、ドレイン線とコモン線（共通電極）の間の容量を介したカップリングである。ドレイン線とコモン線の間のカップリングが大きい場合、ドレイン線に階調電圧を書き込む際、コモン線の電圧に歪みが生じるため、画素電圧に書込み不足が発生し、横スメアの原因となる。このようなメカニズムで発生する横スメアを低減するための従来技術としては、例えば、特許文献１に記載された技術が知られている。
【特許文献１】特開２００３−２５５９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、横スメアの発生要因として、上記に述べたドレイン−コモン間のカップリングのほかに、ゲートオフ時のフィードスルーによって発生する横スメアが存在する。液晶表示装置に用いられるTFTは、通常、ゲート−ソース間に容量Cgsを持つため、ゲートオフのさい、ゲート電圧の変動ΔＶｇが容量Ｃｇｓを介して画素部のソース電圧に影響する。このため、ゲートオフの際、ゲート電圧の変動ΔＶｇ、画素容量Cpix、ゲート−ソース間容量Cgsで決まる大きさだけ画素部のソース電圧がドロップする。このような電圧変動は飛び込み電圧と呼ばれている。このとき、パネルに表示するパターンによって、飛び込み電圧の大きさが異なるため、横スメアの発生要因となる。
【０００５】
本発明は、ゲートオフ時のフィードスルーによって発生する横スメアを低減し、高画質な表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記課題を解決すべく、本願発明の表示装置では、複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とで構成される配線部と、前記ドレイン線と前記ゲート線との交差部付近にそれぞれ形成した画素部と有する表示パネルと、前記複数本のゲート線の一端に接続され、前記ゲート線を順次選択し、該選択したゲート線にパルス状のゲート電圧を順次印可するゲート駆動回路とで構成される表示装置において、前記ゲート駆動回路はハイ電圧をゲート線に出力する第１のスイッチング素子と、ロウ電圧をゲート線に出力する第２のスイッチング素子と、前記ロウ電圧を供給する電源線に一端が接続される複数の抵抗素子を有し、前記抵抗素子を介して前記ロウ電圧を前記ゲート線に出力する複数の第３のスイッチング素子とを有する選択回路を備え、前記第１のスイッチング素子から前記ゲート線に出力したゲート電圧の立ち下げ時、前記第３のスイッチング素子を制御し、前記抵抗素子を介したロウ電圧でゲート電圧を所定時間低下させた後、前記第２のスイッチング素子を制御し、ゲート電圧をロウ電圧まで低下させる構成とする。
【０００７】
また、前記表示パネルは、前記ドレイン線と前記ゲート線との交差部付近にそれぞれ形成した薄膜トランジスタと、前記薄膜トランジスタの出力端に接続された画素電極と、前記画素電極の電荷を保持する保持容量とが形成される第１の基板と、前記第１の基板と対向して配置される第２の基板と、前記第１の基板と前記第２の基板とで狭持される液晶層とを有する。
【０００８】
また、前記抵抗素子を介したロウ電圧の出力時間が、前記薄膜トランジスタから前記画素電極へ書き込まれた画素電圧が確定する時間以上となる構成とする。
【０００９】
他の形態の表示装置として、複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とで構成される配線部と、前記ドレイン線と前記ゲート線との交差部付近にそれぞれ形成した画素部と有する表示パネルと、前記複数本のゲート線の一端に接続され、前記ゲート線の内の一本を順次選択し、該選択したゲート線にパルス状のゲート電圧を順次印可するゲート駆動回路とで構成される表示装置において、前記ゲート駆動回路はハイ電圧をゲート線に出力する第１のスイッチング素子と、ロウ電圧をゲート線に出力する第２のスイッチング素子と、前記ロウ電圧を供給する電源線に一端が接続される複数の抵抗素子及び複数の容量素子からなる複数のＣＲフィルタ回路を有し、前記ＣＲフィルタ回路を介して前記ロウ電圧を前記ゲート線に出力する複数の第３のスイッチング素子とを有する選択回路を備え、前記第１のスイッチング素子から前記ゲート線に出力したゲート電圧の立ち下げ時、前記第３のスイッチング素子を制御し、前記ＣＲフィルタ回路を介したロウ電圧でゲート電圧を所定時間低下させた後、前記第２のスイッチング素子を制御し、ゲート電圧をロウ電圧まで低下させる構成とする。
【００１０】
また、前記ＣＲフィルタ手段を介したロウ電圧の出力時間が、前記薄膜トランジスタから前記画素電極へ書き込まれた画素電圧が確定する時間以上である構成とする。
【発明の効果】
【００１１】
ゲートオフ時のフィードスルーによって発生する横スメアを低減できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を用いて本発明の実施の形態の表示装置について詳細に説明する。なお、実施の形態を説明するための全ての図面において、同一機能を有するものは同一符号をつけ、その繰り返しの説明は省略する。
【００１３】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係わる表示装置の構成を示したものである。本発明の第１の実施の形態に係わる表示装置は、表示パネル１０１と駆動回路１０２と制御回路１０３とで構成される。表示パネル１０１は、ゲート線１０６が横方向に多数配置され、ドレイン線１０７は縦方向に多数配置され、夫々の交点に薄膜トランジスタ１０４と画素容量１０５からなる表示部が設けられる。また各画素容量の対向電極に共通電圧（コモン電圧）を供給するためのコモン線１０８、１０９が設けられる。駆動回路１０２は、ゲート駆動回路１１０、ドレイン駆動回路１１１、コモン駆動回路１１２にて構成される。これらの各駆動回路は、バス１１３を介して制御装置１０３によって制御される。
【００１４】
コモン反転駆動の方式として、コモン１系統駆動、コモン２系統駆動、コモン独立駆動等が可能であるが、ここでは具体例として、コモン２系統駆動について説明する。この場合、図１に示すように、コモンの配線は２系統設けられる。コモン配線の形状は、図１のように、配線を櫛歯状に配置した櫛型電極が用いられる。配線形状としては、他にも、コモン電圧を左右から供給する梯子型電極を用いることも可能である。
【００１５】
２系統設けられるコモン線の一方にはコモン電圧ＶＣＯＭＡが供給され、他方にはコモン電圧ＶＣＯＭＢが供給される。たとえば、第１フレームにおいては、ＶＣＯＭＡにハイ電圧ＶＣＯＭＨが供給され、ＶＣＯＭＢにロウ電圧ＶＣＯＭＬが供給され、ＶＣＯＭＡ＝ＶＣＯＭＨ、ＶＣＯＭＢ＝ＶＣＯＭＬとなる。第２フレームにおいては、ＶＣＯＭＡにロウ電圧ＶＣＯＭＬが供給され、ＶＣＯＭＢにハイ電圧ＶＣＯＭＨが供給され、ＶＣＯＭＡ＝ＶＣＯＭＬ、ＶＣＯＭＢ＝ＶＣＯＭＨとなる。第３フレームにおいては、ＶＣＯＭＡにハイ電圧ＶＣＯＭＨが供給され、ＶＣＯＭＢにロウ電圧ＶＣＯＭＬが供給され、ＶＣＯＭＡ＝ＶＣＯＭＨ、ＶＣＯＭＢ＝ＶＣＯＭＬとなる。第４フレームにおいては、ＶＣＯＭＡにロウ電圧ＶＣＯＭＬが供給され、ＶＣＯＭＢにハイ電圧ＶＣＯＭＨが供給され、ＶＣＯＭＡ＝ＶＣＯＭＬ、ＶＣＯＭＢ＝ＶＣＯＭＨとなる。このような動作を繰り返すことで、パネルのコモン電圧をフレーム毎に反転し、かつ、ライン毎にコモンの電圧を反転することができる。
【００１６】
図２に本発明の第１の実施の形態に係わるゲート駆動回路１１０の構成を示す。本発明の第２の実施例に係わるゲート駆動回路は、選択回路２０１、電源線２０２、制御信号線２０３、出力線２０４にて構成される。ここで、選択回路２０１は、電源線２０２より供給されるハイ電圧ＶＧＨとロウ電圧ＶＧＬを、制御信号２０３に応じてどちらか一方を順次選択し、表示パネルの有するＮ本のゲート線ＶＧ１〜ＶＧＮにパルス状のゲート信号を供給する。これにより、各ゲート線のスイッチングを行う。
【００１７】
すなわち、第１の実施の形態のゲート駆動回路ではゲート線１０６と同数の選択回路２０１を有する構成となっており、Ｎ個の選択回路２０１の出力線ＶＧ１〜ＶＧＮがＮ本のゲート線１０６に一対一で対応する構成となっている。
【００１８】
また、各選択回路２０１には制御信号２０３が入力される構成となっている。各選択回路２０１は、この制御信号に応じたタイミングでロウ電圧ＶＧＬ〜ハイ電圧ＶＧＨ〜ロウ電圧ＶＧＮに変化するパルス状のゲート信号を生成し、出力線２０４に出力する。出力線２０４に出力されたパルス状のゲート信号は、各出力線２０４に接続されるゲート線１０６に供給され、ハイ電圧ＶＧＨの期間のみゲート信号が入力された薄膜トランジスタ１０４をＯＮ状態にさせる構成となっている。
【００１９】
本発明は、液晶表示装置におけるゲートオフ時のフィードスルーによって発生する横スメアを低減することを目的としている。そこで、図４に中央に白のボックスを表示させた表示パターンを、図５に黒のボックスを表示させた表示パターンを示し、以下、図４及び図５に基づいて液晶表示装置における横スメアについての詳細な説明を行う。
【００２０】
液晶表示装置の横スメアを評価する場合、横スメア評価用の表示パターンが用いられる。一般的には、中間調ベタを背景とし、中央に白のボックス（ＢＯＸ）４０２または黒のボックス（ＢＯＸ）５０２を設けた図４及び図５に示す表示パターンが用いられる。このとき、中央のＢＯＸ４０２、５０２が左右の中間調領域４０１、５０１の輝度にどの程度影響するかを評価する。中央に設けられるＢＯＸ４０２、５０２の大きさは、水平方向と垂直方向について、表示領域のそれぞれ１/３の占有率とする。
【００２１】
横スメアの測定は、ＢＯＸ４０２、５０２の左右の領域で、表示パターンによる輝度変動を測定することで行う。例えばＢＯＸ４０２、５０２の左側で横スメアを評価する場合には、図４、図５の×印の場所４０３、５０３すなわち水平方向では左側中間調領域の中心であり垂直方向では表示画面の中心となる位置で輝度を測定する。
【００２２】
測定の手順としては、まず、完全な（Ａ）中間調ベタ表示において、×印の箇所（中間調ベタ表示時における図４、図５の×印相当箇所）における輝度を測定する。次に（Ｂ）図４に示すように中央に白ＢＯＸ４０２を設けたパターンについて、×印の箇所４０３における輝度を測定する。次に（Ｃ）図５に示すように中央に黒ＢＯＸ５０２を設けたパターンについて、Ｘ印の箇所５０３における輝度を測定する。このとき、（Ｂ）と（Ａ）の輝度の差分が白ＢＯＸにおけるスメアレベルであり、（Ｃ）と（Ａ）の輝度の差分が黒ＢＯＸにおけるスメアレベルである。
【００２３】
中央に白のＢＯＸ４０２または黒のＢＯＸ５０２を設けたパターンにおいて横スメアが発生する原因は、中央のＢＯＸ４０２、５０２が左右の中間調領域４０１、５０１の画素の書込みに影響を与えるためである。横スメアは、スメアの発生する方向によって、同相スメアと逆相スメアに大別できる。逆相スメアは、中央に白ＢＯＸ４０２を表示した場合、左右の中間調領域４０１の輝度が低下し、中央に黒ＢＯＸ５０２を表示した場合には、左右の中間調領域５０１の輝度が高くなる現象である。同相スメアは、中央に白ＢＯＸ４０２を表示した場合、左右の中間調領域４０１の輝度が高くなり、中央に黒ＢＯＸ５０２を表示した場合には、左右の中間調領域５０１の輝度が低下する現象である。
【００２４】
逆相スメアの主たる発生要因は、ドレイン線とコモン線の間の容量カップリングである。液晶パネルは通常、周知のフォトリソグラフィ技術によって透明基板上に形成されるために、図１に示すドレイン線１０７とコモン線１０９の間に容量が存在する。そのために、ドレイン線への書込みの際、ドレイン線１０７とコモン線１０９の間に容量カップリングの影響により、コモン線１０９の電圧に歪みが発生する。例えば、中央に白または黒のＢＯＸ４０２、５０２を表示する場合、ドレイン波形の立ち上がりと立ち下りのタイミングで、コモン線１０９の電圧にスパイク状のノイズが発生し、このノイズが図示しないコモン電極に入力する。このような電圧歪みが発生した場合、コモンの電圧が元の電圧に戻るためには、配線抵抗と容量によるＣＲ時定数程度の時間が必要である。
【００２５】
このようなコモンの電圧歪みは、表示パターンによって、発生方向が異なる。すなわち、中央に白ＢＯＸ４０２を表示した場合には、コモンの電圧歪みはポジティブ期間では正方向に発生し、ネガティブ期間では負方向に発生する。また、中央に黒ＢＯＸ５０２を表示した場合には、コモンの電圧歪みはポジティブ期間では負方向に発生し、ネガティブ期間では正方向に発生する。その結果、中央に白ＢＯＸ４０２を表示した場合には、左右の中間調領域４０１の画素部の実効電圧（ソース−コモン間電圧）が小さくなり、また、中央に黒ＢＯＸ５０２を表示した場合には、左右の中間調領域５０１の画素部の実効電圧が大きくなる。このため、中央に白ＢＯＸ４０２を表示した場合には、左右の中間調領域４０１の輝度が低くなり、中央に黒ＢＯＸ５０２を表示した場合には、左右の中間調領域５０１の輝度が高くなる。従って、逆相スメアが発生する。
【００２６】
一方、同相スメアの主たる発生要因は、ゲートオフ時のフィードスルーである。図６は、中央に白ＢＯＸを表示した場合と、黒ＢＯＸを表示した場合の、図４及び図５に示す観測点（×印）４０３、５０３におけるゲートオフ時のゲート波形とソース波形を示したものである。コモン反転駆動では、コモンがハイ電圧となるネガティブ期間と、コモンがロウ電圧となるポジティブ期間を交互に繰り返すが、図６では、ネガティブ期間の波形を示している。
【００２７】
図４に示すように中央に白ＢＯＸ４０２を表示した場合と図５に示すように黒ＢＯＸ５０２を表示した場合では、図６に示すようにゲートオフのタイミングが若干異なっている。このようなタイミングのズレは、表示パターンによって、ゲート線から見た負荷が異なるために発生する。すなわち、白ＢＯＸ４０２表示時と黒ＢＯＸ５０２表示時では、中央のＢＯＸ領域の実効電圧の極性が異なるため、ゲートオフの際、中央のＢＯＸ領域に蓄えられた電荷がコモン線を介して移動する際の方向が逆になる。このため、中央に白ＢＯＸ４０２を表示した場合には、黒ＢＯＸ５０２表示時に比べて、ゲート線からみた負荷が大きくなり、ゲートの立ち下りのタイミングが若干遅くなる。
【００２８】
一方、画素部の薄膜トランジスタのソース電圧については、ゲートオフ後のソース電圧は、ゲートオフ前の電圧よりも低い電圧となっている。このような電圧変動は、画素部のＴＦＴがゲート−ソース間容量Ｃｇｓを持つため、ゲートオフ時のゲート電圧の変動ΔＶｇが、容量Ｃｇｓを介して画素部のソース電圧に影響するために発生する。このような電圧変動は、飛び込み電圧と呼ばれている。
【００２９】
図６では、ゲートオフの立ち下りが比較的速い場合の波形を示している。この場合、ソース電圧の波形は、ゲートオフのタイミングでソース電圧が一旦低下した後、ゲートオフ前よりも低い電圧レベルまで上昇し、一定の電圧レベルに安定する波形となる。すなわち、黒ＢＯＸ５０２表示時にゲートオフによりゲート電圧６０１が期間ｔ０〜ｔ４でハイ電圧ＶＧＨからロウ電圧ＶＧＬに低下した場合、ソース電圧６０３は期間ｔ１〜ｔ２で電圧ＶＳ３まで大きく低下する。この後に、ソース電圧６０３は期間ｔ２〜ｔ５で上昇し、ゲートオフ前の電圧ＶＳ０よりも低い一定の電圧ＶＳ１で安定する。同様に、白ボックス４０２表示時にゲートオフによりゲート電圧６０２が期間ｔ０〜ｔ６でロウ電圧ＶＧＬにまで低下した場合、ソース電圧６０４は期間ｔ１〜ｔ３で電圧ＶＳ３まで大きく低下する。この後に、ソース電圧６０４は期間ｔ３〜ｔ７で上昇し、ゲートオフ前の電圧ＶＳ０よりも低い一定の電圧ＶＳ２で安定する。このとき、ゲートオフ後のソース電圧は、白ＢＯＸ４０２表示時の電圧ＶＳ２の方が黒ＢＯＸ５０２表示時の電圧ＶＳ１よりも低い電圧となっている。これは、表示パターンによって、飛び込み電圧の大きさが異なるためである。
【００３０】
表示パターンによる飛び込み電圧の違いは、ゲートオフのタイミングのズレによって発生する。すなわち、中央に白ＢＯＸ４０２を表示した場合、黒ＢＯＸ５０２表示時よりもゲートオフのタイミングが遅れるため、ソース波形にも時間的なズレが発生し、その結果、ゲートオフ後のソース電圧は、黒ＢＯＸ５０２表示時よりも白ＢＯＸ４０２表示時の方が低くなる。このため、観測点（×印）４０３、５０３での画素部の実効電圧（ソース−コモン間電圧）の絶対値は黒ＢＯＸ５０２表示時よりも白ＢＯＸ４０２表示時のほうが大きくなり、同相スメアが発生する。
【００３１】
一方、ゲートオフの立ち下りの傾きが緩やかな場合の波形を図７に示す。この場合、ゲートオフのさい、ソース電圧は滑らかに低下し、ゲートオフ前の電圧よりも低い電圧レベルに単調に漸近する波形となる。すなわち、黒ボックス５０２表示時にゲートオフによりハイ電圧ＶＧＨのゲート電圧７０１を期間ｔ８から前述の期間ｔ０〜ｔ４よりも十分長い時間で緩やかに低下させた場合、ソース電圧７０３は滑らかに低下し、ゲートオフ前の電圧ＶＳ０よりも低い電圧レベルＶＳ４で安定する。同様に、白ボックス４０２表示時にゲートオフによりゲート電圧７０２を期間ｔ８から前述の期間ｔ０〜ｔ６よりも十分長い時間で緩やかに低下させた場合も、ソース電圧７０４は滑らかに低下し、ゲートオフ前の電圧ＶＳ０よりも低い電圧レベルＶＳ５で安定する。
【００３２】
ソース電圧７０３、７０４がこのような時間変化をする場合、ゲートオフのタイミングのズレは、ソース波形の形状にはあまり影響しないため、ゲートオフ後の期間ｔ１０、ｔ１１で確定したソース電圧ＶＳ４、ＶＳ５は、白ＢＯＸ４０２表示時と黒ＢＯＸ５０２表示時で図６に示す場合よりも近い値すなわちその差が小さい値となる。従って、ゲートオフの傾きすなわちゲートオフ時のゲート電圧の電圧低下（立ち下がり時の傾き）を緩やかにするほど、ゲートオフ時のフィードスルーによる同相スメアの発生量が小さくなる。
【００３３】
同相スメアの発生量は表示パターンによって異なるが、どのような表示パターンについても、ゲート電圧の立ち下りの傾きを緩やかにするほど、ゲートの立ち下りのタイミングのずれの影響を小さくすることができる。従って、表示パターンによらず、ゲート電圧の立ち下りの傾きを緩やかにするほど、ゲートオフ時のフィードスルーによる横スメアを低減することができる。
【００３４】
本発明は、上記の事実を踏まえ、ゲートオフの立ち下りを故意すなわち意図的に遅くすることで、ゲートオフ時のフィードスルーによる横スメアを低減するものである。
【００３５】
図３は本発明の第１の実施の形態の表示装置の選択回路の概略構成を説明するための図である。ただし、図３中に示すｎは１以上の自然数であり、本願明細書中ではｎ番目のラインのゲート線に対応する選択回路を示す。また、Ｍは１以上の自然数である。
【００３６】
図３に示す第１の実施形態の選択回路は、スイッチ３０１、抵抗素子３０２、電源線３０３、制御信号３０４、出力端子３０５にて構成される。図３の選択回路は、ゲートのハイ電圧ＶＧＨとロウ電圧ＶＧＬを制御信号３０４により、スイッチ３０１で切替える構成である。図３の選択回路では、ゲートオフの立ち下りの傾きを遅延させるため、スイッチに直列に抵抗素子３０２を設けている。
【００３７】
ここで、液晶パネルのゲート線の負荷は様々であるため、選択回路に複数の抵抗素子Ｒ１〜ＲＭを用意し、パネル負荷に応じて最適な抵抗素子３０２を選択することで、様々な液晶パネルに対して適切なゲート立ち下がり時間が得られる構成としている。すなわち、パネル内部のゲート線の負荷が小さい場合には、パネル側でのゲートの立ち下りの遅延量が小さいため、選択回路のＭ個の異なる抵抗値を有する抵抗素子Ｒ１〜ＲＭから大きな抵抗値の抵抗素子３０２を選択し、横スメア低減に必要な遅延量が得られるようにする。一方、パネル内部のゲート線の負荷が大きい場合には、パネル側で大きなゲート遅延量が得られるため、選択回路では小さな抵抗値の抵抗素子３０２を選択する。このような構成により、パネル側の負荷が大きい場合に過剰な遅延量が発生するのを防ぐことができる。
【００３８】
このように、第１の実施の形態の選択回路２０１は、制御信号３０４に基づいてオン／オフ動作するＭ＋２個のスイッチ３０１と、抵抗値がそれぞれ異なるＭ個の抵抗素子３０２と、ハイ電圧ＶＧＨ及びロウ電圧ＶＧＬがそれぞれ独立して供給される電源線３０３と、ｎ番目のラインのゲート線に接続される出力端子３０５とを備えている。第１の実施の形態の選択回路２０１では、第１のスイッチング素子として機能する第ＳＷＡｎ番目のスイッチ３０１は制御信号３０４に基づいてハイ電圧ＶＧＨの出力端子３０５への直接出力（オン／オフ）を制御する構成となっている。第２のスイッチング素子として機能する第ＳＷＢｎ番目のスイッチ３０１は制御信号３０４に基づいて、ロウ電圧ＶＧＬの出力端子３０５への直接出力（オン／オフ）を制御する構成となっている。第３のスイッチング素子として機能する第ＳＷＣ１ｎ〜第ＳＷＣＭｎ番目のＭ個のスイッチ３０１は、Ｒ１〜ＲＭまでのＭ個の抵抗素子３０２のいずれかとそれぞれ直列に接続されており、制御信号３０４に基づいて抵抗素子３０２を介したロウ電圧ＶＧＬの出力端子３０５への出力（オン／オフ）を制御する構成となっている。
【００３９】
すなわち、一対のスイッチ３０１と抵抗素子３０２とからなる波形遅延用スイッチと、第ＳＷＢｎ番目のスイッチとをロウ電圧ＶＧＬ用の電源線３０３と出力端子３０５との間に並列接続し、制御信号３０４に基づいていずれかのスイッチを介したロウ電圧ＶＧＬを出力端子３０５に選択出力する構成となっている。
【００４０】
図８に、本発明の第１の実施の形態おけるゲート駆動回路のタイミングと、スイッチ状態を示す。以下図８を用いて、本発明の第１の実施の形態に係わるゲート駆動回路１１０の動作について説明する。
【００４１】
本発明の第１の実施の形態に係わる表示装置は、各ゲート線のＴＦＴ（薄膜トランジスタ）を水平走査時間ごとに順次オンすることで、ドレイン線から各ラインの画素への書き込みを順次行う。これを実行するため、各ゲート線に、１ライン毎に水平走査時間だけタイミングをずらせたゲートクロックを供給する。ここで、隣り合うゲート線が同時にオンすることを防ぐため、ゲートクロックとゲートクロックの間は、ノンオーバーラップ時間ＴＳの時間間隔を設ける。また、各ゲートクロックにおいて、波形遅延期間ＴＤを設け、抵抗素子を介して緩やかにゲート線の立ち下げを行う。
【００４２】
液晶表示装置における水平走査時間は、通常、数マイクロ秒から数十マイクロ秒程度である。また、ノンオーバーラップ時間ＴＳは、数百ナノ秒から数マイクロ秒程度である。波形遅延期間ＴＤは、数百ナノ秒から数マイクロ秒程度である。
【００４３】
以下、ｎ番目のライン（第ｎライン）を例に挙げ、各期間のスイッチ状態を説明する。ただし、以下の説明においてＳＷＣｎは図３に示す第ＳＷＣ１ｎ〜第ＳＷＣＭｎのスイッチ３０１の内のいずれか１つをオン（選択動作）させるものである。
【００４４】
まず、期間１では、スイッチＳＷＡｎはオフ、ＳＷＢｎはオン、ＳＷＣｎはオフであり、ゲート線の電圧をロウ電圧ＶＧＬに固定する。次に期間２では、ＳＷＡｎはオン、ＳＷＢｎはオフ、ＳＷＣｎはオフとなり、ゲート線の電圧をハイ電圧ＶＧＨまで立ち上げる。次に期間３では、ＳＷＡｎはオフ、ＳＷＢｎはオフ、ＳＷＣｎはオンとなり、ゲート線の電圧は抵抗素子を介してロウ電圧ＶＧＬまで立ち下げる。期間３のような波形遅延期間においては、抵抗素子を介して立ち下げを行うため、図８の第ｎラインの波形で示すように、立ち下りの傾きが緩やかとなっている。次に期間４以降では、ＳＷＡｎはオフ、ＳＷＢｎはオン、ＳＷＣｎはオフとなり、ゲート線の電圧をロウ電圧ＶＧＬに固定する状態となる。他のラインについても、同様に、これらの状態をスイッチで切替えることで、ゲート線の駆動を行う。
【００４５】
なお、上記動作を実現するためには、ＳＷＡｎ、ＳＷＢｎ、ＳＷＣｎを開閉するための制御クロックが必要となる。図８に示したように、これらのスイッチは、それぞれタイミングが異なっているため、独立した制御クロックが必要となる。そこで、これらの制御クロックを駆動回路１０２内部で生成し、選択回路２０１に供給する。ただし、駆動回路１０２での制御クロックの生成は、たとえば、各ライン毎のパルス状のゲート信号の立ち上がりタイミングを生成するためのクロックを基準にして、駆動回路１０２等のシステムクロックを分周する等の周知の方法で生成する。
【００４６】
本発明の第１の実施の形態に係わる表示装置の画素部の波形を図９に示す。ただし、図９中において上段に示す第ｎ〜第ｎ＋３ラインの波形はゲート信号であり、下段に示す第ｎ〜第ｎ＋３ラインの波形はコモン、ソース、ドレインの電圧波形の概略である。
【００４７】
既に述べたように、各ゲート線には、水平時間ごとにゲートクロックが入力される。コモンに関しては、コモン２系統駆動を行うため、フレーム毎にハイ電圧ＶＣＯＭＨとロウ電圧ＶＣＯＭＬを切替えると共に、１ライン毎にハイ電圧ＶＣＯＭＨとロウ電圧ＶＣＯＭＬを交互に供給する。
【００４８】
以下、第ｎラインを例として、観測点（×印）における書込み動作を説明する。
【００４９】
まず、フレームの切り替わり（ｔ０）において、コモン（図９中に長い点線で示す）がロウ電圧ＶＣＯＭＬからハイ電圧ＶＣＯＭＨに切り替わる。このとき、画素電圧（図９中に実線で示す）が前フレームの電圧を保持するため、ソース電圧がコモンの上昇分だけ上昇する。
【００５０】
その後、ゲートクロックが入力されると（ｔ１）、画素への書込みが行われ、ソース電圧がドレイン電圧（中間調電圧、図９中に点線で示す）まで低下する。
【００５１】
次に、波形遅延期間（ｔ２〜ｔ３）において、ゲート電圧を緩やかに立ち下げる。ゲートオフの際、ソース波形にフェードスルーによる飛び込み電圧が発生する。しかしながら、本実施の形態では波形遅延期間（ｔ２〜ｔ３）で緩やかにゲート電圧を立ち下げる構成としているので、表示パターンの違いによる飛び込み電圧の差を小さくできる。さらには、十分な波形遅延時間（ｔ２〜ｔ３）でゲート電圧の立ち下げを行っているので、ソース電圧が十分安定した時点で画素電極へのドレイン信号の書き込みを終了できる（ｔ３）。
【００５２】
次に、緩やかに立ち下げたゲート電圧を波形遅延期間の終了時点（ｔ３）すなわち従来のゲート電圧立ち下げ時点で、立ち下げ途中のゲート電圧を速やかにロウ電圧ＶＧＬまで立ち下げることによって、次の第ｎ＋１ラインのゲート電圧立ち上げまでのノンオーバーラップ時間ＴＳを確保している。
【００５３】
次に、第ｎ＋１ラインのゲートクロックが入力され（ｔ４）、以降、各ライン毎に前述の動作が最終のラインまで順次繰り返される。
【００５４】
その後、フレーム期間において、画素電圧を保持したまま、フレーム終了のタイミング（ｔ５）でコモン電圧がハイ電圧ＶＣＯＭＨからロウ電圧ＶＣＯＭＬに変化し、フレーム終了となる。つぎのフレームにおいても同様の動作を繰り返す。他のラインについても同様である。
【００５５】
本発明の第１の実施の形態では、上記のように、ゲートオフの際、抵抗素子を介してゲート電圧の立ち下げを行うため、ゲートの立ち下りの傾きを緩やかにすることができる。このため、ゲートオフ時のフィードスルーによって発生する横スメアを低減することができる。また、画素電圧が確定した後、抵抗素子を介さずにゲート電圧をＶＧＬまで急峻に立ち下げるため、隣り合うゲート線が同時にオンすることを防ぐことができる。さらに、選択回路に複数の抵抗素子を設けているため、パネルのゲート線の容量が異なる様々なパネルに対し、ゲートオフ時の立ち下がり時間を適切な値に設定することができる。
【００５６】
さらには、本実施の形態ではゲート信号の立ち上げ時は、抵抗素子を介さないＳＷＡｎ番目のスイッチを用いてハイ電圧ＶＧＨをゲート線に出力する構成となっている。また、ゲート信号の立ち下げ時は、抵抗素子を介してゲート線にロウ電圧ＶＧＬを出力する構成となっている。このような構成としているので、ゲート電圧の立ち上がり時にはロウ電圧ＶＧＬからハイ電圧ＶＧＨまで速やかに立ち上げることが出来、ハイ電圧ＶＧＨからＶＧＬへの立ち下がり時のみ緩やかに電圧を立ち下げることが出来る。
【００５７】
（第２の実施の形態）
本発明の第２の実施例に係わる表示装置における選択回路の構成を図１０に示す。
【００５８】
本発明の第２の実施の形態に係わる表示装置は、選択回路にＣＲフィルタを設け、ゲート線の負荷の異なる様々なパネルに対して、ゲートオフの立ち下がり時間を最適な値に設定できるようにしたものである。本実施の形態における表示装置の全体構成、タイミングなどは第１の実施の形態の表示装置と同じであり、第１の実施の形態にて詳細な説明を行ったので、ここでは繰り返しの説明は省略する。
【００５９】
図１０に示す第２の実施の形態に係わる表示装置における選択回路は、ロウ電圧ＶＧＬの電源線３０３にＣＲフィルタを挿入した選択回路である。ここで、ゲート線の負荷の異なる様々な液晶パネルに対し、最適なゲート立ち下がり時間を実現するため、抵抗値及び容量値の異なる複数のＣＲフィルタを設け、複数のスイッチ３１０で選択できる構成としている。
【００６０】
すなわち、第２の実施の形態でも第１の実施の形態と同様にゲート線１０６と同数の選択回路２０１を有する構成となっており、ｎ個の選択回路２０１の出力線ＶＧ１〜ＶＧｎがｎ本のゲート線１０６に一対一で対応する構成となっている。
【００６１】
また、第２の実施の形態の選択回路２０１も第１の実施の形態の選択回路と同様に、制御信号３０４に基づいてオン／オフ動作するＭ＋２個のスイッチ３０１と、抵抗値がそれぞれ異なるＭ個の抵抗素子３０２と、ハイ電圧ＶＧＨ及びロウ電圧ＶＧＬがそれぞれ独立して供給される電源線３０３と、ｎ番目のラインのゲート線に接続される出力端子３０５とを備えている。
【００６２】
ここで、第２の実施の形態の選択回路では、抵抗素子３０２と同数の容量素子１００１を有し、各抵抗素子３０２と容量素子１００１とでＣＲフィルタを形成している。
【００６３】
実施の形態２の選択回路２０１でも、第ＳＷＡｎ番目のスイッチ３０１と第ＳＷＢｎ番目のスイッチ３０２は第１の実施の形態と同じ構成である。一方、第ＳＷＣ１ｎ〜第ＳＷＣＭｎ番目のＭ個のスイッチ３０１は、Ｒ１〜ＲＭまでのＭ個の抵抗素子３０２のいずれかとそれぞれ直列に接続されており、制御信号３０４に基づいて抵抗素子３０２と容量素子１００１からなるＣＲフィルタを介したロウ電圧ＶＧＬの出力端子３０５への出力（オン／オフ）を制御する構成となっている。
【００６４】
各ＣＲフィルタの遅延量は、抵抗値Ｒと容量値Ｃにより任意に設定することができるため、様々な液晶パネルに対して最適な遅延量を容易に設定することが可能である。その結果、ゲートオフ時のフィードスルーによる横スメアを効果的に低減することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施例に係わる表示装置の構成を示す図である。
【図２】本発明の第２の実施例に係わるゲート駆動回路の構成を示す図である。
【図３】本発明の第３の実施例に係わる選択回路の構成を示す図である。
【図４】スメア評価用のパターンを示す図である。
【図５】スメア評価用のパターンを示す図である。
【図６】飛び込み電圧の説明図である。
【図７】飛び込み電圧の説明図である。
【図８】本発明の第１の実施例に係わるゲート駆動回路のタイミングを示す図である。
【図９】本発明の第１の実施例に係わる表示装置のタイミングを示す図である。
【図１０】本発明の第２の実施例に係わる選択回路の構成を示す図である。
【符号の説明】
【００６６】
１０１・・・液晶パネル
１０２・・・駆動回路
１０３・・・制御回路
１０４・・・薄膜トランジスタ（ＴＦＴ）
１０５・・・画素容量
１０６・・・ゲート線
１０７・・・ドレイン線
１０８・・・コモン線
１０９・・・コモン線
１１０・・・ゲート駆動回路
１１１・・・ドレイン駆動回路
１１２・・・コモン駆動回路
１１３・・・バス
２０１・・・選択回路
２０２・・・電源線
２０３・・・バス
２０４・・・出力線
３０１・・・スイッチ
３０２・・・抵抗素子
３０３・・・電源線
３０４・・・制御信号線
３０５・・・出力端子
４０１・・・中間調領域
４０２・・・白のボックス
４０３・・・観測点（×印の場所）
５０１・・・中間調領域
５０２・・・黒のボックス
５０３・・・観測点（×印の場所）
６０１・・・ゲート電圧
６０２・・・ゲート電圧
６０３・・・ソース電圧
６０４・・・ソース電圧
７０１・・・ゲート電圧
７０２・・・ゲート電圧
７０３・・・ソース電圧
７０４・・・ソース電圧
１００１・・・容量素子
【特許請求の範囲】
【請求項１】
複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とで構成される配線部と、前記ドレイン線と前記ゲート線との交差部付近にそれぞれ形成した画素部と有する表示パネルと、
前記複数本のゲート線の一端に接続され、前記ゲート線を順次選択し、該選択したゲート線にパルス状のゲート電圧を順次印可するゲート駆動回路と
で構成される表示装置において、
前記ゲート駆動回路は
ハイ電圧をゲート線に出力する第１のスイッチング素子と、
ロウ電圧をゲート線に出力する第２のスイッチング素子と、
前記ロウ電圧を供給する電源線に一端が接続される複数の抵抗素子を有し、前記抵抗素子を介して前記ロウ電圧を前記ゲート線に出力する複数の第３のスイッチング素子と
を有する選択回路を備え、
前記第１のスイッチング素子から前記ゲート線に出力したゲート電圧の立ち下げ時、前記第３のスイッチング素子を制御し、前記抵抗素子を介したロウ電圧でゲート電圧を所定時間低下させた後、
前記第２のスイッチング素子を制御し、ゲート電圧をロウ電圧まで低下させる
ことを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記表示パネルは、
前記ドレイン線と前記ゲート線との交差部付近にそれぞれ形成した薄膜トランジスタと、前記薄膜トランジスタの出力端に接続された画素電極と、前記画素電極の電荷を保持する保持容量とが形成される第１の基板と、
前記第１の基板と対向して配置される第２の基板と、
前記第１の基板と前記第２の基板とで狭持される液晶層と
を有することを特徴とする表示装置。
【請求項３】
請求項１又は２に記載の表示装置において、
前記抵抗素子を介したロウ電圧の出力時間は、前記薄膜トランジスタから前記画素電極へ書き込まれた画素電圧が確定する時間以上であることを特徴とする表示装置。
【請求項４】
複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とで構成される配線部と、前記ドレイン線と前記ゲート線との交差部付近にそれぞれ形成した画素部と有する表示パネルと、
前記複数本のゲート線の一端に接続され、前記ゲート線の内の一本を順次選択し、該選択したゲート線にパルス状のゲート電圧を順次印可するゲート駆動回路と
で構成される表示装置において、
前記ゲート駆動回路は、
ハイ電圧をゲート線に出力する第１のスイッチング素子と、
ロウ電圧をゲート線に出力する第２のスイッチング素子と、
前記ロウ電圧を供給する電源線に一端が接続される複数の抵抗素子及び複数の容量素子からなる複数のＣＲフィルタ回路を有し、前記ＣＲフィルタ回路を介して前記ロウ電圧を前記ゲート線に出力する複数の第３のスイッチング素子と
を有する選択回路を備え、
前記第１のスイッチング素子から前記ゲート線に出力したゲート電圧の立ち下げ時、前記第３のスイッチング素子を制御し、前記ＣＲフィルタ回路を介したロウ電圧でゲート電圧を所定時間低下させた後、
前記第２のスイッチング素子を制御し、ゲート電圧をロウ電圧まで低下させる
ことを特徴とする表示装置。
【請求項５】
請求項４に記載の表示装置において、
前記ＣＲフィルタ回路を介したロウ電圧の出力時間は、前記薄膜トランジスタから前記画素電極へ書き込まれた画素電圧が確定する時間以上であることを特徴とする表示装置。
【請求項１】
複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とで構成される配線部と、前記ドレイン線と前記ゲート線との交差部付近にそれぞれ形成した画素部と有する表示パネルと、
前記複数本のゲート線の一端に接続され、前記ゲート線を順次選択し、該選択したゲート線にパルス状のゲート電圧を順次印可するゲート駆動回路と
で構成される表示装置において、
前記ゲート駆動回路は
ハイ電圧をゲート線に出力する第１のスイッチング素子と、
ロウ電圧をゲート線に出力する第２のスイッチング素子と、
前記ロウ電圧を供給する電源線に一端が接続される複数の抵抗素子を有し、前記抵抗素子を介して前記ロウ電圧を前記ゲート線に出力する複数の第３のスイッチング素子と
を有する選択回路を備え、
前記第１のスイッチング素子から前記ゲート線に出力したゲート電圧の立ち下げ時、前記第３のスイッチング素子を制御し、前記抵抗素子を介したロウ電圧でゲート電圧を所定時間低下させた後、
前記第２のスイッチング素子を制御し、ゲート電圧をロウ電圧まで低下させる
ことを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記表示パネルは、
前記ドレイン線と前記ゲート線との交差部付近にそれぞれ形成した薄膜トランジスタと、前記薄膜トランジスタの出力端に接続された画素電極と、前記画素電極の電荷を保持する保持容量とが形成される第１の基板と、
前記第１の基板と対向して配置される第２の基板と、
前記第１の基板と前記第２の基板とで狭持される液晶層と
を有することを特徴とする表示装置。
【請求項３】
請求項１又は２に記載の表示装置において、
前記抵抗素子を介したロウ電圧の出力時間は、前記薄膜トランジスタから前記画素電極へ書き込まれた画素電圧が確定する時間以上であることを特徴とする表示装置。
【請求項４】
複数本のドレイン線と、前記ドレイン線と交差する複数本のゲート線とで構成される配線部と、前記ドレイン線と前記ゲート線との交差部付近にそれぞれ形成した画素部と有する表示パネルと、
前記複数本のゲート線の一端に接続され、前記ゲート線の内の一本を順次選択し、該選択したゲート線にパルス状のゲート電圧を順次印可するゲート駆動回路と
で構成される表示装置において、
前記ゲート駆動回路は、
ハイ電圧をゲート線に出力する第１のスイッチング素子と、
ロウ電圧をゲート線に出力する第２のスイッチング素子と、
前記ロウ電圧を供給する電源線に一端が接続される複数の抵抗素子及び複数の容量素子からなる複数のＣＲフィルタ回路を有し、前記ＣＲフィルタ回路を介して前記ロウ電圧を前記ゲート線に出力する複数の第３のスイッチング素子と
を有する選択回路を備え、
前記第１のスイッチング素子から前記ゲート線に出力したゲート電圧の立ち下げ時、前記第３のスイッチング素子を制御し、前記ＣＲフィルタ回路を介したロウ電圧でゲート電圧を所定時間低下させた後、
前記第２のスイッチング素子を制御し、ゲート電圧をロウ電圧まで低下させる
ことを特徴とする表示装置。
【請求項５】
請求項４に記載の表示装置において、
前記ＣＲフィルタ回路を介したロウ電圧の出力時間は、前記薄膜トランジスタから前記画素電極へ書き込まれた画素電圧が確定する時間以上であることを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−１９８８３（Ｐ２０１０−１９８８３Ａ）
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願番号】特願２００８−１７７６５２（Ｐ２００８−１７７６５２）
【出願日】平成２０年７月８日（２００８．７．８）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
【公開日】平成２２年１月２８日（２０１０．１．２８）
【国際特許分類】
【出願日】平成２０年７月８日（２００８．７．８）
【出願人】（５０２３５６５２８）株式会社 日立ディスプレイズ (2,552)
【Ｆターム（参考）】
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