超電導出力回路
【課題】 超電導出力回路に関し、高速にデータを出力できる或いはパルス幅の広いデータを出力できる出力インターフェイス回路を実現する。
【解決手段】 レベル論理を発生する超電導単一磁束量子回路の出力ドライバを備えた超電導出力回路に、二つの出力ドライバと、前記二つの出力ドライバからの出力波形を合成する出力合成回路とを備え、前記出力合成回路が前記二つの出力ドライバを分離するヒステリシスを有するジョセフソン接合と抵抗とからなる一対の直列回路を有するとともに、前記直列回路に直流オフセット電流を供給するバイアス電流源を設ける。
【解決手段】 レベル論理を発生する超電導単一磁束量子回路の出力ドライバを備えた超電導出力回路に、二つの出力ドライバと、前記二つの出力ドライバからの出力波形を合成する出力合成回路とを備え、前記出力合成回路が前記二つの出力ドライバを分離するヒステリシスを有するジョセフソン接合と抵抗とからなる一対の直列回路を有するとともに、前記直列回路に直流オフセット電流を供給するバイアス電流源を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は超電導出力回路に関し、特に、超電導ＳＦＱ（単一磁束量子）回路を用いた超電導ＡＤコンバータや超電導ディジタル回路全般に用いられる出力インターフェイス回路における出力の高速化或いは広パルス幅化のための構成に関するものである。
【背景技術】
【０００２】
単一磁束量子（ＳＦＱ）を用いた超電導アナログ／ディジタル回路は半導体回路に比べて高速かつ低消費電力で動作するという特長を有する。その応用として超高速のプロセッサ、ネットワーク用のルータースイッチ、ＡＤコンバータなどへの応用をめざして研究開発が精力的に行われている。
【０００３】
ＳＦＱ論理回路ではＳＦＱパルスを用いた論理演算・信号処理が高速に行われるが、超高速な信号処理後のデータは最終的には室温環境の半導体回路・素子に受け渡す必要がある。
そのためには、パルス論理から電圧出力となるレベル論理に変換する必要があり、そのために、室温半導体回路・素子とのインターフェイスが必要になる。
【０００４】
このように、ＳＦＱ回路を用いたシステムを構築するためには、ＳＦＱ回路本体の性能もさることながら室温半導体とのインターフェイス、特に出力インターフェイスの開発は重要な技術の一つである。
【０００５】
そこで、これまで出力インターフェイス回路（出力ドライバまたは出力ゲート）としてＤＣ駆動、ＡＣ駆動を含めさまざまな回路が研究開発されている。
例えば、
（ａ）磁界結合入力でヒステリシスのないＳＱＵＩＤを直列接続したＤＣ駆動のＳＱＵＩＤ型（例えば、非特許文献１或いは非特許文献２参照）、
（ｂ）ヒステリシスのある接合を直並列に接続したＡＣ駆動のスタック型（例えば、非特許文献３参照）、或いは、
（ｃ）セルフリセット回路を設けたＤＣ駆動のＤＣラッチ型（例えば、特許文献１参照）が提案されている。
【０００６】
図１５は、従来のＳＱＵＩＤ型ドライバの回路構成図であり、磁界結合入力でヒステリシスのないＳＱＵＩＤを直列接続することで出力電圧を大きくしている。この構成方法ではＳＱＵＩＤ型ドライバへの入力はその前段で順次分配してＳＱＵＩＤに入力していくものであり、現在、１０ＧＨｚの繰り返し周波数で、エラーレートの少ない出力ドライバとなっている。
なお、この場合、ＳＱＵＩＤを構成するジョセフソン接合に小さな抵抗値のダンピング抵抗を並列接続して、マッカンバー係数を１にして、ヒステリシスが無いようにしている。
【０００７】
このＳＱＵＩＤ型ドライバは、現在１０ｋＡ／ｃｍ2 の臨界電流密度で動作させており、プロセス技術を改良することにより、４０ｋＡ／ｃｍ2 の臨界電流密度で動作させることが充分可能であり、それによって、２倍の速度で、即ち、２０ＧＨｚの繰り返し周波数での動作が見込まれている。
【０００８】
図１６は、従来のＡＣ駆動のスタック型ドライバの回路構成図であり、ｎ＋１個のヒステリシスを有するジョセフソン接合と抵抗の直列接続回路とｎ個のヒステリシスを有するジョセフソン接合と抵抗の直列接続回路との並列接続回路に交流バイアスＡＣＢias を印加したものである。
【０００９】
ＳＦＱ信号が入力されると、ｎ＋１個のジョセフソン接合と抵抗からなる左側の直列接続回路の入力端子に隣接するジョセフソン接合Ｊ1 がスイッチして電圧状態となり、右側の直列接続回路に電流が流れる。
【００１０】
この時、右側の直列接続回路のすべてのジョセフソン接合がスイッチして電圧状態になるとともに、リセットされて超電導状態になっている左側の直列接続回路に再び電流が流れて、左側の直列接続回路でまだ超電導状態であったジョセフソン接合が電圧状態となる。その結果、負荷回路に電流が流れ、負荷回路に出力電圧が発生する。
この回路では、ヒステリシスのあるジョセフソン接合を用いるために、一度発生した電圧は維持されるので、電圧状態を停止するために、交流バイアスＡＣＢias を一旦ゼロにする必要がある。
【００１１】
このＡＣ駆動のスタック型ドライバにおいては、２．５ｋＡ／ｃｍ2 の臨界電流密度で動作させて、５ＧＨｚの繰り返し周波数での動作が確認されている。
また、ジョセフソン接合をＮｂ系で構成した場合には、１個のジョセフソン接合で理想的には約２．８ｍＶの出力が得られるが、出力ロスがあるので約２ｍＶの出力が得られる。
【００１２】
図１７は、従来のＤＣ駆動のラッチ型ドライバの回路構成図であり、２個のヒステリシスを有するジョセフソン接合と抵抗の直列接続回路と１個のヒステリシスを有するジョセフソン接合と抵抗の直列接続回路との並列接続回路に直流バイアスＤＣＢias を印加するとともに、出力側にインダクタＬと抵抗Ｒとの直列接続回路からなるセルフリセット回路を設けたものである。
【００１３】
ＳＦＱ信号が入力されると、左側の直列接続回路の入力端子に隣接するジョセフソン接合Ｊ1 がスイッチして電圧状態となり、右側の直列接続回路に電流が流れてジョセフソン接合が電圧状態にスイッチする。その後、リセットされて超電導状態になっている左側の直列接続回路に再び電流が流れて、左側の直列接続回路でまだ超電導状態であったジョセフソン接合が電圧状態となる。その結果、負荷回路に電流が流れ、負荷回路に出力電圧が発生する。
【００１４】
この時、左右のジョセフソン接合共スイッチして電圧状態になるが、セルフリセット回路の時定数ＬＲに応じてリセット回路に電流が流れて電圧状態が解除されて初期状態に復帰する。
【００１５】
この場合も、２．５ｋＡ／ｃｍ2 の臨界電流密度で動作させて、〜５ＧＨｚの繰り返し周波数での動作が確認されている。 このＤＣ駆動のラッチ型ドライバの場合には、バイアス電流を一旦ゼロにする必要がないので、動作が簡単になる。
なお、このＤＣ駆動のラッチ型ドライバにおいては、回路動作の安定性の観点から、現在のところは、右側、即ち、出力側のジョセフソン接合は１個にしている。
【非特許文献１】Ｏ．Ａ．Ｍｕｋｈａｎｏｖ ｅｔ ａｌ．，ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ａｐｐｌ．Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ，Ｖｏｌ．７，Ｎｏ．２，ｐｐ．２８２６〜２８３１
【非特許文献２】橋本 他，電子情報通信学会２００６年春季総合大会予稿
【非特許文献３】Ｈ．Ｓｕｚｕｋｉ ｅｔ ａｌ．，ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．３７，Ｎｏ．１１，ｐｐ．２３９９〜２４０５，１９９０
【特許文献１】特開２００５−２６０３６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、上述の各出力インターフェイス回路の性能は十分とは言い難がった。例えば、ＳＦＱ回路は現在標準的な２μｍのプロセスルールを用いても４０ＧＨｚで動作可能であるが、出力ドライバとしては上述のように、５〜１０ＧＨｚの動作に止まっており、ＳＦＱパルスを用いた論理回路に比べてその動作速度が遅いという課題があった。
【００１７】
したがって、４０ＧＨｚのレートのデータを出力するためには直列−並列変換を行ってデータレートを下げて出力する必要があり、例えば、５ＧＨｚ×８本で出力する。
しかし、この場合、出力インターフェイス回路の規模が大きくなるとともに出力信号線の数が増え低温環境への熱流入が増大するという問題がある。
【００１８】
なお、上述のように、回路を構成する臨界電流密度を上げると、動作速度を上げることは可能であり、臨界電流密度を４倍にすると、動作速度は約２倍になる。
但し、臨界電流密度を上げるためには、微細加工技術の開発が必要になり、上述のＡＣ駆動のスタック型ドライバ或いはＤＣ駆動のＤＣラッチ型ドライバの場合には、現在の５ＧＨｚの動作速度を臨界電流密度を上げることにより、４０ＧＨｚにすることは非常に困難である。
なお、ＡＣ駆動の出力ドライバではジョセフソン接合の特性に付随したパンチスルーなどの問題もある。
【００１９】
また、上記のＳＱＵＩＤ型ドライバの場合には、動作速度を４０ＧＨｚにすることはＡＣ駆動のスタック型ドライバ或いはＤＣ駆動のＤＣラッチ型ドライバより容易であるが、１つのパルスを出力するためには数１００個のジョセフソン接合が必要になるため、回路構成が大型化するという問題があり、現実的ではない。
【００２０】
さらに、動作速度以外にも、超電導の出力ドライバの出力電圧振幅やパルス幅も半導体回路を駆動するには十分とは言い難い。
例えば、ＧａＡｓＭＥＳＦＥＴで構成される半導体回路を駆動するためには、最低でも２ｍＶの電圧と、４０ｐｓｅｃのホールドタイムを考慮するならば６０ｐｓｅｃのパルス幅が必要である。
しかし、現在の超電導ＳＦＱ回路からのパルス出力は、矩形波ではなくノコギリ波状であるので、充分なパルス幅が得られていないのが現状である。
【００２１】
このように、従来の出力インターフェイス回路において課題となっている高速動作に関しては、電圧出力を得るためにＳＦＱ回路に比べて動作速度が遅くならざるを得ないという本質的な問題があり、出力のデータレート（出力周波数）が制限されていた。
【００２２】
したがって、本発明は、高速にデータを出力できる或いはパルス幅の広いデータを出力できる出力インターフェイス回路を実現することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の一観点によれば、レベル論理を発生する超電導単一磁束量子回路の出力ドライバを備えた超電導出力回路であって、二つの出力ドライバと、前記二つの出力ドライバからの出力波形を合成する出力合成回路とを備え、前記出力合成回路が前記二つの出力ドライバを分離するヒステリシスを有するジョセフソン接合と抵抗とからなる一対の直列回路を有するとともに、前記直列回路に直流オフセット電流を供給するバイアス電流源を有する超電導出力回路が提供される。
【発明の効果】
【００２４】
開示の超電導出力回路によれば、課題とされていた高速のデータレートなどの課題を二つの出力ドライバの出力波形を合成することで解決でき、より高速のデーターレート（周波数）や広いパルス幅を有した出力信号を発生する超電導出力インターフェイス回路を実現でき、ひいては、システムの簡素化や安定化を図ることができる。
【発明を実施するための最良の形態】
【００２５】
ここで、図１乃至図５を参照して、本発明の実施の形態を説明する。
図１は、本発明の実施の形態の超電導出力回路の原理的構成図であり、一対の出力ドライバ１１1 ，１１2 と、この一対の出力ドライバ１１1 ，１１2 からの出力波形を合成する合成回路１２と、負荷回路１５から構成される。
【００２６】
この合成回路１２は、一対の分離用直列回路１３1 ，１３2 と直流バイアス源１４とからなり、各直列回路１３1 ，１３2 は、それぞれ抵抗ｒ1 ，ｒ2 とジョセフソン接合Ｊ1 ，Ｊ2 とで構成され、各ジョセフソン接合Ｊ1 ，Ｊ2 には、それぞれヒステリシスを調整するためのダンピング抵抗Ｒ1 ，Ｒ2 が接続されている。
【００２７】
なお、抵抗ｒ1 ，ｒ2 は５Ω程度の小さな抵抗であり、超電導ループの形成を抑制するためには接続されるものであり、この抵抗ｒ1 ，ｒ2 には直流バイアス源１４から各ジョセフソン接合Ｊ1 ，Ｊ2 の臨界電流より小さなＤＣのオフセット電流ＩBiasが、一対の分離用直列回路１３1 ，１３2 の接続点を介して供給される。
【００２８】
また、ダンピング抵抗Ｒ1 ，Ｒ2 は、各ジョセフソン接合Ｊ1 ，Ｊ2 のヒステリシス特性を調整するために接続するものであり、マッカンバー係数が１に比べて十分大きな値、例えば、５〜１００にする。
なお、マッカンバー係数が５未満になると、電圧状態になった際の抵抗が小さく、また、ヒステリシスが小さくなるので望ましくない。
【００２９】
また、合成回路１２の出力は、室温環境あるいは低温環境にある半導体アンプのような半導体回路、またはＬＮ変調器や半導体レーザ、あるいは超電導のフォトセンサなどに入力する。
なお、負荷回路１５のインピーダンスは伝送線路（ケーブル）のインピーダンスを含め５０Ωで終端することが多い。
【００３０】
次に、超電導出力回路の動作原理を説明する。
図２（ａ）に示すように、例えば、出力ドライバ１１1 にＳＦＱパルスからなる信号Ａが入力されると、出力ドライバ１１1 がスイッチし出力電流Ｉ1 が流れると、負荷回路１５は抵抗があるためＩ1 は最初、他方のドライバ１１2 に流れようとする。
しかし、図２（ｂ）に示すように、分離用直列回路１３2 を構成するジョセフソン接合Ｊ2 にＩ1 ＋ＩBias／２の電流が流れてスイッチして電圧状態になることによって逆流を防止し、電流はＩout として負荷回路１５に供給される。
【００３１】
次に、図３（ｃ）に示すように、出力ドライバ１１2 にπだけ遅延したＳＦＱパルスからなる信号Ｂが入力すると、出力ドライバ１１2 がスイッチしてジョセフソン接合Ｊ2 が、図３（ｄ）に示すようにリセットし超電導状態となる。
【００３２】
図４（ｅ）に示すように、ジョセフソン接合Ｊ2 がリセットして電流Ｉ2 が流れると、今度は、分離用直列回路１３1 を構成するジョセフソン接合Ｊ1 にＩ2 ＋ＩBias／２の電流が流れてスイッチして電圧状態になることによって逆流を防止し、電流はＩout として負荷回路１５に供給される。
【００３３】
次に、図４（ｆ）に示すように、再び、図２（ａ）からの動作を繰り返すことによって、出力ドライバ１１1 と出力ドライバ１１2 はそれぞれが本来の動作をすることが可能になる。
【００３４】
図５は、周波数合成の結果の説明図であり、合成信号Ｃとして、信号Ａ或いは信号Ｂの２倍の周波数（出力のデータレート）の出力が得られることになる。
このように、信号Ａと信号Ｂの出力タイミングをπずらすためには、一つのＳＦＱパルス信号をＤＥＭＵＸ（デマルチプレクサ）或いはシフトレジスタを用いて直並列変換して２つの並列出力に変換すれば良い。
【００３５】
この本発明の実施の形態の超電導出力回路は、位相をπずらした場合には２倍の周波数（出力のデータレート）の出力が得られるが、信号Ａと信号Ｂの出力タイミングを出力信号のパルス幅程度ずらすことによって、パルス幅を広くすることができる。
【００３６】
図６は、パルス幅合成の結果の説明図であり、合成信号Ｃとして、信号Ａ及び信号Ｂのパルス波形の重なり部分が略平坦出力となる広パルス幅信号が得られる。
このような、信号Ａと信号Ｂの出力タイミングを出力信号のパルス幅程度ずらすためには、一つのＳＦＱパルス信号をスプリッタ回路で２つの同じ信号に分割し、一方の信号を遅延回路を用いて、他方の信号との出力タイミング差が出力信号のパルス幅程度となるようにする。
【００３７】
また、分離用直列回路１３1 ，１３2 を構成するジョセフソン接合Ｊ1 ，Ｊ2 は、電圧状態になっても多少のリーク電流は流れるので、電流遮断を確実にするために、複数のジョセフソン接合を直列接続しても良い。
図７は、各分離用直列回路１３1 ，１３2 を、２個のジョセフソン接合Ｊ11，Ｊ21及びジョセフソン接合Ｊ12，Ｊ22と一個の抵抗ｒ1 ，ｒ2 とで構成したものである。
【実施例１】
【００３８】
以上を前提として、次に、図８乃至図１０を参照して本発明の実施例１の超電導出力回路を説明する。
図８は、本発明の実施例１の超電導出力回路の概念的構成図であり、入力信号を直並列変換して２つの並列出力に変換するＤＥＭＵＸ２１、変換された各並列出力を各出力ドライバ２３1 ，２３2 へ伝送するジョセフソン伝送線（ＪＴＬ）２２1 ，２２2 、各出力ドライバ２３1 ，２３2 の出力波形を合成する合成回路２４とからなる。
なお、図においては、遅延回路２５を設けているが、ＤＥＭＵＸ２１による分配タイミングが正確であれば、遅延回路２５は必要ではない。
【００３９】
図９は、本発明の実施例１の超電導出力回路のインターフェイス部の具体的回路構成図であり、上述の図１の超電導出力回路における出力ドライバとして、図１７に示したＤＣ駆動のラッチ型ドライバを用いたものであり、ここでは、バッファ回路は省略している。
なお、ここでは、一対の出力ドライバは対称構造にする必要があるので、ｒ1 ＝ｒ2 とし、ジョセフソン接合Ｊ1 とジョセフソン接合Ｊ2 の臨界電流密度は同じに、且つ、Ｒ1 ＝Ｒ2 に設定している。
【００４０】
図１０は、本発明の実施例１の超電導出力回路の動作のシミュレーション結果の説明図であり、ここでは、入力信号Ａ，Ｂとして５ＧＨｚの入力信号を用いることによって、１０ＧＨｚの出力信号が得られることが確認された。
【００４１】
このように、本発明の実施例１においては、各回路の動作速度自体は５ＧＨｚのままで、回路構成を工夫することによって、２倍のデータレートの１０ＧＨｚの出力が得られる。
【００４２】
したがって、プロセス技術を改良して各ジョセフソン接合の臨界電流密度を上げることによって、各出力ドライバの繰り返し周波数を２０ＧＨｚにした場合には、４０ＧＨｚのＳＦＱパルス信号をＤＥＭＵＸで互いの周期のずれがπの２０ＧＨｚの２つの並列出力に変換して各出力ドライバに入力することにより、合成回路からは、ＳＦＱ出力回路と同じ４０ＧＨｚの出力が得られる。
【実施例２】
【００４３】
次に、図１１を参照して本発明の実施例２の超電導出力回路を説明するが、超電導出力回路の概念的構成は上記の実施例１と同様であり、出力ドライバの構成が異なるだけであるので、インターフェイス部の具体的回路構成図のみを示す。
図１１は、本発明の実施例２の超電導出力回路のインターフェイス部の具体的回路構成図であり、上述の図１の超電導出力回路における出力ドライバとして、図１６に示したＡＣ駆動のスタック型ドライバを用いたものである。
なお、ここでも、バッファ回路は省略している。
【００４４】
この第２の実施例においては、出力側に複数個のジョセフソン接合を接続したＡＣ駆動のスタック型ドライバを用いているので、接続したジョセフソン接合の数に比例して出力電圧を大きくすることができ、例えば、２個のＮｂ系のジョセフソン接合を接続した場合には、出力ロス分を差し引いても４ｍＶ程度の出力が得られ、ＧａＡｓＭＥＳＦＥＴで構成された半導体回路を駆動するのに充分である。
【実施例３】
【００４５】
次に、図１２乃至図１４を参照して本発明の実施例３の超電導出力回路を説明する。
図１２は、本発明の実施例３の超電導出力回路の概念的構成図であり、演算等信号処理後のＳＦＱパルス出力を同じ信号に分割するスプリッタ回路２６、分割された各並列出力を各出力ドライバ２３1 ，２３2 へ伝送するジョセフソン伝送線（ＪＴＬ）２２1 ，２２2 、一方の出力の入力タイミングをパルス幅程度ずらすための遅延回路２５、各出力ドライバ２３1 ，２３2 の出力波形を合成する合成回路２４とからなる。
【００４６】
図１３は、本発明の実施例３の超電導出力回路のインターフェイス部の具体的回路構成図であり、基本的回路構成は図９に示した回路構成と同じであるが、ここでは、ジョセフソン接合Ｊ1 の臨界電流をジョセフソン接合Ｊ2 の臨界電流より小さくしている。
それに伴って、バイアス電流源からジョセフソン接合Ｊ1 に印加されるオフセット電流をジョセフソン接合Ｊ2 に印加される電流より小さくするために、ｒ1 ＞ｒ2 に設定してる。
なお、ここでも、バッファ回路は省略している。
【００４７】
図１４は、本発明の実施例３の超電導出力回路の動作のシミュレーション結果の説明図であり、ここでは、入力信号Ａ，Ｂとして半値幅が６０ｐｓｅｃで５ＧＨｚの入力信号を用いるとともに、遅延時間を３０ｐｓｅｃとした結果を示している。
図に示すように、パルス幅の広がった 出力信号Ｃが得られることが確認された。
【００４８】
この場合の動作としては、まず、出力ドライバ１１1 にＳＦＱパルスからなる信号Ａが入力されると、出力ドライバ１１1 がスイッチし出力電流Ｉ1 が流れると、負荷回路１５は抵抗があるためＩ1 は最初、他方のドライバ１１2 に流れようとする。
しかし、分離用直列回路１３2 を構成するジョセフソン接合Ｊ2 にＩ1 ＋ＩBiasの電流が流れることによってスイッチして電圧状態になることによって逆流を防止し、電流はＩout として負荷回路１５に供給される。
【００４９】
次に、出力ドライバ１１2 に３０ｐｓｅｃだけ遅延したＳＦＱパルスからなる信号Ｂが入力すると、出力ドライバ１１2 がスイッチしてジョセフソン接合Ｊ2 がリセットし超電導状態となる。
この時、出力ドライバ１１2 からの電流Ｉ2 が、電流Ｉ1 が流れているジョセフソン接合Ｊ1 にＩBiasとともに逆方向に流れるが、ジョセフソン接合Ｊ1 の臨界電流密度が相対的に小さいので、電流Ｉ1 が流れている状態で徐々にスイッチして電圧状態になり、電流Ｉ2 の逆流を防止し、電流はパルス幅の広がった電流Ｉout として負荷回路１５に供給される。
【００５０】
このように、本発明の実施例３においては、回路構成を工夫することによって、従来技術のままでパルス幅を拡大した出力を得ることができる。
したがって、プロセス技術を改良して各ジョセフソン接合の臨界電流密度を上げることによって、各出力ドライバの繰り返し周波数を２０ＧＨｚにした場合には、２０ＧＨｚのＳＦＱパルス信号をスプリッタ回路で分割し、一方の出力をパルス波形の半値幅の半分程度遅延させて入力すると、合成回路からは、パルス幅が広がった２０ＧＨｚの出力が得られる。
【００５１】
以上、本発明の実施の形態及び各実施例を説明してきたが、本発明は実施の形態及び各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能である。例えば、上記の実施例３においては、出力ドライバとして、ＤＣ駆動のラッチ型ドライバを用いているが、実施例２と同様に、ＡＣ駆動のスタック型ドライバを用いても良いものである。
【００５２】
また、上記の実施例１及び実施例３においては、確実な動作を得るために、出力側のジョセフソン接合を１個にしているが、プロセス技術が改善され、素子のバラツキが少なくなれば、複数個のジョセフソン接合を直列することができ、その場合には、接続個数に比例した出力電圧が得られる。
【００５３】
また、上記の各実施例においてはＳＦＱ出力回路と半導体回路とを接続するインターフェイス回路として説明しているが、このような出力ドライバ構成のインターフェイス回路を用いることによって、高速で安定した動作が可能な超電導Ａ／Ｄコンバータや超電導ディシタル回路を構成することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態の超電導出力回路の原理的構成図である。
【図２】本発明の実施の形態の超電導出力回路の動作原理の途中までの説明図である。
【図３】本発明の実施の形態の超電導出力回路の動作原理の図２以降の途中までの説明図である。
【図４】本発明の実施の形態の超電導出力回路の動作原理の図３以降の説明図である。
【図５】本発明の実施の形態における周波数合成の結果の説明図である。
【図６】本発明の実施の形態におけるパルス幅合成の結果の説明図である。
【図７】分離用直列回路を、２個のジョセフソン接合で構成した場合の回路構成図である。
【図８】本発明の実施例１の超電導出力回路の概念的構成図である。
【図９】本発明の実施例１の超電導出力回路のインターフェイス部の具体的回路構成図である。
【図１０】本発明の実施例１の超電導出力回路の動作のシミュレーション結果の説明図である。
【図１１】本発明の実施例２の超電導出力回路のインターフェイス部の具体的回路構成図である。
【図１２】本発明の実施例３の超電導出力回路の概念的構成図である。
【図１３】本発明の実施例３の超電導出力回路のインターフェイス部の具体的回路構成図である。
【図１４】本発明の実施例３の超電導出力回路の動作のシミュレーション結果の説明図である。
【図１５】従来のＳＱＵＩＤ型ドライバの回路構成図である。
【図１６】従来のＡＣ駆動のスタック型ドライバの回路構成図である。
【図１７】従来のＤＣ駆動のラッチ型ドライバの回路構成図である。
【符号の説明】
【００５５】
１１1 ，１１2 出力ドライバ
１２ 合成回路
１３1 ，１３2 分離用直列回路
１４ 直流バイアス源
１５ 負荷回路
２１ ＤＥＭＵＸ
２２1 ，２２2 ジョセフソン伝送線
２３1 ，２３2 出力ドライバ
２４ 合成回路
２５ 遅延回路
２６ スプリッタ回路
【技術分野】
【０００１】
本発明は超電導出力回路に関し、特に、超電導ＳＦＱ（単一磁束量子）回路を用いた超電導ＡＤコンバータや超電導ディジタル回路全般に用いられる出力インターフェイス回路における出力の高速化或いは広パルス幅化のための構成に関するものである。
【背景技術】
【０００２】
単一磁束量子（ＳＦＱ）を用いた超電導アナログ／ディジタル回路は半導体回路に比べて高速かつ低消費電力で動作するという特長を有する。その応用として超高速のプロセッサ、ネットワーク用のルータースイッチ、ＡＤコンバータなどへの応用をめざして研究開発が精力的に行われている。
【０００３】
ＳＦＱ論理回路ではＳＦＱパルスを用いた論理演算・信号処理が高速に行われるが、超高速な信号処理後のデータは最終的には室温環境の半導体回路・素子に受け渡す必要がある。
そのためには、パルス論理から電圧出力となるレベル論理に変換する必要があり、そのために、室温半導体回路・素子とのインターフェイスが必要になる。
【０００４】
このように、ＳＦＱ回路を用いたシステムを構築するためには、ＳＦＱ回路本体の性能もさることながら室温半導体とのインターフェイス、特に出力インターフェイスの開発は重要な技術の一つである。
【０００５】
そこで、これまで出力インターフェイス回路（出力ドライバまたは出力ゲート）としてＤＣ駆動、ＡＣ駆動を含めさまざまな回路が研究開発されている。
例えば、
（ａ）磁界結合入力でヒステリシスのないＳＱＵＩＤを直列接続したＤＣ駆動のＳＱＵＩＤ型（例えば、非特許文献１或いは非特許文献２参照）、
（ｂ）ヒステリシスのある接合を直並列に接続したＡＣ駆動のスタック型（例えば、非特許文献３参照）、或いは、
（ｃ）セルフリセット回路を設けたＤＣ駆動のＤＣラッチ型（例えば、特許文献１参照）が提案されている。
【０００６】
図１５は、従来のＳＱＵＩＤ型ドライバの回路構成図であり、磁界結合入力でヒステリシスのないＳＱＵＩＤを直列接続することで出力電圧を大きくしている。この構成方法ではＳＱＵＩＤ型ドライバへの入力はその前段で順次分配してＳＱＵＩＤに入力していくものであり、現在、１０ＧＨｚの繰り返し周波数で、エラーレートの少ない出力ドライバとなっている。
なお、この場合、ＳＱＵＩＤを構成するジョセフソン接合に小さな抵抗値のダンピング抵抗を並列接続して、マッカンバー係数を１にして、ヒステリシスが無いようにしている。
【０００７】
このＳＱＵＩＤ型ドライバは、現在１０ｋＡ／ｃｍ2 の臨界電流密度で動作させており、プロセス技術を改良することにより、４０ｋＡ／ｃｍ2 の臨界電流密度で動作させることが充分可能であり、それによって、２倍の速度で、即ち、２０ＧＨｚの繰り返し周波数での動作が見込まれている。
【０００８】
図１６は、従来のＡＣ駆動のスタック型ドライバの回路構成図であり、ｎ＋１個のヒステリシスを有するジョセフソン接合と抵抗の直列接続回路とｎ個のヒステリシスを有するジョセフソン接合と抵抗の直列接続回路との並列接続回路に交流バイアスＡＣＢias を印加したものである。
【０００９】
ＳＦＱ信号が入力されると、ｎ＋１個のジョセフソン接合と抵抗からなる左側の直列接続回路の入力端子に隣接するジョセフソン接合Ｊ1 がスイッチして電圧状態となり、右側の直列接続回路に電流が流れる。
【００１０】
この時、右側の直列接続回路のすべてのジョセフソン接合がスイッチして電圧状態になるとともに、リセットされて超電導状態になっている左側の直列接続回路に再び電流が流れて、左側の直列接続回路でまだ超電導状態であったジョセフソン接合が電圧状態となる。その結果、負荷回路に電流が流れ、負荷回路に出力電圧が発生する。
この回路では、ヒステリシスのあるジョセフソン接合を用いるために、一度発生した電圧は維持されるので、電圧状態を停止するために、交流バイアスＡＣＢias を一旦ゼロにする必要がある。
【００１１】
このＡＣ駆動のスタック型ドライバにおいては、２．５ｋＡ／ｃｍ2 の臨界電流密度で動作させて、５ＧＨｚの繰り返し周波数での動作が確認されている。
また、ジョセフソン接合をＮｂ系で構成した場合には、１個のジョセフソン接合で理想的には約２．８ｍＶの出力が得られるが、出力ロスがあるので約２ｍＶの出力が得られる。
【００１２】
図１７は、従来のＤＣ駆動のラッチ型ドライバの回路構成図であり、２個のヒステリシスを有するジョセフソン接合と抵抗の直列接続回路と１個のヒステリシスを有するジョセフソン接合と抵抗の直列接続回路との並列接続回路に直流バイアスＤＣＢias を印加するとともに、出力側にインダクタＬと抵抗Ｒとの直列接続回路からなるセルフリセット回路を設けたものである。
【００１３】
ＳＦＱ信号が入力されると、左側の直列接続回路の入力端子に隣接するジョセフソン接合Ｊ1 がスイッチして電圧状態となり、右側の直列接続回路に電流が流れてジョセフソン接合が電圧状態にスイッチする。その後、リセットされて超電導状態になっている左側の直列接続回路に再び電流が流れて、左側の直列接続回路でまだ超電導状態であったジョセフソン接合が電圧状態となる。その結果、負荷回路に電流が流れ、負荷回路に出力電圧が発生する。
【００１４】
この時、左右のジョセフソン接合共スイッチして電圧状態になるが、セルフリセット回路の時定数ＬＲに応じてリセット回路に電流が流れて電圧状態が解除されて初期状態に復帰する。
【００１５】
この場合も、２．５ｋＡ／ｃｍ2 の臨界電流密度で動作させて、〜５ＧＨｚの繰り返し周波数での動作が確認されている。 このＤＣ駆動のラッチ型ドライバの場合には、バイアス電流を一旦ゼロにする必要がないので、動作が簡単になる。
なお、このＤＣ駆動のラッチ型ドライバにおいては、回路動作の安定性の観点から、現在のところは、右側、即ち、出力側のジョセフソン接合は１個にしている。
【非特許文献１】Ｏ．Ａ．Ｍｕｋｈａｎｏｖ ｅｔ ａｌ．，ＩＥＥＥ Ｔｒａｎｓ．ｏｎ Ａｐｐｌ．Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ，Ｖｏｌ．７，Ｎｏ．２，ｐｐ．２８２６〜２８３１
【非特許文献２】橋本 他，電子情報通信学会２００６年春季総合大会予稿
【非特許文献３】Ｈ．Ｓｕｚｕｋｉ ｅｔ ａｌ．，ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．３７，Ｎｏ．１１，ｐｐ．２３９９〜２４０５，１９９０
【特許文献１】特開２００５−２６０３６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、上述の各出力インターフェイス回路の性能は十分とは言い難がった。例えば、ＳＦＱ回路は現在標準的な２μｍのプロセスルールを用いても４０ＧＨｚで動作可能であるが、出力ドライバとしては上述のように、５〜１０ＧＨｚの動作に止まっており、ＳＦＱパルスを用いた論理回路に比べてその動作速度が遅いという課題があった。
【００１７】
したがって、４０ＧＨｚのレートのデータを出力するためには直列−並列変換を行ってデータレートを下げて出力する必要があり、例えば、５ＧＨｚ×８本で出力する。
しかし、この場合、出力インターフェイス回路の規模が大きくなるとともに出力信号線の数が増え低温環境への熱流入が増大するという問題がある。
【００１８】
なお、上述のように、回路を構成する臨界電流密度を上げると、動作速度を上げることは可能であり、臨界電流密度を４倍にすると、動作速度は約２倍になる。
但し、臨界電流密度を上げるためには、微細加工技術の開発が必要になり、上述のＡＣ駆動のスタック型ドライバ或いはＤＣ駆動のＤＣラッチ型ドライバの場合には、現在の５ＧＨｚの動作速度を臨界電流密度を上げることにより、４０ＧＨｚにすることは非常に困難である。
なお、ＡＣ駆動の出力ドライバではジョセフソン接合の特性に付随したパンチスルーなどの問題もある。
【００１９】
また、上記のＳＱＵＩＤ型ドライバの場合には、動作速度を４０ＧＨｚにすることはＡＣ駆動のスタック型ドライバ或いはＤＣ駆動のＤＣラッチ型ドライバより容易であるが、１つのパルスを出力するためには数１００個のジョセフソン接合が必要になるため、回路構成が大型化するという問題があり、現実的ではない。
【００２０】
さらに、動作速度以外にも、超電導の出力ドライバの出力電圧振幅やパルス幅も半導体回路を駆動するには十分とは言い難い。
例えば、ＧａＡｓＭＥＳＦＥＴで構成される半導体回路を駆動するためには、最低でも２ｍＶの電圧と、４０ｐｓｅｃのホールドタイムを考慮するならば６０ｐｓｅｃのパルス幅が必要である。
しかし、現在の超電導ＳＦＱ回路からのパルス出力は、矩形波ではなくノコギリ波状であるので、充分なパルス幅が得られていないのが現状である。
【００２１】
このように、従来の出力インターフェイス回路において課題となっている高速動作に関しては、電圧出力を得るためにＳＦＱ回路に比べて動作速度が遅くならざるを得ないという本質的な問題があり、出力のデータレート（出力周波数）が制限されていた。
【００２２】
したがって、本発明は、高速にデータを出力できる或いはパルス幅の広いデータを出力できる出力インターフェイス回路を実現することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の一観点によれば、レベル論理を発生する超電導単一磁束量子回路の出力ドライバを備えた超電導出力回路であって、二つの出力ドライバと、前記二つの出力ドライバからの出力波形を合成する出力合成回路とを備え、前記出力合成回路が前記二つの出力ドライバを分離するヒステリシスを有するジョセフソン接合と抵抗とからなる一対の直列回路を有するとともに、前記直列回路に直流オフセット電流を供給するバイアス電流源を有する超電導出力回路が提供される。
【発明の効果】
【００２４】
開示の超電導出力回路によれば、課題とされていた高速のデータレートなどの課題を二つの出力ドライバの出力波形を合成することで解決でき、より高速のデーターレート（周波数）や広いパルス幅を有した出力信号を発生する超電導出力インターフェイス回路を実現でき、ひいては、システムの簡素化や安定化を図ることができる。
【発明を実施するための最良の形態】
【００２５】
ここで、図１乃至図５を参照して、本発明の実施の形態を説明する。
図１は、本発明の実施の形態の超電導出力回路の原理的構成図であり、一対の出力ドライバ１１1 ，１１2 と、この一対の出力ドライバ１１1 ，１１2 からの出力波形を合成する合成回路１２と、負荷回路１５から構成される。
【００２６】
この合成回路１２は、一対の分離用直列回路１３1 ，１３2 と直流バイアス源１４とからなり、各直列回路１３1 ，１３2 は、それぞれ抵抗ｒ1 ，ｒ2 とジョセフソン接合Ｊ1 ，Ｊ2 とで構成され、各ジョセフソン接合Ｊ1 ，Ｊ2 には、それぞれヒステリシスを調整するためのダンピング抵抗Ｒ1 ，Ｒ2 が接続されている。
【００２７】
なお、抵抗ｒ1 ，ｒ2 は５Ω程度の小さな抵抗であり、超電導ループの形成を抑制するためには接続されるものであり、この抵抗ｒ1 ，ｒ2 には直流バイアス源１４から各ジョセフソン接合Ｊ1 ，Ｊ2 の臨界電流より小さなＤＣのオフセット電流ＩBiasが、一対の分離用直列回路１３1 ，１３2 の接続点を介して供給される。
【００２８】
また、ダンピング抵抗Ｒ1 ，Ｒ2 は、各ジョセフソン接合Ｊ1 ，Ｊ2 のヒステリシス特性を調整するために接続するものであり、マッカンバー係数が１に比べて十分大きな値、例えば、５〜１００にする。
なお、マッカンバー係数が５未満になると、電圧状態になった際の抵抗が小さく、また、ヒステリシスが小さくなるので望ましくない。
【００２９】
また、合成回路１２の出力は、室温環境あるいは低温環境にある半導体アンプのような半導体回路、またはＬＮ変調器や半導体レーザ、あるいは超電導のフォトセンサなどに入力する。
なお、負荷回路１５のインピーダンスは伝送線路（ケーブル）のインピーダンスを含め５０Ωで終端することが多い。
【００３０】
次に、超電導出力回路の動作原理を説明する。
図２（ａ）に示すように、例えば、出力ドライバ１１1 にＳＦＱパルスからなる信号Ａが入力されると、出力ドライバ１１1 がスイッチし出力電流Ｉ1 が流れると、負荷回路１５は抵抗があるためＩ1 は最初、他方のドライバ１１2 に流れようとする。
しかし、図２（ｂ）に示すように、分離用直列回路１３2 を構成するジョセフソン接合Ｊ2 にＩ1 ＋ＩBias／２の電流が流れてスイッチして電圧状態になることによって逆流を防止し、電流はＩout として負荷回路１５に供給される。
【００３１】
次に、図３（ｃ）に示すように、出力ドライバ１１2 にπだけ遅延したＳＦＱパルスからなる信号Ｂが入力すると、出力ドライバ１１2 がスイッチしてジョセフソン接合Ｊ2 が、図３（ｄ）に示すようにリセットし超電導状態となる。
【００３２】
図４（ｅ）に示すように、ジョセフソン接合Ｊ2 がリセットして電流Ｉ2 が流れると、今度は、分離用直列回路１３1 を構成するジョセフソン接合Ｊ1 にＩ2 ＋ＩBias／２の電流が流れてスイッチして電圧状態になることによって逆流を防止し、電流はＩout として負荷回路１５に供給される。
【００３３】
次に、図４（ｆ）に示すように、再び、図２（ａ）からの動作を繰り返すことによって、出力ドライバ１１1 と出力ドライバ１１2 はそれぞれが本来の動作をすることが可能になる。
【００３４】
図５は、周波数合成の結果の説明図であり、合成信号Ｃとして、信号Ａ或いは信号Ｂの２倍の周波数（出力のデータレート）の出力が得られることになる。
このように、信号Ａと信号Ｂの出力タイミングをπずらすためには、一つのＳＦＱパルス信号をＤＥＭＵＸ（デマルチプレクサ）或いはシフトレジスタを用いて直並列変換して２つの並列出力に変換すれば良い。
【００３５】
この本発明の実施の形態の超電導出力回路は、位相をπずらした場合には２倍の周波数（出力のデータレート）の出力が得られるが、信号Ａと信号Ｂの出力タイミングを出力信号のパルス幅程度ずらすことによって、パルス幅を広くすることができる。
【００３６】
図６は、パルス幅合成の結果の説明図であり、合成信号Ｃとして、信号Ａ及び信号Ｂのパルス波形の重なり部分が略平坦出力となる広パルス幅信号が得られる。
このような、信号Ａと信号Ｂの出力タイミングを出力信号のパルス幅程度ずらすためには、一つのＳＦＱパルス信号をスプリッタ回路で２つの同じ信号に分割し、一方の信号を遅延回路を用いて、他方の信号との出力タイミング差が出力信号のパルス幅程度となるようにする。
【００３７】
また、分離用直列回路１３1 ，１３2 を構成するジョセフソン接合Ｊ1 ，Ｊ2 は、電圧状態になっても多少のリーク電流は流れるので、電流遮断を確実にするために、複数のジョセフソン接合を直列接続しても良い。
図７は、各分離用直列回路１３1 ，１３2 を、２個のジョセフソン接合Ｊ11，Ｊ21及びジョセフソン接合Ｊ12，Ｊ22と一個の抵抗ｒ1 ，ｒ2 とで構成したものである。
【実施例１】
【００３８】
以上を前提として、次に、図８乃至図１０を参照して本発明の実施例１の超電導出力回路を説明する。
図８は、本発明の実施例１の超電導出力回路の概念的構成図であり、入力信号を直並列変換して２つの並列出力に変換するＤＥＭＵＸ２１、変換された各並列出力を各出力ドライバ２３1 ，２３2 へ伝送するジョセフソン伝送線（ＪＴＬ）２２1 ，２２2 、各出力ドライバ２３1 ，２３2 の出力波形を合成する合成回路２４とからなる。
なお、図においては、遅延回路２５を設けているが、ＤＥＭＵＸ２１による分配タイミングが正確であれば、遅延回路２５は必要ではない。
【００３９】
図９は、本発明の実施例１の超電導出力回路のインターフェイス部の具体的回路構成図であり、上述の図１の超電導出力回路における出力ドライバとして、図１７に示したＤＣ駆動のラッチ型ドライバを用いたものであり、ここでは、バッファ回路は省略している。
なお、ここでは、一対の出力ドライバは対称構造にする必要があるので、ｒ1 ＝ｒ2 とし、ジョセフソン接合Ｊ1 とジョセフソン接合Ｊ2 の臨界電流密度は同じに、且つ、Ｒ1 ＝Ｒ2 に設定している。
【００４０】
図１０は、本発明の実施例１の超電導出力回路の動作のシミュレーション結果の説明図であり、ここでは、入力信号Ａ，Ｂとして５ＧＨｚの入力信号を用いることによって、１０ＧＨｚの出力信号が得られることが確認された。
【００４１】
このように、本発明の実施例１においては、各回路の動作速度自体は５ＧＨｚのままで、回路構成を工夫することによって、２倍のデータレートの１０ＧＨｚの出力が得られる。
【００４２】
したがって、プロセス技術を改良して各ジョセフソン接合の臨界電流密度を上げることによって、各出力ドライバの繰り返し周波数を２０ＧＨｚにした場合には、４０ＧＨｚのＳＦＱパルス信号をＤＥＭＵＸで互いの周期のずれがπの２０ＧＨｚの２つの並列出力に変換して各出力ドライバに入力することにより、合成回路からは、ＳＦＱ出力回路と同じ４０ＧＨｚの出力が得られる。
【実施例２】
【００４３】
次に、図１１を参照して本発明の実施例２の超電導出力回路を説明するが、超電導出力回路の概念的構成は上記の実施例１と同様であり、出力ドライバの構成が異なるだけであるので、インターフェイス部の具体的回路構成図のみを示す。
図１１は、本発明の実施例２の超電導出力回路のインターフェイス部の具体的回路構成図であり、上述の図１の超電導出力回路における出力ドライバとして、図１６に示したＡＣ駆動のスタック型ドライバを用いたものである。
なお、ここでも、バッファ回路は省略している。
【００４４】
この第２の実施例においては、出力側に複数個のジョセフソン接合を接続したＡＣ駆動のスタック型ドライバを用いているので、接続したジョセフソン接合の数に比例して出力電圧を大きくすることができ、例えば、２個のＮｂ系のジョセフソン接合を接続した場合には、出力ロス分を差し引いても４ｍＶ程度の出力が得られ、ＧａＡｓＭＥＳＦＥＴで構成された半導体回路を駆動するのに充分である。
【実施例３】
【００４５】
次に、図１２乃至図１４を参照して本発明の実施例３の超電導出力回路を説明する。
図１２は、本発明の実施例３の超電導出力回路の概念的構成図であり、演算等信号処理後のＳＦＱパルス出力を同じ信号に分割するスプリッタ回路２６、分割された各並列出力を各出力ドライバ２３1 ，２３2 へ伝送するジョセフソン伝送線（ＪＴＬ）２２1 ，２２2 、一方の出力の入力タイミングをパルス幅程度ずらすための遅延回路２５、各出力ドライバ２３1 ，２３2 の出力波形を合成する合成回路２４とからなる。
【００４６】
図１３は、本発明の実施例３の超電導出力回路のインターフェイス部の具体的回路構成図であり、基本的回路構成は図９に示した回路構成と同じであるが、ここでは、ジョセフソン接合Ｊ1 の臨界電流をジョセフソン接合Ｊ2 の臨界電流より小さくしている。
それに伴って、バイアス電流源からジョセフソン接合Ｊ1 に印加されるオフセット電流をジョセフソン接合Ｊ2 に印加される電流より小さくするために、ｒ1 ＞ｒ2 に設定してる。
なお、ここでも、バッファ回路は省略している。
【００４７】
図１４は、本発明の実施例３の超電導出力回路の動作のシミュレーション結果の説明図であり、ここでは、入力信号Ａ，Ｂとして半値幅が６０ｐｓｅｃで５ＧＨｚの入力信号を用いるとともに、遅延時間を３０ｐｓｅｃとした結果を示している。
図に示すように、パルス幅の広がった 出力信号Ｃが得られることが確認された。
【００４８】
この場合の動作としては、まず、出力ドライバ１１1 にＳＦＱパルスからなる信号Ａが入力されると、出力ドライバ１１1 がスイッチし出力電流Ｉ1 が流れると、負荷回路１５は抵抗があるためＩ1 は最初、他方のドライバ１１2 に流れようとする。
しかし、分離用直列回路１３2 を構成するジョセフソン接合Ｊ2 にＩ1 ＋ＩBiasの電流が流れることによってスイッチして電圧状態になることによって逆流を防止し、電流はＩout として負荷回路１５に供給される。
【００４９】
次に、出力ドライバ１１2 に３０ｐｓｅｃだけ遅延したＳＦＱパルスからなる信号Ｂが入力すると、出力ドライバ１１2 がスイッチしてジョセフソン接合Ｊ2 がリセットし超電導状態となる。
この時、出力ドライバ１１2 からの電流Ｉ2 が、電流Ｉ1 が流れているジョセフソン接合Ｊ1 にＩBiasとともに逆方向に流れるが、ジョセフソン接合Ｊ1 の臨界電流密度が相対的に小さいので、電流Ｉ1 が流れている状態で徐々にスイッチして電圧状態になり、電流Ｉ2 の逆流を防止し、電流はパルス幅の広がった電流Ｉout として負荷回路１５に供給される。
【００５０】
このように、本発明の実施例３においては、回路構成を工夫することによって、従来技術のままでパルス幅を拡大した出力を得ることができる。
したがって、プロセス技術を改良して各ジョセフソン接合の臨界電流密度を上げることによって、各出力ドライバの繰り返し周波数を２０ＧＨｚにした場合には、２０ＧＨｚのＳＦＱパルス信号をスプリッタ回路で分割し、一方の出力をパルス波形の半値幅の半分程度遅延させて入力すると、合成回路からは、パルス幅が広がった２０ＧＨｚの出力が得られる。
【００５１】
以上、本発明の実施の形態及び各実施例を説明してきたが、本発明は実施の形態及び各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能である。例えば、上記の実施例３においては、出力ドライバとして、ＤＣ駆動のラッチ型ドライバを用いているが、実施例２と同様に、ＡＣ駆動のスタック型ドライバを用いても良いものである。
【００５２】
また、上記の実施例１及び実施例３においては、確実な動作を得るために、出力側のジョセフソン接合を１個にしているが、プロセス技術が改善され、素子のバラツキが少なくなれば、複数個のジョセフソン接合を直列することができ、その場合には、接続個数に比例した出力電圧が得られる。
【００５３】
また、上記の各実施例においてはＳＦＱ出力回路と半導体回路とを接続するインターフェイス回路として説明しているが、このような出力ドライバ構成のインターフェイス回路を用いることによって、高速で安定した動作が可能な超電導Ａ／Ｄコンバータや超電導ディシタル回路を構成することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態の超電導出力回路の原理的構成図である。
【図２】本発明の実施の形態の超電導出力回路の動作原理の途中までの説明図である。
【図３】本発明の実施の形態の超電導出力回路の動作原理の図２以降の途中までの説明図である。
【図４】本発明の実施の形態の超電導出力回路の動作原理の図３以降の説明図である。
【図５】本発明の実施の形態における周波数合成の結果の説明図である。
【図６】本発明の実施の形態におけるパルス幅合成の結果の説明図である。
【図７】分離用直列回路を、２個のジョセフソン接合で構成した場合の回路構成図である。
【図８】本発明の実施例１の超電導出力回路の概念的構成図である。
【図９】本発明の実施例１の超電導出力回路のインターフェイス部の具体的回路構成図である。
【図１０】本発明の実施例１の超電導出力回路の動作のシミュレーション結果の説明図である。
【図１１】本発明の実施例２の超電導出力回路のインターフェイス部の具体的回路構成図である。
【図１２】本発明の実施例３の超電導出力回路の概念的構成図である。
【図１３】本発明の実施例３の超電導出力回路のインターフェイス部の具体的回路構成図である。
【図１４】本発明の実施例３の超電導出力回路の動作のシミュレーション結果の説明図である。
【図１５】従来のＳＱＵＩＤ型ドライバの回路構成図である。
【図１６】従来のＡＣ駆動のスタック型ドライバの回路構成図である。
【図１７】従来のＤＣ駆動のラッチ型ドライバの回路構成図である。
【符号の説明】
【００５５】
１１1 ，１１2 出力ドライバ
１２ 合成回路
１３1 ，１３2 分離用直列回路
１４ 直流バイアス源
１５ 負荷回路
２１ ＤＥＭＵＸ
２２1 ，２２2 ジョセフソン伝送線
２３1 ，２３2 出力ドライバ
２４ 合成回路
２５ 遅延回路
２６ スプリッタ回路
【特許請求の範囲】
【請求項１】
レベル論理を発生する超電導単一磁束量子回路の出力ドライバを備えた超電導出力回路であって、二つの出力ドライバと、前記二つの出力ドライバからの出力波形を合成する出力合成回路とを備え、前記出力合成回路が前記二つの出力ドライバを分離するヒステリシスを有するジョセフソン接合と抵抗とからなる一対の直列回路を有するとともに、前記直列回路に直流オフセット電流を供給するバイアス電流源を有する超電導出力回路。
【請求項２】
前記二つの出力回路に位相がπ異なる信号を入力し、前記入力した信号の２倍のデータレートの信号を出力する信号入力手段を備えた請求項１記載の超電導出力回路。
【請求項３】
前記信号入力手段が、デマルチプレクサまたはシフトレジスタのいずれかを備えている請求項２記載の超電導出力回路。
【請求項４】
前記超電導単一磁束量子回路の出力を２分配する分配手段と、前記分配後の各出力を前記各出力ドライバに入力する信号のタイミング差を前記入力信号のパルス幅以内のタイミングでずらして入力する信号入力手段を有する請求項１記載の超電導出力回路。
【請求項５】
前記信号入力手段が、スプリッタ回路と遅延回路とを備えている請求項４記載の超電導出力回路。
【請求項６】
前記各出力ドライバが、抵抗とインダクタンスの直列接続によるセルフリセット機能を有した直流駆動ラッチ型ドライバである請求項１乃至５のいずれか１項に記載の超電導出力回路。
【請求項７】
前記各出力ドライバが、出力側のジョセフソン接合が２個以上の交流駆動スタック型ドライバである請求項１乃至５のいずれか１項に記載の超電導出力回路。
【請求項８】
前記直列回路に供給する直流オフセット電流を、前記一対の直流回路の接続点を介して供給する請求項１乃至７のいずれか１項に記載の超電導出力回路。
【請求項９】
前記各直列回路を構成するジョセフソン接合のマッカンバー係数が、５以上である請求項１乃至８のいずれか１項に記載の超電導出力回路。
【請求項１０】
前記各直列回路を構成するジョセフソン接合が、複数のジョセフソン接合の直列回路からなる請求項１乃至９のいずれか１項に記載の超電導出力回路。
【請求項１】
レベル論理を発生する超電導単一磁束量子回路の出力ドライバを備えた超電導出力回路であって、二つの出力ドライバと、前記二つの出力ドライバからの出力波形を合成する出力合成回路とを備え、前記出力合成回路が前記二つの出力ドライバを分離するヒステリシスを有するジョセフソン接合と抵抗とからなる一対の直列回路を有するとともに、前記直列回路に直流オフセット電流を供給するバイアス電流源を有する超電導出力回路。
【請求項２】
前記二つの出力回路に位相がπ異なる信号を入力し、前記入力した信号の２倍のデータレートの信号を出力する信号入力手段を備えた請求項１記載の超電導出力回路。
【請求項３】
前記信号入力手段が、デマルチプレクサまたはシフトレジスタのいずれかを備えている請求項２記載の超電導出力回路。
【請求項４】
前記超電導単一磁束量子回路の出力を２分配する分配手段と、前記分配後の各出力を前記各出力ドライバに入力する信号のタイミング差を前記入力信号のパルス幅以内のタイミングでずらして入力する信号入力手段を有する請求項１記載の超電導出力回路。
【請求項５】
前記信号入力手段が、スプリッタ回路と遅延回路とを備えている請求項４記載の超電導出力回路。
【請求項６】
前記各出力ドライバが、抵抗とインダクタンスの直列接続によるセルフリセット機能を有した直流駆動ラッチ型ドライバである請求項１乃至５のいずれか１項に記載の超電導出力回路。
【請求項７】
前記各出力ドライバが、出力側のジョセフソン接合が２個以上の交流駆動スタック型ドライバである請求項１乃至５のいずれか１項に記載の超電導出力回路。
【請求項８】
前記直列回路に供給する直流オフセット電流を、前記一対の直流回路の接続点を介して供給する請求項１乃至７のいずれか１項に記載の超電導出力回路。
【請求項９】
前記各直列回路を構成するジョセフソン接合のマッカンバー係数が、５以上である請求項１乃至８のいずれか１項に記載の超電導出力回路。
【請求項１０】
前記各直列回路を構成するジョセフソン接合が、複数のジョセフソン接合の直列回路からなる請求項１乃至９のいずれか１項に記載の超電導出力回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００９−１８８７７９（Ｐ２００９−１８８７７９Ａ）
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願番号】特願２００８−２７１６９（Ｐ２００８−２７１６９）
【出願日】平成２０年２月７日（２００８．２．７）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１９年度独立行政法人新エネルギー・産業総合開発機構「次世代高効率ネットワークデバイス技術開発」に関する委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（３９１００４４８１）財団法人国際超電導産業技術研究センター (144)
【Ｆターム（参考）】
【公開日】平成２１年８月２０日（２００９．８．２０）
【国際特許分類】
【出願日】平成２０年２月７日（２００８．２．７）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１９年度独立行政法人新エネルギー・産業総合開発機構「次世代高効率ネットワークデバイス技術開発」に関する委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【出願人】（３９１００４４８１）財団法人国際超電導産業技術研究センター (144)
【Ｆターム（参考）】
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