選択読取りによる広ダイナミックレンジ撮像デバイス
【課題】ダイサイズおよびＩ／Ｏピンの数を増大することなく増大したダイナミックレンジを有するイメージャおよび該イメージャの動作方法を提供することにある。
【解決手段】デュアル積分、選択読取り動作方法を用いるワイドダイナミックレンジイメージャであり、一つの読取りチェーンを必要とするのみである。一画素行からの第１の信号を第１の積分期間後にディジタル化しメモリに記憶する。第１の積分期間中に所定の閾値に到達した各画素に対してフラグをセットしメモリに記憶する。同一の画素行からの第２の信号を第２の短い積分期間後に読み取る。画素の対応するフラグビットがセットされた場合には、第２の信号を記憶し（第１の信号に上書きする）、続いて処理回路で使用してフルレンジ信号と第２の信号の組み合わせに基づく適切な画素信号を生成する。そうでない場合には、第１の信号を処理回路で処理する。
【解決手段】デュアル積分、選択読取り動作方法を用いるワイドダイナミックレンジイメージャであり、一つの読取りチェーンを必要とするのみである。一画素行からの第１の信号を第１の積分期間後にディジタル化しメモリに記憶する。第１の積分期間中に所定の閾値に到達した各画素に対してフラグをセットしメモリに記憶する。同一の画素行からの第２の信号を第２の短い積分期間後に読み取る。画素の対応するフラグビットがセットされた場合には、第２の信号を記憶し（第１の信号に上書きする）、続いて処理回路で使用してフルレンジ信号と第２の信号の組み合わせに基づく適切な画素信号を生成する。そうでない場合には、第１の信号を処理回路で処理する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像デバイス、特に選択読取りによる広ダイナミックレンジ撮像デバイスに関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージャ(撮像デバイス)回路は画素セルの焦平面アレイを含み、各セルは基板上に位置するフォトセンサ、例えばフォトゲート、フォトコンダクタ（光導電体）またはフォトダイオードを含み、基板内部で発生した光生成電荷を蓄積する。各画素セルは基板上または内部に形成された電荷検出領域を有し、該領域は読取り回路の一部である出力トランジスタのゲートに接続される。電荷検出領域はフローティング拡散層領域として構成するこができる。イメージャ回路によっては、各画素は、フォトセンサからの電荷を検出領域へ転送するトランジスタのような少なくとも１つの電子デバイスと、電荷転送前に検出領域を所定の電荷レベルにリセットする典型的にはトランジスタのような少なくとも１つの電子デバイスとを含むことができる。
【０００３】
ＣＭＯＳイメージャにおいては、画素の能動素子が次の所要の機能：（１）光子−電荷変換；（２）イメージ電荷の蓄積；（３）検出領域への電荷の転送前における該領域の既知の状態へのリセット；（４）検出領域への電荷増幅を伴う電荷の転送；（５）読み取り画素の選択；（６）画素電荷を表す信号の増幅出力；を実行する。光電荷は、電荷蓄積領域から検出領域へ移動するときに増幅することができる。検出領域における電荷を代表的にはソースフォロワ出力トランジスタによって画素出力電圧に変換する。
【０００４】
上述したタイプのＣＭＯＳイメージャは、例えば、Ｍｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ社に譲渡されたＵＳ特許第６，１４０，６３０号（特許文献１）、ＵＳ特許第６，３７６，８６８号（特許文献２）、ＵＳ特許第６，３１０，３６６号（特許文献３）、ＵＳ特許第６，３２６，６５２号（特許文献４）、ＵＳ特許第６，２０４，５２４号（特許文献５）、ＵＳ特許第６，３３３，２０５号（特許文献６）に記載されているように公知であり、これらのＵＳ特許のすべてが参考のために盛り込まれているものとする。
【０００５】
【特許文献１】ＵＳ特許第６，１４０，６３０号
【特許文献２】ＵＳ特許第６，３７６，８６８号
【特許文献３】ＵＳ特許第６，３１０，３６６号
【特許文献４】ＵＳ特許第６，３２６，６５２号
【特許文献５】ＵＳ特許第６，２０４，５２４号
【特許文献６】ＵＳ特許第６，３３３，２０５号
【０００６】
代表的な４トランジスタ（４Ｔ）ＣＭＯＳ画素を図１に示す。画素１０はフォトセンサ１２（例えばフォトダイオード、フォトゲート等）、転送トランジスタ１４、フローティング拡散層領域ＦＤ、リセットトランジスタ１６、ソースフォロワトランジスタ１８および行選択トランジスタ２０を含む。フォトセンサ１２は、転送トランジスタ１４が転送ゲート制御信号ＴＸにより駆動されたとき、転送トランジスタ１４を経てフローティング拡散層領域ＦＤに接続される。
【０００７】
リセットトランジスタ１６はフローティング拡散層領域ＦＤとアレイ画素供給電圧Ｖaa_pixとの間に接続される。リセット制御信号ＲＳＴは、既知のように、リセットトランジスタ１６を駆動し、フローティング拡散層領域ＦＤをアレイ画素供給電圧Ｖaa_pixレベルにリセットする。
【０００８】
ソースフォロワトランジスタ１８は、フローティング拡散層領域ＦＤに接続されたゲートを有し、アレイ画素供給電圧Ｖaa_pixと行選択トランジスタ２０との間に接続される。ソースフォロワトランジスタ１８はフローティング拡散層領域ＦＤに移された電荷を出力電圧信号Ｖoutに変換する。行選択トランジスタ２０は行選択信号ＳＥＬにより制御可能であり、ソースフォロワトランジスタ１８とその出力電圧信号Ｖoutを画素アレイの列ライン２２に選択的に接続する。
【０００９】
イメージャの重要な性能特性はそのダイナミックレンジである。小さな光信号を検知し大きな照度または輝度変化を有する画像を獲得する多くの用途において大きなダイナミックレンジが望まれる。特に、イメージャのダイナミックレンジは、イメージャが飽和状態下で検出する最大照度とイメージャが１に等しい信号対雑音比（ＳＮＲ）で検出する照度との比として定義することができる。シーンのダイナミックレンジは、その最高照度レベル対その最低照度レベルの比として表すこともできる。
【００１０】
イントラシーンダイナミックレンジは、イメージャにより単一フレームの画像データ内に蓄積しうる入射信号のレンジに関連する。高いダイナミックレンジの入射信号を発生するシーンの例としては、屋外窓を有する室内、日陰と明るい日光が混在する屋外、人工照明と影が混在する夜間シーンがあり、また自動車に関しては、明るい日中におけるトンネルまたは暗い場所への自動車の侵入退出などがある。
【００１１】
高いダイナミックレンジを有する撮像デバイスを作成する種々のアプローチが文献に記載されている。殆どのアプローチの共通の特徴は、画素の範囲内で対数スケール（いわゆる対数画素）への全変換を用いるか線形・対数応答領域を用いることによる圧伸処理（即ち信号値を非線形スケールで丸め、圧縮し、その後同一の非線形スケールを用いて伸長する処理）にある。これらのアプローチはいくつかの大きな欠点を有する。第１に、直線−対数遷移部のニー点は制御が難しく、出力画像に固定のパターン雑音を生ずる。第２に、弱い光の下では回路の対数部分は応答が遅く、遅延を生ずる。第３に、電圧領域（または電荷領域）における信号の対数表現は、固定のパターン雑音による信号の小変化が対数表現信号に大きな変化をもたらす。
【００１２】
リニアアプローチもダイナミックレンジを増大するために使用されている。この場合には、いくつかの異なる積分画素信号を発生させるために積分時間をフレームキャプチャ中に変化させる。ＣＭＯＳ画素においては、積分時間はキャパシタまたは電荷ウエルがフォトセンサの入射光に対する露光の結果としてプリチャージレベル（即ち、リセット電圧レベル）から電荷を蓄積または電圧を放電する期間である。積分された信号はその後読み取られサンプリングされる。画素の蓄積電荷が積分期間中にそれ以上増大または減少し得ない点に上昇または下降したとき、この画素は飽和点に達したという。
【００１３】
図２は、イントラシーンダイナミックレンジを増大するデュアルサンプリング、デュアル出力アプローチを用いる慣例のイメージャデバイス５０の一部分を示す。このデバイス５０は、Ｙａｄｉｄ−Ｐｅｃｈｔ 他により、「Ｗｉｄｅ Ｉｎｔｒａｓｃｅｎｅ Ｄｙｎａｍｉｃ Ｒａｎｇｅ ＣＭＯＳ ＡＰＳ Ｕｓｉｎｇ Ｄｕａｌ Ｓａｍｐｌｉｎｇ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ．４４、Ｎｏ．１０、ｐｐ．１７２１−２３、１９７７年１０月、に記載されている。デバイス５０は画素１０のアレイ６０と２列の並列読取りチェーン５４，５６を含む。動作状態では、第１画素行ＲＯＷｎが第１読取りチェーン５４にコピーされ、そのプロセス中にリセットされる。この動作の直後に、第２行ＲＯＷｎ−ｄが第２読取りチェーン５６にコピーされる（同様にそのプロセス中にリセットされる）。読取りチェーン５４，５６が走査され、画素信号が読み取られ、チップ外で融合される。
【００１４】
デバイス５０は増大したイントラシーンダイナミックレンジを有するが、追加の読取りチェーン５６、大きなダイサイズおよび多数の入／出力（Ｉ／Ｏ）ピンを必要とし、不所望である。したがって、イメージャで使用するダイサイズおよびＩ／Ｏピンの数を増大することなくダイナミックレンジを増大し得るイメージャおよびイメージャの動作方法が必要とされ、望まれている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、ダイサイズおよびＩ／Ｏピンの数を増大することなく増大したダイナミックレンジを有するイメージャおよび該イメージャの動作方法を提供することにある。
【課題を解決するための手段】
【００１６】
上述した特徴および他の特徴および利点は、本発明の種々の典型的な実施例において、一つの読取りチェーンを必要とするのみである、デュアル積分、選択読取り動作方法をイメージャに設けることにより達成される。一画素行からの第１の信号を第１の積分期間後にディジタル化しメモリに記憶する。第１の積分期間中に所定の閾値に到達した各画素に対してフラグをセットしメモリに記憶する。同一の画素行からの第２の信号を第２の短い積分期間後に読み取る。画素の対応するフラグビットがセットされた場合には、第２の信号を記憶し（第１の信号に上書きする）、続いて処理回路で使用してフルレンジ信号と第２の信号の組み合わせに基づく適切な画素信号を生成する。そうでない場合には、第１の信号を処理回路で処理する。
【発明を実施するための最良の形態】
【００１７】
本発明の上記の特徴及び他の利点及び特徴は図面を参照して以下に記載する模範的な実施例の詳細な説明からより一層明らかになる。
本発明は、１フレームにつき２つの異なる積分期間と選択読取り処理を用いることによって広いダイナミックレンジをイメージャに与える。第１の積分期間を今日のイメージャにしばしば使用されている標準積分期間とするが、第２の積分期間は単一水平ライン期間（ここでは「１Ｈ」と呼ぶ）以下とするのが望ましい。第１の積分期間は第２の積分期間より長いため、ここでは第１の積分期間をときどき長積分期間と呼び、第２の積分期間を短積分期間と呼ぶ。
【００１８】
以下に詳細に検討するように、本発明は簡単な構成を有し、サンプルホールド（Ｓ／Ｈ）回路、アナログ−ディジタルコンバータ（ＡＤＣ）およびメモリ回路がイメージャ画素アレイの片側に（単一読取りチェーンを形成するように平行列構成に）組み込まれる。本発明は選択読取りプロセスを使用する。一つの読取りチェーンのみが存在し、冗長読取りが存在しないので、高速読取りと減少した数のＩ／Ｏピンが提供される。本発明は（以下に詳細に説明するように）リニア出力信号を使用し、カラー信号の場合にも簡単な信号処理を提供する。
【００１９】
図につき説明すると、同一の番号は同等の素子を示す。図３は長および短積分期間から得られる画素信号に対する画素出力Ｖout対照度のグラフを示す。第１の曲線７０は長積分期間を表し、第２の曲線７４は短積分期間を表す。長積分期間中に強い照明が存在すると、画素およびその出力Ｖoutは最終的に飽和する。これが起こると、飽和レベルを超える出力は（信号が飽和に達した事実以外に）信号の強度に関する追加の情報を何も含まない。しかし、以下に記載するように、これが生起するとき、第２の短積分期間から得られる出力Ｖoutから意味のある情報が得られる。
【００２０】
したがって、本発明の原理の一つは、有用な出力信号情報を長積分期間から得られる非飽和信号（領域７２）または第１積分期間が飽和を生じるときに短積分期間から得られる信号（領域７６）とすることにある。更に、イメージャは両積分期間からの信号のすべてを保持することは重要でなく、また必要ない。実際上、広いダイナミックレンジを得るために必要なことは、領域７２（非飽和時）または領域７６（飽和時）に含まれる情報を各画素に対し保持することにある。
【００２１】
本発明の一つの重要な特徴は、飽和点として画素の実際の飽和点ではなく信号スライスレベルＶmaxを使用することにある。信号スライスレベルＶmaxの使用によりイメージャ全域における不均一飽和レベルと関連する問題が回避される。これは、出力信号を図４に示すように合成するときに特に有益である。
【００２２】
図４につき説明すると、曲線８０は本発明による合成画素出力を表す。曲線８０から明らかなように、画素を飽和させるほど十分に照明されてないときは、合成出力は長積分期間からの出力を含み、何の信号処理も伴わない。即ち、
（１） 合成出力＝Ｖout(long)
ここで、Ｖout(long)は長積分期間からの画素出力である。しかし、Ｖout(long)がＶmax（擬似飽和レベル）に到達すると、合成出力は次のように飽和レベルに加算された短積分期間からの出力を含む。
（２） 合成出力＝Ｍ＊Ｖout(short)＋Vmax−Ｖmin
ここで、Ｖout(short)は短積分期間からの画素出力であり、ＶminはＶout(long)のＶmax到達時のＶout(short)の値であり、Ｍはイメージプロセッサ（後述する）により決定される増倍率である。
【００２３】
図５は本発明の上述した原理を用いる典型的なイメージセンサ１００の一部分を示す。イメージセンサ１００は、行ドライバ１１０、列デコーダ１２０、２つのメモリ回路１３０，１４０、セレクタ回路１４５、読取り回路１５０（サンプルホールド、差動増幅器およびアナログ−ディジタルコンバータ回路を含む）および画素アレイ１６０を含む。アレイ１６０は、所定数の行（例えばＲＯＷｉ，ＲＯＷ（ｉ＋１），ＲＯＷ（ｉ＋２））および列に配置された画素、例えば図１に示される画素１０を含む。ここで検討する画素は、一例として、４トランジスタ（４Ｔ）画素回路を例示し説明するが、本発明は４トランジスタ（４Ｔ）画素に限定されるものでなく、これより少数（例えば３Ｔ）または多数（例えば５Ｔ）のトランジスタを有する他の画素構成に対しても使用しうる点に注意されたい。
【００２４】
読取り回路１５０内のサンプルホールド回路、増幅器およびアナログ−ディジタルコンバータは既知のように列並列処理のために並列に配置される。動作状態においては、アレイ１６０内の各行の全画素が行ドライバ１１０により駆動される行選択ラインＳＥＬ（図１）によって同時にターンオンされる。次に、選択された行（例えばＲＯＷｉ）内の各画素からのリセット信号と画素信号をサンプルホールドし、差動増幅して差分信号を形成し、この差分信号を読み取り回路１５０内でディジタル信号に変換する。
【００２５】
最初に、選択された行内の画素がリセットされ、長積分期間を開始する。選択された行からリセット信号Ｖrstが読取り回路１５０のサンプルホールド回路に読み込まれる。長積分期間の終了時に、選択された行からの画素信号Ｖsigが読み取り回路１５０に読み込まれ、ここで差分信号（Ｖout＝Ｖrst−Ｖsig）が生成され、ディジタル信号に変換される。セレクタ回路１４５は各読取り画素について画素出力ＶoutがＶmaxに到達したか決定する。特定の画素の出力ＶoutがＶmaxに到達すると、セレクタ１４５は該画素の対応フラグビットを飽和を示す値（例えば論理値１）にセットする。Ｖoutおよびフラグビットを表すディジタルデータが第１のメモリ１４０に書き込まれる。長積分期間は、転送およびリセット制御信号ＴＸおよびＲＳＴ（図１）のパルスを現在の照明状態に従って供給することにより制御することができる点（即ち自動光制御技術を本発明とともに用いることができる点）に注意されたい。
【００２６】
選択された行の画素が再びリセットされる。これにより短積分期間が開始し、この積分期間は１水平ライン期間（１Ｈ）以下である。選択された行からのリセット信号Ｖrstがサンプルホールド回路に読み込まれる。短積分期間の終了時に、選択された行からの画素信号Ｖsigが読み取り回路１５０に読み込まれ、ここで差分信号（Ｖout＝Ｖrst−Ｖsig）が生成され、ディジタル信号に変換される。該画素と関連するフラグが長積分期間中の飽和を示す場合には、短積分期間と関連するＶoutが第１のメモリ１４０に書き込まれる。フラグビットは、必要に応じ、ＡＤＣのキャリービットと置き換えることもできる。
【００２７】
第１のメモリ１４０の内容（即ち、長又は短積分期間と関連するＶoutおよび対応するフラグビット）が次いで第２のメモリ１３０にコピーされる。第２のメモリ１３０からディジタル情報が列デコーダ１２０の制御の下で読み出される。このように、本発明のイメージセンサ１００はデュアル積分期間スキームを実行し、センサ１００のダイナミックレンジを増大するために単一の読取りチェーン（読取り回路１５０、セレクタ１４５、第１および第２メモリ回路１３９、１４０および列でコーダ１２０からなる）を用いるのみである。
【００２８】
次に、イメージセンサ１００の動作を図６に示す模範的なタイミング図について詳細に説明する。このタイミング図において、Ｔint_longは長積分期間の持続時間を表し、Ｔint_shortは短積分期間の持続時間を表す。更に、図６は、例えばＲＯＷｉ，ＲＯＷ(i+1)，ＲＯＷ(i+2)に対するリセット制御信号ＲＳＴ_0，ＲＳＴ_1，ＲＳＴ_2を示す。同様に、図6は、例えばＲＯＷｉ，ＲＯＷ(i+1)，ＲＯＷ(i+2)に対する転送制御信号ＴＸ_0，ＴＸ_1，ＴＸ_2および行選択信号ＳＥＬ_0，ＳＥＬ_1，ＳＥＬ_2を示す。水平ブランキング期間（ＨＢＬ）のタイミングも示されている。
【００２９】
図５および図６につき説明すると、瞬時t1において、選択された行（ＳＥＬ_0実行）内の既にリセットされた画素が読取り回路１５０に読み取られる。リセットされた画素はリセット制御信号ＲＳＴ-0が実行された瞬時と長積分期間の終了時との間の任意の瞬時に読み出すことができる。その短時間後の瞬時t2において、長積分期間（Ｔint_long）中に得られた画素信号Ｖsig(long)が転送され（ＴＸ_0実行）、読取り回路１５０に読み取られる。各読み取り画素に対し、読取り回路１５０内で差分信号Ｖout_Ｌ＝Ｖrst−Ｖsig(long)が生成され、増幅され、ディジタル化される。セレクタ回路１４５が各Ｖout_Ｌ信号を検査し、Ｖmaxに達したか否か決定し、その結果に応じて対応するフラグビットをセットする（例えば、Ｖout_Ｌ＜Ｖmaxの場合、フラグビット＝０；Ｖout_Ｌ≧Ｖmaxの場合、フラグビット＝１）。選択された行の各画素に対するＶout_Ｌ信号および関連するフラグビットは第１のメモリ１４０に書き込まれる。
【００３０】
これらの画素は再度リセットされ（短積分期間Ｔint_shortが開始）、約1水平ライン期間（１Ｈ）経過後（瞬時t3）に、選択された行（ＳＥＬ_0実行）内のリセットされた画素の値が読取り回路１５０に読み取られる。その短時間後の瞬時t4において、短積分期間（Ｔint_short）中に得られた画素信号Ｖsig(short)が転送され（ＴＸ_0実行）、読取り回路１５０に読み取られる。各読み取り画素に対し、読取り回路１５０内で差分信号Ｖout_Ｓ＝Ｖrst−Ｖsig(short)が生成され、増幅され、ディジタル化される。各画素に対し、セレクタ回路１４５が第1のメモリ１４０を検査して、該画素のフラグビットがセットされたか否か決定する。該画素のフラグビットがセットされている場合(たとえばフラグビット＝１)、セレクタ１４５は先に記憶したＶout_Ｌを新たに生成されたＶout_Ｓで上書きし、フラグビットはセットされたままとする。セレクタ１４５が、該画素のフラグビットはセットされていないと決定した場合には、Ｖout_Ｓは第1メモリ１４０に書き込まれない（Ｖout_Ｌのままとする）。
【００３１】
第１のメモリ１４０に記憶されたデータは次いで第２のメモリ１３０に転送され、該メモリから後続の処理（図９につき後に詳述する）のために出力される。その後、同一の手順がアレイ１６０の他の行に対し実行される。上述の動作はロールシャッター技術（即ち行単位積分）を用いている点に注意されたい。しかし、本発明は、すべての行が同時に積分期間となるグローバルシャッター動作とともに使用するのにも好適である。
【００３２】
図７および図８はイメージセンサ１００（図５）に用いる第１メモリ１４０の模範的な編成を示す。メモリ１４０は読み取るべき各画素に対してエントリ１４２を有する。各エントリ１４２はフラグビットとデータビットbit(7),．．．，bit(0)を有する。本例では、各エントリ１４２は８つのデータビットbit(7),．．．，bit(0)を含むが、データビットの数は撮像デバイスの解像度に対応し、８ビットに限定されない点に注意されたい。上述したように、本例では、画素のＶout_Ｌが閾値Ｖmaxより小さいとき、フラグビット位置に“０”が書き込まれる。他方、画素のＶout_Ｌが閾値Ｖmaxより大きいとき、フラグビット位置に“１”が書き込まれる。
【００３３】
短積分期間信号Ｖout_Ｓが得られると、セレクタ１４５が各エントリ１４２内のフラグビットを検査し、現在記憶しているＶout_Ｌデータを上書きする必要があるのか保持する必要があるのか決定する。画素のエントリ１４２が長積分期間中の飽和を示すフラグビット（例えばフラグビット＝１）を含む場合には、Ｖout_Ｓディジタルデータを先に記憶されたビットbit(7),．．．，bit(0)に上書きし、そうでない場合には、Ｖout_Ｌデータを保持する。いずれの場合にも、フラグビットは後続の画像処理（図９につき後述する）で使用されるために常に保持する。その後、記憶された情報は広ダイナミックレンジを有する合成出力を生成するために処理される。
【００３４】
図９は本発明の一実施例に従って構成された模範的な撮像デバイス２００を示す。撮像デバイス２００は、図５に示すイメージセンサ１００と、フラグチェッカ２０２と、シンセサイザブロック２０４と、画像処理ブロック２０６とを含む。所望の実施例では、フラグチェッカ２０２、シンセサイザブロック２０４および画像処理ブロック２０６は同一のイメージプロセッサ内に含める。
【００３５】
第２のメモリ１３０（図５）に記憶されたフラグビット情報はイメージセンサ１００から出力され、フラグチェッカ２０２に入力する。画素信号データbit(7),．．．，bit(0)はイメージセンサ１００から出力され、シンセサイザブロック２０４に入力する。フラグチェッカ２０２（シンセサイザブロックの一部とすることもできる）は、各画素についてそのフラグビットが長積分期間中の飽和を示すか否かを指示する信号をシンセサイザブロック２０４に送る。
【００３６】
フラグビットが非飽和(例えばフラグビット＝０)である場合には、シンセサイザブロック２０４は前記の方程式（１）を用いて、入力データビットbit(7),．．．，bit(0)に等しい出力 (即ち、図9に“signal(Long Tint)”として示すＶout_Ｌ)を生成する。フラグビットが飽和を示す場合には、シンセサイザブロック２０４は、前記の方程式（２）を用いて出力(即ち、図9に“Ｍ＊signal(Short Tint)＋Ｖmax−Ｖmin”として示すＭ＊Ｖout_Ｓ) を生成する。合成出力OUTPUTは必要な信号処理を実行するために画像処理ブロック２０６により使用することができる。画像処理ブロック２０６は合成出力OUTPUTを用いてＭを生成するとともに長積分期間を決定する(例えば、ＴＸおよびＲＳＴ制御信号の発生を制御する)ことができる。
【００３７】
色信号を得るためには、イメージセンサ１００はカラーフィルタ(例えば、ベイヤーマトリクスカラーフィルタ)を備える。各色信号の感度は異なる。異なる色信号（即ち赤、青、緑）に対し同一のＶmaxを使用する場合、各色信号のニー点は照度軸に対し互いにずれる。このことは、適正なホワイトバランスの取得を複雑にするために望ましくない。ホワイトバランス処理を簡単にするためには、各色信号のニー点を照度軸に対し同一にする必要がある。図１０に示すように、赤、緑および青画素読取りチャネルに対し３つの閾値Ｖmax_r, Ｖmax_gおよび Ｖmax_bをそれぞれ使用する。列並列構成を使用すると、各色チャネルに対する列増幅器の利得を適切な値に設定することができる。出力信号特性を、例えば赤チャネルで使用する特性に設定することができる。
【００３８】
図１１は、本発明の撮像デバイス２００(図９)を含むように変更された典型的なプロセッサシステム３００を示す。プロセッサベースシステム３００はイメージセンサデバイスを含むことができるディジタル回路を有するシステムが典型的である。このようなシステムは、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、カーナビゲーション、ビデオフォン、監視システム、オートフォーカスシステム、スタートラッカーシステム、動き検出システム、画像安定化システムおよびデータ圧縮システムを含むものとすることができ、何の制限もない。
【００３９】
システム３００、例えばカメラシステムは、一般に、マイクロプロセッサのような中央処理装置（ＣＰＵ）３０２を備え、該ＣＰＵはバス３０４を介して入／出力（Ｉ／Ｏ）装置３０６と通信する。撮像デバイス２００もバス３０４を介してＣＰＵ３０２と通信する。プロセッサベースシステム３００はランダムアクセスメモリ（ＲＡＭ）３１０も備え、フラッシュメモリのような取り外し可能メモリ３１５も含むことができ、これらのメモリもバス３０４を介してＣＰＵ３０２と通信する。撮像デバイス２００は、メモリの有無にかかわらず、ＣＰＵのようなプロセッサ、ディジタル信号プロセッサ、またはマイクロプロセッサと組み合わせ、単一の集積回路またはプロセッサと異なるチップ上に設けることができる。
【００４０】
本発明は他の実施例として図５および図９に示す本発明のデバイス１００，２００を製造する方法も含む点に注意されたい。例えば、代表的な一例では、本発明の撮像デバイスを製造する方法は、複数の行および列として編成された画素のアレイを設けるステップ、前記複数の列に接続された列読取り回路であって、各列から第１の積分期間と関連する第１の信号と第２の積分期間と関連する第２の信号を入力し、各列ごとに第１の信号に対応する第１のディジタル値および第２の信号に対応する第２のディジタル値を出力する列読取り回路を設けるステップ、第１のメモリを設けるステップと、および前記第１および第２のディジタル値を受信するよう接続されたセレクタ回路であって、各列ごとに、前記第１のディジタル値と、対応する標識であって、前記第１のディジタル値が所定の閾値に達した場合に第１の状態を、達しない場合に第２の状態を有する標識とを前記第１のメモリに記憶させ、前記対応する標識が前記第１の状態である場合に前記第２のディジタル値を前記第１のメモリに記憶するセレクタ回路を設けるステップを備える。
【００４１】
上述した方法およびデバイスは使用および生産しうる多くの方法およびデバイスのうちの好適な方法および代表的なデバイスを示している。上記の記載および図面は本発明の種々の目的、特徴および利点を達成する種々の実施例を説明している。しかし、本発明は上述した実施例に厳密に限定されるものではなく、特許請求の範囲に記載の本発明の精神および範囲内に入る予測不可能な本発明のどのような変更も本発明の一部とみなされるべきものとする。
【図面の簡単な説明】
【００４２】
【図１】慣例のイメージャの画素回路を示す。
【図２】慣例の撮像デバイスの一部分を示す。
【図３】長および短積分期間からの画素信号に対する画素出力対照度を表すグラフである。
【図４】合成画素出力対照度を表す儀ラフである。
【図５】本発明の一実施例に従って構成された典型的なイメージセンサの一部分を示す。
【図６】本発明の動作を説明するための典型的なタイミング図である。
【図７】本発明の一実施例に従うメモリ装置の典型的な編成（長積分期間後）を示す。
【図８】本発明の一実施例に従うメモリ装置の典型的な編成（短積分期間後）を示す。
【図９】本発明の一実施例に従って構成された撮像デバイスを示す。
【図１０】長および短積分期間からの赤、青および緑画素信号に対する画素出力対照度を表すグラフである。
【図１１】本発明の一実施例に従って構成された少なくとも一つのイメージャを組み込んだプロセッサシステムを示す。
【符号の説明】
【００４３】
１００ イメージセンサ
１１０ 行ドライバ
１２０ 列デコーダ
１３０ 第２のメモリ
１４０ 第１のメモリ
１４５ セレクタ回路
１５０ 読取り回路
１６０ 画素アレイ
２００ 撮像デバイス
２０２ フラグチェッカ
２０４ シンセサイザブロック
２０６ 画像処理ブロック
【技術分野】
【０００１】
本発明は、撮像デバイス、特に選択読取りによる広ダイナミックレンジ撮像デバイスに関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージャ(撮像デバイス)回路は画素セルの焦平面アレイを含み、各セルは基板上に位置するフォトセンサ、例えばフォトゲート、フォトコンダクタ（光導電体）またはフォトダイオードを含み、基板内部で発生した光生成電荷を蓄積する。各画素セルは基板上または内部に形成された電荷検出領域を有し、該領域は読取り回路の一部である出力トランジスタのゲートに接続される。電荷検出領域はフローティング拡散層領域として構成するこができる。イメージャ回路によっては、各画素は、フォトセンサからの電荷を検出領域へ転送するトランジスタのような少なくとも１つの電子デバイスと、電荷転送前に検出領域を所定の電荷レベルにリセットする典型的にはトランジスタのような少なくとも１つの電子デバイスとを含むことができる。
【０００３】
ＣＭＯＳイメージャにおいては、画素の能動素子が次の所要の機能：（１）光子−電荷変換；（２）イメージ電荷の蓄積；（３）検出領域への電荷の転送前における該領域の既知の状態へのリセット；（４）検出領域への電荷増幅を伴う電荷の転送；（５）読み取り画素の選択；（６）画素電荷を表す信号の増幅出力；を実行する。光電荷は、電荷蓄積領域から検出領域へ移動するときに増幅することができる。検出領域における電荷を代表的にはソースフォロワ出力トランジスタによって画素出力電圧に変換する。
【０００４】
上述したタイプのＣＭＯＳイメージャは、例えば、Ｍｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ社に譲渡されたＵＳ特許第６，１４０，６３０号（特許文献１）、ＵＳ特許第６，３７６，８６８号（特許文献２）、ＵＳ特許第６，３１０，３６６号（特許文献３）、ＵＳ特許第６，３２６，６５２号（特許文献４）、ＵＳ特許第６，２０４，５２４号（特許文献５）、ＵＳ特許第６，３３３，２０５号（特許文献６）に記載されているように公知であり、これらのＵＳ特許のすべてが参考のために盛り込まれているものとする。
【０００５】
【特許文献１】ＵＳ特許第６，１４０，６３０号
【特許文献２】ＵＳ特許第６，３７６，８６８号
【特許文献３】ＵＳ特許第６，３１０，３６６号
【特許文献４】ＵＳ特許第６，３２６，６５２号
【特許文献５】ＵＳ特許第６，２０４，５２４号
【特許文献６】ＵＳ特許第６，３３３，２０５号
【０００６】
代表的な４トランジスタ（４Ｔ）ＣＭＯＳ画素を図１に示す。画素１０はフォトセンサ１２（例えばフォトダイオード、フォトゲート等）、転送トランジスタ１４、フローティング拡散層領域ＦＤ、リセットトランジスタ１６、ソースフォロワトランジスタ１８および行選択トランジスタ２０を含む。フォトセンサ１２は、転送トランジスタ１４が転送ゲート制御信号ＴＸにより駆動されたとき、転送トランジスタ１４を経てフローティング拡散層領域ＦＤに接続される。
【０００７】
リセットトランジスタ１６はフローティング拡散層領域ＦＤとアレイ画素供給電圧Ｖaa_pixとの間に接続される。リセット制御信号ＲＳＴは、既知のように、リセットトランジスタ１６を駆動し、フローティング拡散層領域ＦＤをアレイ画素供給電圧Ｖaa_pixレベルにリセットする。
【０００８】
ソースフォロワトランジスタ１８は、フローティング拡散層領域ＦＤに接続されたゲートを有し、アレイ画素供給電圧Ｖaa_pixと行選択トランジスタ２０との間に接続される。ソースフォロワトランジスタ１８はフローティング拡散層領域ＦＤに移された電荷を出力電圧信号Ｖoutに変換する。行選択トランジスタ２０は行選択信号ＳＥＬにより制御可能であり、ソースフォロワトランジスタ１８とその出力電圧信号Ｖoutを画素アレイの列ライン２２に選択的に接続する。
【０００９】
イメージャの重要な性能特性はそのダイナミックレンジである。小さな光信号を検知し大きな照度または輝度変化を有する画像を獲得する多くの用途において大きなダイナミックレンジが望まれる。特に、イメージャのダイナミックレンジは、イメージャが飽和状態下で検出する最大照度とイメージャが１に等しい信号対雑音比（ＳＮＲ）で検出する照度との比として定義することができる。シーンのダイナミックレンジは、その最高照度レベル対その最低照度レベルの比として表すこともできる。
【００１０】
イントラシーンダイナミックレンジは、イメージャにより単一フレームの画像データ内に蓄積しうる入射信号のレンジに関連する。高いダイナミックレンジの入射信号を発生するシーンの例としては、屋外窓を有する室内、日陰と明るい日光が混在する屋外、人工照明と影が混在する夜間シーンがあり、また自動車に関しては、明るい日中におけるトンネルまたは暗い場所への自動車の侵入退出などがある。
【００１１】
高いダイナミックレンジを有する撮像デバイスを作成する種々のアプローチが文献に記載されている。殆どのアプローチの共通の特徴は、画素の範囲内で対数スケール（いわゆる対数画素）への全変換を用いるか線形・対数応答領域を用いることによる圧伸処理（即ち信号値を非線形スケールで丸め、圧縮し、その後同一の非線形スケールを用いて伸長する処理）にある。これらのアプローチはいくつかの大きな欠点を有する。第１に、直線−対数遷移部のニー点は制御が難しく、出力画像に固定のパターン雑音を生ずる。第２に、弱い光の下では回路の対数部分は応答が遅く、遅延を生ずる。第３に、電圧領域（または電荷領域）における信号の対数表現は、固定のパターン雑音による信号の小変化が対数表現信号に大きな変化をもたらす。
【００１２】
リニアアプローチもダイナミックレンジを増大するために使用されている。この場合には、いくつかの異なる積分画素信号を発生させるために積分時間をフレームキャプチャ中に変化させる。ＣＭＯＳ画素においては、積分時間はキャパシタまたは電荷ウエルがフォトセンサの入射光に対する露光の結果としてプリチャージレベル（即ち、リセット電圧レベル）から電荷を蓄積または電圧を放電する期間である。積分された信号はその後読み取られサンプリングされる。画素の蓄積電荷が積分期間中にそれ以上増大または減少し得ない点に上昇または下降したとき、この画素は飽和点に達したという。
【００１３】
図２は、イントラシーンダイナミックレンジを増大するデュアルサンプリング、デュアル出力アプローチを用いる慣例のイメージャデバイス５０の一部分を示す。このデバイス５０は、Ｙａｄｉｄ−Ｐｅｃｈｔ 他により、「Ｗｉｄｅ Ｉｎｔｒａｓｃｅｎｅ Ｄｙｎａｍｉｃ Ｒａｎｇｅ ＣＭＯＳ ＡＰＳ Ｕｓｉｎｇ Ｄｕａｌ Ｓａｍｐｌｉｎｇ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ｖｏｌ．４４、Ｎｏ．１０、ｐｐ．１７２１−２３、１９７７年１０月、に記載されている。デバイス５０は画素１０のアレイ６０と２列の並列読取りチェーン５４，５６を含む。動作状態では、第１画素行ＲＯＷｎが第１読取りチェーン５４にコピーされ、そのプロセス中にリセットされる。この動作の直後に、第２行ＲＯＷｎ−ｄが第２読取りチェーン５６にコピーされる（同様にそのプロセス中にリセットされる）。読取りチェーン５４，５６が走査され、画素信号が読み取られ、チップ外で融合される。
【００１４】
デバイス５０は増大したイントラシーンダイナミックレンジを有するが、追加の読取りチェーン５６、大きなダイサイズおよび多数の入／出力（Ｉ／Ｏ）ピンを必要とし、不所望である。したがって、イメージャで使用するダイサイズおよびＩ／Ｏピンの数を増大することなくダイナミックレンジを増大し得るイメージャおよびイメージャの動作方法が必要とされ、望まれている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、ダイサイズおよびＩ／Ｏピンの数を増大することなく増大したダイナミックレンジを有するイメージャおよび該イメージャの動作方法を提供することにある。
【課題を解決するための手段】
【００１６】
上述した特徴および他の特徴および利点は、本発明の種々の典型的な実施例において、一つの読取りチェーンを必要とするのみである、デュアル積分、選択読取り動作方法をイメージャに設けることにより達成される。一画素行からの第１の信号を第１の積分期間後にディジタル化しメモリに記憶する。第１の積分期間中に所定の閾値に到達した各画素に対してフラグをセットしメモリに記憶する。同一の画素行からの第２の信号を第２の短い積分期間後に読み取る。画素の対応するフラグビットがセットされた場合には、第２の信号を記憶し（第１の信号に上書きする）、続いて処理回路で使用してフルレンジ信号と第２の信号の組み合わせに基づく適切な画素信号を生成する。そうでない場合には、第１の信号を処理回路で処理する。
【発明を実施するための最良の形態】
【００１７】
本発明の上記の特徴及び他の利点及び特徴は図面を参照して以下に記載する模範的な実施例の詳細な説明からより一層明らかになる。
本発明は、１フレームにつき２つの異なる積分期間と選択読取り処理を用いることによって広いダイナミックレンジをイメージャに与える。第１の積分期間を今日のイメージャにしばしば使用されている標準積分期間とするが、第２の積分期間は単一水平ライン期間（ここでは「１Ｈ」と呼ぶ）以下とするのが望ましい。第１の積分期間は第２の積分期間より長いため、ここでは第１の積分期間をときどき長積分期間と呼び、第２の積分期間を短積分期間と呼ぶ。
【００１８】
以下に詳細に検討するように、本発明は簡単な構成を有し、サンプルホールド（Ｓ／Ｈ）回路、アナログ−ディジタルコンバータ（ＡＤＣ）およびメモリ回路がイメージャ画素アレイの片側に（単一読取りチェーンを形成するように平行列構成に）組み込まれる。本発明は選択読取りプロセスを使用する。一つの読取りチェーンのみが存在し、冗長読取りが存在しないので、高速読取りと減少した数のＩ／Ｏピンが提供される。本発明は（以下に詳細に説明するように）リニア出力信号を使用し、カラー信号の場合にも簡単な信号処理を提供する。
【００１９】
図につき説明すると、同一の番号は同等の素子を示す。図３は長および短積分期間から得られる画素信号に対する画素出力Ｖout対照度のグラフを示す。第１の曲線７０は長積分期間を表し、第２の曲線７４は短積分期間を表す。長積分期間中に強い照明が存在すると、画素およびその出力Ｖoutは最終的に飽和する。これが起こると、飽和レベルを超える出力は（信号が飽和に達した事実以外に）信号の強度に関する追加の情報を何も含まない。しかし、以下に記載するように、これが生起するとき、第２の短積分期間から得られる出力Ｖoutから意味のある情報が得られる。
【００２０】
したがって、本発明の原理の一つは、有用な出力信号情報を長積分期間から得られる非飽和信号（領域７２）または第１積分期間が飽和を生じるときに短積分期間から得られる信号（領域７６）とすることにある。更に、イメージャは両積分期間からの信号のすべてを保持することは重要でなく、また必要ない。実際上、広いダイナミックレンジを得るために必要なことは、領域７２（非飽和時）または領域７６（飽和時）に含まれる情報を各画素に対し保持することにある。
【００２１】
本発明の一つの重要な特徴は、飽和点として画素の実際の飽和点ではなく信号スライスレベルＶmaxを使用することにある。信号スライスレベルＶmaxの使用によりイメージャ全域における不均一飽和レベルと関連する問題が回避される。これは、出力信号を図４に示すように合成するときに特に有益である。
【００２２】
図４につき説明すると、曲線８０は本発明による合成画素出力を表す。曲線８０から明らかなように、画素を飽和させるほど十分に照明されてないときは、合成出力は長積分期間からの出力を含み、何の信号処理も伴わない。即ち、
（１） 合成出力＝Ｖout(long)
ここで、Ｖout(long)は長積分期間からの画素出力である。しかし、Ｖout(long)がＶmax（擬似飽和レベル）に到達すると、合成出力は次のように飽和レベルに加算された短積分期間からの出力を含む。
（２） 合成出力＝Ｍ＊Ｖout(short)＋Vmax−Ｖmin
ここで、Ｖout(short)は短積分期間からの画素出力であり、ＶminはＶout(long)のＶmax到達時のＶout(short)の値であり、Ｍはイメージプロセッサ（後述する）により決定される増倍率である。
【００２３】
図５は本発明の上述した原理を用いる典型的なイメージセンサ１００の一部分を示す。イメージセンサ１００は、行ドライバ１１０、列デコーダ１２０、２つのメモリ回路１３０，１４０、セレクタ回路１４５、読取り回路１５０（サンプルホールド、差動増幅器およびアナログ−ディジタルコンバータ回路を含む）および画素アレイ１６０を含む。アレイ１６０は、所定数の行（例えばＲＯＷｉ，ＲＯＷ（ｉ＋１），ＲＯＷ（ｉ＋２））および列に配置された画素、例えば図１に示される画素１０を含む。ここで検討する画素は、一例として、４トランジスタ（４Ｔ）画素回路を例示し説明するが、本発明は４トランジスタ（４Ｔ）画素に限定されるものでなく、これより少数（例えば３Ｔ）または多数（例えば５Ｔ）のトランジスタを有する他の画素構成に対しても使用しうる点に注意されたい。
【００２４】
読取り回路１５０内のサンプルホールド回路、増幅器およびアナログ−ディジタルコンバータは既知のように列並列処理のために並列に配置される。動作状態においては、アレイ１６０内の各行の全画素が行ドライバ１１０により駆動される行選択ラインＳＥＬ（図１）によって同時にターンオンされる。次に、選択された行（例えばＲＯＷｉ）内の各画素からのリセット信号と画素信号をサンプルホールドし、差動増幅して差分信号を形成し、この差分信号を読み取り回路１５０内でディジタル信号に変換する。
【００２５】
最初に、選択された行内の画素がリセットされ、長積分期間を開始する。選択された行からリセット信号Ｖrstが読取り回路１５０のサンプルホールド回路に読み込まれる。長積分期間の終了時に、選択された行からの画素信号Ｖsigが読み取り回路１５０に読み込まれ、ここで差分信号（Ｖout＝Ｖrst−Ｖsig）が生成され、ディジタル信号に変換される。セレクタ回路１４５は各読取り画素について画素出力ＶoutがＶmaxに到達したか決定する。特定の画素の出力ＶoutがＶmaxに到達すると、セレクタ１４５は該画素の対応フラグビットを飽和を示す値（例えば論理値１）にセットする。Ｖoutおよびフラグビットを表すディジタルデータが第１のメモリ１４０に書き込まれる。長積分期間は、転送およびリセット制御信号ＴＸおよびＲＳＴ（図１）のパルスを現在の照明状態に従って供給することにより制御することができる点（即ち自動光制御技術を本発明とともに用いることができる点）に注意されたい。
【００２６】
選択された行の画素が再びリセットされる。これにより短積分期間が開始し、この積分期間は１水平ライン期間（１Ｈ）以下である。選択された行からのリセット信号Ｖrstがサンプルホールド回路に読み込まれる。短積分期間の終了時に、選択された行からの画素信号Ｖsigが読み取り回路１５０に読み込まれ、ここで差分信号（Ｖout＝Ｖrst−Ｖsig）が生成され、ディジタル信号に変換される。該画素と関連するフラグが長積分期間中の飽和を示す場合には、短積分期間と関連するＶoutが第１のメモリ１４０に書き込まれる。フラグビットは、必要に応じ、ＡＤＣのキャリービットと置き換えることもできる。
【００２７】
第１のメモリ１４０の内容（即ち、長又は短積分期間と関連するＶoutおよび対応するフラグビット）が次いで第２のメモリ１３０にコピーされる。第２のメモリ１３０からディジタル情報が列デコーダ１２０の制御の下で読み出される。このように、本発明のイメージセンサ１００はデュアル積分期間スキームを実行し、センサ１００のダイナミックレンジを増大するために単一の読取りチェーン（読取り回路１５０、セレクタ１４５、第１および第２メモリ回路１３９、１４０および列でコーダ１２０からなる）を用いるのみである。
【００２８】
次に、イメージセンサ１００の動作を図６に示す模範的なタイミング図について詳細に説明する。このタイミング図において、Ｔint_longは長積分期間の持続時間を表し、Ｔint_shortは短積分期間の持続時間を表す。更に、図６は、例えばＲＯＷｉ，ＲＯＷ(i+1)，ＲＯＷ(i+2)に対するリセット制御信号ＲＳＴ_0，ＲＳＴ_1，ＲＳＴ_2を示す。同様に、図6は、例えばＲＯＷｉ，ＲＯＷ(i+1)，ＲＯＷ(i+2)に対する転送制御信号ＴＸ_0，ＴＸ_1，ＴＸ_2および行選択信号ＳＥＬ_0，ＳＥＬ_1，ＳＥＬ_2を示す。水平ブランキング期間（ＨＢＬ）のタイミングも示されている。
【００２９】
図５および図６につき説明すると、瞬時t1において、選択された行（ＳＥＬ_0実行）内の既にリセットされた画素が読取り回路１５０に読み取られる。リセットされた画素はリセット制御信号ＲＳＴ-0が実行された瞬時と長積分期間の終了時との間の任意の瞬時に読み出すことができる。その短時間後の瞬時t2において、長積分期間（Ｔint_long）中に得られた画素信号Ｖsig(long)が転送され（ＴＸ_0実行）、読取り回路１５０に読み取られる。各読み取り画素に対し、読取り回路１５０内で差分信号Ｖout_Ｌ＝Ｖrst−Ｖsig(long)が生成され、増幅され、ディジタル化される。セレクタ回路１４５が各Ｖout_Ｌ信号を検査し、Ｖmaxに達したか否か決定し、その結果に応じて対応するフラグビットをセットする（例えば、Ｖout_Ｌ＜Ｖmaxの場合、フラグビット＝０；Ｖout_Ｌ≧Ｖmaxの場合、フラグビット＝１）。選択された行の各画素に対するＶout_Ｌ信号および関連するフラグビットは第１のメモリ１４０に書き込まれる。
【００３０】
これらの画素は再度リセットされ（短積分期間Ｔint_shortが開始）、約1水平ライン期間（１Ｈ）経過後（瞬時t3）に、選択された行（ＳＥＬ_0実行）内のリセットされた画素の値が読取り回路１５０に読み取られる。その短時間後の瞬時t4において、短積分期間（Ｔint_short）中に得られた画素信号Ｖsig(short)が転送され（ＴＸ_0実行）、読取り回路１５０に読み取られる。各読み取り画素に対し、読取り回路１５０内で差分信号Ｖout_Ｓ＝Ｖrst−Ｖsig(short)が生成され、増幅され、ディジタル化される。各画素に対し、セレクタ回路１４５が第1のメモリ１４０を検査して、該画素のフラグビットがセットされたか否か決定する。該画素のフラグビットがセットされている場合(たとえばフラグビット＝１)、セレクタ１４５は先に記憶したＶout_Ｌを新たに生成されたＶout_Ｓで上書きし、フラグビットはセットされたままとする。セレクタ１４５が、該画素のフラグビットはセットされていないと決定した場合には、Ｖout_Ｓは第1メモリ１４０に書き込まれない（Ｖout_Ｌのままとする）。
【００３１】
第１のメモリ１４０に記憶されたデータは次いで第２のメモリ１３０に転送され、該メモリから後続の処理（図９につき後に詳述する）のために出力される。その後、同一の手順がアレイ１６０の他の行に対し実行される。上述の動作はロールシャッター技術（即ち行単位積分）を用いている点に注意されたい。しかし、本発明は、すべての行が同時に積分期間となるグローバルシャッター動作とともに使用するのにも好適である。
【００３２】
図７および図８はイメージセンサ１００（図５）に用いる第１メモリ１４０の模範的な編成を示す。メモリ１４０は読み取るべき各画素に対してエントリ１４２を有する。各エントリ１４２はフラグビットとデータビットbit(7),．．．，bit(0)を有する。本例では、各エントリ１４２は８つのデータビットbit(7),．．．，bit(0)を含むが、データビットの数は撮像デバイスの解像度に対応し、８ビットに限定されない点に注意されたい。上述したように、本例では、画素のＶout_Ｌが閾値Ｖmaxより小さいとき、フラグビット位置に“０”が書き込まれる。他方、画素のＶout_Ｌが閾値Ｖmaxより大きいとき、フラグビット位置に“１”が書き込まれる。
【００３３】
短積分期間信号Ｖout_Ｓが得られると、セレクタ１４５が各エントリ１４２内のフラグビットを検査し、現在記憶しているＶout_Ｌデータを上書きする必要があるのか保持する必要があるのか決定する。画素のエントリ１４２が長積分期間中の飽和を示すフラグビット（例えばフラグビット＝１）を含む場合には、Ｖout_Ｓディジタルデータを先に記憶されたビットbit(7),．．．，bit(0)に上書きし、そうでない場合には、Ｖout_Ｌデータを保持する。いずれの場合にも、フラグビットは後続の画像処理（図９につき後述する）で使用されるために常に保持する。その後、記憶された情報は広ダイナミックレンジを有する合成出力を生成するために処理される。
【００３４】
図９は本発明の一実施例に従って構成された模範的な撮像デバイス２００を示す。撮像デバイス２００は、図５に示すイメージセンサ１００と、フラグチェッカ２０２と、シンセサイザブロック２０４と、画像処理ブロック２０６とを含む。所望の実施例では、フラグチェッカ２０２、シンセサイザブロック２０４および画像処理ブロック２０６は同一のイメージプロセッサ内に含める。
【００３５】
第２のメモリ１３０（図５）に記憶されたフラグビット情報はイメージセンサ１００から出力され、フラグチェッカ２０２に入力する。画素信号データbit(7),．．．，bit(0)はイメージセンサ１００から出力され、シンセサイザブロック２０４に入力する。フラグチェッカ２０２（シンセサイザブロックの一部とすることもできる）は、各画素についてそのフラグビットが長積分期間中の飽和を示すか否かを指示する信号をシンセサイザブロック２０４に送る。
【００３６】
フラグビットが非飽和(例えばフラグビット＝０)である場合には、シンセサイザブロック２０４は前記の方程式（１）を用いて、入力データビットbit(7),．．．，bit(0)に等しい出力 (即ち、図9に“signal(Long Tint)”として示すＶout_Ｌ)を生成する。フラグビットが飽和を示す場合には、シンセサイザブロック２０４は、前記の方程式（２）を用いて出力(即ち、図9に“Ｍ＊signal(Short Tint)＋Ｖmax−Ｖmin”として示すＭ＊Ｖout_Ｓ) を生成する。合成出力OUTPUTは必要な信号処理を実行するために画像処理ブロック２０６により使用することができる。画像処理ブロック２０６は合成出力OUTPUTを用いてＭを生成するとともに長積分期間を決定する(例えば、ＴＸおよびＲＳＴ制御信号の発生を制御する)ことができる。
【００３７】
色信号を得るためには、イメージセンサ１００はカラーフィルタ(例えば、ベイヤーマトリクスカラーフィルタ)を備える。各色信号の感度は異なる。異なる色信号（即ち赤、青、緑）に対し同一のＶmaxを使用する場合、各色信号のニー点は照度軸に対し互いにずれる。このことは、適正なホワイトバランスの取得を複雑にするために望ましくない。ホワイトバランス処理を簡単にするためには、各色信号のニー点を照度軸に対し同一にする必要がある。図１０に示すように、赤、緑および青画素読取りチャネルに対し３つの閾値Ｖmax_r, Ｖmax_gおよび Ｖmax_bをそれぞれ使用する。列並列構成を使用すると、各色チャネルに対する列増幅器の利得を適切な値に設定することができる。出力信号特性を、例えば赤チャネルで使用する特性に設定することができる。
【００３８】
図１１は、本発明の撮像デバイス２００(図９)を含むように変更された典型的なプロセッサシステム３００を示す。プロセッサベースシステム３００はイメージセンサデバイスを含むことができるディジタル回路を有するシステムが典型的である。このようなシステムは、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、カーナビゲーション、ビデオフォン、監視システム、オートフォーカスシステム、スタートラッカーシステム、動き検出システム、画像安定化システムおよびデータ圧縮システムを含むものとすることができ、何の制限もない。
【００３９】
システム３００、例えばカメラシステムは、一般に、マイクロプロセッサのような中央処理装置（ＣＰＵ）３０２を備え、該ＣＰＵはバス３０４を介して入／出力（Ｉ／Ｏ）装置３０６と通信する。撮像デバイス２００もバス３０４を介してＣＰＵ３０２と通信する。プロセッサベースシステム３００はランダムアクセスメモリ（ＲＡＭ）３１０も備え、フラッシュメモリのような取り外し可能メモリ３１５も含むことができ、これらのメモリもバス３０４を介してＣＰＵ３０２と通信する。撮像デバイス２００は、メモリの有無にかかわらず、ＣＰＵのようなプロセッサ、ディジタル信号プロセッサ、またはマイクロプロセッサと組み合わせ、単一の集積回路またはプロセッサと異なるチップ上に設けることができる。
【００４０】
本発明は他の実施例として図５および図９に示す本発明のデバイス１００，２００を製造する方法も含む点に注意されたい。例えば、代表的な一例では、本発明の撮像デバイスを製造する方法は、複数の行および列として編成された画素のアレイを設けるステップ、前記複数の列に接続された列読取り回路であって、各列から第１の積分期間と関連する第１の信号と第２の積分期間と関連する第２の信号を入力し、各列ごとに第１の信号に対応する第１のディジタル値および第２の信号に対応する第２のディジタル値を出力する列読取り回路を設けるステップ、第１のメモリを設けるステップと、および前記第１および第２のディジタル値を受信するよう接続されたセレクタ回路であって、各列ごとに、前記第１のディジタル値と、対応する標識であって、前記第１のディジタル値が所定の閾値に達した場合に第１の状態を、達しない場合に第２の状態を有する標識とを前記第１のメモリに記憶させ、前記対応する標識が前記第１の状態である場合に前記第２のディジタル値を前記第１のメモリに記憶するセレクタ回路を設けるステップを備える。
【００４１】
上述した方法およびデバイスは使用および生産しうる多くの方法およびデバイスのうちの好適な方法および代表的なデバイスを示している。上記の記載および図面は本発明の種々の目的、特徴および利点を達成する種々の実施例を説明している。しかし、本発明は上述した実施例に厳密に限定されるものではなく、特許請求の範囲に記載の本発明の精神および範囲内に入る予測不可能な本発明のどのような変更も本発明の一部とみなされるべきものとする。
【図面の簡単な説明】
【００４２】
【図１】慣例のイメージャの画素回路を示す。
【図２】慣例の撮像デバイスの一部分を示す。
【図３】長および短積分期間からの画素信号に対する画素出力対照度を表すグラフである。
【図４】合成画素出力対照度を表す儀ラフである。
【図５】本発明の一実施例に従って構成された典型的なイメージセンサの一部分を示す。
【図６】本発明の動作を説明するための典型的なタイミング図である。
【図７】本発明の一実施例に従うメモリ装置の典型的な編成（長積分期間後）を示す。
【図８】本発明の一実施例に従うメモリ装置の典型的な編成（短積分期間後）を示す。
【図９】本発明の一実施例に従って構成された撮像デバイスを示す。
【図１０】長および短積分期間からの赤、青および緑画素信号に対する画素出力対照度を表すグラフである。
【図１１】本発明の一実施例に従って構成された少なくとも一つのイメージャを組み込んだプロセッサシステムを示す。
【符号の説明】
【００４３】
１００ イメージセンサ
１１０ 行ドライバ
１２０ 列デコーダ
１３０ 第２のメモリ
１４０ 第１のメモリ
１４５ セレクタ回路
１５０ 読取り回路
１６０ 画素アレイ
２００ 撮像デバイス
２０２ フラグチェッカ
２０４ シンセサイザブロック
２０６ 画像処理ブロック
【特許請求の範囲】
【請求項１】
複数の行および列として編成された画素のアレイと、
前記複数の列に接続された列読取り回路であって、各列から第１の積分期間と関連する第１の信号および第２の積分期間と関連する第２の信号を入力し、各列ごとに第１の信号に対応する第１のディジタル値および第２の信号に対応する第２のディジタル値を出力する列読取り回路と、
第１のメモリと、
前記第１および第２のディジタル値を受信するよう接続されたセレクタ回路であって、各列ごとに、前記第１のディジタル値と、前記第１のディジタル値が所定の閾値に到達した場合に第１の状態を、到達しない場合に第２の状態を有する対応する標識とを前記第１のメモリに記憶させ、前記対応する標識が前記第１の状態である場合に前記第２のディジタル値を前記第１のメモリに記憶させるセレクタ回路と、
を備えることを特徴とする撮像デバイス。
【請求項２】
前記第１の積分期間は前記第２の積分期間より長いことを特徴とする請求項１記載の撮像デバイス。
【請求項３】
１つの列に対する前記第１の信号は、前記第１の積分期間の開始時に得られるリセット信号と前記第１の積分期間中に得られる画素信号とを含むことを特徴とする請求項２記載の撮像デバイス。
【請求項４】
１つの列に対する前記第２の信号は、前記第２の積分期間の開始時に得られるリセット信号と前記第２の積分期間中に得られる画素信号とを含むことを特徴とする請求項３記載の撮像デバイス。
【請求項５】
前記第２の積分期間は水平ライン期間以下であることを特徴とする請求項１記載の撮像デバイス。
【請求項６】
前記所定の閾値は画素の擬似飽和レベルに対応する電圧レベルからなることを特徴とする請求項１記載の撮像デバイス。
【請求項７】
前記第１のメモリの内容をコピーする第２のメモリと、
前記第２のメモリからの情報を用いて各読取り画素に対する合成画素出力信号を生成し出力する画像処理回路と、
を更に備えることを特徴とする請求項１記載の撮像デバイス。
【請求項８】
前記画像処理回路は、前記第１の状態の標識を有する各画素に対して、前記第２のディジタル値を前記所定の閾値と前記第２のディジタル値に対する最小閾値との差に対応する値に加算することによって前記合成出力を生成することを特徴とする請求項７記載の撮像デバイス。
【請求項９】
前記画像処理回路は、前記第２の状態の標識を有する各画素に対して、前記第１のディジタル値を用いて前記合成出力を生成することを特徴とする請求項７記載の撮像デバイス。
【請求項１０】
前記画像処理回路は、
各標識の状態を検査し出力するフラグチェッカと、
前記標識の状態に基づいて前記合成出力を生成するシンセサイザブロックと、
処理情報を前記シンセサイザブロックに供給する画像処理ブロックと、
を備えることを特徴とする請求項７記載の撮像デバイス。
【請求項１１】
前記第１および第２のディジタル値は色画素信号を表し、前記所定の閾値は複数の色信号閾値を有し、前記セレクタ回路は各第１のディジタル値と関連する色を決定し、前記第１のディジタル値それぞれの色閾値と比較して対応するフラグを第１または第２の状態にセットすることを特徴とする請求項１記載の撮像デバイス。
【請求項１２】
複数の行および列として編成された画素のアレイと、
各列から第１の積分期間と関連する第１の信号および第２の積分期間と関連する第２の信号を入力する手段と
前記第１の信号に対応する第１のディジタル値および前記第２の信号に対応する第２のディジタル値を発生する手段と、
各第１のディジタル値を記憶する手段と、
各第１のディジタル値を、該第１のディジタル値が所定の閾値に到達したとき、対応する第２のディジタル値で上書きする手段と、
を備えることを特徴とするＣＭＯＳ撮像デバイス。
【請求項１３】
前記第１の積分期間は前記第２の積分期間より長いことを特徴とする請求項１２記載の撮像デバイス。
【請求項１４】
１つの列に対する前記第１の信号は、前記第１の積分期間の開始時に得られるリセット信号と前記第１の積分期間中に得られる画素信号とを含むことを特徴とする請求項１２記載の撮像デバイス。
【請求項１５】
１つの列に対する前記第２の信号は、前記第２の積分期間の開始時に得られるリセット信号と前記第２の積分期間中に得られる画素信号とを含むことを特徴とする請求項１４記載の撮像デバイス。
【請求項１６】
前記第２の積分期間は水平ライン期間以下であることを特徴とする請求項１２記載の撮像デバイス。
【請求項１７】
前記所定の閾値は画素の擬似飽和レベルに対応する電圧レベルからなることを特徴とする請求項１２記載の撮像デバイス。
【請求項１８】
撮像デバイスを備えるプロセッサシステムであって、
前記撮像デバイスは、
複数の行および列として編成された画素のアレイと、
前記複数の列に接続された列読取り回路であって、各列から第１の積分期間と関連する第１の信号および第２の積分期間と関連する第２の信号を入力し、各列ごとに第１の信号に対応する第１のディジタル値および第２の信号に対応する第２のディジタル値を出力する列読取り回路と、
第１のメモリと、
前記第１および第２のディジタル値を受信するよう接続されたセレクタ回路であって、各列にごとに、前記第１のディジタル値と、前記第１のディジタル値が所定の閾値に到達した場合に第１の状態を、到達しない場合に第２の状態を有する対応する標識とを前記第１のメモリに記憶させ、前記対応する標識が前記第１の状態である場合に前記第２のディジタル値を前記第１のメモリに記憶させるセレクタ回路とを備える、
ことを特徴とするプロセッサシステム。
【請求項１９】
前記第１の積分期間は前記第２の積分期間より長いことを特徴とする請求項１８記載のシステム。
【請求項２０】
１つの列に対する前記第１の信号は、前記第１の積分期間の開始時に得られるリセット信号と前記第１の積分期間中に得られる画素信号とを含むことを特徴とする請求項１９記載のシステム。
【請求項２１】
１つの列に対する前記第２の信号は、前記第２の積分期間の開始時に得られるリセット信号と前記第２の積分期間中に得られる画素信号とを含むことを特徴とする請求項２０記載のシステム。
【請求項２２】
前記第２の積分期間は水平ライン期間以下であることを特徴とする請求項１８記載のシステム。
【請求項２３】
前記所定の閾値は画素の擬似飽和レベルに対応する電圧レベルからなることを特徴とする請求項１８記載のシステム。
【請求項２４】
前記撮像デバイスは、更に、
前記第１のメモリの内容をコピーする第２のメモリと、
前記第２のメモリからの情報を用いて各読取り画素に対する合成画素出力信号を生成し出力する画像処理回路と、
を備えることを特徴とする請求項１８記載のシステム。
【請求項２５】
前記画像処理回路は、前記第１の状態の標識を有する各画素に対して、前記所定の閾値と前記第２のディジタル値に対する最小閾値との差に対応する値に前記第２のディジタル値を加算することによって前記合成出力を生成することを特徴とする請求項２４記載のシステム。
【請求項２６】
前記画像処理回路は、前記第２の状態の標識を有する各画素に対して、前記第１のディジタル値を用いて前記合成出力を生成することを特徴とする請求項２４記載のシステム。
【請求項２７】
前記画像処理回路は、
各標識の状態を検査し出力するフラグチェッカと、
前記標識の状態に基づいて前記合成出力を生成するシンセサイザブロックと、
処理情報を前記シンセサイザブロックに供給する画像処理ブロックと、
を備えることを特徴とする請求項２４記載のシステム。
【請求項２８】
前記第１および第２のディジタル値は色画素信号を表し、前記所定の閾値は複数の色信号閾値を有し、前記セレクタ回路は各第１のディジタル値と関連する色を決定し、前記第１のディジタル値それぞれの色閾値と比較して対応するフラグを第１または第２の状態にセットすることを特徴とする請求項１８記載のシステム。
【請求項２９】
ＣＭＯＳ撮像デバイスを備えるプロセッサシステムであって、
該撮像デバイスは、
複数の行および列として編成された画素のアレイと、
各列から第１の積分期間と関連する第１の信号および第２の積分期間と関連する第２の信号を入力する手段と
前記第１の信号に対応する第１のディジタル値および前記第２の信号に対応する第２のディジタル値を発生する手段と、
各第１のディジタル値を記憶する手段と、
各第１のディジタル値を、該第１のディジタル値が所定の閾値に到達したとき、対応する第２のディジタル値で上書きする手段とを備える、
ことを特徴とするプロセッサシステム。
【請求項３０】
前記第１の積分期間は前記第２の積分期間より長いことを特徴とする請求項２９記載のシステム。
【請求項３１】
１つの列に対する前記第１の信号は、前記第１の積分期間の開始時に得られるリセット信号と前記第１の積分期間中に得られる画素信号とを含むことを特徴とする請求項２９記載のシステム。
【請求項３２】
１つの列に対する前記第２の信号は、前記第２の積分期間の開始時に得られるリセット信号と前記第２の積分期間中に得られる画素信号とを含むことを特徴とする請求項３０記載のシステム。
【請求項３３】
前記第２の積分期間は水平ライン期間以下であることを特徴とする請求項２９記載のシステム。
【請求項３４】
前記所定の閾値は画素の擬似飽和レベルに対応する電圧レベルからなることを特徴とする請求項２９記載のシステム。
【請求項３５】
複数の行および列として編成された画素のアレイを設けるステップと、
前記複数の列に接続された列読取り回路であって、各列から第１の積分期間と関連する第１の信号および第２の積分期間と関連する第２の信号を入力し、各列ごとに第１の信号に対応する第１のディジタル値および第２の信号に対応する第２のディジタル値を出力する列読取り回路を設けるステップと、
第１のメモリを設けるステップと、
前記第１および第２のディジタル値を受信するよう接続されたセレクタ回路であって、各列にごとに、前記第１のディジタル値と、前記第１のディジタル値が所定の閾値に到達した場合に第１の状態を、到達しない場合に第２の状態を有する対応する標識とを前記第１のメモリに記憶させ、前記対応する標識が前記第１の状態である場合に前記第２のディジタル値を前記第１のメモリに記憶させるセレクタ回路を設けるステップと、
を備えることを特徴とする撮像デバイスの製造方法。
【請求項３６】
前記列読取り回路を設けるステップは、
各列に接続されたサンプルホールド回路を設けるステップと、
前記サンプルホールド回路から各列出力を受信するよう接続された差動増幅器を設けるステップと、
前記差動増幅器の出力に接続されたアナログ−ディジタルコンバータを設けるステップとを備えることを特徴とする請求項３５記載の方法。
【請求項３７】
前記第１のメモリの内容をコピーする第２のメモリを設けるステップと、
前記第２のメモリからの情報を用いて各読取り画素に対する合成画素出力信号を生成し出力する画像処理回路を設けるステップとを更に備えることを特徴とする請求項３５記載の方法。
【請求項３８】
前記画像処理回路を設けるステップは、
各標識の状態を検査し出力するフラグチェッカを設けるステップと、
前記標識の状態に基づいて前記合成出力を生成するシンセサイザブロックを設けるステップと、
処理情報を前記シンセサイザブロックに供給する画像処理ブロックを設けるステップとを備えることを特徴とする請求項３７記載の方法。
【請求項３９】
第１の積分期間を開始するステップと、
画素アレイの各列から第１の積分期間と関連するそれぞれの第１の信号を入力するステップと、
前記第１の信号を第１のディジタル値にそれぞれ変換するステップと、
前記第１のディジタル値が所定の閾値に到達したとき、対応するフラグを第１の状態にセットし、到達しないとき、対応するフラグを第２の状態にセットするステップと、
前記第１のディジタル値と前記対応するフラグの状態を第１のメモリに記憶するステップと、
第２の積分期間を開始するステップと、
画素アレイの各列から第２の積分期間と関連する第２の信号を入力するステップと、
前記第２の信号を第２のディジタル値にそれぞれ変換するステップと、
対応するフラグが第１の状態にセットされている第２のディジタル値を記憶するステップと、
記憶した第１および第２のディジタル値から合成画素出力を生成するステップと、
を備えることを特徴とする撮像デバイスの動作方法。
【請求項４０】
前記第１の積分期間は前記第２の積分期間より長いことを特徴とする請求項３９記載の方法。
【請求項４１】
前記第１の信号は、前記第１の積分期間の開始時に得られるリセット信号と前記第１の積分期間中に得られる画素信号とを含むことを特徴とする請求項３９記載の方法。
【請求項４２】
前記第２の信号は、前記第２の積分期間の開始時に得られるリセット信号と前記第２の積分期間中に得られる画素信号とを含むことを特徴とする請求項４１記載の方法。
【請求項４３】
前記第２の積分期間は水平ライン期間以下であることを特徴とする請求項３９記載の方法。
【請求項４４】
前記所定の閾値は画素の擬似飽和レベルに対応する電圧レベルからなることを特徴とする請求項３９記載の方法。
【請求項４５】
前記第１および第２のディジタル値と前記フラグを合成画素出力の生成前に第２のメモリにコピーするステップを更に備えることを特徴とする請求項３９記載の方法。
【請求項４６】
前記第１の状態の標識を有する各画素に対して、前記合成出力生成ステップは、前記第２のディジタル値を前記所定の閾値と前記第２のディジタル値に対する最小閾値との差に対応する値に加算することによって前記合成出力を生成することを特徴とする請求項３９記載の方法。
【請求項４７】
前記第２の状態の標識を有する各画素に対して、前記合成出力生成ステップは、前記第１のディジタル値を用いて前記合成出力を生成することを特徴とする請求項３９記載の方法。
【請求項４８】
前記第１および第２のディジタル値は色画素信号を表し、前記所定の閾値は複数の色信号閾値を有することを特徴とする請求項３９記載の方法。
【請求項１】
複数の行および列として編成された画素のアレイと、
前記複数の列に接続された列読取り回路であって、各列から第１の積分期間と関連する第１の信号および第２の積分期間と関連する第２の信号を入力し、各列ごとに第１の信号に対応する第１のディジタル値および第２の信号に対応する第２のディジタル値を出力する列読取り回路と、
第１のメモリと、
前記第１および第２のディジタル値を受信するよう接続されたセレクタ回路であって、各列ごとに、前記第１のディジタル値と、前記第１のディジタル値が所定の閾値に到達した場合に第１の状態を、到達しない場合に第２の状態を有する対応する標識とを前記第１のメモリに記憶させ、前記対応する標識が前記第１の状態である場合に前記第２のディジタル値を前記第１のメモリに記憶させるセレクタ回路と、
を備えることを特徴とする撮像デバイス。
【請求項２】
前記第１の積分期間は前記第２の積分期間より長いことを特徴とする請求項１記載の撮像デバイス。
【請求項３】
１つの列に対する前記第１の信号は、前記第１の積分期間の開始時に得られるリセット信号と前記第１の積分期間中に得られる画素信号とを含むことを特徴とする請求項２記載の撮像デバイス。
【請求項４】
１つの列に対する前記第２の信号は、前記第２の積分期間の開始時に得られるリセット信号と前記第２の積分期間中に得られる画素信号とを含むことを特徴とする請求項３記載の撮像デバイス。
【請求項５】
前記第２の積分期間は水平ライン期間以下であることを特徴とする請求項１記載の撮像デバイス。
【請求項６】
前記所定の閾値は画素の擬似飽和レベルに対応する電圧レベルからなることを特徴とする請求項１記載の撮像デバイス。
【請求項７】
前記第１のメモリの内容をコピーする第２のメモリと、
前記第２のメモリからの情報を用いて各読取り画素に対する合成画素出力信号を生成し出力する画像処理回路と、
を更に備えることを特徴とする請求項１記載の撮像デバイス。
【請求項８】
前記画像処理回路は、前記第１の状態の標識を有する各画素に対して、前記第２のディジタル値を前記所定の閾値と前記第２のディジタル値に対する最小閾値との差に対応する値に加算することによって前記合成出力を生成することを特徴とする請求項７記載の撮像デバイス。
【請求項９】
前記画像処理回路は、前記第２の状態の標識を有する各画素に対して、前記第１のディジタル値を用いて前記合成出力を生成することを特徴とする請求項７記載の撮像デバイス。
【請求項１０】
前記画像処理回路は、
各標識の状態を検査し出力するフラグチェッカと、
前記標識の状態に基づいて前記合成出力を生成するシンセサイザブロックと、
処理情報を前記シンセサイザブロックに供給する画像処理ブロックと、
を備えることを特徴とする請求項７記載の撮像デバイス。
【請求項１１】
前記第１および第２のディジタル値は色画素信号を表し、前記所定の閾値は複数の色信号閾値を有し、前記セレクタ回路は各第１のディジタル値と関連する色を決定し、前記第１のディジタル値それぞれの色閾値と比較して対応するフラグを第１または第２の状態にセットすることを特徴とする請求項１記載の撮像デバイス。
【請求項１２】
複数の行および列として編成された画素のアレイと、
各列から第１の積分期間と関連する第１の信号および第２の積分期間と関連する第２の信号を入力する手段と
前記第１の信号に対応する第１のディジタル値および前記第２の信号に対応する第２のディジタル値を発生する手段と、
各第１のディジタル値を記憶する手段と、
各第１のディジタル値を、該第１のディジタル値が所定の閾値に到達したとき、対応する第２のディジタル値で上書きする手段と、
を備えることを特徴とするＣＭＯＳ撮像デバイス。
【請求項１３】
前記第１の積分期間は前記第２の積分期間より長いことを特徴とする請求項１２記載の撮像デバイス。
【請求項１４】
１つの列に対する前記第１の信号は、前記第１の積分期間の開始時に得られるリセット信号と前記第１の積分期間中に得られる画素信号とを含むことを特徴とする請求項１２記載の撮像デバイス。
【請求項１５】
１つの列に対する前記第２の信号は、前記第２の積分期間の開始時に得られるリセット信号と前記第２の積分期間中に得られる画素信号とを含むことを特徴とする請求項１４記載の撮像デバイス。
【請求項１６】
前記第２の積分期間は水平ライン期間以下であることを特徴とする請求項１２記載の撮像デバイス。
【請求項１７】
前記所定の閾値は画素の擬似飽和レベルに対応する電圧レベルからなることを特徴とする請求項１２記載の撮像デバイス。
【請求項１８】
撮像デバイスを備えるプロセッサシステムであって、
前記撮像デバイスは、
複数の行および列として編成された画素のアレイと、
前記複数の列に接続された列読取り回路であって、各列から第１の積分期間と関連する第１の信号および第２の積分期間と関連する第２の信号を入力し、各列ごとに第１の信号に対応する第１のディジタル値および第２の信号に対応する第２のディジタル値を出力する列読取り回路と、
第１のメモリと、
前記第１および第２のディジタル値を受信するよう接続されたセレクタ回路であって、各列にごとに、前記第１のディジタル値と、前記第１のディジタル値が所定の閾値に到達した場合に第１の状態を、到達しない場合に第２の状態を有する対応する標識とを前記第１のメモリに記憶させ、前記対応する標識が前記第１の状態である場合に前記第２のディジタル値を前記第１のメモリに記憶させるセレクタ回路とを備える、
ことを特徴とするプロセッサシステム。
【請求項１９】
前記第１の積分期間は前記第２の積分期間より長いことを特徴とする請求項１８記載のシステム。
【請求項２０】
１つの列に対する前記第１の信号は、前記第１の積分期間の開始時に得られるリセット信号と前記第１の積分期間中に得られる画素信号とを含むことを特徴とする請求項１９記載のシステム。
【請求項２１】
１つの列に対する前記第２の信号は、前記第２の積分期間の開始時に得られるリセット信号と前記第２の積分期間中に得られる画素信号とを含むことを特徴とする請求項２０記載のシステム。
【請求項２２】
前記第２の積分期間は水平ライン期間以下であることを特徴とする請求項１８記載のシステム。
【請求項２３】
前記所定の閾値は画素の擬似飽和レベルに対応する電圧レベルからなることを特徴とする請求項１８記載のシステム。
【請求項２４】
前記撮像デバイスは、更に、
前記第１のメモリの内容をコピーする第２のメモリと、
前記第２のメモリからの情報を用いて各読取り画素に対する合成画素出力信号を生成し出力する画像処理回路と、
を備えることを特徴とする請求項１８記載のシステム。
【請求項２５】
前記画像処理回路は、前記第１の状態の標識を有する各画素に対して、前記所定の閾値と前記第２のディジタル値に対する最小閾値との差に対応する値に前記第２のディジタル値を加算することによって前記合成出力を生成することを特徴とする請求項２４記載のシステム。
【請求項２６】
前記画像処理回路は、前記第２の状態の標識を有する各画素に対して、前記第１のディジタル値を用いて前記合成出力を生成することを特徴とする請求項２４記載のシステム。
【請求項２７】
前記画像処理回路は、
各標識の状態を検査し出力するフラグチェッカと、
前記標識の状態に基づいて前記合成出力を生成するシンセサイザブロックと、
処理情報を前記シンセサイザブロックに供給する画像処理ブロックと、
を備えることを特徴とする請求項２４記載のシステム。
【請求項２８】
前記第１および第２のディジタル値は色画素信号を表し、前記所定の閾値は複数の色信号閾値を有し、前記セレクタ回路は各第１のディジタル値と関連する色を決定し、前記第１のディジタル値それぞれの色閾値と比較して対応するフラグを第１または第２の状態にセットすることを特徴とする請求項１８記載のシステム。
【請求項２９】
ＣＭＯＳ撮像デバイスを備えるプロセッサシステムであって、
該撮像デバイスは、
複数の行および列として編成された画素のアレイと、
各列から第１の積分期間と関連する第１の信号および第２の積分期間と関連する第２の信号を入力する手段と
前記第１の信号に対応する第１のディジタル値および前記第２の信号に対応する第２のディジタル値を発生する手段と、
各第１のディジタル値を記憶する手段と、
各第１のディジタル値を、該第１のディジタル値が所定の閾値に到達したとき、対応する第２のディジタル値で上書きする手段とを備える、
ことを特徴とするプロセッサシステム。
【請求項３０】
前記第１の積分期間は前記第２の積分期間より長いことを特徴とする請求項２９記載のシステム。
【請求項３１】
１つの列に対する前記第１の信号は、前記第１の積分期間の開始時に得られるリセット信号と前記第１の積分期間中に得られる画素信号とを含むことを特徴とする請求項２９記載のシステム。
【請求項３２】
１つの列に対する前記第２の信号は、前記第２の積分期間の開始時に得られるリセット信号と前記第２の積分期間中に得られる画素信号とを含むことを特徴とする請求項３０記載のシステム。
【請求項３３】
前記第２の積分期間は水平ライン期間以下であることを特徴とする請求項２９記載のシステム。
【請求項３４】
前記所定の閾値は画素の擬似飽和レベルに対応する電圧レベルからなることを特徴とする請求項２９記載のシステム。
【請求項３５】
複数の行および列として編成された画素のアレイを設けるステップと、
前記複数の列に接続された列読取り回路であって、各列から第１の積分期間と関連する第１の信号および第２の積分期間と関連する第２の信号を入力し、各列ごとに第１の信号に対応する第１のディジタル値および第２の信号に対応する第２のディジタル値を出力する列読取り回路を設けるステップと、
第１のメモリを設けるステップと、
前記第１および第２のディジタル値を受信するよう接続されたセレクタ回路であって、各列にごとに、前記第１のディジタル値と、前記第１のディジタル値が所定の閾値に到達した場合に第１の状態を、到達しない場合に第２の状態を有する対応する標識とを前記第１のメモリに記憶させ、前記対応する標識が前記第１の状態である場合に前記第２のディジタル値を前記第１のメモリに記憶させるセレクタ回路を設けるステップと、
を備えることを特徴とする撮像デバイスの製造方法。
【請求項３６】
前記列読取り回路を設けるステップは、
各列に接続されたサンプルホールド回路を設けるステップと、
前記サンプルホールド回路から各列出力を受信するよう接続された差動増幅器を設けるステップと、
前記差動増幅器の出力に接続されたアナログ−ディジタルコンバータを設けるステップとを備えることを特徴とする請求項３５記載の方法。
【請求項３７】
前記第１のメモリの内容をコピーする第２のメモリを設けるステップと、
前記第２のメモリからの情報を用いて各読取り画素に対する合成画素出力信号を生成し出力する画像処理回路を設けるステップとを更に備えることを特徴とする請求項３５記載の方法。
【請求項３８】
前記画像処理回路を設けるステップは、
各標識の状態を検査し出力するフラグチェッカを設けるステップと、
前記標識の状態に基づいて前記合成出力を生成するシンセサイザブロックを設けるステップと、
処理情報を前記シンセサイザブロックに供給する画像処理ブロックを設けるステップとを備えることを特徴とする請求項３７記載の方法。
【請求項３９】
第１の積分期間を開始するステップと、
画素アレイの各列から第１の積分期間と関連するそれぞれの第１の信号を入力するステップと、
前記第１の信号を第１のディジタル値にそれぞれ変換するステップと、
前記第１のディジタル値が所定の閾値に到達したとき、対応するフラグを第１の状態にセットし、到達しないとき、対応するフラグを第２の状態にセットするステップと、
前記第１のディジタル値と前記対応するフラグの状態を第１のメモリに記憶するステップと、
第２の積分期間を開始するステップと、
画素アレイの各列から第２の積分期間と関連する第２の信号を入力するステップと、
前記第２の信号を第２のディジタル値にそれぞれ変換するステップと、
対応するフラグが第１の状態にセットされている第２のディジタル値を記憶するステップと、
記憶した第１および第２のディジタル値から合成画素出力を生成するステップと、
を備えることを特徴とする撮像デバイスの動作方法。
【請求項４０】
前記第１の積分期間は前記第２の積分期間より長いことを特徴とする請求項３９記載の方法。
【請求項４１】
前記第１の信号は、前記第１の積分期間の開始時に得られるリセット信号と前記第１の積分期間中に得られる画素信号とを含むことを特徴とする請求項３９記載の方法。
【請求項４２】
前記第２の信号は、前記第２の積分期間の開始時に得られるリセット信号と前記第２の積分期間中に得られる画素信号とを含むことを特徴とする請求項４１記載の方法。
【請求項４３】
前記第２の積分期間は水平ライン期間以下であることを特徴とする請求項３９記載の方法。
【請求項４４】
前記所定の閾値は画素の擬似飽和レベルに対応する電圧レベルからなることを特徴とする請求項３９記載の方法。
【請求項４５】
前記第１および第２のディジタル値と前記フラグを合成画素出力の生成前に第２のメモリにコピーするステップを更に備えることを特徴とする請求項３９記載の方法。
【請求項４６】
前記第１の状態の標識を有する各画素に対して、前記合成出力生成ステップは、前記第２のディジタル値を前記所定の閾値と前記第２のディジタル値に対する最小閾値との差に対応する値に加算することによって前記合成出力を生成することを特徴とする請求項３９記載の方法。
【請求項４７】
前記第２の状態の標識を有する各画素に対して、前記合成出力生成ステップは、前記第１のディジタル値を用いて前記合成出力を生成することを特徴とする請求項３９記載の方法。
【請求項４８】
前記第１および第２のディジタル値は色画素信号を表し、前記所定の閾値は複数の色信号閾値を有することを特徴とする請求項３９記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００６−３３１８４（Ｐ２００６−３３１８４Ａ）
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【外国語出願】
【出願番号】特願２００４−２０６３１９（Ｐ２００４−２０６３１９）
【出願日】平成１６年７月１３日（２００４．７．１３）
【出願人】（５０３０６６７９０）マイクロン テクノロジー インコーポレイテッド (5)
【Ｆターム（参考）】
【公開日】平成１８年２月２日（２００６．２．２）
【国際特許分類】
【出願番号】特願２００４−２０６３１９（Ｐ２００４−２０６３１９）
【出願日】平成１６年７月１３日（２００４．７．１３）
【出願人】（５０３０６６７９０）マイクロン テクノロジー インコーポレイテッド (5)
【Ｆターム（参考）】
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