配線基板
【課題】電源ビアの抵抗を上げることなく、配線の設計自由度が高く、インピーダンスマッチングを良好に取ることが可能な配線基板を提供する。
【解決手段】配線基板1は、少なくとも1つの信号層10Sと、少なくとも1つのグランド層10Gと、少なくとも1つの電源層10Vと、半導体素子チップが実装される一方の基板面21上の配線31と他方の基板面22上の配線32と電源層10Vとを電気的に導通する少なくとも1つの電源ビア40Vと、複数の半導体素子チップ間の信号伝送がなされる信号配線とを備え、電源層10Vが信号配線より一方の基板面21側に設けられたものである。電源ビア40Vは、一方の基板面21から電源層10Vまで形成された相対的に孔径の大きい大孔径部41Vと、電源層10Vから他方の基板面22まで形成された相対的に孔径の小さい小孔径部42Vとからなる。
【解決手段】配線基板1は、少なくとも1つの信号層10Sと、少なくとも1つのグランド層10Gと、少なくとも1つの電源層10Vと、半導体素子チップが実装される一方の基板面21上の配線31と他方の基板面22上の配線32と電源層10Vとを電気的に導通する少なくとも1つの電源ビア40Vと、複数の半導体素子チップ間の信号伝送がなされる信号配線とを備え、電源層10Vが信号配線より一方の基板面21側に設けられたものである。電源ビア40Vは、一方の基板面21から電源層10Vまで形成された相対的に孔径の大きい大孔径部41Vと、電源層10Vから他方の基板面22まで形成された相対的に孔径の小さい小孔径部42Vとからなる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は配線基板に関するものである。
【背景技術】
【0002】
図7は、従来の多層プリント配線基板の構成例を示す断面図である。
図7に示す配線基板100内には、少なくとも1つの信号層(Signal)110Sと少なくとも1つのグランド層(GND)110Gと少なくとも1つの電源層(POWER PLANE)110Vとが、絶縁層(符号略)を介して積層形成されている。配線基板100の一方の基板面(図示上面)121には、LSI等の半導体素子チップが収容された複数の半導体パッケージ200が実装される。図示する例では、半導体パッケージ200はBGA(Ball grid array)パッケージである。
【0003】
配線基板100内には、
半導体パッケージ200が実装される一方の基板面121上の配線131と他方の基板面122上の配線132と信号層110Sとを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも1つの信号ビア140Sと、
半導体パッケージ200が実装される一方の基板面121上の配線131と他方の基板面122上の配線132とグランド層110Gとを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも1つのグランドビア140Gと、
半導体パッケージ200が実装される一方の基板面121上の配線131と他方の基板面122上の配線132と電源層110Vとを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも1つの電源ビア140Vとが形成されている。
配線基板100の信号層110S内には、複数の半導体パッケージ200間の信号伝送がなされる信号配線111Sが形成されている。
【0004】
図示するように、従来は、半導体パッケージ200が搭載される基板面121側に信号配線111Sを配し、それより下方に電源層110Vが配されていた。かかる構成では、信号ビア140Sの信号配線111Sより下の部分がスタブ150となり、信号伝送経路から分岐した寄生容量が生じる(特許文献1の段落0005、図4A及び図4Bを参照)。伝送速度がGbps以上のインターフェースでは、このスタブによる寄生容量が波形なまりを生じさせ、高速信号伝送の障害となる。
【0005】
そこで、半導体素子チップが搭載される基板面に近い側に電源層を配し、半導体素子チップが搭載される基板面よりなるべく離れたところに信号配線を配して、スタブを短くすることが提案されている(特許文献1の図3Bを参照、図中、符号2が信号配線である。)。図8の左図と右図に示す配線基板は、各配線層の数は等しいが、左図の配線基板では右図の配線基板よりも電源層(POWER PLANE)が半導体素子チップが搭載される基板面に近い位置に配置されている。
本願発明の関連特許としては特許文献2〜5があるが、詳細については後記する。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2005-183649号公報
【特許文献2】特開平10-273254号公報
【特許文献3】特開平05-327172号公報
【特許文献4】特開平09-172261号公報
【特許文献5】特開2008-028188号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
配線基板において、電源ビアの電源層より下方の部分は本来必須なものではない。特に、半導体素子チップが搭載される基板面に近い側に電源層を配した図8の左図に示した配線基板では、電源ビアの電源層より下方の部分の占める割合が大きく、その存在が配線性の悪化を招いている。
【0008】
特に、半田ボール(BGA端子)のピッチが1.0mm以下である高密度BGAパッケージを実装する場合、電源ビアのピッチが小さく、電源層より下方の信号層及び他方の基板面側の配線設計が制限される。
具体的な数値を挙げると、2.5mm厚のプリント配線基板に1.0mmピッチのBGAパッケージを実装する場合、電源ビアの孔径は0.2〜0.3mm、他方の基板側に設けられるビアランドの径は0.4〜0.6mm程度、隣接するビアランドの間隙は0.4〜0.6mm程度である。この場合、隣接するビアランド間に2本の配線を通す場合、その線幅は最大でも100μm程度である。そのため、電源層の下方の信号層及び他方の基板面における配線のチャネル数や線幅に制限があり、インピーダンスのミスマッチが生じる恐れがある。
【0009】
電源ビアの孔径を小さくすれば、電源ビアのピッチを大きくでき、配線チャネル数やインピーダンスマッチングの確保が容易となるが、電源ビアの抵抗値が上昇して給電に支障が生じる。また、電源ビアのアスペクト比が大きくなると、電源ビアの開孔が難しくなる。具体的には、電源ビアのアスペクト比が20を超えると、電源ビアの開孔が難しくなる。例えば、2.5mm厚のプリント配線基板では、0.1mm径の貫通孔部を開孔するのは難しく(アスペクト比25)、0.15mm径の貫通孔部を開孔するのはやや難しく(アスペクト比16.6)、0.2mm径の貫通孔部を開孔するのは比較的容易(アスペクト比12.5)である。
【0010】
本発明は上記事情に鑑みてなされたものであり、電源ビアの抵抗を上げることなく、配線の設計自由度が高く、インピーダンスマッチングを良好に取ることが可能な配線基板を提供することを目的とするものである。
【課題を解決するための手段】
【0011】
本発明の配線基板は、
少なくとも1つの信号層と、
少なくとも1つのグランド層と、
少なくとも1つの電源層と、
少なくとも1つの半導体素子チップが実装される一方の基板面上の配線と他方の基板面上の配線と前記電源層とを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも1つの電源ビアと、
複数の半導体素子チップ間の信号伝送がなされる信号配線とを備え、
前記電源層が前記信号配線より前記一方の基板面側に設けられた配線基板であって、
前記電源ビアは、前記一方の基板面から前記電源層まで形成された相対的に孔径の大きい大孔径部と、前記電源層から前記他方の基板面まで形成された相対的に孔径の小さい小孔径部とからなるものである。
【0012】
本発明の配線基板において、「信号配線」は、本発明の配線基板上に実装された複数の半導体素子チップ間の信号伝送がなされるものでもよいし、本発明の配線基板上に実装された少なくとも1つの半導体素子チップと、別に実装された少なくとも1つの半導体素子チップとの間の信号伝送がなされるものでもよい。
【発明の効果】
【0013】
本発明によれば、電源ビアの抵抗を上げることなく、配線の設計自由度が高く、インピーダンスマッチングを良好に取ることが可能な配線基板を提供することができる。
【図面の簡単な説明】
【0014】
【図1】本発明に係る第1実施形態の配線基板の全体断面図である。
【図2】図1の部分拡大図である。
【図3A】製造工程図である。
【図3B】製造工程図である。
【図3C】製造工程図である。
【図3D】製造工程図である。
【図4】本発明に係る第2実施形態の配線基板の部分拡大断面図である。
【図5A】製造工程図である。
【図5B】製造工程図である。
【図5C】製造工程図である。
【図5D】製造工程図である。
【図6】図4に示す配線基板の部分拡大斜視図である。
【図7】従来の配線基板の全体断面図である。
【図8】配線基板内の配線例を示す図である。
【発明を実施するための形態】
【0015】
「第1実施形態」
図面を参照して、本発明に係る第1実施形態の多層プリント配線基板について説明する。図1は、本実施形態の配線基板の全体断面図、図2は部分拡大図、図3A〜図3Dは製造工程図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。
【0016】
図1及び図2に示すように、本実施形態の配線基板1の内部には、少なくとも1つの信号層(Signal)10Sと複数の少なくとも1つのグランド層(GND)10Gと少なくとも1つの電源層(POWER PLANE)10Vとが、絶縁層(符号略)を介して積層形成されている。図示する例では、配線基板1内に、複数の信号層10Sと複数のグランド層10Gと複数の電源層10Vとが形成されている。
【0017】
図1に示すように、配線基板1の一方の基板面(図示上面)21には、LSI等の半導体素子チップが収容された少なくとも1つの半導体パッケージ2が実装される。図示する例では、半導体パッケージ2は、BGA(Ball grid array)パッケージである。
本実施形態において、半導体パッケージ2は、PGA(Pin Grid Array)パッケージ、LGA(Land Grid Array)パッケージ等でも構わない。
【0018】
配線基板1内には、
半導体パッケージ2が実装される一方の基板面21上の配線(この配線も信号層である。)31と他方の基板面22上の配線(この配線も信号層である。)32と信号層10Sとを電気的に導通する、内壁面が導電材Mで覆われた開孔部からなる少なくとも1つの信号ビア40Sと、
半導体パッケージ2が実装される一方の基板面21上の配線31と他方の基板面22上の配線32とグランド層10Gとを電気的に導通する、内壁面が導電材Mで覆われた開孔部からなる少なくとも1つのグランドビア(図示略)と、
半導体パッケージ2が実装される一方の基板面21上の配線31と他方の基板面22上の配線32と電源層10Vとを電気的に導通する、内壁面が導電材Mで覆われた開孔部からなる少なくとも1つの電源ビア40Vとが形成されている。
【0019】
配線基板1の信号層10S内に、複数の半導体パッケージ2間の信号伝送がなされる信号配線11Sが形成されている。
【0020】
本実施形態において、信号ビア40Sとグランドビア(図示せず)は従来と同様、一方の基板面21から他方の基板22まで同じ径で形成されたストレート孔部である。一方、電源ビア40Vは、一方の基板面21から電源層10Vまで形成された相対的に孔径の大きい大孔径部41Vと、電源層10Vから他方の基板面22まで形成された相対的に孔径の小さい小孔径部42Vとから構成されている(図2を参照)。
【0021】
図3A〜図3Dを参照して、本実施形態の配線基板1の製造方法について説明する。
図3Aに示すように、内部に、少なくとも1つの信号層10Sと少なくとも1つのグランド層10Gと少なくとも1つの電源層10Vとが形成された配線基板1Aを用意する。配線基板1Aにはいずれのビアも形成されておらず、一方の基板面21にはパターニングされていない配線層31Xが形成され、他方の基板面22にはパターニングされていない配線層32Xが形成されている。
【0022】
次に、配線基板1Aの信号ビア40Sとグランドビア(図示せず)の形成箇所に、それぞれの開孔径に合わせたドリルを用いてストレート孔部を開孔する(図示略)。
次に、図3A及び図3Bに示すように、配線基板1Aの電源ビア40Vの形成箇所に、一方の基板面21側から大孔径部41Vの内径と同じ外径のドリルD1を用いて一方の基板面21から電源層10Vまで到る大孔径部41Vを開孔する。
次に、図3A及び図3Bに示すように、配線基板1Aの電源ビア40Vの形成箇所に、他方の基板面22側から小孔径部42Vの内径と同じ外径のドリルD2を用いて小孔径部42Vを開孔する。
信号ビア40S用の孔部、グランドビア(図示せず)用の孔部、及び電源ビア40V用の孔部の開孔順序については、上記に限らず適宜変更できる。
【0023】
次に、図3Cに示すように、信号ビア40S用の孔部、グランドビア(図示せず)用の孔部、及び電源ビア40V用の孔部の内壁面に導電材Mをめっきして、信号ビア40S、グランドビア、及び電源ビア40Vを形成する。この工程において、基板面21、22上の配線層31X、32X上にも導電材Mがめっきされる。
最後に、図3Dに示すように、配線層31Xと導電材Mとの積層体、及び配線層32Xと導電材Mとの積層体を各々パターニングして、基板面21、22上に配線31、32を形成する。
以上のようにして、配線基板1が製造される。
【0024】
本実施形態の配線基板1では、電源ビア40Vを、一方の基板面21から電源層10Vまで形成された相対的に孔径の大きい大孔径部41Vと、電源層10Vから他方の基板面22まで形成された相対的に孔径の小さい小孔径部42Vとから構成している。
【0025】
上記構成では、一方の基板面21から電源層10Vまでの電源ビア40Vの径が大きく確保されるので、電源ビア40V、すなわち給電ラインの抵抗値を下げることができ、給電に有利である。
一方、電源層10Vから下方(電源層10Vから他方の基板面22まで)は、電源ビア40Vの径が小さいため、隣接する電源ビア40Vの間隙を広く取ることができる。そのため、電源層10Vから下方の信号層10S及び他方の基板面22上の配線設計の自由度が高く、配線チャネル数の確保や、配線幅を太くすることによるインピーダンスマッチングが容易である。
【0026】
大孔径部41Vと小孔径部42Vとからなる電源ビア40Vは、基板面21、22側から異なる径の2種類のドリルD1、D2を用いて開孔を行うことで容易に形成できる。この際、電源ビア40Vの一部は大孔径部41Vであるので、大孔径部41Vと小孔径部42Vとの中心が多少ずれても、貫通した孔部を容易に形成できる。しかも、かかる方法では、両方の基板面21、22から開孔を行うため、片側の基板面のみから開孔を行う場合に比較して、一回に開孔する部分のアスペクト比が小さくなる。そのため、ドリルシューティングが抑えられ、歩留まりの向上効果も得られる。したがって、本実施形態の配線基板1は、従来よりも製造性も良い。
【0027】
大孔径部41Vの径x、小孔径部42Vの径y、及び大孔径部41Vの径と小孔径部42Vの径の比x/yについては、適宜設計され、特に制限されない。
大孔径部41Vの径xが大きくなる程、給電ラインの抵抗低減の効果はより大きくなる。小孔径部42Vの径yが小さくなる程、配線性の向上及びインピーダンスマッチング向上の効果はより大きくなる。
【0028】
本実施形態では、両方の基板面21、22から開孔を行うため、片側の基板面のみから開孔を行う場合に比較して、一回に開孔する部分のアスペクト比が小さくなるので、ドリルD2として、従来よりも小径のドリルを用い、小孔径部42Vの径を従来のストレート孔部からなる電源ビアの径よりも小さくすることも可能である。
例えば、小孔径部42Vの径は従来のストレート孔部からなる電源ビアの径と同等又はそれ以下とし、大孔径部41Vの径を従来のストレート孔部からなる電源ビアの径より大きくする構成が好ましい。
例えば、1.0mmピッチデバイス、板厚2.5mmの場合、
大孔径部41Vの径:0.3〜0.4mmφ程度(0.5mmφ程度も場合によっては可)、
小孔径部42Vの径:0.1〜0.2mmφ程度に設計できる。
【0029】
ビアに大孔径部と小孔径部を設けることに関しては、「背景技術」の項に挙げた特許文献2〜4に記載がある。
【0030】
特許文献2の図1には、一方の基板面上の配線(5)と他方の基板面上の配線とグランド層(2)とを電気的に導通するグランドビア(16)に、大孔径部と小孔径部とを設けている。一方の基板面上の配線(5)からグランド層(2)までを小孔径部とし、グランド層(2)から他方の基板面までを大孔径部とし、グランド層(2)とグランドビア(16)との接触面積を高めている(段落0009)。
【0031】
特許文献3には、基材(2)にスルーホール用穴あけ(4)を行い、当該スルーホール用の穴径よりも大径の座ぐり用バイトで、その穴上部から他の電子部品と接続されるスルーホール上端の位置までの距離と略同じ距離となる位置(H1)まで第1の座ぐり加工を行った後、メッキ処理を施してスルーホール及び導体パターンを形成し、第1の座ぐり加工の深さよりも浅い深さ(H2)で第2の座ぐり加工を行ってプリント配線板の一部を薄くすることを特徴とするプリント配線板の製造方法が開示されている(請求項1、図1〜図2)。
【0032】
特許文献4には、回路パターンを形成した複数の絶縁性基板を絶縁層を介して積層圧着する一方、異なる3層以上の層間の回路パターンをビアホールで接続する多層プリント配線板の製造方法において、複数の内層回路パターンは積層体の厚さ方向に重なるランドをそれぞれ持ち、これらランドのうち最下層のランド以外のランドには積層体の表面側から順に小径となる小孔(60、62)が略同軸上に形成され、積層体の表面から複数のランドの小孔を貫通して最下層のランドに到達するビアホール孔をレーザを用いて形成し、ビアホール孔に銅めっきを施して異なる層間の回路パターンを接続することを特徴とする多層プリント配線板の製造方法が開示されている(請求項1、図3)。
【0033】
上記特許文献2〜4には、ビアに大孔径部と小孔径部を設けることは記載されているが、いずれも、電源ビアに対して一方の基板面から電源層まで形成された相対的に孔径の大きい大孔径部と、電源層から他方の基板面まで形成された相対的に孔径の小さい小孔径部とを設けたものではない。
【0034】
以上説明したように、本実施形態によれば、電源ビア40Vの抵抗を上げることなく、配線の設計自由度が高く、インピーダンスマッチングを良好に取ることが可能な配線基板1を提供することができる。
【0035】
「第2実施形態」
図面を参照して、本発明に係る第2実施形態の配線基板について説明する。図4は本実施形態の配線基板の部分拡大断面図、図5A〜図5Dは製造工程図、図6は部分拡大斜視図である。図4は第1実施形態の図2に対応した図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。第1実施形態と同じ構成要素については同じ参照符号を付して、説明は省略する。
【0036】
図4に示すように、本実施形態の配線基板3の内部において、少なくとも1つの信号層10Sと複数のグランド層10Gと少なくとも1つの電源層10Vとが、絶縁層を介して積層形成されている。図示する例では、配線基板3内に、複数の信号層10Sと複数のグランド層10Gと1つの電源層10Vとが形成されている。
第1実施形態の図1と同様、配線基板3の一方の基板面(図示上面)21には、LSI等の半導体素子チップが収容された少なくとも1つの半導体パッケージが実装される。
【0037】
第1実施形態と同様、
配線基板3内には、
半導体パッケージが実装される一方の基板面21上の配線31と他方の基板面22上の配線32と信号層10Sとを電気的に導通する、内壁面が導電材Mで覆われた開孔部からなる少なくとも1つの信号ビア(図示略、第1実施形態の図1の信号ビア40Sと同様)と、
半導体パッケージが実装される一方の基板面21上の配線31と他方の基板面22上の配線32と電源層10Vとを電気的に導通する、内壁面が導電材Mで覆われた開孔部からなる少なくとも1つの電源ビア40Vとが形成されている。
本実施形態では、配線基板3内に、電源層10Vと他方の基板22面との間に形成された複数のグランド層10Gを互いに電気的に導通する、内壁面が導電材Mで覆われた開孔部からなる複数のグランドビア40Gが形成されている。
第1実施形態と同様、配線基板3の信号層10S内に、複数の半導体パッケージ間の信号伝送がなされる信号配線(図示略、第1実施形態の図1の信号配線11Sと同様)が形成されている。
【0038】
本実施形態においても、信号ビアは従来と同様、一方の基板面21から他方の基板22まで同じ径で形成されたストレート孔部である。一方、電源ビア40Vは、一方の基板面21から電源層10Vまで形成された相対的に孔径の大きい大孔径部41Vと、電源層10Vから他方の基板面22まで形成された相対的に孔径の小さい小孔径部42Vとから構成されている。
【0039】
本実施形態において、グランドビア40Gは、電源ビア40Vの小孔径部42Vよりも孔径が大きく、電源ビア40Vの小孔径部42Vの少なくとも一部が、グランドビア40Gの中に配置され、電源ビア40Vの小孔径部42V内の導電材Mとグランドビア40G内の導電材Mとが絶縁材Iを介して対向配置されて容量が形成されている。電源ビア40Vとグランドビア40Gとの位置関係については、図6の斜視図を参照されたい。
【0040】
図5A〜図5Dを参照して、本実施形態の配線基板3の製造方法について説明する。本実施形態の配線基板3はシーケンシャル積層法を用いて製造することができる。
図5Aに示す配線基板3A〜3Dをシーケンシャル積層して、図5Bに示す配線基板3Eを得る。配線基板3Cには、シーケンシャル積層に先だってあらかじめグランドビア40Gが形成されている。
配線基板3Eの内部には、少なくとも1つの信号層10Sと複数のグランド層10Gと少なくとも1つの電源層10Vと少なくとも1つのグランドビア40Gとが形成されている。配線基板3Eには信号ビアと電源ビア40Vはまだ形成されておらず、一方の基板面21にはパターニングされていない配線層31Xが形成され、他方の基板面22にはパターニングされていない配線層32Xが形成されている。
【0041】
次に、配線基板3Eの信号ビアの形成箇所に、その開孔径に合わせたドリルを用いてストレート孔部を開孔する(図示略)。
次に、図5Cに示すように、配線基板3Eの電源ビア40Vの形成箇所に、一方の基板面21側から大孔径部41Vの内径と同じ外径のドリルD1を用いて一方の基板面21から電源層10Vまで到る大孔径部41Vを開孔する。
次に、図5Cに示すように、配線基板3Eの電源ビア40Vの形成箇所に、他方の基板面22側から小孔径部42Vの内径と同じ外径のドリルD2を用いて小孔径部42Vを開孔する。
信号ビア用の孔部及び電源ビア40V用の孔部の開孔順序については、上記に限らず適宜変更できる。
【0042】
次に、図5Dに示すように、信号ビア用の孔部及び電源ビア40V用の孔部の内壁面に導電材Mをめっきして、信号ビア40S及び電源ビア40Vを形成する。この工程において、基板面21、22上の配線層31X、32X上にも導電材Mがめっきされる。
以上のようにして、配線基板3が製造される。
【0043】
本実施形態の配線基板3においても、電源ビア40Vを、一方の基板面21から電源層10Vまで形成された相対的に孔径の大きい大孔径部41Vと、電源層10Vから他方の基板面22まで形成された相対的に孔径の小さい小孔径部42Vとから構成している。
【0044】
上記構成では、一方の基板面21から電源層10Vまでの電源ビア40Vの径が大きく確保されるので、電源ビア40V、すなわち給電ラインの抵抗値を下げることができ、給電に有利である。
一方、電源層10Vから下方(電源層10Vから他方の基板面22まで)は、電源ビア40Vの径が小さいため、隣接する電源ビア40Vの間隙を広く取ることができる。そのため、電源層10Vから下方の信号層10S及び他方の基板面22上の配線設計の自由度が高く、配線チャネル数の確保や、配線幅を太くすることによるインピーダンスマッチングが容易である。
【0045】
大孔径部41Vと小孔径部42Vとからなる電源ビア40Vは、基板面21、22側から異なる径の2種類のドリルD1、D2を用いて開孔を行うことで容易に形成できる。この際、電源ビア40Vの一部は大孔径部41Vであるので、大孔径部41Vと小孔径部42Vとの中心が多少ずれても、貫通した孔部を容易に形成できる。しかも、かかる方法では、両方の基板面21、22から開孔を行うため、片側の基板面のみから開孔を行う場合に比較して、一回に開孔する部分のアスペクト比が小さくなる。そのため、ドリルシューティングが抑えられ、歩留まりの向上効果も得られる。したがって、本実施形態の配線基板3は、従来よりも製造性も良い。
本実施形態においても、両方の基板面21、22から開孔を行うため、片側の基板面のみから開孔を行う場合に比較して、一回に開孔する部分のアスペクト比が小さくなるので、ドリルD2として従来よりも小径のドリルを用い、小孔径部42Vの径を従来のストレート孔部からなる電源ビアの径よりも小さくすることも可能である。
例えば、小孔径部42Vの径は従来のストレート孔部からなる電源ビアの径と同等又はそれ以下とし、大孔径部41Vの径を従来のストレート孔部からなる電源ビアの径より大きくする構成が好ましい。
【0046】
本実施形態ではさらに、電源ビア40Vの小孔径部42Vの少なくとも一部が、グランドビア40Gの中に配置され、電源ビア40Vの小孔径部42V内の導電材Mとグランドビア40G内の導電材Mとが絶縁材Iを介して対向配置されて容量(キャパシタ)が形成されており、好ましい。
【0047】
ビアを二重にして容量を持たせることに関しては、「背景技術」の項に挙げた特許文献5の図6等に記載がある。しかしながら、特許文献5では、ビアに大孔径部と小孔径部とを設けることについては記載がない。
【0048】
以上説明したように、本実施形態によっても、電源ビア40Vの抵抗を上げることなく、配線の設計自由度が高く、インピーダンスマッチングを良好に取ることが可能な配線基板3を提供することができる。
【0049】
(その他の設計変更)
本発明は上記態様に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更が可能である。
【符号の説明】
【0050】
1、3 配線基板
2 半導体パッケージ
10S 信号層
10G グランド層
10V 電源層
11S 信号配線
21 一方の基板面
22 他方の基板面
31、32 配線
40S 信号ビア
40G グランドビア
40V 電源ビア
41V 電源ビアの大孔径部
42V 電源ビアの小孔径部
M 導電材
I 絶縁材
【技術分野】
【0001】
本発明は配線基板に関するものである。
【背景技術】
【0002】
図7は、従来の多層プリント配線基板の構成例を示す断面図である。
図7に示す配線基板100内には、少なくとも1つの信号層(Signal)110Sと少なくとも1つのグランド層(GND)110Gと少なくとも1つの電源層(POWER PLANE)110Vとが、絶縁層(符号略)を介して積層形成されている。配線基板100の一方の基板面(図示上面)121には、LSI等の半導体素子チップが収容された複数の半導体パッケージ200が実装される。図示する例では、半導体パッケージ200はBGA(Ball grid array)パッケージである。
【0003】
配線基板100内には、
半導体パッケージ200が実装される一方の基板面121上の配線131と他方の基板面122上の配線132と信号層110Sとを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも1つの信号ビア140Sと、
半導体パッケージ200が実装される一方の基板面121上の配線131と他方の基板面122上の配線132とグランド層110Gとを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも1つのグランドビア140Gと、
半導体パッケージ200が実装される一方の基板面121上の配線131と他方の基板面122上の配線132と電源層110Vとを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも1つの電源ビア140Vとが形成されている。
配線基板100の信号層110S内には、複数の半導体パッケージ200間の信号伝送がなされる信号配線111Sが形成されている。
【0004】
図示するように、従来は、半導体パッケージ200が搭載される基板面121側に信号配線111Sを配し、それより下方に電源層110Vが配されていた。かかる構成では、信号ビア140Sの信号配線111Sより下の部分がスタブ150となり、信号伝送経路から分岐した寄生容量が生じる(特許文献1の段落0005、図4A及び図4Bを参照)。伝送速度がGbps以上のインターフェースでは、このスタブによる寄生容量が波形なまりを生じさせ、高速信号伝送の障害となる。
【0005】
そこで、半導体素子チップが搭載される基板面に近い側に電源層を配し、半導体素子チップが搭載される基板面よりなるべく離れたところに信号配線を配して、スタブを短くすることが提案されている(特許文献1の図3Bを参照、図中、符号2が信号配線である。)。図8の左図と右図に示す配線基板は、各配線層の数は等しいが、左図の配線基板では右図の配線基板よりも電源層(POWER PLANE)が半導体素子チップが搭載される基板面に近い位置に配置されている。
本願発明の関連特許としては特許文献2〜5があるが、詳細については後記する。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2005-183649号公報
【特許文献2】特開平10-273254号公報
【特許文献3】特開平05-327172号公報
【特許文献4】特開平09-172261号公報
【特許文献5】特開2008-028188号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
配線基板において、電源ビアの電源層より下方の部分は本来必須なものではない。特に、半導体素子チップが搭載される基板面に近い側に電源層を配した図8の左図に示した配線基板では、電源ビアの電源層より下方の部分の占める割合が大きく、その存在が配線性の悪化を招いている。
【0008】
特に、半田ボール(BGA端子)のピッチが1.0mm以下である高密度BGAパッケージを実装する場合、電源ビアのピッチが小さく、電源層より下方の信号層及び他方の基板面側の配線設計が制限される。
具体的な数値を挙げると、2.5mm厚のプリント配線基板に1.0mmピッチのBGAパッケージを実装する場合、電源ビアの孔径は0.2〜0.3mm、他方の基板側に設けられるビアランドの径は0.4〜0.6mm程度、隣接するビアランドの間隙は0.4〜0.6mm程度である。この場合、隣接するビアランド間に2本の配線を通す場合、その線幅は最大でも100μm程度である。そのため、電源層の下方の信号層及び他方の基板面における配線のチャネル数や線幅に制限があり、インピーダンスのミスマッチが生じる恐れがある。
【0009】
電源ビアの孔径を小さくすれば、電源ビアのピッチを大きくでき、配線チャネル数やインピーダンスマッチングの確保が容易となるが、電源ビアの抵抗値が上昇して給電に支障が生じる。また、電源ビアのアスペクト比が大きくなると、電源ビアの開孔が難しくなる。具体的には、電源ビアのアスペクト比が20を超えると、電源ビアの開孔が難しくなる。例えば、2.5mm厚のプリント配線基板では、0.1mm径の貫通孔部を開孔するのは難しく(アスペクト比25)、0.15mm径の貫通孔部を開孔するのはやや難しく(アスペクト比16.6)、0.2mm径の貫通孔部を開孔するのは比較的容易(アスペクト比12.5)である。
【0010】
本発明は上記事情に鑑みてなされたものであり、電源ビアの抵抗を上げることなく、配線の設計自由度が高く、インピーダンスマッチングを良好に取ることが可能な配線基板を提供することを目的とするものである。
【課題を解決するための手段】
【0011】
本発明の配線基板は、
少なくとも1つの信号層と、
少なくとも1つのグランド層と、
少なくとも1つの電源層と、
少なくとも1つの半導体素子チップが実装される一方の基板面上の配線と他方の基板面上の配線と前記電源層とを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも1つの電源ビアと、
複数の半導体素子チップ間の信号伝送がなされる信号配線とを備え、
前記電源層が前記信号配線より前記一方の基板面側に設けられた配線基板であって、
前記電源ビアは、前記一方の基板面から前記電源層まで形成された相対的に孔径の大きい大孔径部と、前記電源層から前記他方の基板面まで形成された相対的に孔径の小さい小孔径部とからなるものである。
【0012】
本発明の配線基板において、「信号配線」は、本発明の配線基板上に実装された複数の半導体素子チップ間の信号伝送がなされるものでもよいし、本発明の配線基板上に実装された少なくとも1つの半導体素子チップと、別に実装された少なくとも1つの半導体素子チップとの間の信号伝送がなされるものでもよい。
【発明の効果】
【0013】
本発明によれば、電源ビアの抵抗を上げることなく、配線の設計自由度が高く、インピーダンスマッチングを良好に取ることが可能な配線基板を提供することができる。
【図面の簡単な説明】
【0014】
【図1】本発明に係る第1実施形態の配線基板の全体断面図である。
【図2】図1の部分拡大図である。
【図3A】製造工程図である。
【図3B】製造工程図である。
【図3C】製造工程図である。
【図3D】製造工程図である。
【図4】本発明に係る第2実施形態の配線基板の部分拡大断面図である。
【図5A】製造工程図である。
【図5B】製造工程図である。
【図5C】製造工程図である。
【図5D】製造工程図である。
【図6】図4に示す配線基板の部分拡大斜視図である。
【図7】従来の配線基板の全体断面図である。
【図8】配線基板内の配線例を示す図である。
【発明を実施するための形態】
【0015】
「第1実施形態」
図面を参照して、本発明に係る第1実施形態の多層プリント配線基板について説明する。図1は、本実施形態の配線基板の全体断面図、図2は部分拡大図、図3A〜図3Dは製造工程図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。
【0016】
図1及び図2に示すように、本実施形態の配線基板1の内部には、少なくとも1つの信号層(Signal)10Sと複数の少なくとも1つのグランド層(GND)10Gと少なくとも1つの電源層(POWER PLANE)10Vとが、絶縁層(符号略)を介して積層形成されている。図示する例では、配線基板1内に、複数の信号層10Sと複数のグランド層10Gと複数の電源層10Vとが形成されている。
【0017】
図1に示すように、配線基板1の一方の基板面(図示上面)21には、LSI等の半導体素子チップが収容された少なくとも1つの半導体パッケージ2が実装される。図示する例では、半導体パッケージ2は、BGA(Ball grid array)パッケージである。
本実施形態において、半導体パッケージ2は、PGA(Pin Grid Array)パッケージ、LGA(Land Grid Array)パッケージ等でも構わない。
【0018】
配線基板1内には、
半導体パッケージ2が実装される一方の基板面21上の配線(この配線も信号層である。)31と他方の基板面22上の配線(この配線も信号層である。)32と信号層10Sとを電気的に導通する、内壁面が導電材Mで覆われた開孔部からなる少なくとも1つの信号ビア40Sと、
半導体パッケージ2が実装される一方の基板面21上の配線31と他方の基板面22上の配線32とグランド層10Gとを電気的に導通する、内壁面が導電材Mで覆われた開孔部からなる少なくとも1つのグランドビア(図示略)と、
半導体パッケージ2が実装される一方の基板面21上の配線31と他方の基板面22上の配線32と電源層10Vとを電気的に導通する、内壁面が導電材Mで覆われた開孔部からなる少なくとも1つの電源ビア40Vとが形成されている。
【0019】
配線基板1の信号層10S内に、複数の半導体パッケージ2間の信号伝送がなされる信号配線11Sが形成されている。
【0020】
本実施形態において、信号ビア40Sとグランドビア(図示せず)は従来と同様、一方の基板面21から他方の基板22まで同じ径で形成されたストレート孔部である。一方、電源ビア40Vは、一方の基板面21から電源層10Vまで形成された相対的に孔径の大きい大孔径部41Vと、電源層10Vから他方の基板面22まで形成された相対的に孔径の小さい小孔径部42Vとから構成されている(図2を参照)。
【0021】
図3A〜図3Dを参照して、本実施形態の配線基板1の製造方法について説明する。
図3Aに示すように、内部に、少なくとも1つの信号層10Sと少なくとも1つのグランド層10Gと少なくとも1つの電源層10Vとが形成された配線基板1Aを用意する。配線基板1Aにはいずれのビアも形成されておらず、一方の基板面21にはパターニングされていない配線層31Xが形成され、他方の基板面22にはパターニングされていない配線層32Xが形成されている。
【0022】
次に、配線基板1Aの信号ビア40Sとグランドビア(図示せず)の形成箇所に、それぞれの開孔径に合わせたドリルを用いてストレート孔部を開孔する(図示略)。
次に、図3A及び図3Bに示すように、配線基板1Aの電源ビア40Vの形成箇所に、一方の基板面21側から大孔径部41Vの内径と同じ外径のドリルD1を用いて一方の基板面21から電源層10Vまで到る大孔径部41Vを開孔する。
次に、図3A及び図3Bに示すように、配線基板1Aの電源ビア40Vの形成箇所に、他方の基板面22側から小孔径部42Vの内径と同じ外径のドリルD2を用いて小孔径部42Vを開孔する。
信号ビア40S用の孔部、グランドビア(図示せず)用の孔部、及び電源ビア40V用の孔部の開孔順序については、上記に限らず適宜変更できる。
【0023】
次に、図3Cに示すように、信号ビア40S用の孔部、グランドビア(図示せず)用の孔部、及び電源ビア40V用の孔部の内壁面に導電材Mをめっきして、信号ビア40S、グランドビア、及び電源ビア40Vを形成する。この工程において、基板面21、22上の配線層31X、32X上にも導電材Mがめっきされる。
最後に、図3Dに示すように、配線層31Xと導電材Mとの積層体、及び配線層32Xと導電材Mとの積層体を各々パターニングして、基板面21、22上に配線31、32を形成する。
以上のようにして、配線基板1が製造される。
【0024】
本実施形態の配線基板1では、電源ビア40Vを、一方の基板面21から電源層10Vまで形成された相対的に孔径の大きい大孔径部41Vと、電源層10Vから他方の基板面22まで形成された相対的に孔径の小さい小孔径部42Vとから構成している。
【0025】
上記構成では、一方の基板面21から電源層10Vまでの電源ビア40Vの径が大きく確保されるので、電源ビア40V、すなわち給電ラインの抵抗値を下げることができ、給電に有利である。
一方、電源層10Vから下方(電源層10Vから他方の基板面22まで)は、電源ビア40Vの径が小さいため、隣接する電源ビア40Vの間隙を広く取ることができる。そのため、電源層10Vから下方の信号層10S及び他方の基板面22上の配線設計の自由度が高く、配線チャネル数の確保や、配線幅を太くすることによるインピーダンスマッチングが容易である。
【0026】
大孔径部41Vと小孔径部42Vとからなる電源ビア40Vは、基板面21、22側から異なる径の2種類のドリルD1、D2を用いて開孔を行うことで容易に形成できる。この際、電源ビア40Vの一部は大孔径部41Vであるので、大孔径部41Vと小孔径部42Vとの中心が多少ずれても、貫通した孔部を容易に形成できる。しかも、かかる方法では、両方の基板面21、22から開孔を行うため、片側の基板面のみから開孔を行う場合に比較して、一回に開孔する部分のアスペクト比が小さくなる。そのため、ドリルシューティングが抑えられ、歩留まりの向上効果も得られる。したがって、本実施形態の配線基板1は、従来よりも製造性も良い。
【0027】
大孔径部41Vの径x、小孔径部42Vの径y、及び大孔径部41Vの径と小孔径部42Vの径の比x/yについては、適宜設計され、特に制限されない。
大孔径部41Vの径xが大きくなる程、給電ラインの抵抗低減の効果はより大きくなる。小孔径部42Vの径yが小さくなる程、配線性の向上及びインピーダンスマッチング向上の効果はより大きくなる。
【0028】
本実施形態では、両方の基板面21、22から開孔を行うため、片側の基板面のみから開孔を行う場合に比較して、一回に開孔する部分のアスペクト比が小さくなるので、ドリルD2として、従来よりも小径のドリルを用い、小孔径部42Vの径を従来のストレート孔部からなる電源ビアの径よりも小さくすることも可能である。
例えば、小孔径部42Vの径は従来のストレート孔部からなる電源ビアの径と同等又はそれ以下とし、大孔径部41Vの径を従来のストレート孔部からなる電源ビアの径より大きくする構成が好ましい。
例えば、1.0mmピッチデバイス、板厚2.5mmの場合、
大孔径部41Vの径:0.3〜0.4mmφ程度(0.5mmφ程度も場合によっては可)、
小孔径部42Vの径:0.1〜0.2mmφ程度に設計できる。
【0029】
ビアに大孔径部と小孔径部を設けることに関しては、「背景技術」の項に挙げた特許文献2〜4に記載がある。
【0030】
特許文献2の図1には、一方の基板面上の配線(5)と他方の基板面上の配線とグランド層(2)とを電気的に導通するグランドビア(16)に、大孔径部と小孔径部とを設けている。一方の基板面上の配線(5)からグランド層(2)までを小孔径部とし、グランド層(2)から他方の基板面までを大孔径部とし、グランド層(2)とグランドビア(16)との接触面積を高めている(段落0009)。
【0031】
特許文献3には、基材(2)にスルーホール用穴あけ(4)を行い、当該スルーホール用の穴径よりも大径の座ぐり用バイトで、その穴上部から他の電子部品と接続されるスルーホール上端の位置までの距離と略同じ距離となる位置(H1)まで第1の座ぐり加工を行った後、メッキ処理を施してスルーホール及び導体パターンを形成し、第1の座ぐり加工の深さよりも浅い深さ(H2)で第2の座ぐり加工を行ってプリント配線板の一部を薄くすることを特徴とするプリント配線板の製造方法が開示されている(請求項1、図1〜図2)。
【0032】
特許文献4には、回路パターンを形成した複数の絶縁性基板を絶縁層を介して積層圧着する一方、異なる3層以上の層間の回路パターンをビアホールで接続する多層プリント配線板の製造方法において、複数の内層回路パターンは積層体の厚さ方向に重なるランドをそれぞれ持ち、これらランドのうち最下層のランド以外のランドには積層体の表面側から順に小径となる小孔(60、62)が略同軸上に形成され、積層体の表面から複数のランドの小孔を貫通して最下層のランドに到達するビアホール孔をレーザを用いて形成し、ビアホール孔に銅めっきを施して異なる層間の回路パターンを接続することを特徴とする多層プリント配線板の製造方法が開示されている(請求項1、図3)。
【0033】
上記特許文献2〜4には、ビアに大孔径部と小孔径部を設けることは記載されているが、いずれも、電源ビアに対して一方の基板面から電源層まで形成された相対的に孔径の大きい大孔径部と、電源層から他方の基板面まで形成された相対的に孔径の小さい小孔径部とを設けたものではない。
【0034】
以上説明したように、本実施形態によれば、電源ビア40Vの抵抗を上げることなく、配線の設計自由度が高く、インピーダンスマッチングを良好に取ることが可能な配線基板1を提供することができる。
【0035】
「第2実施形態」
図面を参照して、本発明に係る第2実施形態の配線基板について説明する。図4は本実施形態の配線基板の部分拡大断面図、図5A〜図5Dは製造工程図、図6は部分拡大斜視図である。図4は第1実施形態の図2に対応した図である。視認しやすくするため、各構成要素の縮尺は実際のものとは適宜異ならせてある。第1実施形態と同じ構成要素については同じ参照符号を付して、説明は省略する。
【0036】
図4に示すように、本実施形態の配線基板3の内部において、少なくとも1つの信号層10Sと複数のグランド層10Gと少なくとも1つの電源層10Vとが、絶縁層を介して積層形成されている。図示する例では、配線基板3内に、複数の信号層10Sと複数のグランド層10Gと1つの電源層10Vとが形成されている。
第1実施形態の図1と同様、配線基板3の一方の基板面(図示上面)21には、LSI等の半導体素子チップが収容された少なくとも1つの半導体パッケージが実装される。
【0037】
第1実施形態と同様、
配線基板3内には、
半導体パッケージが実装される一方の基板面21上の配線31と他方の基板面22上の配線32と信号層10Sとを電気的に導通する、内壁面が導電材Mで覆われた開孔部からなる少なくとも1つの信号ビア(図示略、第1実施形態の図1の信号ビア40Sと同様)と、
半導体パッケージが実装される一方の基板面21上の配線31と他方の基板面22上の配線32と電源層10Vとを電気的に導通する、内壁面が導電材Mで覆われた開孔部からなる少なくとも1つの電源ビア40Vとが形成されている。
本実施形態では、配線基板3内に、電源層10Vと他方の基板22面との間に形成された複数のグランド層10Gを互いに電気的に導通する、内壁面が導電材Mで覆われた開孔部からなる複数のグランドビア40Gが形成されている。
第1実施形態と同様、配線基板3の信号層10S内に、複数の半導体パッケージ間の信号伝送がなされる信号配線(図示略、第1実施形態の図1の信号配線11Sと同様)が形成されている。
【0038】
本実施形態においても、信号ビアは従来と同様、一方の基板面21から他方の基板22まで同じ径で形成されたストレート孔部である。一方、電源ビア40Vは、一方の基板面21から電源層10Vまで形成された相対的に孔径の大きい大孔径部41Vと、電源層10Vから他方の基板面22まで形成された相対的に孔径の小さい小孔径部42Vとから構成されている。
【0039】
本実施形態において、グランドビア40Gは、電源ビア40Vの小孔径部42Vよりも孔径が大きく、電源ビア40Vの小孔径部42Vの少なくとも一部が、グランドビア40Gの中に配置され、電源ビア40Vの小孔径部42V内の導電材Mとグランドビア40G内の導電材Mとが絶縁材Iを介して対向配置されて容量が形成されている。電源ビア40Vとグランドビア40Gとの位置関係については、図6の斜視図を参照されたい。
【0040】
図5A〜図5Dを参照して、本実施形態の配線基板3の製造方法について説明する。本実施形態の配線基板3はシーケンシャル積層法を用いて製造することができる。
図5Aに示す配線基板3A〜3Dをシーケンシャル積層して、図5Bに示す配線基板3Eを得る。配線基板3Cには、シーケンシャル積層に先だってあらかじめグランドビア40Gが形成されている。
配線基板3Eの内部には、少なくとも1つの信号層10Sと複数のグランド層10Gと少なくとも1つの電源層10Vと少なくとも1つのグランドビア40Gとが形成されている。配線基板3Eには信号ビアと電源ビア40Vはまだ形成されておらず、一方の基板面21にはパターニングされていない配線層31Xが形成され、他方の基板面22にはパターニングされていない配線層32Xが形成されている。
【0041】
次に、配線基板3Eの信号ビアの形成箇所に、その開孔径に合わせたドリルを用いてストレート孔部を開孔する(図示略)。
次に、図5Cに示すように、配線基板3Eの電源ビア40Vの形成箇所に、一方の基板面21側から大孔径部41Vの内径と同じ外径のドリルD1を用いて一方の基板面21から電源層10Vまで到る大孔径部41Vを開孔する。
次に、図5Cに示すように、配線基板3Eの電源ビア40Vの形成箇所に、他方の基板面22側から小孔径部42Vの内径と同じ外径のドリルD2を用いて小孔径部42Vを開孔する。
信号ビア用の孔部及び電源ビア40V用の孔部の開孔順序については、上記に限らず適宜変更できる。
【0042】
次に、図5Dに示すように、信号ビア用の孔部及び電源ビア40V用の孔部の内壁面に導電材Mをめっきして、信号ビア40S及び電源ビア40Vを形成する。この工程において、基板面21、22上の配線層31X、32X上にも導電材Mがめっきされる。
以上のようにして、配線基板3が製造される。
【0043】
本実施形態の配線基板3においても、電源ビア40Vを、一方の基板面21から電源層10Vまで形成された相対的に孔径の大きい大孔径部41Vと、電源層10Vから他方の基板面22まで形成された相対的に孔径の小さい小孔径部42Vとから構成している。
【0044】
上記構成では、一方の基板面21から電源層10Vまでの電源ビア40Vの径が大きく確保されるので、電源ビア40V、すなわち給電ラインの抵抗値を下げることができ、給電に有利である。
一方、電源層10Vから下方(電源層10Vから他方の基板面22まで)は、電源ビア40Vの径が小さいため、隣接する電源ビア40Vの間隙を広く取ることができる。そのため、電源層10Vから下方の信号層10S及び他方の基板面22上の配線設計の自由度が高く、配線チャネル数の確保や、配線幅を太くすることによるインピーダンスマッチングが容易である。
【0045】
大孔径部41Vと小孔径部42Vとからなる電源ビア40Vは、基板面21、22側から異なる径の2種類のドリルD1、D2を用いて開孔を行うことで容易に形成できる。この際、電源ビア40Vの一部は大孔径部41Vであるので、大孔径部41Vと小孔径部42Vとの中心が多少ずれても、貫通した孔部を容易に形成できる。しかも、かかる方法では、両方の基板面21、22から開孔を行うため、片側の基板面のみから開孔を行う場合に比較して、一回に開孔する部分のアスペクト比が小さくなる。そのため、ドリルシューティングが抑えられ、歩留まりの向上効果も得られる。したがって、本実施形態の配線基板3は、従来よりも製造性も良い。
本実施形態においても、両方の基板面21、22から開孔を行うため、片側の基板面のみから開孔を行う場合に比較して、一回に開孔する部分のアスペクト比が小さくなるので、ドリルD2として従来よりも小径のドリルを用い、小孔径部42Vの径を従来のストレート孔部からなる電源ビアの径よりも小さくすることも可能である。
例えば、小孔径部42Vの径は従来のストレート孔部からなる電源ビアの径と同等又はそれ以下とし、大孔径部41Vの径を従来のストレート孔部からなる電源ビアの径より大きくする構成が好ましい。
【0046】
本実施形態ではさらに、電源ビア40Vの小孔径部42Vの少なくとも一部が、グランドビア40Gの中に配置され、電源ビア40Vの小孔径部42V内の導電材Mとグランドビア40G内の導電材Mとが絶縁材Iを介して対向配置されて容量(キャパシタ)が形成されており、好ましい。
【0047】
ビアを二重にして容量を持たせることに関しては、「背景技術」の項に挙げた特許文献5の図6等に記載がある。しかしながら、特許文献5では、ビアに大孔径部と小孔径部とを設けることについては記載がない。
【0048】
以上説明したように、本実施形態によっても、電源ビア40Vの抵抗を上げることなく、配線の設計自由度が高く、インピーダンスマッチングを良好に取ることが可能な配線基板3を提供することができる。
【0049】
(その他の設計変更)
本発明は上記態様に限らず、本発明の趣旨を逸脱しない範囲内において適宜設計変更が可能である。
【符号の説明】
【0050】
1、3 配線基板
2 半導体パッケージ
10S 信号層
10G グランド層
10V 電源層
11S 信号配線
21 一方の基板面
22 他方の基板面
31、32 配線
40S 信号ビア
40G グランドビア
40V 電源ビア
41V 電源ビアの大孔径部
42V 電源ビアの小孔径部
M 導電材
I 絶縁材
【特許請求の範囲】
【請求項1】
少なくとも1つの信号層と、
少なくとも1つのグランド層と、
少なくとも1つの電源層と、
少なくとも1つの半導体素子チップが実装される一方の基板面上の配線と他方の基板面上の配線と前記電源層とを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも1つの電源ビアと、
複数の半導体素子チップ間の信号伝送がなされる信号配線とを備え、
前記電源層が前記信号配線より前記一方の基板面側に設けられた配線基板であって、
前記電源ビアは、前記一方の基板面から前記電源層まで形成された相対的に孔径の大きい大孔径部と、前記電源層から前記他方の基板面まで形成された相対的に孔径の小さい小孔径部とからなる配線基板。
【請求項2】
前記電源層と前記他方の基板面との間に複数の前記グランド層を備えると共に、当該複数のグランド層を互いに電気的に導通する、前記小孔径部よりも孔径が大きい、内壁面が導電材で覆われた開孔部からなる複数のグランドビアを備え、
前記電源ビアの前記小孔径部の少なくとも一部が、前記グランドビアの中に配置され、前記電源ビアの前記小孔径部内の前記導電材と前記グランドビア内の前記導電材とが絶縁材を介して対向配置されて容量が形成された請求項1に記載の配線基板。
【請求項1】
少なくとも1つの信号層と、
少なくとも1つのグランド層と、
少なくとも1つの電源層と、
少なくとも1つの半導体素子チップが実装される一方の基板面上の配線と他方の基板面上の配線と前記電源層とを電気的に導通する、内壁面が導電材で覆われた開孔部からなる少なくとも1つの電源ビアと、
複数の半導体素子チップ間の信号伝送がなされる信号配線とを備え、
前記電源層が前記信号配線より前記一方の基板面側に設けられた配線基板であって、
前記電源ビアは、前記一方の基板面から前記電源層まで形成された相対的に孔径の大きい大孔径部と、前記電源層から前記他方の基板面まで形成された相対的に孔径の小さい小孔径部とからなる配線基板。
【請求項2】
前記電源層と前記他方の基板面との間に複数の前記グランド層を備えると共に、当該複数のグランド層を互いに電気的に導通する、前記小孔径部よりも孔径が大きい、内壁面が導電材で覆われた開孔部からなる複数のグランドビアを備え、
前記電源ビアの前記小孔径部の少なくとも一部が、前記グランドビアの中に配置され、前記電源ビアの前記小孔径部内の前記導電材と前記グランドビア内の前記導電材とが絶縁材を介して対向配置されて容量が形成された請求項1に記載の配線基板。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図7】
【図8】
【図6】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図7】
【図8】
【図6】
【公開番号】特開2011−198827(P2011−198827A)
【公開日】平成23年10月6日(2011.10.6)
【国際特許分類】
【出願番号】特願2010−61227(P2010−61227)
【出願日】平成22年3月17日(2010.3.17)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】
【公開日】平成23年10月6日(2011.10.6)
【国際特許分類】
【出願日】平成22年3月17日(2010.3.17)
【出願人】(000004237)日本電気株式会社 (19,353)
【Fターム(参考)】
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