集積回路装置及び電子機器
【課題】 回路の配置を柔軟に行え、効率の良いレイアウトが可能な集積回路装置及びそれを搭載する電子機器を提供すること。
【解決手段】 集積回路装置２０は、複数の走査線及び複数のデータ線を有する表示パネルに表示される少なくとも１画面分のデータを格納する表示メモリを含み、前記表示メモリは、その各々が複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、ワード線制御回路２４０と、をそれぞれ含む複数のＲＡＭブロック２００を含み、前記複数のＲＡＭブロック２００の各々は、前記複数のビット線ＢＬの延びる第１のＸ方向に沿って配置され、前記複数のメモリセルＭＣの各々は、短辺及び長辺を有し、前記複数のメモリセルＭＣの各々では、前記複数のビット線ＢＬは前記複数のメモリセルＭＣの前記長辺の延びる方向に沿って形成され、前記複数のワード線ＷＬは前記複数のメモリセルＭＣの前記短辺の延びる方向に沿って形成されている。
【解決手段】 集積回路装置２０は、複数の走査線及び複数のデータ線を有する表示パネルに表示される少なくとも１画面分のデータを格納する表示メモリを含み、前記表示メモリは、その各々が複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、ワード線制御回路２４０と、をそれぞれ含む複数のＲＡＭブロック２００を含み、前記複数のＲＡＭブロック２００の各々は、前記複数のビット線ＢＬの延びる第１のＸ方向に沿って配置され、前記複数のメモリセルＭＣの各々は、短辺及び長辺を有し、前記複数のメモリセルＭＣの各々では、前記複数のビット線ＢＬは前記複数のメモリセルＭＣの前記長辺の延びる方向に沿って形成され、前記複数のワード線ＷＬは前記複数のメモリセルＭＣの前記短辺の延びる方向に沿って形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器に関する。
【背景技術】
【０００２】
近年、電子機器の普及に伴い、電子機器に搭載される表示パネルの高解像度化の需要が増大している。それに伴い、表示パネルを駆動する駆動回路には高機能が要求される。しかしながら、高機能を搭載する駆動回路には、多種の回路が必要であり、表示パネルの高解像度化に比例して、その回路規模及び回路の複雑さが増大する傾向にある。従って、高機能を維持したまま又はさらなる高機能の搭載に伴う駆動回路のチップ面積の縮小化が難しく、製造コスト削減を妨げる。
【０００３】
また、小型電子機器においても、高解像度化された表示パネルが搭載され、その駆動回路に高機能が要求される。しかしながら、小型電子機器にはそのスペースの都合上、あまり回路規模を大きくすることができない。従って、チップ面積の縮小と高機能の搭載の両立が難しく、製造コストの削減又はさらなる高機能の搭載が困難である。
【特許文献１】特開２００１−２２２２７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路の配置を柔軟に行え、効率の良いレイアウトが可能な集積回路装置及びそれを搭載する電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、複数の走査線及び複数のデータ線を有する表示パネルに表示される少なくとも１画面分のデータを格納する表示メモリを含む集積回路装置であって、前記表示メモリは、その各々が複数のワード線と、複数のビット線と、複数のメモリセルと、ワード線制御回路と、をそれぞれ含む複数のＲＡＭブロックを含み、前記複数のＲＡＭブロックの各々は、前記複数のビット線の延びる第１の方向に沿って配置され、前記複数のメモリセルの各々は、短辺及び長辺を有し、前記複数のメモリセルの各々では、前記複数のビット線は前記複数のメモリセルの前記長辺の延びる方向に沿って形成され、前記複数のワード線は前記複数のメモリセルの前記短辺の延びる方向に沿って形成されている集積回路装置に関する。
【０００６】
これにより、ワード線が形成される方向のＲＡＭブロックのサイズが制限される場合にもワード線に共通接続されるメモリセルの数を増やすことができる。即ち、効率の良いレイアウトが可能となり、コスト削減の効果を奏する。また、ワード線に共通接続されるメモリセルの数を増やせるため、ビット線に共通接続するメモリセルの数を減らすことができる。このため、ＲＡＭブロックを柔軟にレイアウト設計でき、集積回路装置に対して効率のようレイアウトが可能となる。
【０００７】
また、本発明では、前記複数のＲＡＭブロックの各々は、一回のワード線の選択によってＭ（Ｍは２以上の整数）ビットのデータを出力するセンスアンプ回路を含み、前記複数のＲＡＭブロックの各々には、前記複数のワード線の延びる第２の方向に沿って少なくともＭ×Ｌ（Ｌは２以上の整数）個のメモリセルが配列され、前記センスアンプ回路には、一回のワード線の選択によってＭ×Ｌビットのデータが供給されてもよい。
【０００８】
これにより、ワード線に共通接続されているＭ×Ｌ個のメモリセルを複数回に分けて読み出すことで、第１の方向に配列されるメモリセルの数を減らすことができる。このため、ＲＡＭブロックの第１の方向のサイズを短くすることができる。
【０００９】
また、本発明では、前記センスアンプ回路は、センスアンプ用選択信号に基づいて、前記Ｍ×ＬビットのデータのうちのＭビットのデータを検出して出力するようにしてもよい。
【００１０】
これにより、センスアンプ回路は、Ｍ×ＬビットのデータからＭビットのデータを選択して出力することができる。
【００１１】
また、本発明では、前記ワード線制御回路は、前記表示パネルを水平走査駆動する一水平走査期間において、前記複数のワード線からワード線をＮ（Ｎは２以上の整数）回選択するようにしてもよい。
【００１２】
これにより、一水平走査期間に必要なデータをＮ回に分けて読み出すことができる。即ち、第２の方向に沿って配列されているメモリセルの数を減らすことができ、ＲＡＭブロックのレイアウトを柔軟に設計でき、集積回路装置に対して効率の良いレイアウトが可能となる。
【００１３】
また、本発明では、前記ワード線制御回路は、前記一水平走査期間において選択されるＮ本のワード線を互いに異なるように、選択制御し、前記表示パネルを垂直走査駆動する一垂直走査期間において、前記複数のワード線のうちの同一のワード線をＬ回選択するようにしてもよい。
【００１４】
これにより、第２の方向に沿って配列されたＭ×Ｌ個のメモリセルからデータを読み出すことができる。
【００１５】
また、本発明では、前記ワード線制御回路は、前記一水平走査期間においてワード線がＮ回選択される際に、前記複数のワード線のうちの同一のワード線をＬ（Ｌ≦Ｎ）回選択するようにしてもよい。
【００１６】
これにより、第２の方向に沿って配列されたＭ×Ｌ個のメモリセルからデータを読み出すことができるほか、Ｌ＜Ｎの場合には一水平走査期間において他のワード線の選択を行うこともできる。
【００１７】
また、本発明では、前記表示パネルの前記複数の走査線の本数をＳＣＮ本とした場合、前記複数のＲＡＭブロックの各々には、前記第１の方向に沿って少なくとも（Ｎ×ＳＣＮ／Ｌ）個のメモリセルが配列されてもよい。
【００１８】
これにより、第２の方向に沿って配列されたメモリセルの個数Ｍ×Ｌを調整することで、第１の方向に沿って配列されるメモリセルの数を設定できる。即ち、ＲＡＭブロックの第１の方向の長さを調整することができる。
【００１９】
また、本発明では、Ｍの値は、前記複数のデータ線の本数をＤＬＮ本、前記複数のデータ線に対応する各画素の階調ビット数をＧ、前記複数のＲＡＭブロックのブロック数をＢＮＫと定義した場合に以下の式で与えられることができる。
【００２０】
【数２】
【００２１】
これにより、Ｍの値に基づいてＲＡＭブロックのレイアウトを決定することができる。また、スペースの都合上、Ｍの値が制限されてしまう場合には、上記の式から逆算してＲＡＭブロックのブロック数ＢＮＫを決定することができる。
【００２２】
また、本発明では、前記一水平走査期間に前記表示メモリから読み出されたデータに基づいて、前記表示パネルに設けられた前記複数のデータ線を駆動するデータ線ドライバをさらに有してもよい。
【００２３】
これにより、表示パネルに設けられたデータ線を駆動することができる。
【００２４】
また、本発明では、前記データ線ドライバは、前記複数のＲＡＭブロックに対応した数の複数のデータ線ドライバブロックを含み、前記複数のデータ線ドライバブロックは、前記第１の方向に沿って配置されてもよい。
【００２５】
これにより、表示パネルに設けられたデータ線をＲＡＭブロックに格納されているデータに基づいて駆動することができる。また、第１の方向に沿ってデータ線ドライバブロックとＲＡＭブロックが配置されることで、集積回路装置に対して効率の良いレイアウトが可能となる。
【００２６】
また、本発明では、前記複数のデータ線ドライバブロックは、前記複数のＲＡＭブロックのいずれかと前記第１の方向に隣接するように配置されてもよい。
【００２７】
これにより、データ線ドライバブロックはＲＡＭブロックから効率よくデータを受け取ることができる。
【００２８】
また、本発明では、前記複数のデータ線ドライバブロックの各々は、第１〜第Ｎの分割データ線ドライバを含み、前記第１〜第Ｎの分割データ線ドライバには、第１〜第Ｎのラッチ信号が供給され、前記第１〜第Ｎの分割データ線ドライバは、前記第１〜第Ｎのラッチ信号に基づいて、対応するＲＡＭブロックから入力されたデータをラッチするようにしてもよい。
【００２９】
これにより、ワード線の選択に応じて第１〜第Ｎのラッチ信号を制御することができるので、データ線の駆動に必要なデータを第１〜第Ｎの分割データ線ドライバにラッチさせることができる。また、データ線ドライバブロックを分割して複数の分割データ線ドライバで構成することで、データ線ドライバブロックの第２の方向のサイズを柔軟に設定することができる。即ち、集積回路装置に対してデータ線ドライバブロックを効率よくレイアウトすることができる。
【００３０】
また、本発明では、前記複数のＲＡＭブロックの端辺のうち、前記複数のデータ線ドライバブロックと隣接する辺と対向する辺は、前記複数のＲＡＭブロックのいずれかと隣接する辺であってもよい。
【００３１】
本発明によれば、ＲＡＭブロックとＲＡＭブロックが隣接するように配置することができる。この場合、ＲＡＭブロックに必要な回路の一部を共用するように設計することができ、ＲＡＭブロックの第１の方向のサイズを短くすることができる。即ち、集積回路装置に対して効率よくレイアウトができ、製造コストの削減が可能となる。
【００３２】
また、本発明では、前記ワード線制御回路は、ワード線制御信号に基づいてワード線の選択を行い、前記複数のデータ線を駆動する際には、前記複数のＲＡＭブロックの各々の前記ワード線制御回路に、同一の前記ワード線制御信号が供給されてもよい。
【００３３】
これにより、複数のＲＡＭブロックを均一に読み出し制御できるため、表示メモリとしてデータ線ドライバに画像データを供給することができる。
【００３４】
また、本発明では、前記複数のデータ線ドライバブロックは、データ線制御信号に基づいてデータ線を駆動し、前記複数のデータ線を前記データ線ドライバが駆動する際には、前記複数のデータ線ドライバブロックの各々に、同一の前記データ線制御信号が供給されてもよい。
【００３５】
これにより、複数のデータ線ドライバブロックを均一に制御できるため、各ＲＡＭブロックから供給されるデータに基づいて表示パネルのデータ線を駆動することができる。
【００３６】
また、本発明は、上記記載の集積回路装置と、表示パネルと、を含む電子機器に関する。
【００３７】
また、本発明では、前記集積回路装置は、前記表示パネルを形成する基板に実装されてもよい。
【００３８】
また、本発明では、前記集積回路装置の前記複数のワード線が、前記表示パネルに設けられた前記複数のデータ線が延びる方向と平行になるように前記表示パネルを形成する基板に前記集積回路装置が実装されてもよい。
【００３９】
これにより、ワード線がデータ線に垂直に形成される場合に比べて、本発明に係る電子機器では、特別な回路を設けずにワード線を短くすることができる。例えば、本発明では、ホスト側から書き込み制御を行うときに、複数のＲＡＭブロックのいずれかを選択して、選択されたＲＡＭブロックのワード線を制御することができる。制御されるワード線の長さは、上述のように短く設定することができるので、本発明に係る電子機器は、ホスト側からの書き込み制御の際に消費電力の低減が可能となる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
【００４１】
１．表示ドライバ
図１（Ａ）は、表示ドライバ２０（広義には集積回路装置）が実装された表示パネル１０を示す。本実施形態では、表示ドライバ２０や、表示ドライバ２０が実装された表示パネル１０を小型電子機器（図示せず）に搭載することができる。小型電子機器には例えば携帯電話、ＰＤＡ、表示パネルを有するデジタル音楽プレーヤー等がある。表示パネル１０は例えばガラス基板上に複数の表示画素が形成される。その表示画素に対応して、Ｙ方向に伸びる複数のデータ線（図示せず）及びＸ方向に伸びる走査線（図示せず）が表示パネル１０に形成される。本実施形態の表示パネル１０に形成される表示画素は液晶素子であるが、これに限定されず、ＥＬ（Electro-Luminescence）素子等の発光素子であってもよい。また、表示画素はトランジスタ等を伴うアクティブ型であっても、トランジスタ等を伴わないパッシブ型であっても良い。例えば、表示領域１２にアクティブ型が適用された場合、液晶画素はアモルファスＴＦＴであっても良いし、低温ポリシリコンＴＦＴであっても良い。
【００４２】
表示パネル１０は、例えばＸ方向にＰＸ個のピクセル、Ｙ方向にＰＹ個のピクセルの表示領域１２を持つ。例えば、表示パネル１０がＱＶＧＡ表示に対応する場合は、ＰＸ＝２４０、ＰＹ＝３２０となり、表示領域１２は２４０×３２０ピクセルで示される。なお、表示パネル１０のＸ方向のピクセル数ＰＸとは、白黒表示の場合にはデータ線本数に一致する。ここではカラー表示の場合、Ｒ用サブピクセル、Ｇ用サブピクセル、Ｂ用サブピクセルの計３サブピクセルを合わせて１ピクセルが構成される。よって、カラー表示の場合、データ線の本数は（３×ＰＸ）本となっている。従って、カラー表示の場合、「データ線に対応する画素数」は「Ｘ方向のサブピクセルの数」を意味する。各サブピクセルは階調に応じてそのビット数が決定され、例えば３つのサブピクセルの階調値をＧとすると、１ピクセルの階調値＝３Ｇビットとなる。サブピクセルが６４階調（６ビット）を表現する場合には、１ピクセルのデータ量は６×３＝１８ビットとなる。
【００４３】
なお、ピクセル数ＰＸ及びＰＹは、例えばＰＸ＞ＰＹでも良いし、ＰＸ＜ＰＹでも良いし、ＰＸ＝ＰＹでも良い。
【００４４】
表示ドライバ２０のサイズは、Ｘ方向の長さＣＸ、Ｙ方向の長さＣＹに設定される。そして、長さＣＸである表示ドライバ２０の長辺ＩＬは、表示領域１２の表示ドライバ２０側の一辺ＰＬ１と平行である。即ち、表示ドライバ２０は、その長辺ＩＬが表示領域１２の一辺ＰＬ１と平行になるように表示パネル１０に実装される。
【００４５】
図１（Ｂ）は表示ドライバ２０のサイズを示す図である。長さＣＹである表示ドライバ２０の短辺ＩＳと表示ドライバ２０の長辺ＩＬの比は、例えば１：１０に設定される。つまり、表示ドライバ２０は、その長辺ＩＬに対して、その短辺ＩＳが非常に短く設定される。このように細長い形状に形成することで、表示ドライバ２０のＹ方向のチップサイズを極限まで小さくすることができる。
【００４６】
なお、前述の比１：１０は一例であり、これに限定されない。例えば１：１１でも良いし、１：９でもよい。
【００４７】
なお、図１（Ａ）では表示領域１２のＸ方向の長さＬＸ及びＹ方向の長さＬＹが示されているが、表示領域１２の縦横のサイズ比は図１（Ａ）に限定されない。表示領域１２は、例えば長さＬＹが長さＬＸよりも短く設定されてもよい。
【００４８】
また、図１（Ａ）によると、表示領域１２のＸ方向の長さＬＸは表示ドライバ２０のＸ方向の長さＣＸと等しい。特に図１（Ａ）に限定はされないが、このように長さＬＸ及び長さＣＸが等しく設定されるのが好ましい。その理由として、図２（Ａ）を示す。
【００４９】
図２（Ａ）に示す表示ドライバ２２はＸ方向の長さがＣＸ２に設定されている。この長さＣＸ２は、表示領域１２の一辺ＰＬ１の長さＬＸよりも短いため、図２（Ａ）に示すように、表示ドライバ２２と表示領域１２とを接続する複数の配線をＹ方向に平行に設けることができない。このため、表示領域１２と表示ドライバ２２との距離ＤＹ２を余分に設ける必要がある。これは表示パネル１０のガラス基板のサイズを無駄に要するため、コスト削減を妨げる。そして、より小型の電子機器に表示パネル１０を搭載する場合、表示領域１２以外の部分が大きくなり、電子機器の小型化の妨げにもなる。
【００５０】
これに対して、図２（Ｂ）に示すように本実施形態の表示ドライバ２０は、その長辺ＩＬの長さＣＸが表示領域１２の一辺ＰＬ１の長さＬＸに一致するように形成されているため、表示ドライバ２０と表示領域１２との間の複数の配線をＹ方向に平行に設けることができる。これにより、表示ドライバ２０と表示領域１２との距離ＤＹを図２（Ａ）の場合に比べて短くすることができる。さらに、表示ドライバ２０のＹ方向の長さＩＳが短いので、表示パネル１０のガラス基板のＹ方向のサイズが小さくなり、電子機器の小型化に寄与できる。
【００５１】
なお、本実施形態では、表示ドライバ２０の長辺ＩＬの長さＣＸが、表示領域１２の一辺ＰＬ１の長さＬＸに一致するように形成されるが、これに限定されない。
【００５２】
上述のように、表示ドライバ２０の長辺ＩＬを表示領域１２の一辺ＰＬ１の長さＬＸに合わせ、短辺ＩＳを短くすることで、チップサイズの縮小を達成しながら、距離ＤＹの短縮も可能となる。このため、表示ドライバ２０の製造コスト及び表示パネル１０の製造コストの削減が可能となる。
【００５３】
図３（Ａ）及び図３（Ｂ）は、本実施形態の表示ドライバ２０のレイアウトの構成例を示す図である。図３（Ａ）に示すように、表示ドライバ２０には、Ｘ方向に沿ってデータ線ドライバ１００（広義にはデータ線ドライバブロック）、ＲＡＭ２００（広義にはＲＡＭブロック）、走査線ドライバ３００、Ｇ／Ａ回路４００（ゲートアレイ回路、広義には自動配線回路）、階調電圧発生回路５００、電源回路６００が配置されている。これらの回路は、表示ドライバ２０のブロック幅ＩＣＹに収まるように配置されている。そして、これらの回路を挟むように出力ＰＡＤ７００及び入出力ＰＡＤ８００が表示ドライバ２０に設けられている。出力ＰＡＤ７００及び入出力ＰＡＤ８００は、Ｘ方向に沿って形成され、出力ＰＡＤ７００は表示領域１２側に設けられている。なお、入出力ＰＡＤ８００には、例えばホスト（例えばＭＰＵ、ＢＢＥ（Base-Band-Engine）、ＭＧＥ、ＣＰＵ等）による制御情報を供給するための信号線や電源供給線等が接続される。
【００５４】
なお、表示パネル１０の複数のデータ線は複数のブロック（例えば４つ）に分割され、一つのデータ線ドライバ１００は、１ブロック分のデータ線を駆動する。
【００５５】
このようにブロック幅ＩＣＹを設け、それに収まるように各回路を配置することによって、ユーザーのニーズに柔軟に対応できる。具体的には、駆動対象となる表示パネル１０のＸ方向のピクセル数ＰＸが変わると、画素を駆動するデータ線の数も変わるため、それに合わせてデータ線ドライバ１００及びＲＡＭ２００を設計する必要がある。また、低温ポリシリコン（ＬＴＰＳ）ＴＦＴパネル用表示ドライバでは、走査ドライバ３００をガラス基板に形成できるため、走査線ドライバ３００を表示ドライバ２０に内蔵させない場合もある。
【００５６】
本実施形態では、データ線ドライバ１００やＲＡＭ２００だけを変更したり、走査線ドライバ３００をはずしたりするだけで、表示ドライバ２０を設計することが可能となる。このため、元となるレイアウトを生かすことができ、最初から設計し直す手間が省くことができるので、設計コストの削減が可能となる。
【００５７】
また、図３（Ａ）では、２つのＲＡＭ２００が隣接するように配置されている。これにより、ＲＡＭ２００に用いられる一部の回路を共用することが可能となり、ＲＡＭ２００の面積を縮小することができる。詳しい作用効果については後述する。また、本実施形態では図３（Ａ）の表示ドライバ２０に限定されない。例えば、図３（Ｂ）に示す表示ドライバ２４のようにデータ線ドライバ１００とＲＡＭ２００が隣接し、２つのＲＡＭ２００が隣接しないように配置されても良い。
【００５８】
また、図３（Ａ）及び図３（Ｂ）では、一例としてデータ線ドライバ１００及びＲＡＭ２００が各４つ設けられている。これは、表示ドライバ２０に対して、データ線ドライバ１００及びＲＡＭ２００を４つ（４ＢＡＮＫ）設けることで、１水平走査期間（例えば１Ｈ期間とも呼ぶ）に駆動されるデータ線の数を４分割することができる。例えば、ピクセル数ＰＸが２４０である場合、Ｒ用サブピクセル、Ｇ用サブピクセル、Ｂ用サブピクセルを考慮すると１Ｈ期間に例えば７２０本のデータ線を駆動する必要がある。本実施形態では、この数の４分の１である１８０本のデータ線を各データ線ドライバ１００が駆動すればよい。ＢＡＮＫ数を増やすことで、各データ線ドライバ１００が駆動するデータ線の本数を減らすこともできる。なお、ＢＡＮＫ数とは、表示ドライバ２０内に設けられたＲＡＭ２００の数と定義する。また、各ＲＡＭ２００を合わせた合計の記憶領域を表示メモリの記憶領域と定義し、表示メモリは少なくとも表示パネル１０の１画面分の画像を表示するためのデータを格納することができる。
【００５９】
図４は、表示ドライバ２０が実装された表示パネル１０の一部を拡大する図である。表示領域１２は複数の配線ＤＱＬによって表示ドライバ２０の出力ＰＡＤ７００と接続されている。この配線はガラス基板に設けられた配線であっても良いし、フレキシブル基板等にて形成され、出力ＰＡＤ７００と表示領域１２とを接続する配線であっても良い。
【００６０】
ＲＡＭ２００はそのＹ方向の長さがＲＹに設定されている。本実施形態では、この長さＲＹは、図３（Ａ）のブロック幅ＩＣＹと同じに設定されているが、これに限定されない。例えば、長さＲＹはブロック幅ＩＣＹ以下に設定されても良い。
【００６１】
長さＲＹに設定されるＲＡＭ２００には、複数のワード線ＷＬと、複数のワード線ＷＬを制御するワード線制御回路２４０が設けられている。また、ＲＡＭ２００には、複数のビット線ＢＬ、複数のメモリセルＭＣ及びそれらを制御する制御回路（図示せず）が設けられている。ＲＡＭ２００のビット線ＢＬはＸ方向に平行になるように設けられている。即ち、ビット線ＢＬは表示領域１２の一辺ＰＬ１に平行になるように設けられている。また、ＲＡＭ２００のワード線ＷＬはＹ方向に平行になるように設けられている。即ち、ワード線ＷＬは複数の配線ＤＱＬと平行になるように設けられている。
【００６２】
ＲＡＭ２００のメモリセルＭＣはワード線ＷＬの制御により読み出しが行われ、その読み出されたデータがデータ線ドライバ１００に供給される。即ち、ワード線ＷＬが選択されると、Ｙ方向に沿って配列された複数のメモリセルＭＣに格納されているデータがデータ線ドライバ１００に供給されることになる。
【００６３】
図５は、図３（Ａ）のＡ−Ａ断面を示す断面図である。Ａ−Ａ断面はＲＡＭ２００のメモリセルＭＣが配列されている領域の断面である。ＲＡＭ２００の形成される領域には、例えば５層の金属配線層が設けられている。図５では、例えば第１金属配線層ＡＬＡ、その上層の第２金属配線層ＡＬＢ、さらに上層の第３金属配線層ＡＬＣ、第４金属配線層ＡＬＤ、第５金属配線層ＡＬＥが示されている。第５金属配線層ＡＬＥには、例えば階調電圧発生回路５００から階調電圧が供給される階調電圧用配線２９２が形成されている。また、第５金属配線層ＡＬＥには、電源回路６００から供給される電圧や、外部から入出力ＰＡＤ８００を経由して供給される電圧等を供給するための電源用配線２９４が形成されている。本実施形態のＲＡＭ２００は例えば第５金属配線層ＡＬＥを使用せずに形成できる。このため、前述のように第５金属配線層ＡＬＥに様々な配線を形成することができる。
【００６４】
また、第４金属配線層ＡＬＤにはシールド層２９０が形成されている。これにより、ＲＡＭ２００のメモリセルＭＣの上層の第５金属配線層ＡＬＥに様々な配線が形成されても、ＲＡＭ２００のメモリセルＭＣに与える影響を緩和することができる。なお、ワード線制御回路２４０等のＲＡＭ２００の制御回路が形成されている領域の第４金属配線層ＡＬＤには、これらの回路の制御用の信号配線が形成されても良い。
【００６５】
第３金属配線層ＡＬＣに形成されている配線２９６は、例えばビット線ＢＬや電圧ＶＳＳ用配線に用いられる。また、第２金属配線層ＡＬＢに形成されている配線２９８は、例えばワード線ＷＬや電圧ＶＤＤ用配線として用いることができる。また、第１金属配線層ＡＬＡに形成されている配線２９９は、ＲＡＭ２００の半導体層に形成されている各ノードとの接続に用いることができる。
【００６６】
なお、上述の構成を変更して、第３金属配線層ＡＬＣにワード線用の配線を形成し、第２金属配線層ＡＬＢにビット線用の配線を形成するようにしても良い。
【００６７】
以上のようにＲＡＭ２００の第５金属配線層ＡＬＥに様々な配線を形成することができるので、図３（Ａ）や図３（Ｂ）に示すように多種の回路ブロックをＸ方向に沿って配列することができる。
【００６８】
２．データ線ドライバ
２．１．データ線ドライバの構成
図６（Ａ）は、データ線ドライバ１００を示す図である。データ線ドライバ１００は出力回路１０４、ＤＡＣ１２０及びラッチ回路１３０を含む。ＤＡＣ１２０はラッチ回路１３０にラッチされているデータに基づいて階調電圧を出力回路１０４に供給する。ラッチ回路１３０には、例えばＲＡＭ２００から供給されたデータが格納される。例えば階調度がＧビットに設定されている場合には、各ラッチ回路１３０にはＧビットのデータが格納される。階調電圧は、階調度に応じて複数種類生成され、階調電圧発生回路５００からデータ線ドライバ１００に供給される。例えば、データ線ドライバ１００に供給された複数の階調電圧は各ＤＡＣ１２０に供給される。各ＤＡＣ１２０はラッチ回路１３０にラッチされているＧビットのデータに基づいて、階調電圧発生回路５００から供給された複数種類の階調電圧から対応する階調電圧を選択し、出力回路１０４に出力する。
【００６９】
出力回路１０４は、例えばオペアンプ（広義には演算増幅器）で構成されるが、これに限定されない。図６（Ｂ）に示すように出力回路１０４の代わりに出力回路１０２をデータ線ドライバ１００に設けても良い。この場合、階調電圧発生回路５００には複数のオペアンプが設けられている。
【００７０】
図７はデータ線ドライバ１００に設けられている複数のデータ線駆動セル１１０を示す図である。各データ線ドライバ１００は複数のデータ線を駆動し、データ線駆動セル１１０は複数のデータ線のうちの１本を駆動する。例えば、データ線駆動セル１１０は、一ピクセルを構成するＲ用サブピクセル、Ｇ用サブピクセル及びＢ用サブピクセルのいずれか一つを駆動する。即ち、Ｘ方向のピクセル数ＰＸが２４０の場合には、表示ドライバ２０には、合計２４０×３＝７２０個のデータ線駆動セル１１０が設けられていることになる。そして、この場合には各データ線ドライバ１００には、例えば４ＢＡＮＫ構成である場合、１８０個のデータ線駆動セル１１０が設けられている。
【００７１】
データ線駆動セル１１０は、例えば出力回路１４０、ＤＡＣ１２０及びラッチ回路１３０を含むが、これに限定されない。例えば、出力回路１４０は外部に設けられても良い。なお、出力回路１４０は、図５の出力回路１０４でも良いし、図６の出力回路１０２でもよい。
【００７２】
例えば、Ｒ用サブピクセル、Ｇ用サブピクセル及びＢ用サブピクセルのそれぞれの階調度を示す階調データがＧビットに設定されている場合、ＲＡＭ２００からは、データ線駆動セル１１０にＧビットのデータが供給される。ラッチ回路１３０は、Ｇビットのデータをラッチする。ＤＡＣ１２０はラッチ回路１３０の出力に基づいて階調電圧を出力回路１４０を介して出力する。これにより、表示パネル１０に設けられているデータ線を駆動することができる。
【００７３】
２．２．一水平走査期間内の複数回読み出し
図８に本実施形態に係る比較例の表示ドライバ２４を示す。この表示ドライバ２４は、表示ドライバ２４の一辺ＤＬＬが表示パネル１０の表示領域１２側の一辺ＰＬ１と対向するように実装される。表示ドライバ２４には、Ｙ方向の長さよりもＸ方向の長さの方が長く設定されているＲＡＭ２０５及びデータ線ドライバ１０５が設けられている。ＲＡＭ２０５及びデータ線ドライバ１０５のＸ方向の長さは、表示パネル１０のピクセル数ＰＸが増加するに従って、長くなる。ＲＡＭ２０５には複数のワード線ＷＬ及びビット線ＢＬが設けられている。ＲＡＭ２０５のワード線ＷＬはＸ方向に沿って延在形成され、ビット線ＢＬはＹ方向に沿って延在形成されている。即ち、ワード線ＷＬはビット線ＢＬよりも非常に長く形成される。また、ビット線ＢＬはＹ方向に沿って延在形成されているため、表示パネル１０のデータ線と平行であり、表示パネル１０の一辺ＰＬ１と直交する。
【００７４】
この表示ドライバ２４は１Ｈ期間に１回だけワード線ＷＬを選択する。そして、ワード線ＷＬの選択によってＲＡＭ２０５から出力されるデータをデータ線ドライバ１０５がラッチし、複数のデータ線を駆動する。表示ドライバ２４では、図８に示すようにワード線ＷＬがビット線ＢＬに比べて非常に長いため、データ線ドライバ１００及びＲＡＭ２０５の形状がＸ方向に長くなり、表示ドライバ２４に他の回路を配置するスペースを確保するのが難しい。そのため、表示ドライバ２４のチップ面積の縮小を妨げる。また、その確保等に関する設計時間も無駄に要してしまうため、設計コスト削減を妨げる。
【００７５】
図８のＲＡＭ２０５は例えば図９（Ａ）に示すようにレイアウトされる。図９（Ａ）によると、ＲＡＭ２０５は２分割され、そのうちの一つのＸ方向の長さは例えば「１２」であるのに対し、Ｙ方向の長さは「２」である。従って、ＲＡＭ２０５の面積を「４８」と示すことができる。これらの長さの値は、ＲＡＭ２０５の大きさを示す上での比率の一例を示すものであり、実際の大きさを限定するものではない。なお、図９（Ａ）〜図９（Ｄ）の符号２４１〜２４４はワード線制御回路を示し、符号２０６〜２０９はセンスアンプを示す。
【００７６】
これに対して、本実施形態では、ＲＡＭ２０５を複数に分割し９０度回転した状態でレイアウトすることができる。例えば、図９（Ｂ）に示すようにＲＡＭ２０５を４分割して９０度回転した状態にレイアウトすることができる。４分割されたうちの一つであるＲＡＭ２０５−１は、センスアンプ２０７とワード線制御回路２４２を含む。また、ＲＡＭ２０５−１のＹ方向の長さが「６」であり、Ｘ方向の長さが「２」である。よって、ＲＡＭ２０５−１の面積は「１２」となり、４ブロックの合計面積が「４８」となる。しかしながら、表示ドライバ２０のＹ方向の長さＣＹを短くしたいため、図９（Ｂ）の状態では都合が悪い。
【００７７】
そこで、本実施形態では、図９（Ｃ）に示すように１Ｈ期間に複数回読み出しを行うことでＲＡＭ２００のＹ方向の長さＲＹを短くすることができる。例えば、図９（Ｃ）では、１Ｈ期間に２回読み出しを行う場合を示す。この場合、１Ｈ期間にワード線ＷＬを２回選択するため、例えばＹ方向に配列されたメモリセルＭＣの数を半分にすることができる。これにより、図９（Ｃ）に示すようにＲＡＭ２００のＹ方向の長さを「３」とすることができる。その代わり、ＲＡＭ２００のＸ方向の長さは「４」となる。即ち、ＲＡＭ２００の合計の面積が「４８」となり、図９（Ａ）のＲＡＭ２０５とメモリセルＭＣが配列されている領域の面積が等しくなる。そして、これらのＲＡＭ２００を図３（Ａ）や図３（Ｂ）に示すように自由に配置することができるため、非常に柔軟にレイアウトが可能となり、効率的なレイアウトができる。
【００７８】
なお、図９（Ｄ）は、３回読み出しを行った場合の一例を示す。この場合、図９（Ｂ）のＲＡＭ２０５−１のＹ方向の長さ「６」を３分の１にすることができる。即ち、表示ドライバ２０のＹ方向の長さＣＹをより短くしたい場合には、１Ｈ期間の読み出し回数を調整することで実現可能となる。
【００７９】
上述のように本実施形態では、ブロック化されたＲＡＭ２００を表示ドライバ２０に設けることができる。本実施形態では、例えば４ＢＡＮＫのＲＡＭ２００を表示ドライバ２０に設けることができる。この場合、各ＲＡＭ２００に対応するデータ線ドライバ１００−１〜１００−４は図１０に示すように対応するデータ線ＤＬを駆動する。
【００８０】
具体的には、データ線ドライバ１００−１はデータ線群ＤＬＳ１を駆動し、データ線ドライバ１００−２はデータ線群ＤＬＳ２を駆動し、データ線ドライバ１００−３はデータ線群ＤＬＳ３を駆動し、データ線ドライバ１００−４はデータ線群ＤＬＳ４を駆動する。なお、各データ線群ＤＬＳ１〜ＤＬＳ４は、表示パネル１０の表示領域１２に設けられた複数のデータ線ＤＬを例えば４ブロックに分割したうちの１ブロックである。このように４ＢＡＮＫのＲＡＭ２００に対応して、４つのデータ線ドライバ１００−１〜１００−４を設け、それぞれに対応するデータ線を駆動させることで、表示パネル１０の複数のデータ線を駆動することができる。
【００８１】
２．３．データ線ドライバの分割構造
本実施形態では、図４のＲＡＭ２００の長さＲＹを短くするために、一水平走査期間でのＮ回読み出し、例えば２回読み出しを前提として、データ線ドライバ１００が、図１１（Ａ）に示すように第１のデータ線ドライバ１００Ａ（広義には第１の分割データ線ドライバ）及び第２のデータ線ドライバ１００Ｂ（広義には第２の分割データ線ドライバ）と、Ｎ（２）分割されている。図１１（Ａ）に示すＭは、１回のワード線選択によってＲＡＭ２００から読み出されるデータのビット数である。
【００８２】
例えば、ピクセル数ＰＸが２４０であり、ピクセルの階調度が１８ビットであり、ＲＡＭ２００のＢＡＮＫ数が４ＢＡＮＫである場合、１Ｈ期間では、各ＲＡＭ２００から２４０×１８÷４＝１０８０ビットのデータがＲＡＭ２００から出力されなければならない。
【００８３】
しかしながら、表示ドライバ１００のチップ面積縮小のためには、ＲＡＭ２００の長さＲＹを短くしたい。そこで、図１１（Ａ）に示すように例えばデータ線ドライバ１００Ａ及び１００ＢをＸ方向に分割する。そうすることで、Ｍを１０８０÷２＝５４０に設定することができ、ＲＡＭ２００の長さＲＹをおよそ半分にすることができる。
【００８４】
なお、データ線ドライバ１００Ａは表示パネル１０のデータ線のうちの一部のデータ線を駆動する。また、データ線ドライバ１００Ｂは、表示パネル１０のデータ線のうち、データ線ドライバ１００Ａが駆動するデータ線以外のデータ線の一部を駆動する。このように、各データ線ドライバ１００Ａ，１００Ｂは表示パネル１０のデータ線をシェアして駆動する。
【００８５】
具体的には、図１１（Ｂ）に示すように１Ｈ期間に例えばワード線ＷＬ１及びＷＬ２を選択する。即ち、１Ｈ期間に２回ワード線を選択する。そして、Ａ１のタイミングでラッチ信号ＳＬＡを立ち下げる。このラッチ信号ＳＬＡは例えばデータ線ドライバ１００Ａに供給される。そして、データ線ドライバ１００Ａはラッチ信号ＳＬＡの例えば立ち下がりエッジに応じてＲＡＭ２００から供給されるＭビットのデータをラッチする。
【００８６】
また、Ａ２のタイミングでラッチ信号ＳＬＢを立ち下げる。このラッチ信号ＳＬＢは例えばデータ線ドライバ１００Ｂに供給される。そして、データ線ドライバ１００Ｂはラッチ信号ＳＬＢの例えば立ち下がりエッジに応じてＲＡＭ２００から供給されるＭビットのデータをラッチする。
【００８７】
さらに具体的には、図１２に示すようにワード線ＷＬ１の選択によってＭ個のメモリセル群ＭＣＳ１に格納されているデータがセンスアンプ回路２１０を介してデータ線ドライバ１００Ａ及び１００Ｂに供給される。しかしながら、ワード線ＷＬ１の選択に対応してラッチ信号ＳＬＡが立ち下がるため、Ｍ個のメモリセル群ＭＣＳ１に格納されているデータはデータ線ドライバ１００Ａにラッチされる。
【００８８】
そして、ワード線ＷＬ２の選択によってＭ個のメモリセル群ＭＣＳ２に格納されているデータがセンスアンプ回路２１０を介してデータ線ドライバ１００Ａ及び１００Ｂに供給されるが、ワード線ＷＬ２の選択に対応してラッチ信号ＳＬＢが立ち下がる。このため、Ｍ個のメモリセル群ＭＣＳ２に格納されているデータはデータ線ドライバ１００Ｂにラッチされる。
【００８９】
このようにすると、Ｍを例えば５４０ビットに設定した場合、１Ｈ期間で２回読み出しを行うため、各データ線ドライバ１００Ａ、１００Ｂには、Ｍ＝５４０ビットのデータがラッチされることになる。即ち、合計１０８０ビットのデータがデータ線ドライバ１００にラッチされることになり、前述の例で必要である１Ｈ期間に１０８０ビットを達成できる。そして、１Ｈ期間に必要なデータ量をラッチすることができ、且つ、ＲＡＭ２００の長さＲＹをおよそ半分に短くすることができる。これにより、表示ドライバ２０のブロック幅ＩＣＹを短くすることができるので、表示ドライバ２０の製造コスト削減が可能となる。
【００９０】
なお、図１１（Ａ）及び図１１（Ｂ）では、一例として１Ｈ期間に２回の読み出しを行う例が図示されているが、これに限定されない。例えば、１Ｈ期間に４回読み出しを行うこともできるし、それ以上に設定することもできる。例えば４回読み出しの場合には、データ線ドライバ１００を４段に分割することができ、さらにＲＡＭ２００の長さＲＹを短くすることができる。この場合、前述を例に取れば、Ｍ＝２７０に設定することができ、４段に分割されたデータ線ドライバのそれぞれに２７０ビットのデータがラッチされる。つまり、ＲＡＭ２００の長さＲＹをおよそ４分の１にしながら、１Ｈ期間に必要な１０８０ビットの供給を達成することができる。
【００９１】
また、図１１（Ｂ）のＡ３及びＡ４に示すように、データ線イネーブル信号等（図示せず）による制御に基づいてデータ線ドライバ１００Ａ及び１００Ｂの出力を立ち上げても良いし、Ａ１及びＡ２に示すタイミングで、各データ線ドライバ１００Ａ、１００Ｂがラッチした後にそのままデータ線に出力するようにしても良い。また、各データ線ドライバ１００Ａ、１００Ｂにもう一段ラッチ回路を設けて、Ａ１及びＡ２でラッチしたデータに基づく電圧を次の１Ｈ期間に出力するようにしても良い。こうすれば、１Ｈ期間に読み出しを行う回数を、画質劣化の心配なしに増やすことができる。
【００９２】
なお、ピクセル数ＰＹが３２０（表示パネル１０の走査線が３２０本）であり、１秒間に６０フレームの表示画行われる場合、１Ｈ期間は図１１（Ｂ）に示すように約５２μｓｅｃである。求め方としては、１ｓｅｃ÷６０フレーム÷３２０≒５２μｓｅｃである。これに対して、ワード線の選択は図１１（Ｂ）に示すようにおよそ４０ｎｓｅｃで行われる。つまり、１Ｈ期間に対して十分に短い期間に複数回のワード線選択（ＲＡＭ２００からのデータ読み出し）が行われるため、表示パネル１０に対する画質の劣化に問題は生じない。
【００９３】
また、Ｍの値は、次式で得ることができる。なお、ＢＮＫは、ＢＡＮＫ数を示し、Ｎは１Ｈ期間に行われる読み出し回数を示し、Ｇは階調ビット数を示す。また、ピクセル数ＰＸ×３とは、表示パネル１０のデータ線に対応する画素数（又は表示パネル１０のデータ線の本数ＤＬＮ）を意味する。
【００９４】
【数３】
【００９５】
なお、本実施形態ではセンスアンプ回路２１０はラッチ機能を有するが、これに限定されない。例えばセンスアンプ回路２１０はラッチ機能を有さないものであっても良い。
【００９６】
２．４．データ線ドライバの細分割
図１３は、１ピクセルを構成する各サブピクセルのうち、一例としてＲ用サブピクセルについてＲＡＭ２００とデータ線ドライバ１００の関係を説明するための図である。
【００９７】
例えば各サブピクセルの階調のＧビットが６４階調である６ビットに設定された場合、Ｒ用サブピクセルのデータ線駆動セル１１０Ａ−Ｒ及び１１０Ｂ−Ｒには、６ビットのデータがＲＡＭ２００から供給される。６ビットのデータを供給するために、ＲＡＭ２００のセンスアンプ回路２１０に含まれる複数のセンスアンプ２１１のうち例えば６つのセンスアンプ２１１が各データ線駆動セル１１０に対応する。
【００９８】
例えば、データ線駆動セル１１０Ａ−ＲのＹ方向の長さＳＣＹは、６つのセンスアンプ２１１のＹ方向の長さＳＡＹに納める必要がある。同様に各データ線駆動セル１１０のＹ方向の長さは６つのセンスアンプ２１１の長さＳＡＹに納める必要がある。長さＳＣＹを６つのセンスアンプ２１１の長さＳＡＹに納めることができない場合には、データ線ドライバ１００のＹ方向の長さが、ＲＡＭ２００の長さＲＹよりも大きくなってしまい、レイアウト的に効率の悪い状態になってしまう。
【００９９】
ＲＡＭ２００はプロセス的に微細化が進み、センスアンプ２１１のサイズも小さい。一方、図７に示すように、データ線駆動セル１１０には複数の回路が設けられている。特に、ＤＡＣ１２０やラッチ回路１３０は回路サイズが大きくなり、小さく設計することが難しい。さらに、ＤＡＣ１２０やラッチ回路１３０は入力されるビット数が増えると大きくなる。つまり、長さＳＣＹを６つのセンスアンプ２１１のトータル長さＳＡＹに納めることが困難である場合がある。
【０１００】
これに対して、本実施形態では、１Ｈ内読み出し回数Ｎで分割されたデータ線ドライバ１００Ａ，１００Ｂをさらにｋ（ｋは２以上の整数）分割し、Ｘ方向にスタックすることができる。図１４は、１Ｈ期間にＮ＝２回読み出しを行うように設定されたＲＡＭ２００において、データ線ドライバ１００Ａ及び１００Ｂがそれぞれｋ＝２分割されてスタックされた構成例を示す。なお、図１４では、２回読み出しに設定されたＲＡＭ２００についての構成例であり、これに限定されない。例えばＮ＝４回読み出しに設定されている場合には、データ線ドライバはＸ方向において４×２＝８段に分割される。
【０１０１】
図１３の各データ線ドライバ１００Ａ、１００Ｂは、図１４に示すように、それぞれが、データ線ドライバ１００Ａ１及び１００Ａ２、データ線ドライバ１００Ｂ１及び１００Ｂ２に分割されている。そして、データ線駆動セル１１０Ａ１−Ｒ等はそのＹ方向の長さがＳＣＹ２に設定されている。長さＳＣＹ２は、図１４によるとセンスアンプ２１１がＧ×２個配列された場合のＹ方向の長さＳＡＹ２に収まるように設定されている。つまり、各データ線駆動セル１１０を形成する際に、図１３に比べてＹ方向に許容される長さが拡大され、レイアウト的に効率の良い設計が可能である。
【０１０２】
次に図１４における構成の動作を説明する。例えばワード線ＷＬ１が選択されると、各センスアンプブロック２１０−１、２１０−２、２１０−３、２１０−４等を介して計Ｍビットのデータがデータ線ドライバ１００Ａ１、１００Ａ２、１００Ｂ１、１００Ｂ２の少なくともいずれかに供給される。このとき、例えば、センスアンプブロック２１０−１から出力されるＧビットのデータは、例えばデータ線駆動セル１１０Ａ１−Ｒ及び１１０Ｂ１−Ｒに供給される。そして、センスアンプブロック２１０−２から出力されるＧビットのデータは、例えばデータ線駆動セル１１０Ａ２−Ｒ及び１１０Ｂ２−Ｒに供給される。
【０１０３】
このとき、図１１（Ｂ）に示すタイミングチャートと同様に、ワード線ＷＬ１が選択されたときに対応してラッチ信号ＳＬＡ（広義には第１のラッチ信号）が立ち下がる。そして、このラッチ信号ＳＬＡはデータ線駆動セル１１０Ａ１−Ｒを含むデータ線ドライバ１００Ａ１及びデータ線駆動セル１１０Ａ２−Ｒを含むデータ線ドライバ１００Ａ２に供給される。従って、ワード線ＷＬ１の選択によってセンスアンプブロック２１０−１から出力されるＧビットのデータ（メモリセル群ＭＣＳ１１に格納されているデータ）はデータ線駆動セル１１０Ａ１−Ｒにラッチされる。同様に、ワード線ＷＬ１の選択によってセンスアンプブロック２１０−２から出力されるＧビットのデータ（メモリセル群ＭＣＳ１２に格納されているデータ）はデータ線駆動セル１１０Ａ２−Ｒにラッチされる。
【０１０４】
センスアンプブロック２１０−３、２１０−４についても上記と同様であり、データ線駆動セル１１０Ａ１−Ｇにはメモリセル群ＭＣＳ１３に格納されているデータがラッチされ、データ線駆動セル１１０Ａ２−Ｇにはメモリセル群ＭＣＳ１４に格納されているデータがラッチされる。
【０１０５】
また、ワード線ＷＬ２が選択される場合は、ワード線ＷＬ２の選択に対応してラッチ信号ＳＬＢが（広義には第Ｎのラッチ信号）立ち下がる。そして、このラッチ信号ＳＬＢはデータ線駆動セル１１０Ｂ１−Ｒを含むデータ線ドライバ１００Ｂ１及びデータ線駆動セル１１０Ｂ２−Ｒを含むデータ線ドライバ１００Ｂ２に供給される。従って、ワード線ＷＬ２の選択によってセンスアンプブロック２１０−１から出力されるＧビットのデータ（メモリセル群ＭＣＳ２１に格納されているデータ）はデータ線駆動セル１１０Ｂ１−Ｒにラッチされる。同様に、ワード線ＷＬ２の選択によってセンスアンプブロック２１０−２から出力されるＧビットのデータ（メモリセル群ＭＣＳ２２に格納されているデータ）はデータ線駆動セル１１０Ｂ２−Ｒにラッチされる。
【０１０６】
ワード線ＷＬ２の選択においても、センスアンプブロック２１０−３、２１０−４については上記と同様であり、データ線駆動セル１１０Ｂ１−Ｇにはメモリセル群ＭＣＳ２３に格納されているデータがラッチされ、データ線駆動セル１１０Ｂ２−Ｇにはメモリセル群ＭＣＳ２４に格納されているデータがラッチされる。
【０１０７】
このようにデータ線ドライバ１００Ａ、１００Ｂが分割された場合において、ＲＡＭ２００に格納されるデータを図１５（Ｂ）に示す。図１５（Ｂ）に示すようにＲＡＭ２００には、Ｙ方向に沿ってＲ用サブピクセルデータ、Ｒ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｂ用サブピクセルデータ、Ｂ用サブピクセルデータ・・・という順番でデータが格納される。一方、図１３のような構成の場合には、図１５（Ａ）に示すようにＲＡＭ２００には、Ｙ方向に沿ってＲ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｂ用サブピクセルデータ、Ｒ用サブピクセルデータ・・・という順番でデータが格納される。
【０１０８】
なお、図１３では長さＳＡＹは６つのセンスアンプ２１１に示されているが、これに限定されない。例えば、階調度が８ビットの場合には長さＳＡＹは８つのセンスアンプ２１１の長さに相当する。
【０１０９】
また、図１４では一例として各データ線ドライバ１００Ａ、１００Ｂをそれぞれｋ＝２分割する構成が示されているが、これに限定されない。例えば３分割でも良いし、４分割でも良い。そして、例えばデータ線ドライバ１００Ａを３分割した場合、３分割されたものに同じラッチ信号ＳＬＡを供給するようにすればよい。また、１Ｈ読み出し回数と等しい分割数Ｎの変形例として、Ｎ＝３分割した場合には、それぞれをＲ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｂ用サブピクセルデータのドライバとすることができる。その構成を図１６に示す。図１６では、３つに分割されたデータ線ドライバ１０１Ａ１、１０１Ａ２、１０１Ａ３が示されている。データ線ドライバ１０１Ａ１は、データ線駆動セル１１１Ａ１を含み、データ線ドライバ１０１Ａ２は、データ線駆動セル１１１Ａ２を含み、データ線ドライバ１０１Ａ３は、データ線駆動セル１１１Ａ３を含む。
【０１１０】
そして、ワード線ＷＬ１の選択に対応してラッチ信号ＳＬＡが立ち下がる。前述と同様にラッチ信号ＳＬＡは、各データ線ドライバ１０１Ａ１、１０１Ａ２、１０１Ａ３に供給される。
【０１１１】
このようにすると、ワード線ＷＬ１の選択によって、メモリセル群ＭＣＳ１１に格納されているデータが例えばＲ用サブピクセルデータとしてデータ線駆動セル１１１Ａ１に格納される。同様にメモリセル群ＭＣＳ１２に格納されているデータが例えばＧ用サブピクセルデータとしてデータ線駆動セル１１１Ａ２に格納され、メモリセル群ＭＣＳ１３に格納されているデータが例えばＢ用サブピクセルデータとしてデータ線駆動セル１１１Ａ３に格納される。
【０１１２】
従って、図１５（Ａ）のようにＲＡＭ２００に書き込まれるデータをＹ方向でＲ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｂ用サブピクセルデータという順番に配列することができる。この場合も、各データ線ドライバ１０１Ａ１、１０１Ａ２、１０１Ａ３をさらにｋ分割することができる。
【０１１３】
３．ＲＡＭ
３．１．メモリセルの構成
各メモリセルＭＣは例えばＳＲＡＭ（Static-Random-Access-Memory）で構成することができる。図１７（Ａ）にメモリセルＭＣの回路の一例を示す。また、図１７（Ｂ）にメモリセルＭＣのレイアウトの一例を示す。
【０１１４】
図１７（Ｂ）に示すように、メモリセルＭＣはメインワード線ＭＷＬとサブワード線ＳＷＬを含み、これらは方向ＤＲ１（広義には、メモリセルの短辺の延びる方向）に沿って延在形成されている。また、メモリセルＭＣはビット線ＢＬ及びビット線／ＢＬを含み、これらは、方向ＤＲ２（広義には、メモリセルの長辺の延びる方向）に沿って延在形成されている。本実施形態では、メモリセルＭＣは例えば５層の金属配線を用いて形成される。そして、ビット線ＢＬ、／ＢＬは例えば第３層の金属配線層に形成され、その下層の第２層の金属配線層にメインワード線ＭＷＬが形成される。サブワード線ＳＷＬは例えばポリシリコン等の導電体で形成される。
【０１１５】
メモリセルＭＣのサイズにおいて、ビット線ＢＬ、／ＢＬに沿った長さＭＣＸ（広義にはメモリセルの長辺）は、メインワード線ＭＷＬ又はサブワード線ＳＷＬに沿った長さＭＣＹ（広義にはメモリセルの短辺）に比べて十分に長い。本実施形態では、このようなレイアウトのメモリセルＭＣをＲＡＭ２００に用いることができるが、これに限定されない。例えば、メモリセルＭＣは、長さＭＣＸよりも長さＭＣＹが長く設定されてもよい。
【０１１６】
なお、本実施形態では、メインワード線ＭＷＬ及びサブワード線ＳＷＬが所定の複数の箇所で電気的に接続されている。これにより、サブワード線ＳＷＬを金属配線であるメインワード線ＭＷＬを用いて低抵抗化することができる。また、本実施形態では、メインワード線ＭＷＬ及びサブワード線ＳＷＬを１本のワード線ＷＬとみなすことができる。
【０１１７】
３．２．センスアンプの共用
図１８（Ａ）に示すようにセンスアンプ２１１のＹ方向の長さＳＡＹ３は、メモリセルＭＣの長さＭＣＹよりも十分に大きい。このため、ワード線ＷＬを選択する際に、一つのセンスアンプ２１１に対して一つのメモリセルＭＣを対応させるレイアウトは、効率が悪い。
【０１１８】
これに対して、本実施形態では、このようなメモリセルＭＣであっても効率的にレイアウト配置可能にすることができる。図１８（Ｂ）に示すように、ワード線ＷＬの選択において、一つのセンスアンプ２１１に対して複数（例えば２つ）のメモリセルＭＣを対応させる。これにより、センスアンプ２１１の長さＳＡＹ３とメモリセルＭＣの長さＭＣＹの差を問題とせずに、効率的にメモリセルＭＣをＲＡＭ２００に配列することができる。
【０１１９】
図１８（Ｂ）によると、選択型センスアンプＳＳＡは、センスアンプ２１１と、スイッチ回路２２０と、スイッチ回路２３０を含む。選択型センスアンプＳＳＡには、ビット線対ＢＬ、／ＢＬが例えば２組接続されている。
【０１２０】
スイッチ回路２２０は、選択信号ＣＯＬＡ（広義にはセンスアンプ用選択信号）に基づいて、一方の組のビット線対ＢＬ、／ＢＬをセンスアンプ２１１に接続する。同様にスイッチ回路２３０は、選択信号ＣＯＬＢに基づいて、他方の組のビット線対ＢＬ、／ＢＬをセンスアンプ２１１に接続する。なお、選択信号ＣＯＬＡ、ＣＯＬＢは、例えばその信号レベルが排他的に制御される。具体的には、選択信号ＣＯＬＡがスイッチ回路２２０をアクティブに設定する信号に設定された場合には、選択信号ＣＯＬＢはスイッチ回路２３０をノンアクティブに設定する信号に設定される。即ち、選択型センスアンプＳＳＡは例えば２組のビット線対ＢＬ、／ＢＬによって供給される２ビット（広義にはＮビット又はＬビット）のデータのうちのいずれか１ビットのデータを選択して対応するデータを出力する。
【０１２１】
図１９に選択型センスアンプＳＳＡが設けられたＲＡＭ２００を示す。図１９では、一例として、１Ｈ期間に２回（広義にはＮ回）読み出しを行う場合であり、例えば階調度のＧビットが６ビットである場合の構成が示されている。このような場合、ＲＡＭ２００には、図２０に示すようにＭ個の選択型センスアンプＳＳＡが設けられる。従って、１回のワード線ＷＬの選択によってデータ線ドライバ１００に供給されるデータは計Ｍビットである。これに対して、図２０のＲＡＭ２００にはメモリセルＭＣがＹ方向においてＭ×２（広義にはＭ×Ｌ）個配列されている。そして、Ｘ方向では、ピクセル数ＰＹと同じ個数のメモリセルＭＣが配列されている。例えば図１３に示すような場合であって、１Ｈ期間に２回読み出しが行われる場合には、ＲＡＭ２００のＸ方向に配列されるメモリセルＭＣの数は、ピクセル数ＰＹ×読み出し回数（２回）である。これに対して、図２０のＲＡＭ２００では、選択型センスアンプＳＳＡに２組のビット線対ＢＬ、／ＢＬが接続されているため、ＲＡＭ２００のＸ方向に配列されるメモリセルＭＣの数はピクセル数ＰＹと同じ個数でよい。
【０１２２】
図２０では、１Ｈ期間の読み出し回数Ｎが２であり、Ｙ方向に配列されているメモリセルＭＣの数がＭ×２個であるが、これに限定されない。例えば、ＲＡＭ２００には、Ｙ方向にＭ×Ｌ個のメモリセルが配列されても良い。この場合、ＲＡＭ２００のＸ方向に配列されるメモリセルＭＣの数は、表示パネル１０の走査線の本数をＳＣＮ本とすると、１Ｈ期間の読み出し回数Ｎ×走査線の本数ＳＣＮ／Ｌで求めることができる。このような構成の場合、センスアンプ回路２１０には、Ｍ×Ｌビットのデータが１回のワード線ＷＬの選択により供給される。そして、センスアンプ回路２１０はＭ×ＬビットのデータのうちのＭビットのデータをデータ線ドライバ１００に出力する。
【０１２３】
これにより、メモリセルＭＣの長さＭＣＸが長さＭＣＹより長い場合であっても、ＲＡＭ２００のＸ方向のサイズが大きくならないようにすることができる。
【０１２４】
３．３．動作
次に図１９に示すＲＡＭ２００の動作を説明する。本実施形態では、１Ｈ期間にワード線の選択をＮ回行うことができる。そして、そのバリエーションはいくつかあり、Ｎ回の選択のうちのＬ（Ｌ≦Ｎ）回を同一のワード線に対して行う方法と、Ｎ回の選択を異なるＮ本のワード線に割り当てる方法が挙げられる。
【０１２５】
まずその一つの方法である前者の一例としてＮ＝Ｌである場合を図２１（Ａ）、図２１（Ｂ）のタイミングチャートを用いて説明する。
【０１２６】
図２１（Ａ）のＢ１に示すタイミングで選択信号ＣＯＬＡがアクティブに設定され、Ｂ２に示すタイミングでワード線ＷＬ１が選択される。このとき、選択信号ＣＯＬＡがアクティブであるため、選択型センスアンプＳＳＡはＡ側のメモリセルＭＣ、つまりメモリセルＭＣ−１Ａのデータを検出して出力する。そして、Ｂ３のタイミングでラッチ信号ＳＬＡが立ち下がると、データ線駆動セル１１０Ａ−Ｒは、メモリセルＭＣ−１Ａに格納されているデータをラッチする。
【０１２７】
また、Ｂ４のタイミングで選択信号ＣＯＬＢがアクティブに設定され、Ｂ５に示すタイミングでワード線ＷＬ１が選択される。このとき、選択信号ＣＯＬＢがアクティブであるため、選択型センスアンプＳＳＡはＢ側のメモリセルＭＣ、つまりメモリセルＭＣ−１Ｂのデータを検出して出力する。そして、Ｂ６のタイミングでラッチ信号ＳＬＢが立ち下がると、データ線駆動セル１１０Ｂ−Ｒは、メモリセルＭＣ−１Ｂに格納されているデータをラッチする。なお、図２１（Ａ）では、２回読み出しのうち、２回ともワード線ＷＬ１が選択される。
【０１２８】
これにより、１Ｈ期間の２回読み出しによるデータ線ドライバ１００のデータラッチが完了する。
【０１２９】
また、図２１（Ｂ）には、ワード線ＷＬ２が選択される場合のタイミングチャートが示されている。動作は上記と同様であり、その結果、ワード線ＷＬ２がＢ７やＢ８に示すように選択される場合には、メモリセルＭＣ−２Ａのデータがデータ線駆動セル１１０Ａ−Ｒにラッチされ、メモリセルＭＣ−２Ｂのデータがデータ線駆動セル１１０Ｂ−Ｒにラッチされる。
【０１３０】
これにより、図２１（Ａ）の１Ｈ期間とは異なる１Ｈ期間での２回読み出しによるデータ線ドライバ１００のデータラッチが完了する。
【０１３１】
このような読み出し方法に対して、ＲＡＭ２００の各メモリセルＭＣには、図２２に示すようにデータが格納される。例えば、データＲＡ−１〜ＲＡ−６はデータ線駆動セル１１０Ａ−Ｒに供給するためのＲ画素の６ビットのデータであり、データＲＢ−１〜ＲＢ−６はデータ線駆動セル１１０Ｂ−Ｒに供給するためのＲ画素の６ビットのデータである。
【０１３２】
図２２に示すように、例えばワード線ＷＬ１に対応するメモリセルＭＣには、Ｙ方向に沿って、データＲＡ−１（データ線ドライバ１００Ａがラッチするためのデータ）、ＲＢ−１（データ線ドライバ１００Ｂがラッチするためのデータ）、ＲＡ−２（データ線ドライバ１００Ａがラッチするためのデータ）、ＲＢ−２（データ線ドライバ１００Ｂがラッチするためのデータ）、ＲＡ−３（データ線ドライバ１００Ａがラッチするためのデータ）、ＲＢ−３（データ線ドライバ１００Ｂがラッチするためのデータ）・・という順番で格納される。即ち、ＲＡＭ２００には、Ｙ方向に沿って（データ線ドライバ１００Ａがラッチするためのデータ）と（データ線ドライバ１００Ｂがラッチするためのデータ）が交互に格納される。
【０１３３】
なお、図２１（Ａ）、図２１（Ｂ）に示す読み出し方法は、１Ｈ期間に２回読み出しを行うが、１Ｈ期間に同一のワード線ＷＬが選択される。
【０１３４】
上記には、１回のワード線の選択において選択されるメモリセルＭＣのうち、各選択型センスアンプＳＳＡは２個のメモリセルＭＣからデータを受ける内容が開示されているが、これに限定されない。例えば、１回のワード線の選択において選択されるメモリセルＭＣのうち、各選択型センスアンプＳＳＡがＮ個のメモリセルＭＣからＮビットのデータを受けるような構成でも良い。その場合には、選択型センスアンプＳＳＡは、同一のワード線の１回目の選択の際には、第１〜第ＮのメモリセルＭＣのＮ個のメモリセルＭＣのうち、第１のメモリセルＭＣから受ける１ビットのデータを選択する。また、選択型センスアンプＳＳＡはＫ（１≦Ｋ≦Ｎ）回目のワード線の選択の際には、第ＫのメモリセルＭＣから受ける１ビットのデータを選択する。
【０１３５】
図１８（Ａ）及び図１８（Ｂ）の変形例としてＬ＜Ｎである場合は、１Ｈ期間にＬ回選択される同一のワード線ＷＬを（Ｎ／Ｌ）本選択し、１Ｈ期間にＲＡＭ２００よりデータが読み出される回数が（Ｎ／Ｌ×Ｌ＝Ｎ）回とすることができる。例えば、Ｎ＝４、Ｌ＝２とすると、図１８（Ａ）及び図１８（Ｂ）に示す４回のワード線選択が同一水平走査期間１Ｈ内に実施される。すなわち、１Ｈ期間内にワード線ＷＬ１を２回、ワード線ＷＬ２を２回選択することで、Ｎ＝４回読出しする方法である。
【０１３６】
また、Ｌ＜Ｌである場合には、１Ｈ期間に同一のワード線をＬ回選択し、残りの回数である（Ｎ−Ｌ）回を異なるワード線の選択に割り当てる方法でも良い。例えば、Ｎ＝４、Ｌ＝２とした場合、１Ｈ期間に同一のワード線を２回選択し、異なる２本ワード線を１回ずつ選択するようにしてもよい。また、Ｎ＝６、Ｌ＝２とした場合に、１Ｈ期間に異なる２本のワード線を２回ずつ選択し、さらに異なる２本のワード線をそれぞれ１回ずつ選択して計６回の選択を行うようにしても良い。
【０１３７】
次に後者の制御方法を図２３（Ａ）及び図２３（Ｂ）を用いて説明する。この場合、１Ｈ期間に２本（Ｎ本）の異なるワード線が選択される。また、一垂直走査期間において同一のワード線が２回（Ｌ回）選択される。
【０１３８】
図２３（Ａ）のＣ１に示すタイミングで選択信号ＣＯＬＡがアクティブに設定され、Ｃ２に示すタイミングでワード線ＷＬ１が選択される。これにより図１９のメモリセルＭＣ−１Ａ及びＭＣ−１Ｂが選択される。このとき、選択信号ＣＯＬＡがアクティブであるため、選択型センスアンプＳＳＡはＡ側のメモリセルＭＣ（広義には第１のメモリセル）、つまりメモリセルＭＣ−１Ａのデータを検出して出力する。そして、Ｃ３のタイミングでラッチ信号ＳＬＡが立ち下がると、データ線駆動セル１１０Ａ−Ｒは、メモリセルＭＣ−１Ａに格納されているデータをラッチする。
【０１３９】
また、Ｃ４に示すタイミングでワード線ＷＬ２が選択され、メモリセルＭＣ−２Ａ及びＭＣ−２Ｂが選択される。このとき、選択信号ＣＯＬＡはアクティブであるため、選択型センスアンプＳＳＡはＡ側のメモリセルＭＣ、つまりメモリセルＭＣ−２Ａのデータを検出して出力する。そして、Ｃ５のタイミングでラッチ信号ＳＬＢが立ち下がると、データ線駆動セル１１０Ｂ−Ｒは、メモリセルＭＣ−２Ａに格納されているデータをラッチする。
【０１４０】
これにより、１Ｈ期間の２回読み出しによるデータ線ドライバ１００のデータラッチが完了する。
【０１４１】
また、図２３（Ａ）で示される１Ｈ期間とは異なる１Ｈ期間での読み出しを図２３（Ｂ）を用いて説明する。図２３（Ｂ）のＣ６に示すタイミングで選択信号ＣＯＬＢがアクティブに設定され、Ｃ７に示すタイミングでワード線ＷＬ１が選択される。これにより図１９のメモリセルＭＣ−１Ａ及びＭＣ−１Ｂが選択される。このとき、選択信号ＣＯＬＢがアクティブであるため、選択型センスアンプＳＳＡはＢ側のメモリセルＭＣ（広義には第１〜第Ｎのメモリセルのうちの第１のメモリセルと異なるメモリセル）、つまりメモリセルＭＣ−１Ｂのデータを検出して出力する。そして、Ｃ８のタイミングでラッチ信号ＳＬＡが立ち下がると、データ線駆動セル１１０Ａ−Ｒは、メモリセルＭＣ−１Ｂに格納されているデータをラッチする。
【０１４２】
また、Ｃ９に示すタイミングでワード線ＷＬ２が選択され、メモリセルＭＣ−２Ａ及びＭＣ−２Ｂが選択される。このとき、選択信号ＣＯＬＢはアクティブであるため、選択型センスアンプＳＳＡはＢ側のメモリセルＭＣ、つまりメモリセルＭＣ−２Ｂのデータを検出して出力する。そして、Ｃ１０のタイミングでラッチ信号ＳＬＢが立ち下がると、データ線駆動セル１１０Ｂ−Ｒは、メモリセルＭＣ−２Ｂに格納されているデータをラッチする。
【０１４３】
これにより、図２３（Ａ）の１Ｈ期間とは異なる１Ｈ期間での２回読み出しによるデータ線ドライバ１００のデータラッチが完了する。
【０１４４】
このような読み出し方法に対して、ＲＡＭ２００の各メモリセルＭＣには、図２４に示すようにデータが格納される。例えば、データＲＡ−１Ａ〜ＲＡ−６Ａ及びデータＲＡ−１Ｂ〜ＲＡ−６Ｂはデータ線駆動セル１１０Ａ−Ｒに供給するためのＲ用サブピクセルのための６ビットのデータである。データＲＡ−１Ａ〜ＲＡ−６Ａは図２３（Ａ）に示す１Ｈ期間におけるＲ用サブピクセルデータであり、データＲＡ−１Ｂ〜ＲＡ−６Ｂは図２３（Ｂ）に示す１Ｈ期間におけるＲ用サブピクセルデータである。
【０１４５】
また、データＲＢ−１Ａ〜ＲＢ−６Ａ及びデータＲＢ−１Ｂ〜ＲＢ−６Ｂはデータ線駆動セル１１０Ｂ−Ｒに供給するためのＲ用サブピクセルのための６ビットのデータである。データＲＢ−１Ａ〜ＲＢ−６Ａは図２３（Ａ）に示す１Ｈ期間におけるＲ用サブピクセルデータであり、データＲＢ−１Ｂ〜ＲＢ−６Ｂは図２３（Ｂ）に示す１Ｈ期間におけるＲ用サブピクセルデータである。
【０１４６】
図２４に示すように、ＲＡＭ２００には、Ｘ方向に沿ってデータＲＡ−１Ａ（データ線ドライバ１００Ａがラッチするためのデータ）、ＲＢ−１Ａ（データ線ドライバ１００Ｂがラッチするためのデータ）という順番に各メモリセルＭＣに格納される。
【０１４７】
また、ＲＡＭ２００には、Ｙ方向に沿って、データＲＡ−１Ａ（図２３（Ａ）の１Ｈ期間にデータ線ドライバ１００Ａがラッチするためのデータ）、データＲＡ−１Ｂ（図２３（Ａ）の１Ｈ期間にデータ線ドライバ１００Ａがラッチするためのデータ）、データＲＡ−２Ａ（図２３（Ａ）の１Ｈ期間にデータ線ドライバ１００Ａがラッチするためのデータ）、データＲＡ−２Ｂ（図２３（Ａ）の１Ｈ期間にデータ線ドライバ１００Ａがラッチするためのデータ）・・という順番で格納される。即ち、ＲＡＭ２００には、Ｙ方向に沿って、ある１Ｈ期間にデータ線ドライバ１００Ａにラッチされるデータと、その１Ｈ期間とは異なる他の１Ｈ期間にデータ線ドライバ１００Ａにラッチされるデータとが、交互に格納される。
【０１４８】
なお図２３（Ａ）、図２３（Ｂ）に示す読み出し方法は、１Ｈ期間に２回読み出しを行うが、１Ｈ期間に異なるワード線ＷＬが選択される。そして、１垂直期間（つまり、１フレーム期間）に同一のワード線が２回選択される。これは、選択型センスアンプＳＳＡが２組のビット線対ＢＬ、／ＢＬを接続するからである。従って、選択型センスアンプＳＳＡに３組又はそれ以上のビット線ＢＬ、／ＢＬが接続される場合には、１垂直期間に同一のワード線が３回又はそれ以上の回数だけ選択されることになる。
【０１４９】
なお、本実施形態では、上述されたワード線ＷＬの制御は、例えば図４のワード線制御回路２４０によって制御される。
【０１５０】
３．４．ワード線制御回路の配置
本実施形態では、ＲＡＭ２００のＹ方向に沿って配列されたメモリセルの数がＭ×２個である場合、図２５に示すようにローデコーダ（広義にはワード線制御回路）２４２をＹ方向において、およそ真ん中に設けることができる。
【０１５１】
図２５に示すように、ＲＡＭ２００Ａ及び２００Ｂの各々には、Ｙ方向に沿ってそれぞれ、例えばＭ個のメモリセルＭＣが配列されている。そして、ローデコーダ２４２は、ＣＰＵ／ＬＣＤ制御回路２５０からの信号に基づいて、ＲＡＭ２００Ａ及び２００Ｂのワード線ＷＬを制御する。ＣＰＵ／ＬＣＤ制御回路２５０は例えば外部のホストの制御に基づいて、ローデコーダ２４２、出力回路２６０Ａ、２６０Ｂ、ＣＰＵライト／リード回路２８０Ａ、２８０Ｂ、カラムデコーダ２７０Ａ及び２７０Ｂを制御する。
【０１５２】
ＣＰＵライト／リード回路２８０Ａ、２８０ＢはＣＰＵ／ＬＣＤ制御回路２５０からの信号に基づいて、ホスト側からのデータをＲＡＭ２００に書き込んだり、ＲＡＭ２００に格納されているデータを読み出して例えばホスト側に出力する制御を行ったりする。カラムデコーダ２７０Ａ、２７０Ｂは、ＣＰＵ／ＬＣＤ制御回路２５０からの信号に基づいて、ＲＡＭ２００のビット線ＢＬ、／ＢＬの選択制御を行う。
【０１５３】
また、各ＲＡＭ２００Ａ及び２００ＢのＹ方向に沿って配列されるメモリセルＭＣの数はＭに限定されない。例えば、ＲＡＭ２００Ａには、Ｙ方向に沿ってＭ−α（αは任意の正の整数）個のメモリセルＭＣが配列され、ＲＡＭ２００ＢにはＹ方向に沿ってＭ＋α個のメモリセルＭＣが配列されても良い。またはその逆でも良い。
【０１５４】
なお、出力回路２６０Ａ、２６０Ｂは、例えば複数の選択型センスアンプＳＳＡを含み、例えばワード線ＷＬ１Ａ、ＷＬ１Ｂの選択によって各ＲＡＭ２００Ａ、２００Ｂから出力されるデータの合計Ｍビットのデータをデータ線ドライバ１００に出力する。
【０１５５】
本実施形態では、選択型センスアンプＳＳＡに例えば２組のビット線対ＢＬ、／ＢＬが接続される場合、図２０に示すようにＲＡＭ２００には、Ｙ方向に沿ってＭ×２個のメモリセルが配列されることになる。このような場合、１ワード線ＷＬに接続されるメモリセルＭＣの数がＭ×２個となり、１ワード線ＷＬに寄生する容量が増える。その結果、ワード線制御回路によるワード線選択に必要な消費電力が増大し、低消費電力化の妨げとなる。また、寄生容量に起因して、ワード線に選択電圧が供給された場合の電圧の立ち上がり遅延を生じ、各メモリセルＭＣの読み出しを安定させるために読み出し時間を長くする必要がある場合もある。これを回避する方法に、本来１本のワード線を複数本にブロック分割し、１本あたりに接続されるメモリセルＭＣを減らす方法が挙げられる。
【０１５６】
しかしながら、この方法では、メモリセルＭＣにメインワード線ＭＷＬ及びサブワード線ＳＷＬを形成する必要がある。また、ワード線のブロック化によって、その制御も複雑になり、その制御回路も必要となる。即ち、設計コスト及び製造コストの削減の妨げとなる。
【０１５７】
これらに対して、本実施形態では、ローデコーダ２４２が図２５に示すようにＹ方向のおよそ中央に設けられている。また、図１７（Ｂ）及び図１８（Ａ）に示すようにメモリセルＭＣの長さＭＣＹが長さＭＣＸに比べて十分に短いので、ワード線のＹ方向の長さがあまり長くならない。このような構成にすることで、ワード線ＷＬをブロック化しなくても、低消費電力化が可能である。
【０１５８】
また、ローデコーダ２４２は、データ線ドライバ１００にデータ出力する際には、ＲＡＭ２００Ａ及び２００Ｂのワード線ＷＬを選択制御するが、ホスト側からのアクセスに対しては、ＲＡＭ２００Ａ又は２００Ｂのいずれか必要な方のワード線制御を行う。こうすることによって、さらに低消費電力化が可能となる。
【０１５９】
図２６（Ａ）及び図２６（Ｂ）は、上記のような制御を説明するための図である。ローデコーダ２４２は、例えば複数の一致検出回路２４２−１を含む。またＲＡＭ２００には、複数のＡＮＤ回路（論理積回路）２４２−２及び２４２−３が設けられ、ＡＮＤ回路２４２−２には例えばＣＰＵ／ＬＣＤ制御回路２５０から制御信号／Ｒ０が入力される。また、ＡＮＤ回路２４２−３には、例えばＣＰＵ／ＬＣＤ制御回路２５０から制御信号Ｒ０が入力される。また、ＡＮＤ回路２４２−２及び２４２−３には一致検出回路２４２−１の出力が供給される。
【０１６０】
なお、ＡＮＤ回路２４２−２及び２４２−３は、ローデコーダ２４２に設けられても良いし、ＲＡＭ２００Ａ、２００Ｂ側に設けられても良い。
【０１６１】
例えばＣＰＵ／ＬＣＤ制御回路２５０から指定されるワード線アドレスＷＡＤをローデコーダ２４２が受けると、いずれかの一致検出回路２４２−１において一致検出がされる。例えば一致検出回路２４２−１に入力される信号の論理積が論理“１”である場合、その一致検出回路２４２−１は一致を検出する。一致を検出した一致検出回路２４２−１は、ノードＮＤに例えば論理レベル“１”の信号を出力する。ノードＮＤに出力された論理レベル“１”の信号はＡＮＤ回路２４２−２及び２４２−３に供給される。
【０１６２】
このとき、図２６（Ｂ）に示すように、ＣＰＵアクセス時（広義にはホスト側からのアクセス時）には制御信号Ｒ０及び／Ｒ０は排他的な信号に設定される。具体的には、図２６（Ｂ）に示すように、制御信号／Ｒ０がＨレベル（又は論理レベル“１”）に設定され、制御信号Ｒ０がＬレベル（又は論理レベル“０”）に設定される場合には、ＡＮＤ回路２４２−２は、論理レベル“１”の信号を出力する。これにより、ＲＡＭ２００Ａ側のワード線ＷＬ１Ａが選択される。ＡＮＤ回路２４２−３は、制御信号Ｒ０がＬレベルに設定されているため、論理レベル“０”を出力する。そのため、ＲＡＭ２００Ｂ側のワード線ＷＬ１Ｂは選択されない。
【０１６３】
ＲＡＭ２００Ｂ側のワード線ＷＬ１Ｂを選択する場合には、図２６（Ｂ）に示すように制御信号Ｒ０、／Ｒ０が、上記の逆のパターンに設定されればよい。
【０１６４】
なお、データ線ドライバ１００に出力するＬＣＤ出力時には、制御信号Ｒ０、／Ｒ０がＨレベル（例えば論理レベル“１”）に設定されるため、一致検出された一致検出回路２４２−１に対応するＲＡＭ２００Ａ側及び２００Ｂ側のワード線が選択される。
【０１６５】
上記により、ローデコーダ２４２は、ホスト側からのアクセスに対して、ＲＡＭ２００Ａ側又は２００Ｂ側のいずれかのワード線を選択するため、消費電力の低減が可能である。
【０１６６】
３．５．カラムデコーダの配置
図３（Ａ）のようにＲＡＭ２００が配置された場合、図２７に示すようにカラムデコーダ２７２Ａを、ＲＡＭ２００−１側のＲＡＭ２００Ａ−１とＲＡＭ２００−２側の２００Ａ−２に共用させ、カラムデコーダ２７２Ｂを、ＲＡＭ２００−１側の２００Ｂ−１と、ＲＡＭ２００−２側の２００Ｂ−２とに共用させて設計することができるので、重複する部品の省略などが可能となる。これにより、図２５のカラムデコーダ２７０Ａ及び２７０ＢをＸ方向に各二つ並べる場合よりも小さく、図２７のカラムデコーダ２７２Ａ、２７２ＢのＸ方向のサイズを設計することができる。
【０１６７】
また、ＣＰＵ／ＬＣＤ制御回路２５２をＲＡＭ２００−１側とＲＡＭ２００−２側とで共用するように設計することができるので、重複する部品の省略が可能となる。これにより、図２５のＣＰＵ／ＬＣＤ制御回路２５０をＸ方向に二つ並べるよりも小さく、図２７のＣＰＵ／ＬＣＤ制御回路２５２のＸ方向のサイズを設計することができる。
【０１６８】
上記により、図２７のＸ方向におけるＲＡＭ２００−１、２００−２間の幅ＢＤＸを短く設計することができる。これにより、表示ドライバ２０に効率よくＲＡＭ２００を納めることができる。
【０１６９】
４．変形例
図２８に本実施形態に係る変形例を示す。例えば図１１（Ａ）では、データ線ドライバ１００Ａ及び１００ＢがＸ方向に分割されている。そして、各データ線ドライバ１００Ａ、１００Ｂにはそれぞれ、カラー表示の場合、Ｒ用サブピクセルのデータ線駆動セル、Ｇ用サブピクセルのデータ線駆動セル、Ｂ用サブピクセルのデータ線駆動セルが設けられている。
【０１７０】
これに対して、図２８の変形例では、データ線ドライバ１００−Ｒ、１００−Ｇ、１００−Ｂの３つがＸ方向に分割されている。そして、データ線ドライバ１００−Ｒには、複数のＲ用サブピクセルのデータ線駆動セル１１０−Ｒ１、１１０−Ｒ２・・が設けられ、データ線ドライバ１００−Ｇには、複数のＧ用サブピクセルのデータ線駆動セル１１０−Ｇ１、１１０−Ｇ２・・が設けられている。同様にしてデータ線ドライバ１００−Ｂには、複数のＢ用サブピクセルのデータ線駆動セル１１０−Ｂ１、１１０−Ｂ２・・が設けられている。
【０１７１】
そして、図２８の変形例では、１Ｈ期間に３回読み出しが行われる。例えば、ワード線ＷＬ１が選択されると、それに応じて、データ線ドライバ１００−ＲがＲＡＭ２００から出力されるデータをラッチする。これにより、例えばメモリセル群ＭＣＳ３１に格納されているデータがデータ線駆動セル１１０−Ｒ１にラッチされる。
【０１７２】
また、ワード線ＷＬ２が選択されると、それに応じて、データ線ドライバ１００−ＧがＲＡＭ２００から出力されるデータをラッチする。これにより、例えばメモリセル群ＭＣＳ３２に格納されているデータがデータ線駆動セル１１０−Ｇ１にラッチされる。
【０１７３】
また、ワード線ＷＬ３が選択されると、それに応じて、データ線ドライバ１００−ＢがＲＡＭ２００から出力されるデータをラッチする。これにより、例えばメモリセル群ＭＣＳ３３に格納されているデータがデータ線駆動セル１１０−Ｂ１にラッチされる。
【０１７４】
メモリセル群ＭＣＳ３４、ＭＣＳ３５、ＭＣＳ３６についても上記と同様であり、それぞれが、図２８に示すようにデータ線駆動セル１１０−Ｒ２、１１０−Ｇ２、１１０−Ｂ２のいずれかに格納されている。
【０１７５】
図２９は、この３回読み出しによる動作のタイミングチャートを示す図である。図２９のＤ１のタイミングでワード線ＷＬ１が選択され、Ｄ２のタイミングでデータ線ドライバ１００−ＲがＲＡＭ２００からのデータをラッチする。これにより、上記のようにワード線ＷＬ１の選択により出力されるデータがデータ線ドライバ１００−Ｒにラッチされる。
【０１７６】
また、Ｄ３のタイミングでワード線ＷＬ２が選択され、Ｄ４のタイミングでデータ線ドライバ１００−ＧがＲＡＭ２００からのデータをラッチする。これにより、上記のようにワード線ＷＬ２の選択により出力されるデータがデータ線ドライバ１００−Ｇにラッチされる。
【０１７７】
また、Ｄ５のタイミングでワード線ＷＬ３が選択され、Ｄ６のタイミングでデータ線ドライバ１００−ＢがＲＡＭ２００からのデータをラッチする。これにより、上記のようにワード線ＷＬ３の選択により出力されるデータがデータ線ドライバ１００−Ｂにラッチされる。
【０１７８】
上記のように動作する場合、ＲＡＭ２００のメモリセルＭＣには、図３０に示すようにデータが格納される。例えば、図３０のデータＲ１−１は、Ｒ用サブピクセルが６ビットの階調度である場合のその１ビットのデータを示し、例えば１つのメモリセルＭＣに格納される。
【０１７９】
例えば図２８のメモリセル群ＭＣＳ３１には、データＲ１−１〜Ｒ１−６が格納され、メモリセル群ＭＣＳ３２には、データＧ１−１〜Ｇ１−６が格納され、メモリセル群ＭＣＳ３３には、データＢ１−１〜Ｂ１−６が格納される。同様にして、メモリセル群ＭＣＳ３３〜ＭＣＳ３６には、図３０に示すようにデータＲ２−１〜Ｒ２−６、Ｇ２−１〜Ｇ２−６、Ｂ２−１〜Ｂ２−６が格納される。
【０１８０】
例えば、メモリセル群ＭＣＳ３１〜ＭＣＳ３３に格納されるデータを１ピクセルのデータとみなすことができ、メモリセル群ＭＣＳ３４〜ＭＳＣ３６に格納されるデータに対応するデータ線とは異なるデータ線を駆動するためのデータである。従って、ＲＡＭ２００には、Ｙ方向に沿って１ピクセル毎のデータを順に書き込むことができる。
【０１８１】
また、表示パネル１０に設けられている複数のデータ線のうち、例えばＲ用サブピクセルに対応するデータ線を駆動し、次にＧ用サブピクセルに対応するデータ線を駆動し、そしてＢ用サブピクセルに対応するデータ線を駆動する。これにより、１Ｈ期間に３回読み出しを行った場合に各回の読み出しにおいて遅延が生じても、例えばＲ用サブピクセルに対応するデータ線が全て駆動されているので、遅延によって表示されない領域の面積が小さくなる。従って、ちらつき等の表示劣化を緩和することができる。
【０１８２】
５．本実施形態の効果
本実施形態では、図３１（Ａ）に示すように、表示ドライバ２０に、ＲＡＭ２００がＸ方向に沿って配置されている。ＲＡＭ２００とＲＡＭ２００の間には他の回路ブロックが配置されても良いし、ＲＡＭ２００同士が隣接するように配置されても良い。図３１（Ｂ）は、図３１（Ａ）のＲＡＭ２００を説明する図である。図３１（Ｂ）に示すようにメモリセルＭＣは、その長辺がＸ方向に沿うように配置され、その短辺がＹ方向に沿うように配置されている。これにより、表示ドライバ２０がＸ方向に長い場合に対しても効率よくメモリセルＭＣをＲＡＭ２００に配列することができるため、効率のようレイアウトが可能となる。
【０１８３】
また、ＲＡＭ２００は、一回のワード線の選択によって、Ｍビットのデータを出力する。このとき、センスアンプ回路２１０は、Ｍ×Ｌ個のメモリセルＭＣから計Ｍ×Ｌビットのデータを受け、そのうちのＭビットのデータを出力する。少なくとも一垂直走査期間において同一のワード線をＬ回選択することで、Ｙ方向に沿って配列されているＭ×Ｌ個のメモリセルからデータを読み出すことができる。このようにすることで、１Ｈ期間にＮ回のワード線の選択を行う場合に、ＲＡＭ２００のＸ方向に配列されるメモリセルＭＣの数は、１Ｈ期間の読み出し回数×表示パネルの走査線の本数ＳＣＮ／Ｌで示すことができる。つまり、Ｙ方向にＭ×Ｌ個のメモリセルＭＣを配列することで、ＲＡＭ２００のＸ方向のサイズを短くすることができる。また、Ｌの値を適宜に設定することでＲＡＭ２００のＸ方向のサイズを調整することができる。従って、ＲＡＭ２００を効率よくレイアウトすることができる。
【０１８４】
上述のように本実施形態では、１Ｈ期間に複数回の読み出しをＲＡＭ２００に対して行う。そのため、上述されたように、１ワード線あたりのメモリセルＭＣの数を少なくすることや、データ線ドライバ１００の分割化が可能となる。例えば１Ｈ期間の読み出し回数を調整することで１ワード線に対応するメモリセルＭＣの配列数を調整できるので、ＲＡＭ２００のＸ方向の長さＲＸ及びＹ方向の長さＲＹを適宜に調整することができる。また、１Ｈ期間の読み出し回数を調整することでデータ線ドライバ１００の分割数も変更できる。
【０１８５】
また、対象となる表示パネル１０の表示領域１２に設けられたデータ線の数に応じて、データ線ドライバ１００及びＲＡＭ２００のブロック数を変更したり、各データ線ドライバ１００及びＲＡＭ２００のレイアウトサイズを変更したりすることも容易になる。このため、表示ドライバ２０に搭載される他の回路を考慮した設計が可能となり、表示ドライバ２０の設計コストの削減が可能となる。例えば、対象となる表示パネル１０に変更があり、データ線の数だけ変更された場合、データ線ドライバ１００及びＲＡＭ２００が主に変更の対象となる場合がある。この場合、本実施形態では、データ線ドライバ１００及びＲＡＭ２００のレイアウトサイズを柔軟に設計できるため、他の回路においては従来のライブラリを流用できる場合がある。従って、本実施形態では、限られたスペースを有効に利用することができ、表示ドライバ２０の設計コストを削減できる。
【０１８６】
また、本実施形態では、１Ｈ期間に複数回読み出しを行うため、図１８（Ａ）に示すようにセンスアンプＳＳＡにより、Ｍビットのデータが出力されるＲＡＭ２００に対して、Ｙ方向にＭ×２個のメモリセルＭＣを設けることができる。これにより、効率よくメモリセルＭＣを配列することができるので、チップ面積の縮小を可能とする。
【０１８７】
また、図８の比較例の表示ドライバ２４では、ワード線ＷＬが非常に長いため、ＲＡＭ２０５からのデータ読み出しの遅延によるバラツキが生じないようにするために、ある程度の電力を必要とする。また、ワード線ＷＬが非常に長いため、ワード線ＷＬ１本あたりに接続されるメモリセルの数も増大し、ワード線ＷＬに寄生される容量が増大する。この寄生容量の増大に対しては、ワード線ＷＬを分割して制御することで対処可能であるが、そのための回路が別途必要となる。
【０１８８】
これに対して、本実施形態では、例えば図１１（Ａ）に示すようにワード線ＷＬ１、ＷＬ２等がＹ方向に沿って延在形成されており、その各々の長さが比較例のワード線ＷＬに比べて十分に短い。そのため、１回のワード線ＷＬ１の選択に要する電力は小さくなる。これにより、１Ｈ期間に複数回読み出しを行った場合にも消費電力の増大を防ぐことができる。
【０１８９】
また、図３（Ａ）に示すように例えば、ＲＡＭ２００が４ＢＡＮＫ設けられている場合、ＲＡＭ２００では、図１１（Ｂ）に示すようにワード線を選択する信号や、ラッチ信号ＳＬＡ、ＳＬＢの制御が行われる。これらの信号は、例えば４ＢＡＮＫのそれぞれのＲＡＭ２００に共通に用いられるようにすることができる。
【０１９０】
具体的には、例えば図１０に示すようにデータ線ドライバ１００−１〜１００−４には、同じデータ線制御信号ＳＬＣ（データ線ドライバ用制御信号）が供給され、ＲＡＭ２００−１〜２００−４には、同じワード線制御信号ＲＡＣ（ＲＡＭ用制御信号）が供給される。データ線制御信号ＳＬＣは例えば図１１（Ｂ）に示されるラッチ信号ＳＬＡ、ＳＬＢを含み、ＲＡＭ用制御信号ＲＡＣは例えば図１１（Ｂ）に示されるワード線を選択する信号を含む。
【０１９１】
これにより、それぞれのＢＡＮＫでＲＡＭ２００のワード線が同じように選択され、データ線ドライバ１００に供給されるラッチ信号ＳＬＡ、ＳＬＢ等が同じように立ち下がる。即ち、１Ｈ期間において、あるＲＡＭ２００のワード線が選択されると同時に、他のＲＡＭ２００のワード線も同時に選択される。このようにして、複数のデータ線ドライバ１００は、複数のデータ線を正常に駆動することができる。
【０１９２】
なお、本実施形態では、表示ドライバ２０内に設けられた複数のＲＡＭ２００に対して例えば一表示画面分の画像データを格納させることができるが、これに限定されない。
【０１９３】
表示パネル１０に対してｋ（ｋは２以上の整数）個の表示ドライバを設け、ｋ個の表示ドライバの各々に、一表示画面分の画像データの（１／ｋ）を格納させても良い。この場合、一表示画面のデータ線ＤＬの総本数ＤＬＮとしたとき、ｋ個の表示ドライバの各々が分担して駆動するデータ線本数は（ＤＬＮ／ｋ）本である。
【０１９４】
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【図面の簡単な説明】
【０１９５】
【図１】図１（Ａ）及び図１（Ｂ）は、本実施形態に係る集積回路装置を示す図である。
【図２】図２（Ａ）は本実施形態に係る比較例の一部を示す図であり、図２（Ｂ）は本実施形態に係る集積回路装置の一部を示す図である。
【図３】図３（Ａ）及び図３（Ｂ）は、本実施形態に係る集積回路装置の構成例を示す図である。
【図４】本実施形態に係る表示メモリの構成例である。
【図５】本実施形態に係る集積回路装置の断面図である。
【図６】図６（Ａ）及び図６（Ｂ）は、データ線ドライバの構成例を示す図である。
【図７】本実施形態に係るデータ線駆動セルの構成例である。
【図８】本実施形態に係る比較例を示す図である。
【図９】図９（Ａ）〜図９（Ｄ）は、本実施形態のＲＡＭブロックの効果を説明するための図である。
【図１０】本実施形態に係るＲＡＭブロックの各々の関係を示す図である。
【図１１】図１１（Ａ）及び図１１（Ｂ）は、ＲＡＭブロックのデータ読み出しを説明するための図である。
【図１２】本実施形態に係る分割データ線ドライバのデータラッチを説明する図である。
【図１３】本実施形態に係るデータ線駆動セルとセンスアンプの関係を示す図である。
【図１４】本実施形態に係る分割データ線ドライバの他の構成例である。
【図１５】図１５（Ａ）及び図１５（Ｂ）は、ＲＡＭブロックに格納されるデータの配列を説明する図である。
【図１６】本実施形態に係る分割データ線ドライバの他の構成例である。
【図１７】図１７（Ａ）及び図１７（Ｂ）は、本実施形態に係るメモリセルの構成を示す図である。
【図１８】図１８（Ａ）は本実施形態に係るセンスアンプとメモリセルの関係を示す図であり、図１８（Ｂ）は本実施形態に係る選択型センスアンプＳＳＡを示す図である。
【図１９】本実施形態に係る分割データ線ドライバと選択型センスアンプを示す図である。
【図２０】本実施形態に係るメモリセルの配列例である。
【図２１】図２１（Ａ）及び図２１（Ｂ）は本実施形態に係る集積回路装置の動作を示すタイミングチャートである。
【図２２】本実施形態に係るＲＡＭブロックに格納されるデータの他の配列例である。
【図２３】図２３（Ａ）及び図２３（Ｂ）は本実施形態に係る集積回路装置の他の動作を示すタイミングチャートである。
【図２４】本実施形態に係るＲＡＭブロックに格納されるデータの他の配列例である。
【図２５】本実施形態のＲＡＭブロックの構成例である。
【図２６】図２６（Ａ）及び図２６（Ｂ）は本実施形態に係るワード線制御回路を説明するための図である。
【図２７】本実施形態のＲＡＭブロックの他の構成例である。
【図２８】本実施形態に係る変形例を示す図である。
【図２９】本実施形態に係る変形例の動作を説明するためのタイミングチャートである。
【図３０】本実施形態に係る変形例のＲＡＭブロックに格納されるデータの配列例である。
【図３１】図３１（Ａ）及び図３１（Ｂ）は本実施形態に係るＲＡＭブロックを説明するための図である。
【符号の説明】
【０１９６】
１０ 表示パネル、２０ 表示ドライバ（集積回路装置）、
１００ データ線ドライバブロック、
１００Ａ、１００Ａ１、１００Ａ２、１００−Ｒ 第１の分割データ線ドライバ、
１００−Ｇ 第２の分割データ線ドライバ、
１００Ｂ、１００Ｂ１、１００Ｂ２、１００−Ｂ 第Ｎの分割データ線ドライバ、
２００ ＲＡＭブロック、２１０ センスアンプ回路、
２４０、２４２ ワード線制御回路、ＢＬ ビット線、ＤＬ データ線、
ＭＣ メモリセル、Ｒ０、／Ｒ０ センスアンプ用選択信号、
ＳＬＡ、ＳＬ１ 第１のラッチ信号、ＳＬ２ 第２のラッチ信号、
ＳＬＢ、ＳＬＣ 第Ｎのラッチ信号、ＳＬＣ データ線制御信号、
ＲＡＣ ワード線制御信号、ＷＬ ワード線
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器に関する。
【背景技術】
【０００２】
近年、電子機器の普及に伴い、電子機器に搭載される表示パネルの高解像度化の需要が増大している。それに伴い、表示パネルを駆動する駆動回路には高機能が要求される。しかしながら、高機能を搭載する駆動回路には、多種の回路が必要であり、表示パネルの高解像度化に比例して、その回路規模及び回路の複雑さが増大する傾向にある。従って、高機能を維持したまま又はさらなる高機能の搭載に伴う駆動回路のチップ面積の縮小化が難しく、製造コスト削減を妨げる。
【０００３】
また、小型電子機器においても、高解像度化された表示パネルが搭載され、その駆動回路に高機能が要求される。しかしながら、小型電子機器にはそのスペースの都合上、あまり回路規模を大きくすることができない。従って、チップ面積の縮小と高機能の搭載の両立が難しく、製造コストの削減又はさらなる高機能の搭載が困難である。
【特許文献１】特開２００１−２２２２７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路の配置を柔軟に行え、効率の良いレイアウトが可能な集積回路装置及びそれを搭載する電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、複数の走査線及び複数のデータ線を有する表示パネルに表示される少なくとも１画面分のデータを格納する表示メモリを含む集積回路装置であって、前記表示メモリは、その各々が複数のワード線と、複数のビット線と、複数のメモリセルと、ワード線制御回路と、をそれぞれ含む複数のＲＡＭブロックを含み、前記複数のＲＡＭブロックの各々は、前記複数のビット線の延びる第１の方向に沿って配置され、前記複数のメモリセルの各々は、短辺及び長辺を有し、前記複数のメモリセルの各々では、前記複数のビット線は前記複数のメモリセルの前記長辺の延びる方向に沿って形成され、前記複数のワード線は前記複数のメモリセルの前記短辺の延びる方向に沿って形成されている集積回路装置に関する。
【０００６】
これにより、ワード線が形成される方向のＲＡＭブロックのサイズが制限される場合にもワード線に共通接続されるメモリセルの数を増やすことができる。即ち、効率の良いレイアウトが可能となり、コスト削減の効果を奏する。また、ワード線に共通接続されるメモリセルの数を増やせるため、ビット線に共通接続するメモリセルの数を減らすことができる。このため、ＲＡＭブロックを柔軟にレイアウト設計でき、集積回路装置に対して効率のようレイアウトが可能となる。
【０００７】
また、本発明では、前記複数のＲＡＭブロックの各々は、一回のワード線の選択によってＭ（Ｍは２以上の整数）ビットのデータを出力するセンスアンプ回路を含み、前記複数のＲＡＭブロックの各々には、前記複数のワード線の延びる第２の方向に沿って少なくともＭ×Ｌ（Ｌは２以上の整数）個のメモリセルが配列され、前記センスアンプ回路には、一回のワード線の選択によってＭ×Ｌビットのデータが供給されてもよい。
【０００８】
これにより、ワード線に共通接続されているＭ×Ｌ個のメモリセルを複数回に分けて読み出すことで、第１の方向に配列されるメモリセルの数を減らすことができる。このため、ＲＡＭブロックの第１の方向のサイズを短くすることができる。
【０００９】
また、本発明では、前記センスアンプ回路は、センスアンプ用選択信号に基づいて、前記Ｍ×ＬビットのデータのうちのＭビットのデータを検出して出力するようにしてもよい。
【００１０】
これにより、センスアンプ回路は、Ｍ×ＬビットのデータからＭビットのデータを選択して出力することができる。
【００１１】
また、本発明では、前記ワード線制御回路は、前記表示パネルを水平走査駆動する一水平走査期間において、前記複数のワード線からワード線をＮ（Ｎは２以上の整数）回選択するようにしてもよい。
【００１２】
これにより、一水平走査期間に必要なデータをＮ回に分けて読み出すことができる。即ち、第２の方向に沿って配列されているメモリセルの数を減らすことができ、ＲＡＭブロックのレイアウトを柔軟に設計でき、集積回路装置に対して効率の良いレイアウトが可能となる。
【００１３】
また、本発明では、前記ワード線制御回路は、前記一水平走査期間において選択されるＮ本のワード線を互いに異なるように、選択制御し、前記表示パネルを垂直走査駆動する一垂直走査期間において、前記複数のワード線のうちの同一のワード線をＬ回選択するようにしてもよい。
【００１４】
これにより、第２の方向に沿って配列されたＭ×Ｌ個のメモリセルからデータを読み出すことができる。
【００１５】
また、本発明では、前記ワード線制御回路は、前記一水平走査期間においてワード線がＮ回選択される際に、前記複数のワード線のうちの同一のワード線をＬ（Ｌ≦Ｎ）回選択するようにしてもよい。
【００１６】
これにより、第２の方向に沿って配列されたＭ×Ｌ個のメモリセルからデータを読み出すことができるほか、Ｌ＜Ｎの場合には一水平走査期間において他のワード線の選択を行うこともできる。
【００１７】
また、本発明では、前記表示パネルの前記複数の走査線の本数をＳＣＮ本とした場合、前記複数のＲＡＭブロックの各々には、前記第１の方向に沿って少なくとも（Ｎ×ＳＣＮ／Ｌ）個のメモリセルが配列されてもよい。
【００１８】
これにより、第２の方向に沿って配列されたメモリセルの個数Ｍ×Ｌを調整することで、第１の方向に沿って配列されるメモリセルの数を設定できる。即ち、ＲＡＭブロックの第１の方向の長さを調整することができる。
【００１９】
また、本発明では、Ｍの値は、前記複数のデータ線の本数をＤＬＮ本、前記複数のデータ線に対応する各画素の階調ビット数をＧ、前記複数のＲＡＭブロックのブロック数をＢＮＫと定義した場合に以下の式で与えられることができる。
【００２０】
【数２】
【００２１】
これにより、Ｍの値に基づいてＲＡＭブロックのレイアウトを決定することができる。また、スペースの都合上、Ｍの値が制限されてしまう場合には、上記の式から逆算してＲＡＭブロックのブロック数ＢＮＫを決定することができる。
【００２２】
また、本発明では、前記一水平走査期間に前記表示メモリから読み出されたデータに基づいて、前記表示パネルに設けられた前記複数のデータ線を駆動するデータ線ドライバをさらに有してもよい。
【００２３】
これにより、表示パネルに設けられたデータ線を駆動することができる。
【００２４】
また、本発明では、前記データ線ドライバは、前記複数のＲＡＭブロックに対応した数の複数のデータ線ドライバブロックを含み、前記複数のデータ線ドライバブロックは、前記第１の方向に沿って配置されてもよい。
【００２５】
これにより、表示パネルに設けられたデータ線をＲＡＭブロックに格納されているデータに基づいて駆動することができる。また、第１の方向に沿ってデータ線ドライバブロックとＲＡＭブロックが配置されることで、集積回路装置に対して効率の良いレイアウトが可能となる。
【００２６】
また、本発明では、前記複数のデータ線ドライバブロックは、前記複数のＲＡＭブロックのいずれかと前記第１の方向に隣接するように配置されてもよい。
【００２７】
これにより、データ線ドライバブロックはＲＡＭブロックから効率よくデータを受け取ることができる。
【００２８】
また、本発明では、前記複数のデータ線ドライバブロックの各々は、第１〜第Ｎの分割データ線ドライバを含み、前記第１〜第Ｎの分割データ線ドライバには、第１〜第Ｎのラッチ信号が供給され、前記第１〜第Ｎの分割データ線ドライバは、前記第１〜第Ｎのラッチ信号に基づいて、対応するＲＡＭブロックから入力されたデータをラッチするようにしてもよい。
【００２９】
これにより、ワード線の選択に応じて第１〜第Ｎのラッチ信号を制御することができるので、データ線の駆動に必要なデータを第１〜第Ｎの分割データ線ドライバにラッチさせることができる。また、データ線ドライバブロックを分割して複数の分割データ線ドライバで構成することで、データ線ドライバブロックの第２の方向のサイズを柔軟に設定することができる。即ち、集積回路装置に対してデータ線ドライバブロックを効率よくレイアウトすることができる。
【００３０】
また、本発明では、前記複数のＲＡＭブロックの端辺のうち、前記複数のデータ線ドライバブロックと隣接する辺と対向する辺は、前記複数のＲＡＭブロックのいずれかと隣接する辺であってもよい。
【００３１】
本発明によれば、ＲＡＭブロックとＲＡＭブロックが隣接するように配置することができる。この場合、ＲＡＭブロックに必要な回路の一部を共用するように設計することができ、ＲＡＭブロックの第１の方向のサイズを短くすることができる。即ち、集積回路装置に対して効率よくレイアウトができ、製造コストの削減が可能となる。
【００３２】
また、本発明では、前記ワード線制御回路は、ワード線制御信号に基づいてワード線の選択を行い、前記複数のデータ線を駆動する際には、前記複数のＲＡＭブロックの各々の前記ワード線制御回路に、同一の前記ワード線制御信号が供給されてもよい。
【００３３】
これにより、複数のＲＡＭブロックを均一に読み出し制御できるため、表示メモリとしてデータ線ドライバに画像データを供給することができる。
【００３４】
また、本発明では、前記複数のデータ線ドライバブロックは、データ線制御信号に基づいてデータ線を駆動し、前記複数のデータ線を前記データ線ドライバが駆動する際には、前記複数のデータ線ドライバブロックの各々に、同一の前記データ線制御信号が供給されてもよい。
【００３５】
これにより、複数のデータ線ドライバブロックを均一に制御できるため、各ＲＡＭブロックから供給されるデータに基づいて表示パネルのデータ線を駆動することができる。
【００３６】
また、本発明は、上記記載の集積回路装置と、表示パネルと、を含む電子機器に関する。
【００３７】
また、本発明では、前記集積回路装置は、前記表示パネルを形成する基板に実装されてもよい。
【００３８】
また、本発明では、前記集積回路装置の前記複数のワード線が、前記表示パネルに設けられた前記複数のデータ線が延びる方向と平行になるように前記表示パネルを形成する基板に前記集積回路装置が実装されてもよい。
【００３９】
これにより、ワード線がデータ線に垂直に形成される場合に比べて、本発明に係る電子機器では、特別な回路を設けずにワード線を短くすることができる。例えば、本発明では、ホスト側から書き込み制御を行うときに、複数のＲＡＭブロックのいずれかを選択して、選択されたＲＡＭブロックのワード線を制御することができる。制御されるワード線の長さは、上述のように短く設定することができるので、本発明に係る電子機器は、ホスト側からの書き込み制御の際に消費電力の低減が可能となる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
【００４１】
１．表示ドライバ
図１（Ａ）は、表示ドライバ２０（広義には集積回路装置）が実装された表示パネル１０を示す。本実施形態では、表示ドライバ２０や、表示ドライバ２０が実装された表示パネル１０を小型電子機器（図示せず）に搭載することができる。小型電子機器には例えば携帯電話、ＰＤＡ、表示パネルを有するデジタル音楽プレーヤー等がある。表示パネル１０は例えばガラス基板上に複数の表示画素が形成される。その表示画素に対応して、Ｙ方向に伸びる複数のデータ線（図示せず）及びＸ方向に伸びる走査線（図示せず）が表示パネル１０に形成される。本実施形態の表示パネル１０に形成される表示画素は液晶素子であるが、これに限定されず、ＥＬ（Electro-Luminescence）素子等の発光素子であってもよい。また、表示画素はトランジスタ等を伴うアクティブ型であっても、トランジスタ等を伴わないパッシブ型であっても良い。例えば、表示領域１２にアクティブ型が適用された場合、液晶画素はアモルファスＴＦＴであっても良いし、低温ポリシリコンＴＦＴであっても良い。
【００４２】
表示パネル１０は、例えばＸ方向にＰＸ個のピクセル、Ｙ方向にＰＹ個のピクセルの表示領域１２を持つ。例えば、表示パネル１０がＱＶＧＡ表示に対応する場合は、ＰＸ＝２４０、ＰＹ＝３２０となり、表示領域１２は２４０×３２０ピクセルで示される。なお、表示パネル１０のＸ方向のピクセル数ＰＸとは、白黒表示の場合にはデータ線本数に一致する。ここではカラー表示の場合、Ｒ用サブピクセル、Ｇ用サブピクセル、Ｂ用サブピクセルの計３サブピクセルを合わせて１ピクセルが構成される。よって、カラー表示の場合、データ線の本数は（３×ＰＸ）本となっている。従って、カラー表示の場合、「データ線に対応する画素数」は「Ｘ方向のサブピクセルの数」を意味する。各サブピクセルは階調に応じてそのビット数が決定され、例えば３つのサブピクセルの階調値をＧとすると、１ピクセルの階調値＝３Ｇビットとなる。サブピクセルが６４階調（６ビット）を表現する場合には、１ピクセルのデータ量は６×３＝１８ビットとなる。
【００４３】
なお、ピクセル数ＰＸ及びＰＹは、例えばＰＸ＞ＰＹでも良いし、ＰＸ＜ＰＹでも良いし、ＰＸ＝ＰＹでも良い。
【００４４】
表示ドライバ２０のサイズは、Ｘ方向の長さＣＸ、Ｙ方向の長さＣＹに設定される。そして、長さＣＸである表示ドライバ２０の長辺ＩＬは、表示領域１２の表示ドライバ２０側の一辺ＰＬ１と平行である。即ち、表示ドライバ２０は、その長辺ＩＬが表示領域１２の一辺ＰＬ１と平行になるように表示パネル１０に実装される。
【００４５】
図１（Ｂ）は表示ドライバ２０のサイズを示す図である。長さＣＹである表示ドライバ２０の短辺ＩＳと表示ドライバ２０の長辺ＩＬの比は、例えば１：１０に設定される。つまり、表示ドライバ２０は、その長辺ＩＬに対して、その短辺ＩＳが非常に短く設定される。このように細長い形状に形成することで、表示ドライバ２０のＹ方向のチップサイズを極限まで小さくすることができる。
【００４６】
なお、前述の比１：１０は一例であり、これに限定されない。例えば１：１１でも良いし、１：９でもよい。
【００４７】
なお、図１（Ａ）では表示領域１２のＸ方向の長さＬＸ及びＹ方向の長さＬＹが示されているが、表示領域１２の縦横のサイズ比は図１（Ａ）に限定されない。表示領域１２は、例えば長さＬＹが長さＬＸよりも短く設定されてもよい。
【００４８】
また、図１（Ａ）によると、表示領域１２のＸ方向の長さＬＸは表示ドライバ２０のＸ方向の長さＣＸと等しい。特に図１（Ａ）に限定はされないが、このように長さＬＸ及び長さＣＸが等しく設定されるのが好ましい。その理由として、図２（Ａ）を示す。
【００４９】
図２（Ａ）に示す表示ドライバ２２はＸ方向の長さがＣＸ２に設定されている。この長さＣＸ２は、表示領域１２の一辺ＰＬ１の長さＬＸよりも短いため、図２（Ａ）に示すように、表示ドライバ２２と表示領域１２とを接続する複数の配線をＹ方向に平行に設けることができない。このため、表示領域１２と表示ドライバ２２との距離ＤＹ２を余分に設ける必要がある。これは表示パネル１０のガラス基板のサイズを無駄に要するため、コスト削減を妨げる。そして、より小型の電子機器に表示パネル１０を搭載する場合、表示領域１２以外の部分が大きくなり、電子機器の小型化の妨げにもなる。
【００５０】
これに対して、図２（Ｂ）に示すように本実施形態の表示ドライバ２０は、その長辺ＩＬの長さＣＸが表示領域１２の一辺ＰＬ１の長さＬＸに一致するように形成されているため、表示ドライバ２０と表示領域１２との間の複数の配線をＹ方向に平行に設けることができる。これにより、表示ドライバ２０と表示領域１２との距離ＤＹを図２（Ａ）の場合に比べて短くすることができる。さらに、表示ドライバ２０のＹ方向の長さＩＳが短いので、表示パネル１０のガラス基板のＹ方向のサイズが小さくなり、電子機器の小型化に寄与できる。
【００５１】
なお、本実施形態では、表示ドライバ２０の長辺ＩＬの長さＣＸが、表示領域１２の一辺ＰＬ１の長さＬＸに一致するように形成されるが、これに限定されない。
【００５２】
上述のように、表示ドライバ２０の長辺ＩＬを表示領域１２の一辺ＰＬ１の長さＬＸに合わせ、短辺ＩＳを短くすることで、チップサイズの縮小を達成しながら、距離ＤＹの短縮も可能となる。このため、表示ドライバ２０の製造コスト及び表示パネル１０の製造コストの削減が可能となる。
【００５３】
図３（Ａ）及び図３（Ｂ）は、本実施形態の表示ドライバ２０のレイアウトの構成例を示す図である。図３（Ａ）に示すように、表示ドライバ２０には、Ｘ方向に沿ってデータ線ドライバ１００（広義にはデータ線ドライバブロック）、ＲＡＭ２００（広義にはＲＡＭブロック）、走査線ドライバ３００、Ｇ／Ａ回路４００（ゲートアレイ回路、広義には自動配線回路）、階調電圧発生回路５００、電源回路６００が配置されている。これらの回路は、表示ドライバ２０のブロック幅ＩＣＹに収まるように配置されている。そして、これらの回路を挟むように出力ＰＡＤ７００及び入出力ＰＡＤ８００が表示ドライバ２０に設けられている。出力ＰＡＤ７００及び入出力ＰＡＤ８００は、Ｘ方向に沿って形成され、出力ＰＡＤ７００は表示領域１２側に設けられている。なお、入出力ＰＡＤ８００には、例えばホスト（例えばＭＰＵ、ＢＢＥ（Base-Band-Engine）、ＭＧＥ、ＣＰＵ等）による制御情報を供給するための信号線や電源供給線等が接続される。
【００５４】
なお、表示パネル１０の複数のデータ線は複数のブロック（例えば４つ）に分割され、一つのデータ線ドライバ１００は、１ブロック分のデータ線を駆動する。
【００５５】
このようにブロック幅ＩＣＹを設け、それに収まるように各回路を配置することによって、ユーザーのニーズに柔軟に対応できる。具体的には、駆動対象となる表示パネル１０のＸ方向のピクセル数ＰＸが変わると、画素を駆動するデータ線の数も変わるため、それに合わせてデータ線ドライバ１００及びＲＡＭ２００を設計する必要がある。また、低温ポリシリコン（ＬＴＰＳ）ＴＦＴパネル用表示ドライバでは、走査ドライバ３００をガラス基板に形成できるため、走査線ドライバ３００を表示ドライバ２０に内蔵させない場合もある。
【００５６】
本実施形態では、データ線ドライバ１００やＲＡＭ２００だけを変更したり、走査線ドライバ３００をはずしたりするだけで、表示ドライバ２０を設計することが可能となる。このため、元となるレイアウトを生かすことができ、最初から設計し直す手間が省くことができるので、設計コストの削減が可能となる。
【００５７】
また、図３（Ａ）では、２つのＲＡＭ２００が隣接するように配置されている。これにより、ＲＡＭ２００に用いられる一部の回路を共用することが可能となり、ＲＡＭ２００の面積を縮小することができる。詳しい作用効果については後述する。また、本実施形態では図３（Ａ）の表示ドライバ２０に限定されない。例えば、図３（Ｂ）に示す表示ドライバ２４のようにデータ線ドライバ１００とＲＡＭ２００が隣接し、２つのＲＡＭ２００が隣接しないように配置されても良い。
【００５８】
また、図３（Ａ）及び図３（Ｂ）では、一例としてデータ線ドライバ１００及びＲＡＭ２００が各４つ設けられている。これは、表示ドライバ２０に対して、データ線ドライバ１００及びＲＡＭ２００を４つ（４ＢＡＮＫ）設けることで、１水平走査期間（例えば１Ｈ期間とも呼ぶ）に駆動されるデータ線の数を４分割することができる。例えば、ピクセル数ＰＸが２４０である場合、Ｒ用サブピクセル、Ｇ用サブピクセル、Ｂ用サブピクセルを考慮すると１Ｈ期間に例えば７２０本のデータ線を駆動する必要がある。本実施形態では、この数の４分の１である１８０本のデータ線を各データ線ドライバ１００が駆動すればよい。ＢＡＮＫ数を増やすことで、各データ線ドライバ１００が駆動するデータ線の本数を減らすこともできる。なお、ＢＡＮＫ数とは、表示ドライバ２０内に設けられたＲＡＭ２００の数と定義する。また、各ＲＡＭ２００を合わせた合計の記憶領域を表示メモリの記憶領域と定義し、表示メモリは少なくとも表示パネル１０の１画面分の画像を表示するためのデータを格納することができる。
【００５９】
図４は、表示ドライバ２０が実装された表示パネル１０の一部を拡大する図である。表示領域１２は複数の配線ＤＱＬによって表示ドライバ２０の出力ＰＡＤ７００と接続されている。この配線はガラス基板に設けられた配線であっても良いし、フレキシブル基板等にて形成され、出力ＰＡＤ７００と表示領域１２とを接続する配線であっても良い。
【００６０】
ＲＡＭ２００はそのＹ方向の長さがＲＹに設定されている。本実施形態では、この長さＲＹは、図３（Ａ）のブロック幅ＩＣＹと同じに設定されているが、これに限定されない。例えば、長さＲＹはブロック幅ＩＣＹ以下に設定されても良い。
【００６１】
長さＲＹに設定されるＲＡＭ２００には、複数のワード線ＷＬと、複数のワード線ＷＬを制御するワード線制御回路２４０が設けられている。また、ＲＡＭ２００には、複数のビット線ＢＬ、複数のメモリセルＭＣ及びそれらを制御する制御回路（図示せず）が設けられている。ＲＡＭ２００のビット線ＢＬはＸ方向に平行になるように設けられている。即ち、ビット線ＢＬは表示領域１２の一辺ＰＬ１に平行になるように設けられている。また、ＲＡＭ２００のワード線ＷＬはＹ方向に平行になるように設けられている。即ち、ワード線ＷＬは複数の配線ＤＱＬと平行になるように設けられている。
【００６２】
ＲＡＭ２００のメモリセルＭＣはワード線ＷＬの制御により読み出しが行われ、その読み出されたデータがデータ線ドライバ１００に供給される。即ち、ワード線ＷＬが選択されると、Ｙ方向に沿って配列された複数のメモリセルＭＣに格納されているデータがデータ線ドライバ１００に供給されることになる。
【００６３】
図５は、図３（Ａ）のＡ−Ａ断面を示す断面図である。Ａ−Ａ断面はＲＡＭ２００のメモリセルＭＣが配列されている領域の断面である。ＲＡＭ２００の形成される領域には、例えば５層の金属配線層が設けられている。図５では、例えば第１金属配線層ＡＬＡ、その上層の第２金属配線層ＡＬＢ、さらに上層の第３金属配線層ＡＬＣ、第４金属配線層ＡＬＤ、第５金属配線層ＡＬＥが示されている。第５金属配線層ＡＬＥには、例えば階調電圧発生回路５００から階調電圧が供給される階調電圧用配線２９２が形成されている。また、第５金属配線層ＡＬＥには、電源回路６００から供給される電圧や、外部から入出力ＰＡＤ８００を経由して供給される電圧等を供給するための電源用配線２９４が形成されている。本実施形態のＲＡＭ２００は例えば第５金属配線層ＡＬＥを使用せずに形成できる。このため、前述のように第５金属配線層ＡＬＥに様々な配線を形成することができる。
【００６４】
また、第４金属配線層ＡＬＤにはシールド層２９０が形成されている。これにより、ＲＡＭ２００のメモリセルＭＣの上層の第５金属配線層ＡＬＥに様々な配線が形成されても、ＲＡＭ２００のメモリセルＭＣに与える影響を緩和することができる。なお、ワード線制御回路２４０等のＲＡＭ２００の制御回路が形成されている領域の第４金属配線層ＡＬＤには、これらの回路の制御用の信号配線が形成されても良い。
【００６５】
第３金属配線層ＡＬＣに形成されている配線２９６は、例えばビット線ＢＬや電圧ＶＳＳ用配線に用いられる。また、第２金属配線層ＡＬＢに形成されている配線２９８は、例えばワード線ＷＬや電圧ＶＤＤ用配線として用いることができる。また、第１金属配線層ＡＬＡに形成されている配線２９９は、ＲＡＭ２００の半導体層に形成されている各ノードとの接続に用いることができる。
【００６６】
なお、上述の構成を変更して、第３金属配線層ＡＬＣにワード線用の配線を形成し、第２金属配線層ＡＬＢにビット線用の配線を形成するようにしても良い。
【００６７】
以上のようにＲＡＭ２００の第５金属配線層ＡＬＥに様々な配線を形成することができるので、図３（Ａ）や図３（Ｂ）に示すように多種の回路ブロックをＸ方向に沿って配列することができる。
【００６８】
２．データ線ドライバ
２．１．データ線ドライバの構成
図６（Ａ）は、データ線ドライバ１００を示す図である。データ線ドライバ１００は出力回路１０４、ＤＡＣ１２０及びラッチ回路１３０を含む。ＤＡＣ１２０はラッチ回路１３０にラッチされているデータに基づいて階調電圧を出力回路１０４に供給する。ラッチ回路１３０には、例えばＲＡＭ２００から供給されたデータが格納される。例えば階調度がＧビットに設定されている場合には、各ラッチ回路１３０にはＧビットのデータが格納される。階調電圧は、階調度に応じて複数種類生成され、階調電圧発生回路５００からデータ線ドライバ１００に供給される。例えば、データ線ドライバ１００に供給された複数の階調電圧は各ＤＡＣ１２０に供給される。各ＤＡＣ１２０はラッチ回路１３０にラッチされているＧビットのデータに基づいて、階調電圧発生回路５００から供給された複数種類の階調電圧から対応する階調電圧を選択し、出力回路１０４に出力する。
【００６９】
出力回路１０４は、例えばオペアンプ（広義には演算増幅器）で構成されるが、これに限定されない。図６（Ｂ）に示すように出力回路１０４の代わりに出力回路１０２をデータ線ドライバ１００に設けても良い。この場合、階調電圧発生回路５００には複数のオペアンプが設けられている。
【００７０】
図７はデータ線ドライバ１００に設けられている複数のデータ線駆動セル１１０を示す図である。各データ線ドライバ１００は複数のデータ線を駆動し、データ線駆動セル１１０は複数のデータ線のうちの１本を駆動する。例えば、データ線駆動セル１１０は、一ピクセルを構成するＲ用サブピクセル、Ｇ用サブピクセル及びＢ用サブピクセルのいずれか一つを駆動する。即ち、Ｘ方向のピクセル数ＰＸが２４０の場合には、表示ドライバ２０には、合計２４０×３＝７２０個のデータ線駆動セル１１０が設けられていることになる。そして、この場合には各データ線ドライバ１００には、例えば４ＢＡＮＫ構成である場合、１８０個のデータ線駆動セル１１０が設けられている。
【００７１】
データ線駆動セル１１０は、例えば出力回路１４０、ＤＡＣ１２０及びラッチ回路１３０を含むが、これに限定されない。例えば、出力回路１４０は外部に設けられても良い。なお、出力回路１４０は、図５の出力回路１０４でも良いし、図６の出力回路１０２でもよい。
【００７２】
例えば、Ｒ用サブピクセル、Ｇ用サブピクセル及びＢ用サブピクセルのそれぞれの階調度を示す階調データがＧビットに設定されている場合、ＲＡＭ２００からは、データ線駆動セル１１０にＧビットのデータが供給される。ラッチ回路１３０は、Ｇビットのデータをラッチする。ＤＡＣ１２０はラッチ回路１３０の出力に基づいて階調電圧を出力回路１４０を介して出力する。これにより、表示パネル１０に設けられているデータ線を駆動することができる。
【００７３】
２．２．一水平走査期間内の複数回読み出し
図８に本実施形態に係る比較例の表示ドライバ２４を示す。この表示ドライバ２４は、表示ドライバ２４の一辺ＤＬＬが表示パネル１０の表示領域１２側の一辺ＰＬ１と対向するように実装される。表示ドライバ２４には、Ｙ方向の長さよりもＸ方向の長さの方が長く設定されているＲＡＭ２０５及びデータ線ドライバ１０５が設けられている。ＲＡＭ２０５及びデータ線ドライバ１０５のＸ方向の長さは、表示パネル１０のピクセル数ＰＸが増加するに従って、長くなる。ＲＡＭ２０５には複数のワード線ＷＬ及びビット線ＢＬが設けられている。ＲＡＭ２０５のワード線ＷＬはＸ方向に沿って延在形成され、ビット線ＢＬはＹ方向に沿って延在形成されている。即ち、ワード線ＷＬはビット線ＢＬよりも非常に長く形成される。また、ビット線ＢＬはＹ方向に沿って延在形成されているため、表示パネル１０のデータ線と平行であり、表示パネル１０の一辺ＰＬ１と直交する。
【００７４】
この表示ドライバ２４は１Ｈ期間に１回だけワード線ＷＬを選択する。そして、ワード線ＷＬの選択によってＲＡＭ２０５から出力されるデータをデータ線ドライバ１０５がラッチし、複数のデータ線を駆動する。表示ドライバ２４では、図８に示すようにワード線ＷＬがビット線ＢＬに比べて非常に長いため、データ線ドライバ１００及びＲＡＭ２０５の形状がＸ方向に長くなり、表示ドライバ２４に他の回路を配置するスペースを確保するのが難しい。そのため、表示ドライバ２４のチップ面積の縮小を妨げる。また、その確保等に関する設計時間も無駄に要してしまうため、設計コスト削減を妨げる。
【００７５】
図８のＲＡＭ２０５は例えば図９（Ａ）に示すようにレイアウトされる。図９（Ａ）によると、ＲＡＭ２０５は２分割され、そのうちの一つのＸ方向の長さは例えば「１２」であるのに対し、Ｙ方向の長さは「２」である。従って、ＲＡＭ２０５の面積を「４８」と示すことができる。これらの長さの値は、ＲＡＭ２０５の大きさを示す上での比率の一例を示すものであり、実際の大きさを限定するものではない。なお、図９（Ａ）〜図９（Ｄ）の符号２４１〜２４４はワード線制御回路を示し、符号２０６〜２０９はセンスアンプを示す。
【００７６】
これに対して、本実施形態では、ＲＡＭ２０５を複数に分割し９０度回転した状態でレイアウトすることができる。例えば、図９（Ｂ）に示すようにＲＡＭ２０５を４分割して９０度回転した状態にレイアウトすることができる。４分割されたうちの一つであるＲＡＭ２０５−１は、センスアンプ２０７とワード線制御回路２４２を含む。また、ＲＡＭ２０５−１のＹ方向の長さが「６」であり、Ｘ方向の長さが「２」である。よって、ＲＡＭ２０５−１の面積は「１２」となり、４ブロックの合計面積が「４８」となる。しかしながら、表示ドライバ２０のＹ方向の長さＣＹを短くしたいため、図９（Ｂ）の状態では都合が悪い。
【００７７】
そこで、本実施形態では、図９（Ｃ）に示すように１Ｈ期間に複数回読み出しを行うことでＲＡＭ２００のＹ方向の長さＲＹを短くすることができる。例えば、図９（Ｃ）では、１Ｈ期間に２回読み出しを行う場合を示す。この場合、１Ｈ期間にワード線ＷＬを２回選択するため、例えばＹ方向に配列されたメモリセルＭＣの数を半分にすることができる。これにより、図９（Ｃ）に示すようにＲＡＭ２００のＹ方向の長さを「３」とすることができる。その代わり、ＲＡＭ２００のＸ方向の長さは「４」となる。即ち、ＲＡＭ２００の合計の面積が「４８」となり、図９（Ａ）のＲＡＭ２０５とメモリセルＭＣが配列されている領域の面積が等しくなる。そして、これらのＲＡＭ２００を図３（Ａ）や図３（Ｂ）に示すように自由に配置することができるため、非常に柔軟にレイアウトが可能となり、効率的なレイアウトができる。
【００７８】
なお、図９（Ｄ）は、３回読み出しを行った場合の一例を示す。この場合、図９（Ｂ）のＲＡＭ２０５−１のＹ方向の長さ「６」を３分の１にすることができる。即ち、表示ドライバ２０のＹ方向の長さＣＹをより短くしたい場合には、１Ｈ期間の読み出し回数を調整することで実現可能となる。
【００７９】
上述のように本実施形態では、ブロック化されたＲＡＭ２００を表示ドライバ２０に設けることができる。本実施形態では、例えば４ＢＡＮＫのＲＡＭ２００を表示ドライバ２０に設けることができる。この場合、各ＲＡＭ２００に対応するデータ線ドライバ１００−１〜１００−４は図１０に示すように対応するデータ線ＤＬを駆動する。
【００８０】
具体的には、データ線ドライバ１００−１はデータ線群ＤＬＳ１を駆動し、データ線ドライバ１００−２はデータ線群ＤＬＳ２を駆動し、データ線ドライバ１００−３はデータ線群ＤＬＳ３を駆動し、データ線ドライバ１００−４はデータ線群ＤＬＳ４を駆動する。なお、各データ線群ＤＬＳ１〜ＤＬＳ４は、表示パネル１０の表示領域１２に設けられた複数のデータ線ＤＬを例えば４ブロックに分割したうちの１ブロックである。このように４ＢＡＮＫのＲＡＭ２００に対応して、４つのデータ線ドライバ１００−１〜１００−４を設け、それぞれに対応するデータ線を駆動させることで、表示パネル１０の複数のデータ線を駆動することができる。
【００８１】
２．３．データ線ドライバの分割構造
本実施形態では、図４のＲＡＭ２００の長さＲＹを短くするために、一水平走査期間でのＮ回読み出し、例えば２回読み出しを前提として、データ線ドライバ１００が、図１１（Ａ）に示すように第１のデータ線ドライバ１００Ａ（広義には第１の分割データ線ドライバ）及び第２のデータ線ドライバ１００Ｂ（広義には第２の分割データ線ドライバ）と、Ｎ（２）分割されている。図１１（Ａ）に示すＭは、１回のワード線選択によってＲＡＭ２００から読み出されるデータのビット数である。
【００８２】
例えば、ピクセル数ＰＸが２４０であり、ピクセルの階調度が１８ビットであり、ＲＡＭ２００のＢＡＮＫ数が４ＢＡＮＫである場合、１Ｈ期間では、各ＲＡＭ２００から２４０×１８÷４＝１０８０ビットのデータがＲＡＭ２００から出力されなければならない。
【００８３】
しかしながら、表示ドライバ１００のチップ面積縮小のためには、ＲＡＭ２００の長さＲＹを短くしたい。そこで、図１１（Ａ）に示すように例えばデータ線ドライバ１００Ａ及び１００ＢをＸ方向に分割する。そうすることで、Ｍを１０８０÷２＝５４０に設定することができ、ＲＡＭ２００の長さＲＹをおよそ半分にすることができる。
【００８４】
なお、データ線ドライバ１００Ａは表示パネル１０のデータ線のうちの一部のデータ線を駆動する。また、データ線ドライバ１００Ｂは、表示パネル１０のデータ線のうち、データ線ドライバ１００Ａが駆動するデータ線以外のデータ線の一部を駆動する。このように、各データ線ドライバ１００Ａ，１００Ｂは表示パネル１０のデータ線をシェアして駆動する。
【００８５】
具体的には、図１１（Ｂ）に示すように１Ｈ期間に例えばワード線ＷＬ１及びＷＬ２を選択する。即ち、１Ｈ期間に２回ワード線を選択する。そして、Ａ１のタイミングでラッチ信号ＳＬＡを立ち下げる。このラッチ信号ＳＬＡは例えばデータ線ドライバ１００Ａに供給される。そして、データ線ドライバ１００Ａはラッチ信号ＳＬＡの例えば立ち下がりエッジに応じてＲＡＭ２００から供給されるＭビットのデータをラッチする。
【００８６】
また、Ａ２のタイミングでラッチ信号ＳＬＢを立ち下げる。このラッチ信号ＳＬＢは例えばデータ線ドライバ１００Ｂに供給される。そして、データ線ドライバ１００Ｂはラッチ信号ＳＬＢの例えば立ち下がりエッジに応じてＲＡＭ２００から供給されるＭビットのデータをラッチする。
【００８７】
さらに具体的には、図１２に示すようにワード線ＷＬ１の選択によってＭ個のメモリセル群ＭＣＳ１に格納されているデータがセンスアンプ回路２１０を介してデータ線ドライバ１００Ａ及び１００Ｂに供給される。しかしながら、ワード線ＷＬ１の選択に対応してラッチ信号ＳＬＡが立ち下がるため、Ｍ個のメモリセル群ＭＣＳ１に格納されているデータはデータ線ドライバ１００Ａにラッチされる。
【００８８】
そして、ワード線ＷＬ２の選択によってＭ個のメモリセル群ＭＣＳ２に格納されているデータがセンスアンプ回路２１０を介してデータ線ドライバ１００Ａ及び１００Ｂに供給されるが、ワード線ＷＬ２の選択に対応してラッチ信号ＳＬＢが立ち下がる。このため、Ｍ個のメモリセル群ＭＣＳ２に格納されているデータはデータ線ドライバ１００Ｂにラッチされる。
【００８９】
このようにすると、Ｍを例えば５４０ビットに設定した場合、１Ｈ期間で２回読み出しを行うため、各データ線ドライバ１００Ａ、１００Ｂには、Ｍ＝５４０ビットのデータがラッチされることになる。即ち、合計１０８０ビットのデータがデータ線ドライバ１００にラッチされることになり、前述の例で必要である１Ｈ期間に１０８０ビットを達成できる。そして、１Ｈ期間に必要なデータ量をラッチすることができ、且つ、ＲＡＭ２００の長さＲＹをおよそ半分に短くすることができる。これにより、表示ドライバ２０のブロック幅ＩＣＹを短くすることができるので、表示ドライバ２０の製造コスト削減が可能となる。
【００９０】
なお、図１１（Ａ）及び図１１（Ｂ）では、一例として１Ｈ期間に２回の読み出しを行う例が図示されているが、これに限定されない。例えば、１Ｈ期間に４回読み出しを行うこともできるし、それ以上に設定することもできる。例えば４回読み出しの場合には、データ線ドライバ１００を４段に分割することができ、さらにＲＡＭ２００の長さＲＹを短くすることができる。この場合、前述を例に取れば、Ｍ＝２７０に設定することができ、４段に分割されたデータ線ドライバのそれぞれに２７０ビットのデータがラッチされる。つまり、ＲＡＭ２００の長さＲＹをおよそ４分の１にしながら、１Ｈ期間に必要な１０８０ビットの供給を達成することができる。
【００９１】
また、図１１（Ｂ）のＡ３及びＡ４に示すように、データ線イネーブル信号等（図示せず）による制御に基づいてデータ線ドライバ１００Ａ及び１００Ｂの出力を立ち上げても良いし、Ａ１及びＡ２に示すタイミングで、各データ線ドライバ１００Ａ、１００Ｂがラッチした後にそのままデータ線に出力するようにしても良い。また、各データ線ドライバ１００Ａ、１００Ｂにもう一段ラッチ回路を設けて、Ａ１及びＡ２でラッチしたデータに基づく電圧を次の１Ｈ期間に出力するようにしても良い。こうすれば、１Ｈ期間に読み出しを行う回数を、画質劣化の心配なしに増やすことができる。
【００９２】
なお、ピクセル数ＰＹが３２０（表示パネル１０の走査線が３２０本）であり、１秒間に６０フレームの表示画行われる場合、１Ｈ期間は図１１（Ｂ）に示すように約５２μｓｅｃである。求め方としては、１ｓｅｃ÷６０フレーム÷３２０≒５２μｓｅｃである。これに対して、ワード線の選択は図１１（Ｂ）に示すようにおよそ４０ｎｓｅｃで行われる。つまり、１Ｈ期間に対して十分に短い期間に複数回のワード線選択（ＲＡＭ２００からのデータ読み出し）が行われるため、表示パネル１０に対する画質の劣化に問題は生じない。
【００９３】
また、Ｍの値は、次式で得ることができる。なお、ＢＮＫは、ＢＡＮＫ数を示し、Ｎは１Ｈ期間に行われる読み出し回数を示し、Ｇは階調ビット数を示す。また、ピクセル数ＰＸ×３とは、表示パネル１０のデータ線に対応する画素数（又は表示パネル１０のデータ線の本数ＤＬＮ）を意味する。
【００９４】
【数３】
【００９５】
なお、本実施形態ではセンスアンプ回路２１０はラッチ機能を有するが、これに限定されない。例えばセンスアンプ回路２１０はラッチ機能を有さないものであっても良い。
【００９６】
２．４．データ線ドライバの細分割
図１３は、１ピクセルを構成する各サブピクセルのうち、一例としてＲ用サブピクセルについてＲＡＭ２００とデータ線ドライバ１００の関係を説明するための図である。
【００９７】
例えば各サブピクセルの階調のＧビットが６４階調である６ビットに設定された場合、Ｒ用サブピクセルのデータ線駆動セル１１０Ａ−Ｒ及び１１０Ｂ−Ｒには、６ビットのデータがＲＡＭ２００から供給される。６ビットのデータを供給するために、ＲＡＭ２００のセンスアンプ回路２１０に含まれる複数のセンスアンプ２１１のうち例えば６つのセンスアンプ２１１が各データ線駆動セル１１０に対応する。
【００９８】
例えば、データ線駆動セル１１０Ａ−ＲのＹ方向の長さＳＣＹは、６つのセンスアンプ２１１のＹ方向の長さＳＡＹに納める必要がある。同様に各データ線駆動セル１１０のＹ方向の長さは６つのセンスアンプ２１１の長さＳＡＹに納める必要がある。長さＳＣＹを６つのセンスアンプ２１１の長さＳＡＹに納めることができない場合には、データ線ドライバ１００のＹ方向の長さが、ＲＡＭ２００の長さＲＹよりも大きくなってしまい、レイアウト的に効率の悪い状態になってしまう。
【００９９】
ＲＡＭ２００はプロセス的に微細化が進み、センスアンプ２１１のサイズも小さい。一方、図７に示すように、データ線駆動セル１１０には複数の回路が設けられている。特に、ＤＡＣ１２０やラッチ回路１３０は回路サイズが大きくなり、小さく設計することが難しい。さらに、ＤＡＣ１２０やラッチ回路１３０は入力されるビット数が増えると大きくなる。つまり、長さＳＣＹを６つのセンスアンプ２１１のトータル長さＳＡＹに納めることが困難である場合がある。
【０１００】
これに対して、本実施形態では、１Ｈ内読み出し回数Ｎで分割されたデータ線ドライバ１００Ａ，１００Ｂをさらにｋ（ｋは２以上の整数）分割し、Ｘ方向にスタックすることができる。図１４は、１Ｈ期間にＮ＝２回読み出しを行うように設定されたＲＡＭ２００において、データ線ドライバ１００Ａ及び１００Ｂがそれぞれｋ＝２分割されてスタックされた構成例を示す。なお、図１４では、２回読み出しに設定されたＲＡＭ２００についての構成例であり、これに限定されない。例えばＮ＝４回読み出しに設定されている場合には、データ線ドライバはＸ方向において４×２＝８段に分割される。
【０１０１】
図１３の各データ線ドライバ１００Ａ、１００Ｂは、図１４に示すように、それぞれが、データ線ドライバ１００Ａ１及び１００Ａ２、データ線ドライバ１００Ｂ１及び１００Ｂ２に分割されている。そして、データ線駆動セル１１０Ａ１−Ｒ等はそのＹ方向の長さがＳＣＹ２に設定されている。長さＳＣＹ２は、図１４によるとセンスアンプ２１１がＧ×２個配列された場合のＹ方向の長さＳＡＹ２に収まるように設定されている。つまり、各データ線駆動セル１１０を形成する際に、図１３に比べてＹ方向に許容される長さが拡大され、レイアウト的に効率の良い設計が可能である。
【０１０２】
次に図１４における構成の動作を説明する。例えばワード線ＷＬ１が選択されると、各センスアンプブロック２１０−１、２１０−２、２１０−３、２１０−４等を介して計Ｍビットのデータがデータ線ドライバ１００Ａ１、１００Ａ２、１００Ｂ１、１００Ｂ２の少なくともいずれかに供給される。このとき、例えば、センスアンプブロック２１０−１から出力されるＧビットのデータは、例えばデータ線駆動セル１１０Ａ１−Ｒ及び１１０Ｂ１−Ｒに供給される。そして、センスアンプブロック２１０−２から出力されるＧビットのデータは、例えばデータ線駆動セル１１０Ａ２−Ｒ及び１１０Ｂ２−Ｒに供給される。
【０１０３】
このとき、図１１（Ｂ）に示すタイミングチャートと同様に、ワード線ＷＬ１が選択されたときに対応してラッチ信号ＳＬＡ（広義には第１のラッチ信号）が立ち下がる。そして、このラッチ信号ＳＬＡはデータ線駆動セル１１０Ａ１−Ｒを含むデータ線ドライバ１００Ａ１及びデータ線駆動セル１１０Ａ２−Ｒを含むデータ線ドライバ１００Ａ２に供給される。従って、ワード線ＷＬ１の選択によってセンスアンプブロック２１０−１から出力されるＧビットのデータ（メモリセル群ＭＣＳ１１に格納されているデータ）はデータ線駆動セル１１０Ａ１−Ｒにラッチされる。同様に、ワード線ＷＬ１の選択によってセンスアンプブロック２１０−２から出力されるＧビットのデータ（メモリセル群ＭＣＳ１２に格納されているデータ）はデータ線駆動セル１１０Ａ２−Ｒにラッチされる。
【０１０４】
センスアンプブロック２１０−３、２１０−４についても上記と同様であり、データ線駆動セル１１０Ａ１−Ｇにはメモリセル群ＭＣＳ１３に格納されているデータがラッチされ、データ線駆動セル１１０Ａ２−Ｇにはメモリセル群ＭＣＳ１４に格納されているデータがラッチされる。
【０１０５】
また、ワード線ＷＬ２が選択される場合は、ワード線ＷＬ２の選択に対応してラッチ信号ＳＬＢが（広義には第Ｎのラッチ信号）立ち下がる。そして、このラッチ信号ＳＬＢはデータ線駆動セル１１０Ｂ１−Ｒを含むデータ線ドライバ１００Ｂ１及びデータ線駆動セル１１０Ｂ２−Ｒを含むデータ線ドライバ１００Ｂ２に供給される。従って、ワード線ＷＬ２の選択によってセンスアンプブロック２１０−１から出力されるＧビットのデータ（メモリセル群ＭＣＳ２１に格納されているデータ）はデータ線駆動セル１１０Ｂ１−Ｒにラッチされる。同様に、ワード線ＷＬ２の選択によってセンスアンプブロック２１０−２から出力されるＧビットのデータ（メモリセル群ＭＣＳ２２に格納されているデータ）はデータ線駆動セル１１０Ｂ２−Ｒにラッチされる。
【０１０６】
ワード線ＷＬ２の選択においても、センスアンプブロック２１０−３、２１０−４については上記と同様であり、データ線駆動セル１１０Ｂ１−Ｇにはメモリセル群ＭＣＳ２３に格納されているデータがラッチされ、データ線駆動セル１１０Ｂ２−Ｇにはメモリセル群ＭＣＳ２４に格納されているデータがラッチされる。
【０１０７】
このようにデータ線ドライバ１００Ａ、１００Ｂが分割された場合において、ＲＡＭ２００に格納されるデータを図１５（Ｂ）に示す。図１５（Ｂ）に示すようにＲＡＭ２００には、Ｙ方向に沿ってＲ用サブピクセルデータ、Ｒ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｂ用サブピクセルデータ、Ｂ用サブピクセルデータ・・・という順番でデータが格納される。一方、図１３のような構成の場合には、図１５（Ａ）に示すようにＲＡＭ２００には、Ｙ方向に沿ってＲ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｂ用サブピクセルデータ、Ｒ用サブピクセルデータ・・・という順番でデータが格納される。
【０１０８】
なお、図１３では長さＳＡＹは６つのセンスアンプ２１１に示されているが、これに限定されない。例えば、階調度が８ビットの場合には長さＳＡＹは８つのセンスアンプ２１１の長さに相当する。
【０１０９】
また、図１４では一例として各データ線ドライバ１００Ａ、１００Ｂをそれぞれｋ＝２分割する構成が示されているが、これに限定されない。例えば３分割でも良いし、４分割でも良い。そして、例えばデータ線ドライバ１００Ａを３分割した場合、３分割されたものに同じラッチ信号ＳＬＡを供給するようにすればよい。また、１Ｈ読み出し回数と等しい分割数Ｎの変形例として、Ｎ＝３分割した場合には、それぞれをＲ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｂ用サブピクセルデータのドライバとすることができる。その構成を図１６に示す。図１６では、３つに分割されたデータ線ドライバ１０１Ａ１、１０１Ａ２、１０１Ａ３が示されている。データ線ドライバ１０１Ａ１は、データ線駆動セル１１１Ａ１を含み、データ線ドライバ１０１Ａ２は、データ線駆動セル１１１Ａ２を含み、データ線ドライバ１０１Ａ３は、データ線駆動セル１１１Ａ３を含む。
【０１１０】
そして、ワード線ＷＬ１の選択に対応してラッチ信号ＳＬＡが立ち下がる。前述と同様にラッチ信号ＳＬＡは、各データ線ドライバ１０１Ａ１、１０１Ａ２、１０１Ａ３に供給される。
【０１１１】
このようにすると、ワード線ＷＬ１の選択によって、メモリセル群ＭＣＳ１１に格納されているデータが例えばＲ用サブピクセルデータとしてデータ線駆動セル１１１Ａ１に格納される。同様にメモリセル群ＭＣＳ１２に格納されているデータが例えばＧ用サブピクセルデータとしてデータ線駆動セル１１１Ａ２に格納され、メモリセル群ＭＣＳ１３に格納されているデータが例えばＢ用サブピクセルデータとしてデータ線駆動セル１１１Ａ３に格納される。
【０１１２】
従って、図１５（Ａ）のようにＲＡＭ２００に書き込まれるデータをＹ方向でＲ用サブピクセルデータ、Ｇ用サブピクセルデータ、Ｂ用サブピクセルデータという順番に配列することができる。この場合も、各データ線ドライバ１０１Ａ１、１０１Ａ２、１０１Ａ３をさらにｋ分割することができる。
【０１１３】
３．ＲＡＭ
３．１．メモリセルの構成
各メモリセルＭＣは例えばＳＲＡＭ（Static-Random-Access-Memory）で構成することができる。図１７（Ａ）にメモリセルＭＣの回路の一例を示す。また、図１７（Ｂ）にメモリセルＭＣのレイアウトの一例を示す。
【０１１４】
図１７（Ｂ）に示すように、メモリセルＭＣはメインワード線ＭＷＬとサブワード線ＳＷＬを含み、これらは方向ＤＲ１（広義には、メモリセルの短辺の延びる方向）に沿って延在形成されている。また、メモリセルＭＣはビット線ＢＬ及びビット線／ＢＬを含み、これらは、方向ＤＲ２（広義には、メモリセルの長辺の延びる方向）に沿って延在形成されている。本実施形態では、メモリセルＭＣは例えば５層の金属配線を用いて形成される。そして、ビット線ＢＬ、／ＢＬは例えば第３層の金属配線層に形成され、その下層の第２層の金属配線層にメインワード線ＭＷＬが形成される。サブワード線ＳＷＬは例えばポリシリコン等の導電体で形成される。
【０１１５】
メモリセルＭＣのサイズにおいて、ビット線ＢＬ、／ＢＬに沿った長さＭＣＸ（広義にはメモリセルの長辺）は、メインワード線ＭＷＬ又はサブワード線ＳＷＬに沿った長さＭＣＹ（広義にはメモリセルの短辺）に比べて十分に長い。本実施形態では、このようなレイアウトのメモリセルＭＣをＲＡＭ２００に用いることができるが、これに限定されない。例えば、メモリセルＭＣは、長さＭＣＸよりも長さＭＣＹが長く設定されてもよい。
【０１１６】
なお、本実施形態では、メインワード線ＭＷＬ及びサブワード線ＳＷＬが所定の複数の箇所で電気的に接続されている。これにより、サブワード線ＳＷＬを金属配線であるメインワード線ＭＷＬを用いて低抵抗化することができる。また、本実施形態では、メインワード線ＭＷＬ及びサブワード線ＳＷＬを１本のワード線ＷＬとみなすことができる。
【０１１７】
３．２．センスアンプの共用
図１８（Ａ）に示すようにセンスアンプ２１１のＹ方向の長さＳＡＹ３は、メモリセルＭＣの長さＭＣＹよりも十分に大きい。このため、ワード線ＷＬを選択する際に、一つのセンスアンプ２１１に対して一つのメモリセルＭＣを対応させるレイアウトは、効率が悪い。
【０１１８】
これに対して、本実施形態では、このようなメモリセルＭＣであっても効率的にレイアウト配置可能にすることができる。図１８（Ｂ）に示すように、ワード線ＷＬの選択において、一つのセンスアンプ２１１に対して複数（例えば２つ）のメモリセルＭＣを対応させる。これにより、センスアンプ２１１の長さＳＡＹ３とメモリセルＭＣの長さＭＣＹの差を問題とせずに、効率的にメモリセルＭＣをＲＡＭ２００に配列することができる。
【０１１９】
図１８（Ｂ）によると、選択型センスアンプＳＳＡは、センスアンプ２１１と、スイッチ回路２２０と、スイッチ回路２３０を含む。選択型センスアンプＳＳＡには、ビット線対ＢＬ、／ＢＬが例えば２組接続されている。
【０１２０】
スイッチ回路２２０は、選択信号ＣＯＬＡ（広義にはセンスアンプ用選択信号）に基づいて、一方の組のビット線対ＢＬ、／ＢＬをセンスアンプ２１１に接続する。同様にスイッチ回路２３０は、選択信号ＣＯＬＢに基づいて、他方の組のビット線対ＢＬ、／ＢＬをセンスアンプ２１１に接続する。なお、選択信号ＣＯＬＡ、ＣＯＬＢは、例えばその信号レベルが排他的に制御される。具体的には、選択信号ＣＯＬＡがスイッチ回路２２０をアクティブに設定する信号に設定された場合には、選択信号ＣＯＬＢはスイッチ回路２３０をノンアクティブに設定する信号に設定される。即ち、選択型センスアンプＳＳＡは例えば２組のビット線対ＢＬ、／ＢＬによって供給される２ビット（広義にはＮビット又はＬビット）のデータのうちのいずれか１ビットのデータを選択して対応するデータを出力する。
【０１２１】
図１９に選択型センスアンプＳＳＡが設けられたＲＡＭ２００を示す。図１９では、一例として、１Ｈ期間に２回（広義にはＮ回）読み出しを行う場合であり、例えば階調度のＧビットが６ビットである場合の構成が示されている。このような場合、ＲＡＭ２００には、図２０に示すようにＭ個の選択型センスアンプＳＳＡが設けられる。従って、１回のワード線ＷＬの選択によってデータ線ドライバ１００に供給されるデータは計Ｍビットである。これに対して、図２０のＲＡＭ２００にはメモリセルＭＣがＹ方向においてＭ×２（広義にはＭ×Ｌ）個配列されている。そして、Ｘ方向では、ピクセル数ＰＹと同じ個数のメモリセルＭＣが配列されている。例えば図１３に示すような場合であって、１Ｈ期間に２回読み出しが行われる場合には、ＲＡＭ２００のＸ方向に配列されるメモリセルＭＣの数は、ピクセル数ＰＹ×読み出し回数（２回）である。これに対して、図２０のＲＡＭ２００では、選択型センスアンプＳＳＡに２組のビット線対ＢＬ、／ＢＬが接続されているため、ＲＡＭ２００のＸ方向に配列されるメモリセルＭＣの数はピクセル数ＰＹと同じ個数でよい。
【０１２２】
図２０では、１Ｈ期間の読み出し回数Ｎが２であり、Ｙ方向に配列されているメモリセルＭＣの数がＭ×２個であるが、これに限定されない。例えば、ＲＡＭ２００には、Ｙ方向にＭ×Ｌ個のメモリセルが配列されても良い。この場合、ＲＡＭ２００のＸ方向に配列されるメモリセルＭＣの数は、表示パネル１０の走査線の本数をＳＣＮ本とすると、１Ｈ期間の読み出し回数Ｎ×走査線の本数ＳＣＮ／Ｌで求めることができる。このような構成の場合、センスアンプ回路２１０には、Ｍ×Ｌビットのデータが１回のワード線ＷＬの選択により供給される。そして、センスアンプ回路２１０はＭ×ＬビットのデータのうちのＭビットのデータをデータ線ドライバ１００に出力する。
【０１２３】
これにより、メモリセルＭＣの長さＭＣＸが長さＭＣＹより長い場合であっても、ＲＡＭ２００のＸ方向のサイズが大きくならないようにすることができる。
【０１２４】
３．３．動作
次に図１９に示すＲＡＭ２００の動作を説明する。本実施形態では、１Ｈ期間にワード線の選択をＮ回行うことができる。そして、そのバリエーションはいくつかあり、Ｎ回の選択のうちのＬ（Ｌ≦Ｎ）回を同一のワード線に対して行う方法と、Ｎ回の選択を異なるＮ本のワード線に割り当てる方法が挙げられる。
【０１２５】
まずその一つの方法である前者の一例としてＮ＝Ｌである場合を図２１（Ａ）、図２１（Ｂ）のタイミングチャートを用いて説明する。
【０１２６】
図２１（Ａ）のＢ１に示すタイミングで選択信号ＣＯＬＡがアクティブに設定され、Ｂ２に示すタイミングでワード線ＷＬ１が選択される。このとき、選択信号ＣＯＬＡがアクティブであるため、選択型センスアンプＳＳＡはＡ側のメモリセルＭＣ、つまりメモリセルＭＣ−１Ａのデータを検出して出力する。そして、Ｂ３のタイミングでラッチ信号ＳＬＡが立ち下がると、データ線駆動セル１１０Ａ−Ｒは、メモリセルＭＣ−１Ａに格納されているデータをラッチする。
【０１２７】
また、Ｂ４のタイミングで選択信号ＣＯＬＢがアクティブに設定され、Ｂ５に示すタイミングでワード線ＷＬ１が選択される。このとき、選択信号ＣＯＬＢがアクティブであるため、選択型センスアンプＳＳＡはＢ側のメモリセルＭＣ、つまりメモリセルＭＣ−１Ｂのデータを検出して出力する。そして、Ｂ６のタイミングでラッチ信号ＳＬＢが立ち下がると、データ線駆動セル１１０Ｂ−Ｒは、メモリセルＭＣ−１Ｂに格納されているデータをラッチする。なお、図２１（Ａ）では、２回読み出しのうち、２回ともワード線ＷＬ１が選択される。
【０１２８】
これにより、１Ｈ期間の２回読み出しによるデータ線ドライバ１００のデータラッチが完了する。
【０１２９】
また、図２１（Ｂ）には、ワード線ＷＬ２が選択される場合のタイミングチャートが示されている。動作は上記と同様であり、その結果、ワード線ＷＬ２がＢ７やＢ８に示すように選択される場合には、メモリセルＭＣ−２Ａのデータがデータ線駆動セル１１０Ａ−Ｒにラッチされ、メモリセルＭＣ−２Ｂのデータがデータ線駆動セル１１０Ｂ−Ｒにラッチされる。
【０１３０】
これにより、図２１（Ａ）の１Ｈ期間とは異なる１Ｈ期間での２回読み出しによるデータ線ドライバ１００のデータラッチが完了する。
【０１３１】
このような読み出し方法に対して、ＲＡＭ２００の各メモリセルＭＣには、図２２に示すようにデータが格納される。例えば、データＲＡ−１〜ＲＡ−６はデータ線駆動セル１１０Ａ−Ｒに供給するためのＲ画素の６ビットのデータであり、データＲＢ−１〜ＲＢ−６はデータ線駆動セル１１０Ｂ−Ｒに供給するためのＲ画素の６ビットのデータである。
【０１３２】
図２２に示すように、例えばワード線ＷＬ１に対応するメモリセルＭＣには、Ｙ方向に沿って、データＲＡ−１（データ線ドライバ１００Ａがラッチするためのデータ）、ＲＢ−１（データ線ドライバ１００Ｂがラッチするためのデータ）、ＲＡ−２（データ線ドライバ１００Ａがラッチするためのデータ）、ＲＢ−２（データ線ドライバ１００Ｂがラッチするためのデータ）、ＲＡ−３（データ線ドライバ１００Ａがラッチするためのデータ）、ＲＢ−３（データ線ドライバ１００Ｂがラッチするためのデータ）・・という順番で格納される。即ち、ＲＡＭ２００には、Ｙ方向に沿って（データ線ドライバ１００Ａがラッチするためのデータ）と（データ線ドライバ１００Ｂがラッチするためのデータ）が交互に格納される。
【０１３３】
なお、図２１（Ａ）、図２１（Ｂ）に示す読み出し方法は、１Ｈ期間に２回読み出しを行うが、１Ｈ期間に同一のワード線ＷＬが選択される。
【０１３４】
上記には、１回のワード線の選択において選択されるメモリセルＭＣのうち、各選択型センスアンプＳＳＡは２個のメモリセルＭＣからデータを受ける内容が開示されているが、これに限定されない。例えば、１回のワード線の選択において選択されるメモリセルＭＣのうち、各選択型センスアンプＳＳＡがＮ個のメモリセルＭＣからＮビットのデータを受けるような構成でも良い。その場合には、選択型センスアンプＳＳＡは、同一のワード線の１回目の選択の際には、第１〜第ＮのメモリセルＭＣのＮ個のメモリセルＭＣのうち、第１のメモリセルＭＣから受ける１ビットのデータを選択する。また、選択型センスアンプＳＳＡはＫ（１≦Ｋ≦Ｎ）回目のワード線の選択の際には、第ＫのメモリセルＭＣから受ける１ビットのデータを選択する。
【０１３５】
図１８（Ａ）及び図１８（Ｂ）の変形例としてＬ＜Ｎである場合は、１Ｈ期間にＬ回選択される同一のワード線ＷＬを（Ｎ／Ｌ）本選択し、１Ｈ期間にＲＡＭ２００よりデータが読み出される回数が（Ｎ／Ｌ×Ｌ＝Ｎ）回とすることができる。例えば、Ｎ＝４、Ｌ＝２とすると、図１８（Ａ）及び図１８（Ｂ）に示す４回のワード線選択が同一水平走査期間１Ｈ内に実施される。すなわち、１Ｈ期間内にワード線ＷＬ１を２回、ワード線ＷＬ２を２回選択することで、Ｎ＝４回読出しする方法である。
【０１３６】
また、Ｌ＜Ｌである場合には、１Ｈ期間に同一のワード線をＬ回選択し、残りの回数である（Ｎ−Ｌ）回を異なるワード線の選択に割り当てる方法でも良い。例えば、Ｎ＝４、Ｌ＝２とした場合、１Ｈ期間に同一のワード線を２回選択し、異なる２本ワード線を１回ずつ選択するようにしてもよい。また、Ｎ＝６、Ｌ＝２とした場合に、１Ｈ期間に異なる２本のワード線を２回ずつ選択し、さらに異なる２本のワード線をそれぞれ１回ずつ選択して計６回の選択を行うようにしても良い。
【０１３７】
次に後者の制御方法を図２３（Ａ）及び図２３（Ｂ）を用いて説明する。この場合、１Ｈ期間に２本（Ｎ本）の異なるワード線が選択される。また、一垂直走査期間において同一のワード線が２回（Ｌ回）選択される。
【０１３８】
図２３（Ａ）のＣ１に示すタイミングで選択信号ＣＯＬＡがアクティブに設定され、Ｃ２に示すタイミングでワード線ＷＬ１が選択される。これにより図１９のメモリセルＭＣ−１Ａ及びＭＣ−１Ｂが選択される。このとき、選択信号ＣＯＬＡがアクティブであるため、選択型センスアンプＳＳＡはＡ側のメモリセルＭＣ（広義には第１のメモリセル）、つまりメモリセルＭＣ−１Ａのデータを検出して出力する。そして、Ｃ３のタイミングでラッチ信号ＳＬＡが立ち下がると、データ線駆動セル１１０Ａ−Ｒは、メモリセルＭＣ−１Ａに格納されているデータをラッチする。
【０１３９】
また、Ｃ４に示すタイミングでワード線ＷＬ２が選択され、メモリセルＭＣ−２Ａ及びＭＣ−２Ｂが選択される。このとき、選択信号ＣＯＬＡはアクティブであるため、選択型センスアンプＳＳＡはＡ側のメモリセルＭＣ、つまりメモリセルＭＣ−２Ａのデータを検出して出力する。そして、Ｃ５のタイミングでラッチ信号ＳＬＢが立ち下がると、データ線駆動セル１１０Ｂ−Ｒは、メモリセルＭＣ−２Ａに格納されているデータをラッチする。
【０１４０】
これにより、１Ｈ期間の２回読み出しによるデータ線ドライバ１００のデータラッチが完了する。
【０１４１】
また、図２３（Ａ）で示される１Ｈ期間とは異なる１Ｈ期間での読み出しを図２３（Ｂ）を用いて説明する。図２３（Ｂ）のＣ６に示すタイミングで選択信号ＣＯＬＢがアクティブに設定され、Ｃ７に示すタイミングでワード線ＷＬ１が選択される。これにより図１９のメモリセルＭＣ−１Ａ及びＭＣ−１Ｂが選択される。このとき、選択信号ＣＯＬＢがアクティブであるため、選択型センスアンプＳＳＡはＢ側のメモリセルＭＣ（広義には第１〜第Ｎのメモリセルのうちの第１のメモリセルと異なるメモリセル）、つまりメモリセルＭＣ−１Ｂのデータを検出して出力する。そして、Ｃ８のタイミングでラッチ信号ＳＬＡが立ち下がると、データ線駆動セル１１０Ａ−Ｒは、メモリセルＭＣ−１Ｂに格納されているデータをラッチする。
【０１４２】
また、Ｃ９に示すタイミングでワード線ＷＬ２が選択され、メモリセルＭＣ−２Ａ及びＭＣ−２Ｂが選択される。このとき、選択信号ＣＯＬＢはアクティブであるため、選択型センスアンプＳＳＡはＢ側のメモリセルＭＣ、つまりメモリセルＭＣ−２Ｂのデータを検出して出力する。そして、Ｃ１０のタイミングでラッチ信号ＳＬＢが立ち下がると、データ線駆動セル１１０Ｂ−Ｒは、メモリセルＭＣ−２Ｂに格納されているデータをラッチする。
【０１４３】
これにより、図２３（Ａ）の１Ｈ期間とは異なる１Ｈ期間での２回読み出しによるデータ線ドライバ１００のデータラッチが完了する。
【０１４４】
このような読み出し方法に対して、ＲＡＭ２００の各メモリセルＭＣには、図２４に示すようにデータが格納される。例えば、データＲＡ−１Ａ〜ＲＡ−６Ａ及びデータＲＡ−１Ｂ〜ＲＡ−６Ｂはデータ線駆動セル１１０Ａ−Ｒに供給するためのＲ用サブピクセルのための６ビットのデータである。データＲＡ−１Ａ〜ＲＡ−６Ａは図２３（Ａ）に示す１Ｈ期間におけるＲ用サブピクセルデータであり、データＲＡ−１Ｂ〜ＲＡ−６Ｂは図２３（Ｂ）に示す１Ｈ期間におけるＲ用サブピクセルデータである。
【０１４５】
また、データＲＢ−１Ａ〜ＲＢ−６Ａ及びデータＲＢ−１Ｂ〜ＲＢ−６Ｂはデータ線駆動セル１１０Ｂ−Ｒに供給するためのＲ用サブピクセルのための６ビットのデータである。データＲＢ−１Ａ〜ＲＢ−６Ａは図２３（Ａ）に示す１Ｈ期間におけるＲ用サブピクセルデータであり、データＲＢ−１Ｂ〜ＲＢ−６Ｂは図２３（Ｂ）に示す１Ｈ期間におけるＲ用サブピクセルデータである。
【０１４６】
図２４に示すように、ＲＡＭ２００には、Ｘ方向に沿ってデータＲＡ−１Ａ（データ線ドライバ１００Ａがラッチするためのデータ）、ＲＢ−１Ａ（データ線ドライバ１００Ｂがラッチするためのデータ）という順番に各メモリセルＭＣに格納される。
【０１４７】
また、ＲＡＭ２００には、Ｙ方向に沿って、データＲＡ−１Ａ（図２３（Ａ）の１Ｈ期間にデータ線ドライバ１００Ａがラッチするためのデータ）、データＲＡ−１Ｂ（図２３（Ａ）の１Ｈ期間にデータ線ドライバ１００Ａがラッチするためのデータ）、データＲＡ−２Ａ（図２３（Ａ）の１Ｈ期間にデータ線ドライバ１００Ａがラッチするためのデータ）、データＲＡ−２Ｂ（図２３（Ａ）の１Ｈ期間にデータ線ドライバ１００Ａがラッチするためのデータ）・・という順番で格納される。即ち、ＲＡＭ２００には、Ｙ方向に沿って、ある１Ｈ期間にデータ線ドライバ１００Ａにラッチされるデータと、その１Ｈ期間とは異なる他の１Ｈ期間にデータ線ドライバ１００Ａにラッチされるデータとが、交互に格納される。
【０１４８】
なお図２３（Ａ）、図２３（Ｂ）に示す読み出し方法は、１Ｈ期間に２回読み出しを行うが、１Ｈ期間に異なるワード線ＷＬが選択される。そして、１垂直期間（つまり、１フレーム期間）に同一のワード線が２回選択される。これは、選択型センスアンプＳＳＡが２組のビット線対ＢＬ、／ＢＬを接続するからである。従って、選択型センスアンプＳＳＡに３組又はそれ以上のビット線ＢＬ、／ＢＬが接続される場合には、１垂直期間に同一のワード線が３回又はそれ以上の回数だけ選択されることになる。
【０１４９】
なお、本実施形態では、上述されたワード線ＷＬの制御は、例えば図４のワード線制御回路２４０によって制御される。
【０１５０】
３．４．ワード線制御回路の配置
本実施形態では、ＲＡＭ２００のＹ方向に沿って配列されたメモリセルの数がＭ×２個である場合、図２５に示すようにローデコーダ（広義にはワード線制御回路）２４２をＹ方向において、およそ真ん中に設けることができる。
【０１５１】
図２５に示すように、ＲＡＭ２００Ａ及び２００Ｂの各々には、Ｙ方向に沿ってそれぞれ、例えばＭ個のメモリセルＭＣが配列されている。そして、ローデコーダ２４２は、ＣＰＵ／ＬＣＤ制御回路２５０からの信号に基づいて、ＲＡＭ２００Ａ及び２００Ｂのワード線ＷＬを制御する。ＣＰＵ／ＬＣＤ制御回路２５０は例えば外部のホストの制御に基づいて、ローデコーダ２４２、出力回路２６０Ａ、２６０Ｂ、ＣＰＵライト／リード回路２８０Ａ、２８０Ｂ、カラムデコーダ２７０Ａ及び２７０Ｂを制御する。
【０１５２】
ＣＰＵライト／リード回路２８０Ａ、２８０ＢはＣＰＵ／ＬＣＤ制御回路２５０からの信号に基づいて、ホスト側からのデータをＲＡＭ２００に書き込んだり、ＲＡＭ２００に格納されているデータを読み出して例えばホスト側に出力する制御を行ったりする。カラムデコーダ２７０Ａ、２７０Ｂは、ＣＰＵ／ＬＣＤ制御回路２５０からの信号に基づいて、ＲＡＭ２００のビット線ＢＬ、／ＢＬの選択制御を行う。
【０１５３】
また、各ＲＡＭ２００Ａ及び２００ＢのＹ方向に沿って配列されるメモリセルＭＣの数はＭに限定されない。例えば、ＲＡＭ２００Ａには、Ｙ方向に沿ってＭ−α（αは任意の正の整数）個のメモリセルＭＣが配列され、ＲＡＭ２００ＢにはＹ方向に沿ってＭ＋α個のメモリセルＭＣが配列されても良い。またはその逆でも良い。
【０１５４】
なお、出力回路２６０Ａ、２６０Ｂは、例えば複数の選択型センスアンプＳＳＡを含み、例えばワード線ＷＬ１Ａ、ＷＬ１Ｂの選択によって各ＲＡＭ２００Ａ、２００Ｂから出力されるデータの合計Ｍビットのデータをデータ線ドライバ１００に出力する。
【０１５５】
本実施形態では、選択型センスアンプＳＳＡに例えば２組のビット線対ＢＬ、／ＢＬが接続される場合、図２０に示すようにＲＡＭ２００には、Ｙ方向に沿ってＭ×２個のメモリセルが配列されることになる。このような場合、１ワード線ＷＬに接続されるメモリセルＭＣの数がＭ×２個となり、１ワード線ＷＬに寄生する容量が増える。その結果、ワード線制御回路によるワード線選択に必要な消費電力が増大し、低消費電力化の妨げとなる。また、寄生容量に起因して、ワード線に選択電圧が供給された場合の電圧の立ち上がり遅延を生じ、各メモリセルＭＣの読み出しを安定させるために読み出し時間を長くする必要がある場合もある。これを回避する方法に、本来１本のワード線を複数本にブロック分割し、１本あたりに接続されるメモリセルＭＣを減らす方法が挙げられる。
【０１５６】
しかしながら、この方法では、メモリセルＭＣにメインワード線ＭＷＬ及びサブワード線ＳＷＬを形成する必要がある。また、ワード線のブロック化によって、その制御も複雑になり、その制御回路も必要となる。即ち、設計コスト及び製造コストの削減の妨げとなる。
【０１５７】
これらに対して、本実施形態では、ローデコーダ２４２が図２５に示すようにＹ方向のおよそ中央に設けられている。また、図１７（Ｂ）及び図１８（Ａ）に示すようにメモリセルＭＣの長さＭＣＹが長さＭＣＸに比べて十分に短いので、ワード線のＹ方向の長さがあまり長くならない。このような構成にすることで、ワード線ＷＬをブロック化しなくても、低消費電力化が可能である。
【０１５８】
また、ローデコーダ２４２は、データ線ドライバ１００にデータ出力する際には、ＲＡＭ２００Ａ及び２００Ｂのワード線ＷＬを選択制御するが、ホスト側からのアクセスに対しては、ＲＡＭ２００Ａ又は２００Ｂのいずれか必要な方のワード線制御を行う。こうすることによって、さらに低消費電力化が可能となる。
【０１５９】
図２６（Ａ）及び図２６（Ｂ）は、上記のような制御を説明するための図である。ローデコーダ２４２は、例えば複数の一致検出回路２４２−１を含む。またＲＡＭ２００には、複数のＡＮＤ回路（論理積回路）２４２−２及び２４２−３が設けられ、ＡＮＤ回路２４２−２には例えばＣＰＵ／ＬＣＤ制御回路２５０から制御信号／Ｒ０が入力される。また、ＡＮＤ回路２４２−３には、例えばＣＰＵ／ＬＣＤ制御回路２５０から制御信号Ｒ０が入力される。また、ＡＮＤ回路２４２−２及び２４２−３には一致検出回路２４２−１の出力が供給される。
【０１６０】
なお、ＡＮＤ回路２４２−２及び２４２−３は、ローデコーダ２４２に設けられても良いし、ＲＡＭ２００Ａ、２００Ｂ側に設けられても良い。
【０１６１】
例えばＣＰＵ／ＬＣＤ制御回路２５０から指定されるワード線アドレスＷＡＤをローデコーダ２４２が受けると、いずれかの一致検出回路２４２−１において一致検出がされる。例えば一致検出回路２４２−１に入力される信号の論理積が論理“１”である場合、その一致検出回路２４２−１は一致を検出する。一致を検出した一致検出回路２４２−１は、ノードＮＤに例えば論理レベル“１”の信号を出力する。ノードＮＤに出力された論理レベル“１”の信号はＡＮＤ回路２４２−２及び２４２−３に供給される。
【０１６２】
このとき、図２６（Ｂ）に示すように、ＣＰＵアクセス時（広義にはホスト側からのアクセス時）には制御信号Ｒ０及び／Ｒ０は排他的な信号に設定される。具体的には、図２６（Ｂ）に示すように、制御信号／Ｒ０がＨレベル（又は論理レベル“１”）に設定され、制御信号Ｒ０がＬレベル（又は論理レベル“０”）に設定される場合には、ＡＮＤ回路２４２−２は、論理レベル“１”の信号を出力する。これにより、ＲＡＭ２００Ａ側のワード線ＷＬ１Ａが選択される。ＡＮＤ回路２４２−３は、制御信号Ｒ０がＬレベルに設定されているため、論理レベル“０”を出力する。そのため、ＲＡＭ２００Ｂ側のワード線ＷＬ１Ｂは選択されない。
【０１６３】
ＲＡＭ２００Ｂ側のワード線ＷＬ１Ｂを選択する場合には、図２６（Ｂ）に示すように制御信号Ｒ０、／Ｒ０が、上記の逆のパターンに設定されればよい。
【０１６４】
なお、データ線ドライバ１００に出力するＬＣＤ出力時には、制御信号Ｒ０、／Ｒ０がＨレベル（例えば論理レベル“１”）に設定されるため、一致検出された一致検出回路２４２−１に対応するＲＡＭ２００Ａ側及び２００Ｂ側のワード線が選択される。
【０１６５】
上記により、ローデコーダ２４２は、ホスト側からのアクセスに対して、ＲＡＭ２００Ａ側又は２００Ｂ側のいずれかのワード線を選択するため、消費電力の低減が可能である。
【０１６６】
３．５．カラムデコーダの配置
図３（Ａ）のようにＲＡＭ２００が配置された場合、図２７に示すようにカラムデコーダ２７２Ａを、ＲＡＭ２００−１側のＲＡＭ２００Ａ−１とＲＡＭ２００−２側の２００Ａ−２に共用させ、カラムデコーダ２７２Ｂを、ＲＡＭ２００−１側の２００Ｂ−１と、ＲＡＭ２００−２側の２００Ｂ−２とに共用させて設計することができるので、重複する部品の省略などが可能となる。これにより、図２５のカラムデコーダ２７０Ａ及び２７０ＢをＸ方向に各二つ並べる場合よりも小さく、図２７のカラムデコーダ２７２Ａ、２７２ＢのＸ方向のサイズを設計することができる。
【０１６７】
また、ＣＰＵ／ＬＣＤ制御回路２５２をＲＡＭ２００−１側とＲＡＭ２００−２側とで共用するように設計することができるので、重複する部品の省略が可能となる。これにより、図２５のＣＰＵ／ＬＣＤ制御回路２５０をＸ方向に二つ並べるよりも小さく、図２７のＣＰＵ／ＬＣＤ制御回路２５２のＸ方向のサイズを設計することができる。
【０１６８】
上記により、図２７のＸ方向におけるＲＡＭ２００−１、２００−２間の幅ＢＤＸを短く設計することができる。これにより、表示ドライバ２０に効率よくＲＡＭ２００を納めることができる。
【０１６９】
４．変形例
図２８に本実施形態に係る変形例を示す。例えば図１１（Ａ）では、データ線ドライバ１００Ａ及び１００ＢがＸ方向に分割されている。そして、各データ線ドライバ１００Ａ、１００Ｂにはそれぞれ、カラー表示の場合、Ｒ用サブピクセルのデータ線駆動セル、Ｇ用サブピクセルのデータ線駆動セル、Ｂ用サブピクセルのデータ線駆動セルが設けられている。
【０１７０】
これに対して、図２８の変形例では、データ線ドライバ１００−Ｒ、１００−Ｇ、１００−Ｂの３つがＸ方向に分割されている。そして、データ線ドライバ１００−Ｒには、複数のＲ用サブピクセルのデータ線駆動セル１１０−Ｒ１、１１０−Ｒ２・・が設けられ、データ線ドライバ１００−Ｇには、複数のＧ用サブピクセルのデータ線駆動セル１１０−Ｇ１、１１０−Ｇ２・・が設けられている。同様にしてデータ線ドライバ１００−Ｂには、複数のＢ用サブピクセルのデータ線駆動セル１１０−Ｂ１、１１０−Ｂ２・・が設けられている。
【０１７１】
そして、図２８の変形例では、１Ｈ期間に３回読み出しが行われる。例えば、ワード線ＷＬ１が選択されると、それに応じて、データ線ドライバ１００−ＲがＲＡＭ２００から出力されるデータをラッチする。これにより、例えばメモリセル群ＭＣＳ３１に格納されているデータがデータ線駆動セル１１０−Ｒ１にラッチされる。
【０１７２】
また、ワード線ＷＬ２が選択されると、それに応じて、データ線ドライバ１００−ＧがＲＡＭ２００から出力されるデータをラッチする。これにより、例えばメモリセル群ＭＣＳ３２に格納されているデータがデータ線駆動セル１１０−Ｇ１にラッチされる。
【０１７３】
また、ワード線ＷＬ３が選択されると、それに応じて、データ線ドライバ１００−ＢがＲＡＭ２００から出力されるデータをラッチする。これにより、例えばメモリセル群ＭＣＳ３３に格納されているデータがデータ線駆動セル１１０−Ｂ１にラッチされる。
【０１７４】
メモリセル群ＭＣＳ３４、ＭＣＳ３５、ＭＣＳ３６についても上記と同様であり、それぞれが、図２８に示すようにデータ線駆動セル１１０−Ｒ２、１１０−Ｇ２、１１０−Ｂ２のいずれかに格納されている。
【０１７５】
図２９は、この３回読み出しによる動作のタイミングチャートを示す図である。図２９のＤ１のタイミングでワード線ＷＬ１が選択され、Ｄ２のタイミングでデータ線ドライバ１００−ＲがＲＡＭ２００からのデータをラッチする。これにより、上記のようにワード線ＷＬ１の選択により出力されるデータがデータ線ドライバ１００−Ｒにラッチされる。
【０１７６】
また、Ｄ３のタイミングでワード線ＷＬ２が選択され、Ｄ４のタイミングでデータ線ドライバ１００−ＧがＲＡＭ２００からのデータをラッチする。これにより、上記のようにワード線ＷＬ２の選択により出力されるデータがデータ線ドライバ１００−Ｇにラッチされる。
【０１７７】
また、Ｄ５のタイミングでワード線ＷＬ３が選択され、Ｄ６のタイミングでデータ線ドライバ１００−ＢがＲＡＭ２００からのデータをラッチする。これにより、上記のようにワード線ＷＬ３の選択により出力されるデータがデータ線ドライバ１００−Ｂにラッチされる。
【０１７８】
上記のように動作する場合、ＲＡＭ２００のメモリセルＭＣには、図３０に示すようにデータが格納される。例えば、図３０のデータＲ１−１は、Ｒ用サブピクセルが６ビットの階調度である場合のその１ビットのデータを示し、例えば１つのメモリセルＭＣに格納される。
【０１７９】
例えば図２８のメモリセル群ＭＣＳ３１には、データＲ１−１〜Ｒ１−６が格納され、メモリセル群ＭＣＳ３２には、データＧ１−１〜Ｇ１−６が格納され、メモリセル群ＭＣＳ３３には、データＢ１−１〜Ｂ１−６が格納される。同様にして、メモリセル群ＭＣＳ３３〜ＭＣＳ３６には、図３０に示すようにデータＲ２−１〜Ｒ２−６、Ｇ２−１〜Ｇ２−６、Ｂ２−１〜Ｂ２−６が格納される。
【０１８０】
例えば、メモリセル群ＭＣＳ３１〜ＭＣＳ３３に格納されるデータを１ピクセルのデータとみなすことができ、メモリセル群ＭＣＳ３４〜ＭＳＣ３６に格納されるデータに対応するデータ線とは異なるデータ線を駆動するためのデータである。従って、ＲＡＭ２００には、Ｙ方向に沿って１ピクセル毎のデータを順に書き込むことができる。
【０１８１】
また、表示パネル１０に設けられている複数のデータ線のうち、例えばＲ用サブピクセルに対応するデータ線を駆動し、次にＧ用サブピクセルに対応するデータ線を駆動し、そしてＢ用サブピクセルに対応するデータ線を駆動する。これにより、１Ｈ期間に３回読み出しを行った場合に各回の読み出しにおいて遅延が生じても、例えばＲ用サブピクセルに対応するデータ線が全て駆動されているので、遅延によって表示されない領域の面積が小さくなる。従って、ちらつき等の表示劣化を緩和することができる。
【０１８２】
５．本実施形態の効果
本実施形態では、図３１（Ａ）に示すように、表示ドライバ２０に、ＲＡＭ２００がＸ方向に沿って配置されている。ＲＡＭ２００とＲＡＭ２００の間には他の回路ブロックが配置されても良いし、ＲＡＭ２００同士が隣接するように配置されても良い。図３１（Ｂ）は、図３１（Ａ）のＲＡＭ２００を説明する図である。図３１（Ｂ）に示すようにメモリセルＭＣは、その長辺がＸ方向に沿うように配置され、その短辺がＹ方向に沿うように配置されている。これにより、表示ドライバ２０がＸ方向に長い場合に対しても効率よくメモリセルＭＣをＲＡＭ２００に配列することができるため、効率のようレイアウトが可能となる。
【０１８３】
また、ＲＡＭ２００は、一回のワード線の選択によって、Ｍビットのデータを出力する。このとき、センスアンプ回路２１０は、Ｍ×Ｌ個のメモリセルＭＣから計Ｍ×Ｌビットのデータを受け、そのうちのＭビットのデータを出力する。少なくとも一垂直走査期間において同一のワード線をＬ回選択することで、Ｙ方向に沿って配列されているＭ×Ｌ個のメモリセルからデータを読み出すことができる。このようにすることで、１Ｈ期間にＮ回のワード線の選択を行う場合に、ＲＡＭ２００のＸ方向に配列されるメモリセルＭＣの数は、１Ｈ期間の読み出し回数×表示パネルの走査線の本数ＳＣＮ／Ｌで示すことができる。つまり、Ｙ方向にＭ×Ｌ個のメモリセルＭＣを配列することで、ＲＡＭ２００のＸ方向のサイズを短くすることができる。また、Ｌの値を適宜に設定することでＲＡＭ２００のＸ方向のサイズを調整することができる。従って、ＲＡＭ２００を効率よくレイアウトすることができる。
【０１８４】
上述のように本実施形態では、１Ｈ期間に複数回の読み出しをＲＡＭ２００に対して行う。そのため、上述されたように、１ワード線あたりのメモリセルＭＣの数を少なくすることや、データ線ドライバ１００の分割化が可能となる。例えば１Ｈ期間の読み出し回数を調整することで１ワード線に対応するメモリセルＭＣの配列数を調整できるので、ＲＡＭ２００のＸ方向の長さＲＸ及びＹ方向の長さＲＹを適宜に調整することができる。また、１Ｈ期間の読み出し回数を調整することでデータ線ドライバ１００の分割数も変更できる。
【０１８５】
また、対象となる表示パネル１０の表示領域１２に設けられたデータ線の数に応じて、データ線ドライバ１００及びＲＡＭ２００のブロック数を変更したり、各データ線ドライバ１００及びＲＡＭ２００のレイアウトサイズを変更したりすることも容易になる。このため、表示ドライバ２０に搭載される他の回路を考慮した設計が可能となり、表示ドライバ２０の設計コストの削減が可能となる。例えば、対象となる表示パネル１０に変更があり、データ線の数だけ変更された場合、データ線ドライバ１００及びＲＡＭ２００が主に変更の対象となる場合がある。この場合、本実施形態では、データ線ドライバ１００及びＲＡＭ２００のレイアウトサイズを柔軟に設計できるため、他の回路においては従来のライブラリを流用できる場合がある。従って、本実施形態では、限られたスペースを有効に利用することができ、表示ドライバ２０の設計コストを削減できる。
【０１８６】
また、本実施形態では、１Ｈ期間に複数回読み出しを行うため、図１８（Ａ）に示すようにセンスアンプＳＳＡにより、Ｍビットのデータが出力されるＲＡＭ２００に対して、Ｙ方向にＭ×２個のメモリセルＭＣを設けることができる。これにより、効率よくメモリセルＭＣを配列することができるので、チップ面積の縮小を可能とする。
【０１８７】
また、図８の比較例の表示ドライバ２４では、ワード線ＷＬが非常に長いため、ＲＡＭ２０５からのデータ読み出しの遅延によるバラツキが生じないようにするために、ある程度の電力を必要とする。また、ワード線ＷＬが非常に長いため、ワード線ＷＬ１本あたりに接続されるメモリセルの数も増大し、ワード線ＷＬに寄生される容量が増大する。この寄生容量の増大に対しては、ワード線ＷＬを分割して制御することで対処可能であるが、そのための回路が別途必要となる。
【０１８８】
これに対して、本実施形態では、例えば図１１（Ａ）に示すようにワード線ＷＬ１、ＷＬ２等がＹ方向に沿って延在形成されており、その各々の長さが比較例のワード線ＷＬに比べて十分に短い。そのため、１回のワード線ＷＬ１の選択に要する電力は小さくなる。これにより、１Ｈ期間に複数回読み出しを行った場合にも消費電力の増大を防ぐことができる。
【０１８９】
また、図３（Ａ）に示すように例えば、ＲＡＭ２００が４ＢＡＮＫ設けられている場合、ＲＡＭ２００では、図１１（Ｂ）に示すようにワード線を選択する信号や、ラッチ信号ＳＬＡ、ＳＬＢの制御が行われる。これらの信号は、例えば４ＢＡＮＫのそれぞれのＲＡＭ２００に共通に用いられるようにすることができる。
【０１９０】
具体的には、例えば図１０に示すようにデータ線ドライバ１００−１〜１００−４には、同じデータ線制御信号ＳＬＣ（データ線ドライバ用制御信号）が供給され、ＲＡＭ２００−１〜２００−４には、同じワード線制御信号ＲＡＣ（ＲＡＭ用制御信号）が供給される。データ線制御信号ＳＬＣは例えば図１１（Ｂ）に示されるラッチ信号ＳＬＡ、ＳＬＢを含み、ＲＡＭ用制御信号ＲＡＣは例えば図１１（Ｂ）に示されるワード線を選択する信号を含む。
【０１９１】
これにより、それぞれのＢＡＮＫでＲＡＭ２００のワード線が同じように選択され、データ線ドライバ１００に供給されるラッチ信号ＳＬＡ、ＳＬＢ等が同じように立ち下がる。即ち、１Ｈ期間において、あるＲＡＭ２００のワード線が選択されると同時に、他のＲＡＭ２００のワード線も同時に選択される。このようにして、複数のデータ線ドライバ１００は、複数のデータ線を正常に駆動することができる。
【０１９２】
なお、本実施形態では、表示ドライバ２０内に設けられた複数のＲＡＭ２００に対して例えば一表示画面分の画像データを格納させることができるが、これに限定されない。
【０１９３】
表示パネル１０に対してｋ（ｋは２以上の整数）個の表示ドライバを設け、ｋ個の表示ドライバの各々に、一表示画面分の画像データの（１／ｋ）を格納させても良い。この場合、一表示画面のデータ線ＤＬの総本数ＤＬＮとしたとき、ｋ個の表示ドライバの各々が分担して駆動するデータ線本数は（ＤＬＮ／ｋ）本である。
【０１９４】
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【図面の簡単な説明】
【０１９５】
【図１】図１（Ａ）及び図１（Ｂ）は、本実施形態に係る集積回路装置を示す図である。
【図２】図２（Ａ）は本実施形態に係る比較例の一部を示す図であり、図２（Ｂ）は本実施形態に係る集積回路装置の一部を示す図である。
【図３】図３（Ａ）及び図３（Ｂ）は、本実施形態に係る集積回路装置の構成例を示す図である。
【図４】本実施形態に係る表示メモリの構成例である。
【図５】本実施形態に係る集積回路装置の断面図である。
【図６】図６（Ａ）及び図６（Ｂ）は、データ線ドライバの構成例を示す図である。
【図７】本実施形態に係るデータ線駆動セルの構成例である。
【図８】本実施形態に係る比較例を示す図である。
【図９】図９（Ａ）〜図９（Ｄ）は、本実施形態のＲＡＭブロックの効果を説明するための図である。
【図１０】本実施形態に係るＲＡＭブロックの各々の関係を示す図である。
【図１１】図１１（Ａ）及び図１１（Ｂ）は、ＲＡＭブロックのデータ読み出しを説明するための図である。
【図１２】本実施形態に係る分割データ線ドライバのデータラッチを説明する図である。
【図１３】本実施形態に係るデータ線駆動セルとセンスアンプの関係を示す図である。
【図１４】本実施形態に係る分割データ線ドライバの他の構成例である。
【図１５】図１５（Ａ）及び図１５（Ｂ）は、ＲＡＭブロックに格納されるデータの配列を説明する図である。
【図１６】本実施形態に係る分割データ線ドライバの他の構成例である。
【図１７】図１７（Ａ）及び図１７（Ｂ）は、本実施形態に係るメモリセルの構成を示す図である。
【図１８】図１８（Ａ）は本実施形態に係るセンスアンプとメモリセルの関係を示す図であり、図１８（Ｂ）は本実施形態に係る選択型センスアンプＳＳＡを示す図である。
【図１９】本実施形態に係る分割データ線ドライバと選択型センスアンプを示す図である。
【図２０】本実施形態に係るメモリセルの配列例である。
【図２１】図２１（Ａ）及び図２１（Ｂ）は本実施形態に係る集積回路装置の動作を示すタイミングチャートである。
【図２２】本実施形態に係るＲＡＭブロックに格納されるデータの他の配列例である。
【図２３】図２３（Ａ）及び図２３（Ｂ）は本実施形態に係る集積回路装置の他の動作を示すタイミングチャートである。
【図２４】本実施形態に係るＲＡＭブロックに格納されるデータの他の配列例である。
【図２５】本実施形態のＲＡＭブロックの構成例である。
【図２６】図２６（Ａ）及び図２６（Ｂ）は本実施形態に係るワード線制御回路を説明するための図である。
【図２７】本実施形態のＲＡＭブロックの他の構成例である。
【図２８】本実施形態に係る変形例を示す図である。
【図２９】本実施形態に係る変形例の動作を説明するためのタイミングチャートである。
【図３０】本実施形態に係る変形例のＲＡＭブロックに格納されるデータの配列例である。
【図３１】図３１（Ａ）及び図３１（Ｂ）は本実施形態に係るＲＡＭブロックを説明するための図である。
【符号の説明】
【０１９６】
１０ 表示パネル、２０ 表示ドライバ（集積回路装置）、
１００ データ線ドライバブロック、
１００Ａ、１００Ａ１、１００Ａ２、１００−Ｒ 第１の分割データ線ドライバ、
１００−Ｇ 第２の分割データ線ドライバ、
１００Ｂ、１００Ｂ１、１００Ｂ２、１００−Ｂ 第Ｎの分割データ線ドライバ、
２００ ＲＡＭブロック、２１０ センスアンプ回路、
２４０、２４２ ワード線制御回路、ＢＬ ビット線、ＤＬ データ線、
ＭＣ メモリセル、Ｒ０、／Ｒ０ センスアンプ用選択信号、
ＳＬＡ、ＳＬ１ 第１のラッチ信号、ＳＬ２ 第２のラッチ信号、
ＳＬＢ、ＳＬＣ 第Ｎのラッチ信号、ＳＬＣ データ線制御信号、
ＲＡＣ ワード線制御信号、ＷＬ ワード線
【特許請求の範囲】
【請求項１】
複数の走査線及び複数のデータ線を有する表示パネルに表示される少なくとも１画面分のデータを格納する表示メモリを含む集積回路装置であって、
前記表示メモリは、その各々が複数のワード線と、複数のビット線と、複数のメモリセルと、ワード線制御回路と、をそれぞれ含む複数のＲＡＭブロックを含み、
前記複数のＲＡＭブロックの各々は、前記複数のビット線の延びる第１の方向に沿って配置され、
前記複数のメモリセルの各々は、短辺及び長辺を有し、
前記複数のメモリセルの各々では、
前記複数のビット線は前記複数のメモリセルの前記長辺の延びる方向に沿って形成され、
前記複数のワード線は前記複数のメモリセルの前記短辺の延びる方向に沿って形成されていることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記複数のＲＡＭブロックの各々は、一回のワード線の選択によってＭ（Ｍは２以上の整数）ビットのデータを出力するセンスアンプ回路を含み、
前記複数のＲＡＭブロックの各々には、前記複数のワード線の延びる第２の方向に沿って少なくともＭ×Ｌ（Ｌは２以上の整数）個のメモリセルが配列され、
前記センスアンプ回路には、一回のワード線の選択によってＭ×Ｌビットのデータが供給されることを特徴とする集積回路装置。
【請求項３】
請求項２において、
前記センスアンプ回路は、センスアンプ用選択信号に基づいて、前記Ｍ×ＬビットのデータのうちのＭビットのデータを検出して出力することを特徴とする集積回路装置。
【請求項４】
請求項２又は３において、
前記ワード線制御回路は、前記表示パネルを水平走査駆動する一水平走査期間において、前記複数のワード線からワード線をＮ（Ｎは２以上の整数）回選択することを特徴とする集積回路装置。
【請求項５】
請求項４において、
前記ワード線制御回路は、
前記一水平走査期間において選択されるＮ本のワード線を互いに異なるように、選択制御し、
前記表示パネルを垂直走査駆動する一垂直走査期間において、前記複数のワード線のうちの同一のワード線をＬ回選択することを特徴とする集積回路装置。
【請求項６】
請求項４において、
前記ワード線制御回路は、前記一水平走査期間においてワード線がＮ回選択される際に、前記複数のワード線のうちの同一のワード線をＬ（Ｌ≦Ｎ）回選択することを特徴とする集積回路装置。
【請求項７】
請求項５又は６において、
前記表示パネルの前記複数の走査線の本数をＳＣＮ本とした場合、
前記複数のＲＡＭブロックの各々には、前記第１の方向に沿って少なくとも（Ｎ×ＳＣＮ／Ｌ）個のメモリセルが配列されていることを特徴とする集積回路装置。
【請求項８】
請求項４乃至７のいずれかにおいて、
Ｍの値は、前記複数のデータ線の本数をＤＬＮ本、前記複数のデータ線に対応する各画素の階調ビット数をＧ、前記複数のＲＡＭブロックのブロック数をＢＮＫと定義した場合に以下の式で与えられることを特徴とする半導体装置。
【数１】
【請求項９】
請求項１乃至８のいずれかにおいて、
前記一水平走査期間に前記表示メモリから読み出されたデータに基づいて、前記表示パネルに設けられた前記複数のデータ線を駆動するデータ線ドライバをさらに有する集積回路装置。
【請求項１０】
請求項９において、
前記データ線ドライバは、前記複数のＲＡＭブロックに対応した数の複数のデータ線ドライバブロックを含み、
前記複数のデータ線ドライバブロックは、前記第１の方向に沿って配置されていることを特徴とする集積回路装置。
【請求項１１】
請求項１０において、
前記複数のデータ線ドライバブロックは、前記複数のＲＡＭブロックのいずれかと前記第１の方向に隣接するように配置されていることを特徴とする集積回路装置。
【請求項１２】
請求項１０又は１１において、
前記複数のデータ線ドライバブロックの各々は、第１〜第Ｎの分割データ線ドライバを含み、
前記第１〜第Ｎの分割データ線ドライバには、第１〜第Ｎのラッチ信号が供給され、
前記第１〜第Ｎの分割データ線ドライバは、前記第１〜第Ｎのラッチ信号に基づいて、対応するＲＡＭブロックから入力されたデータをラッチすることを特徴とする集積回路装置。
【請求項１３】
請求項１０乃至１２のいずれかにおいて、
前記複数のＲＡＭブロックの端辺のうち、前記複数のデータ線ドライバブロックと隣接する辺と対向する辺は、前記複数のＲＡＭブロックのいずれかと隣接する辺であることを特徴とする集積回路装置。
【請求項１４】
請求項１乃至１３のいずれかにおいて、
前記ワード線制御回路は、ワード線制御信号に基づいてワード線の選択を行い、
前記複数のデータ線を駆動する際には、前記複数のＲＡＭブロックの各々の前記ワード線制御回路に、同一の前記ワード線制御信号が供給されることを特徴とする集積回路装置。
【請求項１５】
請求項１０乃至１４のいずれかにおいて、
前記複数のデータ線ドライバブロックは、データ線制御信号に基づいてデータ線を駆動し、
前記複数のデータ線を前記データ線ドライバが駆動する際には、前記複数のデータ線ドライバブロックの各々に、同一の前記データ線制御信号が供給されることを特徴とする集積回路装置。
【請求項１６】
請求項１乃至１５に記載の集積回路装置と、表示パネルと、を含むことを特徴とする電子機器。
【請求項１７】
請求項１６において、
前記集積回路装置は、前記表示パネルを形成する基板に実装されていることを特徴とする電子機器。
【請求項１８】
請求項１７において、
前記集積回路装置の前記複数のワード線が、前記表示パネルに設けられた前記複数のデータ線が延びる方向と平行になるように前記表示パネルを形成する基板に前記集積回路装置が実装されていることを特徴とする電子機器。
【請求項１】
複数の走査線及び複数のデータ線を有する表示パネルに表示される少なくとも１画面分のデータを格納する表示メモリを含む集積回路装置であって、
前記表示メモリは、その各々が複数のワード線と、複数のビット線と、複数のメモリセルと、ワード線制御回路と、をそれぞれ含む複数のＲＡＭブロックを含み、
前記複数のＲＡＭブロックの各々は、前記複数のビット線の延びる第１の方向に沿って配置され、
前記複数のメモリセルの各々は、短辺及び長辺を有し、
前記複数のメモリセルの各々では、
前記複数のビット線は前記複数のメモリセルの前記長辺の延びる方向に沿って形成され、
前記複数のワード線は前記複数のメモリセルの前記短辺の延びる方向に沿って形成されていることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記複数のＲＡＭブロックの各々は、一回のワード線の選択によってＭ（Ｍは２以上の整数）ビットのデータを出力するセンスアンプ回路を含み、
前記複数のＲＡＭブロックの各々には、前記複数のワード線の延びる第２の方向に沿って少なくともＭ×Ｌ（Ｌは２以上の整数）個のメモリセルが配列され、
前記センスアンプ回路には、一回のワード線の選択によってＭ×Ｌビットのデータが供給されることを特徴とする集積回路装置。
【請求項３】
請求項２において、
前記センスアンプ回路は、センスアンプ用選択信号に基づいて、前記Ｍ×ＬビットのデータのうちのＭビットのデータを検出して出力することを特徴とする集積回路装置。
【請求項４】
請求項２又は３において、
前記ワード線制御回路は、前記表示パネルを水平走査駆動する一水平走査期間において、前記複数のワード線からワード線をＮ（Ｎは２以上の整数）回選択することを特徴とする集積回路装置。
【請求項５】
請求項４において、
前記ワード線制御回路は、
前記一水平走査期間において選択されるＮ本のワード線を互いに異なるように、選択制御し、
前記表示パネルを垂直走査駆動する一垂直走査期間において、前記複数のワード線のうちの同一のワード線をＬ回選択することを特徴とする集積回路装置。
【請求項６】
請求項４において、
前記ワード線制御回路は、前記一水平走査期間においてワード線がＮ回選択される際に、前記複数のワード線のうちの同一のワード線をＬ（Ｌ≦Ｎ）回選択することを特徴とする集積回路装置。
【請求項７】
請求項５又は６において、
前記表示パネルの前記複数の走査線の本数をＳＣＮ本とした場合、
前記複数のＲＡＭブロックの各々には、前記第１の方向に沿って少なくとも（Ｎ×ＳＣＮ／Ｌ）個のメモリセルが配列されていることを特徴とする集積回路装置。
【請求項８】
請求項４乃至７のいずれかにおいて、
Ｍの値は、前記複数のデータ線の本数をＤＬＮ本、前記複数のデータ線に対応する各画素の階調ビット数をＧ、前記複数のＲＡＭブロックのブロック数をＢＮＫと定義した場合に以下の式で与えられることを特徴とする半導体装置。
【数１】
【請求項９】
請求項１乃至８のいずれかにおいて、
前記一水平走査期間に前記表示メモリから読み出されたデータに基づいて、前記表示パネルに設けられた前記複数のデータ線を駆動するデータ線ドライバをさらに有する集積回路装置。
【請求項１０】
請求項９において、
前記データ線ドライバは、前記複数のＲＡＭブロックに対応した数の複数のデータ線ドライバブロックを含み、
前記複数のデータ線ドライバブロックは、前記第１の方向に沿って配置されていることを特徴とする集積回路装置。
【請求項１１】
請求項１０において、
前記複数のデータ線ドライバブロックは、前記複数のＲＡＭブロックのいずれかと前記第１の方向に隣接するように配置されていることを特徴とする集積回路装置。
【請求項１２】
請求項１０又は１１において、
前記複数のデータ線ドライバブロックの各々は、第１〜第Ｎの分割データ線ドライバを含み、
前記第１〜第Ｎの分割データ線ドライバには、第１〜第Ｎのラッチ信号が供給され、
前記第１〜第Ｎの分割データ線ドライバは、前記第１〜第Ｎのラッチ信号に基づいて、対応するＲＡＭブロックから入力されたデータをラッチすることを特徴とする集積回路装置。
【請求項１３】
請求項１０乃至１２のいずれかにおいて、
前記複数のＲＡＭブロックの端辺のうち、前記複数のデータ線ドライバブロックと隣接する辺と対向する辺は、前記複数のＲＡＭブロックのいずれかと隣接する辺であることを特徴とする集積回路装置。
【請求項１４】
請求項１乃至１３のいずれかにおいて、
前記ワード線制御回路は、ワード線制御信号に基づいてワード線の選択を行い、
前記複数のデータ線を駆動する際には、前記複数のＲＡＭブロックの各々の前記ワード線制御回路に、同一の前記ワード線制御信号が供給されることを特徴とする集積回路装置。
【請求項１５】
請求項１０乃至１４のいずれかにおいて、
前記複数のデータ線ドライバブロックは、データ線制御信号に基づいてデータ線を駆動し、
前記複数のデータ線を前記データ線ドライバが駆動する際には、前記複数のデータ線ドライバブロックの各々に、同一の前記データ線制御信号が供給されることを特徴とする集積回路装置。
【請求項１６】
請求項１乃至１５に記載の集積回路装置と、表示パネルと、を含むことを特徴とする電子機器。
【請求項１７】
請求項１６において、
前記集積回路装置は、前記表示パネルを形成する基板に実装されていることを特徴とする電子機器。
【請求項１８】
請求項１７において、
前記集積回路装置の前記複数のワード線が、前記表示パネルに設けられた前記複数のデータ線が延びる方向と平行になるように前記表示パネルを形成する基板に前記集積回路装置が実装されていることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２００７−１２９３９（Ｐ２００７−１２９３９Ａ）
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願番号】特願２００５−１９３０３５（Ｐ２００５−１９３０３５）
【出願日】平成１７年６月３０日（２００５．６．３０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願日】平成１７年６月３０日（２００５．６．３０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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