ＡＤ変換回路、光電変換装置、撮像システム、およびＡＤ変換回路の駆動方法
【課題】より簡単な回路構成で高分解能な変換が実現できるＡＤ変換回路を提供する。
【解決手段】参照信号とアナログ信号とを比較する比較部１０７と、増幅部１０６と、を有し、１段階目のＡＤ変換によってｉ−ｂｉｔ（ｉ≧２の整数）のデジタルコードを得、２段階目のＡＤ変換によってｊ−ｂｉｔ（ｊ≧２の整数）のデジタルコードを得ることで、前記アナログ信号を（ｉ＋ｊ）−ｂｉｔのデジタル信号に変換するＡＤ変換回路であって、該ＡＤ変換回路は、前記１段階目のＡＤ変換において、前記比較部で前記アナログ信号と前記参照信号との比較を行い、前記増幅部は、前記アナログ信号と、前記ｉ−ｂｉｔのデジタルコードに対応するアナログ信号と、の差分を増幅した増幅残差信号を出力し、前記２段階目のＡＤ変換において、前記増幅残差信号を前記参照信号と前記比較部で比較する。
【解決手段】参照信号とアナログ信号とを比較する比較部１０７と、増幅部１０６と、を有し、１段階目のＡＤ変換によってｉ−ｂｉｔ（ｉ≧２の整数）のデジタルコードを得、２段階目のＡＤ変換によってｊ−ｂｉｔ（ｊ≧２の整数）のデジタルコードを得ることで、前記アナログ信号を（ｉ＋ｊ）−ｂｉｔのデジタル信号に変換するＡＤ変換回路であって、該ＡＤ変換回路は、前記１段階目のＡＤ変換において、前記比較部で前記アナログ信号と前記参照信号との比較を行い、前記増幅部は、前記アナログ信号と、前記ｉ−ｂｉｔのデジタルコードに対応するアナログ信号と、の差分を増幅した増幅残差信号を出力し、前記２段階目のＡＤ変換において、前記増幅残差信号を前記参照信号と前記比較部で比較する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＡＤ変換回路、並びにこれを用いた光電変換装置、撮像システム、およびＡＤ変換回路の駆動方法に関する。特に、経時的に変化する参照信号と入力信号とを比較する動作を複数回行うことで入力信号のＡＤ変換を行うものに関する。
【背景技術】
【０００２】
複数の画素と、複数の画素から出力されるアナログ信号をデジタル信号に変換する複数のＡＤ変換回路を同一チップ上に備える固体撮像装置は、近年のデジタルカメラやデジタルビデオに多く使われるようになった。ＡＤ変換回路のアーキテクチャについては、いくつかの手法が提案されている。
【０００３】
特許文献１には、画素から出力されたアナログ信号に対してＮ−ｂｉｔのＡＤ変換を行い、その残差信号を増幅した後に、増幅された残差信号に対してＭ−ｂｉｔのＡＤ変換を行うことが記載されている。２段階でＡＤ変換を行うことにより、（Ｎ＋Ｍ） ｂｉｔの分解能でＡＤ変換が実現できるとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３０４４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の構成では、１段目のＡＤ変換と２段目のＡＤ変換とを行うＡＤ変換回路を個別に設けているため、回路規模が大きくなるという問題があった。
本発明は、上記問題に鑑みて、より簡単な回路構成で高分解能な変換が実現できるＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るＡＤ変換回路は、参照信号とアナログ信号とを比較する比較部と、増幅部と、を有し、１段階目のＡＤ変換によってｉ−ｂｉｔ（ｉ≧２の整数）のデジタルコードを得、２段階目のＡＤ変換によってｊ−ｂｉｔ（ｊ≧２の整数）のデジタルコードを得ることで、前記アナログ信号を（ｉ＋ｊ）−ｂｉｔのデジタル信号に変換するＡＤ変換回路であって、該ＡＤ変換回路は、前記１段階目のＡＤ変換において、前記比較部で前記アナログ信号と前記参照信号との比較を行い、前記増幅部は、前記アナログ信号と、前記ｉ−ｂｉｔのデジタルコードに対応するアナログ信号と、の差分を増幅した増幅残差信号を出力し、前記２段階目のＡＤ変換において、前記増幅残差信号を前記参照信号と前記比較部で比較すること、を特徴とする。
本発明に係るＡＤ変換回路は、比較部と、増幅部と、複数ｂｉｔでカウントを行うカウンタと、メモリと、を有するＡＤ変換回路であって、前記メモリは、前記比較部にて比較される参照信号と前記アナログ信号との大小関係が反転した時点における、前記カウンタのカウント値を保持し、前記増幅器は、前記比較部にて比較される前記参照信号と前記アナログ信号との大小関係が反転した時点における、前記アナログ信号と前記参照信号との差分を増幅した残差信号を出力し、前記メモリは、さらに、前記比較部にて比較される前記参照信号と前記残差信号との大小関係が反転した時点における、前記カウンタのカウント値を保持すること、を特徴とする。
また、本発明に係るＡＤ変換回路の駆動方法は、増幅部と、比較部と、を有するＡＤ変換器の駆動方法であって、アナログ信号と参照信号とを前記比較部で比較することでｉ−ｂｉｔ（ｉ≧２の整数）のデジタルコードを得る第１のステップと、前記ｉ−ｂｉｔのデジタルコードに対応する前記参照信号と前記アナログ信号との差信号を前記増幅部で増幅する第２のステップと、前記差信号と前記参照信号とを前記比較部で比較することでｊ−ｂｉｔ（ｊ≧２の整数）のデジタルコードを得る第３のステップと、を行うことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、簡単な回路構成で高分解能なＡＤ変換が実現できる。
【図面の簡単な説明】
【０００８】
【図１】本発明に係る光電変換装置の構成を示すブロック図
【図２】実施例１に係る回路ブロックの構成を示す回路図
【図３】実施例１に係る差分増幅部の入出力特性を示す図
【図４】実施例１および２に係るＡＤ変換部の動作を示すタイミング図
【図５】実施例２に係る回路ブロックの構成を示す回路図
【図６】実施例２に係る差分増幅部の入出力特性を示す図
【図７】実施例３に係る回路ブロックの構成を示す回路図
【図８】実施例３に係るＡＤ変換部の動作を示すタイミング図
【図９】実施例４に係る回路ブロックの構成を示す回路図
【図１０】実施例４に係るＡＤ変換部の動作を示すタイミング図
【図１１】実施例５に係る撮像システムの構成を示すブロック図
【発明を実施するための形態】
【０００９】
（実施例１）
図面を参照しながら、本発明の第１の実施例に係るＡＤ変換回路の説明を行う。ここでは、画素が複数列に配列された光電変換装置において、画素の各列にＡＤ変換回路を設けた、いわゆる列ＡＤＣ形式の構成にＡＤ変換回路を適用した例を説明する。
【００１０】
図１は、光電変換装置１の構成を例を示すブロック図である。光電変換装置１は、画素１００が行列状に配列された画素アレイ１０２を有する。同一の列に設けられた複数の画素１００は、共通の列信号線ＶＬにアナログ信号を出力する。垂直走査部１０１は、画素１００を行単位で制御するもので、画素の動作に係る信号を出力する。列増幅部１０４は、列信号線ＶＬに対応づけて設けられたもので、対応する列信号線ＶＬに出力された信号を増幅する機能を有する。列増幅部１０４は、ゲインが可変な増幅器であってもよい。列増幅部１０４から出力された信号は、ＡＤ変換部１１４に入力されて、デジタル信号に変換される。図示していないが、列増幅部１０４の前段に、画素１００で生じるノイズを低減するノイズ除去回路を設けると、Ｓ／Ｎ比の向上を図ることができる。
【００１１】
ＡＤ変換部１１４は、回路ブロック１１３と、制御回路１０８と、メモリ１１０と、を含む。回路ブロック１１３は、列増幅部からのアナログ信号を、参照信号発生部１０３から与えられる参照信号と比較する機能と、比較機能によって比較された結果の残差を増幅する機能とを有する。制御回路１０８は、回路ブロック１１３の出力を受けて、メモリ１１０および回路ブロック１１３の動作を制御する。各列の制御回路１０８は、不図示の外部から、共通のクロック信号１１１や同期信号１１２を受けて動作する。ＡＤ変換動作においては、参照信号発生部１０３から供給される、経時的に変化する参照信号の遷移開始と同期して、カウンタ１０９ではカウント動作が開始する。そして、回路ブロック１１３が持つ比較器の出力が反転すると、すなわち、参照信号とアナログ信号との大小関係が反転すると、制御回路１０８は、その時点でのカウンタ１０９のカウント値をメモリ１１０に保持させる。カウンタ１０９は複数ｂｉｔでカウントを行うものであるので、メモリ１１０には、複数ｂｉｔのカウント値が保持される。
【００１２】
図２は、本実施例に係る回路ブロック１１３の構成を示す図である。回路ブロック１１３は、差分増幅部１０６と、比較部１０７と、スイッチ部１０５と、を含む。各スイッチに付された符号は、対応するスイッチのオン／オフを制御する信号を意味する。
【００１３】
差分増幅部１０６は、差動増幅器と、サンプリング容量Ｃｉと、フィードバック容量Ｃｆと、フィードバックスイッチａ＿ｒｅｓとを含む。差動増幅器の正転入力端子には、基準電圧ＶＲＥＦが与えられる。一方、差動増幅器の反転入力端子は、サンプリング容量Ｃｉの一方の端子と、フィードバック容量Ｃｆの一方の端子と、フィードバックスイッチａ＿ｒｅｓの一方の端子と、に共通に接続される。さらに、差動増幅器の出力端子は、フィードバック容量Ｃｆの他方の端子と、フィードバックスイッチの他方の端子とに共通に接続される。サンプリング容量Ｃｉの他方の端子は、スイッチａｍｐｌを介して、参照信号発生部から供給される参照信号ＶＲＡＭＰを供給される入力端子と、スイッチｓｍｐｌ１を介して列増幅部１０４の出力端子であるｆｒｏｍ＿ｃｏｌｕｍｎ＿ａｍｐと、に共通に接続されるように構成される。
【００１４】
比較部１０７は、差動増幅器と、入力容量Ｃ１およびＣ２と、リセットスイッチｃ＿ｒｅｓ１およびｃ＿ｒｅｓ２と、を含む。リセットスイッチｃ＿ｒｅｓ１およびｃ＿ｒｅｓ２は、共通の信号ｃ＿ｒｅｓで制御される。スイッチ部１０５は、差分増幅部１０６及び比較部１０７に入力される信号を切り替えるための複数のスイッチを含む。差動増幅器の正転入力端子は入力容量Ｃ１の一方の端子と、スイッチｃ＿ｒｅｓ１の一方の端子とに共通に接続される。スイッチｃ＿ｒｅｓ１の他方の端子は参照電圧である電源電圧ＶＲＥＳが供給される。電源電圧ＶＲＥＳは、例えばＧＮＤレベルである。差動増幅器の出力端子は、比較部１０７の出力端子として、制御回路１０８と接続される。入力容量Ｃ１の他方の端子は、スイッチｃｏｍｐを介して参照信号ＶＲＡＭＰが供給される入力端子と、スイッチｓｍｐｌ２を介してｆｒｏｍ＿ｃｏｌｕｍｎ＿ａｍｐ端子と、さらに、スイッチｓｍｐｌ＿ｌｏを介して差分増幅部１０６の出力端子と接続される。スイッチｓｍｐｌ２は、スイッチｓｍｐｌ１と共通の信号ｓｍｐｌで制御される。一方、差動増幅器の反転入力端子は入力容量Ｃ２の一方の端子と、スイッチｃ＿ｒｅｓ２の一方の端子とに共通に接続される。スイッチｃ＿ｒｅｓ２の他方の端子には、スイッチｃ＿ｒｅｓ１と同じく電源電圧ＶＲＥＳが供給される。入力容量Ｃ２の他方の端子には電源電圧ＶＲＥＦが供給される。
【００１５】
本実施例では、アナログ信号を２段階でＡＤ変換を行う場合を説明する。ここでは、１段階目、すなわち上位ビットの変換を２−ｂｉｔで行い、２段階目、すなわち下位ビットの変換を２−ｂｉｔで行う。このときの、上位ビット変換に対する差分増幅部１０６の入出力特性は、図３に示すものとなる。横軸を入力電圧ｖｉｎ、縦軸を出力電圧ｖｏｕｔとして、０Ｖから電源電圧ＶＲＥＦまでの範囲において、入力電圧ｖｉｎが（１／４）×ＶＲＥＦごとに出力電圧、すなわち残差信号が０になることを示している。
【００１６】
また、本実施例における差分増幅部１０６のゲインを４倍に設定するので、サンプリング容量Ｃｉとフィードバック容量Ｃｆの容量値の比は
Ｃｉ／Ｃｆ＝４ ・・・（１）
となる。
【００１７】
次に、図４に示すタイミング図をさらに参照しながら、本実施例に係るＡＤ変換動作を説明する。ＡＤ変換動作は、サンプリング期間と、上位変換期間と、下位変換期間と、に大別することができる。図２に示した各スイッチは、それに与えられる信号がハイレベルであるときにオンし、信号がローレベルであるときにオフするものとして説明する。
【００１８】
まず、サンプリング期間における動作の説明を行う。時刻ｔ０には、列増幅部１０４で増幅された、画素１００からの信号が、ｆｒｏｍ ｃｏｌｕｍｎ ａｍｐ端子に与えられているものとする。時刻ｔ０に信号ｓｍｐｌ、ａ＿ｒｅｓ、ｃ＿ｒｅｓがハイレベルになると、対応するスイッチｓｍｐｌ１、ｓｍｐｌ２、フィードバックスイッチａ＿ｒｅｓ、およびスイッチｃ＿ｒｅｓ１、ｃ＿ｒｅｓ２がオンする。これにより、差分増幅部１０６では、フィードバック容量Ｃｆの両端子が電源電圧ＶＲＥＦにリセットされるとともに、サンプリング容量Ｃｉには電源電圧ＶＲＥＦと列増幅部１０４で増幅された画素１００からの信号との差電圧が与えられる。また、比較部１０７では、入力容量Ｃ１の両端には電源電圧ＶＲＥＳと列増幅部１０４で増幅された画素１００からの信号との差電圧が与えられる。入力容量Ｃ２の両端には、電源電圧ＶＲＥＳと電源電圧ＶＲＥＦとが与えられる。
【００１９】
時刻ｔ１に信号ａ＿ｒｅｓおよびｃ＿ｒｅｓがローレベルになった後に、時刻ｔ２に信号ｓｍｐｌがローレベルになる。これにより、サンプリング容量Ｃｉには、列増幅部１０４で増幅された、画素１００からの信号が、電源電圧ＶＲＥＦを基準にサンプリングされ、入力容量Ｃ１には、列増幅部１０４で増幅された、画素１００からの信号が、電源電圧ＶＲＥＳを基準にホールドされる。
【００２０】
次に、上位変換期間における動作を説明する。時刻ｔ３に信号ｃｏｍｐがハイレベルになり、参照信号ＶＲＡＭＰが入力容量Ｃ１の他方の端子に与えられる。これと同時に、参照信号ＶＲＡＭＰが遷移を開始すると、これに同期してカウンタ１０９がカウント動作を開始する。本実施例では、上位変換は２−ｂｉｔで行われる場合を示しているため、参照信号ＶＲＡＭＰは上位変換期間内に４段階遷移する。
【００２１】
列増幅部１０４からの出力が「入力信号レベル」として示したレベルＶｉであると仮定する。時刻ｔ４に参照信号ＶＲＡＭＰが入力信号レベルＶｉを上回ると、比較部１０７の出力ｃｏｍｐ＿ｏｕｔが反転する。これに同期して信号ｃｏｍｐがローレベルになるとともに、信号ｃ＿ｒｅｓ、ａｍｐｌ、およびｓｍｐｌ＿ｌｏがハイレベルになる。さらに、制御回路１０８は、信号ｃｏｍｐ＿ｏｕｔが反転したことに同期して、メモリ１１０に対してこの時刻におけるカウンタ１０９のカウント値を記憶させる。これにより、上位の変換結果であるデジタルコードｃｏｄｅ＿ｈｉが得られる。また、比較部１０７の出力が反転したことに同期して、信号ａｍｐｌがハイレベルになることで、サンプリング容量Ｃｉの他方の端子には参照信号ＶＲＡＭＰが与えられる。これにより、時刻ｔ２でサンプリングされた信号レベルＶＩＮからの変動分が反転増幅され、差分増幅部１０６の出力電圧ＶＯＵＴは式（２）で与えられるレベルとなる。
【００２２】
ＶＯＵＴ ＝ （Ｃｉ／Ｃｆ） × （ＶＩＮ − ＶＲＡＭＰ） ＋ ＶＲＥＦ ・・・（２）
この式において、（ＶＩＮ−ＶＲＡＭＰ）は、入力信号ＶＩＮを上位変換期間でＡＤ変換したことによる残差信号を意味し、図４におけるΔｖｉと対応している。つまり、式（２）では、残差信号がＣｉ／Ｃｆ（本実施例では４）のゲインで増幅されたことを表している。式（２）で与えられる増幅残差信号を、この後に引き続く下位ｂｉｔの変換を行う。
【００２３】
時刻ｔ５に信号ｓｍｐｌ＿ｌｏおよびｃ＿ｒｅｓがローレベルになることで、入力容量Ｃ１には、電源電圧ＶＲＥＳを基準に式（２）の出力電圧ＶＯＵＴがサンプリングされる。その後、時刻ｔ６に、参照信号ＶＲＡＭＰが定められた最大値に達し、上位変換期間が終了する。
【００２４】
次に、下位変換期間における動作を説明する。時刻ｔ７に信号ｃｏｍｐがハイレベルになると、入力容量Ｃ１の他方の端子に参照信号ＶＲＡＭＰが与えられる。参照信号ＶＲＡＭＰが時間とともに変化していき、時刻ｔ８に参照信号ＶＲＡＭＰが増幅残差信号を上回ると比較部１０７の出力ｃｏｍｐ＿ｏｕｔが反転する。これに同期して、制御回路１０８はメモリ１１０に対してこの時刻におけるカウンタ１０９のカウント値を記憶させる。これにより、下位の変換結果であるデジタルコードｃｏｄｅ＿ｌｏが得られる。
時刻ｔ９に、参照信号ＶＲＡＭＰが定められた最大値に達し、下位変換期間が終了する。
【００２５】
本実施例では２段階でアナログ信号をデジタル信号に変換する。１段目、すなわち上位変換、の分解能をｉ−ｂｉｔとし、２段目、すなわち下位変換、の分解能をｊ−ｂｉｔとすると、最終的に得られるデジタル信号は（ｉ＋ｊ）−ｂｉｔになる。なお、ｉおよびｊはともに２以上の整数である。上位変換結果をｃｏｄｅ＿ｈｉ、下位変換結果をｃｏｄｅ＿ｌｏとすると、最終的に得られるデジタル信号ｃｏｄｅ＿ｔｏｔａｌは、
ｃｏｄｅ＿ｔｏｔａｌ ＝ ｃｏｄｅ＿ｈｉ ＊ ２＾ｊ ＋ ｃｏｄｅ＿ｌｏ ・・・（３）
で与えられる。不図示の後段の処理回路において、上位変換結果と下位変換結果とを（３）式の通りエンコードすることで、アナログ信号に対応した（ｉ＋ｊ）−ｂｉｔのデジタル信号を得られる。
【００２６】
本実施例では、参照信号ＶＲＡＭＰは、上位変換期間では階段状に変化し、下位変換期間ではスロープ状に変化する場合を示したが、上位及び下位の変換期間で、ともに階段状に変化するものでも良いし、ともにスロープ状に変化するものでも良い。しかしながら、本実施例に示した組み合わせが特に好適であるので、その理由を以下に説明する。
【００２７】
参照信号ＶＲＡＭＰがスロープ状に変化する場合、過渡応答により波形が歪むと、入力信号と参照信号との差分である残差信号に誤差が生じる可能性がある。そのため、残差信号を精度よく得るためには、参照信号ＶＲＡＭＰを階段状に変化させることが好ましい。したがって、下位変換のために残差信号を得る必要がある上位変換期間では参照信号ＶＲＡＭＰを階段状に変化させることが好ましい。一方、下位変換期間では残差信号を得る必要がないので、スロープ状に変化させても良い。参照信号をスロープ状に変化させる場合には、階段状に変化させる場合と比較して参照信号発生部１０３の周波数特性を低く設定できるので、消費電力の低減に効果がある。本実施例で示した参照信号ＶＲＡＭＰの設定により、変換精度の向上と、消費電力の低減とを実現できる。
【００２８】
以上で説明した本実施例によれば、上位変換および下位変換を同一の比較器を用いて行うので、従来よりも簡単な回路構成を実現しつつ、高分解能なＡＤ変換が実現できる。
【００２９】
（実施例２）
図５および６を参照しながら、本発明に係る第２の実施例を説明する。図５は、本実施例に係るＡＤ変換部の回路ブロック１１３’の構成を示す図であって、実施例１に係る回路ブロック１１３を置き換えるものである。
【００３０】
実施例１との違いは、差分増幅部１０６に含まれる差動増幅器の非反転入力端子および比較部１０７に含まれる入力容量Ｃ２の他方の端子に入力される基準電圧がＶＲＥＦから（３／４）×ＶＲＥＦになった点である。それ以外の点は図２に示した回路ブロック１１３と同じ構成であるので、説明を省略する。また、動作は、図４に示したタイミングで行われるので、動作についても説明を省略する。
【００３１】
本実施例では、基準電圧を（３／４）×ＶＲＥＦにすることで、上位変換時に冗長ビットを持たせる。具体的な説明を以下に行う。
【００３２】
本実施例では、基準電位が（３／４）×ＶＲＥＦであるので、式（２）で示した差分増幅部１０６の出力電圧は下記のようになる。
ＶＯＵＴ ＝ （Ｃｉ／Ｃｆ） × （ＶＩＮ − ＶＲＡＭＰ） ＋ （３／４） × ＶＲＥＦ ・・・（４）
また、ここでは
（Ｃｉ／Ｃｆ） ＝ ２ ・・・（５）
であるとする。
【００３３】
このときの差分増幅部１０６の入出力特性を図６に示した。図６では、入力電圧が０からＶＲＥＦの範囲において、上位変換によって生じる残差信号を表す出力電圧ＶＯＵＴは、入力電圧が（１／４）×ＶＲＥＦごとに（３／４）×ＶＲＥＦになることを示している。実施例１とは異なり、本例では残差信号は（１／４）×ＶＲＥＦから（３／４）×ＶＲＥＦの範囲に入る。
【００３４】
このようにエラー補正用の冗長ビットを設定することで、主に比較部１０７で生じるオフセットによってレンジオーバーしても補正が可能となる。
【００３５】
本実施例における２段階でのＡＤ変換をより一般化して説明する。１段目、すなわち上位変換、の分解能をｉ−ｂｉｔとし、２段目、すなわち下位変換、の分解能をｊ−ｂｉｔとすると、最終的に得られるデジタル信号は（ｉ＋ｊ−１）−ｂｉｔになる。なお、ｉおよびｊはともに２以上の整数である。上位変換結果をｃｏｄｅ＿ｈｉ、下位変換結果をｃｏｄｅ＿ｌｏとすると、最終的に得られるデジタル信号ｃｏｄｅ＿ｔｏｔａｌは、
ｃｏｄｅ＿ｔｏｔａｌ ＝ ｃｏｄｅ＿ｈｉ ＊ ２＾（ｊ ― １） ＋ ｃｏｄｅ＿ｌｏ ・・・（６）
で与えられる。
本実施例によれば、実施例１で得られる効果に加えて、比較部１０７等で生じるオフセットに対する補正が可能となり、精度の高いＡＤ変換を実現できるという効果を奏する。
【００３６】
（実施例３）
図面を参照しながら、本発明に係る第３の実施例を説明する。図７は、本実施例に係るＡＤ変換部の回路ブロック１１３’’の構成を示す図であって、実施例１に係る回路ブロック１１３を置き換えるものである。図８は、本実施例に係る動作を示すタイミング図である。以下では、実施例１との違いを中心に説明を行う。本実施例は、差分増幅部で生じるオフセット信号をキャンセルした状態でＡＤ変換を行うことを可能にしている。
【００３７】
回路ブロック１１３’’は、図２に示した回路ブロック１１３とは、スイッチ部１０５および差分増幅部１０６の構成が異なっている。回路ブロック１１３’’は、スイッチ部１０５’’と、差分増幅部１０６’’と、比較部１０７とを含む。各スイッチに付された符号は、対応するスイッチのオン／オフを制御する信号を意味する。
【００３８】
差分増幅部１０６’’は、差動増幅器と、サンプリング容量Ｃｉと、フィードバック容量Ｃｆと、フィードバックスイッチａ＿ｒｅｓと、を含む。差動増幅器の正転入力端子には、電源電圧ＶＲＥＦが与えられる。一方、差動増幅器の反転入力端子は、サンプリング容量Ｃｉの一方の端子と、フィードバック容量Ｃｆの一方の端子と、第１のフィードバックスイッチａ＿ｒｅｓの一方の端子と、に共通に接続される。さらに、差動増幅器の出力端子は、フィードバックスイッチａ＿ｒｅｓの他方の端子と、フィードバック容量Ｃｆの他方の端子と、に共通に接続される。サンプリング容量Ｃｉの他方の端子は、スイッチａｍｐｌ１を介して参照信号発生部から供給される参照信号ＶＲＡＭＰと、スイッチｓｍｐｌ１を介して列増幅部１０４の出力と、接続される。
【００３９】
差分増幅部１０６’’の出力端子は、スイッチｓｍｐｌ＿ｌｏを介して入力容量Ｃ１の他方の端子と接続され、スイッチｓｍｐｌ＿ｏｆを介して入力容量Ｃ２の他方の端子と接続される。入力容量Ｃ１の他方の端子は、さらに、スイッチｓｍｐｌ２を介して列増幅部１０４の出力ｆｒｏｍ＿ｃｏｌｕｍｎ＿ａｍｐと接続され、スイッチｃｏｍｐ１を介して参照信号ＶＲＡＭＰが供給される入力端子と接続される。入力容量Ｃ２の他方の端子は、スイッチｃｏｍｐ２を介して電源電圧ＶＲＥＦと接続される。
【００４０】
図７の構成において、スイッチａｍｐｌ１およびａｍｐｌ２は共通の信号ａｍｐｌで制御される。また、スイッチｓｍｐｌ１およびｓｍｐｌ２は共通の信号ｓｍｐｌで制御される。同様に、スイッチｃｏｍｐ１およびｃｏｍｐ２は共通の信号ｃｏｍｐで制御される。
【００４１】
次に、図８に示すタイミング図をさらに参照しながら、本実施例に係るＡＤ変換動作を説明する。本実施例においても、第１の実施例と同様にアナログ信号を２段階でＡＤ変換を行い、上位ビット、下位ビットの変換をそれぞれ２−ｂｉｔで行う。また、差分増幅部１０６’’のゲインを４倍に設定するので、サンプリング容量Ｃｉとフィードバック容量Ｃｆの容量値の比は先述の（１）式で表される。図７に示した各スイッチは、それぞれに与えられる信号がハイレベルであるときにオンし、信号がローレベルであるときにオフするものとして説明する。
【００４２】
まず、サンプリング期間における動作の説明を行う。時刻ｔ０には、列増幅部１０４で増幅された、画素１００からの信号が、ｆｒｏｍ＿ｃｏｌｕｍｎ＿ａｍｐ端子に与えられているものとする。時刻ｔ０に信号ｓｍｐｌ、ａ＿ｒｅｓ、ｃ＿ｒｅｓがハイレベルになると、対応するスイッチｓｍｐｌ１、ｓｍｐｌ２、フィードバックスイッチａ＿ｒｅｓ、およびスイッチｃ＿ｒｅｓ１、ｃ＿ｒｅｓ２がオンする。これにより、差分増幅部１０６’’では、フィードバック容量Ｃｆが電源電圧ＶＲＥＦにリセットされるとともに、サンプリング容量Ｃｉの両端には基準電圧Ｖｒｅｆ＿ａｍｐと列増幅部１０４で増幅された画素１００からの信号とが与えられる。また、比較部１０７では、入力容量Ｃ１の両端には電源電圧ＶＲＥＳと列増幅部１０４で増幅された画素１００からの信号とが与えられる。入力容量Ｃ２一方の端子には、電源電圧ＶＲＥＳが与えられる。
【００４３】
時刻ｔ１に信号ａ＿ｒｅｓがローレベルになると、サンプリング容量Ｃｉには、列増幅部１０４で増幅された画素１００からの信号が、電源電圧ＶＲＥＦを基準にホールドされる。これと同時に、フィードバック容量Ｃｆには、電源電圧ＶＲＥＦがホールドされる。
また時刻ｔ１には、信号ｓｍｐｌ＿ｏｆがハイレベルになることで、入力容量Ｃ２の他方の端子には、差分増幅部１０６’’のオフセットが与えられる。
時刻ｔ２に信号ｓｍｐｌ＿ｏｆおよびｃ＿ｒｅｓがローレベルになると、電源電圧ＶＲＥＳを基準に、差分増幅部１０６’’のオフセットが入力容量Ｃ２にホールドされる。
時刻ｔ３に信号ｓｍｐｌがローレベルになり、サンプリング容量Ｃｉの他方の端子および入力容量Ｃ１の他方の端子が電気的に浮遊状態となる。
【００４４】
これ以降の動作は実施例１に係る動作と同じなので、説明を省略する。
【００４５】
本実施例によれば、実施例１で得られる効果に加えて、差分増幅部１０６’’で生じるオフセットを低減してＡＤ変換を行えるという効果を奏する。
本実施例によれば、差分増幅部１０６’’のオフセットが比較部１０７でサンプリングされるので、比較部１０７で比較動作を行う際に、このオフセットをアナログ領域で低減することができる。差分増幅部１０６’’は、固有のオフセットを持っているため、光電変換装置の各列にＡＤ変換器を設けるような場合には、光電変換装置を用いて取得する画像にはオフセットが筋となって現れる。従って、本実施例に示す構成を取ることで、画質向上に寄与する。
【００４６】
（実施例４）
図面を参照しながら、本発明に係る第４の実施例を説明する。図９は、本実施例に係るＡＤ変換部の回路ブロック１１３’’’の構成を示す図であって、実施例１に係る回路ブロック１１３を置き換えるものである。以下では、実施例１との違いを中心に説明を行う。図１０は、本実施例に係る動作を示すタイミング図である。上述の各実施例では、差分増幅部と比較部とでそれぞれに差動増幅器を備えていた。これに対して、本実施例では、１つの差動増幅器によって差分増幅部と比較部の機能を果たす点が特徴となっている。言い換えると、ＡＤ変換部の比較部と差分増幅部とで差動増幅器を共有している。
【００４７】
図９において、回路ブロック１１３’’’は、複数のスイッチと、サンプリング容量Ｃｉと、フィードバック容量Ｃｆと、差動増幅器と、を含んで構成される。差動増幅器の正転入力端子には基準電圧Ｖｒｅｆ＿ａｍｐに接続され、反転入力端子は信号φ１５で制御されるスイッチ（第２のスイッチ）を介してサンプリング容量Ｃｉの一方の端子と接続される。さらに、差動増幅器の正転入力端子はフィードバック容量Ｃｆの一方の端子とも接続され、さらに信号ｒｅｓで制御されるスイッチ（第１のスイッチ）を介して第１の参照電圧である電源電圧ＶＲＥＳを供給する不図示の電圧源に接続される。差動増幅器の出力端子は、信号φ１４で制御されるスイッチ（第３のスイッチ）を介してフィードバック容量Ｃｆの他方の端子と接続される。
【００４８】
サンプリング容量Ｃｉの他方の端子は、信号φ１１で制御されるスイッチ（第７のスイッチ）を介して端子ｆｒｏｍ＿ｃｏｌｕｍｎ＿ａｍｐと、信号φ１４で制御されるスイッチ（第８のスイッチ）を介して参照信号ＶＲＡＭＰが供給される入力端子と接続される。
【００４９】
フィードバック容量Ｃｆの他方の端子は、信号φ１１を介して制御されるスイッチ（第４のスイッチ）を介して端子ｆｒｏｍ＿ｃｏｌｕｍｎ＿ａｍｐと接続される。さらに、フィードバック容量Ｃｆの他方の端子は信号φ１２で制御されるスイッチ（第５のスイッチ）を介して参照信号ＶＲＡＭＰが供給される入力端子と、信号φ１３で制御されるスイッチ（第６のスイッチ）を介して電源電圧ＶＲＥＦを供給する不図示の電圧源とも接続される。
【００５０】
次に、図１０に示すタイミング図を参照しながら、本実施例に係るＡＤ変換動作を説明する。本実施例においても、第１の実施例と同様にアナログ信号を２段階でＡＤ変換を行い、上位ビット、下位ビットの変換をそれぞれ２−ｂｉｔで行う。また、増幅モードにおける回路ブロック１１３’’’のゲインを４倍に設定するので、サンプリング容量Ｃｉとフィードバック容量Ｃｆの容量値の比は先述の（１）式で表される。図９に示した各スイッチは、それぞれに与えられる信号がハイレベルであるときにオンし、信号がローレベルであるときにオフするものとして説明する。
【００５１】
時刻ｔ０に信号φ１１、ｒｅｓ、φ１５がハイレベルになり、対応する各スイッチがオンする。これにより、サンプリング容量Ｃｉおよびフィードバック容量Ｃｆの両端にはともに、列増幅部１０４で増幅された、画素からの信号と、基準電圧ＶＲＥＳとの電位差が与えられる。
【００５２】
時刻ｔ２までに信号ｒｅｓ、φ１１およびφ１５がローレベルになり、対応する隠す一致がオフする。これにより、時刻ｔ０で与えられた電位差が、サンプリング容量Ｃｉおよびフィードバック容量Ｃｆにホールドされる。
【００５３】
次に、上位変換期間における動作を説明する。時刻ｔ３に信号φ１２がハイレベルになると、フィードバック容量Ｃｆの他方の端子には、参照信号ＶＲＡＭＰが与えられる。このとき、信号φ１４がローレベルであるので、差動増幅器は出力がフィードバックされないオープンループ状態となり、比較器として動作する。参照信号ＶＲＡＭＰは時刻ｔ３から繊維を開始し、これに同期してカウンタ１０９がカウント動作を開始する。本実施例では、上位変換は２−ｂｉｔである場合を示しているため、参照信号ＶＲＡＭＰは上位変換期間内に４段階遷移する。
【００５４】
サンプリング期間でフィードバック容量にホールドされた信号が「入力信号レベル」として示したレベルＶｉであると仮定する。時刻ｔ４に参照信号ＶＲＡＭＰが入力信号レベルＶｉを上回ると、比較器として動作する差動増幅器の出力ｃｏｍｐ＿ｏｕｔが反転する。制御回路１０８は、信号ｃｏｍｐ＿ｏｕｔが反転したことに動悸して、メモリ１１０に対してこの時刻におけるカウンタ１０９のカウント値を記憶させる。これにより、上位の変換結果であるデジタルコードｃｏｄｅ＿ｈｉが得られる。
【００５５】
また、時刻ｔ４に信号φ１２がローレベル、信号φ１３およびφ１５がハイレベルになる。これにより、入力容量Ｃｉの一方の端子がフィードバック容量Ｃｆの一方の端子と接続されるとともに、フィードバック容量Ｃｆの他方の端子は電源電圧ＶＲＥＦと接続される。
【００５６】
時刻ｔ５に、信号φ１３がローレベルになるのと入れ違いに、信号φ１４がハイレベルになる。これにより差動増幅器はフィードバック容量Ｃｆによってフィードバックがかかるクローズドループ状態となり、基準電圧Ｖｒｅｆ＿ａｍｐを基準に増幅する差動増幅器として動作する。このときのサンプリング容量Ｃｉとフィードバック容量Ｃｆとの容量値の比、および入出力特性はそれぞれ式（１）および（２）で示したとおりである。つまり、上位変換期間に得られた残差信号が４倍のゲインで増幅された増幅残差信号がフィードバック容量Ｃｆに保持される。
【００５７】
その後、時刻ｔ６に信号φ１４およびφ１５がローレベルになり、差動増幅器は再び比較器として動作する。
時刻ｔ７に、参照信号ＶＲＡＭＰがリセットされて上位変換期間が終了する。
時刻ｔ８に信号φ１２がハイレベルになり、フィードバック容量Ｃｆの他方の端子に参照信号ＶＲＡＭＰが与えられる。同じく時刻ｔ８から参照信号ＶＲＡＭＰが遷移を開始し、これに同期してカウンタ１０９がカウント動作を開始する。
時刻ｔ９に、参照信号ＶＲＡＭＰが、増幅された残差信号を上回ると、比較器として動作する差動増幅器の出力ｃｏｍｐ＿ｏｕｔがハイレベルになり、制御回路１０８はメモリ１１０に対してこの時刻におけるカウンタ１０９のカウント値を記憶させる。これにより、下位の変換結果であるデジタルコードｃｏｄｅ＿ｌｏが得られる。
時刻ｔ１０に参照信号ＶＲＡＭＰが定められた最大値に達し、下位変換期間が終了する。
上述の動作で最終的に得られるデジタル信号ｃｏｄｅ＿ｔｏｔａｌは、式（３）で与えられる。
【００５８】
以上で説明した本実施例によれば、実施例１で得られる効果に加えて、回路構成をさらに簡単にすることができるという効果を奏する。特に、列ＡＤＣ形式においては画素ピッチに収まるように回路を形成する必要があるので、回路規模を縮小できる本実施例はその効果が顕著となる。
【００５９】
（実施例５）
図１１を参照しながら、本発明の第５の実施例に係る撮像システムの説明を行う。
【００６０】
撮像システム１１００は、例えば、光学部１１１０、光電変換装置１１２０、映像信号処理部１１３０、記録・通信部１１４０、タイミング制御部１１５０、システムコントロール部１１６０、及び再生・表示部１１７０を含む。光電変換装置１１２０は、先述の各実施例で説明した光電変換装置が用いられる。
【００６１】
レンズなどの光学系である光学部は１１１０、被写体からの光を光電変換装置１１２０の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。光電変換装置１１２０は、タイミング制御部１１５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。
【００６２】
光電変換装置１１２０から出力された信号は、処理回路としての映像信号処理部１１３０に入力され、映像信号処理部１１３０が、プログラムなどによって定められた方法に従って、信号の並び替えなどの処理を行う。光電変換装置１１２０が有するＡＤ変換部において生成された上位変換結果ｃｏｄｅ＿ｈｉおよび下位変換結果ｃｏｄｅ＿ｌｏは、例えば映像信号処理部にてｃｏｄｅ＿ｔｏｔａｌを生成しても良いし、光電変換装置１１２０がこの機能を有しても良い。映像信号処理部１１３０での処理によって生成された画像データとして記録・通信部１１４０に送られる。記録・通信部１１４０は、画像を形成するための信号を再生・表示部１１７０に送り、再生・表示部１１７０に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理部１１３０からの信号を受けて、システムコントロール部１１６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【００６３】
システムコントロール部１１６０は、撮像システムの動作を統括的に制御するものであり、光学部１１１０、タイミング制御部１１５０、記録・通信部１１４０、及び再生・表示部１１７０の駆動を制御する。また、システムコントロール部１１６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール部１１６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。
【００６４】
タイミング制御部１１５０は、制御部であるシステムコントロール部１１６０による制御に基づいて光電変換装置１１２０及び映像信号処理部１１３０の駆動タイミングを制御する。
【００６５】
以上で説明した各実施例は、本発明を実施するための例示的なものであって、本発明の技術的思想を逸脱しない範囲で様々に変更あるいは組み合わせることが可能である。
【符号の説明】
【００６６】
１ 光電変換装置
１００ 画素
１０１ 垂直走査部
１０２ 画素アレイ
１０４ 列増幅部
ＶＬ 列信号線
ＶＲＥＦ 基準電圧
ＶＲＥＳ 電源電圧
【技術分野】
【０００１】
本発明はＡＤ変換回路、並びにこれを用いた光電変換装置、撮像システム、およびＡＤ変換回路の駆動方法に関する。特に、経時的に変化する参照信号と入力信号とを比較する動作を複数回行うことで入力信号のＡＤ変換を行うものに関する。
【背景技術】
【０００２】
複数の画素と、複数の画素から出力されるアナログ信号をデジタル信号に変換する複数のＡＤ変換回路を同一チップ上に備える固体撮像装置は、近年のデジタルカメラやデジタルビデオに多く使われるようになった。ＡＤ変換回路のアーキテクチャについては、いくつかの手法が提案されている。
【０００３】
特許文献１には、画素から出力されたアナログ信号に対してＮ−ｂｉｔのＡＤ変換を行い、その残差信号を増幅した後に、増幅された残差信号に対してＭ−ｂｉｔのＡＤ変換を行うことが記載されている。２段階でＡＤ変換を行うことにより、（Ｎ＋Ｍ） ｂｉｔの分解能でＡＤ変換が実現できるとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３０４４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の構成では、１段目のＡＤ変換と２段目のＡＤ変換とを行うＡＤ変換回路を個別に設けているため、回路規模が大きくなるという問題があった。
本発明は、上記問題に鑑みて、より簡単な回路構成で高分解能な変換が実現できるＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るＡＤ変換回路は、参照信号とアナログ信号とを比較する比較部と、増幅部と、を有し、１段階目のＡＤ変換によってｉ−ｂｉｔ（ｉ≧２の整数）のデジタルコードを得、２段階目のＡＤ変換によってｊ−ｂｉｔ（ｊ≧２の整数）のデジタルコードを得ることで、前記アナログ信号を（ｉ＋ｊ）−ｂｉｔのデジタル信号に変換するＡＤ変換回路であって、該ＡＤ変換回路は、前記１段階目のＡＤ変換において、前記比較部で前記アナログ信号と前記参照信号との比較を行い、前記増幅部は、前記アナログ信号と、前記ｉ−ｂｉｔのデジタルコードに対応するアナログ信号と、の差分を増幅した増幅残差信号を出力し、前記２段階目のＡＤ変換において、前記増幅残差信号を前記参照信号と前記比較部で比較すること、を特徴とする。
本発明に係るＡＤ変換回路は、比較部と、増幅部と、複数ｂｉｔでカウントを行うカウンタと、メモリと、を有するＡＤ変換回路であって、前記メモリは、前記比較部にて比較される参照信号と前記アナログ信号との大小関係が反転した時点における、前記カウンタのカウント値を保持し、前記増幅器は、前記比較部にて比較される前記参照信号と前記アナログ信号との大小関係が反転した時点における、前記アナログ信号と前記参照信号との差分を増幅した残差信号を出力し、前記メモリは、さらに、前記比較部にて比較される前記参照信号と前記残差信号との大小関係が反転した時点における、前記カウンタのカウント値を保持すること、を特徴とする。
また、本発明に係るＡＤ変換回路の駆動方法は、増幅部と、比較部と、を有するＡＤ変換器の駆動方法であって、アナログ信号と参照信号とを前記比較部で比較することでｉ−ｂｉｔ（ｉ≧２の整数）のデジタルコードを得る第１のステップと、前記ｉ−ｂｉｔのデジタルコードに対応する前記参照信号と前記アナログ信号との差信号を前記増幅部で増幅する第２のステップと、前記差信号と前記参照信号とを前記比較部で比較することでｊ−ｂｉｔ（ｊ≧２の整数）のデジタルコードを得る第３のステップと、を行うことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、簡単な回路構成で高分解能なＡＤ変換が実現できる。
【図面の簡単な説明】
【０００８】
【図１】本発明に係る光電変換装置の構成を示すブロック図
【図２】実施例１に係る回路ブロックの構成を示す回路図
【図３】実施例１に係る差分増幅部の入出力特性を示す図
【図４】実施例１および２に係るＡＤ変換部の動作を示すタイミング図
【図５】実施例２に係る回路ブロックの構成を示す回路図
【図６】実施例２に係る差分増幅部の入出力特性を示す図
【図７】実施例３に係る回路ブロックの構成を示す回路図
【図８】実施例３に係るＡＤ変換部の動作を示すタイミング図
【図９】実施例４に係る回路ブロックの構成を示す回路図
【図１０】実施例４に係るＡＤ変換部の動作を示すタイミング図
【図１１】実施例５に係る撮像システムの構成を示すブロック図
【発明を実施するための形態】
【０００９】
（実施例１）
図面を参照しながら、本発明の第１の実施例に係るＡＤ変換回路の説明を行う。ここでは、画素が複数列に配列された光電変換装置において、画素の各列にＡＤ変換回路を設けた、いわゆる列ＡＤＣ形式の構成にＡＤ変換回路を適用した例を説明する。
【００１０】
図１は、光電変換装置１の構成を例を示すブロック図である。光電変換装置１は、画素１００が行列状に配列された画素アレイ１０２を有する。同一の列に設けられた複数の画素１００は、共通の列信号線ＶＬにアナログ信号を出力する。垂直走査部１０１は、画素１００を行単位で制御するもので、画素の動作に係る信号を出力する。列増幅部１０４は、列信号線ＶＬに対応づけて設けられたもので、対応する列信号線ＶＬに出力された信号を増幅する機能を有する。列増幅部１０４は、ゲインが可変な増幅器であってもよい。列増幅部１０４から出力された信号は、ＡＤ変換部１１４に入力されて、デジタル信号に変換される。図示していないが、列増幅部１０４の前段に、画素１００で生じるノイズを低減するノイズ除去回路を設けると、Ｓ／Ｎ比の向上を図ることができる。
【００１１】
ＡＤ変換部１１４は、回路ブロック１１３と、制御回路１０８と、メモリ１１０と、を含む。回路ブロック１１３は、列増幅部からのアナログ信号を、参照信号発生部１０３から与えられる参照信号と比較する機能と、比較機能によって比較された結果の残差を増幅する機能とを有する。制御回路１０８は、回路ブロック１１３の出力を受けて、メモリ１１０および回路ブロック１１３の動作を制御する。各列の制御回路１０８は、不図示の外部から、共通のクロック信号１１１や同期信号１１２を受けて動作する。ＡＤ変換動作においては、参照信号発生部１０３から供給される、経時的に変化する参照信号の遷移開始と同期して、カウンタ１０９ではカウント動作が開始する。そして、回路ブロック１１３が持つ比較器の出力が反転すると、すなわち、参照信号とアナログ信号との大小関係が反転すると、制御回路１０８は、その時点でのカウンタ１０９のカウント値をメモリ１１０に保持させる。カウンタ１０９は複数ｂｉｔでカウントを行うものであるので、メモリ１１０には、複数ｂｉｔのカウント値が保持される。
【００１２】
図２は、本実施例に係る回路ブロック１１３の構成を示す図である。回路ブロック１１３は、差分増幅部１０６と、比較部１０７と、スイッチ部１０５と、を含む。各スイッチに付された符号は、対応するスイッチのオン／オフを制御する信号を意味する。
【００１３】
差分増幅部１０６は、差動増幅器と、サンプリング容量Ｃｉと、フィードバック容量Ｃｆと、フィードバックスイッチａ＿ｒｅｓとを含む。差動増幅器の正転入力端子には、基準電圧ＶＲＥＦが与えられる。一方、差動増幅器の反転入力端子は、サンプリング容量Ｃｉの一方の端子と、フィードバック容量Ｃｆの一方の端子と、フィードバックスイッチａ＿ｒｅｓの一方の端子と、に共通に接続される。さらに、差動増幅器の出力端子は、フィードバック容量Ｃｆの他方の端子と、フィードバックスイッチの他方の端子とに共通に接続される。サンプリング容量Ｃｉの他方の端子は、スイッチａｍｐｌを介して、参照信号発生部から供給される参照信号ＶＲＡＭＰを供給される入力端子と、スイッチｓｍｐｌ１を介して列増幅部１０４の出力端子であるｆｒｏｍ＿ｃｏｌｕｍｎ＿ａｍｐと、に共通に接続されるように構成される。
【００１４】
比較部１０７は、差動増幅器と、入力容量Ｃ１およびＣ２と、リセットスイッチｃ＿ｒｅｓ１およびｃ＿ｒｅｓ２と、を含む。リセットスイッチｃ＿ｒｅｓ１およびｃ＿ｒｅｓ２は、共通の信号ｃ＿ｒｅｓで制御される。スイッチ部１０５は、差分増幅部１０６及び比較部１０７に入力される信号を切り替えるための複数のスイッチを含む。差動増幅器の正転入力端子は入力容量Ｃ１の一方の端子と、スイッチｃ＿ｒｅｓ１の一方の端子とに共通に接続される。スイッチｃ＿ｒｅｓ１の他方の端子は参照電圧である電源電圧ＶＲＥＳが供給される。電源電圧ＶＲＥＳは、例えばＧＮＤレベルである。差動増幅器の出力端子は、比較部１０７の出力端子として、制御回路１０８と接続される。入力容量Ｃ１の他方の端子は、スイッチｃｏｍｐを介して参照信号ＶＲＡＭＰが供給される入力端子と、スイッチｓｍｐｌ２を介してｆｒｏｍ＿ｃｏｌｕｍｎ＿ａｍｐ端子と、さらに、スイッチｓｍｐｌ＿ｌｏを介して差分増幅部１０６の出力端子と接続される。スイッチｓｍｐｌ２は、スイッチｓｍｐｌ１と共通の信号ｓｍｐｌで制御される。一方、差動増幅器の反転入力端子は入力容量Ｃ２の一方の端子と、スイッチｃ＿ｒｅｓ２の一方の端子とに共通に接続される。スイッチｃ＿ｒｅｓ２の他方の端子には、スイッチｃ＿ｒｅｓ１と同じく電源電圧ＶＲＥＳが供給される。入力容量Ｃ２の他方の端子には電源電圧ＶＲＥＦが供給される。
【００１５】
本実施例では、アナログ信号を２段階でＡＤ変換を行う場合を説明する。ここでは、１段階目、すなわち上位ビットの変換を２−ｂｉｔで行い、２段階目、すなわち下位ビットの変換を２−ｂｉｔで行う。このときの、上位ビット変換に対する差分増幅部１０６の入出力特性は、図３に示すものとなる。横軸を入力電圧ｖｉｎ、縦軸を出力電圧ｖｏｕｔとして、０Ｖから電源電圧ＶＲＥＦまでの範囲において、入力電圧ｖｉｎが（１／４）×ＶＲＥＦごとに出力電圧、すなわち残差信号が０になることを示している。
【００１６】
また、本実施例における差分増幅部１０６のゲインを４倍に設定するので、サンプリング容量Ｃｉとフィードバック容量Ｃｆの容量値の比は
Ｃｉ／Ｃｆ＝４ ・・・（１）
となる。
【００１７】
次に、図４に示すタイミング図をさらに参照しながら、本実施例に係るＡＤ変換動作を説明する。ＡＤ変換動作は、サンプリング期間と、上位変換期間と、下位変換期間と、に大別することができる。図２に示した各スイッチは、それに与えられる信号がハイレベルであるときにオンし、信号がローレベルであるときにオフするものとして説明する。
【００１８】
まず、サンプリング期間における動作の説明を行う。時刻ｔ０には、列増幅部１０４で増幅された、画素１００からの信号が、ｆｒｏｍ ｃｏｌｕｍｎ ａｍｐ端子に与えられているものとする。時刻ｔ０に信号ｓｍｐｌ、ａ＿ｒｅｓ、ｃ＿ｒｅｓがハイレベルになると、対応するスイッチｓｍｐｌ１、ｓｍｐｌ２、フィードバックスイッチａ＿ｒｅｓ、およびスイッチｃ＿ｒｅｓ１、ｃ＿ｒｅｓ２がオンする。これにより、差分増幅部１０６では、フィードバック容量Ｃｆの両端子が電源電圧ＶＲＥＦにリセットされるとともに、サンプリング容量Ｃｉには電源電圧ＶＲＥＦと列増幅部１０４で増幅された画素１００からの信号との差電圧が与えられる。また、比較部１０７では、入力容量Ｃ１の両端には電源電圧ＶＲＥＳと列増幅部１０４で増幅された画素１００からの信号との差電圧が与えられる。入力容量Ｃ２の両端には、電源電圧ＶＲＥＳと電源電圧ＶＲＥＦとが与えられる。
【００１９】
時刻ｔ１に信号ａ＿ｒｅｓおよびｃ＿ｒｅｓがローレベルになった後に、時刻ｔ２に信号ｓｍｐｌがローレベルになる。これにより、サンプリング容量Ｃｉには、列増幅部１０４で増幅された、画素１００からの信号が、電源電圧ＶＲＥＦを基準にサンプリングされ、入力容量Ｃ１には、列増幅部１０４で増幅された、画素１００からの信号が、電源電圧ＶＲＥＳを基準にホールドされる。
【００２０】
次に、上位変換期間における動作を説明する。時刻ｔ３に信号ｃｏｍｐがハイレベルになり、参照信号ＶＲＡＭＰが入力容量Ｃ１の他方の端子に与えられる。これと同時に、参照信号ＶＲＡＭＰが遷移を開始すると、これに同期してカウンタ１０９がカウント動作を開始する。本実施例では、上位変換は２−ｂｉｔで行われる場合を示しているため、参照信号ＶＲＡＭＰは上位変換期間内に４段階遷移する。
【００２１】
列増幅部１０４からの出力が「入力信号レベル」として示したレベルＶｉであると仮定する。時刻ｔ４に参照信号ＶＲＡＭＰが入力信号レベルＶｉを上回ると、比較部１０７の出力ｃｏｍｐ＿ｏｕｔが反転する。これに同期して信号ｃｏｍｐがローレベルになるとともに、信号ｃ＿ｒｅｓ、ａｍｐｌ、およびｓｍｐｌ＿ｌｏがハイレベルになる。さらに、制御回路１０８は、信号ｃｏｍｐ＿ｏｕｔが反転したことに同期して、メモリ１１０に対してこの時刻におけるカウンタ１０９のカウント値を記憶させる。これにより、上位の変換結果であるデジタルコードｃｏｄｅ＿ｈｉが得られる。また、比較部１０７の出力が反転したことに同期して、信号ａｍｐｌがハイレベルになることで、サンプリング容量Ｃｉの他方の端子には参照信号ＶＲＡＭＰが与えられる。これにより、時刻ｔ２でサンプリングされた信号レベルＶＩＮからの変動分が反転増幅され、差分増幅部１０６の出力電圧ＶＯＵＴは式（２）で与えられるレベルとなる。
【００２２】
ＶＯＵＴ ＝ （Ｃｉ／Ｃｆ） × （ＶＩＮ − ＶＲＡＭＰ） ＋ ＶＲＥＦ ・・・（２）
この式において、（ＶＩＮ−ＶＲＡＭＰ）は、入力信号ＶＩＮを上位変換期間でＡＤ変換したことによる残差信号を意味し、図４におけるΔｖｉと対応している。つまり、式（２）では、残差信号がＣｉ／Ｃｆ（本実施例では４）のゲインで増幅されたことを表している。式（２）で与えられる増幅残差信号を、この後に引き続く下位ｂｉｔの変換を行う。
【００２３】
時刻ｔ５に信号ｓｍｐｌ＿ｌｏおよびｃ＿ｒｅｓがローレベルになることで、入力容量Ｃ１には、電源電圧ＶＲＥＳを基準に式（２）の出力電圧ＶＯＵＴがサンプリングされる。その後、時刻ｔ６に、参照信号ＶＲＡＭＰが定められた最大値に達し、上位変換期間が終了する。
【００２４】
次に、下位変換期間における動作を説明する。時刻ｔ７に信号ｃｏｍｐがハイレベルになると、入力容量Ｃ１の他方の端子に参照信号ＶＲＡＭＰが与えられる。参照信号ＶＲＡＭＰが時間とともに変化していき、時刻ｔ８に参照信号ＶＲＡＭＰが増幅残差信号を上回ると比較部１０７の出力ｃｏｍｐ＿ｏｕｔが反転する。これに同期して、制御回路１０８はメモリ１１０に対してこの時刻におけるカウンタ１０９のカウント値を記憶させる。これにより、下位の変換結果であるデジタルコードｃｏｄｅ＿ｌｏが得られる。
時刻ｔ９に、参照信号ＶＲＡＭＰが定められた最大値に達し、下位変換期間が終了する。
【００２５】
本実施例では２段階でアナログ信号をデジタル信号に変換する。１段目、すなわち上位変換、の分解能をｉ−ｂｉｔとし、２段目、すなわち下位変換、の分解能をｊ−ｂｉｔとすると、最終的に得られるデジタル信号は（ｉ＋ｊ）−ｂｉｔになる。なお、ｉおよびｊはともに２以上の整数である。上位変換結果をｃｏｄｅ＿ｈｉ、下位変換結果をｃｏｄｅ＿ｌｏとすると、最終的に得られるデジタル信号ｃｏｄｅ＿ｔｏｔａｌは、
ｃｏｄｅ＿ｔｏｔａｌ ＝ ｃｏｄｅ＿ｈｉ ＊ ２＾ｊ ＋ ｃｏｄｅ＿ｌｏ ・・・（３）
で与えられる。不図示の後段の処理回路において、上位変換結果と下位変換結果とを（３）式の通りエンコードすることで、アナログ信号に対応した（ｉ＋ｊ）−ｂｉｔのデジタル信号を得られる。
【００２６】
本実施例では、参照信号ＶＲＡＭＰは、上位変換期間では階段状に変化し、下位変換期間ではスロープ状に変化する場合を示したが、上位及び下位の変換期間で、ともに階段状に変化するものでも良いし、ともにスロープ状に変化するものでも良い。しかしながら、本実施例に示した組み合わせが特に好適であるので、その理由を以下に説明する。
【００２７】
参照信号ＶＲＡＭＰがスロープ状に変化する場合、過渡応答により波形が歪むと、入力信号と参照信号との差分である残差信号に誤差が生じる可能性がある。そのため、残差信号を精度よく得るためには、参照信号ＶＲＡＭＰを階段状に変化させることが好ましい。したがって、下位変換のために残差信号を得る必要がある上位変換期間では参照信号ＶＲＡＭＰを階段状に変化させることが好ましい。一方、下位変換期間では残差信号を得る必要がないので、スロープ状に変化させても良い。参照信号をスロープ状に変化させる場合には、階段状に変化させる場合と比較して参照信号発生部１０３の周波数特性を低く設定できるので、消費電力の低減に効果がある。本実施例で示した参照信号ＶＲＡＭＰの設定により、変換精度の向上と、消費電力の低減とを実現できる。
【００２８】
以上で説明した本実施例によれば、上位変換および下位変換を同一の比較器を用いて行うので、従来よりも簡単な回路構成を実現しつつ、高分解能なＡＤ変換が実現できる。
【００２９】
（実施例２）
図５および６を参照しながら、本発明に係る第２の実施例を説明する。図５は、本実施例に係るＡＤ変換部の回路ブロック１１３’の構成を示す図であって、実施例１に係る回路ブロック１１３を置き換えるものである。
【００３０】
実施例１との違いは、差分増幅部１０６に含まれる差動増幅器の非反転入力端子および比較部１０７に含まれる入力容量Ｃ２の他方の端子に入力される基準電圧がＶＲＥＦから（３／４）×ＶＲＥＦになった点である。それ以外の点は図２に示した回路ブロック１１３と同じ構成であるので、説明を省略する。また、動作は、図４に示したタイミングで行われるので、動作についても説明を省略する。
【００３１】
本実施例では、基準電圧を（３／４）×ＶＲＥＦにすることで、上位変換時に冗長ビットを持たせる。具体的な説明を以下に行う。
【００３２】
本実施例では、基準電位が（３／４）×ＶＲＥＦであるので、式（２）で示した差分増幅部１０６の出力電圧は下記のようになる。
ＶＯＵＴ ＝ （Ｃｉ／Ｃｆ） × （ＶＩＮ − ＶＲＡＭＰ） ＋ （３／４） × ＶＲＥＦ ・・・（４）
また、ここでは
（Ｃｉ／Ｃｆ） ＝ ２ ・・・（５）
であるとする。
【００３３】
このときの差分増幅部１０６の入出力特性を図６に示した。図６では、入力電圧が０からＶＲＥＦの範囲において、上位変換によって生じる残差信号を表す出力電圧ＶＯＵＴは、入力電圧が（１／４）×ＶＲＥＦごとに（３／４）×ＶＲＥＦになることを示している。実施例１とは異なり、本例では残差信号は（１／４）×ＶＲＥＦから（３／４）×ＶＲＥＦの範囲に入る。
【００３４】
このようにエラー補正用の冗長ビットを設定することで、主に比較部１０７で生じるオフセットによってレンジオーバーしても補正が可能となる。
【００３５】
本実施例における２段階でのＡＤ変換をより一般化して説明する。１段目、すなわち上位変換、の分解能をｉ−ｂｉｔとし、２段目、すなわち下位変換、の分解能をｊ−ｂｉｔとすると、最終的に得られるデジタル信号は（ｉ＋ｊ−１）−ｂｉｔになる。なお、ｉおよびｊはともに２以上の整数である。上位変換結果をｃｏｄｅ＿ｈｉ、下位変換結果をｃｏｄｅ＿ｌｏとすると、最終的に得られるデジタル信号ｃｏｄｅ＿ｔｏｔａｌは、
ｃｏｄｅ＿ｔｏｔａｌ ＝ ｃｏｄｅ＿ｈｉ ＊ ２＾（ｊ ― １） ＋ ｃｏｄｅ＿ｌｏ ・・・（６）
で与えられる。
本実施例によれば、実施例１で得られる効果に加えて、比較部１０７等で生じるオフセットに対する補正が可能となり、精度の高いＡＤ変換を実現できるという効果を奏する。
【００３６】
（実施例３）
図面を参照しながら、本発明に係る第３の実施例を説明する。図７は、本実施例に係るＡＤ変換部の回路ブロック１１３’’の構成を示す図であって、実施例１に係る回路ブロック１１３を置き換えるものである。図８は、本実施例に係る動作を示すタイミング図である。以下では、実施例１との違いを中心に説明を行う。本実施例は、差分増幅部で生じるオフセット信号をキャンセルした状態でＡＤ変換を行うことを可能にしている。
【００３７】
回路ブロック１１３’’は、図２に示した回路ブロック１１３とは、スイッチ部１０５および差分増幅部１０６の構成が異なっている。回路ブロック１１３’’は、スイッチ部１０５’’と、差分増幅部１０６’’と、比較部１０７とを含む。各スイッチに付された符号は、対応するスイッチのオン／オフを制御する信号を意味する。
【００３８】
差分増幅部１０６’’は、差動増幅器と、サンプリング容量Ｃｉと、フィードバック容量Ｃｆと、フィードバックスイッチａ＿ｒｅｓと、を含む。差動増幅器の正転入力端子には、電源電圧ＶＲＥＦが与えられる。一方、差動増幅器の反転入力端子は、サンプリング容量Ｃｉの一方の端子と、フィードバック容量Ｃｆの一方の端子と、第１のフィードバックスイッチａ＿ｒｅｓの一方の端子と、に共通に接続される。さらに、差動増幅器の出力端子は、フィードバックスイッチａ＿ｒｅｓの他方の端子と、フィードバック容量Ｃｆの他方の端子と、に共通に接続される。サンプリング容量Ｃｉの他方の端子は、スイッチａｍｐｌ１を介して参照信号発生部から供給される参照信号ＶＲＡＭＰと、スイッチｓｍｐｌ１を介して列増幅部１０４の出力と、接続される。
【００３９】
差分増幅部１０６’’の出力端子は、スイッチｓｍｐｌ＿ｌｏを介して入力容量Ｃ１の他方の端子と接続され、スイッチｓｍｐｌ＿ｏｆを介して入力容量Ｃ２の他方の端子と接続される。入力容量Ｃ１の他方の端子は、さらに、スイッチｓｍｐｌ２を介して列増幅部１０４の出力ｆｒｏｍ＿ｃｏｌｕｍｎ＿ａｍｐと接続され、スイッチｃｏｍｐ１を介して参照信号ＶＲＡＭＰが供給される入力端子と接続される。入力容量Ｃ２の他方の端子は、スイッチｃｏｍｐ２を介して電源電圧ＶＲＥＦと接続される。
【００４０】
図７の構成において、スイッチａｍｐｌ１およびａｍｐｌ２は共通の信号ａｍｐｌで制御される。また、スイッチｓｍｐｌ１およびｓｍｐｌ２は共通の信号ｓｍｐｌで制御される。同様に、スイッチｃｏｍｐ１およびｃｏｍｐ２は共通の信号ｃｏｍｐで制御される。
【００４１】
次に、図８に示すタイミング図をさらに参照しながら、本実施例に係るＡＤ変換動作を説明する。本実施例においても、第１の実施例と同様にアナログ信号を２段階でＡＤ変換を行い、上位ビット、下位ビットの変換をそれぞれ２−ｂｉｔで行う。また、差分増幅部１０６’’のゲインを４倍に設定するので、サンプリング容量Ｃｉとフィードバック容量Ｃｆの容量値の比は先述の（１）式で表される。図７に示した各スイッチは、それぞれに与えられる信号がハイレベルであるときにオンし、信号がローレベルであるときにオフするものとして説明する。
【００４２】
まず、サンプリング期間における動作の説明を行う。時刻ｔ０には、列増幅部１０４で増幅された、画素１００からの信号が、ｆｒｏｍ＿ｃｏｌｕｍｎ＿ａｍｐ端子に与えられているものとする。時刻ｔ０に信号ｓｍｐｌ、ａ＿ｒｅｓ、ｃ＿ｒｅｓがハイレベルになると、対応するスイッチｓｍｐｌ１、ｓｍｐｌ２、フィードバックスイッチａ＿ｒｅｓ、およびスイッチｃ＿ｒｅｓ１、ｃ＿ｒｅｓ２がオンする。これにより、差分増幅部１０６’’では、フィードバック容量Ｃｆが電源電圧ＶＲＥＦにリセットされるとともに、サンプリング容量Ｃｉの両端には基準電圧Ｖｒｅｆ＿ａｍｐと列増幅部１０４で増幅された画素１００からの信号とが与えられる。また、比較部１０７では、入力容量Ｃ１の両端には電源電圧ＶＲＥＳと列増幅部１０４で増幅された画素１００からの信号とが与えられる。入力容量Ｃ２一方の端子には、電源電圧ＶＲＥＳが与えられる。
【００４３】
時刻ｔ１に信号ａ＿ｒｅｓがローレベルになると、サンプリング容量Ｃｉには、列増幅部１０４で増幅された画素１００からの信号が、電源電圧ＶＲＥＦを基準にホールドされる。これと同時に、フィードバック容量Ｃｆには、電源電圧ＶＲＥＦがホールドされる。
また時刻ｔ１には、信号ｓｍｐｌ＿ｏｆがハイレベルになることで、入力容量Ｃ２の他方の端子には、差分増幅部１０６’’のオフセットが与えられる。
時刻ｔ２に信号ｓｍｐｌ＿ｏｆおよびｃ＿ｒｅｓがローレベルになると、電源電圧ＶＲＥＳを基準に、差分増幅部１０６’’のオフセットが入力容量Ｃ２にホールドされる。
時刻ｔ３に信号ｓｍｐｌがローレベルになり、サンプリング容量Ｃｉの他方の端子および入力容量Ｃ１の他方の端子が電気的に浮遊状態となる。
【００４４】
これ以降の動作は実施例１に係る動作と同じなので、説明を省略する。
【００４５】
本実施例によれば、実施例１で得られる効果に加えて、差分増幅部１０６’’で生じるオフセットを低減してＡＤ変換を行えるという効果を奏する。
本実施例によれば、差分増幅部１０６’’のオフセットが比較部１０７でサンプリングされるので、比較部１０７で比較動作を行う際に、このオフセットをアナログ領域で低減することができる。差分増幅部１０６’’は、固有のオフセットを持っているため、光電変換装置の各列にＡＤ変換器を設けるような場合には、光電変換装置を用いて取得する画像にはオフセットが筋となって現れる。従って、本実施例に示す構成を取ることで、画質向上に寄与する。
【００４６】
（実施例４）
図面を参照しながら、本発明に係る第４の実施例を説明する。図９は、本実施例に係るＡＤ変換部の回路ブロック１１３’’’の構成を示す図であって、実施例１に係る回路ブロック１１３を置き換えるものである。以下では、実施例１との違いを中心に説明を行う。図１０は、本実施例に係る動作を示すタイミング図である。上述の各実施例では、差分増幅部と比較部とでそれぞれに差動増幅器を備えていた。これに対して、本実施例では、１つの差動増幅器によって差分増幅部と比較部の機能を果たす点が特徴となっている。言い換えると、ＡＤ変換部の比較部と差分増幅部とで差動増幅器を共有している。
【００４７】
図９において、回路ブロック１１３’’’は、複数のスイッチと、サンプリング容量Ｃｉと、フィードバック容量Ｃｆと、差動増幅器と、を含んで構成される。差動増幅器の正転入力端子には基準電圧Ｖｒｅｆ＿ａｍｐに接続され、反転入力端子は信号φ１５で制御されるスイッチ（第２のスイッチ）を介してサンプリング容量Ｃｉの一方の端子と接続される。さらに、差動増幅器の正転入力端子はフィードバック容量Ｃｆの一方の端子とも接続され、さらに信号ｒｅｓで制御されるスイッチ（第１のスイッチ）を介して第１の参照電圧である電源電圧ＶＲＥＳを供給する不図示の電圧源に接続される。差動増幅器の出力端子は、信号φ１４で制御されるスイッチ（第３のスイッチ）を介してフィードバック容量Ｃｆの他方の端子と接続される。
【００４８】
サンプリング容量Ｃｉの他方の端子は、信号φ１１で制御されるスイッチ（第７のスイッチ）を介して端子ｆｒｏｍ＿ｃｏｌｕｍｎ＿ａｍｐと、信号φ１４で制御されるスイッチ（第８のスイッチ）を介して参照信号ＶＲＡＭＰが供給される入力端子と接続される。
【００４９】
フィードバック容量Ｃｆの他方の端子は、信号φ１１を介して制御されるスイッチ（第４のスイッチ）を介して端子ｆｒｏｍ＿ｃｏｌｕｍｎ＿ａｍｐと接続される。さらに、フィードバック容量Ｃｆの他方の端子は信号φ１２で制御されるスイッチ（第５のスイッチ）を介して参照信号ＶＲＡＭＰが供給される入力端子と、信号φ１３で制御されるスイッチ（第６のスイッチ）を介して電源電圧ＶＲＥＦを供給する不図示の電圧源とも接続される。
【００５０】
次に、図１０に示すタイミング図を参照しながら、本実施例に係るＡＤ変換動作を説明する。本実施例においても、第１の実施例と同様にアナログ信号を２段階でＡＤ変換を行い、上位ビット、下位ビットの変換をそれぞれ２−ｂｉｔで行う。また、増幅モードにおける回路ブロック１１３’’’のゲインを４倍に設定するので、サンプリング容量Ｃｉとフィードバック容量Ｃｆの容量値の比は先述の（１）式で表される。図９に示した各スイッチは、それぞれに与えられる信号がハイレベルであるときにオンし、信号がローレベルであるときにオフするものとして説明する。
【００５１】
時刻ｔ０に信号φ１１、ｒｅｓ、φ１５がハイレベルになり、対応する各スイッチがオンする。これにより、サンプリング容量Ｃｉおよびフィードバック容量Ｃｆの両端にはともに、列増幅部１０４で増幅された、画素からの信号と、基準電圧ＶＲＥＳとの電位差が与えられる。
【００５２】
時刻ｔ２までに信号ｒｅｓ、φ１１およびφ１５がローレベルになり、対応する隠す一致がオフする。これにより、時刻ｔ０で与えられた電位差が、サンプリング容量Ｃｉおよびフィードバック容量Ｃｆにホールドされる。
【００５３】
次に、上位変換期間における動作を説明する。時刻ｔ３に信号φ１２がハイレベルになると、フィードバック容量Ｃｆの他方の端子には、参照信号ＶＲＡＭＰが与えられる。このとき、信号φ１４がローレベルであるので、差動増幅器は出力がフィードバックされないオープンループ状態となり、比較器として動作する。参照信号ＶＲＡＭＰは時刻ｔ３から繊維を開始し、これに同期してカウンタ１０９がカウント動作を開始する。本実施例では、上位変換は２−ｂｉｔである場合を示しているため、参照信号ＶＲＡＭＰは上位変換期間内に４段階遷移する。
【００５４】
サンプリング期間でフィードバック容量にホールドされた信号が「入力信号レベル」として示したレベルＶｉであると仮定する。時刻ｔ４に参照信号ＶＲＡＭＰが入力信号レベルＶｉを上回ると、比較器として動作する差動増幅器の出力ｃｏｍｐ＿ｏｕｔが反転する。制御回路１０８は、信号ｃｏｍｐ＿ｏｕｔが反転したことに動悸して、メモリ１１０に対してこの時刻におけるカウンタ１０９のカウント値を記憶させる。これにより、上位の変換結果であるデジタルコードｃｏｄｅ＿ｈｉが得られる。
【００５５】
また、時刻ｔ４に信号φ１２がローレベル、信号φ１３およびφ１５がハイレベルになる。これにより、入力容量Ｃｉの一方の端子がフィードバック容量Ｃｆの一方の端子と接続されるとともに、フィードバック容量Ｃｆの他方の端子は電源電圧ＶＲＥＦと接続される。
【００５６】
時刻ｔ５に、信号φ１３がローレベルになるのと入れ違いに、信号φ１４がハイレベルになる。これにより差動増幅器はフィードバック容量Ｃｆによってフィードバックがかかるクローズドループ状態となり、基準電圧Ｖｒｅｆ＿ａｍｐを基準に増幅する差動増幅器として動作する。このときのサンプリング容量Ｃｉとフィードバック容量Ｃｆとの容量値の比、および入出力特性はそれぞれ式（１）および（２）で示したとおりである。つまり、上位変換期間に得られた残差信号が４倍のゲインで増幅された増幅残差信号がフィードバック容量Ｃｆに保持される。
【００５７】
その後、時刻ｔ６に信号φ１４およびφ１５がローレベルになり、差動増幅器は再び比較器として動作する。
時刻ｔ７に、参照信号ＶＲＡＭＰがリセットされて上位変換期間が終了する。
時刻ｔ８に信号φ１２がハイレベルになり、フィードバック容量Ｃｆの他方の端子に参照信号ＶＲＡＭＰが与えられる。同じく時刻ｔ８から参照信号ＶＲＡＭＰが遷移を開始し、これに同期してカウンタ１０９がカウント動作を開始する。
時刻ｔ９に、参照信号ＶＲＡＭＰが、増幅された残差信号を上回ると、比較器として動作する差動増幅器の出力ｃｏｍｐ＿ｏｕｔがハイレベルになり、制御回路１０８はメモリ１１０に対してこの時刻におけるカウンタ１０９のカウント値を記憶させる。これにより、下位の変換結果であるデジタルコードｃｏｄｅ＿ｌｏが得られる。
時刻ｔ１０に参照信号ＶＲＡＭＰが定められた最大値に達し、下位変換期間が終了する。
上述の動作で最終的に得られるデジタル信号ｃｏｄｅ＿ｔｏｔａｌは、式（３）で与えられる。
【００５８】
以上で説明した本実施例によれば、実施例１で得られる効果に加えて、回路構成をさらに簡単にすることができるという効果を奏する。特に、列ＡＤＣ形式においては画素ピッチに収まるように回路を形成する必要があるので、回路規模を縮小できる本実施例はその効果が顕著となる。
【００５９】
（実施例５）
図１１を参照しながら、本発明の第５の実施例に係る撮像システムの説明を行う。
【００６０】
撮像システム１１００は、例えば、光学部１１１０、光電変換装置１１２０、映像信号処理部１１３０、記録・通信部１１４０、タイミング制御部１１５０、システムコントロール部１１６０、及び再生・表示部１１７０を含む。光電変換装置１１２０は、先述の各実施例で説明した光電変換装置が用いられる。
【００６１】
レンズなどの光学系である光学部は１１１０、被写体からの光を光電変換装置１１２０の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。光電変換装置１１２０は、タイミング制御部１１５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。
【００６２】
光電変換装置１１２０から出力された信号は、処理回路としての映像信号処理部１１３０に入力され、映像信号処理部１１３０が、プログラムなどによって定められた方法に従って、信号の並び替えなどの処理を行う。光電変換装置１１２０が有するＡＤ変換部において生成された上位変換結果ｃｏｄｅ＿ｈｉおよび下位変換結果ｃｏｄｅ＿ｌｏは、例えば映像信号処理部にてｃｏｄｅ＿ｔｏｔａｌを生成しても良いし、光電変換装置１１２０がこの機能を有しても良い。映像信号処理部１１３０での処理によって生成された画像データとして記録・通信部１１４０に送られる。記録・通信部１１４０は、画像を形成するための信号を再生・表示部１１７０に送り、再生・表示部１１７０に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理部１１３０からの信号を受けて、システムコントロール部１１６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【００６３】
システムコントロール部１１６０は、撮像システムの動作を統括的に制御するものであり、光学部１１１０、タイミング制御部１１５０、記録・通信部１１４０、及び再生・表示部１１７０の駆動を制御する。また、システムコントロール部１１６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール部１１６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。
【００６４】
タイミング制御部１１５０は、制御部であるシステムコントロール部１１６０による制御に基づいて光電変換装置１１２０及び映像信号処理部１１３０の駆動タイミングを制御する。
【００６５】
以上で説明した各実施例は、本発明を実施するための例示的なものであって、本発明の技術的思想を逸脱しない範囲で様々に変更あるいは組み合わせることが可能である。
【符号の説明】
【００６６】
１ 光電変換装置
１００ 画素
１０１ 垂直走査部
１０２ 画素アレイ
１０４ 列増幅部
ＶＬ 列信号線
ＶＲＥＦ 基準電圧
ＶＲＥＳ 電源電圧
【特許請求の範囲】
【請求項１】
参照信号とアナログ信号とを比較する比較部と、
増幅部と、
を有し、
１段階目のＡＤ変換によってｉ−ｂｉｔ（ｉ≧２の整数）のデジタルコードを得、
２段階目のＡＤ変換によってｊ−ｂｉｔ（ｊ≧２の整数）のデジタルコードを得るＡＤ変換回路であって、
該ＡＤ変換回路は、
前記１段階目のＡＤ変換において、前記比較部で前記アナログ信号と前記参照信号との比較を行い、
前記増幅部は、前記アナログ信号と、前記ｉ−ｂｉｔのデジタルコードに対応するアナログ信号と、の差分を増幅した増幅残差信号を出力し、
前記２段階目のＡＤ変換において、前記増幅残差信号を前記参照信号と前記比較部で比較すること、
を特徴とするＡＤ変換回路。
【請求項２】
前記増幅部は差動増幅器を有することを特徴とする、請求項１に記載のＡＤ変換回路。
【請求項３】
前記増幅部は、サンプリング容量とフィードバック容量とをさらに有し、
前記サンプリング容量と前記フィードバック容量との容量値の比に応じたゲインで前記アナログ信号と、前記ｉ−ｂｉｔのデジタルコードに対応するアナログ信号と、の差分を増幅すること
を特徴とする請求項２に記載のＡＤ変換回路。
【請求項４】
前記増幅部は、前記差動増幅器のオフセット信号を前記サンプリング容量に保持させることを特徴とする請求項３に記載のＡＤ変換回路。
【請求項５】
前記比較部と前記増幅部とは、前記差動増幅器を共有することを特徴とする請求項２に記載のＡＤ変換回路。
【請求項６】
前記ＡＤ変換回路は第１ないし第８のスイッチと、サンプリング容量と、フィードバック容量と、を有し、
前記差動増幅器の反転入力端子には、前記第１のスイッチを介して第１の参照電圧が供給されるとともに、前記フィードバック容量の一方の端子と、前記第２のスイッチを介して前記サンプリング容量の一方の端子と接続され、
前記フィードバック容量の他方の端子は、
前記第３のスイッチを介して前記差動増幅器の出力端子と、
前記第４のスイッチを介して前記アナログ信号が入力される入力端子と、
前記第５のスイッチを介して前記参照信号が入力される入力端子と、
にそれぞれ接続され、さらに、前記フィードバック容量の他方の端子には、前記第６のスイッチを介して第２の参照電圧が供給され、
前記サンプリング容量の他方の端子は、
前記第７のスイッチを介して前記アナログ信号が入力される入力端子と、
前記第８のスイッチを介して前記参照信号が入力される入力端子と、にそれぞれ接続されること、
を特徴とする請求項５に記載のＡＤ変換回路。
【請求項７】
比較部と、
増幅部と、
複数ｂｉｔでカウントを行うカウンタと、
メモリと、
を有するＡＤ変換回路であって、
前記メモリは、前記比較部にて比較される参照信号とアナログ信号との大小関係が反転した時点における、前記カウンタのカウント値を保持し、
前記増幅部は、前記参照信号と前記アナログ信号との大小関係が反転した時点における、前記アナログ信号と前記参照信号との差分を増幅した残差信号を出力し、
前記メモリは、さらに、前記比較部にて比較される前記参照信号と前記残差信号との大小関係が反転した時点における、前記カウンタのカウント値を保持すること、
を特徴とするＡＤ変換回路。
【請求項８】
前記参照信号は、前記アナログ信号と比較される時には時間に対して階段状に変化し、
前記残差信号と比較される時には時間に対してスロープ状に変化すること
を特徴とする請求項１ないし７のいずれかに記載のＡＤ変換回路。
【請求項９】
前記ｊ−ｂｉｔのデジタルコードは、エラー補正用の冗長ビットを含むことを特徴とする請求項１ないし８のいずれかに記載のＡＤ変換回路。
【請求項１０】
前記参照信号は、前記１段階目のＡＤ変換においては、時間に対して階段状に変化し、
前記２段階目のＡＤ変換においては、時間に対してスロープ状に変化すること
を特徴とする請求項１ないし９のいずれかに記載のＡＤ変換回路。
【請求項１１】
参照信号とアナログ信号とを比較する比較部と、
増幅部と、を有するＡＤ変換回路であって、
前記増幅部は、前記アナログ信号または前記参照信号が選択的に入力され、
前記比較部は、前記アナログ信号と、前記参照信号と、前記増幅部の出力と、のいずれかが、選択的に入力されること
を特徴とするＡＤ変換回路。
【請求項１２】
前記増幅部は、一の容量を介して前記アナログ信号または前記参照信号が入力され、
前記比較部は、別の一の容量を介して前記アナログ信号と、前記参照信号と、前記増幅部の出力と、のいずれかが入力されること
を特徴とする請求項１１に記載のＡＤ変換回路。
【請求項１３】
複数の画素を有する列を複数有し、
前記列の各々に対応して、請求項１ないし１２のいずれかに記載のＡＤ変換回路が設けられたことを特徴とする光電変換装置。
【請求項１４】
複数の前記ＡＤ変換回路に対して共通の前記参照信号が供給されることを特徴とする請求項１３に記載の光電変換装置。
【請求項１５】
請求項１３または１４に記載の光電変換装置と、
前記画素に像を形成する光学系と、
前記光電変換装置から出力された信号を処理して画像データを生成する映像信号処理部と、をさらに備えたこと
を特徴とする撮像システム。
【請求項１６】
増幅部と、
比較部と、
を有するＡＤ変換器の駆動方法であって、
アナログ信号と参照信号とを前記比較部で比較することでｉ−ｂｉｔ（ｉ≧２の整数）のデジタルコードを得る第１のステップと、
前記ｉ−ｂｉｔのデジタルコードに対応する前記参照信号と前記アナログ信号との差信号を前記増幅部で増幅する第２のステップと、
前記増幅後の差信号と前記参照信号とを前記比較部で比較することでｊ−ｂｉｔ（ｊ≧２の整数）のデジタルコードを得る第３のステップと、
を行うことを特徴とするＡＤ変換器の駆動方法。
【請求項１】
参照信号とアナログ信号とを比較する比較部と、
増幅部と、
を有し、
１段階目のＡＤ変換によってｉ−ｂｉｔ（ｉ≧２の整数）のデジタルコードを得、
２段階目のＡＤ変換によってｊ−ｂｉｔ（ｊ≧２の整数）のデジタルコードを得るＡＤ変換回路であって、
該ＡＤ変換回路は、
前記１段階目のＡＤ変換において、前記比較部で前記アナログ信号と前記参照信号との比較を行い、
前記増幅部は、前記アナログ信号と、前記ｉ−ｂｉｔのデジタルコードに対応するアナログ信号と、の差分を増幅した増幅残差信号を出力し、
前記２段階目のＡＤ変換において、前記増幅残差信号を前記参照信号と前記比較部で比較すること、
を特徴とするＡＤ変換回路。
【請求項２】
前記増幅部は差動増幅器を有することを特徴とする、請求項１に記載のＡＤ変換回路。
【請求項３】
前記増幅部は、サンプリング容量とフィードバック容量とをさらに有し、
前記サンプリング容量と前記フィードバック容量との容量値の比に応じたゲインで前記アナログ信号と、前記ｉ−ｂｉｔのデジタルコードに対応するアナログ信号と、の差分を増幅すること
を特徴とする請求項２に記載のＡＤ変換回路。
【請求項４】
前記増幅部は、前記差動増幅器のオフセット信号を前記サンプリング容量に保持させることを特徴とする請求項３に記載のＡＤ変換回路。
【請求項５】
前記比較部と前記増幅部とは、前記差動増幅器を共有することを特徴とする請求項２に記載のＡＤ変換回路。
【請求項６】
前記ＡＤ変換回路は第１ないし第８のスイッチと、サンプリング容量と、フィードバック容量と、を有し、
前記差動増幅器の反転入力端子には、前記第１のスイッチを介して第１の参照電圧が供給されるとともに、前記フィードバック容量の一方の端子と、前記第２のスイッチを介して前記サンプリング容量の一方の端子と接続され、
前記フィードバック容量の他方の端子は、
前記第３のスイッチを介して前記差動増幅器の出力端子と、
前記第４のスイッチを介して前記アナログ信号が入力される入力端子と、
前記第５のスイッチを介して前記参照信号が入力される入力端子と、
にそれぞれ接続され、さらに、前記フィードバック容量の他方の端子には、前記第６のスイッチを介して第２の参照電圧が供給され、
前記サンプリング容量の他方の端子は、
前記第７のスイッチを介して前記アナログ信号が入力される入力端子と、
前記第８のスイッチを介して前記参照信号が入力される入力端子と、にそれぞれ接続されること、
を特徴とする請求項５に記載のＡＤ変換回路。
【請求項７】
比較部と、
増幅部と、
複数ｂｉｔでカウントを行うカウンタと、
メモリと、
を有するＡＤ変換回路であって、
前記メモリは、前記比較部にて比較される参照信号とアナログ信号との大小関係が反転した時点における、前記カウンタのカウント値を保持し、
前記増幅部は、前記参照信号と前記アナログ信号との大小関係が反転した時点における、前記アナログ信号と前記参照信号との差分を増幅した残差信号を出力し、
前記メモリは、さらに、前記比較部にて比較される前記参照信号と前記残差信号との大小関係が反転した時点における、前記カウンタのカウント値を保持すること、
を特徴とするＡＤ変換回路。
【請求項８】
前記参照信号は、前記アナログ信号と比較される時には時間に対して階段状に変化し、
前記残差信号と比較される時には時間に対してスロープ状に変化すること
を特徴とする請求項１ないし７のいずれかに記載のＡＤ変換回路。
【請求項９】
前記ｊ−ｂｉｔのデジタルコードは、エラー補正用の冗長ビットを含むことを特徴とする請求項１ないし８のいずれかに記載のＡＤ変換回路。
【請求項１０】
前記参照信号は、前記１段階目のＡＤ変換においては、時間に対して階段状に変化し、
前記２段階目のＡＤ変換においては、時間に対してスロープ状に変化すること
を特徴とする請求項１ないし９のいずれかに記載のＡＤ変換回路。
【請求項１１】
参照信号とアナログ信号とを比較する比較部と、
増幅部と、を有するＡＤ変換回路であって、
前記増幅部は、前記アナログ信号または前記参照信号が選択的に入力され、
前記比較部は、前記アナログ信号と、前記参照信号と、前記増幅部の出力と、のいずれかが、選択的に入力されること
を特徴とするＡＤ変換回路。
【請求項１２】
前記増幅部は、一の容量を介して前記アナログ信号または前記参照信号が入力され、
前記比較部は、別の一の容量を介して前記アナログ信号と、前記参照信号と、前記増幅部の出力と、のいずれかが入力されること
を特徴とする請求項１１に記載のＡＤ変換回路。
【請求項１３】
複数の画素を有する列を複数有し、
前記列の各々に対応して、請求項１ないし１２のいずれかに記載のＡＤ変換回路が設けられたことを特徴とする光電変換装置。
【請求項１４】
複数の前記ＡＤ変換回路に対して共通の前記参照信号が供給されることを特徴とする請求項１３に記載の光電変換装置。
【請求項１５】
請求項１３または１４に記載の光電変換装置と、
前記画素に像を形成する光学系と、
前記光電変換装置から出力された信号を処理して画像データを生成する映像信号処理部と、をさらに備えたこと
を特徴とする撮像システム。
【請求項１６】
増幅部と、
比較部と、
を有するＡＤ変換器の駆動方法であって、
アナログ信号と参照信号とを前記比較部で比較することでｉ−ｂｉｔ（ｉ≧２の整数）のデジタルコードを得る第１のステップと、
前記ｉ−ｂｉｔのデジタルコードに対応する前記参照信号と前記アナログ信号との差信号を前記増幅部で増幅する第２のステップと、
前記増幅後の差信号と前記参照信号とを前記比較部で比較することでｊ−ｂｉｔ（ｊ≧２の整数）のデジタルコードを得る第３のステップと、
を行うことを特徴とするＡＤ変換器の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１９９７６９（Ｐ２０１２−１９９７６９Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６２４６３（Ｐ２０１１−６２４６３）
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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