ＰＬＬ周波数シンセサイザ
【課題】デジタル制御発振器の周波数を安定して制御する。
【解決手段】ＰＬＬ周波数シンセサイザ（１０１）は、基準クロック信号とＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器（２）と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタ（４）と、第１のクロック信号に同期して、整数値に相当する第１のデジタル制御信号を出力する周波数制御部（６）と、第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として小数値を表す第２のデジタル制御信号を出力する周波数制御部（７）であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、第２のデジタル制御信号の取り得る値の範囲をロック時の範囲に制限する周波数制御部と、第１および第２のデジタル制御信号によるそれぞれの周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器（１０）とを備えている。
【解決手段】ＰＬＬ周波数シンセサイザ（１０１）は、基準クロック信号とＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器（２）と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタ（４）と、第１のクロック信号に同期して、整数値に相当する第１のデジタル制御信号を出力する周波数制御部（６）と、第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として小数値を表す第２のデジタル制御信号を出力する周波数制御部（７）であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、第２のデジタル制御信号の取り得る値の範囲をロック時の範囲に制限する周波数制御部と、第１および第２のデジタル制御信号によるそれぞれの周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器（１０）とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信装置及び無線測定器などに用いるＰＬＬ周波数シンセサイザに関する。
【背景技術】
【０００２】
従来、デジタル制御発振器ＤＣＯ（Digitally-Controlled Oscillator）を備え、周波数分解能を向上させるために△Σ変調器によるディザリングを利用するＡＤＰＬＬ（All-Digital Phase-Locked Loop）周波数シンセサイザがある。この種のＡＤＰＬＬ周波数シンセサイザは、例えば、特許文献１に開示されている。図１７は、特許文献１に開示された従来のＡＤＰＬＬ周波数シンセサイザ１０５の構成を示す図である。
【０００３】
図１７において、デジタル制御発振器（ＤＣＯ）１１０は、バラクタアレイ１１１と、バラクタアレイ１１２と、インダクタ素子１１３と、負性抵抗素子１１４とで構成される。バラクタアレイ１１１及びバラクタアレイ１１２は、それぞれ複数のバラクタを有している。全てのバラクタは、同じ容量である。そして、各バラクタの容量値は、２値の制御信号で制御される。そして、バラクタの容量値が制御されることにより、ＤＣＯ１１０の発振周波数ｆＣＫＶが制御される。
【０００４】
この発振周波数ｆＣＫＶは、バラクタアレイ１１１及びバラクタアレイ１１２の合計容量値Ｃと、インダクタ素子１１３のインダクタンス値Ｌを用いて、式（１）で表される。
【０００５】
【数１】
【０００６】
具体的には、バラクタの容量値は、次のように制御される。まず、位相比較器８２は、リファレンス信号ＦＲＥＦの位相とＤＣＯ１１０の出力ＣＫＶの位相とを比較して位相誤差信号を生成する。そして、ループフィルタ８４は、位相誤差信号をフィルタリングし、フィルタリング後の位相誤差信号をＤＣＯ制御信号ＴＵＮＥ_Ｔとして出力する。ＴＵＮＥ_Ｔ信号は、整数部と小数部とで構成される。そして、整数部はトラッキングバラクタ制御部８６に入力され、小数部はトラッキングバラクタ制御部８７に入力される。
【０００７】
トラッキングバラクタ制御部８６は、整数部をＯＴＷ（Oscillator Tuning Word） Ｉｎｔｅｇｅｒ信号に変換し、このＯＴＷ Ｉｎｔｅｇｅｒ信号をバラクタアレイ１１１へ出力することにより、バラクタアレイ１１１の容量を調整する。一方、トラッキングバラクタ制御部８７は、小数部をＯＴＷ Ｆｒａｃｔ信号に変換し、このＯＴＷ Ｆｒａｃｔ信号をバラクタアレイ１１２へ出力することにより、バラクタアレイ１１２の容量を調整する。トラッキングバラクタ制御部８７は、△Σ変調器を含む。
【０００８】
以上のように、従来のＡＤＰＬＬ周波数シンセサイザでは、ネガティブフィードバック系が構成され、ＰＬＬ（Phase Locked Loop）動作が行われる。
【０００９】
ところで、トラッキングバラクタ制御部８６はリファレンス信号ＦＲＥＦをＣＫＶでリタイミングした信号であるＣＫＲクロックに同期して動作し、トラッキングバラクタ制御部８７は、ＣＫＶを分周器８５で分周した信号であるＣＫＶＤクロックに同期して動作する。そして、ＣＫＶＤ周波数は、ＣＫＲ周波数よりも充分に大きく設定される。これにより、トラッキングバラクタ制御部８７の△Σ変調器によるディザリング効果が得られるとともに、ＣＫＶ信号の周波数分解能が向上する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２００２／０１５９５５５号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記した従来のＡＤＰＬＬ周波数シンセサイザ１０５では、クロック信号ＣＫＲと、クロック信号ＣＫＶＤとが非同期であることにより、ＯＴＷ Ｉｎｔｅｇｅｒ信号の変化のタイミングとＯＴＷ Ｆｒａｃｔ信号の変化のタイミングとが通常ミスマッチする。従って、ＤＣＯ制御信号ＴＵＮＥ_Ｔの値がターゲット発振周波数に対応するターゲット値に近づいていても、ＴＵＮＥ_Ｔのターゲット値に対応して定まるＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）のターゲット値が整数値に近い場合には、このターゲット値と、実際のＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）との誤差が、一時的に大きくなってしまう現象が発生する。そして、この現象が繰り返し発生することにより、ＡＤＰＬＬ周波数シンセサイザの位相雑音特性が劣化する問題がある。
【００１２】
なお、以下では、記述を簡潔にするために、ＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値に対応して定まるＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）のターゲット値を、単にＴＵＮＥ_Ｔのターゲット値と呼ぶこととする。
【００１３】
図１８を用いて、上述した問題について詳述する。例えば、ＴＵＮＥ_Ｔのターゲット値（目標ＯＴＷ）が整数値１２２に近い１２２．０９であるとする。なお、トラッキングバラクタ制御部８７の△Σ変調器の出力（つまり、ＯＴＷ Ｆｒａｃｔ）は、クロックＣＫＶＤに同期して０，１，２，３のいずれかの値を出し、長時間の平均値としてＴＵＮＥ_Ｔのターゲット値の小数値＋一部整数（０か１か２）付近の値となるように変動する。この場合、ＴＵＮＥ_Ｔのターゲット値に対応するＯＴＷ Ｉｎｔｅｇｅｒ、ＯＴＷ Ｆｒａｃｔの値の組は、ＯＴＷ Ｉｎｔｅｇｅｒが１２０でＯＴＷ Ｆｒａｃｔが２．０９か、ＯＴＷ Ｉｎｔｅｇｅｒが１２１でＯＴＷ Ｆｒａｃｔが１．０９かの２通りが考えられる。今、ＣＫＲの或る立ち上がり時刻（例えば図１８の１．７７６８msec付近）において、ＴＵＮＥ_Ｔの値は整数値１２２をわずかに下回る１２１．９９であり、整数部ＴＵＮＥ_Ｔ Ｉｎｔｅｇｅｒの１２１、小数部ＴＵＮＥ_Ｔ Ｆｒａｃｔの０．９９に対応して、ＯＴＷ Ｉｎｔｅｇｅｒの値が１２０、ＯＴＷ Ｆｒａｃｔの値が１．９９と割り振られている。この時、小数部の平均値が１．９９付近となるように、△Σ変調器の出力はほとんど１、２、３のいずれかの値で変動する。したがって、この時点で、ＴＵＮＥ_Ｔのターゲット値１２２．０９と、ＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）の平均値との誤差（以下、単に誤差と記す）は、ほぼ０となっている。
【００１４】
ところが、この状態からＴＵＮＥ_Ｔの値がわずかに変化し、１２２を超えて１２２．０１となった場合（図１８の１．７７７msec付近）、ＴＵＮＥ_Ｔの整数部、小数部の値に対応して、ＯＴＷ Ｉｎｔｅｇｅｒの値が１２１、ＯＴＷ Ｆｒａｃｔの値が１．０１と割り振られ、「桁上がり」が発生する。ここで、「桁上がり」とは、ＴＵＮＥ_Ｔの整数部の値が１増加すること意味する。また、「桁下がり」とは、ＴＵＮＥ_Ｔの整数部の値が１減少すること意味する。
【００１５】
この桁上がり直後のＣＫＶＤに同期して、△Σ変調器の出力は、ＯＴＷ Ｆｒａｃｔの平均値を１．０１にするために、それまでのほとんど１、２、３の値のいずれかで変動していた状態から、ほとんど０、１、２の値のいずれかで変動する状態に変化する。一方、ＯＴＷ Ｉｎｔｅｇｅｒの値を変更するクロック信号の周波数はＣＫＶＤに比べ一般に低いため、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＯＴＷ Ｆｒａｃｔの変動の変化のタイミングから遅れて、１２０から１２１へ変化する。
【００１６】
従って、ＯＴＷ Ｆｒａｃｔの値の変動状態の変化が起きてからしばらくの間、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＴＵＮＥ_Ｔに対応した整数値である１２１から１ずれた状態が続くことになり、この結果、ＴＵＮＥ_Ｔのターゲット値とＯＴＷ（Ｔｏｔａｌ）との誤差が、一時的に大きくなってしまう（図１８の矢印で示す区間）。
【００１７】
このようなＴＵＮＥ_Ｔのターゲット値とＯＴＷ（Ｔｏｔａｌ）との誤差が一時的に増加する現象は、「桁下がり」が生じる場合にも、起こり得る。例えば、ＴＵＮＥ_Ｔのターゲット値が同じく整数値に近い１２２．０９であり、ＣＫＲの或る立ち上がり時刻におけるＴＵＮＥ_Ｔの値が、１２２．０２である状態を考える。この状態では、ＴＵＮＥ_Ｔの値に対応して、例えば、ＯＴＷ Ｉｎｔｅｇｅｒの値が１２１、ＯＴＷ Ｆｒａｃｔの値が１．０２と割り振られていたとする。０、１、２、３のいずれかの値を出力する△Σ変調器が用いられる場合、ＯＴＷ Ｆｒａｃｔの平均値を１．０２とするためには、△Σ変調器の出力は、ほとんど０、１、２のいずれかの値で変動する。こうして、ＴＵＮＥ_Ｔのターゲット値と、ＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）の平均値との誤差は、略０となっている。
【００１８】
ところが、この状態からＴＵＮＥ_Ｔの値が例えば１２１．９９へわずかに変化すると、「桁下がり」が生じる。
【００１９】
この桁下がり直後のＣＫＶＤに同期して、△Σ変調器の出力（つまり、ＯＴＷ Ｆｒａｃｔ）は、平均値を１．９９にするために、ほとんど０、１、２の値のいずれかで変動していた状態から、ほとんど１、２、３の値のいずれかで変動する状態に変化する。一方、クロック信号の周波数の違いに起因して、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＯＴＷ Ｆｒａｃｔの変化タイミングに遅れて、１２１から１２０へ変化する。
【００２０】
従って、ＯＴＷ Ｆｒａｃｔの値の変動状態の変化が起きてからしばらくの間、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＴＵＮＥ_Ｔの相応しい整数値である１２０から１ずれた状態が続くことになり、この結果、誤差が一時的に大きくなってしまう。
【００２１】
以上のように、ＴＵＮＥ_Ｔのターゲット値が整数値に近い場合には、「桁上がり」や「桁下がり」が発生し、ＴＵＮＥ_Ｔのターゲット値と、ＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）との誤差が、一時的に大きくなってしまう現象が発生しやすく、この現象が頻繁に発生した場合、その結果として、ＡＤＰＬＬ周波数シンセサイザの位相雑音特性が劣化してしまう。
【００２２】
本発明は、かかる点に鑑みてなされたものであり、位相雑音特性を向上するＰＬＬ周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記課題を解決するため本発明によって次のような解決手段を講じた。すなわち、ＰＬＬ周波数シンセサイザは、基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、第１のクロック信号に同期して、整数値に相当する第１のデジタル制御信号を出力する第１の周波数制御部と、第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として小数値を表す第２のデジタル制御信号を出力する周波数制御部であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、第２のデジタル制御信号の取り得る値の範囲を当該ロック時の範囲に制限する第２の周波数制御部と、第１のデジタル制御信号による周波数制御および第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えているものとする。
【００２４】
これによると、ＰＬＬ周波数シンセサイザがロック状態にあるときに小数値が変化しても第２のデジタル制御信号はその変化に追従しないため、第２のデジタル制御信号によって表される小数値が一定となる。したがって、第２のデジタル制御信号の取り得る値の範囲の変化に起因する第１のデジタル制御信号の変化がなくなるため、ロック状態における第１および第２のデジタル制御信号による周波数制御の組み合わせが一定に保たれる。
【００２５】
また、ＰＬＬ周波数シンセサイザは、基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、第１のクロック信号に同期して、整数値に相当する第１のデジタル制御信号を出力する周波数制御部であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、当該ロック時の第１のデジタル制御信号を固定的に出力する第１の周波数制御部と、第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として小数値を表す第２のデジタル制御信号を出力する第２の周波数制御部と、第１のデジタル制御信号による周波数制御および第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えているものとする。
【００２６】
これによると、ＰＬＬ周波数シンセサイザがロック状態にあるときに整数値が変化してもその変化の前後で第１のデジタル制御信号は同じになる。したがって、第２のデジタル制御信号が小数値の変化に追従しても第２のデジタル制御信号は周波数の高いクロック信号に同期するため、ＰＬＬ周波数シンセサイザのフィードバック制御によりすぐにロック時点の小数値を表すようになる。これにより、ロック状態における第１および第２のデジタル制御信号による周波数制御の組み合わせが一定に保たれる。
【００２７】
あるいは、ＰＬＬ周波数シンセサイザは、基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、第１のクロック信号に同期して、整数値に相当する第１のデジタル制御信号を出力する第１の周波数制御部と、第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として小数値を表す第２のデジタル制御信号を出力する周波数制御部であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、整数値が変化してから第１のデジタル制御信号が変化するまでの間において整数値の変化分を補償する第２の周波数制御部と、第１のデジタル制御信号による周波数制御および第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えているものとする。
【００２８】
これによると、ＰＬＬ周波数シンセサイザがロック状態にあるときに、整数値が変化してもその変化分が補償されるため、第１および第２のデジタル制御信号による周波数制御の組み合わせが一定に保たれる。
【００２９】
あるいは、ＰＬＬ周波数シンセサイザは、基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、第１のクロック信号に同期して、整数値に相当する第１のデジタル制御信号を出力する第１の周波数制御部と、第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として小数値を表す第２のデジタル制御信号を出力する第２の周波数制御部と、第１のクロック信号として、基準クロック信号を当該ＰＬＬ周波数シンセサイザの出力信号でリタイミングしたリタミングクロックをさらに第２のクロック信号でリタイミングしたクロック信号を生成するクロック生成部と、第１のデジタル制御信号による周波数制御および第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えているものとする。
【００３０】
これによると、第１のデジタル制御信号は、整数値が変化するタイミングから第２のクロック信号の数周期前後に出力される。すなわち、第１のデジタル制御信号が整数値の変化に追従する時間が短くなる。また、第２のデジタル制御信号は周波数の高いクロック信号に同期するため、小数値の変化にすぐに追従する。これにより、ＰＬＬ周波数シンセサイザがロック状態にあるときに、デジタル制御発振器が所望の周波数で発振するための制御値と第１および第２のデジタル制御信号の和との差がなくなるため、デジタル制御発振器の周波数制御が安定する。
【発明の効果】
【００３１】
本発明によれば、相雑音特性が向上するＰＬＬ周波数シンセサイザを提供することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図２】図１の制限機能付ＯＴＦの構成例を示すブロック図である。
【図３】本発明の第１の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの動作を示すフロー図である。
【図４】本発明の第１の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの動作のシミュレーション結果を示す図である。
【図５】本発明の第２の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図６】図５の固定機能付ＯＴＩの構成例を示すブロック図である。
【図７】本発明の第２の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの動作のシミュレーション結果を示す図である。
【図８】本発明の第３の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図９】図８の補償機能付ＯＴＦの構成例を示すブロック図である。
【図１０】本発明の第３の実施の形態のＤＣＯ制御信号と容量制御信号の変化の一例を示す図である。
【図１１】本発明の第３の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの動作のシミュレーション結果を示す図である。
【図１２】本発明の第４の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図１３】図１２のクロック生成部の構成例を示すブロック図である。
【図１４】本発明の第４の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの動作のシミュレーション結果を示す図である。
【図１５】応用例に係る無線通信機器の構成図である。
【図１６】応用例に係る無線通信機器が搭載されたテレビである。
【図１７】従来のＡＤＰＬＬ周波数シンセサイザの構成を示す図である。
【図１８】従来のＡＤＰＬＬ周波数シンセサイザのＤＣＯ制御信号の変化の一例を示す図である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、実施の形態において、同一の構成要素には同一の符号を付し、その説明は重複するので省略する。
【００３４】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。ＡＤＰＬＬ周波数シンセサイザ１０１は、デジタル制御発振器（ＤＣＯ）１０と、分周器５と、フリップフロップ３と、位相比較器２と、ループフィルタ４と、トラッキングバラクタ制御部としてのＯＴＩ６（Oscillator Tuning Integer）と、ＯＴＦ７（Oscillator Tuning Fract）とを有する。
【００３５】
バラクタの容量値は、次のように制御される。まず、位相比較器２は、リファレンス信号ＦＲＥＦの位相とＤＣＯ１０の出力ＣＫＶの位相とを比較して位相誤差信号を生成する。そして、ループフィルタ４は、位相誤差信号をフィルタリングし、フィルタリング後の位相誤差信号をＤＣＯ制御信号ＴＵＮＥ_Ｔとして出力する。ＴＵＮＥ_Ｔは、整数部（以下、ＴＵＮＥ_Ｉと称する。）と小数部（以下、ＴＵＮＥ_Ｆと称する。）とで構成される。そして、ＴＵＮＥ_ＩはＯＴＩ６へ、ＴＵＮＥ_ＦはＯＴＦ７へ各々入力される。
【００３６】
ＯＴＩ６は、ＴＵＮＥ_ＩをＯＴＷ（Oscillator Tuning Word） Ｉｎｔｅｇｅｒ信号（以下、ＯＴＷ_Ｉと称する。）に変換し、このＯＴＷ_Ｉをバラクタアレイ１１へ出力することにより、バラクタアレイ１１の容量を調整する。一方、ＯＴＦ７は、ＴＵＮＥ_ＦをＯＴＷ Ｆｒａｃｔ信号（以下、ＯＴＷ_Ｆと称する。）に変換する。ＯＴＦ７は、入力されたＴＵＮＥ_Ｆに対して後述する所定の処理を施して、ＯＴＷ_Ｆをバラクタアレイ１２へ出力することにより、バラクタアレイ１２の容量を調整する。
【００３７】
図２は、制限機能付ＯＴＦ７の構成例を示すブロック図である。図２において、ＯＴＦ７は、信号生成部７１と平均値算出部７２とリミッタ７３とで構成される。
【００３８】
信号生成部７１は、従来のトラッキングバラクタ制御部８７の出力ＯＴＷ_Ｆと同様に平均値としてＴＵＮＥ_Ｆに相当するデジタル信号ＳＤを生成する。平均値算出部７２は、ロック検出信号及びＳＤ信号を入力とし、ロック検出後の、すなわちＰＬＬロックした後の所定区間のＳＤの平均値を算出し、算出結果をＯＴＷaveとしてリミッタ７３に出力する。リミッタ７３は、ＳＤ及びＯＴＷaveを入力とし、ＯＴＷaveの値に基づいてＳＤに所定の制限をかけ、その制限されたＳＤをＯＴＷ_Ｆとして出力する。
【００３９】
図３は、制限機能付ＯＴＦ７による制御処理のフローチャートである。図３に示すように、先ずＡＤＰＬＬ周波数シンセサイザ１０１のトラッキング動作が開始され、ＤＣＯ１０の発振周波数が所望の周波数範囲に収束（ＰＬＬロック）するまでＳＤをそのままＯＴＷ_ Ｆとして出力する（Ｓ１、Ｓ２）。そして、ＤＣＯ１０の発振周波数が所望の周波数範囲に収束（ＰＬＬロック）すると、そのロック時点から所定区間（例えばＣＫＶＤ３２周期分）のＳＤの平均値ＯＴＷaveを算出する（Ｓ３）。そして、ＯＴＷaveが所定の範囲１（例えば０以上１．２５未満）内か所定の範囲２（例えば１．７５以上３未満）内かどうかを判定する（Ｓ４、Ｓ７）。所定の範囲１にある場合、ＯＴＷ_Ｆの上限を例えば２とし、ＳＤが２を超える場合はすべてＯＴＷ_Ｆ＝２とし、ＳＤが２以下の場合にはＳＤの値をそのままＯＴＷ_Ｆとして出力する（Ｓ５）。所定の範囲２にある場合、ＯＴＷ_Ｆの下限を例えば１とし、ＳＤが１未満の場合はすべてＯＴＷ_Ｆ＝１とし、ＳＤが１以上の場合にはＳＤの値をそのままＯＴＷ_Ｆとして出力する（Ｓ８）。ＯＴＷaveが所定の範囲１、２のどちらでもない場合には、ＳＤは整数から遠くはなれており、従来の課題で述べた桁上がりや桁下がりが発生する危険はないと判断し、ＳＤの値をそのままＯＴＷ_Ｆとして出力する（Ｓ１０）。このように、ＯＴＦ７ではＰＬＬロック時におけるＳＤの平均値を算出し、平均値が範囲１や範囲２のように整数に近い場合には、桁上がりや桁下がりを発生させないように強制的にＯＴＷ_Ｆを制限する。なお、Ｓ５、Ｓ８、Ｓ１０の処理はロック検出信号がロック状態であることを示している間繰り返し行われ、ＰＬＬがロック状態から外れると、再びトラッキング動作に戻りＤＣＯ１０の発振周波数が所望の周波数範囲に収束（ＰＬＬロック）するまでＳＤをＯＴＷ_Ｆとして出力する（Ｓ１、Ｓ２）。
【００４０】
このようなＡＤＰＬＬ周波数シンセサイザ１０１の動作のシミュレーション結果が、図４に示されている（図４の「本発明」）。なお、図４には比較のために、図１７に示した従来のＡＤＰＬＬ周波数シンセサイザ１０５のシミュレーション結果もあわせて示している（図４の「従来」）。図４の結果から分かるように、本実施の形態のＡＤＰＬＬ周波数シンセサイザ１０１では、ＴＵＮＥ_Ｔのターゲット値が整数値に近い場合でも、ロック検出後はＴＵＮＥ_Ｆの値に追従するＳＤの値を強制的に制限して追従させないようにしたＯＴＷ_Ｆを出力してバラクタアレイ１２の容量を調整するため、桁上がりや桁下がりによる誤差が発生しにくくなり、位相雑音特性が従来に比べ大幅に改善される。
【００４１】
なお、以上の説明では、ロック時点から所定区間のＳＤの平均値ＯＴＷaveを算出する（Ｓ３）としたが、これに限らず、ロック検出の有無にかかわらず常時所定区間の平均値ＯＴＷaveを算出しておき、ロック検出直後にすぐに直前の平均値ＯＴＷaveの算出結果を用いてＯＴＷ_Ｆに制限をかけても良い。また、ロック検出条件が甘い場合には、ロック検出信号がロック状態を示したとしても、ＳＤの平均値が未だ十分に収束していない場合も考えられる。そのような場合にはロック時点からではなく、ロック時点から所定時間経過後の所定区間のＳＤの平均値算出結果を用いることが望ましい。
【００４２】
また、以上の説明では、ロック検出信号を外部からＯＴＦ７に入力してロック状態を判断するものとしたが、これに限らず、ロック状態の判定（図３のＳ２，Ｓ６、Ｓ９、Ｓ１１）をＯＴＦ７内部で行うものとしても良い。ＰＬＬロック状態の判定をＯＴＦ７内部で行う方法としては、例えば、所定区間のＳＤの平均値（あるいはＯＴＷ_Ｉ＋ＳＤの平均値）を所定の周期で複数回算出し、複数の算出値の差異が所定範囲内の場合にはＰＬＬロック状態にあるものとすれば良い。
【００４３】
また、以上の説明では、ＯＴＷ_Ｆに制限をかける判断基準として、所定区間のＳＤの平均値を用いたが、判断基準はこれに限らず、例えば所定区間のＳＤの最大値や最小値、あるいは所定区間のＳＤ中に存在するＳＤの取り得る値の最大値（又は最小値）の個数等、ＳＤの変動パターンの何らかの特徴を判断基準として用いることも可能である。例えば、ＳＤの取り得る値が０，１，２，３の場合に、所定区間のＳＤの値に３が一度も含まれない場合には、ＳＤの変動は０から２の間で安定していると判断し、ＯＴＷ_Ｆの上限を２とする図３のＳ５の動作を行い、所定区間のＳＤの値に０が一度も含まれない場合には、ＳＤの変動は１から３の間で安定していると判断し、ＯＴＷ_Ｆの下限を１とする図３のＳ８の動作を行うようにしても良い。
【００４４】
なお、以上の説明では、ＳＤの取り得る値が０，１，２，３とし、ＰＬＬロック状態におけるＯＴＷ_Ｆの出力制限範囲を０から２と１から３の２通りに制限したが、ＯＴＦ７に備えた△Σ変調器の次数によりＳＤの取り得る値は異なるため、△Σ変調器の次数応じて、ＯＴＷ_Ｆの出力制限範囲を変更してもよい。
【００４５】
また、ＯＴＦ７は、図２のリミッタ７３及び平均値算出部７２に替えて、信号生成部７１の入力段にラッチ部を設けて、ＡＤＰＬＬ周波数シンセサイザ１０１がロック後所定時間経過するまではＴＵＮＥ_Ｆをそのまま信号生成部７１に与え、ロック後所定時間経過時のＴＵＮＥ_Ｆの値をラッチして、ロック後所定時間経過後ロック状態が続く間はそのラッチしたＴＵＮＥ_Ｆに平均的に相当するＯＴＷ_Ｆを出力してもよい。
【００４６】
＜第２の実施の形態＞
図５は、本発明の第２の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。図６は、固定機能付ＯＴＩの構成例を示すブロック図である。図６において、ＯＴＩ１６は、ラッチ回路１６１を具備している。
【００４７】
ラッチ回路１６１は、ロック検出信号及びＴＵＮＥ_Ｉを入力とし、ロック検出直後のＴＵＮＥ_Ｉの値を保持し、その保持した値をＯＴＷ_Ｉとして出力する。なお、ＴＵＮＥ_Ｆは常にそのままＯＴＷ_Ｆとして出力される。また、ロック検出後、所定時間経過するまでは、ＴＵＮＥ_ＩもそのままＯＴＷ_Ｉとして出力される。
【００４８】
このようなＡＤＰＬＬ周波数シンセサイザ１０２の動作のシミュレーション結果が、図７に示されている（図７の「本発明」）。なお、図７には比較のために、図７に示した従来のＡＤＰＬＬ周波数シンセサイザ１０５のシミュレーション結果もあわせて示している（図７の「従来」）。図７の結果から分かるように、本実施の形態のＡＤＰＬＬ周波数シンセサイザ１０２では、ＴＵＮＥ_Ｔのターゲット値が整数値に近い場合でも、ロック検出後はＴＵＮＥ_Ｉの値に追従するＯＴＷ_Ｉの値を強制的に制限して追従させないようにしたＯＴＷ_Ｉを出力してバラクタアレイ１１の容量を調整するため、桁上がりや桁下がりによる誤差が発生しにくくなり、位相雑音特性が従来に比べ大幅に改善される。
【００４９】
なお、以上の説明では、ロック直後のＴＵＮＥ_Ｉの値を保持するとしたが、これに限らず、ロック検出直後、所定時間経過した時点におけるＴＵＮＥ_Ｉの値を保持するようにしてもよい。ロック検出条件が甘い場合には、ロック検出信号がロック状態を示したとしても、ＴＵＮＥ_Ｉの値が未だ十分に収束していない場合も考えられる。そのような場合にはロック時点からではなく、ロック時点から所定時間経過後のＴＵＮＥ_Ｉの値をＯＴＷ_Ｉとして用いることが望ましい。また、ＯＴＩ１６は、ＴＵＮＥ_Ｉに相当するデジタル制御信号を生成し、ロック検出直後のデジタル制御信号をラッチして、ロック状態にあるときにラッチしたデジタル制御信号をＯＴＷ_Ｉとして出力してもよい。
【００５０】
（変形例）
また、本発明の第１の実施の形態では、ＡＤＰＬＬのロック状態におけるＳＤの所定区間の変動パターンの特徴（平均値や最大値の個数等）を用いて桁上がりや桁下がりが発生する危険性を判断し、危険性が高いと判断される場合に、小数部側、すなわちＳＤを制限するものとしたが、図６のように、整数部側、すなわちＯＴＷ_Ｉを本発明の第２の実施の形態と同様に制限しても良い。例えば、ＳＤの取り得る値が０，１，２，３の場合に、所定区間のＳＤの値に３が一度も含まれない場合には、ＳＤの変動は０から２の間で安定しており、ＴＵＮＥ_Ｉの桁上がりや桁下がりが発生してもＴＵＮＥ_Ｉの値に追従させずにロック直後のＳＤの値をＯＴＷ_Ｉとして用いればよい。
【００５１】
＜第３の実施の形態＞
図８は、本発明の第３の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。図８において、ＡＤＰＬＬ周波数シンセサイザ１０３は、第１の実施の形態の制限機能付ＯＴＦ７を補償機能付ＯＴＦ２７に置き換えた以外は第１の実施の形態と同じ要素・構成でありその説明は重複するので省略する。
【００５２】
図９は、補償機能付ＯＴＦ２７の構成例を示すブロック図である。図９において、補償機能付ＯＴＦ２７は、ＯＴＷ_Ｆ補償部２７１と、ＯＴＷ_Ｆ制御部２７２とを具備している。
【００５３】
ＯＴＷ_Ｆ補償部２７１は、ロック検出信号、ＴＵＮＥ_Ｉ、ＴＵＮＥ_Ｔを生成するクロックであるＣＫＲ信号、ＯＴＷ_Ｆを生成するクロックであるＣＫＶＤ信号を入力とし、ＣＫＲをＣＫＶＤで叩いてリタイミングしたＣＫＲ周期の内部クロックＣＬＫで、ロック検出後のＴＵＮＥ_Ｉの値を読み込み、前回読み込んだＴＵＮＥ_Ｉと今回読み込んだＴＵＮＥ_Ｉとの差△ＴＵＮＥ_Ｔ Ｉｎｔｅｇｅｒを算出する。そして、△ＴＵＮＥ_Ｔ Ｉｎｔｅｇｅｒの値に応じたＯＴＷ補正値ＯＴＷadjを、ＴＵＮＥ_Ｔの変化に対応したＯＴＷ_Ｆの出力開始のタイミングに合わせてクロックＣＫＶＤを用いてＯＴＷ_Ｆ制御部２７２に出力を開始し、ＴＵＮＥ_Ｔの変化に対応したＯＴＷ_Ｉの出力開始のタイミングに合わせてクロックＣＫＲを用いて出力を終了（すなわち、ＯＴＷadj値を０に）する。
【００５４】
ＯＴＷ_Ｆ制御部２７２は、単純な加算器で例えば構成され内部で生成した信号ＳＤにＯＴＷadjを加算した値をＯＴＷ_Ｆとして出力する。
【００５５】
なお、△ＴＵＮＥ＿Ｔ Ｉｎｔｅｇｅｒの値に応じたＯＴＷ補正値ＯＴＷadjの値は、ＴＵＮＥ_Ｉの値が前回より今回の方がｎ増加した場合には＋ｎ、逆にｎ減少した場合には−ｎとすればよい。
【００５６】
図１０は、本発明の第３の実施の形態のＤＣＯ制御信号ＴＵＮＥ_Ｔと容量制御信号ＯＴＷの変化の様子を示したシミュレーション結果である。従来の場合、従来の課題として述べたように、ＯＴＷ_IとＯＴＷ_Ｆは異なるクロック信号ＣＫＲとＣＫＶＤとで生成されるため、ＴＵＮＥ_Ｔの桁上がり／下がりによって、ＴＵＮＥ_Ｔの変化に対応したＯＴＷ_IとＯＴＷ_Ｆの変化のタイミングにずれが生じ、せっかくそれまで容量制御信号ＯＴＷ（total）（以下、ＯＴＷ_Ｔと称する。）がＯＴＷ目標値（５段目の図の点線）付近に収束していても、一時的に目標値からの誤差が拡大する。
【００５７】
一方、本実施形態のＡＤＰＬＬの場合、上述したように、ＯＴＷ_Ｆ補償部２７１から、ＴＵＮＥ_Ｔの変化に対応したＳＤの出力開始タイミングに合わせて、△ＴＵＮＥ＿Ｔ Ｉｎｔｅｇｅｒの値（＝１）に応じたＯＴＷ補正値ＯＴＷadj（４段目の図の点線）が出力開始（ＯＴＷadj値＝１）され、ＴＵＮＥ_Ｉの変化に対応したＯＴＷ_Ｉの出力開始のタイミングに合わせて、出力終了（ＯＴＷadj値＝０）する。そして、ＯＴＷ_ＴはＯＴＷ_ＩとＳＤとＯＴＷadjの値を合算したものとなるため、ＴＵＮＥ_Ｔの桁上がり／下がりによる一時的な誤差拡大は生じない。
【００５８】
このようなＡＤＰＬＬ周波数シンセサイザ１０３の動作のシミュレーション結果を図１１に示す（図１１の「本発明」）。なお、図１１には比較のために、図４、図７に示した従来のＡＤＰＬＬ周波数シンセサイザ１０５のシミュレーション結果もあわせて示している（図１１の「従来」）。図１１の結果から分かるように、本実施の形態のＡＤＰＬＬ周波数シンセサイザ１０３では、ＴＵＮＥ_Ｔの桁上がり／下がりの際にも一時的なＯＴＷ_Ｔの誤差拡大が生じないため、位相雑音特性が従来に比べ大幅に改善される。
【００５９】
なお、以上の第３の実施の形態の説明では、△ＴＵＮＥ＿Ｔ Ｉｎｔｅｇｅｒの値に応じてＯＴＷ補正値ＯＴＷadjを算出するとしたが、算出方法はこれに限らない。例えば、前回読み込んだＴＵＮＥ_Ｆと今回読み込んだＴＵＮＥ_Ｆとの差△ＴＵＮＥ＿Ｔ Ｆｒａｃｔに応じてＯＴＷ補正値ＯＴＷadjを算出しても良い。この場合、ＴＵＮＥ_Ｆの値が前回より今回の方がｎ増加した場合にはＯＴＷadjを−ｎ、逆にｎ減少した場合にはＯＴＷadjを＋ｎとすればよい。
【００６０】
また、ＯＴＷadjの算出・加算はロック検出後から行うものとしたが、これに限らずロック検出に関わらず常時行っても良い。この場合にも位相雑音特性が従来に比べ改善される。
【００６１】
なお、以上の全ての実施の形態の説明において、ロック検出後にＯＴＷ補正を行う場合、ロック検出信号を外部からＯＴＩやＯＴＦに入力してロック状態を判断するものとしたが、これに限らず、ロック状態の判定（図３のＳ２，Ｓ６、Ｓ９、Ｓ１１等）をＯＴＩやＯＴＦの内部で行うものとしても良い。
【００６２】
ＰＬＬロック状態の判定をＯＴＩやＯＴＦの内部で行う方法としては、例えば、所定区間のＳＤの平均値（あるいはＯＴＷ_Ｉ＋ＳＤの平均値）を所定の周期で複数回算出し、複数の算出値の差異が所定範囲内の場合にはＰＬＬロック状態にあるものと判断する方法、所定区間のＯＴＷ_Ｉの変化を検出して変化がない場合にＰＬＬロック状態にあると判断する方法等、様々なバリエーションが適用できる。
【００６３】
＜第４の実施の形態＞
図１２は、本発明の第４の実施形態に係るＡＤＰＬＬ周波数シンセサイザの構成を示すブロック図である。図１２において、ＡＤＰＬＬ周波数シンセサイザ１０４は、第１の実施の形態として述べた図１のＡＤＰＬＬ周波数シンセサイザ１０１におけるＯＴＦ７を第２の実施の形態として述べた図５のＡＤＰＬＬ周波数シンセサイザ１０２におけるＯＴＦ１７に置き換え、ＯＴＩ６の駆動クロックをＣＫＲから、ＣＬＫに変更したものである。その他の要素・構成は第１の実施の形態と同じでありその説明は重複するので省略する。
【００６４】
図１３は、クロック生成部９の構成例を示すブロック図である。図１３において、クロック生成部９は、フリップフロップ回路（ＦＦ）、インバータ回路（ＮＯＴ）、論理和回路（ＡＮＤ）を具備し、ＴＵＮＥ_Ｔを生成するために用いられるクロックＣＫＲを、ＯＴＦ１７の駆動クロックＣＫＶＤでリタイミングしたクロックＣＬＫを生成する。
【００６５】
このように、ＯＴＦ１７の駆動クロックＣＫＶＤでリタイミングしたクロックＣＬＫでＯＴＩ６を駆動することによっても、ＴＵＮＥ_Ｔの変化に対する、ＯＴＩ６とＯＴＦ１７との出力の変化のタイミングのずれ時間を従来に比べ小さくすることが可能である。
【００６６】
このようなＡＤＰＬＬ周波数シンセサイザ１０４の動作のシミュレーション結果を図１４に示す（図１４の「本発明」）。なお、図１４には比較のために、図４、図７に示した従来のＡＤＰＬＬ周波数シンセサイザ１０５のシミュレーション結果もあわせて示している（図１４の「従来」）。図１４の結果から分かるように、本実施の形態のＡＤＰＬＬ周波数シンセサイザ１０４では、ＴＵＮＥ_Ｔの桁上がり／下がりの際にも一時的なＯＴＷ_Ｔの誤差拡大を発生しにくくすることができるため、位相雑音特性が従来に比べ大幅に改善される。
【００６７】
＜応用例＞
図１５は、第５の実施形態に係る無線通信機器１００の構成図である。無線通信機器１００は、ＡＤＰＬＬ周波数シンセサイザ１と、ＣＫＶに同期して、データ信号Ｄｉｎを受けてＤｉｎを処理し、処理したデータをデータ信号Ｄｏｕｔとして外部に送信する送受信装置３０とで構成することができる。なお、ＡＤＰＬＬ周波数シンセサイザ１は、第１乃至第４の実施形態のいずれかに係るＡＤＰＬＬ周波数シンセサイザである。無線通信機器１００は、例えば図１６に示すテレビ２００等に搭載されるチューナー１００として用いることができる。
【産業上の利用可能性】
【００６８】
本発明のＰＬＬ周波数シンセサイザは、位相雑音特性を向上するものとして有用である。
【符号の説明】
【００６９】
２ 位相比較器
４ ループフィルタ
６，１６ ＯＴＩ（第１の周波数制御部）
７，１７，２７ ＯＴＦ（第２の周波数制御部）
９ クロック生成部
１０ デジタル制御発振器
３０ 送受信装置
７１ 信号生成部
７２ 平均値算出部
７３ リミッタ
１００ 無線通信機器
１０１〜１０４ ＰＬＬ周波数シンセサイザ
【技術分野】
【０００１】
本発明は、無線通信装置及び無線測定器などに用いるＰＬＬ周波数シンセサイザに関する。
【背景技術】
【０００２】
従来、デジタル制御発振器ＤＣＯ（Digitally-Controlled Oscillator）を備え、周波数分解能を向上させるために△Σ変調器によるディザリングを利用するＡＤＰＬＬ（All-Digital Phase-Locked Loop）周波数シンセサイザがある。この種のＡＤＰＬＬ周波数シンセサイザは、例えば、特許文献１に開示されている。図１７は、特許文献１に開示された従来のＡＤＰＬＬ周波数シンセサイザ１０５の構成を示す図である。
【０００３】
図１７において、デジタル制御発振器（ＤＣＯ）１１０は、バラクタアレイ１１１と、バラクタアレイ１１２と、インダクタ素子１１３と、負性抵抗素子１１４とで構成される。バラクタアレイ１１１及びバラクタアレイ１１２は、それぞれ複数のバラクタを有している。全てのバラクタは、同じ容量である。そして、各バラクタの容量値は、２値の制御信号で制御される。そして、バラクタの容量値が制御されることにより、ＤＣＯ１１０の発振周波数ｆＣＫＶが制御される。
【０００４】
この発振周波数ｆＣＫＶは、バラクタアレイ１１１及びバラクタアレイ１１２の合計容量値Ｃと、インダクタ素子１１３のインダクタンス値Ｌを用いて、式（１）で表される。
【０００５】
【数１】
【０００６】
具体的には、バラクタの容量値は、次のように制御される。まず、位相比較器８２は、リファレンス信号ＦＲＥＦの位相とＤＣＯ１１０の出力ＣＫＶの位相とを比較して位相誤差信号を生成する。そして、ループフィルタ８４は、位相誤差信号をフィルタリングし、フィルタリング後の位相誤差信号をＤＣＯ制御信号ＴＵＮＥ_Ｔとして出力する。ＴＵＮＥ_Ｔ信号は、整数部と小数部とで構成される。そして、整数部はトラッキングバラクタ制御部８６に入力され、小数部はトラッキングバラクタ制御部８７に入力される。
【０００７】
トラッキングバラクタ制御部８６は、整数部をＯＴＷ（Oscillator Tuning Word） Ｉｎｔｅｇｅｒ信号に変換し、このＯＴＷ Ｉｎｔｅｇｅｒ信号をバラクタアレイ１１１へ出力することにより、バラクタアレイ１１１の容量を調整する。一方、トラッキングバラクタ制御部８７は、小数部をＯＴＷ Ｆｒａｃｔ信号に変換し、このＯＴＷ Ｆｒａｃｔ信号をバラクタアレイ１１２へ出力することにより、バラクタアレイ１１２の容量を調整する。トラッキングバラクタ制御部８７は、△Σ変調器を含む。
【０００８】
以上のように、従来のＡＤＰＬＬ周波数シンセサイザでは、ネガティブフィードバック系が構成され、ＰＬＬ（Phase Locked Loop）動作が行われる。
【０００９】
ところで、トラッキングバラクタ制御部８６はリファレンス信号ＦＲＥＦをＣＫＶでリタイミングした信号であるＣＫＲクロックに同期して動作し、トラッキングバラクタ制御部８７は、ＣＫＶを分周器８５で分周した信号であるＣＫＶＤクロックに同期して動作する。そして、ＣＫＶＤ周波数は、ＣＫＲ周波数よりも充分に大きく設定される。これにより、トラッキングバラクタ制御部８７の△Σ変調器によるディザリング効果が得られるとともに、ＣＫＶ信号の周波数分解能が向上する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２００２／０１５９５５５号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記した従来のＡＤＰＬＬ周波数シンセサイザ１０５では、クロック信号ＣＫＲと、クロック信号ＣＫＶＤとが非同期であることにより、ＯＴＷ Ｉｎｔｅｇｅｒ信号の変化のタイミングとＯＴＷ Ｆｒａｃｔ信号の変化のタイミングとが通常ミスマッチする。従って、ＤＣＯ制御信号ＴＵＮＥ_Ｔの値がターゲット発振周波数に対応するターゲット値に近づいていても、ＴＵＮＥ_Ｔのターゲット値に対応して定まるＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）のターゲット値が整数値に近い場合には、このターゲット値と、実際のＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）との誤差が、一時的に大きくなってしまう現象が発生する。そして、この現象が繰り返し発生することにより、ＡＤＰＬＬ周波数シンセサイザの位相雑音特性が劣化する問題がある。
【００１２】
なお、以下では、記述を簡潔にするために、ＤＣＯ制御信号ＴＵＮＥ_Ｔのターゲット値に対応して定まるＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）のターゲット値を、単にＴＵＮＥ_Ｔのターゲット値と呼ぶこととする。
【００１３】
図１８を用いて、上述した問題について詳述する。例えば、ＴＵＮＥ_Ｔのターゲット値（目標ＯＴＷ）が整数値１２２に近い１２２．０９であるとする。なお、トラッキングバラクタ制御部８７の△Σ変調器の出力（つまり、ＯＴＷ Ｆｒａｃｔ）は、クロックＣＫＶＤに同期して０，１，２，３のいずれかの値を出し、長時間の平均値としてＴＵＮＥ_Ｔのターゲット値の小数値＋一部整数（０か１か２）付近の値となるように変動する。この場合、ＴＵＮＥ_Ｔのターゲット値に対応するＯＴＷ Ｉｎｔｅｇｅｒ、ＯＴＷ Ｆｒａｃｔの値の組は、ＯＴＷ Ｉｎｔｅｇｅｒが１２０でＯＴＷ Ｆｒａｃｔが２．０９か、ＯＴＷ Ｉｎｔｅｇｅｒが１２１でＯＴＷ Ｆｒａｃｔが１．０９かの２通りが考えられる。今、ＣＫＲの或る立ち上がり時刻（例えば図１８の１．７７６８msec付近）において、ＴＵＮＥ_Ｔの値は整数値１２２をわずかに下回る１２１．９９であり、整数部ＴＵＮＥ_Ｔ Ｉｎｔｅｇｅｒの１２１、小数部ＴＵＮＥ_Ｔ Ｆｒａｃｔの０．９９に対応して、ＯＴＷ Ｉｎｔｅｇｅｒの値が１２０、ＯＴＷ Ｆｒａｃｔの値が１．９９と割り振られている。この時、小数部の平均値が１．９９付近となるように、△Σ変調器の出力はほとんど１、２、３のいずれかの値で変動する。したがって、この時点で、ＴＵＮＥ_Ｔのターゲット値１２２．０９と、ＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）の平均値との誤差（以下、単に誤差と記す）は、ほぼ０となっている。
【００１４】
ところが、この状態からＴＵＮＥ_Ｔの値がわずかに変化し、１２２を超えて１２２．０１となった場合（図１８の１．７７７msec付近）、ＴＵＮＥ_Ｔの整数部、小数部の値に対応して、ＯＴＷ Ｉｎｔｅｇｅｒの値が１２１、ＯＴＷ Ｆｒａｃｔの値が１．０１と割り振られ、「桁上がり」が発生する。ここで、「桁上がり」とは、ＴＵＮＥ_Ｔの整数部の値が１増加すること意味する。また、「桁下がり」とは、ＴＵＮＥ_Ｔの整数部の値が１減少すること意味する。
【００１５】
この桁上がり直後のＣＫＶＤに同期して、△Σ変調器の出力は、ＯＴＷ Ｆｒａｃｔの平均値を１．０１にするために、それまでのほとんど１、２、３の値のいずれかで変動していた状態から、ほとんど０、１、２の値のいずれかで変動する状態に変化する。一方、ＯＴＷ Ｉｎｔｅｇｅｒの値を変更するクロック信号の周波数はＣＫＶＤに比べ一般に低いため、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＯＴＷ Ｆｒａｃｔの変動の変化のタイミングから遅れて、１２０から１２１へ変化する。
【００１６】
従って、ＯＴＷ Ｆｒａｃｔの値の変動状態の変化が起きてからしばらくの間、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＴＵＮＥ_Ｔに対応した整数値である１２１から１ずれた状態が続くことになり、この結果、ＴＵＮＥ_Ｔのターゲット値とＯＴＷ（Ｔｏｔａｌ）との誤差が、一時的に大きくなってしまう（図１８の矢印で示す区間）。
【００１７】
このようなＴＵＮＥ_Ｔのターゲット値とＯＴＷ（Ｔｏｔａｌ）との誤差が一時的に増加する現象は、「桁下がり」が生じる場合にも、起こり得る。例えば、ＴＵＮＥ_Ｔのターゲット値が同じく整数値に近い１２２．０９であり、ＣＫＲの或る立ち上がり時刻におけるＴＵＮＥ_Ｔの値が、１２２．０２である状態を考える。この状態では、ＴＵＮＥ_Ｔの値に対応して、例えば、ＯＴＷ Ｉｎｔｅｇｅｒの値が１２１、ＯＴＷ Ｆｒａｃｔの値が１．０２と割り振られていたとする。０、１、２、３のいずれかの値を出力する△Σ変調器が用いられる場合、ＯＴＷ Ｆｒａｃｔの平均値を１．０２とするためには、△Σ変調器の出力は、ほとんど０、１、２のいずれかの値で変動する。こうして、ＴＵＮＥ_Ｔのターゲット値と、ＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）の平均値との誤差は、略０となっている。
【００１８】
ところが、この状態からＴＵＮＥ_Ｔの値が例えば１２１．９９へわずかに変化すると、「桁下がり」が生じる。
【００１９】
この桁下がり直後のＣＫＶＤに同期して、△Σ変調器の出力（つまり、ＯＴＷ Ｆｒａｃｔ）は、平均値を１．９９にするために、ほとんど０、１、２の値のいずれかで変動していた状態から、ほとんど１、２、３の値のいずれかで変動する状態に変化する。一方、クロック信号の周波数の違いに起因して、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＯＴＷ Ｆｒａｃｔの変化タイミングに遅れて、１２１から１２０へ変化する。
【００２０】
従って、ＯＴＷ Ｆｒａｃｔの値の変動状態の変化が起きてからしばらくの間、ＯＴＷ Ｉｎｔｅｇｅｒの値は、ＴＵＮＥ_Ｔの相応しい整数値である１２０から１ずれた状態が続くことになり、この結果、誤差が一時的に大きくなってしまう。
【００２１】
以上のように、ＴＵＮＥ_Ｔのターゲット値が整数値に近い場合には、「桁上がり」や「桁下がり」が発生し、ＴＵＮＥ_Ｔのターゲット値と、ＯＴＷ ＩｎｔｅｇｅｒとＯＴＷ Ｆｒａｃｔとの和であるＯＴＷ（Ｔｏｔａｌ）との誤差が、一時的に大きくなってしまう現象が発生しやすく、この現象が頻繁に発生した場合、その結果として、ＡＤＰＬＬ周波数シンセサイザの位相雑音特性が劣化してしまう。
【００２２】
本発明は、かかる点に鑑みてなされたものであり、位相雑音特性を向上するＰＬＬ周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記課題を解決するため本発明によって次のような解決手段を講じた。すなわち、ＰＬＬ周波数シンセサイザは、基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、第１のクロック信号に同期して、整数値に相当する第１のデジタル制御信号を出力する第１の周波数制御部と、第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として小数値を表す第２のデジタル制御信号を出力する周波数制御部であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、第２のデジタル制御信号の取り得る値の範囲を当該ロック時の範囲に制限する第２の周波数制御部と、第１のデジタル制御信号による周波数制御および第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えているものとする。
【００２４】
これによると、ＰＬＬ周波数シンセサイザがロック状態にあるときに小数値が変化しても第２のデジタル制御信号はその変化に追従しないため、第２のデジタル制御信号によって表される小数値が一定となる。したがって、第２のデジタル制御信号の取り得る値の範囲の変化に起因する第１のデジタル制御信号の変化がなくなるため、ロック状態における第１および第２のデジタル制御信号による周波数制御の組み合わせが一定に保たれる。
【００２５】
また、ＰＬＬ周波数シンセサイザは、基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、第１のクロック信号に同期して、整数値に相当する第１のデジタル制御信号を出力する周波数制御部であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、当該ロック時の第１のデジタル制御信号を固定的に出力する第１の周波数制御部と、第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として小数値を表す第２のデジタル制御信号を出力する第２の周波数制御部と、第１のデジタル制御信号による周波数制御および第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えているものとする。
【００２６】
これによると、ＰＬＬ周波数シンセサイザがロック状態にあるときに整数値が変化してもその変化の前後で第１のデジタル制御信号は同じになる。したがって、第２のデジタル制御信号が小数値の変化に追従しても第２のデジタル制御信号は周波数の高いクロック信号に同期するため、ＰＬＬ周波数シンセサイザのフィードバック制御によりすぐにロック時点の小数値を表すようになる。これにより、ロック状態における第１および第２のデジタル制御信号による周波数制御の組み合わせが一定に保たれる。
【００２７】
あるいは、ＰＬＬ周波数シンセサイザは、基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、第１のクロック信号に同期して、整数値に相当する第１のデジタル制御信号を出力する第１の周波数制御部と、第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として小数値を表す第２のデジタル制御信号を出力する周波数制御部であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、整数値が変化してから第１のデジタル制御信号が変化するまでの間において整数値の変化分を補償する第２の周波数制御部と、第１のデジタル制御信号による周波数制御および第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えているものとする。
【００２８】
これによると、ＰＬＬ周波数シンセサイザがロック状態にあるときに、整数値が変化してもその変化分が補償されるため、第１および第２のデジタル制御信号による周波数制御の組み合わせが一定に保たれる。
【００２９】
あるいは、ＰＬＬ周波数シンセサイザは、基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、第１のクロック信号に同期して、整数値に相当する第１のデジタル制御信号を出力する第１の周波数制御部と、第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として小数値を表す第２のデジタル制御信号を出力する第２の周波数制御部と、第１のクロック信号として、基準クロック信号を当該ＰＬＬ周波数シンセサイザの出力信号でリタイミングしたリタミングクロックをさらに第２のクロック信号でリタイミングしたクロック信号を生成するクロック生成部と、第１のデジタル制御信号による周波数制御および第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えているものとする。
【００３０】
これによると、第１のデジタル制御信号は、整数値が変化するタイミングから第２のクロック信号の数周期前後に出力される。すなわち、第１のデジタル制御信号が整数値の変化に追従する時間が短くなる。また、第２のデジタル制御信号は周波数の高いクロック信号に同期するため、小数値の変化にすぐに追従する。これにより、ＰＬＬ周波数シンセサイザがロック状態にあるときに、デジタル制御発振器が所望の周波数で発振するための制御値と第１および第２のデジタル制御信号の和との差がなくなるため、デジタル制御発振器の周波数制御が安定する。
【発明の効果】
【００３１】
本発明によれば、相雑音特性が向上するＰＬＬ周波数シンセサイザを提供することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図２】図１の制限機能付ＯＴＦの構成例を示すブロック図である。
【図３】本発明の第１の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの動作を示すフロー図である。
【図４】本発明の第１の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの動作のシミュレーション結果を示す図である。
【図５】本発明の第２の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図６】図５の固定機能付ＯＴＩの構成例を示すブロック図である。
【図７】本発明の第２の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの動作のシミュレーション結果を示す図である。
【図８】本発明の第３の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図９】図８の補償機能付ＯＴＦの構成例を示すブロック図である。
【図１０】本発明の第３の実施の形態のＤＣＯ制御信号と容量制御信号の変化の一例を示す図である。
【図１１】本発明の第３の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの動作のシミュレーション結果を示す図である。
【図１２】本発明の第４の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。
【図１３】図１２のクロック生成部の構成例を示すブロック図である。
【図１４】本発明の第４の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの動作のシミュレーション結果を示す図である。
【図１５】応用例に係る無線通信機器の構成図である。
【図１６】応用例に係る無線通信機器が搭載されたテレビである。
【図１７】従来のＡＤＰＬＬ周波数シンセサイザの構成を示す図である。
【図１８】従来のＡＤＰＬＬ周波数シンセサイザのＤＣＯ制御信号の変化の一例を示す図である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、実施の形態において、同一の構成要素には同一の符号を付し、その説明は重複するので省略する。
【００３４】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。ＡＤＰＬＬ周波数シンセサイザ１０１は、デジタル制御発振器（ＤＣＯ）１０と、分周器５と、フリップフロップ３と、位相比較器２と、ループフィルタ４と、トラッキングバラクタ制御部としてのＯＴＩ６（Oscillator Tuning Integer）と、ＯＴＦ７（Oscillator Tuning Fract）とを有する。
【００３５】
バラクタの容量値は、次のように制御される。まず、位相比較器２は、リファレンス信号ＦＲＥＦの位相とＤＣＯ１０の出力ＣＫＶの位相とを比較して位相誤差信号を生成する。そして、ループフィルタ４は、位相誤差信号をフィルタリングし、フィルタリング後の位相誤差信号をＤＣＯ制御信号ＴＵＮＥ_Ｔとして出力する。ＴＵＮＥ_Ｔは、整数部（以下、ＴＵＮＥ_Ｉと称する。）と小数部（以下、ＴＵＮＥ_Ｆと称する。）とで構成される。そして、ＴＵＮＥ_ＩはＯＴＩ６へ、ＴＵＮＥ_ＦはＯＴＦ７へ各々入力される。
【００３６】
ＯＴＩ６は、ＴＵＮＥ_ＩをＯＴＷ（Oscillator Tuning Word） Ｉｎｔｅｇｅｒ信号（以下、ＯＴＷ_Ｉと称する。）に変換し、このＯＴＷ_Ｉをバラクタアレイ１１へ出力することにより、バラクタアレイ１１の容量を調整する。一方、ＯＴＦ７は、ＴＵＮＥ_ＦをＯＴＷ Ｆｒａｃｔ信号（以下、ＯＴＷ_Ｆと称する。）に変換する。ＯＴＦ７は、入力されたＴＵＮＥ_Ｆに対して後述する所定の処理を施して、ＯＴＷ_Ｆをバラクタアレイ１２へ出力することにより、バラクタアレイ１２の容量を調整する。
【００３７】
図２は、制限機能付ＯＴＦ７の構成例を示すブロック図である。図２において、ＯＴＦ７は、信号生成部７１と平均値算出部７２とリミッタ７３とで構成される。
【００３８】
信号生成部７１は、従来のトラッキングバラクタ制御部８７の出力ＯＴＷ_Ｆと同様に平均値としてＴＵＮＥ_Ｆに相当するデジタル信号ＳＤを生成する。平均値算出部７２は、ロック検出信号及びＳＤ信号を入力とし、ロック検出後の、すなわちＰＬＬロックした後の所定区間のＳＤの平均値を算出し、算出結果をＯＴＷaveとしてリミッタ７３に出力する。リミッタ７３は、ＳＤ及びＯＴＷaveを入力とし、ＯＴＷaveの値に基づいてＳＤに所定の制限をかけ、その制限されたＳＤをＯＴＷ_Ｆとして出力する。
【００３９】
図３は、制限機能付ＯＴＦ７による制御処理のフローチャートである。図３に示すように、先ずＡＤＰＬＬ周波数シンセサイザ１０１のトラッキング動作が開始され、ＤＣＯ１０の発振周波数が所望の周波数範囲に収束（ＰＬＬロック）するまでＳＤをそのままＯＴＷ_ Ｆとして出力する（Ｓ１、Ｓ２）。そして、ＤＣＯ１０の発振周波数が所望の周波数範囲に収束（ＰＬＬロック）すると、そのロック時点から所定区間（例えばＣＫＶＤ３２周期分）のＳＤの平均値ＯＴＷaveを算出する（Ｓ３）。そして、ＯＴＷaveが所定の範囲１（例えば０以上１．２５未満）内か所定の範囲２（例えば１．７５以上３未満）内かどうかを判定する（Ｓ４、Ｓ７）。所定の範囲１にある場合、ＯＴＷ_Ｆの上限を例えば２とし、ＳＤが２を超える場合はすべてＯＴＷ_Ｆ＝２とし、ＳＤが２以下の場合にはＳＤの値をそのままＯＴＷ_Ｆとして出力する（Ｓ５）。所定の範囲２にある場合、ＯＴＷ_Ｆの下限を例えば１とし、ＳＤが１未満の場合はすべてＯＴＷ_Ｆ＝１とし、ＳＤが１以上の場合にはＳＤの値をそのままＯＴＷ_Ｆとして出力する（Ｓ８）。ＯＴＷaveが所定の範囲１、２のどちらでもない場合には、ＳＤは整数から遠くはなれており、従来の課題で述べた桁上がりや桁下がりが発生する危険はないと判断し、ＳＤの値をそのままＯＴＷ_Ｆとして出力する（Ｓ１０）。このように、ＯＴＦ７ではＰＬＬロック時におけるＳＤの平均値を算出し、平均値が範囲１や範囲２のように整数に近い場合には、桁上がりや桁下がりを発生させないように強制的にＯＴＷ_Ｆを制限する。なお、Ｓ５、Ｓ８、Ｓ１０の処理はロック検出信号がロック状態であることを示している間繰り返し行われ、ＰＬＬがロック状態から外れると、再びトラッキング動作に戻りＤＣＯ１０の発振周波数が所望の周波数範囲に収束（ＰＬＬロック）するまでＳＤをＯＴＷ_Ｆとして出力する（Ｓ１、Ｓ２）。
【００４０】
このようなＡＤＰＬＬ周波数シンセサイザ１０１の動作のシミュレーション結果が、図４に示されている（図４の「本発明」）。なお、図４には比較のために、図１７に示した従来のＡＤＰＬＬ周波数シンセサイザ１０５のシミュレーション結果もあわせて示している（図４の「従来」）。図４の結果から分かるように、本実施の形態のＡＤＰＬＬ周波数シンセサイザ１０１では、ＴＵＮＥ_Ｔのターゲット値が整数値に近い場合でも、ロック検出後はＴＵＮＥ_Ｆの値に追従するＳＤの値を強制的に制限して追従させないようにしたＯＴＷ_Ｆを出力してバラクタアレイ１２の容量を調整するため、桁上がりや桁下がりによる誤差が発生しにくくなり、位相雑音特性が従来に比べ大幅に改善される。
【００４１】
なお、以上の説明では、ロック時点から所定区間のＳＤの平均値ＯＴＷaveを算出する（Ｓ３）としたが、これに限らず、ロック検出の有無にかかわらず常時所定区間の平均値ＯＴＷaveを算出しておき、ロック検出直後にすぐに直前の平均値ＯＴＷaveの算出結果を用いてＯＴＷ_Ｆに制限をかけても良い。また、ロック検出条件が甘い場合には、ロック検出信号がロック状態を示したとしても、ＳＤの平均値が未だ十分に収束していない場合も考えられる。そのような場合にはロック時点からではなく、ロック時点から所定時間経過後の所定区間のＳＤの平均値算出結果を用いることが望ましい。
【００４２】
また、以上の説明では、ロック検出信号を外部からＯＴＦ７に入力してロック状態を判断するものとしたが、これに限らず、ロック状態の判定（図３のＳ２，Ｓ６、Ｓ９、Ｓ１１）をＯＴＦ７内部で行うものとしても良い。ＰＬＬロック状態の判定をＯＴＦ７内部で行う方法としては、例えば、所定区間のＳＤの平均値（あるいはＯＴＷ_Ｉ＋ＳＤの平均値）を所定の周期で複数回算出し、複数の算出値の差異が所定範囲内の場合にはＰＬＬロック状態にあるものとすれば良い。
【００４３】
また、以上の説明では、ＯＴＷ_Ｆに制限をかける判断基準として、所定区間のＳＤの平均値を用いたが、判断基準はこれに限らず、例えば所定区間のＳＤの最大値や最小値、あるいは所定区間のＳＤ中に存在するＳＤの取り得る値の最大値（又は最小値）の個数等、ＳＤの変動パターンの何らかの特徴を判断基準として用いることも可能である。例えば、ＳＤの取り得る値が０，１，２，３の場合に、所定区間のＳＤの値に３が一度も含まれない場合には、ＳＤの変動は０から２の間で安定していると判断し、ＯＴＷ_Ｆの上限を２とする図３のＳ５の動作を行い、所定区間のＳＤの値に０が一度も含まれない場合には、ＳＤの変動は１から３の間で安定していると判断し、ＯＴＷ_Ｆの下限を１とする図３のＳ８の動作を行うようにしても良い。
【００４４】
なお、以上の説明では、ＳＤの取り得る値が０，１，２，３とし、ＰＬＬロック状態におけるＯＴＷ_Ｆの出力制限範囲を０から２と１から３の２通りに制限したが、ＯＴＦ７に備えた△Σ変調器の次数によりＳＤの取り得る値は異なるため、△Σ変調器の次数応じて、ＯＴＷ_Ｆの出力制限範囲を変更してもよい。
【００４５】
また、ＯＴＦ７は、図２のリミッタ７３及び平均値算出部７２に替えて、信号生成部７１の入力段にラッチ部を設けて、ＡＤＰＬＬ周波数シンセサイザ１０１がロック後所定時間経過するまではＴＵＮＥ_Ｆをそのまま信号生成部７１に与え、ロック後所定時間経過時のＴＵＮＥ_Ｆの値をラッチして、ロック後所定時間経過後ロック状態が続く間はそのラッチしたＴＵＮＥ_Ｆに平均的に相当するＯＴＷ_Ｆを出力してもよい。
【００４６】
＜第２の実施の形態＞
図５は、本発明の第２の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。図６は、固定機能付ＯＴＩの構成例を示すブロック図である。図６において、ＯＴＩ１６は、ラッチ回路１６１を具備している。
【００４７】
ラッチ回路１６１は、ロック検出信号及びＴＵＮＥ_Ｉを入力とし、ロック検出直後のＴＵＮＥ_Ｉの値を保持し、その保持した値をＯＴＷ_Ｉとして出力する。なお、ＴＵＮＥ_Ｆは常にそのままＯＴＷ_Ｆとして出力される。また、ロック検出後、所定時間経過するまでは、ＴＵＮＥ_ＩもそのままＯＴＷ_Ｉとして出力される。
【００４８】
このようなＡＤＰＬＬ周波数シンセサイザ１０２の動作のシミュレーション結果が、図７に示されている（図７の「本発明」）。なお、図７には比較のために、図７に示した従来のＡＤＰＬＬ周波数シンセサイザ１０５のシミュレーション結果もあわせて示している（図７の「従来」）。図７の結果から分かるように、本実施の形態のＡＤＰＬＬ周波数シンセサイザ１０２では、ＴＵＮＥ_Ｔのターゲット値が整数値に近い場合でも、ロック検出後はＴＵＮＥ_Ｉの値に追従するＯＴＷ_Ｉの値を強制的に制限して追従させないようにしたＯＴＷ_Ｉを出力してバラクタアレイ１１の容量を調整するため、桁上がりや桁下がりによる誤差が発生しにくくなり、位相雑音特性が従来に比べ大幅に改善される。
【００４９】
なお、以上の説明では、ロック直後のＴＵＮＥ_Ｉの値を保持するとしたが、これに限らず、ロック検出直後、所定時間経過した時点におけるＴＵＮＥ_Ｉの値を保持するようにしてもよい。ロック検出条件が甘い場合には、ロック検出信号がロック状態を示したとしても、ＴＵＮＥ_Ｉの値が未だ十分に収束していない場合も考えられる。そのような場合にはロック時点からではなく、ロック時点から所定時間経過後のＴＵＮＥ_Ｉの値をＯＴＷ_Ｉとして用いることが望ましい。また、ＯＴＩ１６は、ＴＵＮＥ_Ｉに相当するデジタル制御信号を生成し、ロック検出直後のデジタル制御信号をラッチして、ロック状態にあるときにラッチしたデジタル制御信号をＯＴＷ_Ｉとして出力してもよい。
【００５０】
（変形例）
また、本発明の第１の実施の形態では、ＡＤＰＬＬのロック状態におけるＳＤの所定区間の変動パターンの特徴（平均値や最大値の個数等）を用いて桁上がりや桁下がりが発生する危険性を判断し、危険性が高いと判断される場合に、小数部側、すなわちＳＤを制限するものとしたが、図６のように、整数部側、すなわちＯＴＷ_Ｉを本発明の第２の実施の形態と同様に制限しても良い。例えば、ＳＤの取り得る値が０，１，２，３の場合に、所定区間のＳＤの値に３が一度も含まれない場合には、ＳＤの変動は０から２の間で安定しており、ＴＵＮＥ_Ｉの桁上がりや桁下がりが発生してもＴＵＮＥ_Ｉの値に追従させずにロック直後のＳＤの値をＯＴＷ_Ｉとして用いればよい。
【００５１】
＜第３の実施の形態＞
図８は、本発明の第３の実施の形態に係るＡＤＰＬＬ周波数シンセサイザの概略構成を示すブロック図である。図８において、ＡＤＰＬＬ周波数シンセサイザ１０３は、第１の実施の形態の制限機能付ＯＴＦ７を補償機能付ＯＴＦ２７に置き換えた以外は第１の実施の形態と同じ要素・構成でありその説明は重複するので省略する。
【００５２】
図９は、補償機能付ＯＴＦ２７の構成例を示すブロック図である。図９において、補償機能付ＯＴＦ２７は、ＯＴＷ_Ｆ補償部２７１と、ＯＴＷ_Ｆ制御部２７２とを具備している。
【００５３】
ＯＴＷ_Ｆ補償部２７１は、ロック検出信号、ＴＵＮＥ_Ｉ、ＴＵＮＥ_Ｔを生成するクロックであるＣＫＲ信号、ＯＴＷ_Ｆを生成するクロックであるＣＫＶＤ信号を入力とし、ＣＫＲをＣＫＶＤで叩いてリタイミングしたＣＫＲ周期の内部クロックＣＬＫで、ロック検出後のＴＵＮＥ_Ｉの値を読み込み、前回読み込んだＴＵＮＥ_Ｉと今回読み込んだＴＵＮＥ_Ｉとの差△ＴＵＮＥ_Ｔ Ｉｎｔｅｇｅｒを算出する。そして、△ＴＵＮＥ_Ｔ Ｉｎｔｅｇｅｒの値に応じたＯＴＷ補正値ＯＴＷadjを、ＴＵＮＥ_Ｔの変化に対応したＯＴＷ_Ｆの出力開始のタイミングに合わせてクロックＣＫＶＤを用いてＯＴＷ_Ｆ制御部２７２に出力を開始し、ＴＵＮＥ_Ｔの変化に対応したＯＴＷ_Ｉの出力開始のタイミングに合わせてクロックＣＫＲを用いて出力を終了（すなわち、ＯＴＷadj値を０に）する。
【００５４】
ＯＴＷ_Ｆ制御部２７２は、単純な加算器で例えば構成され内部で生成した信号ＳＤにＯＴＷadjを加算した値をＯＴＷ_Ｆとして出力する。
【００５５】
なお、△ＴＵＮＥ＿Ｔ Ｉｎｔｅｇｅｒの値に応じたＯＴＷ補正値ＯＴＷadjの値は、ＴＵＮＥ_Ｉの値が前回より今回の方がｎ増加した場合には＋ｎ、逆にｎ減少した場合には−ｎとすればよい。
【００５６】
図１０は、本発明の第３の実施の形態のＤＣＯ制御信号ＴＵＮＥ_Ｔと容量制御信号ＯＴＷの変化の様子を示したシミュレーション結果である。従来の場合、従来の課題として述べたように、ＯＴＷ_IとＯＴＷ_Ｆは異なるクロック信号ＣＫＲとＣＫＶＤとで生成されるため、ＴＵＮＥ_Ｔの桁上がり／下がりによって、ＴＵＮＥ_Ｔの変化に対応したＯＴＷ_IとＯＴＷ_Ｆの変化のタイミングにずれが生じ、せっかくそれまで容量制御信号ＯＴＷ（total）（以下、ＯＴＷ_Ｔと称する。）がＯＴＷ目標値（５段目の図の点線）付近に収束していても、一時的に目標値からの誤差が拡大する。
【００５７】
一方、本実施形態のＡＤＰＬＬの場合、上述したように、ＯＴＷ_Ｆ補償部２７１から、ＴＵＮＥ_Ｔの変化に対応したＳＤの出力開始タイミングに合わせて、△ＴＵＮＥ＿Ｔ Ｉｎｔｅｇｅｒの値（＝１）に応じたＯＴＷ補正値ＯＴＷadj（４段目の図の点線）が出力開始（ＯＴＷadj値＝１）され、ＴＵＮＥ_Ｉの変化に対応したＯＴＷ_Ｉの出力開始のタイミングに合わせて、出力終了（ＯＴＷadj値＝０）する。そして、ＯＴＷ_ＴはＯＴＷ_ＩとＳＤとＯＴＷadjの値を合算したものとなるため、ＴＵＮＥ_Ｔの桁上がり／下がりによる一時的な誤差拡大は生じない。
【００５８】
このようなＡＤＰＬＬ周波数シンセサイザ１０３の動作のシミュレーション結果を図１１に示す（図１１の「本発明」）。なお、図１１には比較のために、図４、図７に示した従来のＡＤＰＬＬ周波数シンセサイザ１０５のシミュレーション結果もあわせて示している（図１１の「従来」）。図１１の結果から分かるように、本実施の形態のＡＤＰＬＬ周波数シンセサイザ１０３では、ＴＵＮＥ_Ｔの桁上がり／下がりの際にも一時的なＯＴＷ_Ｔの誤差拡大が生じないため、位相雑音特性が従来に比べ大幅に改善される。
【００５９】
なお、以上の第３の実施の形態の説明では、△ＴＵＮＥ＿Ｔ Ｉｎｔｅｇｅｒの値に応じてＯＴＷ補正値ＯＴＷadjを算出するとしたが、算出方法はこれに限らない。例えば、前回読み込んだＴＵＮＥ_Ｆと今回読み込んだＴＵＮＥ_Ｆとの差△ＴＵＮＥ＿Ｔ Ｆｒａｃｔに応じてＯＴＷ補正値ＯＴＷadjを算出しても良い。この場合、ＴＵＮＥ_Ｆの値が前回より今回の方がｎ増加した場合にはＯＴＷadjを−ｎ、逆にｎ減少した場合にはＯＴＷadjを＋ｎとすればよい。
【００６０】
また、ＯＴＷadjの算出・加算はロック検出後から行うものとしたが、これに限らずロック検出に関わらず常時行っても良い。この場合にも位相雑音特性が従来に比べ改善される。
【００６１】
なお、以上の全ての実施の形態の説明において、ロック検出後にＯＴＷ補正を行う場合、ロック検出信号を外部からＯＴＩやＯＴＦに入力してロック状態を判断するものとしたが、これに限らず、ロック状態の判定（図３のＳ２，Ｓ６、Ｓ９、Ｓ１１等）をＯＴＩやＯＴＦの内部で行うものとしても良い。
【００６２】
ＰＬＬロック状態の判定をＯＴＩやＯＴＦの内部で行う方法としては、例えば、所定区間のＳＤの平均値（あるいはＯＴＷ_Ｉ＋ＳＤの平均値）を所定の周期で複数回算出し、複数の算出値の差異が所定範囲内の場合にはＰＬＬロック状態にあるものと判断する方法、所定区間のＯＴＷ_Ｉの変化を検出して変化がない場合にＰＬＬロック状態にあると判断する方法等、様々なバリエーションが適用できる。
【００６３】
＜第４の実施の形態＞
図１２は、本発明の第４の実施形態に係るＡＤＰＬＬ周波数シンセサイザの構成を示すブロック図である。図１２において、ＡＤＰＬＬ周波数シンセサイザ１０４は、第１の実施の形態として述べた図１のＡＤＰＬＬ周波数シンセサイザ１０１におけるＯＴＦ７を第２の実施の形態として述べた図５のＡＤＰＬＬ周波数シンセサイザ１０２におけるＯＴＦ１７に置き換え、ＯＴＩ６の駆動クロックをＣＫＲから、ＣＬＫに変更したものである。その他の要素・構成は第１の実施の形態と同じでありその説明は重複するので省略する。
【００６４】
図１３は、クロック生成部９の構成例を示すブロック図である。図１３において、クロック生成部９は、フリップフロップ回路（ＦＦ）、インバータ回路（ＮＯＴ）、論理和回路（ＡＮＤ）を具備し、ＴＵＮＥ_Ｔを生成するために用いられるクロックＣＫＲを、ＯＴＦ１７の駆動クロックＣＫＶＤでリタイミングしたクロックＣＬＫを生成する。
【００６５】
このように、ＯＴＦ１７の駆動クロックＣＫＶＤでリタイミングしたクロックＣＬＫでＯＴＩ６を駆動することによっても、ＴＵＮＥ_Ｔの変化に対する、ＯＴＩ６とＯＴＦ１７との出力の変化のタイミングのずれ時間を従来に比べ小さくすることが可能である。
【００６６】
このようなＡＤＰＬＬ周波数シンセサイザ１０４の動作のシミュレーション結果を図１４に示す（図１４の「本発明」）。なお、図１４には比較のために、図４、図７に示した従来のＡＤＰＬＬ周波数シンセサイザ１０５のシミュレーション結果もあわせて示している（図１４の「従来」）。図１４の結果から分かるように、本実施の形態のＡＤＰＬＬ周波数シンセサイザ１０４では、ＴＵＮＥ_Ｔの桁上がり／下がりの際にも一時的なＯＴＷ_Ｔの誤差拡大を発生しにくくすることができるため、位相雑音特性が従来に比べ大幅に改善される。
【００６７】
＜応用例＞
図１５は、第５の実施形態に係る無線通信機器１００の構成図である。無線通信機器１００は、ＡＤＰＬＬ周波数シンセサイザ１と、ＣＫＶに同期して、データ信号Ｄｉｎを受けてＤｉｎを処理し、処理したデータをデータ信号Ｄｏｕｔとして外部に送信する送受信装置３０とで構成することができる。なお、ＡＤＰＬＬ周波数シンセサイザ１は、第１乃至第４の実施形態のいずれかに係るＡＤＰＬＬ周波数シンセサイザである。無線通信機器１００は、例えば図１６に示すテレビ２００等に搭載されるチューナー１００として用いることができる。
【産業上の利用可能性】
【００６８】
本発明のＰＬＬ周波数シンセサイザは、位相雑音特性を向上するものとして有用である。
【符号の説明】
【００６９】
２ 位相比較器
４ ループフィルタ
６，１６ ＯＴＩ（第１の周波数制御部）
７，１７，２７ ＯＴＦ（第２の周波数制御部）
９ クロック生成部
１０ デジタル制御発振器
３０ 送受信装置
７１ 信号生成部
７２ 平均値算出部
７３ リミッタ
１００ 無線通信機器
１０１〜１０４ ＰＬＬ周波数シンセサイザ
【特許請求の範囲】
【請求項１】
ＰＬＬ周波数シンセサイザであって、
基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、
前記位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、
第１のクロック信号に同期して、前記整数値に相当する第１のデジタル制御信号を出力する第１の周波数制御部と、
前記第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として前記小数値を表す第２のデジタル制御信号を出力する周波数制御部であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、前記第２のデジタル制御信号の取り得る値の範囲を当該ロック時の範囲に制限する第２の周波数制御部と、
前記第１のデジタル制御信号による周波数制御および前記第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えている
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項２】
請求項１のＰＬＬ周波数シンセサイザにおいて、
前記第２の周波数制御部は、
平均値として前記小数値を表す第３のデジタル制御信号を生成する信号生成部と、
当該ＰＬＬ周波数シンセサイザがロック状態にあるときの一定期間における前記第３のデジタル制御信号の平均値を算出する平均値算出部と、
前記算出した平均値に応じて前記第３のデジタル制御信号の上限値または下限値を制限したデジタル信号を前記第２のデジタル制御信号として出力するリミッタとを有する
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項３】
請求項１のＰＬＬ周波数シンセサイザにおいて、
前記第２の周波数制御部は、当該ＰＬＬ周波数シンセサイザがロック状態にあるときの前記小数値をラッチして、平均値として当該ラッチした小数値を表すデジタル制御信号を前記第２のデジタル制御信号として出力する
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項４】
ＰＬＬ周波数シンセサイザであって、
基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、
前記位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、
第１のクロック信号に同期して、前記整数値に相当する第１のデジタル制御信号を出力する周波数制御部であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、当該ロック時の前記第１のデジタル制御信号を固定的に出力する第１の周波数制御部と、
前記第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として前記小数値を表す第２のデジタル制御信号を出力する第２の周波数制御部と、
前記第１のデジタル制御信号による周波数制御および前記第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えている
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項５】
請求項４のＰＬＬ周波数シンセサイザにおいて、
前記第１の周波数制御部は、当該ＰＬＬ周波数シンセサイザがロック状態となったときの前記整数値に相当するデジタル制御信号をラッチして前記第１のデジタル制御信号として出力する
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項６】
請求項４のＰＬＬ周波数シンセサイザにおいて、
前記第１の周波数制御部は、当該ＰＬＬ周波数シンセサイザがロック状態となったときの前記整数値をラッチし、当該ラッチした整数値に相当するデジタル制御信号を前記第１のデジタル制御信号として出力する
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項７】
ＰＬＬ周波数シンセサイザであって、
基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、
前記位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、
第１のクロック信号に同期して、前記整数値に相当する第１のデジタル制御信号を出力する第１の周波数制御部と、
前記第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として前記小数値を表す第２のデジタル制御信号を出力する周波数制御部であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、前記整数値が変化してから前記第１のデジタル制御信号が変化するまでの間において前記整数値の変化分を補償する第２の周波数制御部と、
前記第１のデジタル制御信号による周波数制御および前記第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えている
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項８】
ＰＬＬ周波数シンセサイザであって、
基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、
前記位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、
第１のクロック信号に同期して、前記整数値に相当する前記第１のデジタル制御信号を出力する第１の周波数制御部と、
前記第１のクロック信号よりも高い周波数の前記第２のクロック信号に同期して、平均値として前記小数値を表す第２のデジタル制御信号を出力する第２の周波数制御部と、
前記第１のクロック信号として、前記基準クロック信号を当該ＰＬＬ周波数シンセサイザの出力信号でリタイミングしたリタミングクロックをさらに前記第２のクロック信号でリタイミングしたクロック信号を生成するクロック生成部と、
前記第１のデジタル制御信号による周波数制御および前記第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えている
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項９】
請求項１乃至８のうち何れか１つのＰＬＬ周波数シンセサイザと、
前記ＰＬＬ周波数シンセサイザから出力された信号を用いてデータを送信又は受信する送受信装置とを備えている
ことを特徴とする無線通信機器。
【請求項１】
ＰＬＬ周波数シンセサイザであって、
基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、
前記位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、
第１のクロック信号に同期して、前記整数値に相当する第１のデジタル制御信号を出力する第１の周波数制御部と、
前記第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として前記小数値を表す第２のデジタル制御信号を出力する周波数制御部であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、前記第２のデジタル制御信号の取り得る値の範囲を当該ロック時の範囲に制限する第２の周波数制御部と、
前記第１のデジタル制御信号による周波数制御および前記第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えている
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項２】
請求項１のＰＬＬ周波数シンセサイザにおいて、
前記第２の周波数制御部は、
平均値として前記小数値を表す第３のデジタル制御信号を生成する信号生成部と、
当該ＰＬＬ周波数シンセサイザがロック状態にあるときの一定期間における前記第３のデジタル制御信号の平均値を算出する平均値算出部と、
前記算出した平均値に応じて前記第３のデジタル制御信号の上限値または下限値を制限したデジタル信号を前記第２のデジタル制御信号として出力するリミッタとを有する
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項３】
請求項１のＰＬＬ周波数シンセサイザにおいて、
前記第２の周波数制御部は、当該ＰＬＬ周波数シンセサイザがロック状態にあるときの前記小数値をラッチして、平均値として当該ラッチした小数値を表すデジタル制御信号を前記第２のデジタル制御信号として出力する
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項４】
ＰＬＬ周波数シンセサイザであって、
基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、
前記位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、
第１のクロック信号に同期して、前記整数値に相当する第１のデジタル制御信号を出力する周波数制御部であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、当該ロック時の前記第１のデジタル制御信号を固定的に出力する第１の周波数制御部と、
前記第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として前記小数値を表す第２のデジタル制御信号を出力する第２の周波数制御部と、
前記第１のデジタル制御信号による周波数制御および前記第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えている
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項５】
請求項４のＰＬＬ周波数シンセサイザにおいて、
前記第１の周波数制御部は、当該ＰＬＬ周波数シンセサイザがロック状態となったときの前記整数値に相当するデジタル制御信号をラッチして前記第１のデジタル制御信号として出力する
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項６】
請求項４のＰＬＬ周波数シンセサイザにおいて、
前記第１の周波数制御部は、当該ＰＬＬ周波数シンセサイザがロック状態となったときの前記整数値をラッチし、当該ラッチした整数値に相当するデジタル制御信号を前記第１のデジタル制御信号として出力する
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項７】
ＰＬＬ周波数シンセサイザであって、
基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、
前記位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、
第１のクロック信号に同期して、前記整数値に相当する第１のデジタル制御信号を出力する第１の周波数制御部と、
前記第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として前記小数値を表す第２のデジタル制御信号を出力する周波数制御部であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、前記整数値が変化してから前記第１のデジタル制御信号が変化するまでの間において前記整数値の変化分を補償する第２の周波数制御部と、
前記第１のデジタル制御信号による周波数制御および前記第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えている
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項８】
ＰＬＬ周波数シンセサイザであって、
基準クロック信号と当該ＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器と、
前記位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタと、
第１のクロック信号に同期して、前記整数値に相当する前記第１のデジタル制御信号を出力する第１の周波数制御部と、
前記第１のクロック信号よりも高い周波数の前記第２のクロック信号に同期して、平均値として前記小数値を表す第２のデジタル制御信号を出力する第２の周波数制御部と、
前記第１のクロック信号として、前記基準クロック信号を当該ＰＬＬ周波数シンセサイザの出力信号でリタイミングしたリタミングクロックをさらに前記第２のクロック信号でリタイミングしたクロック信号を生成するクロック生成部と、
前記第１のデジタル制御信号による周波数制御および前記第２のデジタル制御信号による周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器とを備えている
ことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項９】
請求項１乃至８のうち何れか１つのＰＬＬ周波数シンセサイザと、
前記ＰＬＬ周波数シンセサイザから出力された信号を用いてデータを送信又は受信する送受信装置とを備えている
ことを特徴とする無線通信機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−１９３２７３（Ｐ２０１１−１９３２７３Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−５８１９４（Ｐ２０１０−５８１９４）
【出願日】平成２２年３月１５日（２０１０．３．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１５日（２０１０．３．１５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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