ＰＬＬ回路
【課題】従来のＰＬＬ回路は、位相オフセットが発生する問題があった。
【解決手段】本発明にかかるＰＬＬ回路は、基準クロック信号と帰還クロック信号との位相差に基づきアップ信号及びダウン信号を出力する位相比較回路１０と、アップ信号及びダウン信号のパルス幅を補正して補正アップ信号及び補正ダウン信号を出力するオフセット補正回路１１と、補正アップ信号及び補正ダウン信号に基づいて出力電圧を上昇又は下降させる第１のチャージポンプ回路１２と、当該出力電圧の電圧値に応じて発振周波数が制御される出力クロック信号を出力する電圧制御発振回路１４とを有し、オフセット補正回路１１は、基準クロック信号と帰還クロック信号との位相が揃っているときにチャージポンプ出力電圧が略一定の値となるように補正アップ信号及び補正ダウン信号のうち少なくとも一方のパルス幅を設定することを特徴とするものである。
【解決手段】本発明にかかるＰＬＬ回路は、基準クロック信号と帰還クロック信号との位相差に基づきアップ信号及びダウン信号を出力する位相比較回路１０と、アップ信号及びダウン信号のパルス幅を補正して補正アップ信号及び補正ダウン信号を出力するオフセット補正回路１１と、補正アップ信号及び補正ダウン信号に基づいて出力電圧を上昇又は下降させる第１のチャージポンプ回路１２と、当該出力電圧の電圧値に応じて発振周波数が制御される出力クロック信号を出力する電圧制御発振回路１４とを有し、オフセット補正回路１１は、基準クロック信号と帰還クロック信号との位相が揃っているときにチャージポンプ出力電圧が略一定の値となるように補正アップ信号及び補正ダウン信号のうち少なくとも一方のパルス幅を設定することを特徴とするものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＬＬ回路に関し、特に基準クロック信号と帰還クロック信号との間に発生する位相オフセットを補正するオフセット補正回路を有するＰＬＬ回路に関する。
【背景技術】
【０００２】
近年、半導体装置に搭載される発振回路としてＰＬＬ（Phase Locked Loop）回路が多く用いられている。ＰＬＬ回路は、基準クロック信号の位相と出力クロック信号の位相とが同期するように出力信号の発振周波数を制御する。
【０００３】
従来例１として、一般的なＰＬＬ回路１００のブロック図を図１３に示す。図１３に示すように、ＰＬＬ回路１００は、位相比較回路１１１、チャージポンプ回路１１２、ループフィルタ１１３、電圧制御発振回路１１４を有している。
【０００４】
位相比較回路１１１は、基準クロック信号Ｆｒと、ＰＬＬ回路１００の出力クロック信号Ｆｏを帰還させた帰還クロック信号Ｆｄとを比較し、チャージポンプ回路１１２を制御するアップ信号とダウン信号とを出力する。チャージポンプ回路１１２は、アップ信号とダウン信号とのパルス幅の差に基づいて電流を出力し、出力した電流の電流量に応じたチャージポンプ出力電圧を出力する。この電流は、アップ信号とダウン信号とのパルス幅の差に基づいて流入方向又は流出方向になるように制御される。ループフィルタ１１３は、チャージポンプ回路１１２が出力する電流に基づいてコンデンサに電荷を蓄積する。そして、蓄積した電荷に基づいて電圧を生成する。この電圧は、チャージポンプ回路１１２が出力する電圧となる。また、ループフィルタ１１３は、チャージポンプ出力電圧に重畳される高周波ノイズ及びリップルノイズを除去する。電圧制御発振回路１１４は、ループフィルタ１１３を介して出力されるチャージポンプ出力電圧に応じた周波数を有する出力クロック信号Ｆｏを出力する。また、この出力クロック信号Ｆｏは、帰還クロック信号Ｆｄとして位相比較回路１１１に入力される。
【０００５】
このＰＬＬ回路１００は、理想的には基準クロック信号Ｆｒと帰還クロック信号Ｆｄ（あるいは出力クロック信号Ｆｏ）の位相が同じ場合にチャージポンプ回路１１２が出力する電流の流出量と流入量とが同じになる。しかしながら、チャージポンプ回路１１２の回路構成、あるいは、トランジスタのばらつき等により、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとの位相が同じ場合であっても、チャージポンプ回路１１２が出力する電流の流出量と流入量とに差が生じる。このような場合、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとは、位相がずれた状態で安定する。このずれを位相オフセットと称する。
【０００６】
このような位相オフセットを補正する技術が特許文献１（従来例２）に開示されている。従来例２のＰＬＬ回路２００のブロック図を図１４に示す。図１４に示すように、ＰＬＬ回路２００は、遅延回路２１１、位相比較回路２１２、チャージポンプ回路２１３、ループフィルタ２１４、電圧制御発振回路２１５、位相補正回路２１６、増幅器２２０を有している。
【０００７】
遅延回路２１１は、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとが入力され、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとをそれぞれ遅延させて遅延基準クロック信号ＤＬＹ１と遅延帰還クロック信号ＤＬＹ２とを出力する。そして、位相比較回路２１２、チャージポンプ回路２１３、ループフィルタ２１４、電圧制御発振回路２１５は、この遅延基準クロック信号ＤＬＹ１と遅延期間クロック信号ＤＬＹ２とに基づいてチャージポンプ回路２１３が出力する電流の流入量と流出量とが略同じとなることで動作が安定する。
【０００８】
また、遅延回路２１１の遅延量は、位相補正回路２１６及び増幅器２２０によって設定される。位相補正回路２１６は、遅延回路２１１、位相比較回路２１２、チャージポンプ回路２１３と実質的に同じ回路を有する遅延回路２１７、位相比較回路２１８、チャージポンプ回路２１９を有している。ここで、遅延回路２１７には基準クロック信号Ｆｒのみが入力されている。そして、チャージポンプ回路２１９の出力電圧を平滑化するコンデンサＣＤＭによって、チャージポンプ回路２１９の出力電流に応じた電圧（例えば、疑似チャージポンプ出力電圧ＶＣＤＭ）を出力する。つまり、この疑似チャージポンプ出力電圧は、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとの位相が一致している場合にチャージポンプ回路２１３が出力する電圧を疑似的に再現したものである。
【０００９】
増幅器２２０は、疑似チャージポンプ出力電圧ＶＣＤＭとチャージポンプ回路２１３のモニタ電圧ＶＣとの差電圧に基づき遅延回路２１１と遅延回路２１７とに制御信号Ｖｃｏｎｔを出力する。遅延回路２１１と遅延回路２１７は、この制御信号Ｖｃｏｎｔの電圧値に応じて遅延量を設定する。
【００１０】
つまり、ＰＬＬ回路２００は、チャージポンプ回路２１３のモニタ電圧ＶＣと疑似チャージポンプ出力電圧ＶＣＤＭとに基づき、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとを同位相とする遅延回路２１１の遅延量を設定する。そして、遅延回路２１１で基準クロック信号Ｆｒと帰還クロック信号Ｆｄとに加える遅延量によって、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとの位相オフセットを補正する。
【特許文献１】特開２００５−１２３９４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来例２のＰＬＬ回路２００では、本来のＰＬＬ回路に接続される位相比較回路２１２に加え、疑似チャージポンプ出力電圧ＶＣＤＭを生成する位相補正回路２１６に位相比較回路２１２が必要となる。そのため、ＰＬＬ回路２００では、回路規模が増大する問題があった。また、位相比較回路が動作することで電源ノイズを発生させる。つまり、位相比較回路の数が増えると、この電源ノイズが大きくなる問題がある。
【課題を解決するための手段】
【００１２】
本発明にかかるＰＬＬ回路は、基準クロック信号と帰還クロック信号との位相差に基づきパルス幅が設定されるアップ信号及びダウン信号を出力する位相比較回路と、前記アップ信号及び前記ダウン信号のうち少なくとも一方の信号のパルス幅を補正し、補正アップ信号及び補正ダウン信号を出力するオフセット補正回路と、前記補正アップ信号及び前記補正ダウン信号に基づいて出力するチャージポンプ出力電圧を上昇又は下降させる第１のチャージポンプ回路と、前記チャージポンプ出力電圧のノイズを除去し、フィルタ電圧を出力するループフィルタと、前記フィルタ電圧の電圧値に応じて発振周波数が制御され、出力クロック信号を出力する電圧制御発振回路とを有し、前記オフセット補正回路は、前記基準クロック信号と前記帰還クロック信号との位相が揃っているときに前記チャージポンプ出力電圧が略一定の値となるように前記補正アップ信号及び前記補正ダウン信号のうち少なくとも一方のパルス幅を設定することを特徴とするものである。
【００１３】
本発明にかかるＰＬＬ回路によれば、位相比較回路が出力するアップ信号及びダウン信号に基づき基準クロック信号Ｆｒと帰還クロック信号Ｆｄとが同位相となる状態を再現するオフセット補正回路によって、アップ信号とダウン信号とのパルス幅の補正量を設定する。これによって、位相比較回路が１つであっても位相オフセットの補正が可能となる。また、位相比較回路が１つであることから、位相比較回路の動作によって生じる電源ノイズの増大を抑制することが可能である。
【発明の効果】
【００１４】
本発明にかかるＰＬＬ回路によれば、小さな回路規模で位相オフセットの補正が可能である。
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかるＰＬＬ回路１のブロック図を示す。図１に示すように、ＰＬＬ回路１は、位相比較回路１０、オフセット補正回路１１、第１のチャージポンプ回路１２、ループフィルタ１３、電圧制御発振回路１４を有している。
【００１６】
位相比較回路１０は、基準クロック信号Ｆｒと、ＰＬＬ回路１の出力クロック信号Ｆｏを帰還させた帰還クロック信号Ｆｄとの位相を比較する。そして、その位相差に応じたパルス幅を有するアップ信号ＵＰ及びダウン信号ＤＮを生成する。このアップ信号ＵＰ及びダウン信号ＤＮは、例えば基準クロック信号Ｆｒの位相が帰還クロック信号Ｆｄの位相よりも進んでいた場合、アップ信号ＵＰのパルス幅は、ダウン信号ＤＮのパルス幅よりも大きくなる。一方、基準クロック信号Ｆｒの位相が帰還クロック信号Ｆｄの位相よりも遅れていた場合、アップ信号ＵＰのパルス幅は、ダウン信号ＤＮのパルス幅よりも小さくなる。
【００１７】
オフセット補正回路１１は、アップ信号ＵＰ及びダウン信号ＤＮに基づきアップ信号ＵＰ及びダウン信号ＤＮのパルス幅の補正量を設定する。そして、設定した補正量に基づきパルス幅を補正した補正アップ信号ＵＰＭＯＤ及び補正ダウン信号ＤＮＭＯＤを出力する。このとき、オフセット補正回路１１は、アップ信号ＵＰ及びダウン信号ＤＮに基づき基準クロック信号と帰還クロック信号とが同位相となる状態を疑似的に再現し、再現された同位相状態に基づきチャージポンプ回路の出力電圧が略一定の値となるようにパルス幅の補正量を設定する。なお、本実施の形態においては、アップ信号ＵＰ及びダウン信号ＤＮとに対してパルス幅の補正を行うが、アップ信号ＵＰ及びダウン信号ＤＮのうちいずれか一方の信号に対してのみ補正を行うとしても良い。このオフセット補正回路１１の詳細については後述する。
【００１８】
第１のチャージポンプ回路１２（以降、単にチャージポンプ回路１２と称す）は、補正アップ信号ＵＰＭＯＤ及び補正ダウン信号ＤＮＭＯＤのパルス幅の差に基づいて電流を出力し、その電流の電流量に応じたチャージポンプ出力電圧を出力する。この電流は、補正アップ信号ＵＰＭＯＤと補正ダウン信号ＤＮＭＯＤとのパルス幅の差に基づいて流入方向又は流出方向になるように制御される。このチャージポンプ回路１２の回路の一例を図２に示す。
【００１９】
図２に示すように、ＮＭＯＳトランジスタＮ１〜Ｎ４、ＰＭＯＳトランジスタＰ１〜Ｐ３、インバータＩＮＶを有している。ＮＭＯＳトランジスタＮ１はソースが接地電位ＶＳＳに接続されており、ドレインが基準電流入力端子Ｉｉｎに接続されている。また、ＮＭＯＳトランジスタＮ１のゲートとドレインとは互いに接続されている。また、ＮＭＯＳトランジスタＮ１のゲートは、ＮＭＯＳトランジスタＮ２、Ｎ３のゲートと共通に接続されている。ＮＭＯＳトランジスタＮ２のソースは、接地電位ＶＳＳに接続され、ドレインはＰＭＯＳトランジスタＰ１のドレインと接続されている。ＮＭＯＳトランジスタＮ３のソースは接地電位ＶＳＳに接続されており、ドレインはＮＭＯＳトランジスタＮ４のソースに接続されている。ＰＭＯＳトランジスタＰ１のソースは電源電位ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＰ１のゲートとドレインとは互いに接続されている。そして、ＰＭＯＳトランジスタＰ１のゲートとＰＭＯＳトランジスタＰ２のゲートとは共通に接続される。ＰＭＯＳトランジスタＰ２のソースは電源電位ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタＰ３のソースに接続されている。ＮＭＯＳトランジスタＮ４のドレインとＰＭＯＳトランジスタＰ３のドレインとは互いに接続されている。そして、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ３との接続点が出力端子Ｉｏｕｔに接続されている。また、ＮＭＯＳトランジスタＮ４のゲートには補正ダウン信号ＤＮＭＯＤが入力されている。ＰＭＯＳトランジスタＰ３のゲートにはインバータＩＮＶを介して補正アップ信号ＵＰＭＯＤが入力されている。
【００２０】
つまり、チャージポンプ回路１２は、基準電流入力端子Ｉｉｎから入力される基準電流ＩｒｅｆをＮＭＯＳトランジスタＮ１〜Ｎ３で構成されるカレントミラー及びＰＭＯＳトランジスタＰ１、Ｐ２で構成されるカレントミラーで折り返すことで出力端子Ｉｏｕｔから出力される電流Ｉｐ、Ｉｎを設定する。このとき、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４は、出力端子Ｉｏｕｔに電流Ｉｐ、Ｉｎを出力するか否かを決定するスイッチとして動作する。ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４は、補正アップ信号ＵＰＭＯＤ及び補正ダウン信号ＤＮＭＯＤがハイレベルである場合に導通状態となり、出力端子Ｉｏｕｔから電流Ｉｐ、Ｉｎを出力する。一方、補正アップ信号ＵＰＭＯＤ及び補正ダウン信号ＤＮＭＯＤがローレベルである場合、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４は遮断状態状態となり、出力端子Ｉｏｕｔから電流Ｉｐ、Ｉｎが出力されるのを停止する。
【００２１】
ループフィルタ１３は、チャージポンプ回路１２が出力する電流に基づいてコンデンサに電荷を蓄積する。そして、蓄積した電荷に基づいて電圧を生成する。この電圧は、チャージポンプ回路１２が出力する電圧となる。また、ループフィルタ１３は、チャージポンプ出力電圧に重畳される高周波ノイズ及びリップルノイズを除去する。なお、本実施の形態においては、ループフィルタ１３は、２つの電圧信号を出力する。一方の電圧信号は、チャージポンプ回路１２の出力端子の電圧となるチャージポンプ出力電圧ＶＦであって、他方の電圧信号は、チャージポンプ出力電圧信号の変動に応じて変動する電圧であって、チャージポンプ出力電圧信号とは異なるモニタ電圧ＶＣである。ここで、ループフィルタ１３の回路の一例を図３に示す。
【００２２】
図３に示すように、ループフィルタ１３は、抵抗Ｒ１、コンデンサＣ１、Ｃ２を有している。抵抗Ｒ１は、一端がチャージポンプ回路１２の出力端子と電圧制御発振回路１４の電圧入力端子を接続する配線（例えば、第１のチャージポンプ出力配線）に接続され、他端がコンデンサＣ１の一端に接続されている。コンデンサＣ１の他端は、接地電位ＶＳＳに接続されている。そして、抵抗Ｒ１とコンデンサＣ１との接続点の電圧がモニタ電圧ＶＣとして出力される。一方、コンデンサＣ２は、第１のチャージポンプ出力配線と接地電位ＶＳＳとの間に接続されている。なお、第１のチャージポンプ出力配線の電圧は、コンデンサＣ１、Ｃ２に蓄積された電荷量と抵抗Ｒ１に流れる電流とによって発生する。この第１のチャージポンプ出力配線の電圧は、チャージポンプ出力電圧ＶＦとなる。つまり、モニタ電圧ＶＣとチャージポンプ出力電圧ＶＦとは、チャージポンプ回路１２から出力される電流の流入量と流出量とが略同じ場合には抵抗Ｒ１に電流が流れないため、略同じ電圧として扱うことが可能である。なお、本実施の形態においては、チャージポンプ出力電圧ＶＦとモニタ電圧ＶＣとを異なるノードから出力するが、これは同じノードから出力される電圧であっても構わない。
【００２３】
電圧制御発振回路１４は、ループフィルタ１３を介して出力されるチャージポンプ出力電圧ＶＦに応じた周波数を有する出力クロック信号Ｆｏを出力する。また、この出力クロック信号Ｆｏは、帰還クロック信号Ｆｄとして位相比較回路１０に入力される。
【００２４】
ここで、オフセット補正回路１１について詳細に説明する。図１に示すように、オフセット補正回路１１は、ＡＮＤ回路２１、第１のパルス幅制御回路２２、第２のパルス幅制御回路２３、第２のチャージポンプ回路２４、疑似フィルタ２５、パルス幅制御信号生成回路２６を有している。
【００２５】
ＡＮＤ回路２１の一方の入力端子には位相比較回路１０が出力するアップ信号ＵＰが入力され、他方の入力端子には位相比較回路１０が出力するダウン信号ＤＮが入力されている。そして、ＡＮＤ回路２１は、アップ信号ＵＰとダウン信号ＤＮの論理積を疑似同期信号ＵＰＤＮとして出力する。本実施の形態においては、ＡＮＤ回路２１から出力される１つの疑似同期信号ＵＰＤＮを接続先に応じて疑似アップ信号あるいは疑似ダウン信号と称す。図１においては、第２のパルス幅制御回路２３の"Ｐ"で示されるバッファ（例えば、ポジティブバッファ）に入力される信号を疑似アップ信号と称し、"Ｎ"で示されるバッファ（例えば、ネガティブバッファ）に入力される信号を疑似ダウン信号と称す。
【００２６】
第１のパルス幅制御回路２２は、アップ信号ＵＰが入力され、このアップ信号ＵＰのパルス幅を修正した補正アップ信号ＵＰＭＯＤを出力するポジティブバッファと、ダウン信号ＤＮが入力され、このダウン信号ＤＮのパルス幅を修正した補正ダウン信号ＤＮＭＯＤを出力するネガティブバッファと、を有している。第１のパルス幅制御回路２２で補正されるパルス幅の補正量はパルス幅制御信号ＰＷｃｏｎｔの値に基づき設定される。
【００２７】
第２のパルス幅制御回路２３は、疑似アップ信号が入力され、この疑似アップ信号のパルス幅を修正した補正疑似アップ信号ＵＰＤＭを出力するポジティブバッファと、疑似ダウン信号が入力され、この疑似ダウン信号のパルス幅を修正した補正疑似ダウン信号ＤＮＤＭを出力するネガティブバッファと、を有している。第２のパルス幅制御回路２３で補正されるパルス幅の補正量はパルス幅制御信号ＰＷｃｏｎｔの値に基づき設定される。なお、第１のパルス幅制御回路２２と第２のパルス幅制御回路２３とは実質的に同じ回路で構成されている。第１のパルス幅制御回路２２及び第２のパルス幅制御回路２３の詳細については後述する。
【００２８】
第２のチャージポンプ回路２４（以降、単にチャージポンプ回路２４と称す）は、チャージポンプ回路１２と実質的に同じ回路である。そして、チャージポンプ回路２４は、補正疑似アップ信号ＵＰＤＭと補正疑似ダウン信号ＤＮＤＭとのパルス幅の差に基づいて出力電流を制御する。疑似フィルタ２５は、チャージポンプ回路２４の出力電流に応じて電荷を蓄積し、蓄積した電荷量に応じた電圧を出力する。この電圧は、チャージポンプ回路２４が出力する疑似チャージポンプ出力電圧ＶＣＤＭとなる。また、疑似フィルタ２５は、チャージポンプ回路２４の出力電圧を平滑化する。
【００２９】
本実施の形態における疑似フィルタ２５は、チャージポンプ回路２４の出力端子とパルス幅制御信号生成回路２６の第２の入力端子とを接続する配線（例えば、第２のチャージポンプ出力配線）と接地電位ＶＳＳとの間にコンデンサＣＤＭが接続される。このコンデンサＣＤＭは、例えばループフィルタ１３のコンデンサＣ１と同じ容量値を有している。なお、モニタ電圧ＶＣをループフィルタ１３の第１のチャージポンプ出力配線から取得する場合、疑似フィルタ２５は、ループフィルタ１３と同じ構成とすることが好ましい。
【００３０】
パルス幅制御信号生成回路２６は、モニタ電圧ＶＣと疑似チャージポンプ出力電圧ＶＣＤＭとの電圧差に基づいてパルス幅制御信号ＰＷｃｏｎｔの電圧値を設定する。例えば、モニタ電圧ＶＣが疑似チャージポンプ出力電圧ＶＣＤＭよりも低ければパルス幅制御信号ＰＷｃｏｎｔの電圧値を上昇させる。一方、モニタ電圧ＶＣが疑似チャージポンプ出力電圧ＶＣＤＭよりも高ければパルス幅制御信号ＰＷｃｏｎｔの電圧値を下降させる。本実施の形態においては、パルス幅制御信号生成回路２６は、差動増幅器で構成される。そして、差動増幅器の正転入力端子に疑似チャージポンプ出力電圧ＶＣＤＭが入力され、反転入力端子にはモニタ電圧ＶＣが入力される。このように生成されたパルス幅制御信号ＰＷｃｏｎｔは、第１のパルス幅制御回路２２及び第２のパルス幅制御回路２３に入力される。そして、第１のパルス幅制御回路２２及び第２のパルス幅制御回路２３は、パルス幅制御信号ＰＷｃｏｎｔの電圧値に基づいて出力する信号のパルス幅を調整する。
【００３１】
ここで、第１のパルス幅制御回路２２及び第２のパルス幅制御回路２３につてより詳細に説明する。なお、第１のパルス幅制御回路２２及び第２のパルス幅制御回路２３は、実質的に同じ回路であるため、一例として第１のパルス幅制御回路２２の回路についてのみ説明を行う。第１のパルス幅制御回路２２の回路図を図４に示す。図４に示すように、第１のパルス幅制御回路２２は、電流制御回路３０、ＮＭＯＳトランジスタＮ１２〜Ｎ１５、ＰＭＯＳトランジスタＰ１４、Ｐ１５を有している。電流制御回路３０は、パルス幅制御信号ＰＷｃｏｎｔの電圧値に応じて、電流源Ｉｓで生成される電流を電流Ｉｓａと電流Ｉｓｂとに振り分ける。電流Ｉｓａは、電流制御回路３０の第１の出力端子から出力される電流であって、電流Ｉｓｂは、電流制御回路３０の第２の出力端子から出力される電流である。
【００３２】
電流制御回路３０は、ＮＭＯＳトランジスタＮ１０、Ｎ１１、ＰＭＯＳトランジスタＮ１０〜Ｎ１３を有している。ＮＭＯＳトランジスタＮ１０、Ｎ１１は、差動対を構成している。そして、電流源Ｉｓは、この差動対に電流を供給する。また、ＮＭＯＳトランジスタＮ１０のゲート端子にはパルス幅制御信号ＰＷｃｏｎｔが入力され、ＮＭＯＳトランジスタＮ１１のゲート端子には定電圧Ｖｃｏｎｓｔが入力される。ＮＭＯＳトランジスタＮ１０のドレイン端子にはＰＭＯＳトランジスタＰ１０のドレイン端子が接続される。ＮＭＯＳトランジスタＮ１１のドレイン端子にはＰＭＯＳトランジスタＰ１１のドレイン端子が接続される。ＰＭＯＳトランジスタＰ１０のソースは電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ１０のゲートは、ドレインと互いに接続され、さらにＰＭＯＳトランジスタＰ１２のゲートと共通に接続される。そして、ＰＭＯＳトランジスタＰ１２のソースは電源電位ＶＤＤに接続され、ドレインが電流制御回路３０の第１の出力端子となっている。ＰＭＯＳトランジスタＰ１１のソースは電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ１１のゲートは、ドレインと互いに接続され、さらにＰＭＯＳトランジスタＰ１３のゲートと共通に接続される。そして、ＰＭＯＳトランジスタＰ１３のソースは電源電位ＶＤＤに接続され、ドレインが電流制御回路３０の第２の出力端子となっている。つまり、電流制御回路３０は、定電圧Ｖｃｏｎｓｔとパルス幅制御信号ＰＷｃｏｎｔとの電圧値を比較し、その比較結果に応じて電流Ｉｓａと電流Ｉｓｂとの大きさの比を設定する。
【００３３】
また、電流制御回路３０の第１の出力端子と接地電位ＶＳＳとの間にはＮＭＯＳトランジスタＮ１２が接続される。ＮＭＯＳトランジスタＮ１２は、第１のパルス幅制御回路２２の第１のバッファ回路（例えば、ポジティブバッファ）の入力回路に相当する。つまり、ＮＭＯＳトランジスタＮ１２は、ゲート端子にはアップ信号ＵＰが入力され、ドレイン端子からアップ信号ＵＰの反転信号を出力する。このとき、ドレイン端子から出力される中間信号Ｕｍの立ち上がり速度は、電流制御回路３０の第１の出力端子から出力される電流Ｉｓａの大きさに基づき設定される。また、この中間信号Ｕｍは、ＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１４とで構成される出力回路（例えば、インバータ）によって反転され、補正アップ信号ＵＰＭＯＤとして出力される。
【００３４】
一方、電流制御回路３０の第２の出力端子と接地電位ＶＳＳとの間にはＮＭＯＳトランジスタＮ１３が接続される。ＮＭＯＳトランジスタＮ１３は、第１のパルス幅制御回路２２の第２のバッファ回路（例えば、ネガティブバッファ）の入力回路に相当する。つまり、ＮＭＯＳトランジスタＮ１３は、ゲート端子にはダウン信号ＤＮが入力され、ドレイン端子からダウン信号ＤＮの反転信号を出力する。このとき、ドレイン端子から出力される中間信号Ｄｍの立ち上がり速度は、電流制御回路３０の第２の出力端子から出力される電流Ｉｓｂの大きさに基づき設定される。また、この中間信号Ｄｍは、ＰＭＯＳトランジスタＰ１５とＮＭＯＳトランジスタＮ１５とで構成される出力回路（例えば、インバータ）によって反転され、補正ダウン信号ＤＮＭＯＤとして出力される。
【００３５】
ここで、第１のパルス幅制御回路２２の動作について説明する。図５に第１のパルス幅制御回路２２の動作のタイミングチャートを示す。図５に示すタイミングチャートは、上段３つのタイミングチャートがポジティブバッファ側の信号に関するものであり、下側３つのタイミングチャートがネガティブバッファ側の信号に関するものである。
【００３６】
まず、ポジティブバッファ側の信号について説明する。タイミングｔ０でアップ信号ＵＰが立ち上がると、それに応じて中間信号Ｕｍは立ち下がり、補正アップ信号ＵＰＭＯＤは立ち上がる。そして、タイミングｔ１でアップ信号ＵＰが立ち下がると、それに応じて中間信号Ｕｍは立ち上がり、補正アップ信号ＵＰＭＯＤは立ち下がる。このときパルス幅制御信号ＰＷｃｏｎｔの電圧値によって、中間信号Ｕｍは立ち上がりと、補正アップ信号ＵＰＭＯＤは立ち下がりのタイミングが変化する。本実施の形態においては、パルス幅制御信号ＰＷｃｏｎｔが小さくなるにつれて中間信号Ｕｍの立ち上がりが緩やかになる。そして、補正アップ信号ＵＰＭＯＤの立ち上がりタイミングの遅延が大きくなる。つまり、パルス幅制御信号ＰＷｃｏｎｔが小さくなるにつれて補正アップ信号ＵＰＭＯＤのパルス幅が大きくなる。
【００３７】
次に、ネガティブバッファ側の信号について説明する。タイミングｔ０でダウン信号ＤＮが立ち上がると、それに応じて中間信号Ｄｍは立ち下がり、補正ダウン信号ＤＮＭＯＤは立ち上がる。そして、タイミングｔ１でダウン信号ＤＮが立ち下がると、それに応じて中間信号Ｄｍは立ち上がり、補正ダウン信号ＤＮＭＯＤは立ち下がる。このときパルス幅制御信号ＰＷｃｏｎｔの電圧値によって、中間信号Ｄｍは立ち上がりと、補正ダウン信号ＤＮＭＯＤは立ち下がりのタイミングが変化する。本実施の形態においては、パルス幅制御信号ＰＷｃｏｎｔが小さくなるにつれて中間信号Ｕｍの立ち上がりが急峻になる。そして、補正ダウン信号ＤＮＭＯＤの立ち上がりタイミングの遅延が小さくなる。つまり、パルス幅制御信号ＰＷｃｏｎｔが小さくなるにつれて補正ダウン信号ＤＮＭＯＤのパルス幅が小さくなる。
【００３８】
図６にパルス幅制御信号ＰＷｃｏｎｔの電圧値と第１のパルス幅制御回路２２の入出力信号間のパルス幅の変化量との関係のグラフを示す。図６のグラフより、補正アップ信号ＵＰＭＯＤのパルス幅の変化量は、パルス幅制御信号ＰＷｃｏｎｔの値が大きくなるにつれて小さくなることが分かる。一方、補正ダウン信号ＤＮＭＯＤのパルス幅の変化量は、パルス幅制御信号ＰＷｃｏｎｔの値が大きくなるにつれて大きくなる。そして、所定のパルス幅制御信号ＰＷｃｏｎｔの値にて、補正アップ信号ＵＰＭＯＤの変化量と補正ダウン信号ＤＮＭＯＤの変化量とが同程度となる。
【００３９】
また、図７に補正アップ信号ＵＰＭＯＤのパルス幅と補正ダウン信号ＤＮＭＯＤのパルス幅との差分量とパルス幅制御信号ＰＷｃｏｎｔの値との関係のグラフを示す。図７のグラフより、パルス幅制御信号ＰＷｃｏｎｔの値が小さい領域では、補正アップ信号ＵＰＭＯＤのパルス幅が補正ダウン信号ＤＮＭＯＤのパルス幅よりも大きくことが分かる。一方、パルス幅制御信号ＰＷｃｏｎｔの値が大きい領域では、補正アップ信号ＵＰＭＯＤのパルス幅が補正ダウン信号ＤＮＭＯＤのパルス幅よりも小さいことが分かる。
【００４０】
本実施の形態にかかるＰＬＬ回路１の動作について説明する。ＰＬＬ回路１は、トランジスタばらつき等によるチャージポンプ回路の出力電流Ｉｐ、Ｉｎのバランスによって動作が異なる。従って、チャージポンプ回路の出力電流Ｉｐ、Ｉｎの違いに応じて動作を説明する。なお、以下の説明では、特に、基準クロック信号Ｆｒと帰還クロック信号Ｆｄの同期が取れ、ロックしているときの動作について説明する。
【００４１】
まず、第１の条件として単位時間中に出力される電流Ｉｐと電流Ｉｎの電流量が等しい場合について説明する。この第１の条件では、補正アップ信号ＵＰＭＯＤと補正ダウン信号ＤＮＭＯＤのパルス幅が等しければ第１のチャージポンプ出力電圧の電圧値が安定し、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとの位相が同位相となる。このとき、補正疑似アップ信号ＵＰＤＭのパルス幅と補正疑似ダウン信号ＤＮＤＭのパルス幅は、略同一である。第１の条件における基準クロック信号Ｆｒ、帰還クロック信号Ｆｄ、補正アップ信号ＵＰＭＯＤ、補正ダウン信号ＤＮＭＯＤ、補正疑似アップ信号ＵＰＤＭ、補正疑似ダウン信号ＤＮＤＭの波形を図８に示す。
【００４２】
次に、第２の条件として単位時間中に出力される電流Ｉｐの電流量が単位時間中に出力される電流Ｉｎの電流量よりも小さな場合について説明する。この第２の条件では、アップ信号ＵＰ及びダウン信号ＤＮのパルス幅を補正しない場合、帰還クロック信号Ｆｄの位相が基準クロック信号Ｆｒに比べ遅れた状態で安定した状態になる。すなわち、位相オフセットが存在することになる。このとき、パルス幅補正前においては、チャージポンプ回路２４に入力される補正疑似アップ信号ＵＰＤＭと補正疑似ダウン信号ＤＮＤＭとは等しいパルス幅となるため、疑似チャージポンプ出力電圧ＶＣＤＭは減少して、モニタ電圧ＶＣより小さくなる。従って、パルス幅制御信号ＰＷｃｏｎｔは小さくなり、オフセット補正回路１１は、補正アップ信号ＵＰＭＯＤのパルス幅を補正ダウン信号ＤＮＭＯＤのパルス幅よりも大きくする。このとき、補正アップ信号ＵＰＭＯＤのパルス幅は長くなる方向に補正され、補正ダウン信号ＤＮＭＯＤのパルス幅は短くなる方に補正される。これによって、第１及び第２のチャージポンプ出力電圧を略一定に保つために不足していた電流Ｉｐの電流量が補われ、第１のチャージポンプ出力電圧により生成されるモニタ電圧ＶＣと第２のチャージポンプ電圧出力ＶＣＤＭとが略等しく一定となるように帰還制御が行われる。これによって、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとは、同位相状態となる。
【００４３】
第２の条件における基準クロック信号Ｆｒ、帰還クロック信号Ｆｄ、補正アップ信号ＵＰＭＯＤ、補正ダウン信号ＤＮＭＯＤ、補正疑似アップ信号ＵＰＤＭ、補正疑似ダウン信号ＤＮＤＭの波形を図９に示す。破線で示す波形はパルス幅補正をしないと仮定した場合の波形である。ここで、パルス幅補正前のＵＰＭＯＤ信号とＤＮＭＯＤ信号とのパルス幅の差ｄｗ１と、パルス幅補正後のＵＰＭＯＤ信号とＤＮＭＯＤ信号とのパルス幅の差（及びＵＰＤＭ信号とＤＮＤＭ信号とのパルス幅の差）ｄｗ２とが等しくなる。すなわち、パルス幅補正をしない場合とした場合で結果としてパルス幅の差は等しくなるが、パルス幅補正を行うことにより、チャージポンプ回路の出力電流ＩｐとＩｎとがアンバランスな場合でも、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとの位相が実質的に同位相となり、出力電流のアンバランスによる位相オフセットを解消することができる。
【００４４】
続いて、第３の条件として単位時間中に出力される電流Ｉｐの電流量が単位時間中に出力される電流Ｉｎの電流量よりも大きな場合について説明する。この第３の条件では、アップ信号ＵＰ及びダウン信号ＤＮのパルス幅を補正しない場合、帰還クロック信号Ｆｄの位相が基準クロック信号Ｆｒに比べ進んだ状態で安定した状態になる。すなわち、位相オフセットが存在することになる。このとき、パルス幅補正前においては、チャージポンプ回路２４に入力される補正疑似アップ信号ＵＰＤＭと補正疑似ダウン信号ＤＮＤＭとは等しいパルス幅となるため、疑似チャージポンプ出力電圧ＶＣＤＭは増加して、モニタ電圧ＶＣより大きくなる。従って、パルス幅制御信号ＰＷｃｏｎｔは大きくなり、オフセット補正回路１１は、補正アップ信号ＵＰＭＯＤのパルス幅を補正ダウン信号ＤＮＭＯＤのパルス幅よりも小さくする。このとき、補正アップ信号ＵＰＭＯＤのパルス幅は短くなる方向に補正され、補正ダウン信号ＤＮＭＯＤのパルス幅は長くなる方に補正される。これによって、第１及び第２のチャージポンプ出力電圧を略一定に保つために不足していた電流Ｉｎの電流量が補われ、第１のチャージポンプ出力電圧により生成されるモニタ電圧ＶＣと第２のチャージポンプ電圧出力ＶＣＤＭとが略等しく一定となるように帰還制御が行われる。が安定する。これによって、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとは、同位相状態となる。
【００４５】
第３の条件における基準クロック信号Ｆｒ、帰還クロック信号Ｆｄ、補正アップ信号ＵＰＭＯＤ、補正ダウン信号ＤＮＭＯＤ、補正疑似アップ信号ＵＰＤＭ、補正疑似ダウン信号ＤＮＤＭの波形を図１０に示す。破線で示す波形はパルス幅補正をしないと仮定した場合の波形である。ここで、パルス幅補正前のＵＰＭＯＤ信号とＤＮＭＯＤ信号とのパルス幅の差ｄｗ３と、パルス幅補正後のＵＰＭＯＤ信号とＤＮＭＯＤ信号とのパルス幅の差（及びＵＰＤＭ信号とＤＮＤＭ信号とのパルス幅の差）ｄｗ４とが等しくなる。すなわち、パルス幅補正の有無によって結果としてパルス幅の差は等しいが、パルス幅補正を行うことにより、出力電流のアンバランスによる位相オフセットを解消することができる。
【００４６】
上記説明より、本実施の形態にかかるＰＬＬ回路１によれば、オフセット補正回路１１によって、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとが同位相となった場合のチャージポンプ出力電圧を疑似チャージポンプ出力電圧として再現する。そして、再現したチャージポンプ出力電圧が一定電圧を保つようにアップ信号ＵＰ及びダウン信号ＤＮのパルス幅を補正する。この補正アップ信号ＵＰＭＯＤ及び補正ダウン信号ＤＮＭＯＤに基づいてチャージポンプ回路１２を動作させることで、基準クロック信号Ｆｒと帰還クロック信号Ｆｄの位相が揃ったときのチャージポンプ出力電圧は安定したものになる。つまり、オフセット補正回路１１によって生成される補正量に基づきアップ信号ＵＰ及びダウン信号ＤＮを補正し、この補正されたアップ信号及びダウン信号に基づき帰還クロック信号Ｆｄを生成することで、ロックしたときの基準クロック信号Ｆｒと帰還クロック信号Ｆｄとの位相は同位相状態となる。
【００４７】
つまり、本実施の形態では、チャージポンプ回路の出力電流ＩｐとＩｎとがアンバランスな場合であっても、オフセット補正回路により、アンバランスな出力電流を補うようにチャージポンプ回路に与えるアップ信号、ダウン信号のパルス幅を補正し、基準クロック信号と帰還クロック信号との位相が揃った状態で同期を取ることができる。
【００４８】
また、本実施の形態にかかるオフセット補正回路１１は、１つの位相比較回路１０から出力されるアップ信号ＵＰとダウン信号ＤＮとに基づきパルス幅の補正量の算出とパルス幅の補正を行う。つまり、従来例２のように２つの位相比較回路が必要ない。従って、本実施の形態にかかるオフセット補正回路１１によれば、より小さな回路面積で位相オフセットを補正した出力クロック信号Ｆｏを生成することが可能である。
【００４９】
さらに、位相比較回路が１つで良いために、位相比較回路が動作することで発生する電源ノイズを従来例２のＰＬＬ回路に比べて削減することが可能である。つまり、電源ノイズが小さいために、電源ノイズによってＰＬＬ回路１の動作が不安定になるのを抑制することが可能である。例えば、電源ノイズによって出力クロック信号Ｆｏにジッタ等が発生する場合があるが、電源ノイズが小さければこのジッタを低減することが可能である。
【００５０】
実施の形態２
実施の形態１にかかるＰＬＬ回路１では、第１のチャージポンプ回路１２とオフセット補正回路中の第２のチャージポンプ回路２４とを異なる電流源に基づき動作させていた。これに対して、実施の形態２にかかるＰＬＬ回路２では、第１のチャージポンプ回路１２とオフセット補正回路中の第２のチャージポンプ回路２４とを共通の電流源に基づき動作させる。実施の形態２にかかるＰＬＬ回路２のブロック図を図１１に示す。
【００５１】
図１１に示すように、ＰＬＬ回路２は、第１のチャージポンプ回路１２と第２のチャージポンプ回路２４とを共通の電流源で実現したチャージポンプ回路４０を有している。このチャージポンプ回路４０の回路図を図１２に示す。図１２に示すように、チャージポンプ回路４０は、電流源部４１、第１のチャージポンプ回路１２、第２のチャージポンプ回路２４を有している。第１のチャージポンプ回路１２の出力電流Ｉｐ及び第２のチャージポンプ回路２４の出力電流Ｉｐは、ＮＭＯＳトランジスタＮ１、Ｎ２で構成されるカレントミラー及びＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ４で構成されるカレントミラーよって基準電流Ｉｒｅｆを折り返した電流として供給される。一方、第１のチャージポンプ回路１２の出力電流Ｉｎ及び第２のチャージポンプ回路２４の出力電流Ｉｎは、ＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５で構成されるカレントミラーよって基準電流Ｉｒｅｆを折り返した電流として供給される。
【００５２】
つまり、第１のチャージポンプ回路１２及び第２のチャージポンプ回路２４の出力電流は、カレントミラーを介して同じ電流源から供給される。これによって、第１のチャージポンプ回路１２の出力電流と第２のチャージポンプ回路２４の出力電流とは、電流源の電流量がばらついたとしても、そのばらつき量に対して同じ割合で変化する。つまり、電流源にばらつきが生じた場合であっても、第１のチャージポンプ回路１２の出力電流と第２のチャージポンプ回路２４の出力電流の相対的な関係は変化しない。従って、実施の形態２にかかるＰＬＬ回路２によれば、電流源のばらつきによらず、精度の高いパルス幅の補正が可能である。換言すれば、実施の形態２にかかるオフセット補正回路１１は、第１のチャージポンプ回路１２に対して精度の高い補正量の算出が可能である。
【００５３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、アップ信号及びダウン信号に対する補正は、少なくとも一方の信号に対して行えば良く、必ずしもアップ信号及びダウン信号の両方に対して補正を加える必要はない。
【図面の簡単な説明】
【００５４】
【図１】実施の形態１にかかるＰＬＬ回路のブロック図である。
【図２】実施の形態１にかかるチャージポンプ回路の回路図である。
【図３】実施の形態１にかかるループフィルタの回路図である。
【図４】実施の形態１にかかるパルス幅制御回路の回路図である。
【図５】実施の形態１にかかるパルス幅制御回路の入出力信号のタイミングチャートである。
【図６】実施の形態１にかかるパルス幅制御回路における出力信号のパルス幅とパルス幅制御信号の電圧値との関係を示すグラフである。
【図７】実施の形態１にかかるパルス幅制御回路における出力信号間のパルス幅の差とパルス幅制御信号の電圧値との関係を示すグラフである。
【図８】実施の形態１にかかるＰＬＬ回路の第１の条件にける基準クロック信号、帰還クロック信号、補正アップ信号、補正ダウン信号の波形を示す図である。
【図９】実施の形態１にかかるＰＬＬ回路の第２の条件にける基準クロック信号、帰還クロック信号、補正アップ信号、補正ダウン信号の波形を示す図である。
【図１０】実施の形態１にかかるＰＬＬ回路の第３の条件にける基準クロック信号、帰還クロック信号、補正アップ信号、補正ダウン信号の波形を示す図である。
【図１１】実施の形態２にかかるＰＬＬ回路のブロック図である。
【図１２】実施の形態２にかかるチャージポンプ回路の回路図である。
【図１３】従来例１にかかるＰＬＬ回路のブロック図である。
【図１４】従来例２にかかるＰＬＬ回路のブロック図である。
【符号の説明】
【００５５】
１、２ ＰＬＬ回路
１０ 位相比較回路
１１ オフセット補正回路
１２、２４、４０ チャージポンプ回路
１３ ループフィルタ
１４ 電圧制御発振回路
２１ ＡＮＤ回路
２２、２３ パルス幅制御回路
２５ 疑似フィルタ
２６ パルス幅制御信号生成回路
３０ 電流制御回路
４１ 電流源部
Ｃ１、Ｃ２、ＣＤＭ コンデンサ
Ｒ１ 抵抗
【技術分野】
【０００１】
本発明はＰＬＬ回路に関し、特に基準クロック信号と帰還クロック信号との間に発生する位相オフセットを補正するオフセット補正回路を有するＰＬＬ回路に関する。
【背景技術】
【０００２】
近年、半導体装置に搭載される発振回路としてＰＬＬ（Phase Locked Loop）回路が多く用いられている。ＰＬＬ回路は、基準クロック信号の位相と出力クロック信号の位相とが同期するように出力信号の発振周波数を制御する。
【０００３】
従来例１として、一般的なＰＬＬ回路１００のブロック図を図１３に示す。図１３に示すように、ＰＬＬ回路１００は、位相比較回路１１１、チャージポンプ回路１１２、ループフィルタ１１３、電圧制御発振回路１１４を有している。
【０００４】
位相比較回路１１１は、基準クロック信号Ｆｒと、ＰＬＬ回路１００の出力クロック信号Ｆｏを帰還させた帰還クロック信号Ｆｄとを比較し、チャージポンプ回路１１２を制御するアップ信号とダウン信号とを出力する。チャージポンプ回路１１２は、アップ信号とダウン信号とのパルス幅の差に基づいて電流を出力し、出力した電流の電流量に応じたチャージポンプ出力電圧を出力する。この電流は、アップ信号とダウン信号とのパルス幅の差に基づいて流入方向又は流出方向になるように制御される。ループフィルタ１１３は、チャージポンプ回路１１２が出力する電流に基づいてコンデンサに電荷を蓄積する。そして、蓄積した電荷に基づいて電圧を生成する。この電圧は、チャージポンプ回路１１２が出力する電圧となる。また、ループフィルタ１１３は、チャージポンプ出力電圧に重畳される高周波ノイズ及びリップルノイズを除去する。電圧制御発振回路１１４は、ループフィルタ１１３を介して出力されるチャージポンプ出力電圧に応じた周波数を有する出力クロック信号Ｆｏを出力する。また、この出力クロック信号Ｆｏは、帰還クロック信号Ｆｄとして位相比較回路１１１に入力される。
【０００５】
このＰＬＬ回路１００は、理想的には基準クロック信号Ｆｒと帰還クロック信号Ｆｄ（あるいは出力クロック信号Ｆｏ）の位相が同じ場合にチャージポンプ回路１１２が出力する電流の流出量と流入量とが同じになる。しかしながら、チャージポンプ回路１１２の回路構成、あるいは、トランジスタのばらつき等により、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとの位相が同じ場合であっても、チャージポンプ回路１１２が出力する電流の流出量と流入量とに差が生じる。このような場合、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとは、位相がずれた状態で安定する。このずれを位相オフセットと称する。
【０００６】
このような位相オフセットを補正する技術が特許文献１（従来例２）に開示されている。従来例２のＰＬＬ回路２００のブロック図を図１４に示す。図１４に示すように、ＰＬＬ回路２００は、遅延回路２１１、位相比較回路２１２、チャージポンプ回路２１３、ループフィルタ２１４、電圧制御発振回路２１５、位相補正回路２１６、増幅器２２０を有している。
【０００７】
遅延回路２１１は、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとが入力され、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとをそれぞれ遅延させて遅延基準クロック信号ＤＬＹ１と遅延帰還クロック信号ＤＬＹ２とを出力する。そして、位相比較回路２１２、チャージポンプ回路２１３、ループフィルタ２１４、電圧制御発振回路２１５は、この遅延基準クロック信号ＤＬＹ１と遅延期間クロック信号ＤＬＹ２とに基づいてチャージポンプ回路２１３が出力する電流の流入量と流出量とが略同じとなることで動作が安定する。
【０００８】
また、遅延回路２１１の遅延量は、位相補正回路２１６及び増幅器２２０によって設定される。位相補正回路２１６は、遅延回路２１１、位相比較回路２１２、チャージポンプ回路２１３と実質的に同じ回路を有する遅延回路２１７、位相比較回路２１８、チャージポンプ回路２１９を有している。ここで、遅延回路２１７には基準クロック信号Ｆｒのみが入力されている。そして、チャージポンプ回路２１９の出力電圧を平滑化するコンデンサＣＤＭによって、チャージポンプ回路２１９の出力電流に応じた電圧（例えば、疑似チャージポンプ出力電圧ＶＣＤＭ）を出力する。つまり、この疑似チャージポンプ出力電圧は、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとの位相が一致している場合にチャージポンプ回路２１３が出力する電圧を疑似的に再現したものである。
【０００９】
増幅器２２０は、疑似チャージポンプ出力電圧ＶＣＤＭとチャージポンプ回路２１３のモニタ電圧ＶＣとの差電圧に基づき遅延回路２１１と遅延回路２１７とに制御信号Ｖｃｏｎｔを出力する。遅延回路２１１と遅延回路２１７は、この制御信号Ｖｃｏｎｔの電圧値に応じて遅延量を設定する。
【００１０】
つまり、ＰＬＬ回路２００は、チャージポンプ回路２１３のモニタ電圧ＶＣと疑似チャージポンプ出力電圧ＶＣＤＭとに基づき、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとを同位相とする遅延回路２１１の遅延量を設定する。そして、遅延回路２１１で基準クロック信号Ｆｒと帰還クロック信号Ｆｄとに加える遅延量によって、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとの位相オフセットを補正する。
【特許文献１】特開２００５−１２３９４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来例２のＰＬＬ回路２００では、本来のＰＬＬ回路に接続される位相比較回路２１２に加え、疑似チャージポンプ出力電圧ＶＣＤＭを生成する位相補正回路２１６に位相比較回路２１２が必要となる。そのため、ＰＬＬ回路２００では、回路規模が増大する問題があった。また、位相比較回路が動作することで電源ノイズを発生させる。つまり、位相比較回路の数が増えると、この電源ノイズが大きくなる問題がある。
【課題を解決するための手段】
【００１２】
本発明にかかるＰＬＬ回路は、基準クロック信号と帰還クロック信号との位相差に基づきパルス幅が設定されるアップ信号及びダウン信号を出力する位相比較回路と、前記アップ信号及び前記ダウン信号のうち少なくとも一方の信号のパルス幅を補正し、補正アップ信号及び補正ダウン信号を出力するオフセット補正回路と、前記補正アップ信号及び前記補正ダウン信号に基づいて出力するチャージポンプ出力電圧を上昇又は下降させる第１のチャージポンプ回路と、前記チャージポンプ出力電圧のノイズを除去し、フィルタ電圧を出力するループフィルタと、前記フィルタ電圧の電圧値に応じて発振周波数が制御され、出力クロック信号を出力する電圧制御発振回路とを有し、前記オフセット補正回路は、前記基準クロック信号と前記帰還クロック信号との位相が揃っているときに前記チャージポンプ出力電圧が略一定の値となるように前記補正アップ信号及び前記補正ダウン信号のうち少なくとも一方のパルス幅を設定することを特徴とするものである。
【００１３】
本発明にかかるＰＬＬ回路によれば、位相比較回路が出力するアップ信号及びダウン信号に基づき基準クロック信号Ｆｒと帰還クロック信号Ｆｄとが同位相となる状態を再現するオフセット補正回路によって、アップ信号とダウン信号とのパルス幅の補正量を設定する。これによって、位相比較回路が１つであっても位相オフセットの補正が可能となる。また、位相比較回路が１つであることから、位相比較回路の動作によって生じる電源ノイズの増大を抑制することが可能である。
【発明の効果】
【００１４】
本発明にかかるＰＬＬ回路によれば、小さな回路規模で位相オフセットの補正が可能である。
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかるＰＬＬ回路１のブロック図を示す。図１に示すように、ＰＬＬ回路１は、位相比較回路１０、オフセット補正回路１１、第１のチャージポンプ回路１２、ループフィルタ１３、電圧制御発振回路１４を有している。
【００１６】
位相比較回路１０は、基準クロック信号Ｆｒと、ＰＬＬ回路１の出力クロック信号Ｆｏを帰還させた帰還クロック信号Ｆｄとの位相を比較する。そして、その位相差に応じたパルス幅を有するアップ信号ＵＰ及びダウン信号ＤＮを生成する。このアップ信号ＵＰ及びダウン信号ＤＮは、例えば基準クロック信号Ｆｒの位相が帰還クロック信号Ｆｄの位相よりも進んでいた場合、アップ信号ＵＰのパルス幅は、ダウン信号ＤＮのパルス幅よりも大きくなる。一方、基準クロック信号Ｆｒの位相が帰還クロック信号Ｆｄの位相よりも遅れていた場合、アップ信号ＵＰのパルス幅は、ダウン信号ＤＮのパルス幅よりも小さくなる。
【００１７】
オフセット補正回路１１は、アップ信号ＵＰ及びダウン信号ＤＮに基づきアップ信号ＵＰ及びダウン信号ＤＮのパルス幅の補正量を設定する。そして、設定した補正量に基づきパルス幅を補正した補正アップ信号ＵＰＭＯＤ及び補正ダウン信号ＤＮＭＯＤを出力する。このとき、オフセット補正回路１１は、アップ信号ＵＰ及びダウン信号ＤＮに基づき基準クロック信号と帰還クロック信号とが同位相となる状態を疑似的に再現し、再現された同位相状態に基づきチャージポンプ回路の出力電圧が略一定の値となるようにパルス幅の補正量を設定する。なお、本実施の形態においては、アップ信号ＵＰ及びダウン信号ＤＮとに対してパルス幅の補正を行うが、アップ信号ＵＰ及びダウン信号ＤＮのうちいずれか一方の信号に対してのみ補正を行うとしても良い。このオフセット補正回路１１の詳細については後述する。
【００１８】
第１のチャージポンプ回路１２（以降、単にチャージポンプ回路１２と称す）は、補正アップ信号ＵＰＭＯＤ及び補正ダウン信号ＤＮＭＯＤのパルス幅の差に基づいて電流を出力し、その電流の電流量に応じたチャージポンプ出力電圧を出力する。この電流は、補正アップ信号ＵＰＭＯＤと補正ダウン信号ＤＮＭＯＤとのパルス幅の差に基づいて流入方向又は流出方向になるように制御される。このチャージポンプ回路１２の回路の一例を図２に示す。
【００１９】
図２に示すように、ＮＭＯＳトランジスタＮ１〜Ｎ４、ＰＭＯＳトランジスタＰ１〜Ｐ３、インバータＩＮＶを有している。ＮＭＯＳトランジスタＮ１はソースが接地電位ＶＳＳに接続されており、ドレインが基準電流入力端子Ｉｉｎに接続されている。また、ＮＭＯＳトランジスタＮ１のゲートとドレインとは互いに接続されている。また、ＮＭＯＳトランジスタＮ１のゲートは、ＮＭＯＳトランジスタＮ２、Ｎ３のゲートと共通に接続されている。ＮＭＯＳトランジスタＮ２のソースは、接地電位ＶＳＳに接続され、ドレインはＰＭＯＳトランジスタＰ１のドレインと接続されている。ＮＭＯＳトランジスタＮ３のソースは接地電位ＶＳＳに接続されており、ドレインはＮＭＯＳトランジスタＮ４のソースに接続されている。ＰＭＯＳトランジスタＰ１のソースは電源電位ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＰ１のゲートとドレインとは互いに接続されている。そして、ＰＭＯＳトランジスタＰ１のゲートとＰＭＯＳトランジスタＰ２のゲートとは共通に接続される。ＰＭＯＳトランジスタＰ２のソースは電源電位ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタＰ３のソースに接続されている。ＮＭＯＳトランジスタＮ４のドレインとＰＭＯＳトランジスタＰ３のドレインとは互いに接続されている。そして、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ３との接続点が出力端子Ｉｏｕｔに接続されている。また、ＮＭＯＳトランジスタＮ４のゲートには補正ダウン信号ＤＮＭＯＤが入力されている。ＰＭＯＳトランジスタＰ３のゲートにはインバータＩＮＶを介して補正アップ信号ＵＰＭＯＤが入力されている。
【００２０】
つまり、チャージポンプ回路１２は、基準電流入力端子Ｉｉｎから入力される基準電流ＩｒｅｆをＮＭＯＳトランジスタＮ１〜Ｎ３で構成されるカレントミラー及びＰＭＯＳトランジスタＰ１、Ｐ２で構成されるカレントミラーで折り返すことで出力端子Ｉｏｕｔから出力される電流Ｉｐ、Ｉｎを設定する。このとき、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４は、出力端子Ｉｏｕｔに電流Ｉｐ、Ｉｎを出力するか否かを決定するスイッチとして動作する。ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４は、補正アップ信号ＵＰＭＯＤ及び補正ダウン信号ＤＮＭＯＤがハイレベルである場合に導通状態となり、出力端子Ｉｏｕｔから電流Ｉｐ、Ｉｎを出力する。一方、補正アップ信号ＵＰＭＯＤ及び補正ダウン信号ＤＮＭＯＤがローレベルである場合、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４は遮断状態状態となり、出力端子Ｉｏｕｔから電流Ｉｐ、Ｉｎが出力されるのを停止する。
【００２１】
ループフィルタ１３は、チャージポンプ回路１２が出力する電流に基づいてコンデンサに電荷を蓄積する。そして、蓄積した電荷に基づいて電圧を生成する。この電圧は、チャージポンプ回路１２が出力する電圧となる。また、ループフィルタ１３は、チャージポンプ出力電圧に重畳される高周波ノイズ及びリップルノイズを除去する。なお、本実施の形態においては、ループフィルタ１３は、２つの電圧信号を出力する。一方の電圧信号は、チャージポンプ回路１２の出力端子の電圧となるチャージポンプ出力電圧ＶＦであって、他方の電圧信号は、チャージポンプ出力電圧信号の変動に応じて変動する電圧であって、チャージポンプ出力電圧信号とは異なるモニタ電圧ＶＣである。ここで、ループフィルタ１３の回路の一例を図３に示す。
【００２２】
図３に示すように、ループフィルタ１３は、抵抗Ｒ１、コンデンサＣ１、Ｃ２を有している。抵抗Ｒ１は、一端がチャージポンプ回路１２の出力端子と電圧制御発振回路１４の電圧入力端子を接続する配線（例えば、第１のチャージポンプ出力配線）に接続され、他端がコンデンサＣ１の一端に接続されている。コンデンサＣ１の他端は、接地電位ＶＳＳに接続されている。そして、抵抗Ｒ１とコンデンサＣ１との接続点の電圧がモニタ電圧ＶＣとして出力される。一方、コンデンサＣ２は、第１のチャージポンプ出力配線と接地電位ＶＳＳとの間に接続されている。なお、第１のチャージポンプ出力配線の電圧は、コンデンサＣ１、Ｃ２に蓄積された電荷量と抵抗Ｒ１に流れる電流とによって発生する。この第１のチャージポンプ出力配線の電圧は、チャージポンプ出力電圧ＶＦとなる。つまり、モニタ電圧ＶＣとチャージポンプ出力電圧ＶＦとは、チャージポンプ回路１２から出力される電流の流入量と流出量とが略同じ場合には抵抗Ｒ１に電流が流れないため、略同じ電圧として扱うことが可能である。なお、本実施の形態においては、チャージポンプ出力電圧ＶＦとモニタ電圧ＶＣとを異なるノードから出力するが、これは同じノードから出力される電圧であっても構わない。
【００２３】
電圧制御発振回路１４は、ループフィルタ１３を介して出力されるチャージポンプ出力電圧ＶＦに応じた周波数を有する出力クロック信号Ｆｏを出力する。また、この出力クロック信号Ｆｏは、帰還クロック信号Ｆｄとして位相比較回路１０に入力される。
【００２４】
ここで、オフセット補正回路１１について詳細に説明する。図１に示すように、オフセット補正回路１１は、ＡＮＤ回路２１、第１のパルス幅制御回路２２、第２のパルス幅制御回路２３、第２のチャージポンプ回路２４、疑似フィルタ２５、パルス幅制御信号生成回路２６を有している。
【００２５】
ＡＮＤ回路２１の一方の入力端子には位相比較回路１０が出力するアップ信号ＵＰが入力され、他方の入力端子には位相比較回路１０が出力するダウン信号ＤＮが入力されている。そして、ＡＮＤ回路２１は、アップ信号ＵＰとダウン信号ＤＮの論理積を疑似同期信号ＵＰＤＮとして出力する。本実施の形態においては、ＡＮＤ回路２１から出力される１つの疑似同期信号ＵＰＤＮを接続先に応じて疑似アップ信号あるいは疑似ダウン信号と称す。図１においては、第２のパルス幅制御回路２３の"Ｐ"で示されるバッファ（例えば、ポジティブバッファ）に入力される信号を疑似アップ信号と称し、"Ｎ"で示されるバッファ（例えば、ネガティブバッファ）に入力される信号を疑似ダウン信号と称す。
【００２６】
第１のパルス幅制御回路２２は、アップ信号ＵＰが入力され、このアップ信号ＵＰのパルス幅を修正した補正アップ信号ＵＰＭＯＤを出力するポジティブバッファと、ダウン信号ＤＮが入力され、このダウン信号ＤＮのパルス幅を修正した補正ダウン信号ＤＮＭＯＤを出力するネガティブバッファと、を有している。第１のパルス幅制御回路２２で補正されるパルス幅の補正量はパルス幅制御信号ＰＷｃｏｎｔの値に基づき設定される。
【００２７】
第２のパルス幅制御回路２３は、疑似アップ信号が入力され、この疑似アップ信号のパルス幅を修正した補正疑似アップ信号ＵＰＤＭを出力するポジティブバッファと、疑似ダウン信号が入力され、この疑似ダウン信号のパルス幅を修正した補正疑似ダウン信号ＤＮＤＭを出力するネガティブバッファと、を有している。第２のパルス幅制御回路２３で補正されるパルス幅の補正量はパルス幅制御信号ＰＷｃｏｎｔの値に基づき設定される。なお、第１のパルス幅制御回路２２と第２のパルス幅制御回路２３とは実質的に同じ回路で構成されている。第１のパルス幅制御回路２２及び第２のパルス幅制御回路２３の詳細については後述する。
【００２８】
第２のチャージポンプ回路２４（以降、単にチャージポンプ回路２４と称す）は、チャージポンプ回路１２と実質的に同じ回路である。そして、チャージポンプ回路２４は、補正疑似アップ信号ＵＰＤＭと補正疑似ダウン信号ＤＮＤＭとのパルス幅の差に基づいて出力電流を制御する。疑似フィルタ２５は、チャージポンプ回路２４の出力電流に応じて電荷を蓄積し、蓄積した電荷量に応じた電圧を出力する。この電圧は、チャージポンプ回路２４が出力する疑似チャージポンプ出力電圧ＶＣＤＭとなる。また、疑似フィルタ２５は、チャージポンプ回路２４の出力電圧を平滑化する。
【００２９】
本実施の形態における疑似フィルタ２５は、チャージポンプ回路２４の出力端子とパルス幅制御信号生成回路２６の第２の入力端子とを接続する配線（例えば、第２のチャージポンプ出力配線）と接地電位ＶＳＳとの間にコンデンサＣＤＭが接続される。このコンデンサＣＤＭは、例えばループフィルタ１３のコンデンサＣ１と同じ容量値を有している。なお、モニタ電圧ＶＣをループフィルタ１３の第１のチャージポンプ出力配線から取得する場合、疑似フィルタ２５は、ループフィルタ１３と同じ構成とすることが好ましい。
【００３０】
パルス幅制御信号生成回路２６は、モニタ電圧ＶＣと疑似チャージポンプ出力電圧ＶＣＤＭとの電圧差に基づいてパルス幅制御信号ＰＷｃｏｎｔの電圧値を設定する。例えば、モニタ電圧ＶＣが疑似チャージポンプ出力電圧ＶＣＤＭよりも低ければパルス幅制御信号ＰＷｃｏｎｔの電圧値を上昇させる。一方、モニタ電圧ＶＣが疑似チャージポンプ出力電圧ＶＣＤＭよりも高ければパルス幅制御信号ＰＷｃｏｎｔの電圧値を下降させる。本実施の形態においては、パルス幅制御信号生成回路２６は、差動増幅器で構成される。そして、差動増幅器の正転入力端子に疑似チャージポンプ出力電圧ＶＣＤＭが入力され、反転入力端子にはモニタ電圧ＶＣが入力される。このように生成されたパルス幅制御信号ＰＷｃｏｎｔは、第１のパルス幅制御回路２２及び第２のパルス幅制御回路２３に入力される。そして、第１のパルス幅制御回路２２及び第２のパルス幅制御回路２３は、パルス幅制御信号ＰＷｃｏｎｔの電圧値に基づいて出力する信号のパルス幅を調整する。
【００３１】
ここで、第１のパルス幅制御回路２２及び第２のパルス幅制御回路２３につてより詳細に説明する。なお、第１のパルス幅制御回路２２及び第２のパルス幅制御回路２３は、実質的に同じ回路であるため、一例として第１のパルス幅制御回路２２の回路についてのみ説明を行う。第１のパルス幅制御回路２２の回路図を図４に示す。図４に示すように、第１のパルス幅制御回路２２は、電流制御回路３０、ＮＭＯＳトランジスタＮ１２〜Ｎ１５、ＰＭＯＳトランジスタＰ１４、Ｐ１５を有している。電流制御回路３０は、パルス幅制御信号ＰＷｃｏｎｔの電圧値に応じて、電流源Ｉｓで生成される電流を電流Ｉｓａと電流Ｉｓｂとに振り分ける。電流Ｉｓａは、電流制御回路３０の第１の出力端子から出力される電流であって、電流Ｉｓｂは、電流制御回路３０の第２の出力端子から出力される電流である。
【００３２】
電流制御回路３０は、ＮＭＯＳトランジスタＮ１０、Ｎ１１、ＰＭＯＳトランジスタＮ１０〜Ｎ１３を有している。ＮＭＯＳトランジスタＮ１０、Ｎ１１は、差動対を構成している。そして、電流源Ｉｓは、この差動対に電流を供給する。また、ＮＭＯＳトランジスタＮ１０のゲート端子にはパルス幅制御信号ＰＷｃｏｎｔが入力され、ＮＭＯＳトランジスタＮ１１のゲート端子には定電圧Ｖｃｏｎｓｔが入力される。ＮＭＯＳトランジスタＮ１０のドレイン端子にはＰＭＯＳトランジスタＰ１０のドレイン端子が接続される。ＮＭＯＳトランジスタＮ１１のドレイン端子にはＰＭＯＳトランジスタＰ１１のドレイン端子が接続される。ＰＭＯＳトランジスタＰ１０のソースは電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ１０のゲートは、ドレインと互いに接続され、さらにＰＭＯＳトランジスタＰ１２のゲートと共通に接続される。そして、ＰＭＯＳトランジスタＰ１２のソースは電源電位ＶＤＤに接続され、ドレインが電流制御回路３０の第１の出力端子となっている。ＰＭＯＳトランジスタＰ１１のソースは電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ１１のゲートは、ドレインと互いに接続され、さらにＰＭＯＳトランジスタＰ１３のゲートと共通に接続される。そして、ＰＭＯＳトランジスタＰ１３のソースは電源電位ＶＤＤに接続され、ドレインが電流制御回路３０の第２の出力端子となっている。つまり、電流制御回路３０は、定電圧Ｖｃｏｎｓｔとパルス幅制御信号ＰＷｃｏｎｔとの電圧値を比較し、その比較結果に応じて電流Ｉｓａと電流Ｉｓｂとの大きさの比を設定する。
【００３３】
また、電流制御回路３０の第１の出力端子と接地電位ＶＳＳとの間にはＮＭＯＳトランジスタＮ１２が接続される。ＮＭＯＳトランジスタＮ１２は、第１のパルス幅制御回路２２の第１のバッファ回路（例えば、ポジティブバッファ）の入力回路に相当する。つまり、ＮＭＯＳトランジスタＮ１２は、ゲート端子にはアップ信号ＵＰが入力され、ドレイン端子からアップ信号ＵＰの反転信号を出力する。このとき、ドレイン端子から出力される中間信号Ｕｍの立ち上がり速度は、電流制御回路３０の第１の出力端子から出力される電流Ｉｓａの大きさに基づき設定される。また、この中間信号Ｕｍは、ＰＭＯＳトランジスタＰ１４とＮＭＯＳトランジスタＮ１４とで構成される出力回路（例えば、インバータ）によって反転され、補正アップ信号ＵＰＭＯＤとして出力される。
【００３４】
一方、電流制御回路３０の第２の出力端子と接地電位ＶＳＳとの間にはＮＭＯＳトランジスタＮ１３が接続される。ＮＭＯＳトランジスタＮ１３は、第１のパルス幅制御回路２２の第２のバッファ回路（例えば、ネガティブバッファ）の入力回路に相当する。つまり、ＮＭＯＳトランジスタＮ１３は、ゲート端子にはダウン信号ＤＮが入力され、ドレイン端子からダウン信号ＤＮの反転信号を出力する。このとき、ドレイン端子から出力される中間信号Ｄｍの立ち上がり速度は、電流制御回路３０の第２の出力端子から出力される電流Ｉｓｂの大きさに基づき設定される。また、この中間信号Ｄｍは、ＰＭＯＳトランジスタＰ１５とＮＭＯＳトランジスタＮ１５とで構成される出力回路（例えば、インバータ）によって反転され、補正ダウン信号ＤＮＭＯＤとして出力される。
【００３５】
ここで、第１のパルス幅制御回路２２の動作について説明する。図５に第１のパルス幅制御回路２２の動作のタイミングチャートを示す。図５に示すタイミングチャートは、上段３つのタイミングチャートがポジティブバッファ側の信号に関するものであり、下側３つのタイミングチャートがネガティブバッファ側の信号に関するものである。
【００３６】
まず、ポジティブバッファ側の信号について説明する。タイミングｔ０でアップ信号ＵＰが立ち上がると、それに応じて中間信号Ｕｍは立ち下がり、補正アップ信号ＵＰＭＯＤは立ち上がる。そして、タイミングｔ１でアップ信号ＵＰが立ち下がると、それに応じて中間信号Ｕｍは立ち上がり、補正アップ信号ＵＰＭＯＤは立ち下がる。このときパルス幅制御信号ＰＷｃｏｎｔの電圧値によって、中間信号Ｕｍは立ち上がりと、補正アップ信号ＵＰＭＯＤは立ち下がりのタイミングが変化する。本実施の形態においては、パルス幅制御信号ＰＷｃｏｎｔが小さくなるにつれて中間信号Ｕｍの立ち上がりが緩やかになる。そして、補正アップ信号ＵＰＭＯＤの立ち上がりタイミングの遅延が大きくなる。つまり、パルス幅制御信号ＰＷｃｏｎｔが小さくなるにつれて補正アップ信号ＵＰＭＯＤのパルス幅が大きくなる。
【００３７】
次に、ネガティブバッファ側の信号について説明する。タイミングｔ０でダウン信号ＤＮが立ち上がると、それに応じて中間信号Ｄｍは立ち下がり、補正ダウン信号ＤＮＭＯＤは立ち上がる。そして、タイミングｔ１でダウン信号ＤＮが立ち下がると、それに応じて中間信号Ｄｍは立ち上がり、補正ダウン信号ＤＮＭＯＤは立ち下がる。このときパルス幅制御信号ＰＷｃｏｎｔの電圧値によって、中間信号Ｄｍは立ち上がりと、補正ダウン信号ＤＮＭＯＤは立ち下がりのタイミングが変化する。本実施の形態においては、パルス幅制御信号ＰＷｃｏｎｔが小さくなるにつれて中間信号Ｕｍの立ち上がりが急峻になる。そして、補正ダウン信号ＤＮＭＯＤの立ち上がりタイミングの遅延が小さくなる。つまり、パルス幅制御信号ＰＷｃｏｎｔが小さくなるにつれて補正ダウン信号ＤＮＭＯＤのパルス幅が小さくなる。
【００３８】
図６にパルス幅制御信号ＰＷｃｏｎｔの電圧値と第１のパルス幅制御回路２２の入出力信号間のパルス幅の変化量との関係のグラフを示す。図６のグラフより、補正アップ信号ＵＰＭＯＤのパルス幅の変化量は、パルス幅制御信号ＰＷｃｏｎｔの値が大きくなるにつれて小さくなることが分かる。一方、補正ダウン信号ＤＮＭＯＤのパルス幅の変化量は、パルス幅制御信号ＰＷｃｏｎｔの値が大きくなるにつれて大きくなる。そして、所定のパルス幅制御信号ＰＷｃｏｎｔの値にて、補正アップ信号ＵＰＭＯＤの変化量と補正ダウン信号ＤＮＭＯＤの変化量とが同程度となる。
【００３９】
また、図７に補正アップ信号ＵＰＭＯＤのパルス幅と補正ダウン信号ＤＮＭＯＤのパルス幅との差分量とパルス幅制御信号ＰＷｃｏｎｔの値との関係のグラフを示す。図７のグラフより、パルス幅制御信号ＰＷｃｏｎｔの値が小さい領域では、補正アップ信号ＵＰＭＯＤのパルス幅が補正ダウン信号ＤＮＭＯＤのパルス幅よりも大きくことが分かる。一方、パルス幅制御信号ＰＷｃｏｎｔの値が大きい領域では、補正アップ信号ＵＰＭＯＤのパルス幅が補正ダウン信号ＤＮＭＯＤのパルス幅よりも小さいことが分かる。
【００４０】
本実施の形態にかかるＰＬＬ回路１の動作について説明する。ＰＬＬ回路１は、トランジスタばらつき等によるチャージポンプ回路の出力電流Ｉｐ、Ｉｎのバランスによって動作が異なる。従って、チャージポンプ回路の出力電流Ｉｐ、Ｉｎの違いに応じて動作を説明する。なお、以下の説明では、特に、基準クロック信号Ｆｒと帰還クロック信号Ｆｄの同期が取れ、ロックしているときの動作について説明する。
【００４１】
まず、第１の条件として単位時間中に出力される電流Ｉｐと電流Ｉｎの電流量が等しい場合について説明する。この第１の条件では、補正アップ信号ＵＰＭＯＤと補正ダウン信号ＤＮＭＯＤのパルス幅が等しければ第１のチャージポンプ出力電圧の電圧値が安定し、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとの位相が同位相となる。このとき、補正疑似アップ信号ＵＰＤＭのパルス幅と補正疑似ダウン信号ＤＮＤＭのパルス幅は、略同一である。第１の条件における基準クロック信号Ｆｒ、帰還クロック信号Ｆｄ、補正アップ信号ＵＰＭＯＤ、補正ダウン信号ＤＮＭＯＤ、補正疑似アップ信号ＵＰＤＭ、補正疑似ダウン信号ＤＮＤＭの波形を図８に示す。
【００４２】
次に、第２の条件として単位時間中に出力される電流Ｉｐの電流量が単位時間中に出力される電流Ｉｎの電流量よりも小さな場合について説明する。この第２の条件では、アップ信号ＵＰ及びダウン信号ＤＮのパルス幅を補正しない場合、帰還クロック信号Ｆｄの位相が基準クロック信号Ｆｒに比べ遅れた状態で安定した状態になる。すなわち、位相オフセットが存在することになる。このとき、パルス幅補正前においては、チャージポンプ回路２４に入力される補正疑似アップ信号ＵＰＤＭと補正疑似ダウン信号ＤＮＤＭとは等しいパルス幅となるため、疑似チャージポンプ出力電圧ＶＣＤＭは減少して、モニタ電圧ＶＣより小さくなる。従って、パルス幅制御信号ＰＷｃｏｎｔは小さくなり、オフセット補正回路１１は、補正アップ信号ＵＰＭＯＤのパルス幅を補正ダウン信号ＤＮＭＯＤのパルス幅よりも大きくする。このとき、補正アップ信号ＵＰＭＯＤのパルス幅は長くなる方向に補正され、補正ダウン信号ＤＮＭＯＤのパルス幅は短くなる方に補正される。これによって、第１及び第２のチャージポンプ出力電圧を略一定に保つために不足していた電流Ｉｐの電流量が補われ、第１のチャージポンプ出力電圧により生成されるモニタ電圧ＶＣと第２のチャージポンプ電圧出力ＶＣＤＭとが略等しく一定となるように帰還制御が行われる。これによって、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとは、同位相状態となる。
【００４３】
第２の条件における基準クロック信号Ｆｒ、帰還クロック信号Ｆｄ、補正アップ信号ＵＰＭＯＤ、補正ダウン信号ＤＮＭＯＤ、補正疑似アップ信号ＵＰＤＭ、補正疑似ダウン信号ＤＮＤＭの波形を図９に示す。破線で示す波形はパルス幅補正をしないと仮定した場合の波形である。ここで、パルス幅補正前のＵＰＭＯＤ信号とＤＮＭＯＤ信号とのパルス幅の差ｄｗ１と、パルス幅補正後のＵＰＭＯＤ信号とＤＮＭＯＤ信号とのパルス幅の差（及びＵＰＤＭ信号とＤＮＤＭ信号とのパルス幅の差）ｄｗ２とが等しくなる。すなわち、パルス幅補正をしない場合とした場合で結果としてパルス幅の差は等しくなるが、パルス幅補正を行うことにより、チャージポンプ回路の出力電流ＩｐとＩｎとがアンバランスな場合でも、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとの位相が実質的に同位相となり、出力電流のアンバランスによる位相オフセットを解消することができる。
【００４４】
続いて、第３の条件として単位時間中に出力される電流Ｉｐの電流量が単位時間中に出力される電流Ｉｎの電流量よりも大きな場合について説明する。この第３の条件では、アップ信号ＵＰ及びダウン信号ＤＮのパルス幅を補正しない場合、帰還クロック信号Ｆｄの位相が基準クロック信号Ｆｒに比べ進んだ状態で安定した状態になる。すなわち、位相オフセットが存在することになる。このとき、パルス幅補正前においては、チャージポンプ回路２４に入力される補正疑似アップ信号ＵＰＤＭと補正疑似ダウン信号ＤＮＤＭとは等しいパルス幅となるため、疑似チャージポンプ出力電圧ＶＣＤＭは増加して、モニタ電圧ＶＣより大きくなる。従って、パルス幅制御信号ＰＷｃｏｎｔは大きくなり、オフセット補正回路１１は、補正アップ信号ＵＰＭＯＤのパルス幅を補正ダウン信号ＤＮＭＯＤのパルス幅よりも小さくする。このとき、補正アップ信号ＵＰＭＯＤのパルス幅は短くなる方向に補正され、補正ダウン信号ＤＮＭＯＤのパルス幅は長くなる方に補正される。これによって、第１及び第２のチャージポンプ出力電圧を略一定に保つために不足していた電流Ｉｎの電流量が補われ、第１のチャージポンプ出力電圧により生成されるモニタ電圧ＶＣと第２のチャージポンプ電圧出力ＶＣＤＭとが略等しく一定となるように帰還制御が行われる。が安定する。これによって、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとは、同位相状態となる。
【００４５】
第３の条件における基準クロック信号Ｆｒ、帰還クロック信号Ｆｄ、補正アップ信号ＵＰＭＯＤ、補正ダウン信号ＤＮＭＯＤ、補正疑似アップ信号ＵＰＤＭ、補正疑似ダウン信号ＤＮＤＭの波形を図１０に示す。破線で示す波形はパルス幅補正をしないと仮定した場合の波形である。ここで、パルス幅補正前のＵＰＭＯＤ信号とＤＮＭＯＤ信号とのパルス幅の差ｄｗ３と、パルス幅補正後のＵＰＭＯＤ信号とＤＮＭＯＤ信号とのパルス幅の差（及びＵＰＤＭ信号とＤＮＤＭ信号とのパルス幅の差）ｄｗ４とが等しくなる。すなわち、パルス幅補正の有無によって結果としてパルス幅の差は等しいが、パルス幅補正を行うことにより、出力電流のアンバランスによる位相オフセットを解消することができる。
【００４６】
上記説明より、本実施の形態にかかるＰＬＬ回路１によれば、オフセット補正回路１１によって、基準クロック信号Ｆｒと帰還クロック信号Ｆｄとが同位相となった場合のチャージポンプ出力電圧を疑似チャージポンプ出力電圧として再現する。そして、再現したチャージポンプ出力電圧が一定電圧を保つようにアップ信号ＵＰ及びダウン信号ＤＮのパルス幅を補正する。この補正アップ信号ＵＰＭＯＤ及び補正ダウン信号ＤＮＭＯＤに基づいてチャージポンプ回路１２を動作させることで、基準クロック信号Ｆｒと帰還クロック信号Ｆｄの位相が揃ったときのチャージポンプ出力電圧は安定したものになる。つまり、オフセット補正回路１１によって生成される補正量に基づきアップ信号ＵＰ及びダウン信号ＤＮを補正し、この補正されたアップ信号及びダウン信号に基づき帰還クロック信号Ｆｄを生成することで、ロックしたときの基準クロック信号Ｆｒと帰還クロック信号Ｆｄとの位相は同位相状態となる。
【００４７】
つまり、本実施の形態では、チャージポンプ回路の出力電流ＩｐとＩｎとがアンバランスな場合であっても、オフセット補正回路により、アンバランスな出力電流を補うようにチャージポンプ回路に与えるアップ信号、ダウン信号のパルス幅を補正し、基準クロック信号と帰還クロック信号との位相が揃った状態で同期を取ることができる。
【００４８】
また、本実施の形態にかかるオフセット補正回路１１は、１つの位相比較回路１０から出力されるアップ信号ＵＰとダウン信号ＤＮとに基づきパルス幅の補正量の算出とパルス幅の補正を行う。つまり、従来例２のように２つの位相比較回路が必要ない。従って、本実施の形態にかかるオフセット補正回路１１によれば、より小さな回路面積で位相オフセットを補正した出力クロック信号Ｆｏを生成することが可能である。
【００４９】
さらに、位相比較回路が１つで良いために、位相比較回路が動作することで発生する電源ノイズを従来例２のＰＬＬ回路に比べて削減することが可能である。つまり、電源ノイズが小さいために、電源ノイズによってＰＬＬ回路１の動作が不安定になるのを抑制することが可能である。例えば、電源ノイズによって出力クロック信号Ｆｏにジッタ等が発生する場合があるが、電源ノイズが小さければこのジッタを低減することが可能である。
【００５０】
実施の形態２
実施の形態１にかかるＰＬＬ回路１では、第１のチャージポンプ回路１２とオフセット補正回路中の第２のチャージポンプ回路２４とを異なる電流源に基づき動作させていた。これに対して、実施の形態２にかかるＰＬＬ回路２では、第１のチャージポンプ回路１２とオフセット補正回路中の第２のチャージポンプ回路２４とを共通の電流源に基づき動作させる。実施の形態２にかかるＰＬＬ回路２のブロック図を図１１に示す。
【００５１】
図１１に示すように、ＰＬＬ回路２は、第１のチャージポンプ回路１２と第２のチャージポンプ回路２４とを共通の電流源で実現したチャージポンプ回路４０を有している。このチャージポンプ回路４０の回路図を図１２に示す。図１２に示すように、チャージポンプ回路４０は、電流源部４１、第１のチャージポンプ回路１２、第２のチャージポンプ回路２４を有している。第１のチャージポンプ回路１２の出力電流Ｉｐ及び第２のチャージポンプ回路２４の出力電流Ｉｐは、ＮＭＯＳトランジスタＮ１、Ｎ２で構成されるカレントミラー及びＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ４で構成されるカレントミラーよって基準電流Ｉｒｅｆを折り返した電流として供給される。一方、第１のチャージポンプ回路１２の出力電流Ｉｎ及び第２のチャージポンプ回路２４の出力電流Ｉｎは、ＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５で構成されるカレントミラーよって基準電流Ｉｒｅｆを折り返した電流として供給される。
【００５２】
つまり、第１のチャージポンプ回路１２及び第２のチャージポンプ回路２４の出力電流は、カレントミラーを介して同じ電流源から供給される。これによって、第１のチャージポンプ回路１２の出力電流と第２のチャージポンプ回路２４の出力電流とは、電流源の電流量がばらついたとしても、そのばらつき量に対して同じ割合で変化する。つまり、電流源にばらつきが生じた場合であっても、第１のチャージポンプ回路１２の出力電流と第２のチャージポンプ回路２４の出力電流の相対的な関係は変化しない。従って、実施の形態２にかかるＰＬＬ回路２によれば、電流源のばらつきによらず、精度の高いパルス幅の補正が可能である。換言すれば、実施の形態２にかかるオフセット補正回路１１は、第１のチャージポンプ回路１２に対して精度の高い補正量の算出が可能である。
【００５３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、アップ信号及びダウン信号に対する補正は、少なくとも一方の信号に対して行えば良く、必ずしもアップ信号及びダウン信号の両方に対して補正を加える必要はない。
【図面の簡単な説明】
【００５４】
【図１】実施の形態１にかかるＰＬＬ回路のブロック図である。
【図２】実施の形態１にかかるチャージポンプ回路の回路図である。
【図３】実施の形態１にかかるループフィルタの回路図である。
【図４】実施の形態１にかかるパルス幅制御回路の回路図である。
【図５】実施の形態１にかかるパルス幅制御回路の入出力信号のタイミングチャートである。
【図６】実施の形態１にかかるパルス幅制御回路における出力信号のパルス幅とパルス幅制御信号の電圧値との関係を示すグラフである。
【図７】実施の形態１にかかるパルス幅制御回路における出力信号間のパルス幅の差とパルス幅制御信号の電圧値との関係を示すグラフである。
【図８】実施の形態１にかかるＰＬＬ回路の第１の条件にける基準クロック信号、帰還クロック信号、補正アップ信号、補正ダウン信号の波形を示す図である。
【図９】実施の形態１にかかるＰＬＬ回路の第２の条件にける基準クロック信号、帰還クロック信号、補正アップ信号、補正ダウン信号の波形を示す図である。
【図１０】実施の形態１にかかるＰＬＬ回路の第３の条件にける基準クロック信号、帰還クロック信号、補正アップ信号、補正ダウン信号の波形を示す図である。
【図１１】実施の形態２にかかるＰＬＬ回路のブロック図である。
【図１２】実施の形態２にかかるチャージポンプ回路の回路図である。
【図１３】従来例１にかかるＰＬＬ回路のブロック図である。
【図１４】従来例２にかかるＰＬＬ回路のブロック図である。
【符号の説明】
【００５５】
１、２ ＰＬＬ回路
１０ 位相比較回路
１１ オフセット補正回路
１２、２４、４０ チャージポンプ回路
１３ ループフィルタ
１４ 電圧制御発振回路
２１ ＡＮＤ回路
２２、２３ パルス幅制御回路
２５ 疑似フィルタ
２６ パルス幅制御信号生成回路
３０ 電流制御回路
４１ 電流源部
Ｃ１、Ｃ２、ＣＤＭ コンデンサ
Ｒ１ 抵抗
【特許請求の範囲】
【請求項１】
基準クロック信号と帰還クロック信号との位相差に基づきパルス幅が設定されるアップ信号及びダウン信号を出力する位相比較回路と、
前記アップ信号及び前記ダウン信号のうち少なくとも一方の信号のパルス幅を補正し、補正アップ信号及び補正ダウン信号を出力するオフセット補正回路と、
前記補正アップ信号及び前記補正ダウン信号に基づいて出力するチャージポンプ出力電圧を上昇又は下降させる第１のチャージポンプ回路と、
前記チャージポンプ出力電圧のノイズを除去し、フィルタ電圧を出力するループフィルタと、
前記フィルタ電圧の電圧値に応じて発振周波数が制御され、出力クロック信号を出力する電圧制御発振回路とを有し、
前記オフセット補正回路は、前記基準クロック信号と前記帰還クロック信号との位相が揃っているときに前記チャージポンプ出力電圧が略一定の値となるように前記補正アップ信号及び前記補正ダウン信号のうち少なくとも一方のパルス幅を設定することを特徴とするＰＬＬ回路。
【請求項２】
前記オフセット補正回路は、
入力される前記アップ信号及び前記ダウン信号に対する補正量をパルス幅制御信号に基づき設定し、設定された補正量に基づきパルス幅が設定された前記補正アップ信号及びダウン信号を前記第１のチャージポンプに対して出力する第１のパルス幅制御回路と、
同位相の前記基準クロック信号と前記帰還クロック信号とによって生成される前記アップ信号及び前記ダウン信号を疑似的に再現した前記疑似アップ信号及び前記疑似ダウン信号を生成する疑似信号生成回路と、
前記パルス幅制御信号に基づき前記第１のパルス幅制御回路と同じ補正を前記疑似アップ信号及び疑似ダウン信号に加えた補正疑似アップ信号及び補正疑似ダウン信号を出力する第２のパルス幅制御回路と、
前記補正疑似アップ信号及び補正疑似ダウン信号に基づいて出力する疑似チャージポンプ出力電圧を上昇又は下降させる第２のチャージポンプ回路と、
前記疑似チャージポンプ出力電圧のノイズを除去し、疑似フィルタ電圧を生成する疑似フィルタと、
前記フィルタ電圧と前記疑似フィルタ電圧との電圧差に応じて前記パルス幅制御信号を生成するパルス幅制御信号生成回路とを有することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記疑似信号生成回路は、前記アップ信号と前記ダウン信号との論理積に基づき前記疑似アップ信号及び疑似ダウン信号を生成することを特徴とする請求項２に記載のＰＬＬ回路。
【請求項４】
前記第１、第２のパルス幅制御回路は、前記パルス幅制御信号の値に応じて第１、第２の電流の電流量の比を変更する電流制御回路と、前記第１の電流の電流量に基づき出力信号の立ち上がり又は立ち下がりのうちいずれか一方のタイミングを変化させる第１のバッファ回路と、前記第２の電流の電流量に基づき出力信号の立ち上がり又は立ち下がりのうちいずれか一方のタイミングを変化させる第２のバッファ回路とを有することを特徴とする請求項２に記載のＰＬＬ回路。
【請求項５】
前記パルス幅制御信号生成回路は、前記チャージポンプ出力電圧と前記疑似チャージポンプ出力電圧との電圧差を増幅する増幅回路であることを特徴とする請求項２に記載のＰＬＬ回路。
【請求項６】
前記第１及び第２のチャージポンプ回路は、同一の電流源から供給される電流に基づき出力電流の電流量を設定することを特徴とする請求項１又は２に記載のＰＬＬ回路。
【請求項７】
前記ループフィルタは、前記第１のチャージポンプの出力端子に一端が接続される抵抗と、前記抵抗と一端が接続され、他端が接地電位に接続されるコンデンサとを有し、前記抵抗の一端から前記電圧制御発振回路に供給される第１のフィルタ電圧を生成し、前記抵抗と前記コンデンサとの接続点から前記パルス幅制御信号生成回路に供給する第２のフィルタ電圧を生成することを特徴とする請求項２に記載のＰＬＬ回路。
【請求項８】
基準クロック信号と帰還クロック信号との位相差に基づきパルス幅が設定されるアップ信号及びダウン信号を出力する位相比較回路と、
前記アップ信号及び前記ダウン信号のうち少なくとも一方の信号のパルス幅を補正し、補正アップ信号及び補正ダウン信号を出力するオフセット補正回路と、
前記補正アップ信号及び前記補正ダウン信号に基づいて出力するチャージポンプ出力電圧を上昇又は下降させる第１のチャージポンプ回路と、
前記チャージポンプ出力電圧のノイズを除去し、フィルタ電圧を出力するループフィルタと、
前記フィルタ電圧の電圧値に応じて発振周波数が制御され、出力クロック信号を出力する電圧制御発振回路とを有し、
前記オフセット補正回路は、疑似的に前記基準クロック信号と前記帰還クロック信号とが同位相となる状態を再現し、再現された同位相状態に基づき前記チャージポンプ出力電圧が略一定の値となるパルス幅の補正量を設定し、前記補正量に基づき前記補正アップ信号及び前記補正ダウン信号のうち少なくとも一方の信号のパルス幅を設定することを特徴とするＰＬＬ回路。
【請求項１】
基準クロック信号と帰還クロック信号との位相差に基づきパルス幅が設定されるアップ信号及びダウン信号を出力する位相比較回路と、
前記アップ信号及び前記ダウン信号のうち少なくとも一方の信号のパルス幅を補正し、補正アップ信号及び補正ダウン信号を出力するオフセット補正回路と、
前記補正アップ信号及び前記補正ダウン信号に基づいて出力するチャージポンプ出力電圧を上昇又は下降させる第１のチャージポンプ回路と、
前記チャージポンプ出力電圧のノイズを除去し、フィルタ電圧を出力するループフィルタと、
前記フィルタ電圧の電圧値に応じて発振周波数が制御され、出力クロック信号を出力する電圧制御発振回路とを有し、
前記オフセット補正回路は、前記基準クロック信号と前記帰還クロック信号との位相が揃っているときに前記チャージポンプ出力電圧が略一定の値となるように前記補正アップ信号及び前記補正ダウン信号のうち少なくとも一方のパルス幅を設定することを特徴とするＰＬＬ回路。
【請求項２】
前記オフセット補正回路は、
入力される前記アップ信号及び前記ダウン信号に対する補正量をパルス幅制御信号に基づき設定し、設定された補正量に基づきパルス幅が設定された前記補正アップ信号及びダウン信号を前記第１のチャージポンプに対して出力する第１のパルス幅制御回路と、
同位相の前記基準クロック信号と前記帰還クロック信号とによって生成される前記アップ信号及び前記ダウン信号を疑似的に再現した前記疑似アップ信号及び前記疑似ダウン信号を生成する疑似信号生成回路と、
前記パルス幅制御信号に基づき前記第１のパルス幅制御回路と同じ補正を前記疑似アップ信号及び疑似ダウン信号に加えた補正疑似アップ信号及び補正疑似ダウン信号を出力する第２のパルス幅制御回路と、
前記補正疑似アップ信号及び補正疑似ダウン信号に基づいて出力する疑似チャージポンプ出力電圧を上昇又は下降させる第２のチャージポンプ回路と、
前記疑似チャージポンプ出力電圧のノイズを除去し、疑似フィルタ電圧を生成する疑似フィルタと、
前記フィルタ電圧と前記疑似フィルタ電圧との電圧差に応じて前記パルス幅制御信号を生成するパルス幅制御信号生成回路とを有することを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記疑似信号生成回路は、前記アップ信号と前記ダウン信号との論理積に基づき前記疑似アップ信号及び疑似ダウン信号を生成することを特徴とする請求項２に記載のＰＬＬ回路。
【請求項４】
前記第１、第２のパルス幅制御回路は、前記パルス幅制御信号の値に応じて第１、第２の電流の電流量の比を変更する電流制御回路と、前記第１の電流の電流量に基づき出力信号の立ち上がり又は立ち下がりのうちいずれか一方のタイミングを変化させる第１のバッファ回路と、前記第２の電流の電流量に基づき出力信号の立ち上がり又は立ち下がりのうちいずれか一方のタイミングを変化させる第２のバッファ回路とを有することを特徴とする請求項２に記載のＰＬＬ回路。
【請求項５】
前記パルス幅制御信号生成回路は、前記チャージポンプ出力電圧と前記疑似チャージポンプ出力電圧との電圧差を増幅する増幅回路であることを特徴とする請求項２に記載のＰＬＬ回路。
【請求項６】
前記第１及び第２のチャージポンプ回路は、同一の電流源から供給される電流に基づき出力電流の電流量を設定することを特徴とする請求項１又は２に記載のＰＬＬ回路。
【請求項７】
前記ループフィルタは、前記第１のチャージポンプの出力端子に一端が接続される抵抗と、前記抵抗と一端が接続され、他端が接地電位に接続されるコンデンサとを有し、前記抵抗の一端から前記電圧制御発振回路に供給される第１のフィルタ電圧を生成し、前記抵抗と前記コンデンサとの接続点から前記パルス幅制御信号生成回路に供給する第２のフィルタ電圧を生成することを特徴とする請求項２に記載のＰＬＬ回路。
【請求項８】
基準クロック信号と帰還クロック信号との位相差に基づきパルス幅が設定されるアップ信号及びダウン信号を出力する位相比較回路と、
前記アップ信号及び前記ダウン信号のうち少なくとも一方の信号のパルス幅を補正し、補正アップ信号及び補正ダウン信号を出力するオフセット補正回路と、
前記補正アップ信号及び前記補正ダウン信号に基づいて出力するチャージポンプ出力電圧を上昇又は下降させる第１のチャージポンプ回路と、
前記チャージポンプ出力電圧のノイズを除去し、フィルタ電圧を出力するループフィルタと、
前記フィルタ電圧の電圧値に応じて発振周波数が制御され、出力クロック信号を出力する電圧制御発振回路とを有し、
前記オフセット補正回路は、疑似的に前記基準クロック信号と前記帰還クロック信号とが同位相となる状態を再現し、再現された同位相状態に基づき前記チャージポンプ出力電圧が略一定の値となるパルス幅の補正量を設定し、前記補正量に基づき前記補正アップ信号及び前記補正ダウン信号のうち少なくとも一方の信号のパルス幅を設定することを特徴とするＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００８−７２４６９（Ｐ２００８−７２４６９Ａ）
【公開日】平成２０年３月２７日（２００８．３．２７）
【国際特許分類】
【出願番号】特願２００６−２４９５２０（Ｐ２００６−２４９５２０）
【出願日】平成１８年９月１４日（２００６．９．１４）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２０年３月２７日（２００８．３．２７）
【国際特許分類】
【出願日】平成１８年９月１４日（２００６．９．１４）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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