ＰＬＬ回路
【課題】ＰＬＬのロック時間を高速化する。
【解決手段】ＰＬＬを構成するローパスフィルタ１０７に対して回路の最大電圧を与えて充電する。その過程でクロック計数カウンタ１０２が基準クロック１０の一周期におけるＶＣＯ出力クロックの数をカウントし、所定の２時点でのカウント値により基準クロックとＶＣＯ出力クロック２７に対する分周クロックとのロックポイントにおける位相差を推定する。この推定は、演算処理回路１０５において、ＶＣＯ個体のカタログデータに基づいて行ない、カウンタロード値２４を算出し、分周カウンタ１０９はこれを分周信号２８、位相比較器１０６は該推定位相差とし、充電後にローパスフィルタに供給する。
【解決手段】ＰＬＬを構成するローパスフィルタ１０７に対して回路の最大電圧を与えて充電する。その過程でクロック計数カウンタ１０２が基準クロック１０の一周期におけるＶＣＯ出力クロックの数をカウントし、所定の２時点でのカウント値により基準クロックとＶＣＯ出力クロック２７に対する分周クロックとのロックポイントにおける位相差を推定する。この推定は、演算処理回路１０５において、ＶＣＯ個体のカタログデータに基づいて行ない、カウンタロード値２４を算出し、分周カウンタ１０９はこれを分周信号２８、位相比較器１０６は該推定位相差とし、充電後にローパスフィルタに供給する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＬＬ（Phase Locked Loop）回路に関する。
【背景技術】
【０００２】
一般に、基準クロックに周波数ロックしたクロックを得るＰＬＬ回路では、基準クロックと電圧制御発振器（ＶＣＯ）出力クロックを分周した信号の位相比較を行った後、位相比較信号をローパスフィルタ（ＬＰＦ）によって直流分に変換し、直流信号をＶＣＯに与えてＶＣＯ出力クロックを得る。このようなＰＬＬ回路の構成では、電源起動からロックするまでの時間はＬＰＦを構成する抵抗ならびにコンデンサなどのデバイスの値によって決定し、所望のロックアップ時間を得られない場合はＰＬＬ回路のループ経路にデジタル処理を施して高速化を図る。
【０００３】
ＰＬＬのロックアップ時間を速めるＰＬＬ回路の一例が特開２００１−２５１１８６号（特許文献１）に記載されており、その構成を図７に示す。このＰＬＬ回路は、フエーズロックループ部分を構成するＰＬＬ部７０１と、シフト信号ＳＳの供給に応答してＶＣＯ７１３Ａの発振周波数帯を選択・シフトする選択信号Ｓを出力する周波数帯選択回路７０２と、最初に選択した発振周波数帯でＶＣＯ７１３Ａに接地ＧＮＤを供給して自走発振させこのＶＣＯ出力信号ＶＯを一定時間サンプリングして計数したサンプリング値ＣＯを生成するサンプリング回路７０３と、サンプリング値ＣＯと期待値ＥＸとを比較し比較結果に対応して電圧制御切換信号ＳＶとシフト信号ＳＳとを出力する比較回路７０４と、期待値ＥＸを保持する期待値レジスタ７０５で構成される。
【０００４】
同図において、電源起動時からＰＬＬ回路がロックするまでの動作を説明する。初期条件として、ＶＣＯ７１３Ａの制御電圧信号ＳＣは、切換回路７１５により接地ＧＮＤに接続されており、同時に周波数帯選択回路７０２からの選択信号Ｓで指定された発振周波数帯でＶＣＯ７１３Ａは自走状態となる。この状態でタイマ回路７３１の出力のタイマ信号Ｔが’１’の期間である初期設定期間のときのみ、ＶＣＯ７１３Ａの自走状態の周波数をＡＮＤゲート７３２でサンプリングし、このゲート信号ＶＧをカウンタ回路７３３でカウントする。この計数結果のカウント値であるサンプリング値ＣＯと期待値ＥＸとを比較回路７０４で比較を行う。期待値ＥＸは、ＰＬＬ回路がロックする周波数、即ちロック周波数に相当する値である。
【０００５】
比較回路７０４は、例えば大きい周波数帯域から選択をスタートさせると、期待値ＥＸの方が大きい場合にシフト信号ＳＳを周波数帯選択回路７０２に送る。周波数帯選択回路７０２は、シフト信号ＳＳの供給に応答して選択信号Ｓをシフトし、切り換わった選択信号Ｓの供給に応答してＶＣＯ７１３Ａは発振周波数帯を変える。比較回路７０４は、切り換わった発振周波数帯でカウントされたＣＯと期待値ＥＸの方を比較し、ＥＸが大きい場合は再度シフト信号ＳＳを周波数帯選択回路７０２に送る。以下、周波数帯選択、カウント、比較を繰り返し、カウンタ回路出力ＣＯより期待値ＥＸが小さくなるまでその処理を繰り返す。このように期待値に最も近い発振周波数帯を高速に選択させることでロック時間を早くしている。
【０００６】
【特許文献１】特開２００１−２５１１８６（第４頁−第６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来のＰＬＬ回路では、時定数の大きいＬＰＦの場合には高速にロックできないという第１の問題点がある。その理由は、ＬＰＦへの充電電圧は位相比較器からの電圧値に依存し、目的の周波数帯に到達する時間は選択された電圧とは無関係であるためである。一般に、ＰＬＬ回路の基準周波数と出力クロック周波数の比率が大きい場合、ロック時間は長くなり、ＬＰＦの時定数は大きくなる。しかし、ロック時間は、目的の周波数帯で選ばれた中間電圧をＬＰＦに与えて充電される時間よりも早くすることができない。即ち、製造バラツキの大きいＶＣＯを使用した時にロック時間が長くなるということである。
【０００８】
また、周波数帯選択の精度を上げる場合に回路規模が大きくなるという第２の問題点がある。その理由は、周波数帯選択の精度を上げるためには選択信号ＳＳの本数が多くなり、それに対応したＶＣＯのアナログ電圧制御ステイ構成が複雑になるからである。
【０００９】
更に、参照する期待値はＶＣＯのカタログデータで正確には決定することができず、ロック時間の期待値は信頼性に乏しいという第３の問題点がある。その理由は、例えばＶＣＯデバイスである電圧制御水晶発振器の周波数許容偏差は、可変周波数範囲のおおよそ２分の１ほどであり、ＶＣＯの電圧制御範囲を０から３．３Ｖにし期待値を中心の１．６５Ｖ対応の値とした場合は、期待値はこの±１／２に当たる０．８２５Ｖ〜２．４７５Ｖ対応の値の範囲でばらついてしまうからである。
【００１０】
そこで、本発明の目的は、最も早い時間でＬＰＦがロックポイントに到達するように制御することでＰＬＬのロック時間を高速化したＰＬＬ回路を提供することにある。
【００１１】
本発明の他の目的は、ＬＰＦやＶＣＯを除いた全ての回路をデジタル化することで装置を小型化できるＰＬＬ回路を提供することにある。
【００１２】
本発明の更なる目的は、ロック時間を理論値どおりとすることで装置の信頼性を高めることができるＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明のＰＬＬ回路は、ＰＬＬを構成するローパスフィルタに対して回路の最大電圧を与えて充電し、充電する過程で基準クロックの一周期におけるＶＣＯ出力クロックの数をカウントし、所定の２時点でのカウント値により基準クロックとＶＣＯ出力クロックに対する分周クロックとのロックポイントにおける位相差を推定し、充電後に該推定位相差をローパスフィルタに供給することを特徴とする。
【００１４】
より詳しくは、本発明のＰＬＬ回路は、直流電圧の電位によって出力周波数を可変する電圧制御発振器（ＶＣＯ）（図１の１０８）と、ＶＣＯが発生するＶＣＯ出力クロックを分周する分周カウンタ（図１の１０９）と、基準クロックと分周カウンタより得られる分周クロックの位相を比較し位相差を出力する位相比較器（図１の１０６）と、位相差を直流に変えてＶＣＯに供給するローパスフィルタ（図１の１０７）で構成されるＰＬＬ回路において、該ＰＬＬ回路全体の制御を行うステイトマシン（図１の１０１）と、基準クロックの立ち上がりをトリガとしてステイトマシンより与えられる設定時間を測定するタイマー（図１の１００）と、基準クロックの一周期におけるＶＣＯ出力クロックのクロック数をカウントし、標準カウント値との差分値を出力するクロック計数カウンタ（図１の１０２）と、起動からタイマーにより設定されたｎ秒後のクロック計数カウンタからの差分値を保持する第１レジスタ（図１の１０３）と、タイマーにより設定された（ｎ＋ｍ）秒後のクロック計数カウンタからの差分値を保持する第２レジスタ（図１の１０４）と、第２レジスタが保持する差分値と第１レジスタが保持する差分値との差分値からＶＣＯの可変周波数範囲、第２レジスタが保持する差分値からＶＣＯの中心周波数誤差をそれぞれ求め、求めた可変周波数範囲と中心周波数誤差からロックアップ時における位相差を求めて、これに対応するカウンタロード値を分周カウンタに出力する演算処理回路（図１の１０５）とを付加したことを特徴とする。
【００１５】
また、位相比較器（図１の１０６）は、タイマーによる所定の設定時間の間、基準クロックと、該基準クロックの位相反転したクロックとの排他的論理和を前記ローパスフィルタへ出力することにより電源電圧を供給することを特徴とする。
【００１６】
また、ロックアップポイントは、ステイトマシンにおいて、標準クロック数と、クロック計数カウンタから出力されるＶＣＯ出力クロックのクロック数との一致により検出することを特徴とする。
【００１７】
また、演算処理回路（図１の１０５）は、複数のＶＣＯ個体に関するカタログデータを内蔵しており、カタログデータから、第２レジスタが保持する差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の中心周波数誤差とを抽出して、第２レジスタが保持する差分値との比例計算により中心周波数誤差を算出する第１手順と、カタログデータから、第２レジスタが保持する差分値と第１レジスタが保持する差分値との差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の可変周波数範囲とを抽出して、第２レジスタが保持する差分値と第１レジスタが保持する差分値との差分値との比例計算により可変周波数範囲を算出する第２手順と、算出した中心周波数誤差対可変周波数範囲の比に、位相一致の場合の位相角度を乗算して位相差を算出する第３手順と、算出した位相差に、基準クロックの一周期におけるＶＣＯ出力クロックのクロック数の半数を乗算してカウンタロード値を算出する第４手順とを有することを特徴とする。
【００１８】
また、演算処理回路（図１の１０５）は、第２レジスタが保持する差分値と、第２レジスタが保持する差分値と第１レジスタが保持する差分値との差分値とにより、テーブルルックアップすることによりカウンタロード値を求めることができるＲＯＭ（図８）を有するようにしてもよい。
【００１９】
演算処理回路（図１の１０５）は、複数のＶＣＯ個体に関するカタログデータを内蔵しており、カタログデータから、第２レジスタが保持する差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の中心周波数誤差とを抽出して、第２レジスタが保持する差分値との比例計算により中心周波数誤差を算出する第１手順と、カタログデータから、第２レジスタが保持する差分値と第１レジスタが保持する差分値との差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の可変周波数範囲とを抽出して、第２レジスタが保持する差分値と第１レジスタが保持する差分値との差分値との比例計算により可変周波数範囲を算出する第２手順と、算出した中心周波数誤差および可変周波数範囲により、テーブルルックアップすることによりカウンタロード値を求めることができるＲＯＭ（図９）を有するようにしてもよい。
【発明の効果】
【００２０】
本発明のＰＬＬ回路によれば、ＬＰＦに装置の最大電圧を供給して充電時間を最速にし、充電期間中に２点の時間軸でクロック数をカウントして基準値との差分を得ることによりＶＣＯの可変周波数範囲および中心周波数の変動を判断してロックポイントの位相を計算することとしたため、最も速い時間でＬＰＦがロックポイントに到達するように制御することでＰＬＬのロック時間を高速化できるという効果がある。
【００２１】
また、ＬＰＦやＶＣＯを除いた全ての回路をデジタル化することでＰＬＤ（Programable Logic Array）などによる実現が可能となり、装置の小型化を可能にする効果もある。
【００２２】
更に、ＶＣＯのカタログデータで回路のパラメータとロックポイントまでの制御工程が決定するので、ロック時間は理論値通りであり装置の信頼性が高くなるという効果もある。
【発明を実施するための最良の形態】
【００２３】
次に、本発明の実施の形態について詳細に説明する。
［本発明の考え方］
発明の具体的な説明に入る前に、想到した技術思想について先ず説明する。ＰＬＬ回路のロック時間はＬＰＦの時定数とＶＣＯの可変周波数範囲で決定する。更に、ＬＰＦの時定数は、基準クロックの周波数（基準周波数）とＶＣＯの出力クロックの周波数（出力クロック周波数）の比率、ならびにダンピングファクタと呼ばれるＰＬＬの係数ζで決定され、基準周波数と出力クロック周波数の比率が大きいほど時定数は大きくロック時間は長くなり、係数ζが大きいほど時定数は小さくロック時間は短くなる。
【００２４】
例えば、オーディオコーデックで用いられる１２．２８８ＭＨｚをＶＣＯの中心周波数とし、可変周波数範囲を±９０ｐｐｍとして１ＫＨｚの基準周波数にロックさせるＰＬＬ回路を例にすると、係数ζを２とした時、ロック時間は１０秒となる。
【００２５】
この場合のＬＰＦに電源電圧３．３Ｖを入力した時のＶＣＯの出力周波数と経過時間の関係を図３に示す。ＬＰＦに電源電圧を加えた時、中心周波数である１２．２８８ＭＨｚへの到達時間は０．５３秒であり、ロック時間の計算値１０秒に対し約１／１９である。従って、ＶＣＯがロックする周波数、即ちＶＣＯに与える電圧が予め分かっていれば、その電圧への制御を行うことによって０．５３秒に近い時間でロックすることが可能となる。本発明は、上記制御電圧に直結する数値を充電期間中に演算等により求めて早急にロックすることを図ったものである。
【００２６】
ところで、可変周波数範囲ならびに中心周波数はＶＣＯの製造バラツキにより変動する。以下にＶＣＯの個体（個々のＶＣＯをいう）による変動の特徴を述べる。
【００２７】
図４は中心周波数誤差が０ｐｐｍ、可変周波数範囲が±９０ｐｐｍである個体Ａ、中心周波数誤差が−２０ｐｐｍ、可変周波数範囲が±９０ｐｐｍである個体Ｂ、中心周波数誤差が＋２０ｐｐｍ、可変周波数範囲が±９０ｐｐｍである個体ＣそれぞれのＶＣＯのＬＰＦに、電源電圧を与えた時のＶＣＯ出力クロックの周波数遷移を示す。
【００２８】
図４を見て明らかなように、遷移の傾きは同じであり、ある任意の時点における出力周波数が異なる。従って、可変周波数範囲が同じＶＣＯの中心周波数の変動を判断する場合は、ある任意の一時点を通過する時の周波数が分かれば、そのＶＣＯの中心電圧における変動を知ることができる。
【００２９】
図５は中心周波数誤差が０ｐｐｍ、可変周波数範囲が±９０ｐｐｍである個体Ａ、中心周波数誤差が０ｐｐｍ、可変周波数範囲が±１１０ｐｐｍである個体Ｄ、中心周波数誤差が０ｐｐｍ、可変周波数範囲が±１３０ｐｐｍである個体ＥそれぞれのＶＣＯのＬＰＦに、電源電圧を与えた時のＶＣＯの出力クロックの周波数遷移を示す。
【００３０】
図５を見て明らかなように、遷移の傾きは可変周波数範囲で異なり、中心周波数を通過する時間は等しくなる。従って、直線の傾きが分かれば、そのＶＣＯの可変周波数範囲を知ることができる。
【００３１】
図６は中心周波数１２．２８８ＭＨｚのＶＣＯの出力クロック数を０．１秒ごとにカウントした値である。ＬＰＦは係数ζ＝２、ロック時間＝１０秒で求められたものであり、０．１秒経過時と０．２秒経過時の個体Ａ，Ｂ，Ｃ，Ｄ，Ｅのカウント値ならびに０．１秒経過時と０．２秒経過時の基準値との差分値を表示している。
【００３２】
今、ここに０．１秒経過時の基準値との差分値が３６、０．２秒経過時の基準値との差分値が２３の個体Ｆがあるとする。この個体Ｆの中心周波数誤差と可変周波数範囲を図６の値を用いて求める。中心周波数誤差は、図４の説明で述べたとおり、ある任意の時間の周波数で求められる。個体Ｆの０．２秒時の差分値である２３は、個体Ａの０．２秒時の差分値である３０と、個体Ｂの０．２秒時の差分値である５の間にあるので、以下の式を使って個体Ｆの中心周波数誤差を求めることができる。
（３０−２３）／（３０−５）×−２０［ｐｐｍ］＝−６［ｐｐｍ］ 式１
可変周波数範囲は、図５の説明で述べたとおり、周波数遷移の直線の傾きで求められる。図６の個体Ａ、Ｅの０．２秒と０．１秒の差分値の差分を使って求められる。個体Ｆの０．２秒と０．１秒時のカウント値の差分は１３であり、個体Ａの差分である１０と、個体Ｅの差分である１５の間にあるので、以下の式を使って個体Ｆの可変周波数範囲を求めることができる。
【００３３】
（１３−１０）／（１５−１０）×（１３０−９０）＋９０＝１１４［ｐｐｍ］ 式２
以上のようにして、個体Ｆは中心周波数誤差が−６ｐｐｍ、可変周波数範囲が１１４のＶＣＯデバイスであることが分かる。
【００３４】
次に、上記で求めた中心周波数誤差と可変周波数範囲を使ってＰＬＬの基準クロックとＶＣＯクロック分周値の位相を求める。ＰＬＬの位相比較器に排他的論理和回路を用いた場合、位相検出は０から１８０度の範囲であり、基準周波数と分周値が全く同じである場合は９０度の位相となる。個体Ｆの位相ずれは式３で求められる。
【００３５】
変動／範囲×９０［度］＝−６／１１４×９０＝−４．７［度］ 式３
個体Ｆにおいては−４．７度だけ中心よりずれた位相がロックポイントとなる。
［構成の説明］
さて、図１は本発明のＰＬＬ回路の一実施例を示すブロック図である。このＰＬＬ回路は、位相比較器１０６，ＬＰＦ１０７，ＶＣＯ１０８および分周カウンタ１０９により構成される一般的なＰＬＬ回路に、タイマー１００，ステイトマシン１０１，クロック計数カウンタ１０２，Ａレジスタ１０３，Ｂレジスタ１０４および演算処理回路１０５を付加した構成となっている。付加部分は、上述の例えば個体Ｆに対する位相ずれ、更には位相ずれに対応した位相比較器１０６に対する制御信号を生成する。
【００３６】
位相比較器１０６は排他的論理和回路で実現され、基準クロック１０と分周信号２８との位相差信号２６を出力する。位相差は０〜１８０度の範囲で出力され、基準クロック１０と分周信号２８が全く同じ周波数の場合は９０度位相出力となる。
【００３７】
ＬＰＦ１０７は抵抗とコンデンサで実現され、位相差信号２６を直流信号に変換し、ＶＣＯ１０８の電圧制御信号２５として出力する。基準クロック１０とＶＣＯ出力クロック２７の比が大きくなるにしたがってＬＰＦ１０７の時定数は大きくなる。
【００３８】
ＶＣＯ１０８は電圧制御信号２５によって周波数を可変としたＶＣＯ出力クロック２７を出力する。ＶＣＯ出力クロック２７は分周カウンタ１０９へ出力すると共に、クロック計数カウンタ１０２へも供給され、後述のように、ＶＣＯ１０８の個体変動を反映した位相制御のために使用される。
【００３９】
分周カウンタ１０９は、ロード信号２１により、上記ＶＣＯ１０８の個体変動を反映したカウンタロード値２４をロードして、ＶＣＯ出力クロック２７をトリガとして分周信号２８を出力し基準クロックとの位相を制御するのに供する。また、このような動作に先立って、ロード信号２１により、基準クロック１０と逆相になる値の分周信号２８を基準クロック１０の立ち上がり時にロードして位相比較器１０６へ供給する。
【００４０】
ステイトマシン１０１は、基準クロック１０と、タイマー１００からのタイマー完了信号１３ならびにクロック計数カウンタ１０２からのロックポイント通過検出信号１４をトリガとして状態遷移しＰＬＬ回路全体の制御を行う。ステイトマシン１０１は、タイマー１００へ時間設定値１１とタイマー開始信号１２を出力し、クロック計数カウンタ１０２へクリア信号１５とイネーブル信号１６ならびに標準値１７を出力するとともに、Ａレジスタ１０３へ書込み信号２０、Ｂレジスタ１０４へ書込み信号１９を出力する。標準値１７とは、前述の例における中心周波数１２．２８８ＭＨｚに対応するクロック計数カウンタ値であり、ステイトマシン１０１に予め埋め込まれている。
【００４１】
更に、ステイトマシン１０１は分周カウンタ１０９へロード信号２１を出力する。ロード信号２１は、ステイト１〜４の間は基準クロック１０と逆相になる値の分周信号２８を基準クロック１０の立ち上がりでロードし、それ以降はロード値２４をＶＣＯ出力クロック２７をトリガとしてロードし、それぞれ分周信号２８として出力する。また、分周カウンタ１０９は、クロック計数カウンタ１０２からクロック計数カウンタ値１８を入力しステイト遷移のために使用する。
【００４２】
タイマー１００は基準クロック１０をトリガとして動作し、ステイトマシン１０１から出力されたタイマー開始信号１２によってタイムカウントを開始し、時間設定値１１で指定された設定タイマー時間経過後にタイマー完了信号１３を出力する。
【００４３】
クロック計数カウンタ１０２は、クリア信号１５によってリセットされ、イネーブル信号１６期間中のＶＣＯの出力クロック２７のクロック数を計数し、標準値１７との差分値１８およびクロック計数カウンタ値１８−１を出力する。また、差分値１８によりロックポイント通過検出信号１４を出力する。
【００４４】
Ａレジスタ１０３はクロック計数カウンタ値１８を書込み信号２０によって記憶しＡレジスタ出力値２２を出力する。Ａレジスタ１０３が記憶するクロック計数カウンタ値１８は、先の例で言えば、固体Ｆの「３６」ということになる。
【００４５】
Ｂレジスタ１０４はクロック計数カウンタ値１８を書込み信号１９によって記憶しＢレジスタ出力値２３を出力する。Ｂレジスタ１０４が記憶するクロック計数カウンタ値１８は、先の例で言えば、固体Ｆの「２３」ということになる。
【００４６】
演算処理回路１０５は、Ａレジスタ出力値２２とＢレジスタ出力値２３の差分からＶＣＯの周波数可変範囲、Ｂレジスタ出力値２３からＶＣＯ中心周波数誤差を判定し、ロック時の基準クロック１０と分周信号２８の位相差であるカウンタロード値２４を分周カウンタ１０９へ出力する。演算処理回路１０５には、図６で示したようなテーブルが記憶されており、そのテーブルを使用する。テーブル内の各値はＶＣＯのカタログデータであり、正確である。
【００４７】
演算処理回路１０５は、先ず、Ｂレジスタ出力値２３（先の例では２３）に対して式１、Ａレジスタ出力値２２（先の例では１３）に対して式２を適用する。式１と式２で使用する他の値は、前述のような考え方により演算処理回路１０５が上記のテーブルから自動的に抽出する。
【００４８】
そして、式１で算出した中心周波数誤差（先の例では−５ｐｐｍ）と、式２で算出した
可変周波数範囲（先の例では１１４ｐｐｍ）に対して式３を適用して位相ずれ（先の例では−４．７度）を算出する。最後に、この位相ずれに対して、式４による演算を行なうことによりカウンタロード値２４を算出する。
【００４９】
位相×基準クロック内のカウンタ長÷２ 式４
式４において、基準クロック内のカウンタ長とは、基準クロックの１周期内におけるＶＣＯ出力クロック２７のカウント数であり、基準クロックが１ＫＨｚ、ＶＣＯ出力クロック２７の中心周波数を１２．２８８ＭＨｚとすると１２２８８となる。また、２で除算するのは、位相比較器１０６を排他的論理和回路で構成するため、位相の可変範囲が１８０度となるからである。
［動作の説明］
次に、本発明のＰＬＬ回路の動作について、図２の状態遷移図に沿って説明する。図２は、ステイトマシン１０１におけるステイト０〜６の状態の遷移を示している。
［ステイト０］
電源起動時にステイトマシン１０１はリセットされ、リセット後にタイマー１００へ第１の設定時間値１１を送り、クリア信号１５を出力し、ステイト１へ遷移する。
［ステイト１］
分周カウンタ１０９は、ロード信号２１により、基準クロック１０と逆相になる値の分周信号２８を基準クロック１０の立ち上がり時にロードする。位相比較器１０６は、排他的論理和回路で構成され、上記分周信号２８と基準クロック１０との排他的論理和出力はステイト１の全期間で論理１になる。これによりＬＰＦ１０７へ電源電圧を供給して充電する。
【００５０】
ステイトマシン１０１からクロック計数カウンタイネーブル信号１６が出力され、クロック計数カウンタ１０２は、タイマー完了信号１３の入力によって定められる第１の設定時間の間、ＶＣＯクロック２７のクロック数をカウントする。タイマー１００から第１の設定時間経過時にタイマー完了信号１３が出力されるとカウントを停止する。
【００５１】
ステイトマシン１０１はＡレジスタ１０３へ書き込み信号２０を出力するとともにタイマー１００へ第２の時間設定値１１を出力し、クリア信号１５を出力し、ステイト２へ遷移する。第１の設定時間経過時は、図６の０．１秒経過時に相当し、測定された個体の０．１秒時のクロック計数値の標準値１７との差分がＡレジスタ１０３に書き込まれる。
［ステイト２］
分周カウンタ１０９はステイト１と同じく、基準クロック１０と分周信号２８が逆相になる値を基準クロック１０の立ち上がり時にロードし、位相比較器１０６の出力を全期間で論理１にすることでＬＰＦ１０７へ電源電圧を供給して充電する。
【００５２】
ステイトマシン１０１からクロック計数カウンタイネーブル信号１６が出力され、クロック計数カウンタ１０２は、タイマー完了信号１３の入力によって定められる第２の設定時間の間、ＶＣＯクロック２７のクロック数をカウントする。タイマー１００から第２の設定時間経過時にタイマー完了信号１３が出力されるとカウントを停止する。
【００５３】
ステイトマシン１０１はＢレジスタ１０４へ書き込み信号１９を出力するとともにクリア信号１５を出力し、ステイト３へ遷移する。第２の設定時間経過時は、図６の０．２秒経過時に相当し、測定された個体の０．２秒時のクロック計数値の標準値１７との差分ＢＡレジスタ１０４に書き込まれる。
［ステイト３］
分周カウンタ１０９はステイト２と同じく、基準クロック１０と分周信号２８が逆相になる値を基準クロック１０の立ち上がり時にロードし、位相比較器１０６の出力を全期間で論理１にすることでＬＰＦ１０７へ電源電圧を供給して充電する。
【００５４】
演算処理回路１０５はＡレジスタ１０３とＢレジスタ１０４の値からロックポイントの位相差を計算し、それに相当するカウンタロード値２４を出力する。
【００５５】
ステイトマシン１０１からイネーブル信号１６が出力され、クロック計数カウンタ１０２は基準クロック１０の１周期の間のＶＣＯクロック２７のクロック数をカウントする。その結果、クロック計数カウンタ１０２が標準クロック数、即ちＰＬＬのロックポイント値を通過すると、ステイトマシン１０１へロックポイント通過検出信号１４を出力し、ステイトマシン１０１はタイマー１００へ第３の時間設定値１１を出力し、ステイト４へ遷移する。
［ステイト４］
分周カウンタ１０９はステイト３と同じく、基準クロック１０と分周信号２８が逆相になる値を基準クロック１０の立ち上がり時にロードし、位相比較器１０６の出力を全期間で論理１にすることでＬＰＦ１０７へ電源電圧を供給して充電する。
【００５６】
タイマー１００から第３の設定時間経過時にタイマー完了信号１３が出力されると、ステイトマシン１０１はタイマー１００へ第４の時間設定値１１を出力し、ステイト５へ遷移する。
【００５７】
ステイト４はＬＰＦ１０７への過充電期間である。ステイト５でロックポイント電圧を供給するとＬＰＦ１０７の出力電圧は低下するため、過充電期間を必要とする。参考として挙げている中心周波数１２．２８８ＭＨｚのＶＣＯ１０７と１ＫＨｚの基準クロック１０のＰＬＬ回路の場合、ステイト４は約０．４秒となる。タイマー１００から第３の設定時間経過時にタイマー完了信号１３が出力されると、ステイトマシン１０１はステイト５へ遷移する。
［ステイト５］
分周カウンタ１０９は基準クロック１０の立ち上がり時に演算処理回路１０５から出力されるカウンタロード値２４を第４の設定時間の間だけロードし、ＬＰＦ１０７を介してＶＣＯ１０８へロックポイント電圧を供給する。
【００５８】
第４の設定時間は位相比較器１０６よりロックポイント位相値が出力されてからＬＰＦ１０７へ安定してロック電圧が供給されるまでの時間となる。参考として挙げている中心周波数１２．２８８ＭＨｚのＶＣＯ１０８と１ＫＨｚの基準クロック１０のＰＬＬ回路の場合、ステイト５は約０．３秒となる。
【００５９】
［ステイト６］
ステイトマシンは待機状態となりＰＬＬ回路は通常動作となる。
［他の実施例］
次に、演算処理回路１０５の他の実施例について説明する。以上の説明では、演算処理回路１０５は、式１〜式４による演算によりカウントロード値を求めるとしている。ここでは、装置を小型化する構成を提案する。
【００６０】
図８は、式１〜式４をＲＯＭ化し、このＲＯＭの一方の入力にＡレジスタが保持する差分値を導き、他方の入力にＢレジスタが保持する差分値を導く。この２入力でＲＯＭテーブルをルックアップすることによりカウンタロード値２４を求めるようにした構成例である。これは、ＲＯＭへ入力する差分値のビット数が充分に小さい場合に好適であって、この場合は演算部が不要になる。ＲＯＭは、Ａレジスタが保持する差分値とＢレジスタが保持する差分値を変数として、これに対する式１〜式４による算出結果をテーブル化したものである。式１と式２による算出の詳細は、前述の演算処理回路１０５における説明のとおりである。
【００６１】
図９は、式３と式４をＲＯＭ化し、このＲＯＭの一方の入力に式１の演算結果を導き、他方の入力に式２の演算結果を導く。この２入力でＲＯＭテーブルをルックアップすることによりカウンタロード値２４を求めるようにした構成例である。これは、ＲＯＭへ入力する差分値のビット数が大きい場合に好適であって、この場合は式１および式２による演算部を必要とする。ＲＯＭは、式１の演算結果と式２の演算結果を変数として、これに対する式３および式４による算出結果をテーブル化したものである。
【図面の簡単な説明】
【００６２】
【図１】本発明のＰＬＬ回路の一実施例の構成を示すブロック図
【図２】図１に示した実施例の動作を示す状態遷移図
【図３】ＶＣＯの出力周波数の遷移を示す図
【図４】ＬＰＦ経由で電源電圧を与えた時のＶＣＯ出力周波数遷移の一例を示す図
【図５】ＬＰＦ経由で電源電圧を与えた時のＶＣＯ出力周波数遷移の他の例を示す図
【図６】ＶＣＯのカタログデータを例示した図
【図７】本発明のＰＬＬ回路の動作を示すタイミングチャート
【図８】本発明のＰＬＬ回路における演算処理回路の他の例を示すブロック図
【図９】本発明のＰＬＬ回路における演算処理回路の更に他の例を示すブロック図
【図１０】従来例のＰＬＬ回路の一例を示すブロック図
【符号の説明】
【００６３】
１００ タイマー
１０１ ステイトマシン
１０２ クロック計数カウンタ
１０３ Ａレジスタ
１０４ Ｂレジスタ
１０５ 演算処理回路
１０６ 位相比較器
１０７ ＬＰＦ
１０８ ＶＣＯ
１０９ 分周カウンタ
１０ 基準クロック
１１ 時間設定値
１２ タイマー開始信号
１３ タイマー完了信号
１４ ロックポイント通過検出信号
１５ クリア信号
１６ イネーブル信号
１７ 標準値
１８ クロック計数カウンタ値
１９ 書込み信号
２０ 書込み信号
２１ ロード信号
２２ Ａレジスタ出力値
２３ Ｂレジスタ出力値
２４ カウンタロード値
２５ 電圧制御信号
２６ 位相差信号
２７ クロック
２８ 分周信号
【技術分野】
【０００１】
本発明はＰＬＬ（Phase Locked Loop）回路に関する。
【背景技術】
【０００２】
一般に、基準クロックに周波数ロックしたクロックを得るＰＬＬ回路では、基準クロックと電圧制御発振器（ＶＣＯ）出力クロックを分周した信号の位相比較を行った後、位相比較信号をローパスフィルタ（ＬＰＦ）によって直流分に変換し、直流信号をＶＣＯに与えてＶＣＯ出力クロックを得る。このようなＰＬＬ回路の構成では、電源起動からロックするまでの時間はＬＰＦを構成する抵抗ならびにコンデンサなどのデバイスの値によって決定し、所望のロックアップ時間を得られない場合はＰＬＬ回路のループ経路にデジタル処理を施して高速化を図る。
【０００３】
ＰＬＬのロックアップ時間を速めるＰＬＬ回路の一例が特開２００１−２５１１８６号（特許文献１）に記載されており、その構成を図７に示す。このＰＬＬ回路は、フエーズロックループ部分を構成するＰＬＬ部７０１と、シフト信号ＳＳの供給に応答してＶＣＯ７１３Ａの発振周波数帯を選択・シフトする選択信号Ｓを出力する周波数帯選択回路７０２と、最初に選択した発振周波数帯でＶＣＯ７１３Ａに接地ＧＮＤを供給して自走発振させこのＶＣＯ出力信号ＶＯを一定時間サンプリングして計数したサンプリング値ＣＯを生成するサンプリング回路７０３と、サンプリング値ＣＯと期待値ＥＸとを比較し比較結果に対応して電圧制御切換信号ＳＶとシフト信号ＳＳとを出力する比較回路７０４と、期待値ＥＸを保持する期待値レジスタ７０５で構成される。
【０００４】
同図において、電源起動時からＰＬＬ回路がロックするまでの動作を説明する。初期条件として、ＶＣＯ７１３Ａの制御電圧信号ＳＣは、切換回路７１５により接地ＧＮＤに接続されており、同時に周波数帯選択回路７０２からの選択信号Ｓで指定された発振周波数帯でＶＣＯ７１３Ａは自走状態となる。この状態でタイマ回路７３１の出力のタイマ信号Ｔが’１’の期間である初期設定期間のときのみ、ＶＣＯ７１３Ａの自走状態の周波数をＡＮＤゲート７３２でサンプリングし、このゲート信号ＶＧをカウンタ回路７３３でカウントする。この計数結果のカウント値であるサンプリング値ＣＯと期待値ＥＸとを比較回路７０４で比較を行う。期待値ＥＸは、ＰＬＬ回路がロックする周波数、即ちロック周波数に相当する値である。
【０００５】
比較回路７０４は、例えば大きい周波数帯域から選択をスタートさせると、期待値ＥＸの方が大きい場合にシフト信号ＳＳを周波数帯選択回路７０２に送る。周波数帯選択回路７０２は、シフト信号ＳＳの供給に応答して選択信号Ｓをシフトし、切り換わった選択信号Ｓの供給に応答してＶＣＯ７１３Ａは発振周波数帯を変える。比較回路７０４は、切り換わった発振周波数帯でカウントされたＣＯと期待値ＥＸの方を比較し、ＥＸが大きい場合は再度シフト信号ＳＳを周波数帯選択回路７０２に送る。以下、周波数帯選択、カウント、比較を繰り返し、カウンタ回路出力ＣＯより期待値ＥＸが小さくなるまでその処理を繰り返す。このように期待値に最も近い発振周波数帯を高速に選択させることでロック時間を早くしている。
【０００６】
【特許文献１】特開２００１−２５１１８６（第４頁−第６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来のＰＬＬ回路では、時定数の大きいＬＰＦの場合には高速にロックできないという第１の問題点がある。その理由は、ＬＰＦへの充電電圧は位相比較器からの電圧値に依存し、目的の周波数帯に到達する時間は選択された電圧とは無関係であるためである。一般に、ＰＬＬ回路の基準周波数と出力クロック周波数の比率が大きい場合、ロック時間は長くなり、ＬＰＦの時定数は大きくなる。しかし、ロック時間は、目的の周波数帯で選ばれた中間電圧をＬＰＦに与えて充電される時間よりも早くすることができない。即ち、製造バラツキの大きいＶＣＯを使用した時にロック時間が長くなるということである。
【０００８】
また、周波数帯選択の精度を上げる場合に回路規模が大きくなるという第２の問題点がある。その理由は、周波数帯選択の精度を上げるためには選択信号ＳＳの本数が多くなり、それに対応したＶＣＯのアナログ電圧制御ステイ構成が複雑になるからである。
【０００９】
更に、参照する期待値はＶＣＯのカタログデータで正確には決定することができず、ロック時間の期待値は信頼性に乏しいという第３の問題点がある。その理由は、例えばＶＣＯデバイスである電圧制御水晶発振器の周波数許容偏差は、可変周波数範囲のおおよそ２分の１ほどであり、ＶＣＯの電圧制御範囲を０から３．３Ｖにし期待値を中心の１．６５Ｖ対応の値とした場合は、期待値はこの±１／２に当たる０．８２５Ｖ〜２．４７５Ｖ対応の値の範囲でばらついてしまうからである。
【００１０】
そこで、本発明の目的は、最も早い時間でＬＰＦがロックポイントに到達するように制御することでＰＬＬのロック時間を高速化したＰＬＬ回路を提供することにある。
【００１１】
本発明の他の目的は、ＬＰＦやＶＣＯを除いた全ての回路をデジタル化することで装置を小型化できるＰＬＬ回路を提供することにある。
【００１２】
本発明の更なる目的は、ロック時間を理論値どおりとすることで装置の信頼性を高めることができるＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明のＰＬＬ回路は、ＰＬＬを構成するローパスフィルタに対して回路の最大電圧を与えて充電し、充電する過程で基準クロックの一周期におけるＶＣＯ出力クロックの数をカウントし、所定の２時点でのカウント値により基準クロックとＶＣＯ出力クロックに対する分周クロックとのロックポイントにおける位相差を推定し、充電後に該推定位相差をローパスフィルタに供給することを特徴とする。
【００１４】
より詳しくは、本発明のＰＬＬ回路は、直流電圧の電位によって出力周波数を可変する電圧制御発振器（ＶＣＯ）（図１の１０８）と、ＶＣＯが発生するＶＣＯ出力クロックを分周する分周カウンタ（図１の１０９）と、基準クロックと分周カウンタより得られる分周クロックの位相を比較し位相差を出力する位相比較器（図１の１０６）と、位相差を直流に変えてＶＣＯに供給するローパスフィルタ（図１の１０７）で構成されるＰＬＬ回路において、該ＰＬＬ回路全体の制御を行うステイトマシン（図１の１０１）と、基準クロックの立ち上がりをトリガとしてステイトマシンより与えられる設定時間を測定するタイマー（図１の１００）と、基準クロックの一周期におけるＶＣＯ出力クロックのクロック数をカウントし、標準カウント値との差分値を出力するクロック計数カウンタ（図１の１０２）と、起動からタイマーにより設定されたｎ秒後のクロック計数カウンタからの差分値を保持する第１レジスタ（図１の１０３）と、タイマーにより設定された（ｎ＋ｍ）秒後のクロック計数カウンタからの差分値を保持する第２レジスタ（図１の１０４）と、第２レジスタが保持する差分値と第１レジスタが保持する差分値との差分値からＶＣＯの可変周波数範囲、第２レジスタが保持する差分値からＶＣＯの中心周波数誤差をそれぞれ求め、求めた可変周波数範囲と中心周波数誤差からロックアップ時における位相差を求めて、これに対応するカウンタロード値を分周カウンタに出力する演算処理回路（図１の１０５）とを付加したことを特徴とする。
【００１５】
また、位相比較器（図１の１０６）は、タイマーによる所定の設定時間の間、基準クロックと、該基準クロックの位相反転したクロックとの排他的論理和を前記ローパスフィルタへ出力することにより電源電圧を供給することを特徴とする。
【００１６】
また、ロックアップポイントは、ステイトマシンにおいて、標準クロック数と、クロック計数カウンタから出力されるＶＣＯ出力クロックのクロック数との一致により検出することを特徴とする。
【００１７】
また、演算処理回路（図１の１０５）は、複数のＶＣＯ個体に関するカタログデータを内蔵しており、カタログデータから、第２レジスタが保持する差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の中心周波数誤差とを抽出して、第２レジスタが保持する差分値との比例計算により中心周波数誤差を算出する第１手順と、カタログデータから、第２レジスタが保持する差分値と第１レジスタが保持する差分値との差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の可変周波数範囲とを抽出して、第２レジスタが保持する差分値と第１レジスタが保持する差分値との差分値との比例計算により可変周波数範囲を算出する第２手順と、算出した中心周波数誤差対可変周波数範囲の比に、位相一致の場合の位相角度を乗算して位相差を算出する第３手順と、算出した位相差に、基準クロックの一周期におけるＶＣＯ出力クロックのクロック数の半数を乗算してカウンタロード値を算出する第４手順とを有することを特徴とする。
【００１８】
また、演算処理回路（図１の１０５）は、第２レジスタが保持する差分値と、第２レジスタが保持する差分値と第１レジスタが保持する差分値との差分値とにより、テーブルルックアップすることによりカウンタロード値を求めることができるＲＯＭ（図８）を有するようにしてもよい。
【００１９】
演算処理回路（図１の１０５）は、複数のＶＣＯ個体に関するカタログデータを内蔵しており、カタログデータから、第２レジスタが保持する差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の中心周波数誤差とを抽出して、第２レジスタが保持する差分値との比例計算により中心周波数誤差を算出する第１手順と、カタログデータから、第２レジスタが保持する差分値と第１レジスタが保持する差分値との差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の可変周波数範囲とを抽出して、第２レジスタが保持する差分値と第１レジスタが保持する差分値との差分値との比例計算により可変周波数範囲を算出する第２手順と、算出した中心周波数誤差および可変周波数範囲により、テーブルルックアップすることによりカウンタロード値を求めることができるＲＯＭ（図９）を有するようにしてもよい。
【発明の効果】
【００２０】
本発明のＰＬＬ回路によれば、ＬＰＦに装置の最大電圧を供給して充電時間を最速にし、充電期間中に２点の時間軸でクロック数をカウントして基準値との差分を得ることによりＶＣＯの可変周波数範囲および中心周波数の変動を判断してロックポイントの位相を計算することとしたため、最も速い時間でＬＰＦがロックポイントに到達するように制御することでＰＬＬのロック時間を高速化できるという効果がある。
【００２１】
また、ＬＰＦやＶＣＯを除いた全ての回路をデジタル化することでＰＬＤ（Programable Logic Array）などによる実現が可能となり、装置の小型化を可能にする効果もある。
【００２２】
更に、ＶＣＯのカタログデータで回路のパラメータとロックポイントまでの制御工程が決定するので、ロック時間は理論値通りであり装置の信頼性が高くなるという効果もある。
【発明を実施するための最良の形態】
【００２３】
次に、本発明の実施の形態について詳細に説明する。
［本発明の考え方］
発明の具体的な説明に入る前に、想到した技術思想について先ず説明する。ＰＬＬ回路のロック時間はＬＰＦの時定数とＶＣＯの可変周波数範囲で決定する。更に、ＬＰＦの時定数は、基準クロックの周波数（基準周波数）とＶＣＯの出力クロックの周波数（出力クロック周波数）の比率、ならびにダンピングファクタと呼ばれるＰＬＬの係数ζで決定され、基準周波数と出力クロック周波数の比率が大きいほど時定数は大きくロック時間は長くなり、係数ζが大きいほど時定数は小さくロック時間は短くなる。
【００２４】
例えば、オーディオコーデックで用いられる１２．２８８ＭＨｚをＶＣＯの中心周波数とし、可変周波数範囲を±９０ｐｐｍとして１ＫＨｚの基準周波数にロックさせるＰＬＬ回路を例にすると、係数ζを２とした時、ロック時間は１０秒となる。
【００２５】
この場合のＬＰＦに電源電圧３．３Ｖを入力した時のＶＣＯの出力周波数と経過時間の関係を図３に示す。ＬＰＦに電源電圧を加えた時、中心周波数である１２．２８８ＭＨｚへの到達時間は０．５３秒であり、ロック時間の計算値１０秒に対し約１／１９である。従って、ＶＣＯがロックする周波数、即ちＶＣＯに与える電圧が予め分かっていれば、その電圧への制御を行うことによって０．５３秒に近い時間でロックすることが可能となる。本発明は、上記制御電圧に直結する数値を充電期間中に演算等により求めて早急にロックすることを図ったものである。
【００２６】
ところで、可変周波数範囲ならびに中心周波数はＶＣＯの製造バラツキにより変動する。以下にＶＣＯの個体（個々のＶＣＯをいう）による変動の特徴を述べる。
【００２７】
図４は中心周波数誤差が０ｐｐｍ、可変周波数範囲が±９０ｐｐｍである個体Ａ、中心周波数誤差が−２０ｐｐｍ、可変周波数範囲が±９０ｐｐｍである個体Ｂ、中心周波数誤差が＋２０ｐｐｍ、可変周波数範囲が±９０ｐｐｍである個体ＣそれぞれのＶＣＯのＬＰＦに、電源電圧を与えた時のＶＣＯ出力クロックの周波数遷移を示す。
【００２８】
図４を見て明らかなように、遷移の傾きは同じであり、ある任意の時点における出力周波数が異なる。従って、可変周波数範囲が同じＶＣＯの中心周波数の変動を判断する場合は、ある任意の一時点を通過する時の周波数が分かれば、そのＶＣＯの中心電圧における変動を知ることができる。
【００２９】
図５は中心周波数誤差が０ｐｐｍ、可変周波数範囲が±９０ｐｐｍである個体Ａ、中心周波数誤差が０ｐｐｍ、可変周波数範囲が±１１０ｐｐｍである個体Ｄ、中心周波数誤差が０ｐｐｍ、可変周波数範囲が±１３０ｐｐｍである個体ＥそれぞれのＶＣＯのＬＰＦに、電源電圧を与えた時のＶＣＯの出力クロックの周波数遷移を示す。
【００３０】
図５を見て明らかなように、遷移の傾きは可変周波数範囲で異なり、中心周波数を通過する時間は等しくなる。従って、直線の傾きが分かれば、そのＶＣＯの可変周波数範囲を知ることができる。
【００３１】
図６は中心周波数１２．２８８ＭＨｚのＶＣＯの出力クロック数を０．１秒ごとにカウントした値である。ＬＰＦは係数ζ＝２、ロック時間＝１０秒で求められたものであり、０．１秒経過時と０．２秒経過時の個体Ａ，Ｂ，Ｃ，Ｄ，Ｅのカウント値ならびに０．１秒経過時と０．２秒経過時の基準値との差分値を表示している。
【００３２】
今、ここに０．１秒経過時の基準値との差分値が３６、０．２秒経過時の基準値との差分値が２３の個体Ｆがあるとする。この個体Ｆの中心周波数誤差と可変周波数範囲を図６の値を用いて求める。中心周波数誤差は、図４の説明で述べたとおり、ある任意の時間の周波数で求められる。個体Ｆの０．２秒時の差分値である２３は、個体Ａの０．２秒時の差分値である３０と、個体Ｂの０．２秒時の差分値である５の間にあるので、以下の式を使って個体Ｆの中心周波数誤差を求めることができる。
（３０−２３）／（３０−５）×−２０［ｐｐｍ］＝−６［ｐｐｍ］ 式１
可変周波数範囲は、図５の説明で述べたとおり、周波数遷移の直線の傾きで求められる。図６の個体Ａ、Ｅの０．２秒と０．１秒の差分値の差分を使って求められる。個体Ｆの０．２秒と０．１秒時のカウント値の差分は１３であり、個体Ａの差分である１０と、個体Ｅの差分である１５の間にあるので、以下の式を使って個体Ｆの可変周波数範囲を求めることができる。
【００３３】
（１３−１０）／（１５−１０）×（１３０−９０）＋９０＝１１４［ｐｐｍ］ 式２
以上のようにして、個体Ｆは中心周波数誤差が−６ｐｐｍ、可変周波数範囲が１１４のＶＣＯデバイスであることが分かる。
【００３４】
次に、上記で求めた中心周波数誤差と可変周波数範囲を使ってＰＬＬの基準クロックとＶＣＯクロック分周値の位相を求める。ＰＬＬの位相比較器に排他的論理和回路を用いた場合、位相検出は０から１８０度の範囲であり、基準周波数と分周値が全く同じである場合は９０度の位相となる。個体Ｆの位相ずれは式３で求められる。
【００３５】
変動／範囲×９０［度］＝−６／１１４×９０＝−４．７［度］ 式３
個体Ｆにおいては−４．７度だけ中心よりずれた位相がロックポイントとなる。
［構成の説明］
さて、図１は本発明のＰＬＬ回路の一実施例を示すブロック図である。このＰＬＬ回路は、位相比較器１０６，ＬＰＦ１０７，ＶＣＯ１０８および分周カウンタ１０９により構成される一般的なＰＬＬ回路に、タイマー１００，ステイトマシン１０１，クロック計数カウンタ１０２，Ａレジスタ１０３，Ｂレジスタ１０４および演算処理回路１０５を付加した構成となっている。付加部分は、上述の例えば個体Ｆに対する位相ずれ、更には位相ずれに対応した位相比較器１０６に対する制御信号を生成する。
【００３６】
位相比較器１０６は排他的論理和回路で実現され、基準クロック１０と分周信号２８との位相差信号２６を出力する。位相差は０〜１８０度の範囲で出力され、基準クロック１０と分周信号２８が全く同じ周波数の場合は９０度位相出力となる。
【００３７】
ＬＰＦ１０７は抵抗とコンデンサで実現され、位相差信号２６を直流信号に変換し、ＶＣＯ１０８の電圧制御信号２５として出力する。基準クロック１０とＶＣＯ出力クロック２７の比が大きくなるにしたがってＬＰＦ１０７の時定数は大きくなる。
【００３８】
ＶＣＯ１０８は電圧制御信号２５によって周波数を可変としたＶＣＯ出力クロック２７を出力する。ＶＣＯ出力クロック２７は分周カウンタ１０９へ出力すると共に、クロック計数カウンタ１０２へも供給され、後述のように、ＶＣＯ１０８の個体変動を反映した位相制御のために使用される。
【００３９】
分周カウンタ１０９は、ロード信号２１により、上記ＶＣＯ１０８の個体変動を反映したカウンタロード値２４をロードして、ＶＣＯ出力クロック２７をトリガとして分周信号２８を出力し基準クロックとの位相を制御するのに供する。また、このような動作に先立って、ロード信号２１により、基準クロック１０と逆相になる値の分周信号２８を基準クロック１０の立ち上がり時にロードして位相比較器１０６へ供給する。
【００４０】
ステイトマシン１０１は、基準クロック１０と、タイマー１００からのタイマー完了信号１３ならびにクロック計数カウンタ１０２からのロックポイント通過検出信号１４をトリガとして状態遷移しＰＬＬ回路全体の制御を行う。ステイトマシン１０１は、タイマー１００へ時間設定値１１とタイマー開始信号１２を出力し、クロック計数カウンタ１０２へクリア信号１５とイネーブル信号１６ならびに標準値１７を出力するとともに、Ａレジスタ１０３へ書込み信号２０、Ｂレジスタ１０４へ書込み信号１９を出力する。標準値１７とは、前述の例における中心周波数１２．２８８ＭＨｚに対応するクロック計数カウンタ値であり、ステイトマシン１０１に予め埋め込まれている。
【００４１】
更に、ステイトマシン１０１は分周カウンタ１０９へロード信号２１を出力する。ロード信号２１は、ステイト１〜４の間は基準クロック１０と逆相になる値の分周信号２８を基準クロック１０の立ち上がりでロードし、それ以降はロード値２４をＶＣＯ出力クロック２７をトリガとしてロードし、それぞれ分周信号２８として出力する。また、分周カウンタ１０９は、クロック計数カウンタ１０２からクロック計数カウンタ値１８を入力しステイト遷移のために使用する。
【００４２】
タイマー１００は基準クロック１０をトリガとして動作し、ステイトマシン１０１から出力されたタイマー開始信号１２によってタイムカウントを開始し、時間設定値１１で指定された設定タイマー時間経過後にタイマー完了信号１３を出力する。
【００４３】
クロック計数カウンタ１０２は、クリア信号１５によってリセットされ、イネーブル信号１６期間中のＶＣＯの出力クロック２７のクロック数を計数し、標準値１７との差分値１８およびクロック計数カウンタ値１８−１を出力する。また、差分値１８によりロックポイント通過検出信号１４を出力する。
【００４４】
Ａレジスタ１０３はクロック計数カウンタ値１８を書込み信号２０によって記憶しＡレジスタ出力値２２を出力する。Ａレジスタ１０３が記憶するクロック計数カウンタ値１８は、先の例で言えば、固体Ｆの「３６」ということになる。
【００４５】
Ｂレジスタ１０４はクロック計数カウンタ値１８を書込み信号１９によって記憶しＢレジスタ出力値２３を出力する。Ｂレジスタ１０４が記憶するクロック計数カウンタ値１８は、先の例で言えば、固体Ｆの「２３」ということになる。
【００４６】
演算処理回路１０５は、Ａレジスタ出力値２２とＢレジスタ出力値２３の差分からＶＣＯの周波数可変範囲、Ｂレジスタ出力値２３からＶＣＯ中心周波数誤差を判定し、ロック時の基準クロック１０と分周信号２８の位相差であるカウンタロード値２４を分周カウンタ１０９へ出力する。演算処理回路１０５には、図６で示したようなテーブルが記憶されており、そのテーブルを使用する。テーブル内の各値はＶＣＯのカタログデータであり、正確である。
【００４７】
演算処理回路１０５は、先ず、Ｂレジスタ出力値２３（先の例では２３）に対して式１、Ａレジスタ出力値２２（先の例では１３）に対して式２を適用する。式１と式２で使用する他の値は、前述のような考え方により演算処理回路１０５が上記のテーブルから自動的に抽出する。
【００４８】
そして、式１で算出した中心周波数誤差（先の例では−５ｐｐｍ）と、式２で算出した
可変周波数範囲（先の例では１１４ｐｐｍ）に対して式３を適用して位相ずれ（先の例では−４．７度）を算出する。最後に、この位相ずれに対して、式４による演算を行なうことによりカウンタロード値２４を算出する。
【００４９】
位相×基準クロック内のカウンタ長÷２ 式４
式４において、基準クロック内のカウンタ長とは、基準クロックの１周期内におけるＶＣＯ出力クロック２７のカウント数であり、基準クロックが１ＫＨｚ、ＶＣＯ出力クロック２７の中心周波数を１２．２８８ＭＨｚとすると１２２８８となる。また、２で除算するのは、位相比較器１０６を排他的論理和回路で構成するため、位相の可変範囲が１８０度となるからである。
［動作の説明］
次に、本発明のＰＬＬ回路の動作について、図２の状態遷移図に沿って説明する。図２は、ステイトマシン１０１におけるステイト０〜６の状態の遷移を示している。
［ステイト０］
電源起動時にステイトマシン１０１はリセットされ、リセット後にタイマー１００へ第１の設定時間値１１を送り、クリア信号１５を出力し、ステイト１へ遷移する。
［ステイト１］
分周カウンタ１０９は、ロード信号２１により、基準クロック１０と逆相になる値の分周信号２８を基準クロック１０の立ち上がり時にロードする。位相比較器１０６は、排他的論理和回路で構成され、上記分周信号２８と基準クロック１０との排他的論理和出力はステイト１の全期間で論理１になる。これによりＬＰＦ１０７へ電源電圧を供給して充電する。
【００５０】
ステイトマシン１０１からクロック計数カウンタイネーブル信号１６が出力され、クロック計数カウンタ１０２は、タイマー完了信号１３の入力によって定められる第１の設定時間の間、ＶＣＯクロック２７のクロック数をカウントする。タイマー１００から第１の設定時間経過時にタイマー完了信号１３が出力されるとカウントを停止する。
【００５１】
ステイトマシン１０１はＡレジスタ１０３へ書き込み信号２０を出力するとともにタイマー１００へ第２の時間設定値１１を出力し、クリア信号１５を出力し、ステイト２へ遷移する。第１の設定時間経過時は、図６の０．１秒経過時に相当し、測定された個体の０．１秒時のクロック計数値の標準値１７との差分がＡレジスタ１０３に書き込まれる。
［ステイト２］
分周カウンタ１０９はステイト１と同じく、基準クロック１０と分周信号２８が逆相になる値を基準クロック１０の立ち上がり時にロードし、位相比較器１０６の出力を全期間で論理１にすることでＬＰＦ１０７へ電源電圧を供給して充電する。
【００５２】
ステイトマシン１０１からクロック計数カウンタイネーブル信号１６が出力され、クロック計数カウンタ１０２は、タイマー完了信号１３の入力によって定められる第２の設定時間の間、ＶＣＯクロック２７のクロック数をカウントする。タイマー１００から第２の設定時間経過時にタイマー完了信号１３が出力されるとカウントを停止する。
【００５３】
ステイトマシン１０１はＢレジスタ１０４へ書き込み信号１９を出力するとともにクリア信号１５を出力し、ステイト３へ遷移する。第２の設定時間経過時は、図６の０．２秒経過時に相当し、測定された個体の０．２秒時のクロック計数値の標準値１７との差分ＢＡレジスタ１０４に書き込まれる。
［ステイト３］
分周カウンタ１０９はステイト２と同じく、基準クロック１０と分周信号２８が逆相になる値を基準クロック１０の立ち上がり時にロードし、位相比較器１０６の出力を全期間で論理１にすることでＬＰＦ１０７へ電源電圧を供給して充電する。
【００５４】
演算処理回路１０５はＡレジスタ１０３とＢレジスタ１０４の値からロックポイントの位相差を計算し、それに相当するカウンタロード値２４を出力する。
【００５５】
ステイトマシン１０１からイネーブル信号１６が出力され、クロック計数カウンタ１０２は基準クロック１０の１周期の間のＶＣＯクロック２７のクロック数をカウントする。その結果、クロック計数カウンタ１０２が標準クロック数、即ちＰＬＬのロックポイント値を通過すると、ステイトマシン１０１へロックポイント通過検出信号１４を出力し、ステイトマシン１０１はタイマー１００へ第３の時間設定値１１を出力し、ステイト４へ遷移する。
［ステイト４］
分周カウンタ１０９はステイト３と同じく、基準クロック１０と分周信号２８が逆相になる値を基準クロック１０の立ち上がり時にロードし、位相比較器１０６の出力を全期間で論理１にすることでＬＰＦ１０７へ電源電圧を供給して充電する。
【００５６】
タイマー１００から第３の設定時間経過時にタイマー完了信号１３が出力されると、ステイトマシン１０１はタイマー１００へ第４の時間設定値１１を出力し、ステイト５へ遷移する。
【００５７】
ステイト４はＬＰＦ１０７への過充電期間である。ステイト５でロックポイント電圧を供給するとＬＰＦ１０７の出力電圧は低下するため、過充電期間を必要とする。参考として挙げている中心周波数１２．２８８ＭＨｚのＶＣＯ１０７と１ＫＨｚの基準クロック１０のＰＬＬ回路の場合、ステイト４は約０．４秒となる。タイマー１００から第３の設定時間経過時にタイマー完了信号１３が出力されると、ステイトマシン１０１はステイト５へ遷移する。
［ステイト５］
分周カウンタ１０９は基準クロック１０の立ち上がり時に演算処理回路１０５から出力されるカウンタロード値２４を第４の設定時間の間だけロードし、ＬＰＦ１０７を介してＶＣＯ１０８へロックポイント電圧を供給する。
【００５８】
第４の設定時間は位相比較器１０６よりロックポイント位相値が出力されてからＬＰＦ１０７へ安定してロック電圧が供給されるまでの時間となる。参考として挙げている中心周波数１２．２８８ＭＨｚのＶＣＯ１０８と１ＫＨｚの基準クロック１０のＰＬＬ回路の場合、ステイト５は約０．３秒となる。
【００５９】
［ステイト６］
ステイトマシンは待機状態となりＰＬＬ回路は通常動作となる。
［他の実施例］
次に、演算処理回路１０５の他の実施例について説明する。以上の説明では、演算処理回路１０５は、式１〜式４による演算によりカウントロード値を求めるとしている。ここでは、装置を小型化する構成を提案する。
【００６０】
図８は、式１〜式４をＲＯＭ化し、このＲＯＭの一方の入力にＡレジスタが保持する差分値を導き、他方の入力にＢレジスタが保持する差分値を導く。この２入力でＲＯＭテーブルをルックアップすることによりカウンタロード値２４を求めるようにした構成例である。これは、ＲＯＭへ入力する差分値のビット数が充分に小さい場合に好適であって、この場合は演算部が不要になる。ＲＯＭは、Ａレジスタが保持する差分値とＢレジスタが保持する差分値を変数として、これに対する式１〜式４による算出結果をテーブル化したものである。式１と式２による算出の詳細は、前述の演算処理回路１０５における説明のとおりである。
【００６１】
図９は、式３と式４をＲＯＭ化し、このＲＯＭの一方の入力に式１の演算結果を導き、他方の入力に式２の演算結果を導く。この２入力でＲＯＭテーブルをルックアップすることによりカウンタロード値２４を求めるようにした構成例である。これは、ＲＯＭへ入力する差分値のビット数が大きい場合に好適であって、この場合は式１および式２による演算部を必要とする。ＲＯＭは、式１の演算結果と式２の演算結果を変数として、これに対する式３および式４による算出結果をテーブル化したものである。
【図面の簡単な説明】
【００６２】
【図１】本発明のＰＬＬ回路の一実施例の構成を示すブロック図
【図２】図１に示した実施例の動作を示す状態遷移図
【図３】ＶＣＯの出力周波数の遷移を示す図
【図４】ＬＰＦ経由で電源電圧を与えた時のＶＣＯ出力周波数遷移の一例を示す図
【図５】ＬＰＦ経由で電源電圧を与えた時のＶＣＯ出力周波数遷移の他の例を示す図
【図６】ＶＣＯのカタログデータを例示した図
【図７】本発明のＰＬＬ回路の動作を示すタイミングチャート
【図８】本発明のＰＬＬ回路における演算処理回路の他の例を示すブロック図
【図９】本発明のＰＬＬ回路における演算処理回路の更に他の例を示すブロック図
【図１０】従来例のＰＬＬ回路の一例を示すブロック図
【符号の説明】
【００６３】
１００ タイマー
１０１ ステイトマシン
１０２ クロック計数カウンタ
１０３ Ａレジスタ
１０４ Ｂレジスタ
１０５ 演算処理回路
１０６ 位相比較器
１０７ ＬＰＦ
１０８ ＶＣＯ
１０９ 分周カウンタ
１０ 基準クロック
１１ 時間設定値
１２ タイマー開始信号
１３ タイマー完了信号
１４ ロックポイント通過検出信号
１５ クリア信号
１６ イネーブル信号
１７ 標準値
１８ クロック計数カウンタ値
１９ 書込み信号
２０ 書込み信号
２１ ロード信号
２２ Ａレジスタ出力値
２３ Ｂレジスタ出力値
２４ カウンタロード値
２５ 電圧制御信号
２６ 位相差信号
２７ クロック
２８ 分周信号
【特許請求の範囲】
【請求項１】
ＰＬＬを構成するローパスフィルタに対して回路の最大電圧を与えて充電し、充電する過程で基準クロックの一周期におけるＶＣＯ出力クロックの数をカウントし、所定の２時点でのカウント値により前記基準クロックと前記ＶＣＯ出力クロックに対する分周クロックとのロックポイントにおける位相差を推定し、前記充電後に該推定位相差を前記ローパスフィルタに供給することを特徴とするＰＬＬ回路。
【請求項２】
直流電圧の電位によって出力周波数を可変する電圧制御発振器（ＶＣＯ）と、
前記ＶＣＯが発生するＶＣＯ出力クロックを分周する分周カウンタと、
基準クロックと前記分周カウンタより得られる分周クロックの位相を比較し位相差を出力する位相比較器と、
前記位相差を直流に変えて前記ＶＣＯに供給するローパスフィルタで構成されるＰＬＬ回路において、
該ＰＬＬ回路全体の制御を行うステイトマシンと、
前記基準クロックの立ち上がりをトリガとして前記ステイトマシンより与えられる設定時間を測定するタイマーと、
前記基準クロックの一周期における前記ＶＣＯ出力クロックのクロック数をカウントし、前記標準カウント値との差分値を出力するクロック計数カウンタと、
起動から前記タイマーにより設定されたｎ秒後の前記クロック計数カウンタからの差分値を保持する第１レジスタと、
前記タイマーにより設定された（ｎ＋ｍ）秒後の前記クロック計数カウンタからの差分値を保持する第２レジスタと、
前記第２レジスタが保持する差分値と前記第１レジスタが保持する差分値との差分値からＶＣＯの可変周波数範囲、前記第２レジスタが保持する差分値からＶＣＯの中心周波数誤差をそれぞれ求め、求めた可変周波数範囲と中心周波数誤差からロックアップ時における位相差を求めて、これに対応するカウンタロード値を前記分周カウンタに出力する演算処理回路とを付加したことを特徴とするＰＬＬ回路。
【請求項３】
前記位相比較器は、前記タイマーによる所定の設定時間の間、前記基準クロックと、該基準クロックの位相反転したクロックとの排他的論理和を前記ローパスフィルタへ出力することにより電源電圧を供給することを特徴とする請求項２に記載のＰＬＬ回路。
【請求項４】
前記ロックアップポイントは、前記ステイトマシンにおいて、前記標準クロック数と、前記クロック計数カウンタから出力される前記ＶＣＯ出力クロックのクロック数との一致により検出することを特徴とする請求項２〜請求項に３記載のＰＬＬ回路。
【請求項５】
前記演算処理回路は、
複数のＶＣＯ個体に関するカタログデータを内蔵しており、
前記カタログデータから、前記第２レジスタが保持する差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の中心周波数誤差とを抽出して、前記第２レジスタが保持する差分値との比例計算により前記中心周波数誤差を算出する第１手順と、
前記カタログデータから、前記第２レジスタが保持する差分値と前記第１レジスタが保持する差分値との差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の可変周波数範囲とを抽出して、前記第２レジスタが保持する差分値と前記第１レジスタが保持する差分値との差分値との比例計算により前記可変周波数範囲を算出する第２手順と、
前記算出した中心周波数誤差対可変周波数範囲の比に、位相一致の場合の位相角度を乗算して前記位相差を算出する第３手順と、
前記算出した位相差に、前記基準クロックの一周期における前記ＶＣＯ出力クロックのクロック数の半数を乗算して前記カウンタロード値を算出する第４手順とを有することを特徴とする請求項２〜請求項４に記載のＰＬＬ回路。
【請求項６】
前記演算処理回路は、
前記第２レジスタが保持する差分値と、前記第２レジスタが保持する差分値と前記第１レジスタが保持する差分値との差分値とにより、テーブルルックアップすることにより前記カウンタロード値を求めることができるＲＯＭを有することを特徴とする請求項２〜請求項４に記載のＰＬＬ回路。
【請求項７】
前記演算処理回路は、
複数のＶＣＯ個体に関するカタログデータを内蔵しており、
前記カタログデータから、前記第２レジスタが保持する差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の中心周波数誤差とを抽出して、前記第２レジスタが保持する差分値との比例計算により前記中心周波数誤差を算出する第１手順と、
前記カタログデータから、前記第２レジスタが保持する差分値と前記第１レジスタが保持する差分値との差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の可変周波数範囲とを抽出して、前記第２レジスタが保持する差分値と前記第１レジスタが保持する差分値との差分値との比例計算により前記可変周波数範囲を算出する第２手順と、
前記算出した中心周波数誤差および可変周波数範囲により、テーブルルックアップすることにより前記カウンタロード値を求めることができるＲＯＭを有することを特徴とする請求項２〜請求項４に記載のＰＬＬ回路。
【請求項１】
ＰＬＬを構成するローパスフィルタに対して回路の最大電圧を与えて充電し、充電する過程で基準クロックの一周期におけるＶＣＯ出力クロックの数をカウントし、所定の２時点でのカウント値により前記基準クロックと前記ＶＣＯ出力クロックに対する分周クロックとのロックポイントにおける位相差を推定し、前記充電後に該推定位相差を前記ローパスフィルタに供給することを特徴とするＰＬＬ回路。
【請求項２】
直流電圧の電位によって出力周波数を可変する電圧制御発振器（ＶＣＯ）と、
前記ＶＣＯが発生するＶＣＯ出力クロックを分周する分周カウンタと、
基準クロックと前記分周カウンタより得られる分周クロックの位相を比較し位相差を出力する位相比較器と、
前記位相差を直流に変えて前記ＶＣＯに供給するローパスフィルタで構成されるＰＬＬ回路において、
該ＰＬＬ回路全体の制御を行うステイトマシンと、
前記基準クロックの立ち上がりをトリガとして前記ステイトマシンより与えられる設定時間を測定するタイマーと、
前記基準クロックの一周期における前記ＶＣＯ出力クロックのクロック数をカウントし、前記標準カウント値との差分値を出力するクロック計数カウンタと、
起動から前記タイマーにより設定されたｎ秒後の前記クロック計数カウンタからの差分値を保持する第１レジスタと、
前記タイマーにより設定された（ｎ＋ｍ）秒後の前記クロック計数カウンタからの差分値を保持する第２レジスタと、
前記第２レジスタが保持する差分値と前記第１レジスタが保持する差分値との差分値からＶＣＯの可変周波数範囲、前記第２レジスタが保持する差分値からＶＣＯの中心周波数誤差をそれぞれ求め、求めた可変周波数範囲と中心周波数誤差からロックアップ時における位相差を求めて、これに対応するカウンタロード値を前記分周カウンタに出力する演算処理回路とを付加したことを特徴とするＰＬＬ回路。
【請求項３】
前記位相比較器は、前記タイマーによる所定の設定時間の間、前記基準クロックと、該基準クロックの位相反転したクロックとの排他的論理和を前記ローパスフィルタへ出力することにより電源電圧を供給することを特徴とする請求項２に記載のＰＬＬ回路。
【請求項４】
前記ロックアップポイントは、前記ステイトマシンにおいて、前記標準クロック数と、前記クロック計数カウンタから出力される前記ＶＣＯ出力クロックのクロック数との一致により検出することを特徴とする請求項２〜請求項に３記載のＰＬＬ回路。
【請求項５】
前記演算処理回路は、
複数のＶＣＯ個体に関するカタログデータを内蔵しており、
前記カタログデータから、前記第２レジスタが保持する差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の中心周波数誤差とを抽出して、前記第２レジスタが保持する差分値との比例計算により前記中心周波数誤差を算出する第１手順と、
前記カタログデータから、前記第２レジスタが保持する差分値と前記第１レジスタが保持する差分値との差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の可変周波数範囲とを抽出して、前記第２レジスタが保持する差分値と前記第１レジスタが保持する差分値との差分値との比例計算により前記可変周波数範囲を算出する第２手順と、
前記算出した中心周波数誤差対可変周波数範囲の比に、位相一致の場合の位相角度を乗算して前記位相差を算出する第３手順と、
前記算出した位相差に、前記基準クロックの一周期における前記ＶＣＯ出力クロックのクロック数の半数を乗算して前記カウンタロード値を算出する第４手順とを有することを特徴とする請求項２〜請求項４に記載のＰＬＬ回路。
【請求項６】
前記演算処理回路は、
前記第２レジスタが保持する差分値と、前記第２レジスタが保持する差分値と前記第１レジスタが保持する差分値との差分値とにより、テーブルルックアップすることにより前記カウンタロード値を求めることができるＲＯＭを有することを特徴とする請求項２〜請求項４に記載のＰＬＬ回路。
【請求項７】
前記演算処理回路は、
複数のＶＣＯ個体に関するカタログデータを内蔵しており、
前記カタログデータから、前記第２レジスタが保持する差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の中心周波数誤差とを抽出して、前記第２レジスタが保持する差分値との比例計算により前記中心周波数誤差を算出する第１手順と、
前記カタログデータから、前記第２レジスタが保持する差分値と前記第１レジスタが保持する差分値との差分値を挟む最寄りの２つの相当差分値と、該相当差分値対応のＶＣＯ個体の可変周波数範囲とを抽出して、前記第２レジスタが保持する差分値と前記第１レジスタが保持する差分値との差分値との比例計算により前記可変周波数範囲を算出する第２手順と、
前記算出した中心周波数誤差および可変周波数範囲により、テーブルルックアップすることにより前記カウンタロード値を求めることができるＲＯＭを有することを特徴とする請求項２〜請求項４に記載のＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−２３１９５９（Ｐ２００９−２３１９５９Ａ）
【公開日】平成２１年１０月８日（２００９．１０．８）
【国際特許分類】
【出願番号】特願２００８−７２２４８（Ｐ２００８−７２２４８）
【出願日】平成２０年３月１９日（２００８．３．１９）
【出願人】（３０３０１３７６３）ＮＥＣエンジニアリング株式会社 (651)
【Ｆターム（参考）】
【公開日】平成２１年１０月８日（２００９．１０．８）
【国際特許分類】
【出願日】平成２０年３月１９日（２００８．３．１９）
【出願人】（３０３０１３７６３）ＮＥＣエンジニアリング株式会社 (651)
【Ｆターム（参考）】
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