ＶＣＯ周波数チューニングのための、オーバーラップする２セグメントキャパシタバンク
【解決手段】（例えばＦＭ受信機中の）ＶＣＯは、ＬＣ共振タンクを含む。ＬＣ共振タンクは、粗同調キャパシタバンクおよび微同調キャパシタバンクを含む。粗同調キャパシタバンクは複数のデジタル制御粗同調キャパシタエレメントを含み、アクティブな際に各々は第１キャパシタンス値を供給する。微同調キャパシタバンクは複数のデジタル制御微同調キャパシタエレメントを含み、アクティブな際に各々は第２キャパシタンス値を供給する。キャパシタミスマッチの現実的な問題に対処するため、ＶＣＯチューニング範囲の全体にわたるキャパシタンスオーバーラップが、微キャパシタバンクのデジタル制御微同調キャパシタエレメントの全てがアクティブな場合に、微キャパシタバンクのキャパシタンス値が第１キャパシタンス値より大きくなるように第１及び第２キャパシタンス値を選択することによって生成される。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は無線通信システムに関し、より具体的には電圧制御発振器を含むモバイル通信機器に関する。
【背景技術】
【０００２】
無線通信デバイスには、もともと音声コミュニケーションの能力だけが与えられていた。今日、無線通信デバイスは、より広い周波数帯域で通信されたコミュニケーション、情報、およびエンタテイメント能力を提供するよう、発展してきている。これらの追加の能力は、低いノイズ感度を有するますます広くチューニング可能な周波数帯域で動作可能な周波数シンセサイザを必要とする。追加機能の動作のために広くチューニング可能な周波数帯域を要求する点で、低いノイズ感度の達成は特に困難である。例えば、周波数変調（ＦＭ）無線信号を受信することは、ＦＭ周波数帯域全体上で受信された無線信号を処理するために広い周波数帯域にわたって信号を生成することを周波数シンセサイザに要求するコミュニケーション機能の１つである。世界中のマーケットで販売されるモバイル通信デバイスでは、アメリカ、カナダおよびヨーロッパで使用されるＦＭバンド（８７．５ＭＨｚから１０８．０ＭＨｚ）だけでなく、日本で使用されるＦＭバンド（７６ＭＨｚから９０ＭＨｚ）での無線信号を受信することが望ましい。したがって、処理される無線信号の全体的な周波数範囲は、７６．０ＭＨｚから１０８．０ＭＨｚまでである。
【０００３】
音声及びデータ通信を処理する一般的な周波数シンセサイザは、位相ロックループ（ＰＬＬ：Phase locked loop）を使用し、このＰＬＬは、インダクタ−キャパシタ（ＬＣ）タンクを有する電圧制御発振器（ＶＣＯ）を含む。７６ＭＨｚから１０８Ｍｈｚの間の比較的低い周波数にわたって発振するＶＣＯを備えた周波数シンセサイザを用いることは望ましくないだろう。そのようなＶＣＯは大きく、事実上、単一の集積回路上にＦＭ送受信機と共に集積することが出来なかった。よって、通信機能のための周波数シンセサイザは、典型的には除数で低周波数に分割される、より高い周波数信号を生成する。しかし、より高い周波数の絶対的な範囲（absolute range）は、除数に比例して増大する。例えば、２．７３６から３．１２７ＧＨｚまでチューニング可能な、ＦＭ無線信号に対応するのに使用可能なＶＣＯは、３９１ＭＨｚのチューニング可能な周波数範囲を必要とする。
【０００４】
大きなＶＣＯ利得が、比較的広い周波数チューニング範囲を実現するために一般的に求められる。しかしながら、大きなＶＣＯ利得はＰＬＬのノイズ感度を増加させる傾向があり、そして電源ノイズに対するループ感度を増加させる。さらに、あるループ帯域幅について、大きなＶＣＯ利得は比較的大きなループフィルタキャパシタを必要とし、オンチップ集積化を複雑にする。したがって、ＶＣＯの設計には、広い周波数チューニング範囲の要求を満たし、比較的低いＶＣＯ利得を維持することによりＰＬＬのノイズ感度を最小化することが望まれる。
【０００５】
図１（先行技術）は、デジタル制御キャパシタバンクを有する典型的なＶＣＯ設計を例示する。ＶＣＯ１１は、ＶＣＯ出力信号１７の発振をアクティブに制御するため、電圧制御キャパシタ（バラクタ）１５を用いる。制御電圧１６に応じてバラクタ１５のキャパシタンスを変えることによって、ＬＣ共振（LC resonant）タンク１２の全体的なキャパシタンス及び結果として生じるＶＣＯ発振周波数が変更される。ＶＣＯ利得を比較的低く維持するため、バラクタ１５のキャパシタンスの範囲は最小化される。しかしながら、これは、バラクタ１５単独の制御によって達成可能な発振周波数の範囲を制限する。これを補償するため、デジタル制御キャパシタバンク１３がバラクタと並列に結合されて、バラクタ１５のキャパシタンス値が加えられるデジタル制御キャパシタンス値が与えられる。デジタル制御キャパシタバンク１３は、例示されるように並列に結合された同調キャパシタエレメント（tuning capacitor elements）を含む。各同調キャパシタエレメントは、キャパシタの対とスイッチング素子とを含む。デジタル制御線１４は、選択的に各同調キャパシタエレメントをアクティブにする（activate）ことにより、デジタル制御キャパシタバンク１３のキャパシタンス値を制御する。したがって、ＶＣＯ１１のチューニング可能な周波数の範囲が拡大される。
【０００６】
成功したキャパシタバンク設計は、チューニング可能な周波数範囲内の各可能なターゲット周波数（及び対応するキャパシタンス）が、キャパシタバンク１３及びバラクタ１５内の同調キャパシタエレメントのあるコンビネーションによって対応可能であることを必要とする。キャパシタバンク１３のキャパシタンスの各増加ステップは、バラクタ１５によって補償できないキャパシタンスの対応する範囲内のギャップを残すべきでは無い。各増加ステップは、バラクタ１５のサイズを制限するのに小さく一定であるべきである。現代の設計では、１０ビットの分解能のキャパシタバンクが、設計要求を満たすために求められる。
【０００７】
各同調キャパシタエレメントが同じキャパシタンスを提供するように設計されている場合、結果として得られるキャパシタバンクは一般に、サーモメータ符号化キャパシタバンク（thermometer-coded capacitor bank）と呼ばれる。各連続的な同調キャパシタエレメントがアクティブにされると共に、比較的線形で、キャパシタンスにおける段階的な（step-wise）な増加が得られる。しかし、単一のセグメントのサーモメータ符号化実装は、高い分解能を達成するために比較的多くのキャパシタを必要とする。例えば１０ビットの分解能は、１０２３（２ｎ−１）個の個々のキャパシタを必要とするだろう。そのような多くのキャパシタをもたらし、そして制御するために必要なデコーダロジック及び物理的なルーティング(routing)のサイズ及び複雑さは禁じられる。これは、単一セグメントのサーモメータ符号化キャパシタバンクの実現性を制限する。
【０００８】
チューニング可能な周波数を扱うのに必要なキャパシタの数を減らすために、バイナリ符号化アプローチが使用され得る。典型的な４ビットバイナリ符号化アプローチでは、第１の同調キャパシタエレメントは第１のキャパシタンス値を有し、第２の同調キャパシタエレメントは２倍のキャパシタンスを有し、第３の同調キャパシタエレメントは４倍のキャパシタンスを有し、第４の同調キャパシタエレメントは１６倍のキャパシタンスを有する。バイナリ符号化アプローチは、比較的少ないキャパシタで広範囲のキャパシタンスを供給する。例えば、１０ビットの分解能は、わずか１０個の同調キャパシタエレメントしか必要としない。しかしながら、バイナリ符号化方法は、キャパシタのミスマッチに影響を受けやすい。実際には、個々のキャパシタの値はそれらの公称値と異なり、このミスマッチは、キャパシタバンクコードの各インクリメントにつき、キャパシタンスの不規則なステップの原因となる。
【０００９】
図２（先行技術）は、７ビットのバイナリ符号化設計のキャパシタバンクコードの各インクリメントでのキャパシタンスの変更の例を例示する。理想的な条件の下では、キャパシタンスの漸進的変化は、コードの各ステップにつき単一の値であるべきである。しかしながら実際には、図２に例示されるように、バイナリ符号化実装は、キャパシタンスの漸進的変化において広いばらつきを示す。チューニング可能な周波数範囲における各可能なターゲット周波数にアドレスするためには、比較的大きなチューニング可能なキャパシタンスを備えたバラクタ１５が必要である。これは望ましくないことに、大きなＶＣＯ利得に帰着する。
【００１０】
バイナリ符号化実装のこの制限を最小化する１つのアプローチは、２セグメントキャパシタバンクを導入することであり、１つのセグメントがバイナリ符号化され、第２のセグメントがサーモメータ符号化される。そのような２セグメントアプローチは、キャパシタバンク分解能の特定の値を得るのに必要な同調キャパシタエレメントの数を減らす可能性がある。更なる詳細は、２００６年９月２６日に発行され、“Corse Frequency Tuning In A Voltage Controlled Oscillator”と表題された、Jeremy D. Dunworthによる米国特許番号７，１１３，０５２を参照。
【００１１】
キャパシタンスの漸進的変化におけるばらつきを低減する別のアプローチは、ミスマッチを最小化するために製造段階でキャパシタバンクのキャパシタをトリミングすることである。しかしながら、このアプローチは高価で、製造工程に複雑さを加える。別のアプローチは、個々のキャパシタバンクに関連付けられたコードをキャリブレーションして、各ステップのターゲット周波数に整合させることである。そのようなキャリブレーションされたコードは、将来の使用のために内蔵のルックアップテーブルに格納され得る。この場合もやはり、このアプローチは高価で、制御論理実装に複雑さを加える。したがって、広い範囲のキャパシタンス値を提供し、高い分解能で均一なステップでアドレス可能な、比較的少ない同調キャパシタエレメントのデジタル制御同調キャパシタバンクが望ましい。
【発明の概要】
【００１２】
広い周波数範囲の周波数変調（ＦＭ）無線チューナは、モバイル通信デバイスで動作する。ＦＭ無線チューナは、電圧制御発振器(ＶＣＯ)を含む送受信機を含む。ＶＣＯは、その周波数が周波数範囲にわたってチューニング可能な発振ＶＣＯ出力信号を出力する。広範囲のチューニング可能な発振周波数及び低いノイズ感度を達成するために、ＶＣＯは、オーバーラップする２セグメントスイッチングキャパシタバンクを備えたＬＣ共振タンク回路を含む。２セグメントスイッチングキャパシタバンクは、粗同調キャパシタバンクおよび微同調キャパシタバンクを含む。ＬＣ共振タンクはまた、粗同調キャパシタバンク及び微同調キャパシタバンクと並列に結合された電圧制御キャパシタ（バラクタ）を含む。これらの３つの要素（バラクタ、粗同調キャパシタバンク、および微同調キャパシタバンク）は共に、ＶＣＯのＬＣ共振タンクのキャパシタンスを決定し、従ってＶＣＯの発振周波数を決定する。
【００１３】
粗同調キャパシタバンクは、多くのデジタル制御同調キャパシタエレメントを含む。これらのエレメントの各々は、ＶＣＯの２つの発振電圧ノード間に結合される。粗同調キャパシタがアクティブの場合、各粗同調キャパシタエレメントは、２つのノード間に実質的に同じキャパシタンス値を供給する。いくつの粗同調キャパシタエレメントがアクティブか、ひいては、粗同調キャパシタバンクのキャパシタンスはマルチビットの粗同調キャパシタバンクコードによって決定される。
【００１４】
微同調キャパシタバンクは、多くのデジタル制御同調キャパシタエレメントを含む。これらのエレメントの各々は、ＶＣＯの２つの発振電圧ノード間に結合される。微同調キャパシタがアクティブの場合、各粗同調キャパシタエレメントは実質的に同じキャパシタンス値を供給する。しかしながら、微同調キャパシタエレメントによって与えられるキャパシタンス値は、粗同調キャパシタエレメントによって与えられるキャパシタンス値よりも小さい。いくつの微同調キャパシタエレメントがアクティブか、ひいては、微同調キャパシタバンクのキャパシタンスは、マルチビットの微同調キャパシタバンクコードによって決定される。
【００１５】
各アクティブな同調キャパシタエレメントが実質的に同じキャパシタンス値を供給するキャパシタバンクは、一般にサーモメータ符号化キャパシタバンクと呼ばれる。サーモメータ符号化キャパシタバンクは概して、キャパシタバンクコードの各インクリメントについてのキャパシタンスの漸進的な変化における非線形性を低減する。これは、チューニング可能な周波数範囲における大きなギャップの可能性を縮小するが、そのリスクを完全には除去するものではない。キャパシタエレメントの製造プロセスにおけるばらつきによるキャパシタサイズのミスマッチは残っている。これらのミスマッチは、チューニング可能なＶＣＯの周波数の範囲において、望ましくないギャップの原因となり得る。
【００１６】
キャパシタサイズのミスマッチの影響を緩和するために、粗キャパシタバンクと微キャパシタバンクとの間にキャパシタンスのオーバーラップが生成される。オーバーラップが増加すると、プロセスばらつきとキャパシタサイズミスマッチについての許容範囲が増加される。オーバーラップは、微同調キャパシタエレメントの各々のキャパシタンス値を選択することによって、微同調キャパシタエレメントの全てがアクティブの際には、それらの合成キャパシタンスが単一のアクティブの粗同調キャパシタエレメントのキャパシタンスを超えるように、生成される。
【００１７】
オーバーラップする２セグメントキャパシタバンクは、比較的少数のキャパシタエレメントで、広範囲のチューニング可能な周波数を達成する。粗同調キャパシタエレメントは比較的大きな範囲を定義し、微同調キャパシタエレメントは、粗いキャパシタンスの各増加ステップを、高分解能で補間する。よって、オーバーラップする２セグメントキャパシタバンクでは、そうでなければ単一セグメントのサーモメータ符号化キャパシタバンクが使用された際に求められるであろうよりも、より少ないキャパシタが求められる。ＬＣ共振タンクでより少数のキャパシタを使用することによって、より少数のスイッチがキャパシタを切り替えるために必要とされる。より少数のスイッチの使用によって、そうでなければチューニング可能な周波数の範囲を制限する、より少ない寄生容量は生成される。
【００１８】
一実施形態では、モバイル通信デバイスは周波数変調（ＦＭ）受信機を含む。ＦＭ受信機は、位相ロックループ（ＰＬＬ）の一部としてＶＣＯを利用する周波数シンセサイザを含む。モバイル通信デバイスは、ＦＭ無線ステーションからの送信を受信するためにＦＭ受信機を使用する。ＶＣＯは、そのＬＣ共振タンクに、オーバーラップする２セグメントキャパシタバンクを含む。ＶＣＯにおいて、オーバーラップする２セグメントキャパシタバンクを使用することで、周波数シンセサイザは、低いノイズ感度の広範囲の発振周波数を生成することができる。２．７３６から３．１２７ＧＨｚまでのチューニング可能な周波数範囲は、６ビットの粗キャパシタバンクコードによってアドレスされた６３個のキャパシタの粗同調キャパシタバンクと、４ビットの微キャパシタバンクコードによってアドレスされた１５個のキャパシタの微同調キャパシタバンクとで達成される。合成した１０ビットのデジタルキャパシタバンクコードは、粗同調キャパシタバンク及び微同調キャパシタバンクの両方についてのキャパシタバンクコードを決定する。
【００１９】
キャパシタバンク選択ロジックの総計（ある量のキャパシタバンク選択ロジック、an amount of capacitor bank selection logic）は、マルチビットのチャネル選択入力値を受信し、それに基づき、ＶＣＯの発振周波数が、所望の対応する発振周波数を有するように、粗及び微キャパシタバンクを制御する１０ビットデジタルワードを出力する。キャリブレーション動作では、キャパシタバンク選択ロジックは、リファレンスクロックの半周期で生じるＶＣＯクロック信号の遷移回数をカウントし、カウント数をターゲット値と比較する。遷移のカウント数がターゲット番号より高いかかより低いかどうかによって、１０ビットデジタルワードがそれに応じて変化され、そしてこのプロセスが繰り返される。わずかな繰り返しの後、ターゲット値に実質的に等しい遷移のカウント数に帰着する１０ビットデジタルワードが決定される。各マルチビットチャネル選択入力値につき、１つのターゲット値があり、キャパシタバンク選択ロジックは、粗及び微キャパシタバンクをコントロールするための対応する１０ビットデジタルワードを生成する。
【００２０】
上記はサマリであり、よって必要に応じて詳細の単純化、一般化、および省略を含み、従って、このサマリが例示に過ぎず、多少なりとも限定されていることを意味しないことを当業者は理解するだろう。本明細書で述べられたデバイス及び／またはプロセスのその他の側面、進歩的な特長、及び利点は、もっぱら特許請求の範囲によって定義されるように、本明細書で説明された非制限的な詳細な説明において明白になるだろう。
【図面の簡単な説明】
【００２１】
【図１】図１（先行技術）は、デジタル制御キャパシタバンクを有するＶＣＯを例示するダイアグラム。
【図２】図２（先行技術）は、デジタル制御キャパシタバンクのバイナリ符号化実装の非線形性を例示するダイアグラムであり、キャパシタバンクコードがインクリメントされるとともに、キャパシタの対応する漸進的変化は一定ではない。
【図３】図３は、モバイル通信デバイス２６のＦＭ送受信機２８のＶＣＯの単純化されたブロックダイアグラム。
【図４】図４は、図３のＦＭ送受信機２８のより詳細なブロックダイアグラム。
【図５】図５は、図３のＦＭ送受信機２８のＶＣＯ５６の単純化されたブロックダイアグラムであり、ＶＣＯ５６は、ＶＣＯ周波数チューニングのための、オーバーラップする２セグメントキャパシタバンクを含む。
【図６】図６は、図５のＶＣＯ５６の、オーバーラップする２セグメントキャパシタバンクの更に詳細なダイアグラム。
【図７】図７は、図４のキャパシタバンク選択ロジック７３の単純化されたブロックダイアグラムであり、キャパシタバンク選択ロジック７３は、ターゲット周波数とほぼ等しいＶＣＯ発振周波数を達成するために粗キャパシタバンク及び微キャパシタバンクのキャパシタエレメントを選択的にアクティブにする。
【図８】図８は、キャパシタバンク選択ロジック７３が図４のＶＣＯ５６の発振周波数をどのように測定するか例示する単純化された波形ダイアグラム。
【図９Ａ】図９Ａは、異なるキャパシタバンク制御コードについての、ＶＣＯ発振周波数のオーバーラップのシミュレーションを例示する。
【図９Ｂ】図９Ｂは、図９Ａの例示の拡大図。
【図１０Ａ】図１０Ａは、１０ビットの制御コードでバイナリサーチを使用して、キャパシタバンク制御コードの繰り返し選択ステップを例示するテーブル。
【図１０Ｂ】図１０Ｂは、微キャパシタバンクの４ビットの制御コードでバイナリサーチが後続する粗キャパシタバンクの６ビットの制御コードでのバイナリサーチを使用して、キャパシタバンク制御コードの繰り返し選択ステップを例示するテーブル。
【図１１】図１１は、ターゲット周波数とほぼ等しいＶＣＯ発振周波数を達成するためにキャパシタバンク制御コードを選択する方法のフローチャート。
【図１２】図１２は、２セグメントキャパシタバンクを使用して、ＶＣＯ発振周波数を制御する方法のフローチャート。
【発明を実施するための形態】
【００２２】
ＶＣＯチューニングに使用するためのオーバーラップする２セグメントキャパシタバンク（overlapping, two-segment capacitor bank）が、本明細書で開示される。アクティブな際に、第１セグメントの各同調キャパシタエレメント（tuning capacitor element）は、実質的に同じキャパシタンス値Ａを有する。アクティブな際に、第２セグメントの各同調キャパシタエレメントは、実質的に同じキャパシタンス値Ｂを有する。各同調キャパシタエレメントが実質的に同じキャパシタンス値をするキャパシタバンクは、一般にサーモメータ符号化キャパシタバンク（thermometer-coded capacitor banks）と呼ばれる。サーモメータ符号化キャパシタバンクは、キャパシタのミスマッチに直面した際における各キャパシタバンクコードでのキャパシタンスの漸進的変化についての非線形性を低減する。２セグメントアプローチは、より少数の同調キャパシタエレメントにより、ＡとＢとの間の差を利用して、キャパシタバンクのキャパシタンスの範囲を拡張する。ＬＣタンクでより少数のキャパシタを使用することによって、キャパシタをスイッチングするために必要なスイッチも少なくなる。より少数のスイッチの使用により、そうでなければＬＣタンクの範囲を制限する寄生容量の生成を低減出来る。一実施形態では、６３個のキャパシタの粗同調キャパシタバンクと１５個のキャパシタの微同調キャパシタバンクとにより、２．７３６から３．１２７ＧＨｚのチューニング可能な周波数範囲が達成され得る。１０ビットのキャパシタバンクコードは、粗同調及び微同調キャパシタバンクの両方をアドレス（address）する。
【００２３】
図３は、オーバーラップする２セグメントキャパシタバンクを使用するモバイル通信機器２６のダイアグラムである。この具体的な例では、モバイル通信機器２６は携帯電話である。別の例では、モバイル通信機器２６はＲＦ対応の携帯情報端末（ＰＤＡ）である。モバイル通信機器２６は、ＲＦ送受信機集積回路（ＩＣ）２７およびＦＭ送受信機ＩＣ２８を含む。受信機だけでなく送信機も含むため、送受信機２７および２８の各々は「送受信機（transceiver）」と呼ばれる。
【００２４】
第１の信号２９は、モバイル通信デバイス２６上のＲＦ受信機で受信される。一実施形態では、第１の信号２９は、基地局によって送信された無線周波数信号である。第１の信号２９はアンテナ３０で受信され、整合ネットワーク（ＭＮ：matching network）をパススルーして、ＲＦ送受信機ＩＣ２７の受信チェーンによって処理される。受信チェーンは、局部発振器３１で生成されたＬＯ信号を用いて、第１の信号２９を、デジタルベースバンドＩＣ３３による引き続くデジタル信号処理のためのベースバンド信号３２にダウンコンバートする。一実装では、ＲＦ受信チェーンの局部発振器３１の一部として、オーバーラップする２セグメントキャパシタバンクが好適に使用され得る。
【００２５】
デジタルベースバンドＩＣ３３は、図示されないその他の部分と共に、プロセッサ読み取り可能な媒体３６に記憶された命令を実行するデジタルプロセッサ３５を含む。例えば、プロセッサ読み取り可能な媒体３６は、実行された時、オーバーラップする２セグメントキャパシタバンクを制御するコンピュータプログラム３７の命令を格納するプログラムメモリを含む。一実施形態では、プロセッサ３５は、並列のローカルバス３８、シリアルバスインターフェース３９、及びシリアルバスコンダクタ（ＳＳＢＩ：serial bus conductors）を介して、ＲＦ送受信機ＩＣ２７のシリアルバスインターフェース４１に情報を伝達する。よって、プロセッサ３５は、局部発振器３１の動作を制御する。
【００２６】
第２の信号は、モバイル通信機器２６のＦＭ受信機４９で受信される。第２の信号４８は、７６〜１０８ＭＨｚのＦＭ無線帯域で無線ステーション（radio station）によって送信されたＦＭ無線周波数信号である。モバイル通信機器２６がアメリカ、カナダ、あるいはヨーロッパで使用される場合、第２の信号４８の周波数は８７．５ＭＨｚから１０８．０ＭＨｚまでの周波数の範囲内にある。モバイル通信機器２６が日本で使用される場合、第２の信号４８の周波数は、７６ＭＨｚから９０ＭＨｚの周波数の範囲内にある。
【００２７】
一実装では、第２の信号４８は、ＦＭ送受信機ＩＣ２８が実装されるプリント回路基板（ＰＣＢ）上にプリントされたアンテナ５０で受信される。プリント回路基板のサイズはモバイル通信機器２６内に制限され、従ってアンテナ５０の長さも制限されている。より長いアンテナを使用することによってより良いＦＭ無線受信が望まれる場合、モバイル通信機器２６のユーザは、モバイル通信機器２６にヘッドセットまたはイヤプラグを接続するワイヤに統合、より長いヘッドセットワイヤアンテナ（headset wire antenna）５２を使用してもよい。第２の信号４８がＰＣＢアンテナ５０で受信されると、第２の信号４８は整合ネットワーク（ＭＮ）５３をパススルーして、ＴＲスイッチ５４で受信される。第２の信号４８がワイヤアンテナ５２で受信されると、第２の信号４８は整合ネットワーク５５をパススルーして、ＴＲスイッチ５４で受信される。ＴＲスイッチ５４で受信された後は、第２の信号４８はＦＭ送受信機４９で処理される。
【００２８】
第２の信号４８を処理するため、ＦＭ受信機４９は、ＶＣＯ５６及び周波数シンセサイザ４２のプログラマブルな出力分周器（programmable output divider）５７によって生成されたＶＣＯ信号を使用する。一実装では、ＦＭ受信機４９によって使用されるＶＣＯ５６の一部として、オーバーラップする２セグメントキャパシタバンクが好適に使用され得る。一実施形態では、プロセッサ３５は、ＦＭ送受信機ＩＣ２８の周波数シンセサイザ４２の動作を制御する。プロセッサ３５は、並列ローカルバス３８を介し、シリアルバスインターフェース４３を介し、シリアルバス４４を介して、ＦＭ送受信機ＩＣ２８のシリアルバスインターフェース４７に情報を伝達する。別の実施形態では、ＦＭ送受信機ＩＣ２８にある第２のプロセッサ４５及び第３のプロセッサ４６が、周波数シンセサイザ４２の動作のいくつかを制御する。例えば、プロセッサ３５は、ユーザによって指定された無線ステーションにＦＭ受信機を同調する命令を実行し、他方でＦＭ送受信機ＩＣ２８内のプロセッサは、ＦＭ送受信機のＶＣＯ５６についてのキャパシタバンクコードを計算する命令を実行する。
【００２９】
別の例では、ＦＭ送受信機ＩＣ２８はまた、Ｉ２Ｃシリアルバス４４を介してデジタルベースバンドＩＣ３３から受信された音声信号を送信することができるＦＭ送信機５８を有する。ＦＭ送信機５８は、周波数シンセサイザ４２のＶＣＯ５６によって生成されたＶＣＯ信号を使用する。一実装では、ＦＭ送信機５８によって使用されるように、ＶＣＯ５６の一部として、オーバーラップする２セグメントキャパシタバンクが好適に使用され得る。
【００３０】
用語「コンピュータ」は、メモリ３６（コンピュータ読み取り可能な媒体）に格納された命令の「コード」(コンピュータプログラム３７)を実行するプロセッサ３５を包含する。用語「コンピュータ」はさらに、ＦＭ送受信機ＩＣ２８にある第、第３のプロセッサ４５〜４６を包含する。
【００３１】
図４はＦＭ送受信機ＩＣ２８をより詳細に示し、周波数範囲の特定の値にチューニングされるＶＣＯ信号５９をＦＭ受信機４９がどのように生成するかを示す。一例において周波数シンセサイザ４２はシンセサイザ信号７０を出力し、シンセサイザ信号７０は、プログラマブルな出力分周器によって３２の因数で低周波数側に分周された（divided down）ＶＣＯ信号５９である。この場合、シンセサイザ信号７０は、８５．５０から９７．７１ＭＨｚの周波数範囲にわたって変化するシンセサイザ周波数を有する。例えば、３２で分周された２．７３６ＧＨｚの下限ＶＣＯ周波数は８５．５０ＭＨｚである。同様に、３０で分周された３．１２７ＧＨｚの上限ＶＣＯ周波数は、９７．７１ＭＨｚである。モバイル通信機器２６のユーザがこの周波数範囲内にある周波数で送信された無線ステーションを聞くことを望む場合、３２で低周波数側に分周された時に所望のＦＭ無線ステーションの周波数と等しくなるある周波数にセットされる。例えばユーザが、９６．５ＭＨｚで送信されたサンフランシスコベイアリアＦＭ無線ステーションＫＯＩＴを聞くことを望めば、ＶＣＯ信号５９は３，０８８ＭＨｚにセットされる。
【００３２】
ＶＣＯ信号５９は、周波数分周器（frequency divider）６４の除数（Ｎ＋ｆ）をセットすることにより、所望の周波数にセットされる。プロセッサ３５は、ＦＭ送受信機ＩＣ２８の第３のプロセッサ４６内のチャネル選択ブロック７１を制御することによって、除数（Ｎ＋ｆ）をセットする。チャネル選択ブロック７１は、整数出力（Ｎ）とフラクショナル（fractional）出力（ｆ）とを出力し、これらは適切な（Ｎ＋ｆ）値をセットする除数設定信号に組み合わせられる。周波数分周器６４で受信された（Ｎ＋ｆ）の値を調節することで、ＶＣＯ５６のＬＣタンクによって生成された周波数は、位相ロックループ（ＰＬＬ）６０の動作によって変更される。ＰＬＬ６０は、位相周波数検出器（ＰＦＤ：phase frequency detector）６１、チャージポンプ６２、ループフィルタ６３、ＶＣＯ５６、および周波数分周器６４を含む。位相周波数検出器６１は、リファレンスクロック信号６５の位相をフィードバック信号６６の位相と比較し、フェーズ・エラー信号を生成する一実施形態では、リファレンスクロック信号は１９．２ＭＨｚの周波数を有する。フィードバック信号６６は、周波数分周器６４によって出力された「Ｎ分周された」信号（”divide-by-N” signal）である。周波数分周器６４は、ＶＣＯ信号５９の周波数を分割する。フィードバック信号６６の位相がリファレンスクロック信号６５のそれより遅れる場合、位相周波数検出器６１は、チャージポンプ６２に加速制御信号（accelerate control signal）を送る。フィードバック信号６６の位相がリファレンスクロック信号６５のそれより先行する場合、位相周波数検出器６１は、チャージポンプ６２に減速制御信号（decelerate control signal）を送る。チャージポンプ６２は加速制御信号を受け取ると、その出力リードからチャージを放出（drain）し、減速制御信号を受け取ると、その出力リードにチャージを加える（add）。ＶＣＯ５６の入力ポートはチャージポンプ６２の出力リードに結合され、チャージポンプ６２によって放出され、そして加えられたチャージは、ＶＣＯ５６によって受信される制御電圧６７を構成する。ループフィルタ６３も、ＶＣＯ５６の入力ポートおよびチャージポンプ６２の出力リードを結合するノードに結合される。一実施形態では、ループフィルタ６３は帯域制御のために調節される。制御電圧６７が増加すると、ＶＣＯ５６によって出力されたＶＣＯ信号５９の周波数が低下する。
【００３３】
キャパシタバンク選択ロジック７３の総量（ある量のキャパシタバンク選択ロジック、an amount of capacitor bank selection logic）は、ＶＣＯ５６によって生成された周波数を、所望の周波数に近い値にチューニングするために使用される。キャパシタバンク選択ロジック７３は、チャネル選択７８を示すマルチビットのデジタル信号、ＶＣＯ５６の出力信号５９、及びリファレンスクロック信号６５を受信する。キャパシタバンク選択ロジック７３は、これらの信号を処理して、ＶＣＯ５６のＬＣタンクのキャパシタンスをチューニングするデジタル制御信号を生成する。チューニングされたＬＣタンクの結果として生じる発振周波数は、所望の周波数に接近している。これは、所望の周波数が広範囲の周波数にわたって選択されるかもしれない場合にさえ、所望の周波数を達成するのに必要な制御電圧６７の範囲を最小化する。これは、低いノイズ感度の低利得ＶＣＯ設計を可能とする。
【００３４】
図５は、ＶＣＯ５６をより詳細に示す。ＶＣＯ５６は、ＬＣ共振タンク（LC resonant tank）８３の一部として、オーバーラップする２セグメント同調キャパシタバンク（overlapping, two-segment tuning capacitor bank）を含む。第１のセグメントは粗同調キャパシタバンク（coarse tuning capacitor bank）８０である。粗同調キャパシタバンク８０は、Ｘ個の粗同調キャパシタエレメント８５を含む。第２のセグメントは、微同調キャパシタバンク（fine tuning capacitor bank）８１である。微同調キャパシタバンク８１は、Ｙ個の微同調キャパシタエレメント８６を含む。ＬＣ共振タンク８３はまた、バラクタ８２を含む。バラクタ８２のキャパシタンスは、制御電圧入力信号６７によって制御される。ＶＣＯ出力信号５９は、ＬＣ共振タンク８３の共振周波数によってその発振周波数が決定される発振信号である。共振周波数は、インダクタＬ１、並びに粗同調キャパシタバンク８０、微同調キャパシタバンク８１、及びバラクタ８２のキャパシタンスの相対的な値によって決定される。インダクタＬ１、粗同調キャパシタバンク８０、微同調キャパシタバンク８１およびバラクタ８２は、図示されるように、第１の発振ノード８７と第２の発振ノード８８との間に電気的に並列に接続される。キャリブレーション信号ＣＴＣＣＡＬは、粗同調キャパシタバンク８０の各一連の同調キャパシタエレメント（tuning capacitor element）を接続し、または非接続とする。個々の粗同調キャパシタエレメント８５が接続される場合、それはキャパシタンス値ＡをＬＣ共振タンク８３に供給する。キャリブレーション信号ＦＴＣＣＡＬは、微同調キャパシタバンク８１の各一連の同調キャパシタエレメントを接続し、または非接続とする。個々の微同調キャパシタエレメント８６が接続される場合、それはキャパシタンス値ＢをＬＣ共振タンク８３に供給する。したがって、ＬＣ共振タンク８３のキャパシタンスは、キャリブレーション信号ＣＴＣＣＡＬ及びＦＴＣＣＡＬ、並びに制御電圧信号６７によってアクティブに制御される。
【００３５】
図６は、粗同調キャパシタバンク８０および微同調キャパシタバンク８１をより詳細に示す。一実装では、ＶＣＯ５６の粗同調キャパシタエレメント８５および微同調キャパシタエレメント８６の両方は、スイッチング素子８９に接続されたキャパシタから成り、このスイッチング素子は更に別のキャパシタに接続される。同調キャパシタエレメントのキャパシタは、発振ノード８７及び８８の両方における容量性負荷を等しくするように、実質的に同じキャパシタンスを有するように選択される。一例において、粗同調キャパシタバンク８０は、６３個の粗同調キャパシタエレメント８５を含む。単一のデジタルビットを通信するデジタル制御線が、個々に各キャパシタエレメント８５をアドレスする。例えば、第１の粗同調キャパシタエレメントをアドレスする第１のデジタル制御線は、第１のデジタルビットＣＴＣＣＡＬ[1]を通信する。このデジタルビットの第１の値では、粗同調キャパシタエレメントのスイッチング素子８９は導通しており、よってこのエレメントはアクティブとされ、並列に接続された同調キャパシタエレメントの回路にそれを電気的に接続する。デジタルビットの第２の値では、粗同調キャパシタエレメントのスイッチング素子８９は非導通であり、よってこのエレメントは非アクティブとされ、並列に接続された同調キャパシタエレメントの回路から電気的にそれを非接続とする。スイッチング素子が導通して、粗同調キャパシタエレメントを回路に電気的に接続する場合、粗同調キャパシタエレメントは、ＬＣ共振タンク８３の回路にそのキャパシタンスを供給する。スイッチング素子が非導通であり、並列に接続された同調用可変キャパシタエレメントの回路からこのエレメントを非接続とする場合、粗同調キャパシタエレメントは実質的に、ＬＣ共振タンク８３の回路にキャパシタンスを供給しない。微同調キャパシタバンク８１は、１５個の微同調キャパシタエレメント８６を含む。単一のデジタルビットを通信するデジタル制御線が、個々に各キャパシタエレメント８６をアドレスする。例えば、第１の微同調キャパシタエレメントをアドレスする第１のデジタル制御線は、第１のデジタルビットＦＴＣＣＡＬ[1]を通信する。このデジタルビットの第１の値では、微同調キャパシタエレメントのスイッチング素子８９は導通しており、よってこのエレメントをアクティブとし、並列に接続された同調キャパシタエレメントの回路にそれを電気的に接続する。デジタルビットの第２の値では、微同調キャパシタエレメントのスイッチング素子８９は非導通であり、よってこのエレメントは非アクティブとされ、並列に接続された同調キャパシタエレメントの回路から電気的にそれを非接続とする。スイッチング素子が導通して、微同調キャパシタエレメントを回路に電気的に接続する場合、微同調キャパシタエレメントは、ＬＣ共振タンク８３の回路にそのキャパシタンスを供給する。スイッチング素子が非導通であり、並列に接続された同調用可変キャパシタエレメントの回路からこのエレメントを非接続とする場合、微同調キャパシタエレメントは実質的に、ＬＣ共振タンク８３の回路にキャパシタンスを供給しない。
【００３６】
この例において、それぞれがキャパシタンス値Ａの６３個の粗同調キャパシタエレメントが、共振タンク８３のインダクタＬ１と共に選択されて、所望の範囲の発振周波数、例えば２．７３６ＧＨｚから３．１２７ＧＨｚが得られる。別の実装では、粗同調キャパシタエレメント８５は単一のキャパシタおよびスイッチング素子、あるいは複数のキャパシタおよびスイッチング素子を含むことが出来る。各微同調キャパシタエレメント８６は、キャパシタンス値Ｂを有する。キャパシタンス値Ｂは、粗同調キャパシタバンク８０のキャパシタ値のミスマッチによるＬＣ共振タンク８３のキャパシタンスの範囲のギャップを埋めるように選択される。この例では、微同調キャパシタバンク８１の１５のステップが、粗同調キャパシタバンク８０のキャパシタンスの２インクリメントにほぼ等しくなるように、１５個の微同調キャパシタエレメントが選択されている。これは、微同調キャパシタバンク８１のキャパシタンス値の範囲と、粗同調キャパシタバンク８０のキャパシタンスの漸進的変化（incremental change）との間に実質的なオーバーラップを生成する。このオーバーラップは、キャパシタミスマッチによる粗同調キャパシタバンク８０のキャパシタンスの漸進的変化における不確実性にもかかわらず、ＬＣタンク８３のキャパシタンスの全範囲が到達され得る可能性を増加させる。別の実装では、微同調キャパシタエレメント８６は、単一のキャパシタおよびスイッチング素子、あるいは複数のキャパシタおよびスイッチング素子を含み得る。他の実装では、ＡとＢの他の組み合わせが、キャパシタンスの範囲の変動及びオーバーラップ量の変動が得られるように、選択され得る。
【００３７】
図７は、キャパシタバンク選択ロジック７３をより詳細に示すダイアグラムである。一実装では、キャパシタバンク選択ロジック７３は、チャネル選択７８を示すマルチビットデジタル信号、ＶＣＯ５６の出力信号５９、およびリファレンスクロック信号６５を受信する。キャパシタバンク選択ロジック７３は、これらの信号を処理してデジタル制御信号ＣＴＣＣＡＬおよびＦＴＣＣＡＬを生成する。ＣＴＣＣＡＬ[63:1]は、粗同調キャパシタバンク８０の各粗同調キャパシタエレメント８５を制御し、ＦＴＣＣＡＬ[15:1]は、微同調キャパシタバンク８１の各微同調キャパシタエレメント８６を制御する。ＶＣＯ出力信号５９は、例えば３２の因数で、低周波数側に分周される（divided-down）。図８に示すように、カウンタ９０は、低周波数側に分周されたＶＣＯ出力信号５９の各立ち上がりエッジでイネーブルとされる。その後カウンタ回路９０は、低周波数側に分周されたＶＣＯ出力信号５９の次の立ち下がりエッジが到達するまで、リファレンスクロック信号６５のサイクル数をカウントする。したがって、カウンタ９０は、図８に示すように、ＶＣＯ＿ＯＵＴ／３２信号のhighの部分でカウントする。カウンタ９０は、測定されたカウント９６を出力し、次にＶＣＯ＿ＯＵＴ／３２の次の立ち上がりエッジが到達するまで、クリアされた状態で維持される。ターゲットカウントテーブル９２（図７参照）は、マルチビットのデジタルチャネル選択信号７８を受信し、チャネル選択に関連付けられたターゲットカウント数９５を出力する。各チャネルにつき、ＶＣＯ５６の対応するターゲット発振周波数がある。リファレンスクロック信号６５の特定の周波数値によって、各ターゲット発振周波数に関連付けられた対応するターゲットカウント数９５がある。比較器９１は、ターゲットカウント数９５を、測定されたカウント数９６と比較し、差分信号９７をキャリブレーション制御ロジック９３の総計に出力する。キャリブレーション制御ロジック９３は、差分信号９７に応じて、６ビットの粗キャパシタバンクコード（coarse capacitor bank code, ＣＡＬ[9:4]）および４ビットの微キャパシタバンクコード（fine capacitor bank code, ＣＡＬ[3:0]）を含む１０ビットのデジタルワードを生成する。デコーダ９４は、粗コード（coarse code）および微コード（fine code）を受信し、これらの信号をデコードし、そして対応するバイナリデジタル制御信号ＣＴＣＣＡＬ[63:1]およびＦＴＣＣＡＬ[15:1]を、それぞれ粗同調キャパシタバンク８０およびそれぞれ微同調キャパシタバンク８１に出力する。キャパシタバンク選択ロジック７３は、選択されたチャネルに関連付けられたターゲット周波数に可能な限り発振周波数が近づくまで、このプロセスを繰り返す。新たなチャネル選択がなされると、コードは再び反復して再計算される。この例において、選択されたチャネルに関連付けられたキャパシタバンクコードを格納する必要はなく、よってコードの広範囲なリストを各デバイスにつきメモリに格納する必要が除去される。更に、各デバイスにつき、オフラインキャリブレーション（off-line calibration）を行う必要はない。他の例では、選択されたチャネルに関連付けられた特定のキャパシタバンクコードが格納されて、各チャネル選択についてのターゲット周波数に収束するために必要な多くのキャリブレーションステップを低減または除去し得る。
【００３８】
一例におけるキャパシタバンク選択ロジック７３の設計では、ロジックはハードウェア記述言語で定義され、そしてこの記述は市販の合成ツールを使用して、ハードウェア論理を生成するために合成される。
【００３９】
図９Ａは、キャパシタバンクコードの関数としての粗同調及び微同調キャパシタバンクの間のキャパシタンス値のオーバーラップのシミュレーションを例示する。この例において、キャリブレーション制御ロジック９３による１０ビットのデジタルワード出力は、１０２４個のキャパシタバンクコードの値となる。各キャパシタバンクコード値は、一斉に動作する特定の数のアクティブな粗同調キャパシタエレメント８５およびアクティブな微同調キャパシタエレメント８６に相当する。より多くのキャパシタエレメントが活性化されるほど、ＬＣ共振タンク８３のキャパシタンス値は増加され、ＶＣＯ５６の発振周波数は低下する。図９Ａは、４ビットの微同調キャパシタバンクに結合された６ビットの粗同調キャパシタバンクの組み合わせで得られる発振周波数の範囲を例示する。チャネル選択がなされると、キャパシタバンク選択ロジック７３は、図９Ａに示す発振周波数の範囲となる一連のキャパシタバンクコードを反復して選択することにより応答する。一連のコードは、チャネル選択に関連付けられたターゲット周波数と発振周波数との間の整合に近づくように次第に移動するよう、選択される。全１０ビット分解能のコードが使い尽くされると、サーチは終了する。
【００４０】
図９Ｂは、図９Ａのボックス９９のキャパシタンスオーバーラップをより詳細に示す。各粗同調キャパシタエレメント８５の連続の活性化は、発振周波数のジャンプの原因となる。粗同調キャパシタバンク８０のこの粗な周波数インクリメントの大きさはキャパシタンス値Ａによって決定され、他方で、粗同調キャパシタバンク８０を使用して到達可能な発振周波数の範囲は、粗な周波数インクリメント及び粗同調キャパシタバンク８０を構成する粗同調キャパシタエレメント８５の数によって決定される。微同調キャパシタバンク８１が無ければ、バラクタ８２は、この大きい粗な周波数インクリメントを補償（span）しなければならず、これは上記議論したような望ましくない高いＶＣＯ利得に帰着するだろう。これは、微同調キャパシタバンクの周波数インクリメントの全範囲を、粗周波数インクリメント間を補間するように設計することで回避され得る。更に、微同調キャパシタバンクなしでは、バラクタ８２は、キャパシタミスマッチによる粗周波数インクリメントのサイズの変動を補償しなければならないだろう。これは、微同調キャパシタバンクの周波数インクリメントの全範囲と、各粗周波数インクリメントとの間のオーバーラップを設計することにより回避される。各微同調キャパシタエレメント８６の連続的な活性化はまた、発振周波数のジャンプの原因ともなる。微同調キャパシタバンク８１のこの微周波数インクリメントの大きさはキャパシタンス値Ｂで決定される一方で、微同調キャパシタバンク８１を使用して到達可能な発振周波数の範囲は、微周波数インクリメント及び微同調キャパシタバンク８１を構成する微同調キャパシタエレメント８６の数によって決定される。この好適な実施形態では、１５個の微同調キャパシタエレメントのキャパシタンス値が、２つの粗同調キャパシタエレメントに実質的に同様となるよう、キャパシタンス値Ｂが選択される。これにより、微同調キャパシタバンク８１の１５個の微周波数インクリメントの全範囲が、粗同調キャパシタバンク８０の２つの粗周波数インクリメントに実質的に等しくなるような、発振周波数におけるオーバーラップが得られる。
【００４１】
図１０Ａは、キャリブレーション制御ロジック９３の動作の一アプローチを例示する。図１０Ａは、全１０ビットのキャパシタバンクコードでの反復バイナリサーチの例を示す。このサーチは、１０ビットコードの中央（１０進数の値５１２で）で開始する。各反復では、ターゲットＶＣＯ発振周波数とＶＣＯ出力信号５９の振動数の間の差分信号９７の表示（indication）が、次の１０ビットのキャパシタバンクコード選択をガイドする。図１０Ａに示すように、ＶＣＯ出力信号５９の発振周波数は、最初の４回の反復のターゲットより大きい。したがって、最初の４回の反復では、キャリブレーション制御ロジック９３は、キャパシタバンクコードを連続的に半減させて、ＶＣＯ出力信号５９の発振周波数をターゲット側へ動かす。５回目の反復では、ＶＣＯ出力信号５９の発振周波数はターゲットよりわずかに低くなる。よってキャリブレーション制御ロジック９３は、前２回のコード間の差を分割する。６回目の反復では、ＶＣＯ出力信号５９の発振周波数はターゲットより再び大きくなる。よって、１０ビットのキャパシタバンクコードの分解能が使い尽くされるまで、キャリブレーション制御ロジック９３はバイナリサーチを下向きに継続する。
【００４２】
図１０Ｂは、キャリブレーション制御ロジック９３の動作への別のアプローチを例示しており、反復するバイナリサーチが、まず６ビット粗同調キャパシタバンクコードに関して行なわれ、次に４ビット微同調キャパシタバンクコードに関して行なわれる。本例では、６ビットのコードおよび４ビットのコードの両方は、それぞれの範囲の中間に最初にセットされる。粗コードは、差分信号９７の表示が変化するまで連続的に半分にされる。本例では、７回目の反復で、ＶＣＯ出力信号５９の発振周波数がターゲット未満に落ちる。結果として、キャリブレーション制御ロジック９３は、６ビット粗同調キャパシタバンクコードを直前の値にセットして、そして４ビット微同調キャパシタバンクの分解能が使い尽くされるまで、４ビット微同調キャパシタバンクでのバイナリサーチを継続する。
【００４３】
図１１は、オーバーラップする２セグメントキャパシタバンクの１０ビットキャパシタ制御コードをキャリブレーションする方法を例示する単純化されたフローチャートである。最初のステップ（ステップ１００）で、キャパシタバンク選択ロジック７３は、新しく選択されたチャネル値を受信するのを待つ。第２ステップ（ステップ１０１）では、キャパシタバンク選択ロジック７３は、選択されたチャネル値に関連付けられたリファレンスクロックサイクルのターゲットカウントを検索する。第３のステップ（ステップ１０２）では、キャパシタバンク選択ロジック７３のキャリブレーション制御ロジック９３は、最初の１０ビットキャパシタバンクコードをセットする。第４のステップ（ステップ１０３）では、キャパシタバンク選択ロジック７３は、ＶＣＯ出力信号５９の低周波数に分周されたウィンドウ（divided down window of VCO output signal）内で、リファレンスクロックサイクル数をカウントする。第５のステップ（ステップＳ１０４）でキャパシタバンク選択ロジック７３は、ＶＣＯ出力信号５９の低周波数側に分周されたウィンドウ内のリファレンスクロックサイクル数がターゲットカウントと等しいかを判断する。等しければ、キャリブレーションは完了し、キャパシタバンク選択ロジック７３は、新しく選択されたチャネル値の受信を待つ（ステップ１００）。等しくなければ、キャパシタバンク選択ロジック７３は、サーチが１０ビットキャパシタバンクコード分解能を使い尽くしたかどうか判断する（ステップ１０５）使い尽くしていれば、キャリブレーションは完了し、キャパシタバンク選択ロジック７３は、新しく選択されたチャネル値の受信を待つ（ステップ１００）。使い尽くしていなければ、キャパシタバンク選択ロジック７３のキャリブレーション制御ロジック９３は、バイナリサーチアルゴリズムに従って、オーバーラップする２セグメントキャパシタバンクについての修正された１０ビットキャパシタバンクコードを生成する。イグジット条件（ステップ１０４あるいはステップ１０５）のいずれかが満たされるまで、ステップ１０３〜１０６が繰り返される。一例では、イグジット条件（ステップ１０４あるいはステップ１０５）のいずれかが満たされるまでのステップ１０３〜１０６の繰り返しにはおよそ１マイクロ秒かかる。
【００４４】
図１２は、オーバーラップする２セグメントキャパシタバンクを使用したＶＣＯ発振周波数の制御方法を例示する。第１のステップ（ステップ１１０）で、マルチビットデジタルワードが受信され、このワードは粗キャパシタバンクコードおよび微キャパシタバンクコードを含む。第２のステップ（ステップ１１１）では、粗同調キャパシタバンクの粗同調キャパシタエレメントの状態は、粗キャパシタコードに応じてスイッチングされる。第３のステップ（ステップ１１２）では、微同調キャパシタバンクの微同調キャパシタエレメントの状態は、微キャパシタコードに応じてスイッチングされる。
【００４５】
１つまたはそれ以上の典型的な実施形態では、述べられた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装され得る。ソフトウェアで実装される場合、この機能は１つまたはそれ以上の命令またはコードとして、コンピュータ読み取り可能な媒体に記憶され、或いは伝送され得る。コンピュータ読み取り可能な媒体は、ある場所から別の場所へのコンピュータプログラムの持ち運びを助ける任意の媒体を含むコンピュータ記憶媒体及び通信媒体の双方を含む。記録媒体は、汎用または特殊用途のコンピュータによってアクセスできる任意の利用可能な媒体であって良い。例として、これに限定するもので無いものとして、このようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記録デバイス、または命令またはデータ構造の形で所望のプログラムコードを搬送または保持するために使用され、そして汎用または特殊用途のコンピュータまたは汎用または特殊用途のプロセッサによってアクセスできる他の任意の媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、そのソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバ、または他の遠隔源から送信されるならば、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、或いは赤外線、無線、及びマイクロ波といった無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk and disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は、一般的に、磁気によってデータを再生し、ディスク（disc）はレーザによって光学的にデータを再生する。上記の組合せもまたコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。
【００４６】
説明的な目的である具体的な実施形態が上で述べられたが、この特許訴求面との教示は一般的な適用可能性を有し、そして上記の具体的な実施形態に限定されない。上記のＲＦ送受信機ＩＣ２７及びＦＭ送受信機ＩＣ２８は別個の集積回路として述べられた。しかし、別の実施形態では、ＲＦ送受信機ＩＣ２７およびＦＭ送受信機ＩＣ２８は同じ集積回路上に集積される。更に別の実施形態では、通信機器２６のアナログおよびモバイル機能の両方は、システムオンチップ（ＳＯＣ）と呼ばれる単一の集積回路上で実行される。ＳＯＣ実装では、ＲＦ送受信機ＩＣ２７、ＦＭ送受信機ＩＣ２８、およびデジタルベースバンドＩＣ３３はすべて同じ集積回路上に集積される。従って、述べられた具体的な実施形態の様々な特徴の様々な修正、適応、及び組み合わせは、以下で説明される特許請求の範囲の範囲を逸脱することなく実行出来る。
【技術分野】
【０００１】
この開示は無線通信システムに関し、より具体的には電圧制御発振器を含むモバイル通信機器に関する。
【背景技術】
【０００２】
無線通信デバイスには、もともと音声コミュニケーションの能力だけが与えられていた。今日、無線通信デバイスは、より広い周波数帯域で通信されたコミュニケーション、情報、およびエンタテイメント能力を提供するよう、発展してきている。これらの追加の能力は、低いノイズ感度を有するますます広くチューニング可能な周波数帯域で動作可能な周波数シンセサイザを必要とする。追加機能の動作のために広くチューニング可能な周波数帯域を要求する点で、低いノイズ感度の達成は特に困難である。例えば、周波数変調（ＦＭ）無線信号を受信することは、ＦＭ周波数帯域全体上で受信された無線信号を処理するために広い周波数帯域にわたって信号を生成することを周波数シンセサイザに要求するコミュニケーション機能の１つである。世界中のマーケットで販売されるモバイル通信デバイスでは、アメリカ、カナダおよびヨーロッパで使用されるＦＭバンド（８７．５ＭＨｚから１０８．０ＭＨｚ）だけでなく、日本で使用されるＦＭバンド（７６ＭＨｚから９０ＭＨｚ）での無線信号を受信することが望ましい。したがって、処理される無線信号の全体的な周波数範囲は、７６．０ＭＨｚから１０８．０ＭＨｚまでである。
【０００３】
音声及びデータ通信を処理する一般的な周波数シンセサイザは、位相ロックループ（ＰＬＬ：Phase locked loop）を使用し、このＰＬＬは、インダクタ−キャパシタ（ＬＣ）タンクを有する電圧制御発振器（ＶＣＯ）を含む。７６ＭＨｚから１０８Ｍｈｚの間の比較的低い周波数にわたって発振するＶＣＯを備えた周波数シンセサイザを用いることは望ましくないだろう。そのようなＶＣＯは大きく、事実上、単一の集積回路上にＦＭ送受信機と共に集積することが出来なかった。よって、通信機能のための周波数シンセサイザは、典型的には除数で低周波数に分割される、より高い周波数信号を生成する。しかし、より高い周波数の絶対的な範囲（absolute range）は、除数に比例して増大する。例えば、２．７３６から３．１２７ＧＨｚまでチューニング可能な、ＦＭ無線信号に対応するのに使用可能なＶＣＯは、３９１ＭＨｚのチューニング可能な周波数範囲を必要とする。
【０００４】
大きなＶＣＯ利得が、比較的広い周波数チューニング範囲を実現するために一般的に求められる。しかしながら、大きなＶＣＯ利得はＰＬＬのノイズ感度を増加させる傾向があり、そして電源ノイズに対するループ感度を増加させる。さらに、あるループ帯域幅について、大きなＶＣＯ利得は比較的大きなループフィルタキャパシタを必要とし、オンチップ集積化を複雑にする。したがって、ＶＣＯの設計には、広い周波数チューニング範囲の要求を満たし、比較的低いＶＣＯ利得を維持することによりＰＬＬのノイズ感度を最小化することが望まれる。
【０００５】
図１（先行技術）は、デジタル制御キャパシタバンクを有する典型的なＶＣＯ設計を例示する。ＶＣＯ１１は、ＶＣＯ出力信号１７の発振をアクティブに制御するため、電圧制御キャパシタ（バラクタ）１５を用いる。制御電圧１６に応じてバラクタ１５のキャパシタンスを変えることによって、ＬＣ共振（LC resonant）タンク１２の全体的なキャパシタンス及び結果として生じるＶＣＯ発振周波数が変更される。ＶＣＯ利得を比較的低く維持するため、バラクタ１５のキャパシタンスの範囲は最小化される。しかしながら、これは、バラクタ１５単独の制御によって達成可能な発振周波数の範囲を制限する。これを補償するため、デジタル制御キャパシタバンク１３がバラクタと並列に結合されて、バラクタ１５のキャパシタンス値が加えられるデジタル制御キャパシタンス値が与えられる。デジタル制御キャパシタバンク１３は、例示されるように並列に結合された同調キャパシタエレメント（tuning capacitor elements）を含む。各同調キャパシタエレメントは、キャパシタの対とスイッチング素子とを含む。デジタル制御線１４は、選択的に各同調キャパシタエレメントをアクティブにする（activate）ことにより、デジタル制御キャパシタバンク１３のキャパシタンス値を制御する。したがって、ＶＣＯ１１のチューニング可能な周波数の範囲が拡大される。
【０００６】
成功したキャパシタバンク設計は、チューニング可能な周波数範囲内の各可能なターゲット周波数（及び対応するキャパシタンス）が、キャパシタバンク１３及びバラクタ１５内の同調キャパシタエレメントのあるコンビネーションによって対応可能であることを必要とする。キャパシタバンク１３のキャパシタンスの各増加ステップは、バラクタ１５によって補償できないキャパシタンスの対応する範囲内のギャップを残すべきでは無い。各増加ステップは、バラクタ１５のサイズを制限するのに小さく一定であるべきである。現代の設計では、１０ビットの分解能のキャパシタバンクが、設計要求を満たすために求められる。
【０００７】
各同調キャパシタエレメントが同じキャパシタンスを提供するように設計されている場合、結果として得られるキャパシタバンクは一般に、サーモメータ符号化キャパシタバンク（thermometer-coded capacitor bank）と呼ばれる。各連続的な同調キャパシタエレメントがアクティブにされると共に、比較的線形で、キャパシタンスにおける段階的な（step-wise）な増加が得られる。しかし、単一のセグメントのサーモメータ符号化実装は、高い分解能を達成するために比較的多くのキャパシタを必要とする。例えば１０ビットの分解能は、１０２３（２ｎ−１）個の個々のキャパシタを必要とするだろう。そのような多くのキャパシタをもたらし、そして制御するために必要なデコーダロジック及び物理的なルーティング(routing)のサイズ及び複雑さは禁じられる。これは、単一セグメントのサーモメータ符号化キャパシタバンクの実現性を制限する。
【０００８】
チューニング可能な周波数を扱うのに必要なキャパシタの数を減らすために、バイナリ符号化アプローチが使用され得る。典型的な４ビットバイナリ符号化アプローチでは、第１の同調キャパシタエレメントは第１のキャパシタンス値を有し、第２の同調キャパシタエレメントは２倍のキャパシタンスを有し、第３の同調キャパシタエレメントは４倍のキャパシタンスを有し、第４の同調キャパシタエレメントは１６倍のキャパシタンスを有する。バイナリ符号化アプローチは、比較的少ないキャパシタで広範囲のキャパシタンスを供給する。例えば、１０ビットの分解能は、わずか１０個の同調キャパシタエレメントしか必要としない。しかしながら、バイナリ符号化方法は、キャパシタのミスマッチに影響を受けやすい。実際には、個々のキャパシタの値はそれらの公称値と異なり、このミスマッチは、キャパシタバンクコードの各インクリメントにつき、キャパシタンスの不規則なステップの原因となる。
【０００９】
図２（先行技術）は、７ビットのバイナリ符号化設計のキャパシタバンクコードの各インクリメントでのキャパシタンスの変更の例を例示する。理想的な条件の下では、キャパシタンスの漸進的変化は、コードの各ステップにつき単一の値であるべきである。しかしながら実際には、図２に例示されるように、バイナリ符号化実装は、キャパシタンスの漸進的変化において広いばらつきを示す。チューニング可能な周波数範囲における各可能なターゲット周波数にアドレスするためには、比較的大きなチューニング可能なキャパシタンスを備えたバラクタ１５が必要である。これは望ましくないことに、大きなＶＣＯ利得に帰着する。
【００１０】
バイナリ符号化実装のこの制限を最小化する１つのアプローチは、２セグメントキャパシタバンクを導入することであり、１つのセグメントがバイナリ符号化され、第２のセグメントがサーモメータ符号化される。そのような２セグメントアプローチは、キャパシタバンク分解能の特定の値を得るのに必要な同調キャパシタエレメントの数を減らす可能性がある。更なる詳細は、２００６年９月２６日に発行され、“Corse Frequency Tuning In A Voltage Controlled Oscillator”と表題された、Jeremy D. Dunworthによる米国特許番号７，１１３，０５２を参照。
【００１１】
キャパシタンスの漸進的変化におけるばらつきを低減する別のアプローチは、ミスマッチを最小化するために製造段階でキャパシタバンクのキャパシタをトリミングすることである。しかしながら、このアプローチは高価で、製造工程に複雑さを加える。別のアプローチは、個々のキャパシタバンクに関連付けられたコードをキャリブレーションして、各ステップのターゲット周波数に整合させることである。そのようなキャリブレーションされたコードは、将来の使用のために内蔵のルックアップテーブルに格納され得る。この場合もやはり、このアプローチは高価で、制御論理実装に複雑さを加える。したがって、広い範囲のキャパシタンス値を提供し、高い分解能で均一なステップでアドレス可能な、比較的少ない同調キャパシタエレメントのデジタル制御同調キャパシタバンクが望ましい。
【発明の概要】
【００１２】
広い周波数範囲の周波数変調（ＦＭ）無線チューナは、モバイル通信デバイスで動作する。ＦＭ無線チューナは、電圧制御発振器(ＶＣＯ)を含む送受信機を含む。ＶＣＯは、その周波数が周波数範囲にわたってチューニング可能な発振ＶＣＯ出力信号を出力する。広範囲のチューニング可能な発振周波数及び低いノイズ感度を達成するために、ＶＣＯは、オーバーラップする２セグメントスイッチングキャパシタバンクを備えたＬＣ共振タンク回路を含む。２セグメントスイッチングキャパシタバンクは、粗同調キャパシタバンクおよび微同調キャパシタバンクを含む。ＬＣ共振タンクはまた、粗同調キャパシタバンク及び微同調キャパシタバンクと並列に結合された電圧制御キャパシタ（バラクタ）を含む。これらの３つの要素（バラクタ、粗同調キャパシタバンク、および微同調キャパシタバンク）は共に、ＶＣＯのＬＣ共振タンクのキャパシタンスを決定し、従ってＶＣＯの発振周波数を決定する。
【００１３】
粗同調キャパシタバンクは、多くのデジタル制御同調キャパシタエレメントを含む。これらのエレメントの各々は、ＶＣＯの２つの発振電圧ノード間に結合される。粗同調キャパシタがアクティブの場合、各粗同調キャパシタエレメントは、２つのノード間に実質的に同じキャパシタンス値を供給する。いくつの粗同調キャパシタエレメントがアクティブか、ひいては、粗同調キャパシタバンクのキャパシタンスはマルチビットの粗同調キャパシタバンクコードによって決定される。
【００１４】
微同調キャパシタバンクは、多くのデジタル制御同調キャパシタエレメントを含む。これらのエレメントの各々は、ＶＣＯの２つの発振電圧ノード間に結合される。微同調キャパシタがアクティブの場合、各粗同調キャパシタエレメントは実質的に同じキャパシタンス値を供給する。しかしながら、微同調キャパシタエレメントによって与えられるキャパシタンス値は、粗同調キャパシタエレメントによって与えられるキャパシタンス値よりも小さい。いくつの微同調キャパシタエレメントがアクティブか、ひいては、微同調キャパシタバンクのキャパシタンスは、マルチビットの微同調キャパシタバンクコードによって決定される。
【００１５】
各アクティブな同調キャパシタエレメントが実質的に同じキャパシタンス値を供給するキャパシタバンクは、一般にサーモメータ符号化キャパシタバンクと呼ばれる。サーモメータ符号化キャパシタバンクは概して、キャパシタバンクコードの各インクリメントについてのキャパシタンスの漸進的な変化における非線形性を低減する。これは、チューニング可能な周波数範囲における大きなギャップの可能性を縮小するが、そのリスクを完全には除去するものではない。キャパシタエレメントの製造プロセスにおけるばらつきによるキャパシタサイズのミスマッチは残っている。これらのミスマッチは、チューニング可能なＶＣＯの周波数の範囲において、望ましくないギャップの原因となり得る。
【００１６】
キャパシタサイズのミスマッチの影響を緩和するために、粗キャパシタバンクと微キャパシタバンクとの間にキャパシタンスのオーバーラップが生成される。オーバーラップが増加すると、プロセスばらつきとキャパシタサイズミスマッチについての許容範囲が増加される。オーバーラップは、微同調キャパシタエレメントの各々のキャパシタンス値を選択することによって、微同調キャパシタエレメントの全てがアクティブの際には、それらの合成キャパシタンスが単一のアクティブの粗同調キャパシタエレメントのキャパシタンスを超えるように、生成される。
【００１７】
オーバーラップする２セグメントキャパシタバンクは、比較的少数のキャパシタエレメントで、広範囲のチューニング可能な周波数を達成する。粗同調キャパシタエレメントは比較的大きな範囲を定義し、微同調キャパシタエレメントは、粗いキャパシタンスの各増加ステップを、高分解能で補間する。よって、オーバーラップする２セグメントキャパシタバンクでは、そうでなければ単一セグメントのサーモメータ符号化キャパシタバンクが使用された際に求められるであろうよりも、より少ないキャパシタが求められる。ＬＣ共振タンクでより少数のキャパシタを使用することによって、より少数のスイッチがキャパシタを切り替えるために必要とされる。より少数のスイッチの使用によって、そうでなければチューニング可能な周波数の範囲を制限する、より少ない寄生容量は生成される。
【００１８】
一実施形態では、モバイル通信デバイスは周波数変調（ＦＭ）受信機を含む。ＦＭ受信機は、位相ロックループ（ＰＬＬ）の一部としてＶＣＯを利用する周波数シンセサイザを含む。モバイル通信デバイスは、ＦＭ無線ステーションからの送信を受信するためにＦＭ受信機を使用する。ＶＣＯは、そのＬＣ共振タンクに、オーバーラップする２セグメントキャパシタバンクを含む。ＶＣＯにおいて、オーバーラップする２セグメントキャパシタバンクを使用することで、周波数シンセサイザは、低いノイズ感度の広範囲の発振周波数を生成することができる。２．７３６から３．１２７ＧＨｚまでのチューニング可能な周波数範囲は、６ビットの粗キャパシタバンクコードによってアドレスされた６３個のキャパシタの粗同調キャパシタバンクと、４ビットの微キャパシタバンクコードによってアドレスされた１５個のキャパシタの微同調キャパシタバンクとで達成される。合成した１０ビットのデジタルキャパシタバンクコードは、粗同調キャパシタバンク及び微同調キャパシタバンクの両方についてのキャパシタバンクコードを決定する。
【００１９】
キャパシタバンク選択ロジックの総計（ある量のキャパシタバンク選択ロジック、an amount of capacitor bank selection logic）は、マルチビットのチャネル選択入力値を受信し、それに基づき、ＶＣＯの発振周波数が、所望の対応する発振周波数を有するように、粗及び微キャパシタバンクを制御する１０ビットデジタルワードを出力する。キャリブレーション動作では、キャパシタバンク選択ロジックは、リファレンスクロックの半周期で生じるＶＣＯクロック信号の遷移回数をカウントし、カウント数をターゲット値と比較する。遷移のカウント数がターゲット番号より高いかかより低いかどうかによって、１０ビットデジタルワードがそれに応じて変化され、そしてこのプロセスが繰り返される。わずかな繰り返しの後、ターゲット値に実質的に等しい遷移のカウント数に帰着する１０ビットデジタルワードが決定される。各マルチビットチャネル選択入力値につき、１つのターゲット値があり、キャパシタバンク選択ロジックは、粗及び微キャパシタバンクをコントロールするための対応する１０ビットデジタルワードを生成する。
【００２０】
上記はサマリであり、よって必要に応じて詳細の単純化、一般化、および省略を含み、従って、このサマリが例示に過ぎず、多少なりとも限定されていることを意味しないことを当業者は理解するだろう。本明細書で述べられたデバイス及び／またはプロセスのその他の側面、進歩的な特長、及び利点は、もっぱら特許請求の範囲によって定義されるように、本明細書で説明された非制限的な詳細な説明において明白になるだろう。
【図面の簡単な説明】
【００２１】
【図１】図１（先行技術）は、デジタル制御キャパシタバンクを有するＶＣＯを例示するダイアグラム。
【図２】図２（先行技術）は、デジタル制御キャパシタバンクのバイナリ符号化実装の非線形性を例示するダイアグラムであり、キャパシタバンクコードがインクリメントされるとともに、キャパシタの対応する漸進的変化は一定ではない。
【図３】図３は、モバイル通信デバイス２６のＦＭ送受信機２８のＶＣＯの単純化されたブロックダイアグラム。
【図４】図４は、図３のＦＭ送受信機２８のより詳細なブロックダイアグラム。
【図５】図５は、図３のＦＭ送受信機２８のＶＣＯ５６の単純化されたブロックダイアグラムであり、ＶＣＯ５６は、ＶＣＯ周波数チューニングのための、オーバーラップする２セグメントキャパシタバンクを含む。
【図６】図６は、図５のＶＣＯ５６の、オーバーラップする２セグメントキャパシタバンクの更に詳細なダイアグラム。
【図７】図７は、図４のキャパシタバンク選択ロジック７３の単純化されたブロックダイアグラムであり、キャパシタバンク選択ロジック７３は、ターゲット周波数とほぼ等しいＶＣＯ発振周波数を達成するために粗キャパシタバンク及び微キャパシタバンクのキャパシタエレメントを選択的にアクティブにする。
【図８】図８は、キャパシタバンク選択ロジック７３が図４のＶＣＯ５６の発振周波数をどのように測定するか例示する単純化された波形ダイアグラム。
【図９Ａ】図９Ａは、異なるキャパシタバンク制御コードについての、ＶＣＯ発振周波数のオーバーラップのシミュレーションを例示する。
【図９Ｂ】図９Ｂは、図９Ａの例示の拡大図。
【図１０Ａ】図１０Ａは、１０ビットの制御コードでバイナリサーチを使用して、キャパシタバンク制御コードの繰り返し選択ステップを例示するテーブル。
【図１０Ｂ】図１０Ｂは、微キャパシタバンクの４ビットの制御コードでバイナリサーチが後続する粗キャパシタバンクの６ビットの制御コードでのバイナリサーチを使用して、キャパシタバンク制御コードの繰り返し選択ステップを例示するテーブル。
【図１１】図１１は、ターゲット周波数とほぼ等しいＶＣＯ発振周波数を達成するためにキャパシタバンク制御コードを選択する方法のフローチャート。
【図１２】図１２は、２セグメントキャパシタバンクを使用して、ＶＣＯ発振周波数を制御する方法のフローチャート。
【発明を実施するための形態】
【００２２】
ＶＣＯチューニングに使用するためのオーバーラップする２セグメントキャパシタバンク（overlapping, two-segment capacitor bank）が、本明細書で開示される。アクティブな際に、第１セグメントの各同調キャパシタエレメント（tuning capacitor element）は、実質的に同じキャパシタンス値Ａを有する。アクティブな際に、第２セグメントの各同調キャパシタエレメントは、実質的に同じキャパシタンス値Ｂを有する。各同調キャパシタエレメントが実質的に同じキャパシタンス値をするキャパシタバンクは、一般にサーモメータ符号化キャパシタバンク（thermometer-coded capacitor banks）と呼ばれる。サーモメータ符号化キャパシタバンクは、キャパシタのミスマッチに直面した際における各キャパシタバンクコードでのキャパシタンスの漸進的変化についての非線形性を低減する。２セグメントアプローチは、より少数の同調キャパシタエレメントにより、ＡとＢとの間の差を利用して、キャパシタバンクのキャパシタンスの範囲を拡張する。ＬＣタンクでより少数のキャパシタを使用することによって、キャパシタをスイッチングするために必要なスイッチも少なくなる。より少数のスイッチの使用により、そうでなければＬＣタンクの範囲を制限する寄生容量の生成を低減出来る。一実施形態では、６３個のキャパシタの粗同調キャパシタバンクと１５個のキャパシタの微同調キャパシタバンクとにより、２．７３６から３．１２７ＧＨｚのチューニング可能な周波数範囲が達成され得る。１０ビットのキャパシタバンクコードは、粗同調及び微同調キャパシタバンクの両方をアドレス（address）する。
【００２３】
図３は、オーバーラップする２セグメントキャパシタバンクを使用するモバイル通信機器２６のダイアグラムである。この具体的な例では、モバイル通信機器２６は携帯電話である。別の例では、モバイル通信機器２６はＲＦ対応の携帯情報端末（ＰＤＡ）である。モバイル通信機器２６は、ＲＦ送受信機集積回路（ＩＣ）２７およびＦＭ送受信機ＩＣ２８を含む。受信機だけでなく送信機も含むため、送受信機２７および２８の各々は「送受信機（transceiver）」と呼ばれる。
【００２４】
第１の信号２９は、モバイル通信デバイス２６上のＲＦ受信機で受信される。一実施形態では、第１の信号２９は、基地局によって送信された無線周波数信号である。第１の信号２９はアンテナ３０で受信され、整合ネットワーク（ＭＮ：matching network）をパススルーして、ＲＦ送受信機ＩＣ２７の受信チェーンによって処理される。受信チェーンは、局部発振器３１で生成されたＬＯ信号を用いて、第１の信号２９を、デジタルベースバンドＩＣ３３による引き続くデジタル信号処理のためのベースバンド信号３２にダウンコンバートする。一実装では、ＲＦ受信チェーンの局部発振器３１の一部として、オーバーラップする２セグメントキャパシタバンクが好適に使用され得る。
【００２５】
デジタルベースバンドＩＣ３３は、図示されないその他の部分と共に、プロセッサ読み取り可能な媒体３６に記憶された命令を実行するデジタルプロセッサ３５を含む。例えば、プロセッサ読み取り可能な媒体３６は、実行された時、オーバーラップする２セグメントキャパシタバンクを制御するコンピュータプログラム３７の命令を格納するプログラムメモリを含む。一実施形態では、プロセッサ３５は、並列のローカルバス３８、シリアルバスインターフェース３９、及びシリアルバスコンダクタ（ＳＳＢＩ：serial bus conductors）を介して、ＲＦ送受信機ＩＣ２７のシリアルバスインターフェース４１に情報を伝達する。よって、プロセッサ３５は、局部発振器３１の動作を制御する。
【００２６】
第２の信号は、モバイル通信機器２６のＦＭ受信機４９で受信される。第２の信号４８は、７６〜１０８ＭＨｚのＦＭ無線帯域で無線ステーション（radio station）によって送信されたＦＭ無線周波数信号である。モバイル通信機器２６がアメリカ、カナダ、あるいはヨーロッパで使用される場合、第２の信号４８の周波数は８７．５ＭＨｚから１０８．０ＭＨｚまでの周波数の範囲内にある。モバイル通信機器２６が日本で使用される場合、第２の信号４８の周波数は、７６ＭＨｚから９０ＭＨｚの周波数の範囲内にある。
【００２７】
一実装では、第２の信号４８は、ＦＭ送受信機ＩＣ２８が実装されるプリント回路基板（ＰＣＢ）上にプリントされたアンテナ５０で受信される。プリント回路基板のサイズはモバイル通信機器２６内に制限され、従ってアンテナ５０の長さも制限されている。より長いアンテナを使用することによってより良いＦＭ無線受信が望まれる場合、モバイル通信機器２６のユーザは、モバイル通信機器２６にヘッドセットまたはイヤプラグを接続するワイヤに統合、より長いヘッドセットワイヤアンテナ（headset wire antenna）５２を使用してもよい。第２の信号４８がＰＣＢアンテナ５０で受信されると、第２の信号４８は整合ネットワーク（ＭＮ）５３をパススルーして、ＴＲスイッチ５４で受信される。第２の信号４８がワイヤアンテナ５２で受信されると、第２の信号４８は整合ネットワーク５５をパススルーして、ＴＲスイッチ５４で受信される。ＴＲスイッチ５４で受信された後は、第２の信号４８はＦＭ送受信機４９で処理される。
【００２８】
第２の信号４８を処理するため、ＦＭ受信機４９は、ＶＣＯ５６及び周波数シンセサイザ４２のプログラマブルな出力分周器（programmable output divider）５７によって生成されたＶＣＯ信号を使用する。一実装では、ＦＭ受信機４９によって使用されるＶＣＯ５６の一部として、オーバーラップする２セグメントキャパシタバンクが好適に使用され得る。一実施形態では、プロセッサ３５は、ＦＭ送受信機ＩＣ２８の周波数シンセサイザ４２の動作を制御する。プロセッサ３５は、並列ローカルバス３８を介し、シリアルバスインターフェース４３を介し、シリアルバス４４を介して、ＦＭ送受信機ＩＣ２８のシリアルバスインターフェース４７に情報を伝達する。別の実施形態では、ＦＭ送受信機ＩＣ２８にある第２のプロセッサ４５及び第３のプロセッサ４６が、周波数シンセサイザ４２の動作のいくつかを制御する。例えば、プロセッサ３５は、ユーザによって指定された無線ステーションにＦＭ受信機を同調する命令を実行し、他方でＦＭ送受信機ＩＣ２８内のプロセッサは、ＦＭ送受信機のＶＣＯ５６についてのキャパシタバンクコードを計算する命令を実行する。
【００２９】
別の例では、ＦＭ送受信機ＩＣ２８はまた、Ｉ２Ｃシリアルバス４４を介してデジタルベースバンドＩＣ３３から受信された音声信号を送信することができるＦＭ送信機５８を有する。ＦＭ送信機５８は、周波数シンセサイザ４２のＶＣＯ５６によって生成されたＶＣＯ信号を使用する。一実装では、ＦＭ送信機５８によって使用されるように、ＶＣＯ５６の一部として、オーバーラップする２セグメントキャパシタバンクが好適に使用され得る。
【００３０】
用語「コンピュータ」は、メモリ３６（コンピュータ読み取り可能な媒体）に格納された命令の「コード」(コンピュータプログラム３７)を実行するプロセッサ３５を包含する。用語「コンピュータ」はさらに、ＦＭ送受信機ＩＣ２８にある第、第３のプロセッサ４５〜４６を包含する。
【００３１】
図４はＦＭ送受信機ＩＣ２８をより詳細に示し、周波数範囲の特定の値にチューニングされるＶＣＯ信号５９をＦＭ受信機４９がどのように生成するかを示す。一例において周波数シンセサイザ４２はシンセサイザ信号７０を出力し、シンセサイザ信号７０は、プログラマブルな出力分周器によって３２の因数で低周波数側に分周された（divided down）ＶＣＯ信号５９である。この場合、シンセサイザ信号７０は、８５．５０から９７．７１ＭＨｚの周波数範囲にわたって変化するシンセサイザ周波数を有する。例えば、３２で分周された２．７３６ＧＨｚの下限ＶＣＯ周波数は８５．５０ＭＨｚである。同様に、３０で分周された３．１２７ＧＨｚの上限ＶＣＯ周波数は、９７．７１ＭＨｚである。モバイル通信機器２６のユーザがこの周波数範囲内にある周波数で送信された無線ステーションを聞くことを望む場合、３２で低周波数側に分周された時に所望のＦＭ無線ステーションの周波数と等しくなるある周波数にセットされる。例えばユーザが、９６．５ＭＨｚで送信されたサンフランシスコベイアリアＦＭ無線ステーションＫＯＩＴを聞くことを望めば、ＶＣＯ信号５９は３，０８８ＭＨｚにセットされる。
【００３２】
ＶＣＯ信号５９は、周波数分周器（frequency divider）６４の除数（Ｎ＋ｆ）をセットすることにより、所望の周波数にセットされる。プロセッサ３５は、ＦＭ送受信機ＩＣ２８の第３のプロセッサ４６内のチャネル選択ブロック７１を制御することによって、除数（Ｎ＋ｆ）をセットする。チャネル選択ブロック７１は、整数出力（Ｎ）とフラクショナル（fractional）出力（ｆ）とを出力し、これらは適切な（Ｎ＋ｆ）値をセットする除数設定信号に組み合わせられる。周波数分周器６４で受信された（Ｎ＋ｆ）の値を調節することで、ＶＣＯ５６のＬＣタンクによって生成された周波数は、位相ロックループ（ＰＬＬ）６０の動作によって変更される。ＰＬＬ６０は、位相周波数検出器（ＰＦＤ：phase frequency detector）６１、チャージポンプ６２、ループフィルタ６３、ＶＣＯ５６、および周波数分周器６４を含む。位相周波数検出器６１は、リファレンスクロック信号６５の位相をフィードバック信号６６の位相と比較し、フェーズ・エラー信号を生成する一実施形態では、リファレンスクロック信号は１９．２ＭＨｚの周波数を有する。フィードバック信号６６は、周波数分周器６４によって出力された「Ｎ分周された」信号（”divide-by-N” signal）である。周波数分周器６４は、ＶＣＯ信号５９の周波数を分割する。フィードバック信号６６の位相がリファレンスクロック信号６５のそれより遅れる場合、位相周波数検出器６１は、チャージポンプ６２に加速制御信号（accelerate control signal）を送る。フィードバック信号６６の位相がリファレンスクロック信号６５のそれより先行する場合、位相周波数検出器６１は、チャージポンプ６２に減速制御信号（decelerate control signal）を送る。チャージポンプ６２は加速制御信号を受け取ると、その出力リードからチャージを放出（drain）し、減速制御信号を受け取ると、その出力リードにチャージを加える（add）。ＶＣＯ５６の入力ポートはチャージポンプ６２の出力リードに結合され、チャージポンプ６２によって放出され、そして加えられたチャージは、ＶＣＯ５６によって受信される制御電圧６７を構成する。ループフィルタ６３も、ＶＣＯ５６の入力ポートおよびチャージポンプ６２の出力リードを結合するノードに結合される。一実施形態では、ループフィルタ６３は帯域制御のために調節される。制御電圧６７が増加すると、ＶＣＯ５６によって出力されたＶＣＯ信号５９の周波数が低下する。
【００３３】
キャパシタバンク選択ロジック７３の総量（ある量のキャパシタバンク選択ロジック、an amount of capacitor bank selection logic）は、ＶＣＯ５６によって生成された周波数を、所望の周波数に近い値にチューニングするために使用される。キャパシタバンク選択ロジック７３は、チャネル選択７８を示すマルチビットのデジタル信号、ＶＣＯ５６の出力信号５９、及びリファレンスクロック信号６５を受信する。キャパシタバンク選択ロジック７３は、これらの信号を処理して、ＶＣＯ５６のＬＣタンクのキャパシタンスをチューニングするデジタル制御信号を生成する。チューニングされたＬＣタンクの結果として生じる発振周波数は、所望の周波数に接近している。これは、所望の周波数が広範囲の周波数にわたって選択されるかもしれない場合にさえ、所望の周波数を達成するのに必要な制御電圧６７の範囲を最小化する。これは、低いノイズ感度の低利得ＶＣＯ設計を可能とする。
【００３４】
図５は、ＶＣＯ５６をより詳細に示す。ＶＣＯ５６は、ＬＣ共振タンク（LC resonant tank）８３の一部として、オーバーラップする２セグメント同調キャパシタバンク（overlapping, two-segment tuning capacitor bank）を含む。第１のセグメントは粗同調キャパシタバンク（coarse tuning capacitor bank）８０である。粗同調キャパシタバンク８０は、Ｘ個の粗同調キャパシタエレメント８５を含む。第２のセグメントは、微同調キャパシタバンク（fine tuning capacitor bank）８１である。微同調キャパシタバンク８１は、Ｙ個の微同調キャパシタエレメント８６を含む。ＬＣ共振タンク８３はまた、バラクタ８２を含む。バラクタ８２のキャパシタンスは、制御電圧入力信号６７によって制御される。ＶＣＯ出力信号５９は、ＬＣ共振タンク８３の共振周波数によってその発振周波数が決定される発振信号である。共振周波数は、インダクタＬ１、並びに粗同調キャパシタバンク８０、微同調キャパシタバンク８１、及びバラクタ８２のキャパシタンスの相対的な値によって決定される。インダクタＬ１、粗同調キャパシタバンク８０、微同調キャパシタバンク８１およびバラクタ８２は、図示されるように、第１の発振ノード８７と第２の発振ノード８８との間に電気的に並列に接続される。キャリブレーション信号ＣＴＣＣＡＬは、粗同調キャパシタバンク８０の各一連の同調キャパシタエレメント（tuning capacitor element）を接続し、または非接続とする。個々の粗同調キャパシタエレメント８５が接続される場合、それはキャパシタンス値ＡをＬＣ共振タンク８３に供給する。キャリブレーション信号ＦＴＣＣＡＬは、微同調キャパシタバンク８１の各一連の同調キャパシタエレメントを接続し、または非接続とする。個々の微同調キャパシタエレメント８６が接続される場合、それはキャパシタンス値ＢをＬＣ共振タンク８３に供給する。したがって、ＬＣ共振タンク８３のキャパシタンスは、キャリブレーション信号ＣＴＣＣＡＬ及びＦＴＣＣＡＬ、並びに制御電圧信号６７によってアクティブに制御される。
【００３５】
図６は、粗同調キャパシタバンク８０および微同調キャパシタバンク８１をより詳細に示す。一実装では、ＶＣＯ５６の粗同調キャパシタエレメント８５および微同調キャパシタエレメント８６の両方は、スイッチング素子８９に接続されたキャパシタから成り、このスイッチング素子は更に別のキャパシタに接続される。同調キャパシタエレメントのキャパシタは、発振ノード８７及び８８の両方における容量性負荷を等しくするように、実質的に同じキャパシタンスを有するように選択される。一例において、粗同調キャパシタバンク８０は、６３個の粗同調キャパシタエレメント８５を含む。単一のデジタルビットを通信するデジタル制御線が、個々に各キャパシタエレメント８５をアドレスする。例えば、第１の粗同調キャパシタエレメントをアドレスする第１のデジタル制御線は、第１のデジタルビットＣＴＣＣＡＬ[1]を通信する。このデジタルビットの第１の値では、粗同調キャパシタエレメントのスイッチング素子８９は導通しており、よってこのエレメントはアクティブとされ、並列に接続された同調キャパシタエレメントの回路にそれを電気的に接続する。デジタルビットの第２の値では、粗同調キャパシタエレメントのスイッチング素子８９は非導通であり、よってこのエレメントは非アクティブとされ、並列に接続された同調キャパシタエレメントの回路から電気的にそれを非接続とする。スイッチング素子が導通して、粗同調キャパシタエレメントを回路に電気的に接続する場合、粗同調キャパシタエレメントは、ＬＣ共振タンク８３の回路にそのキャパシタンスを供給する。スイッチング素子が非導通であり、並列に接続された同調用可変キャパシタエレメントの回路からこのエレメントを非接続とする場合、粗同調キャパシタエレメントは実質的に、ＬＣ共振タンク８３の回路にキャパシタンスを供給しない。微同調キャパシタバンク８１は、１５個の微同調キャパシタエレメント８６を含む。単一のデジタルビットを通信するデジタル制御線が、個々に各キャパシタエレメント８６をアドレスする。例えば、第１の微同調キャパシタエレメントをアドレスする第１のデジタル制御線は、第１のデジタルビットＦＴＣＣＡＬ[1]を通信する。このデジタルビットの第１の値では、微同調キャパシタエレメントのスイッチング素子８９は導通しており、よってこのエレメントをアクティブとし、並列に接続された同調キャパシタエレメントの回路にそれを電気的に接続する。デジタルビットの第２の値では、微同調キャパシタエレメントのスイッチング素子８９は非導通であり、よってこのエレメントは非アクティブとされ、並列に接続された同調キャパシタエレメントの回路から電気的にそれを非接続とする。スイッチング素子が導通して、微同調キャパシタエレメントを回路に電気的に接続する場合、微同調キャパシタエレメントは、ＬＣ共振タンク８３の回路にそのキャパシタンスを供給する。スイッチング素子が非導通であり、並列に接続された同調用可変キャパシタエレメントの回路からこのエレメントを非接続とする場合、微同調キャパシタエレメントは実質的に、ＬＣ共振タンク８３の回路にキャパシタンスを供給しない。
【００３６】
この例において、それぞれがキャパシタンス値Ａの６３個の粗同調キャパシタエレメントが、共振タンク８３のインダクタＬ１と共に選択されて、所望の範囲の発振周波数、例えば２．７３６ＧＨｚから３．１２７ＧＨｚが得られる。別の実装では、粗同調キャパシタエレメント８５は単一のキャパシタおよびスイッチング素子、あるいは複数のキャパシタおよびスイッチング素子を含むことが出来る。各微同調キャパシタエレメント８６は、キャパシタンス値Ｂを有する。キャパシタンス値Ｂは、粗同調キャパシタバンク８０のキャパシタ値のミスマッチによるＬＣ共振タンク８３のキャパシタンスの範囲のギャップを埋めるように選択される。この例では、微同調キャパシタバンク８１の１５のステップが、粗同調キャパシタバンク８０のキャパシタンスの２インクリメントにほぼ等しくなるように、１５個の微同調キャパシタエレメントが選択されている。これは、微同調キャパシタバンク８１のキャパシタンス値の範囲と、粗同調キャパシタバンク８０のキャパシタンスの漸進的変化（incremental change）との間に実質的なオーバーラップを生成する。このオーバーラップは、キャパシタミスマッチによる粗同調キャパシタバンク８０のキャパシタンスの漸進的変化における不確実性にもかかわらず、ＬＣタンク８３のキャパシタンスの全範囲が到達され得る可能性を増加させる。別の実装では、微同調キャパシタエレメント８６は、単一のキャパシタおよびスイッチング素子、あるいは複数のキャパシタおよびスイッチング素子を含み得る。他の実装では、ＡとＢの他の組み合わせが、キャパシタンスの範囲の変動及びオーバーラップ量の変動が得られるように、選択され得る。
【００３７】
図７は、キャパシタバンク選択ロジック７３をより詳細に示すダイアグラムである。一実装では、キャパシタバンク選択ロジック７３は、チャネル選択７８を示すマルチビットデジタル信号、ＶＣＯ５６の出力信号５９、およびリファレンスクロック信号６５を受信する。キャパシタバンク選択ロジック７３は、これらの信号を処理してデジタル制御信号ＣＴＣＣＡＬおよびＦＴＣＣＡＬを生成する。ＣＴＣＣＡＬ[63:1]は、粗同調キャパシタバンク８０の各粗同調キャパシタエレメント８５を制御し、ＦＴＣＣＡＬ[15:1]は、微同調キャパシタバンク８１の各微同調キャパシタエレメント８６を制御する。ＶＣＯ出力信号５９は、例えば３２の因数で、低周波数側に分周される（divided-down）。図８に示すように、カウンタ９０は、低周波数側に分周されたＶＣＯ出力信号５９の各立ち上がりエッジでイネーブルとされる。その後カウンタ回路９０は、低周波数側に分周されたＶＣＯ出力信号５９の次の立ち下がりエッジが到達するまで、リファレンスクロック信号６５のサイクル数をカウントする。したがって、カウンタ９０は、図８に示すように、ＶＣＯ＿ＯＵＴ／３２信号のhighの部分でカウントする。カウンタ９０は、測定されたカウント９６を出力し、次にＶＣＯ＿ＯＵＴ／３２の次の立ち上がりエッジが到達するまで、クリアされた状態で維持される。ターゲットカウントテーブル９２（図７参照）は、マルチビットのデジタルチャネル選択信号７８を受信し、チャネル選択に関連付けられたターゲットカウント数９５を出力する。各チャネルにつき、ＶＣＯ５６の対応するターゲット発振周波数がある。リファレンスクロック信号６５の特定の周波数値によって、各ターゲット発振周波数に関連付けられた対応するターゲットカウント数９５がある。比較器９１は、ターゲットカウント数９５を、測定されたカウント数９６と比較し、差分信号９７をキャリブレーション制御ロジック９３の総計に出力する。キャリブレーション制御ロジック９３は、差分信号９７に応じて、６ビットの粗キャパシタバンクコード（coarse capacitor bank code, ＣＡＬ[9:4]）および４ビットの微キャパシタバンクコード（fine capacitor bank code, ＣＡＬ[3:0]）を含む１０ビットのデジタルワードを生成する。デコーダ９４は、粗コード（coarse code）および微コード（fine code）を受信し、これらの信号をデコードし、そして対応するバイナリデジタル制御信号ＣＴＣＣＡＬ[63:1]およびＦＴＣＣＡＬ[15:1]を、それぞれ粗同調キャパシタバンク８０およびそれぞれ微同調キャパシタバンク８１に出力する。キャパシタバンク選択ロジック７３は、選択されたチャネルに関連付けられたターゲット周波数に可能な限り発振周波数が近づくまで、このプロセスを繰り返す。新たなチャネル選択がなされると、コードは再び反復して再計算される。この例において、選択されたチャネルに関連付けられたキャパシタバンクコードを格納する必要はなく、よってコードの広範囲なリストを各デバイスにつきメモリに格納する必要が除去される。更に、各デバイスにつき、オフラインキャリブレーション（off-line calibration）を行う必要はない。他の例では、選択されたチャネルに関連付けられた特定のキャパシタバンクコードが格納されて、各チャネル選択についてのターゲット周波数に収束するために必要な多くのキャリブレーションステップを低減または除去し得る。
【００３８】
一例におけるキャパシタバンク選択ロジック７３の設計では、ロジックはハードウェア記述言語で定義され、そしてこの記述は市販の合成ツールを使用して、ハードウェア論理を生成するために合成される。
【００３９】
図９Ａは、キャパシタバンクコードの関数としての粗同調及び微同調キャパシタバンクの間のキャパシタンス値のオーバーラップのシミュレーションを例示する。この例において、キャリブレーション制御ロジック９３による１０ビットのデジタルワード出力は、１０２４個のキャパシタバンクコードの値となる。各キャパシタバンクコード値は、一斉に動作する特定の数のアクティブな粗同調キャパシタエレメント８５およびアクティブな微同調キャパシタエレメント８６に相当する。より多くのキャパシタエレメントが活性化されるほど、ＬＣ共振タンク８３のキャパシタンス値は増加され、ＶＣＯ５６の発振周波数は低下する。図９Ａは、４ビットの微同調キャパシタバンクに結合された６ビットの粗同調キャパシタバンクの組み合わせで得られる発振周波数の範囲を例示する。チャネル選択がなされると、キャパシタバンク選択ロジック７３は、図９Ａに示す発振周波数の範囲となる一連のキャパシタバンクコードを反復して選択することにより応答する。一連のコードは、チャネル選択に関連付けられたターゲット周波数と発振周波数との間の整合に近づくように次第に移動するよう、選択される。全１０ビット分解能のコードが使い尽くされると、サーチは終了する。
【００４０】
図９Ｂは、図９Ａのボックス９９のキャパシタンスオーバーラップをより詳細に示す。各粗同調キャパシタエレメント８５の連続の活性化は、発振周波数のジャンプの原因となる。粗同調キャパシタバンク８０のこの粗な周波数インクリメントの大きさはキャパシタンス値Ａによって決定され、他方で、粗同調キャパシタバンク８０を使用して到達可能な発振周波数の範囲は、粗な周波数インクリメント及び粗同調キャパシタバンク８０を構成する粗同調キャパシタエレメント８５の数によって決定される。微同調キャパシタバンク８１が無ければ、バラクタ８２は、この大きい粗な周波数インクリメントを補償（span）しなければならず、これは上記議論したような望ましくない高いＶＣＯ利得に帰着するだろう。これは、微同調キャパシタバンクの周波数インクリメントの全範囲を、粗周波数インクリメント間を補間するように設計することで回避され得る。更に、微同調キャパシタバンクなしでは、バラクタ８２は、キャパシタミスマッチによる粗周波数インクリメントのサイズの変動を補償しなければならないだろう。これは、微同調キャパシタバンクの周波数インクリメントの全範囲と、各粗周波数インクリメントとの間のオーバーラップを設計することにより回避される。各微同調キャパシタエレメント８６の連続的な活性化はまた、発振周波数のジャンプの原因ともなる。微同調キャパシタバンク８１のこの微周波数インクリメントの大きさはキャパシタンス値Ｂで決定される一方で、微同調キャパシタバンク８１を使用して到達可能な発振周波数の範囲は、微周波数インクリメント及び微同調キャパシタバンク８１を構成する微同調キャパシタエレメント８６の数によって決定される。この好適な実施形態では、１５個の微同調キャパシタエレメントのキャパシタンス値が、２つの粗同調キャパシタエレメントに実質的に同様となるよう、キャパシタンス値Ｂが選択される。これにより、微同調キャパシタバンク８１の１５個の微周波数インクリメントの全範囲が、粗同調キャパシタバンク８０の２つの粗周波数インクリメントに実質的に等しくなるような、発振周波数におけるオーバーラップが得られる。
【００４１】
図１０Ａは、キャリブレーション制御ロジック９３の動作の一アプローチを例示する。図１０Ａは、全１０ビットのキャパシタバンクコードでの反復バイナリサーチの例を示す。このサーチは、１０ビットコードの中央（１０進数の値５１２で）で開始する。各反復では、ターゲットＶＣＯ発振周波数とＶＣＯ出力信号５９の振動数の間の差分信号９７の表示（indication）が、次の１０ビットのキャパシタバンクコード選択をガイドする。図１０Ａに示すように、ＶＣＯ出力信号５９の発振周波数は、最初の４回の反復のターゲットより大きい。したがって、最初の４回の反復では、キャリブレーション制御ロジック９３は、キャパシタバンクコードを連続的に半減させて、ＶＣＯ出力信号５９の発振周波数をターゲット側へ動かす。５回目の反復では、ＶＣＯ出力信号５９の発振周波数はターゲットよりわずかに低くなる。よってキャリブレーション制御ロジック９３は、前２回のコード間の差を分割する。６回目の反復では、ＶＣＯ出力信号５９の発振周波数はターゲットより再び大きくなる。よって、１０ビットのキャパシタバンクコードの分解能が使い尽くされるまで、キャリブレーション制御ロジック９３はバイナリサーチを下向きに継続する。
【００４２】
図１０Ｂは、キャリブレーション制御ロジック９３の動作への別のアプローチを例示しており、反復するバイナリサーチが、まず６ビット粗同調キャパシタバンクコードに関して行なわれ、次に４ビット微同調キャパシタバンクコードに関して行なわれる。本例では、６ビットのコードおよび４ビットのコードの両方は、それぞれの範囲の中間に最初にセットされる。粗コードは、差分信号９７の表示が変化するまで連続的に半分にされる。本例では、７回目の反復で、ＶＣＯ出力信号５９の発振周波数がターゲット未満に落ちる。結果として、キャリブレーション制御ロジック９３は、６ビット粗同調キャパシタバンクコードを直前の値にセットして、そして４ビット微同調キャパシタバンクの分解能が使い尽くされるまで、４ビット微同調キャパシタバンクでのバイナリサーチを継続する。
【００４３】
図１１は、オーバーラップする２セグメントキャパシタバンクの１０ビットキャパシタ制御コードをキャリブレーションする方法を例示する単純化されたフローチャートである。最初のステップ（ステップ１００）で、キャパシタバンク選択ロジック７３は、新しく選択されたチャネル値を受信するのを待つ。第２ステップ（ステップ１０１）では、キャパシタバンク選択ロジック７３は、選択されたチャネル値に関連付けられたリファレンスクロックサイクルのターゲットカウントを検索する。第３のステップ（ステップ１０２）では、キャパシタバンク選択ロジック７３のキャリブレーション制御ロジック９３は、最初の１０ビットキャパシタバンクコードをセットする。第４のステップ（ステップ１０３）では、キャパシタバンク選択ロジック７３は、ＶＣＯ出力信号５９の低周波数に分周されたウィンドウ（divided down window of VCO output signal）内で、リファレンスクロックサイクル数をカウントする。第５のステップ（ステップＳ１０４）でキャパシタバンク選択ロジック７３は、ＶＣＯ出力信号５９の低周波数側に分周されたウィンドウ内のリファレンスクロックサイクル数がターゲットカウントと等しいかを判断する。等しければ、キャリブレーションは完了し、キャパシタバンク選択ロジック７３は、新しく選択されたチャネル値の受信を待つ（ステップ１００）。等しくなければ、キャパシタバンク選択ロジック７３は、サーチが１０ビットキャパシタバンクコード分解能を使い尽くしたかどうか判断する（ステップ１０５）使い尽くしていれば、キャリブレーションは完了し、キャパシタバンク選択ロジック７３は、新しく選択されたチャネル値の受信を待つ（ステップ１００）。使い尽くしていなければ、キャパシタバンク選択ロジック７３のキャリブレーション制御ロジック９３は、バイナリサーチアルゴリズムに従って、オーバーラップする２セグメントキャパシタバンクについての修正された１０ビットキャパシタバンクコードを生成する。イグジット条件（ステップ１０４あるいはステップ１０５）のいずれかが満たされるまで、ステップ１０３〜１０６が繰り返される。一例では、イグジット条件（ステップ１０４あるいはステップ１０５）のいずれかが満たされるまでのステップ１０３〜１０６の繰り返しにはおよそ１マイクロ秒かかる。
【００４４】
図１２は、オーバーラップする２セグメントキャパシタバンクを使用したＶＣＯ発振周波数の制御方法を例示する。第１のステップ（ステップ１１０）で、マルチビットデジタルワードが受信され、このワードは粗キャパシタバンクコードおよび微キャパシタバンクコードを含む。第２のステップ（ステップ１１１）では、粗同調キャパシタバンクの粗同調キャパシタエレメントの状態は、粗キャパシタコードに応じてスイッチングされる。第３のステップ（ステップ１１２）では、微同調キャパシタバンクの微同調キャパシタエレメントの状態は、微キャパシタコードに応じてスイッチングされる。
【００４５】
１つまたはそれ以上の典型的な実施形態では、述べられた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装され得る。ソフトウェアで実装される場合、この機能は１つまたはそれ以上の命令またはコードとして、コンピュータ読み取り可能な媒体に記憶され、或いは伝送され得る。コンピュータ読み取り可能な媒体は、ある場所から別の場所へのコンピュータプログラムの持ち運びを助ける任意の媒体を含むコンピュータ記憶媒体及び通信媒体の双方を含む。記録媒体は、汎用または特殊用途のコンピュータによってアクセスできる任意の利用可能な媒体であって良い。例として、これに限定するもので無いものとして、このようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記録デバイス、または命令またはデータ構造の形で所望のプログラムコードを搬送または保持するために使用され、そして汎用または特殊用途のコンピュータまたは汎用または特殊用途のプロセッサによってアクセスできる他の任意の媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、そのソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバ、または他の遠隔源から送信されるならば、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、或いは赤外線、無線、及びマイクロ波といった無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk and disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は、一般的に、磁気によってデータを再生し、ディスク（disc）はレーザによって光学的にデータを再生する。上記の組合せもまたコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。
【００４６】
説明的な目的である具体的な実施形態が上で述べられたが、この特許訴求面との教示は一般的な適用可能性を有し、そして上記の具体的な実施形態に限定されない。上記のＲＦ送受信機ＩＣ２７及びＦＭ送受信機ＩＣ２８は別個の集積回路として述べられた。しかし、別の実施形態では、ＲＦ送受信機ＩＣ２７およびＦＭ送受信機ＩＣ２８は同じ集積回路上に集積される。更に別の実施形態では、通信機器２６のアナログおよびモバイル機能の両方は、システムオンチップ（ＳＯＣ）と呼ばれる単一の集積回路上で実行される。ＳＯＣ実装では、ＲＦ送受信機ＩＣ２７、ＦＭ送受信機ＩＣ２８、およびデジタルベースバンドＩＣ３３はすべて同じ集積回路上に集積される。従って、述べられた具体的な実施形態の様々な特徴の様々な修正、適応、及び組み合わせは、以下で説明される特許請求の範囲の範囲を逸脱することなく実行出来る。
【特許請求の範囲】
【請求項１】
第１発振ノードと、
第２発振ノードと、
第１の複数の第１同調キャパシタエレメント（tuning capacitor elements）であって、第１状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第１キャパシタンスを供給し、第２状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給しない、前記第１の複数の第１同調キャパシタエレメントと、
第２の複数の第２同調キャパシタエレメントであって、第１状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第２キャパシタンスを供給し、第２状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給せず、前記第２キャパシタンスが前記第１キャパシタンスよりも小さい、前記第２の複数の第２同調キャパシタエレメントと
を備える発振器。
【請求項２】
前記第１同調キャパシタエレメントの各々は、
第１リード及び第２リードを有し、前記第１リードが前記第１発振ノードに結合された第１キャパシタと、
第１リード及び第２リードを有し、前記第１リードが前記第２発振ノードに結合された第２キャパシタと、
前記第１状態で導通され、前記第１キャパシタの前記第２リードを前記第２キャパシタの前記第２リードに結合し、前記第２状態では実質的に非導通とされるスイッチングエレメントと
を備える請求項１の発振器。
【請求項３】
前記第１の複数の第１同調キャパシタエレメントは第１のサーモメータ符号化キャパシタバンク（thermometer-coded capacitor bank）であり、前記第２の複数の第２同調キャパシタエレメントは第２のサーモメータ符号化キャパシタバンク（thermometer-coded capacitor bank）である、請求項１の発振器。
【請求項４】
Ｙ個の第２同調キャパシタエレメントが設けられ、Ｙと前記第２キャパシタンスとの積は、前記第１キャパシタンスよりも大きい、請求項１の発振器。
【請求項５】
前記発振器は、周波数変調（ＦＭ）無線受信機の電圧制御発振器である、請求項１の発振器。
【請求項６】
前記スイッチングエレメントはデジタルビットにより制御され、
前記スイッチングエレメントは、前記デジタルビットの第１の値で前記第１状態とされ、前記デジタルビットの第２の値で前記第２状態とされる、請求項２の発振器。
【請求項７】
前記第１の複数の第１同調キャパシタエレメントに結合された、ある量のキャパシタバンク選択ロジックを更に備え、
前記ある量のキャパシタバンク選択ロジックはキャパシタバンクコード（capacitor bank code）を生成し、
前記キャパシタバンクコードは、各第１同調キャパシタエレメントが前記第１状態であるか否か、及び各第１同調キャパシタエレメントが前記第２状態であるか否か、を決定する、請求項１の発振器。
【請求項８】
第１キャパシタバンクコードに応じて第１同調キャパシタエレメント（tuning capacitor element）の状態をスイッチングすることと、
第２キャパシタバンクコードに応じて第２同調キャパシタエレメントの状態をスイッチングすることと
を備え、前記第１同調キャパシタエレメントは第１の複数の第１同調キャパシタエレメントの１つであり、第１状態において各第１同調キャパシタエレメントが発振器の第１及び第２発振ノード間に第１キャパシタンスを供給し、第２状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給せず、
前記第２同調キャパシタエレメントは第２の複数の第２同調キャパシタエレメントの１つであり、第１状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第２キャパシタンスを供給し、第２状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給しない、方法。
【請求項９】
前記第２の複数の第２同調キャパシタエレメントの各々が前記第１状態の際、前記第１キャパシタンスは、前記第２の複数の第２同調キャパシタエレメントの各々のキャパシタンスの和よりも小さい、請求項８の方法。
【請求項１０】
前記発振器の発振周波数とターゲット発振周波数との差に応じて、前記第１キャパシタバンクコード及び前記第２キャパシタバンクコードを生成すること
を更に備える請求項８の方法。
【請求項１１】
いずれかのビットが前記第１同調キャパシタエレメントの前記状態を決定する第１の複数のデジタルビットを生成するために第１キャパシタバンクコードをデコードすることと、
いずれかのビットが前記第２同調キャパシタエレメントの前記状態を決定する第２の複数のデジタルビットを生成するために第２キャパシタバンクコードをデコードすることと
を更に備える請求項８の方法。
【請求項１２】
前記第１の複数の第１同調キャパシタエレメントの各々の前記キャパシタンス、及び前記第２の複数の第２同調キャパシタエレメントの各々の前記キャパシタンスは、電圧制御発振器（ＶＣＯ）の発振周波数を決定する、請求項８の方法。
【請求項１３】
前記ＶＣＯの前記発振周波数は、２．７３６ギガヘルツから３．１２７ギガヘルツまで変動する、請求項１２の方法。
【請求項１４】
コンピュータに対して、第１キャパシタバンクコードに応じて第１サーモメータ符号化キャパシタバンク（thermometer-coded capacitor bank）のキャパシタンスを制御させるためのコードと、
前記コンピュータに対して、第２キャパシタバンクコードに応じて第２サーモメータ符号化キャパシタバンクのキャパシタンスを制御させるためのコードと
を備えるコンピュータ読み取り可能な媒体を備え、前記第１サーモメータ符号化キャパシタバンクの前記キャパシタンスと前記第２サーモメータ符号化キャパシタバンクの前記キャパシタンスは、電圧制御発振器（ＶＣＯ）の発振周波数を制御する、コンピュータプログラム製品。
【請求項１５】
前記コンピュータ読み取り可能な媒体は、
前記コンピュータに対して、前記ＶＣＯの前記発振周波数を備える前記ＶＣＯの出力信号を受信させるためのコードと、
前記コンピュータに対して、チャネル選択信号を受信させるためのコードと、
前記コンピュータに対して、前記発振周波数と、前記チャネル選択信号に関連付けられたターゲット発振周波数との間の差の表示（indication）を生成させるためのコードと、
前記コンピュータに対して、前記表示に応じて第１キャパシタバンクコードと第２キャパシタバンクコードとを備えるデジタルワードを生成させるためのコードと
を更に備える請求項１４のコンピュータプログラム製品。
【請求項１６】
前記第１キャパシタバンクコードは、前記第１サーモメータ符号化キャパシタバンクの第１の複数の第１同調キャパシタエレメント（tuning capacitor elements）をアドレス（address）し、前記第２キャパシタバンクコードは、前記第２サーモメータ符号化キャパシタバンクの第２の複数の第２同調キャパシタエレメントをアドレスし、
前記第１同調キャパシタエレメントの各々は、アクティブ状態において第１キャパシタンス値を供給し、前記第２同調キャパシタエレメントの各々は、アクティブ状態において第２キャパシタンス値を供給する、請求項１４のコンピュータプログラム製品。
【請求項１７】
前記第２サーモメータ符号化キャパシタバンクの前記第２同調キャパシタエレメントの各々がアクティブの際、前記第２サーモメータ符号化キャパシタバンクの前記キャパシタンス値は、前記第１キャパシタンス値よりも大きい、請求項１６のコンピュータプログラム製品。
【請求項１８】
第１発振ノードと、
第２発振ノードと、
第１の複数の第１同調キャパシタエレメント（tuning capacitor elements）であって、第１状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第１キャパシタンスを供給し、第２状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給しない、前記第１の複数の第１同調キャパシタエレメントと、
第２の複数の第２同調キャパシタエレメントであって、第１状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第２キャパシタンスを供給し、第２状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給しない、前記第２の複数の第２同調キャパシタエレメントと、
各第１同調キャパシタエレメントの前記第１状態と前記第２状態との間をスイッチングし、各第２同調キャパシタエレメントの前記第１状態と前記第２状態との間をスイッチングする手段と
を備える発振器。
【請求項１９】
Ｙ個の第２同調キャパシタエレメントが設けられ、Ｙと前記第２キャパシタンスとの積は、前記第１キャパシタンスよりも大きい、請求項１８の発振器。
【請求項２０】
前記スイッチングする手段は、デジタルワードを変えることを備える、請求項１８の装置。
【請求項１】
第１発振ノードと、
第２発振ノードと、
第１の複数の第１同調キャパシタエレメント（tuning capacitor elements）であって、第１状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第１キャパシタンスを供給し、第２状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給しない、前記第１の複数の第１同調キャパシタエレメントと、
第２の複数の第２同調キャパシタエレメントであって、第１状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第２キャパシタンスを供給し、第２状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給せず、前記第２キャパシタンスが前記第１キャパシタンスよりも小さい、前記第２の複数の第２同調キャパシタエレメントと
を備える発振器。
【請求項２】
前記第１同調キャパシタエレメントの各々は、
第１リード及び第２リードを有し、前記第１リードが前記第１発振ノードに結合された第１キャパシタと、
第１リード及び第２リードを有し、前記第１リードが前記第２発振ノードに結合された第２キャパシタと、
前記第１状態で導通され、前記第１キャパシタの前記第２リードを前記第２キャパシタの前記第２リードに結合し、前記第２状態では実質的に非導通とされるスイッチングエレメントと
を備える請求項１の発振器。
【請求項３】
前記第１の複数の第１同調キャパシタエレメントは第１のサーモメータ符号化キャパシタバンク（thermometer-coded capacitor bank）であり、前記第２の複数の第２同調キャパシタエレメントは第２のサーモメータ符号化キャパシタバンク（thermometer-coded capacitor bank）である、請求項１の発振器。
【請求項４】
Ｙ個の第２同調キャパシタエレメントが設けられ、Ｙと前記第２キャパシタンスとの積は、前記第１キャパシタンスよりも大きい、請求項１の発振器。
【請求項５】
前記発振器は、周波数変調（ＦＭ）無線受信機の電圧制御発振器である、請求項１の発振器。
【請求項６】
前記スイッチングエレメントはデジタルビットにより制御され、
前記スイッチングエレメントは、前記デジタルビットの第１の値で前記第１状態とされ、前記デジタルビットの第２の値で前記第２状態とされる、請求項２の発振器。
【請求項７】
前記第１の複数の第１同調キャパシタエレメントに結合された、ある量のキャパシタバンク選択ロジックを更に備え、
前記ある量のキャパシタバンク選択ロジックはキャパシタバンクコード（capacitor bank code）を生成し、
前記キャパシタバンクコードは、各第１同調キャパシタエレメントが前記第１状態であるか否か、及び各第１同調キャパシタエレメントが前記第２状態であるか否か、を決定する、請求項１の発振器。
【請求項８】
第１キャパシタバンクコードに応じて第１同調キャパシタエレメント（tuning capacitor element）の状態をスイッチングすることと、
第２キャパシタバンクコードに応じて第２同調キャパシタエレメントの状態をスイッチングすることと
を備え、前記第１同調キャパシタエレメントは第１の複数の第１同調キャパシタエレメントの１つであり、第１状態において各第１同調キャパシタエレメントが発振器の第１及び第２発振ノード間に第１キャパシタンスを供給し、第２状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給せず、
前記第２同調キャパシタエレメントは第２の複数の第２同調キャパシタエレメントの１つであり、第１状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第２キャパシタンスを供給し、第２状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給しない、方法。
【請求項９】
前記第２の複数の第２同調キャパシタエレメントの各々が前記第１状態の際、前記第１キャパシタンスは、前記第２の複数の第２同調キャパシタエレメントの各々のキャパシタンスの和よりも小さい、請求項８の方法。
【請求項１０】
前記発振器の発振周波数とターゲット発振周波数との差に応じて、前記第１キャパシタバンクコード及び前記第２キャパシタバンクコードを生成すること
を更に備える請求項８の方法。
【請求項１１】
いずれかのビットが前記第１同調キャパシタエレメントの前記状態を決定する第１の複数のデジタルビットを生成するために第１キャパシタバンクコードをデコードすることと、
いずれかのビットが前記第２同調キャパシタエレメントの前記状態を決定する第２の複数のデジタルビットを生成するために第２キャパシタバンクコードをデコードすることと
を更に備える請求項８の方法。
【請求項１２】
前記第１の複数の第１同調キャパシタエレメントの各々の前記キャパシタンス、及び前記第２の複数の第２同調キャパシタエレメントの各々の前記キャパシタンスは、電圧制御発振器（ＶＣＯ）の発振周波数を決定する、請求項８の方法。
【請求項１３】
前記ＶＣＯの前記発振周波数は、２．７３６ギガヘルツから３．１２７ギガヘルツまで変動する、請求項１２の方法。
【請求項１４】
コンピュータに対して、第１キャパシタバンクコードに応じて第１サーモメータ符号化キャパシタバンク（thermometer-coded capacitor bank）のキャパシタンスを制御させるためのコードと、
前記コンピュータに対して、第２キャパシタバンクコードに応じて第２サーモメータ符号化キャパシタバンクのキャパシタンスを制御させるためのコードと
を備えるコンピュータ読み取り可能な媒体を備え、前記第１サーモメータ符号化キャパシタバンクの前記キャパシタンスと前記第２サーモメータ符号化キャパシタバンクの前記キャパシタンスは、電圧制御発振器（ＶＣＯ）の発振周波数を制御する、コンピュータプログラム製品。
【請求項１５】
前記コンピュータ読み取り可能な媒体は、
前記コンピュータに対して、前記ＶＣＯの前記発振周波数を備える前記ＶＣＯの出力信号を受信させるためのコードと、
前記コンピュータに対して、チャネル選択信号を受信させるためのコードと、
前記コンピュータに対して、前記発振周波数と、前記チャネル選択信号に関連付けられたターゲット発振周波数との間の差の表示（indication）を生成させるためのコードと、
前記コンピュータに対して、前記表示に応じて第１キャパシタバンクコードと第２キャパシタバンクコードとを備えるデジタルワードを生成させるためのコードと
を更に備える請求項１４のコンピュータプログラム製品。
【請求項１６】
前記第１キャパシタバンクコードは、前記第１サーモメータ符号化キャパシタバンクの第１の複数の第１同調キャパシタエレメント（tuning capacitor elements）をアドレス（address）し、前記第２キャパシタバンクコードは、前記第２サーモメータ符号化キャパシタバンクの第２の複数の第２同調キャパシタエレメントをアドレスし、
前記第１同調キャパシタエレメントの各々は、アクティブ状態において第１キャパシタンス値を供給し、前記第２同調キャパシタエレメントの各々は、アクティブ状態において第２キャパシタンス値を供給する、請求項１４のコンピュータプログラム製品。
【請求項１７】
前記第２サーモメータ符号化キャパシタバンクの前記第２同調キャパシタエレメントの各々がアクティブの際、前記第２サーモメータ符号化キャパシタバンクの前記キャパシタンス値は、前記第１キャパシタンス値よりも大きい、請求項１６のコンピュータプログラム製品。
【請求項１８】
第１発振ノードと、
第２発振ノードと、
第１の複数の第１同調キャパシタエレメント（tuning capacitor elements）であって、第１状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第１キャパシタンスを供給し、第２状態において各第１同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給しない、前記第１の複数の第１同調キャパシタエレメントと、
第２の複数の第２同調キャパシタエレメントであって、第１状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に第２キャパシタンスを供給し、第２状態において各第２同調キャパシタエレメントが前記第１及び前記第２発振ノード間に実質的にキャパシタンスを供給しない、前記第２の複数の第２同調キャパシタエレメントと、
各第１同調キャパシタエレメントの前記第１状態と前記第２状態との間をスイッチングし、各第２同調キャパシタエレメントの前記第１状態と前記第２状態との間をスイッチングする手段と
を備える発振器。
【請求項１９】
Ｙ個の第２同調キャパシタエレメントが設けられ、Ｙと前記第２キャパシタンスとの積は、前記第１キャパシタンスよりも大きい、請求項１８の発振器。
【請求項２０】
前記スイッチングする手段は、デジタルワードを変えることを備える、請求項１８の装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２】
【公表番号】特表２０１２−５２６４９２（Ｐ２０１２−５２６４９２Ａ）
【公表日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１２−５１００３１（Ｐ２０１２−５１００３１）
【出願日】平成２２年５月７日（２０１０．５．７）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３４１２９
【国際公開番号】ＷＯ２０１０／１２９９２５
【国際公開日】平成２２年１１月１１日（２０１０．１１．１１）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２２年５月７日（２０１０．５．７）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０３４１２９
【国際公開番号】ＷＯ２０１０／１２９９２５
【国際公開日】平成２２年１１月１１日（２０１０．１１．１１）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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