【課題】ポリシリコンを含む半導体素子及びその製造方法を提供する。
【解決手段】ポリシリコンを含む半導体素子において、ＴａＮ_Ｘ物質層と、ＴａＮ_Ｘ物質層上に形成されたポリシリコン層と、を備えるポリシリコンを含む半導体素子である。これにより、優秀な特性のポリシリコンダイオード及びＴａＮ_Ｘ／ポリシリコン構造を有する半導体素子に効果的に応用しうる。 （もっと読む）

【課題】チャネリングの発生と製造工程の増加とを防ぐことができる半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極１０６及び第１，第２のソース／ドレイン領域１１９Ａ，１１９Ｂの上部が非晶質化シリコン層１１０となっている。これにより、上記第１，第２のソース／ドレイン領域１１９Ａ，１１９Ｂを形成するための不純物の注入を行っても、非晶質化シリコン層１１０がその不純物の障壁となるので、チャネリングの発生を防ぐことができる。また、上記非晶質化シリコン層１１０は除去しなくてもよいので、製造工程の増加も生じない。 （もっと読む）

【課題】電荷保持膜を有する不揮発性記憶素子のトンネル消去を可能とする。
【解決手段】半導体基板上に第１絶縁膜（４２）を形成し、その上に、ソース領域（８）、ドレイン領域（７）、及びそれらの間にチャネル領域（９）を形成する半導体領域（１）を設け、チャネル領域上に第２絶縁膜（２）、その上に電荷保持膜（４）、更にその上にゲート電極（６）を設ける。半導体基板内に形成される共通ソース配線領域（５４）は接続孔（５３Ｈ）を介してソース領域に接続される。接続孔は、第１絶縁膜をゲート電極の側壁に形成されたサイドウォールスペーサ（５２）に対して自己整合的に除去することで形成される。接続孔にソース領域と共通ソース配線領域が接続されるプラグ（３７）が形成される。電荷保持膜が保持する電子を放出する動作をトンネルによって行っても第２絶縁膜に電子が残存する事態を阻止できる。 （もっと読む）

【課題】 製造プロセスの複雑化や製造コストの増大を招くことなく、デュアルメタルゲートＣＭＯＳ構造を実現する。
【解決手段】 基板上にｎ，ｐチャネルの各ＭＩＳトランジスタ１００，２００を有する半導体装置であって、ｎＭＩＳトランジスタ１００は、基板１０上に形成されたｐ型半導体領域１０１と、ｐ型半導体領域１０１上にゲート絶縁膜１０４を介して形成され、１モノレイヤー以上３ｎｍ以下の下層ゲート電極１１１と、下層ゲート電極１１１上に形成され、平均的な電気陰性度が下層ゲート電極１１１のそれより０．１以上小さい上層ゲート電極１１２とを含み、ｐＭＩＳトランジスタ２００は、基板１０上に形成されたｎ型半導体領域２０１と、ｎ型半導体領域２０１上にゲート絶縁膜２０４を介して形成され、上層ゲート電極１１１と同一金属材料からなるゲート電極２１０とを含んで形成されている。 （もっと読む）

【課題】半導体デバイスなどにおけるＳｉ／金属界面では接合リークを抑制すべく、Ｓｉ基板と、これに隣接して形成される金属層との界面平坦性を確保した半導体積層膜を提供する。
【解決手段】（１００）Ｓｉ基板と、この（１００）Ｓｉ基板上に形成された、（１１１）配向のＮｉＳｉ多結晶膜とからなる半導体積層膜を構成する。これによって、（１００）Ｓｉ基板と（１１１）配向のＮｉＳｉ多結晶膜との界面平坦性を確保することができる。 （もっと読む）

【課題】電極膜の剥離を防止しつつ、構造が容易で製造工程が簡易で短い電極膜／炭化珪素構造体、炭化珪素ショットキバリアダイオード、金属−炭化珪素半導体構造電界効果トランジスタ、電極膜の成膜最適化方法および電極膜／炭化珪素構造体の製造方法を提供することにある。
【解決手段】
本発明に係る電極膜／炭化珪素構造体では、ＳｉＣ基板１０の表面に形成された絶縁膜１１に開口した接触窓１２により露出したＳｉＣ基板１０の表面に接し、絶縁膜１１のＳｉＣ基板対向面に延伸させて設けた電極１３は、微細直方結晶を積上げた微細積木構造を有する。 （もっと読む）

半導体構造の形成方法は、絶縁材料からなる層（２１０）を備えた半導体基板を設ける。絶縁材料からなる層内には凹部が設けられている。凹部には銀を含む材料（２１６）が充填されており、場合によってはロジウム（２１４），（２１７）で被覆されている。
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【課題】ＦＵＳＩゲート中のシリサイド組成が一定で、トランジスタ特性が安定なＭＯＳトランジスタを有した半導体装置を提供すること、および１つのウエハ内で、シリサイドの組成が異なるＭＯＳトランジスタを有した半導体装置を提供する。
【解決手段】半導体基板１上をレジストマスクＲＭで覆った後、フォトリソグラフィーおよびドライエッチングを用いて、ポリシリコンゲート１２の上面全体を露出させる開口部ＯＰを形成する。その後、開口部ＯＰを介してポリシリコンゲート１２内に窒素をイオン注入する。このときの注入エネルギーは、注入イオンがポリシリコンゲート１２を突き抜けないように設定する。 （もっと読む）

【課題】従来の発光素子は、配線層表面のグレインの凹凸は膜厚が大きいほど著しくなること、また、Alなどの金属スパッタ膜がグレインの成長に伴って層内にボイドをつくるので、膜厚が大きいほどボイドが増えることに起因して、種々の品質上の問題を有していた。
【解決手段】本発明による半導体素子は、n個の同種又は異種の金属膜を積層することにより形成される配線構造を有している。その同種又は異種の金属膜は、配線構造を構成する最上層の金属膜表面の凹凸を低減するように、薄膜の金属膜で形成される。本発明の一態様によれば、積層される各金属膜の層間のうち、少なくとも1つの層間に薄い金属酸化膜が、その層間全域にわたって形成されている。 （もっと読む）

【課題】ＣＭＰ（化学的機械研磨）法による金属膜の研磨をウエハ全体で過不足なく行うことが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、窪み５ａが設けられた絶縁膜５の上にバリア層６を形成する工程Ｓ５と、金属膜７の一部７ａが窪み５ａに埋め込まれるようにバリア層６の上に金属膜７を形成する工程Ｓ６と、一部７ａを残すように金属膜６をＣＭＰ法により研磨する工程Ｓ７とを具備する。バリア層６は、その配向性が半導体ウエハ１のウエハ面の全体で一様になるように形成される。よって、金属膜７の配向性がウエハ面の全体で一様になる。金属膜の結晶構造は、下地材料の表面状態の影響を受けるためである。金属膜の配向性の違いによりＣＭＰ法による研磨速度が異なるから、金属膜７の配向性がウエハ面の全体で一様であるとＣＭＰ法による研磨に過不足が生じることが防がれる。ゆえに、チップ歩留まりが向上する。 （もっと読む）

【課題】ダマシン構造の金属配線形成において、バリアメタル膜形成工程を省略し、タングステンのグレインサイズを大きくし、電気抵抗の低いタングステン配線を形成する方法を提供する。
【解決手段】半導体基板の上部に絶縁膜及びグルー膜を形成する段階と、上記グルー膜及び絶縁膜の一部を除去してトレンチを形成する段階と、トレンチ側壁に絶縁膜を形成する段階と、トレンチ内部をクリーニングする段階と、ＡＬＤ法により核生成を行う段階と、トレンチ及びグルー膜を含む上記半導体基板の上部にＣＶＤ法によりタングステン膜を形成する段階と、上記絶縁膜が露出されるまで研磨工程を実施してダマシン構造のタングステン配線を形成する段階からなる。 （もっと読む）

本発明は、１つの基板（１１）上に少なくとも１つの多孔質層（２１、２３、３１）を形成させる方法に関し、この場合には、層形成材料または当該層形成材料の分子状前駆体ならびに少なくとも１つの有機成分からなる粒子（３）を含有する懸濁液（１）を基板（１１）上に塗布し、引続き層形成材料の前駆体を、基板（１１）上への塗布後に層形成材料に反応させ、直ぐ次の工程で前記層形成材料からなる粒子（３）を燒結させ、最終的に少なくとも１つの有機成分を除去する。更に、本発明は、少なくとも１つのゲート電極を有する電界効果トランジスターに関し、この場合このゲート電極は、本発明による方法によって製造された導電性の多孔質被覆（２１、２３、３１）を有する。
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【課題】金属ゲート電極のエッチング条件が、閾値電極を構成する材料が異なっても同一となる金属ゲート電極MOSFETを提供すること。
【解決手段】ゲート酸化膜に接して形成された第１の金属層と第１の金属層の上に形成された第１の低抵抗層とからなる第１のゲート電極を有するｎチャネルMOSFETとゲート酸化膜に接して形成された第２の金属層と第２の金属層の上に形成された第２の低抵抗層とからなる第２のゲート電極を有するｐチャネルMOSFETとを有する半導体集積回路において、第１の金属層と第２の金属層が異なった仕事関数を有する金属によって構成され、第１の低抵抗層と第２の低抵抗層とが同一の材料からなる多結晶で構成され、第１の金属層と第１の低抵抗層の間に第１の中間層を有し、且つ第２の金属層と第２の低抵抗層の間に第２の中間層を有し、第１の中間層および第２の中間層が組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなる。 （もっと読む）

【課題】
窒化物半導体層との接触抵抗のみならずパッド電極との接触抵抗も低く、且つ密着性や機械的強度に極めて優れている窒化物半導体素子を提供することを目的とする。
【解決手段】
本発明の窒化物半導体素子は、第１導電型半導体層、活性層及び第２導電型半導体層が順に積層された積層半導体層と、前記第２導電型半導体層の上面に形成された電極と、を備える窒化物半導体素子であって、前記電極は、少なくとも前記積層半導体層側から第１金属層、第２金属層、第３金属層を順に積層しており、前記第１金属層と第３金属層とは、同一材料を含有する金属層であって、第１金属層は第３金属層よりも密度が高いものであり、前記第２金属層は、前記第１金属層及び第３金属層とは異なる材料を含有している。 （もっと読む）

【課題】製造プロセス上の制約を緩和しつつ、高融点金属シリサイド層の自然酸化による界面抵抗の増大を抑制できる半導体装置を提供する。
【解決手段】半導体装置１０でゲート電極１４は、シリコン基板１１側から、多結晶シリコン層１５、タングステン・シリサイド層１６、タングステン・ナイトライド層１７、及び、タングステン層１８を順次に備える。多結晶シリコン層１５にはリンがドープされ、タングステン・シリサイド層１６には窒素がドープされている。 （もっと読む）

【課題】エッチングによるゲート電極の形成にあたり、低抵抗多結晶シリコン膜の結晶粒界の影響を抑えることで、形成されたゲート電極のＬＥＲを低減する。
【解決手段】 先ず、半導体基板上にシリコン酸化膜及び多結晶シリコン膜を順次に形成する。次に、多結晶シリコン膜に不純物を注入した後、熱処理を行うことにより、多結晶シリコン膜を低抵抗化する。次に、低抵抗多結晶シリコン膜上にゲート電極が形成される領域部分を覆い、他の領域部分を露出するレジストパターンを形成する。次に、レジストパターンを用い、かつバイアス電力を１００Ｗ以上としたドライエッチングを行うことにより、露出した低抵抗多結晶シリコン膜の部分を除去してゲート電極を形成する。 （もっと読む）

【課題】低抵抗タングステンを用いてコンタクトとビットライン金属配線を形成することにより、ビットラインの面抵抗値を減少させ、工程を簡素化してTATを改善させる方法を提供する。
【解決手段】層間絶縁膜１０１にコンタクトホールを形成し、バリアメタル１０２を形成後、全体構造上にＣＶＤ法によりタングステン膜を形成する。このときの核生成工程において、B2H6またはSiH4をドーピングし、タングステン膜のグレインサイズを増大させる。この後、ＣＭＰによりタングステン膜の表面粗さを緩和し、エッチングにより低抵抗タングステンからなるビットラインパターン１０３を形成する。 （もっと読む）

【課題】仕事関数の値及び閾値が安定したフルシリサイドゲート電極を有する半導体装置を実現できるようにする。
【解決手段】本発明に係る半導体装置は、半導体基板の上に形成されたゲート絶縁膜１５ａと、ゲート絶縁膜の上に形成されたゲート電極２３とを備えている。ゲート電極２３は、層状の複数の結晶粒が積層されてなる金属シリサイド膜を有するフルシリサイドゲート電極である。 （もっと読む）

本発明は、一般に、Cuと、Al、Ag、Co、Cr、Ir、Fe、Mo、Ti、Pd、Ru、Ta、Sc、Hf、Zr、V、Nb、Y、および希土類金属から成るグループから選択される合計で0.001〜10 wt%の一つ以上の合金元素とから成るスパッタリングターゲットを提供する。0.5wt% Alを含む代表的な銅スパッタリングターゲットは、非常に小さな結晶粒径、高い熱安定性および大きなエレクトロマイグレーション抵抗を有しており、必要な薄膜均一性、エレクトロマイグレーションと酸化に対する大きな抵抗、および誘電体中間層への大きな付着力を有する薄膜を形成させることができる。12 ppmのAgを含む代表的な銅スパッタリングターゲットは、非常に小さな結晶粒径を有する。また、本発明は、銅スパッタリングターゲットを製造する方法をも提供する。 （もっと読む）

【課題】本発明は、半導体素子の層間接続のための金属の拡散を効率よく防止できる半導体素子及びその製造方法を提供する。
【解決手段】本発明は、半導体基板１；前記半導体基板１上にダマシンパターンが形成された層間絶縁膜２、３；前記ダマシンパターン内に形成され、三元系物質であるＣｏＦｅＢからなる拡散防止膜４；前記拡散防止膜上に形成されるシード膜５；及び、前記シード膜上に充填される銅配線７を含む。 （もっと読む）