【課題】薄膜トランジスタにおいて透明導電膜とＡｌ合金膜が直接接続する構造を備えた表示装置であって、上記腐食防止用塗料の塗布や剥離といった更なる工程を設けることなく、ピンホール腐食を防止することのできる表示装置を提供する。
【解決手段】薄膜トランジスタにおいて透明導電膜とＡｌ合金膜が直接接続する構造を備えた表示装置であって、前記Ａｌ合金膜が、Ｎｉおよび／またはＣｏを０．１５原子％以下（０原子％を含まない）、Ｇｅを０．２原子％以上２．０原子％以下、およびＬａ、Ｇｄ、ＮｄおよびＹよりなる群から選択される１種以上の元素を０．０５原子％以上１．０原子％以下含有し、かつ、前記Ａｌ合金膜の表面において観察される腐食孔のアスペクト比（腐食深さ／腐食直径）が０．１２以下であることを特徴とする表示装置。 （もっと読む）

【課題】低配線抵抗と耐ヒロック性に優れた金属薄膜の形成に有用であり、好ましくはスパッタリング時のスプラッシュの発生を抑制することができるＡｌ基合金スパッタリングターゲットを提供する。
【解決手段】本発明のＡｌ基合金スパッタリングターゲットは、Ｆｅを０．００１０〜０．４質量％と、Ｓｉを０．００１０〜０．５０質量％含有することを特徴とする。 （もっと読む）

集積回路に使用する銅線のための集積回路用相互接続構造およびこれを作る方法が提供される。Ｍｎ、Ｃｒ、またはＶ含有層が、線からの銅の拡散に対しバリアを形成し、それにより、絶縁体の早期絶縁破壊を防ぎ、銅によるトランジスタの劣化を保護する。また、Ｍｎ、Ｃｒ、またはＶ含有層は、銅と絶縁体の間の強い接着を促進し、その結果、製造と使用中のデバイスの機械的健全性を保ち、さらに、デバイスの使用中の銅のエレクトロマイグレーションによる故障を防ぎ、また、環境からの酸素または水による銅の腐食を防ぐ。このような集積回路の形成に関しては、本発明の特定の実施形態により、Ｍｎ、Ｃｒ、Ｖ、またはＣｏを銅表面上に選択的に堆積させ、一方で、絶縁体表面上のＭｎ、Ｃｒ、Ｖ、またはＣｏの堆積を減らす、または防ぎさえもする方法が提供される。また、Ｍｎ、Ｃｒ、またはＶ含有前駆物質およびヨウ素または臭素含有前駆物質を使った銅の触媒堆積も提供される。 （もっと読む）

【課題】オフ電流および漏れ電流が抑制された薄膜トランジスタ、および前記薄膜トランジスタを歩留り良く製造することのできる薄膜トランジスタの製造方法を提供する。
【解決手段】ゲート電極１２上にゲート絶縁膜１２を介して順次形成されるＳｉ（ｉ）膜１３およびＳｉ（ｎ）膜１４上に金属膜を形成し、フォトレジストパターン２２をマスクとしてエッチングし、ソース電極１５およびドレイン電極１６を形成する。酸素を含むプラズマで処理して、フォトレジストパターン２２の側面を後退させるとともに、ソース電極１５およびドレイン電極１６の側面および露出した上面にＡｌ酸化皮膜１７を形成する。残存するフォトレジストパターン２２およびＡｌ酸化皮膜１７をマスクとして、チャネル部１８のＳｉ（ｎ）膜１４およびＳｉ（ｉ）膜１３の表面の一部をエッチングする。 （もっと読む）

【解決手段】走査型電子顕微鏡を用いて倍率１０００倍で観察して得られた組織画像の中から任意に２０μｍ×２０μｍの領域を３０個選択し、波長分散型電子線マイクロアナライザーにて各領域におけるＩｎおよびＳｎの質量組成（質量％）を分析し、Ｓｎ／（Ｉｎ＋Ｓｎ）比を求め、この比から換算して得られた３０個のＳｎＯ₂組成の平均である平均
組成ｘと、前記３０個のＳｎＯ₂組成の標準偏差σとが、２≦ｘ／σ≦６の関係を満足す
ることを特徴とするＩＴＯスパッタリングターゲット。
【効果】本発明のＩＴＯスパッタリングターゲットは、圧縮強さが大きく、高パワーを負荷してスパッタリングを行っても割れが発生することが少なく、アーキングおよびノジュールの発生も抑制することができる。 （もっと読む）

【課題】より高い耐熱性を有するシリサイド層を備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００の製造方法は、半導体基板２上にゲート絶縁膜４を介してゲート電極５を形成する工程と、半導体基板２上のゲート電極５の両側に、Ｇｅ含有領域８を形成する工程と、半導体基板２およびＧｅ含有領域８のゲート電極５の両側の領域中に、ソース・ドレイン領域９を形成する工程と、Ｇｅ含有領域８上に、濃度５原子％以上のＰｄを含む金属シリサイドからなるシリサイド層１１を形成する工程と、シリサイド層１１を形成した後、半導体基板２に６５０〜７５０℃の熱処理を施す工程と、を含む。 （もっと読む）

【課題】スパッタリング法により透明導電性酸化物を成膜する際のノジュールの発生を抑制し、安定にスパッタリングを行うことのできるターゲット、このようなターゲットからなる透明導電性酸化物、およびこのようなターゲットの製造方法を提供する。
【解決手段】Ｉｎ／（Ｉｎ＋Ｚｎ）で表わされる原子比が、０．７５〜０．９７の範囲であるとともに、Ｉｎ₂Ｏ₃ （ＺｎＯ）_ｍ（ただし、ｍは２〜２０の整数である。）で表される六方晶層状化合物を含有し、かつ、該六方晶層状化合物の結晶粒径が５μｍ以下の値であるスパッタリングターゲットから成膜してなる透明導電性酸化物。 （もっと読む）

【課題】基板上の微細な貫通孔へ貫通電極となる金属を充填する方法であって、基板への熱的影響を軽減することができ、且つ、効率的な製造を可能とする方法を提供する。
【解決手段】本発明は、貫通孔を有する基板の貫通孔に導電性金属を充填する貫通電極の形成方法であって、所定の純度及び粒径の金属粉と有機溶剤とからなる金属ペーストを用いるものである。このとき、金属ペーストに周波数６０Ｈｚ〜１００ｋＨｚの機械的振動を印加しながら基板に塗布し、金属ペーストの塗布と同時、又は、金属ペーストの塗布後に貫通孔を他端側から減圧して金属ペーストを貫通孔内に吸引し、その後金属ペーストを焼結して貫通電極とする。この金属ペーストの塗布は、機械的振動が印加されたブレードを基板と非接触な状態で移動させることが好ましい。 （もっと読む）

【課題】ノジュールの発生を抑制し、かつ特性を向上する半導体酸化物を提供する。
【解決手段】半導体酸化物は、非結晶質の半導体酸化物であって、インジウム、ガリウム、亜鉛、酸素および窒素を含み、窒素の濃度は、１×１０²⁰ａｔｏｍ／ｃｃ以上１×１０²²ａｔｏｍ／ｃｃ以上であり、Ｉｎの濃度とＧａの濃度とＺｎの濃度との合計の濃度に対するＩｎの濃度の比が０．３０以上０．６６以下であることを特徴とする。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜を用い、ＰＭＯＳ、ＮＭＯＳそれぞれに適した仕事関数を有するＣＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板の主面に素子分離領域によって、絶縁分離されたＰ型及びＮ型領域を形成する工程と、前記第Ｐ型及びＮ型領域上にシリコン酸化膜或いはシリコン酸窒化膜からなる第一の絶縁膜を形成する工程と、前記Ｐ型領域上の前記第一の絶縁膜上にランタン酸化膜を形成する工程と、前記Ｐ型領域上の前記ランタン酸化膜及び前記Ｎ型領域上の前記第一の絶縁膜上にハフニウム或いはジルコニウムを含む第二の絶縁膜を形成する工程と、前記第二の絶縁膜上にＴｉ_ｘＮ_ｙとするとｘ／ｙ＜１を満たすチタンナイトライド膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】Ｔａ−Ｗ系スパッタリングターゲットにおいて、面内の抵抗ばらつきが小さいと共に、下地膜との密着力に優れたＴａ−Ｗ合金膜を再現性よく得ることを可能にする。
【解決手段】Ｔａ−Ｗ系スパッタリングターゲットは、０．０５〜２質量％の範囲のＷを含有し、残部が実質的にＴａからなると共に、ターゲット全体としてのＷ含有量のばらつきが±２０％以内とされている。このようなＴａ−Ｗ系スパッタリングターゲットを用いて成膜したＴａ−Ｗ合金膜は、例えばＴＦＤ素子１の第１の電極３に適用される。ＴＦＤ素子１は第１の電極３／陽極酸化膜４／第２の電極５によるＭＩＭ構造を有し、液晶表示装置のスイッチング素子等に適用される。 （もっと読む）

【課題】金属ゲートトランジスタ、集積回路、システム、およびその製造方法を提供する。
【解決手段】半導体デバイスであって、第１MOS構造は、基板上に配置された第１ゲート誘電体、前記第１ゲート誘電体上に配置された第１仕事関数金属層、および前記第１仕事関数金属層上に配置された第１ケイ化物を含み、且つ第２MOS構造は、前記基板上に配置された第２ゲート誘電体、前記第２ゲート誘電体上に配置された第２仕事関数金属層、および前記第２仕事関数金属層上に配置された第２ケイ化物を含む半導体デバイス。 （もっと読む）

【課題】Cu-Ti系スパッタ膜を従来よりも低い温度で熱処理しても、配線表面にTi系自己拡散バリア膜を形成できるようにする。
【解決手段】極薄のTi系膜を第一の膜２として基材１上に形成した後、Ti系材料のTi系材料とCu系材料との傾斜構造を持つ複合膜を第二の膜３として形成し、その上にCu系電極となる第三の膜４を形成することにより、３層構造の前駆体を形成する。この前駆体を450℃以下で熱処理することで、Ti系バリア膜を有するCu系電極を形成することが可能となる。 （もっと読む）

【課題】基板側から順に、Ａｌ合金膜と、当該Ａｌ合金膜と直接接続する薄膜トランジスタの酸化物半導体層と、を有し、ＴｉやＭｏなどの高融点金属を省略してＡｌ合金膜を酸化物半導体層と直接接続しても低コンタクト抵抗を実現できる新規な表示装置用Ａｌ合金膜を有する配線構造を提供する。
【解決手段】上記配線構造において、半導体層は酸化物半導体からなり、Ａｌ合金膜は、Ｎｉおよび／またはＣｏを含むものである。 （もっと読む）

【課題】基板側から順に、絶縁膜と、Ｃｕ合金膜と、薄膜トランジスタの酸化物半導体層と、を備えた配線構造であって、ＴｉやＭｏなどのバリアメタル層を省略してＣｕ合金膜を、基板および／または絶縁膜と電気的に直接接続しても、これらとの密着性に優れており、しかもＣｕ系材料の特徴である低電気抵抗、並びに酸化物半導体層および／または画素電極を構成する透明導電膜との低いコンタクト抵抗を実現できる新規な表示装置用Ｃｕ合金膜を有する配線構造を提供する。
【解決手段】本発明の配線構造において、Ｃｕ合金膜は、Ｍｎ、Ｎｉ、Ｚｎ、Ａｌ、Ｔｉ、Ｍｇ、Ｃａ、Ｗ、およびＮｂよりなる群から選択される少なくとも１種の元素を含有している。上記Ｃｕ合金膜は、基板および／または絶縁性、並びに半導体層と直接接続されている。 （もっと読む）

【課題】 バリア膜形成による配線の抵抗値増大及びボイドの発生を防ぐことができる半導体装置、その製造方法及びその製造方法に用いるスパッタリングターゲットを提供すること。
【解決手段】 Ｓｉ酸化物を含む絶縁膜１にＣｕの配線が設けられている半導体装置であって、絶縁膜１に設けられた溝状の開口部１ａの内面に形成されたバリア膜４と、開口部１ａ内であってバリア膜４上に形成されたＣｕからなる配線本体２と、を備え、バリア膜４が、バリア膜４が、少なくとも絶縁膜１上に形成されたＢａ酸化物及びＳｒ酸化物の少なくとも一方を含有するＣｕ合金下地層を有し、該Ｃｕ合金下地層と絶縁膜１との界面にＢａＳｉ酸化物及びＳｒＳｉ酸化物の少なくとも一方が偏析している。 （もっと読む）

【課題】 バリア膜形成による配線の抵抗値増大及びボイドの発生を防ぐことができる半導体装置、その製造方法及びその製造方法に用いるスパッタリングターゲットを提供すること。
【解決手段】 Ｓｉ酸化物を含む絶縁膜１にＣｕの配線が設けられている半導体装置であって、絶縁膜１に設けられた溝状の開口部１ａの内面に形成されたバリア膜４と、開口部１ａ内であってバリア膜４上に形成されたＣｕからなる配線本体２と、を備え、バリア膜４が、バリア膜４が、少なくとも絶縁膜１上に形成されたＣａ酸化物を含有するＣｕ合金下地層４ａを有し、該Ｃｕ合金下地層４ａと絶縁膜１との界面にＣａＳｉ酸化物が偏析している。 （もっと読む）

【課題】素子の特性や信頼性を向上させることが可能な半導体装置およびその製造方法を提供する。
【解決手段】Ｈｆを含む高誘電率ゲート絶縁膜３上にゲート電極１３、１４を有する相補型電界効果型トランジスタにおいて、ゲート電極１３、１４の少なくともゲート絶縁膜３に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネル上のゲート電極１４に含まれるＮｉシリサイドとゲート絶縁膜３との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含み、且つ、ｎチャネル上のゲート電極１３に含まれるＮｉシリサイドとゲート絶縁膜３との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含む半導体装置を提供する。 （もっと読む）

【課題】ヒロックに対して４００℃程度の耐熱性を有するＮｄ添加量２ａｔ％のＡｌＮｄ層を塩素系ガスでプラズマエッチングする場合、フェンスと呼ばれる反応生成物が堆積した領域が生じる。フェンスの存在により、ＡｌＮｄ層をゲート電極としてＴＦＴを形成した場合、ゲート電極脇に電気的に不安定な領域ができることから、ＴＦＴの電気的特性が不安定になる場合があるという課題がある。
【解決手段】ＡｌＮｄ層２０３を層厚０．４５μｍ以上０．８μｍ以下、Ｎｄの含有量を０．５ａｔ％以上１．０ａｔ％以下に形成した。この条件範囲であれば、塩素ガスを主としたプラズマエッチングを行ってもフェンスの発生が抑えられる。また、基板温度を５００℃まで上げられることから、層間絶縁層２１１として信頼性が高い酸化シリコン層をＡｌＮｄ層２０３にヒロックを発生させることなく形成することができ、信頼性が高いＴＦＴ２２０を提供することが可能となる。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１上に複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１と、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１と、複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２と、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２とが混載されている。複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１のうちの少なくとも一部は、シリコンゲルマニウムで構成されたソース・ドレイン領域を有し、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有し、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。 （もっと読む）