【課題】信頼性の劣化及び素子のばらつきを抑制しつつ、所望の閾値電圧を実現する。
【解決手段】実施形態による複数の閾値電圧を有する半導体装置５００は、基板５０２と、第１の閾値電圧を有する基板上の第１のトランジスタ５１０と、第２の閾値電圧を有する基板上の第２のトランジスタ５３０とを具備する。第１のトランジスタは、基板の第１のチャネル領域上に形成された第１の界面層５１６と、第１の界面層上に形成された第１のゲート誘電体層５１８と、第１のゲート誘電体層上に形成された第１のゲート電極５２０，５２２とを具備する。第２のトランジスタは、基板の第２のチャネル領域上に形成された第２の界面層５３６と、第２の界面層上に形成された第２のゲート誘電体層５３８と、第２のゲート誘電体層上に形成された第２のゲート電極５４０，５４２とを具備する。第２の界面層は第１の界面層内になくかつＳｉ、Ｏ及びＮと異なる添加元素を有する。第１及び第２の閾値電圧は異なる。第１及び第２のトランジスタは同一の導電型である。 （もっと読む）

【課題】微細化しても高い性能を実現可能な半導体装置を提供する。
【解決手段】実施の形態の半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された第１のゲート側壁と、半導体基板上に形成され、ゲート電極との間に第１のゲート側壁を挟むソース・ドレイン半導体層と、を備える。さらに、ゲート電極の両側に、第１のゲート側壁上およびソース・ドレイン半導体層上に形成され、第１のゲート側壁との境界がゲート電極の側面で終端し、第１のゲート側壁よりもヤング率が小さく、かつ、低誘電率の第２のゲート側壁、を備える。 （もっと読む）

【課題】ｎ型ＦＥＴ及びｐ型ＦＥＴ（電界効果トランジスター）のうち、一方のＦＥＴの電流駆動能力の低下を抑制し、他方のＦＥＴの電流駆動能力の向上を図る。
【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを覆うように、第１の膜を形成する工程と、その後、ｐ型（ｎ型）ＦＥＴ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程とを有し、ｎ型（ｐ型）ＦＥＴのチャネル形成領域には、ｎ型（ｐ型）ＦＥＴ上の前記第１の膜によって、主として、ｎ型（ｐ型）ＦＥＴのゲート電極のゲート長方向に引張（圧縮）応力が発生しており、不純物を打ち込む工程によって、前記ｐ型（ｎ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力は、ｎ型（ｐ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力よりも小さくなっている。 （もっと読む）

【課題】半導体デバイスを提供する。
【解決手段】理論的な金属：酸素化学量論比を有する高kゲート誘電体、前記高ｋゲート誘電体の上部に設置された、Mを遷移金属として、組成がM_xAl_yで表されるアルミナイドを含むNMOS金属ゲート電極、および前記高ｋゲート誘電体の上部に設置された、アルミナイドを含まないPMOS金属ゲート電極、を有するCMOS半導体デバイス。 （もっと読む）

【課題】ドーパントの濃度をより高く確保しつつも、ドーパントが拡散されるジャンクション深さを制御することができ、改善された接触抵抗を実現し、チャネル領域との離隔間隔を減らしてチャネルのしきい電圧（Ｖｔ）を改善できる埋没ジャンクションを有する垂直型トランジスタ及びその形成方法を提供すること。
【解決手段】半導体基板に第１の側面に反対される第２の側面を有して突出した壁体）を形成し、壁体の第１の側面の一部を選択的に開口する開口部を有する片側コンタクトマスクを形成した後、開口部に露出した第１の側面部分に互いに拡散度が異なる不純物を拡散させて第１の不純物層及び該第１の不純物層を覆う第２の不純物層を形成することを特徴とする。 （もっと読む）

【課題】ファインゲート構造を採用してゲート電極の微細化を図るも、ゲート電極の周辺における電界集中によるデバイス特性の変動・劣化を防止する、信頼性の高い化合物半導体装置を実現する。
【解決手段】ゲート電極８は、ファインゲート構造の幹状の下方部分８ａと、下方部分８ａの上端から当該上端よりも幅広に傘状（オーバーハング形状）に拡がる上方部分８ｂとが一体形成されており、下方部分８ａは、下端を含む第１の部分８ａａと、第１の部分８ａａ上の第２の部分８ａｂとを有し、保護壁７は、第１の部分８ａａの両側面のみを覆うように形成されている。 （もっと読む）

【課題】半導体基板の主面上の洗浄効果を低下させることなく、電界効果トランジスタのゲート電極の側面上に形成されたオフセットスペーサ膜の除去を抑制する。
【解決手段】ゲート電極部Ｇｎ，Ｇｐを覆うように、半導体基板１の主面上に薬液に対するエッチング速度が互いに異なる第１ＯＳＳ膜１０および第２ＯＳＳ膜１２を順次形成した後、異方性エッチングにより、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第２ＯＳＳ膜１２を残して、他の部分に位置する第２ＯＳＳ膜１２を除去する。そして、ゲート電極部Ｇｎ，Ｇｐと、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第１ＯＳＳ膜１０および第２ＯＳＳ膜１２と、をマスクにして、半導体基板１に不純物をイオン注入した後、半導体基板１を薬液により洗浄して、露出している第１ＯＳＳ膜１０を除去する。 （もっと読む）

【課題】窒化物化合物半導体装置において、ゲートリーク電流を抑制する。
【解決手段】化合物半導体装置２０は、基板２１と、前記基板上方に形成された窒化物半導体よりなるキャリア走行層２２を含む半導体積層構造と、前記半導体積層構造上方に形成されたゲート電極２６、ソース電極２７Ａ、ドレイン電極２７Ｂと、前記半導体積層構造上方であって、ゲート電極とソース電極の間、及び、ゲート電極とドレイン電極との間に形成された絶縁膜２８と、前記絶縁膜のうち、ゲート電極とソース電極の間、及びゲート電極とドレイン電極の間に形成された開口と、前記開口に埋め込まれたアルミナ膜２９と、を備える。 （もっと読む）

【課題】接続不良の発生を抑制することのできる、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、所定ピッチで所定の幅の素子領域が形成された半導体基板と、半導体基板上に積層された層間絶縁膜と、層間絶縁膜の上面から半導体基板の素子領域にかけて設けられ素子領域に接続される第１コンタクトとを備える。第１コンタクトは、素子領域上の層間絶縁膜に形成された素子領域の幅よりも大きい径を有するコンタクトホールと、コンタクトホールの底部に設けられ、素子領域に達する開口を有するスペーサ膜と、スペーサ膜の開口を介して素子領域に接続されるようにコンタクトホール内に埋め込まれたコンタクトプラグとを有する。 （もっと読む）

【課題】コンタクト孔に埋め込まれる金属プラグの材料が層間絶縁膜に染み出すのを防止できる半導体装置を提供する。
【解決手段】隣り合う２つのメモリセル１のサイドウォール間の不純物拡散領域に電気的接続されるコンタクトプラグ４０が、層間絶縁膜１８を貫通して設けられている。コンタクト孔４１の側壁は、層間絶縁膜１８より緻密なシール膜４２で覆われている。コンタクトプラグ４０は、シール膜４２の表面およびコンタクト孔４１の底面部を覆うように形成されたバリアメタル膜４３と、バリアメタル膜４３に包囲された状態でコンタクト孔４１内に埋め込まれた金属プラグ４４とを含む。 （もっと読む）

【課題】サイドウォール間に層間絶縁膜を埋め込むときに埋め込み不良の発生を防止できる半導体装置の製造方法を提供する。
【解決手段】シリコン基板２の表面上に、ゲート酸化膜６、ポリシリコン層（第１ゲート層）９、タングステンシリサイド層（第２ゲート層）１０および絶縁層８が形成される。絶縁層８が所定のゲートパターンにエッチングされる。タングステンシリサイド層１０が前記所定のゲートパターンにエッチングされる。タングステンシリサイド層１０の側壁が後退される。この後、ポリシリコン層９が前記所定のゲートパターンにエッチングされる。ゲート酸化膜６が前記所定のゲートパターンにエッチングされる。 （もっと読む）

【課題】製造工程を簡略化することの可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１１上に、ダミーゲート電極及びダミーコンタクトプラグの側面を覆う層間絶縁膜１６を形成後、ダミーゲート電極、ダミーコンタクトプラグを選択的に除去して、ゲート電極形成用溝１７及びコンタクト孔１８を同時に形成し、次いで、ゲート電極形成用溝１７内、コンタクト孔１８内、及び層間絶縁膜１６の上面を覆う高誘電率絶縁膜４２を成膜し、次いで、斜めイオン注入法により、ゲート電極形成用溝１７の下部１７Ａに形成された高誘電率絶縁膜４２にイオン注入しないように、高誘電率絶縁膜４２を介して、半導体基板に不純物拡散領域１５を形成し、次いで、イオン注入された高誘電率絶縁膜４２を選択的に除去することで、ゲート電極形成用溝の下部にゲート絶縁膜を形成し、かつコンタクト孔から不純物拡散領域１５の上面を露出させる。 （もっと読む）

【課題】ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。
【解決手段】形成されるシリサイド金属ゲート相の変化を生じさせるポリＳｉゲートスタック高さの変化という欠点のないＣＭＯＳシリサイド金属ゲート集積化手法が提供される。集積化手法は、プロセスの複雑さ最小限に保ち、それによって、ＣＭＯＳトランジスタの製造コストを増加させない。 （もっと読む）

【課題】リークパスを確実に防止することができる、半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、ゲート絶縁膜を介して半導体基板上に設けられたゲート電極と、前記ゲート電極の側部に設けられた側壁絶縁膜と、前記半導体基板内における前記ゲート絶縁膜を挟むような位置に形成され、前記側壁絶縁膜により覆われた被覆領域と前記側壁絶縁膜により覆われていない露出領域とを有する、ソース又はドレイン領域と、前記ゲート電極及び前記側壁絶縁膜を覆うように形成された、エッチングストッパ膜と、前記半導体基板上に、前記エッチングストッパ膜を埋め込むように設けられた、層間絶縁膜と、前記層間絶縁膜を貫通するように設けられ、前記露出領域に接続される、第１セルコンタクトプラグとを具備する。前記エッチングストッパ膜は、前記被覆領域と前記露出領域との境界部分が完全に覆われるように、前記露出領域の一部を覆っている。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。 （もっと読む）

【課題】ストレッサ膜を有する半導体装置及びその製造方法に関し、ストレッサ膜からの応力を効率よくチャネル領域に印加してＭＩＳＦＥＴの電流駆動能力を向上しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に、素子領域を画定する素子分離絶縁膜を形成し、素子領域上に、ゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側の半導体基板内にソース／ドレイン領域を形成し、ゲート電極及びソース／ドレイン領域が形成された半導体基板上に第１の絶縁膜を形成し、素子分離絶縁膜の端部に生じた窪み内に第１の絶縁膜が残存するように第１の絶縁膜をエッチバックし、半導体基板上に、半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する。 （もっと読む）

【課題】信頼性の高い半導体装置を高い製造歩留まりで提供し得る半導体装置及びその製造方法を提供する。
【解決手段】第１応力膜３８上に第１ストッパ膜３９及び第２ストッパ膜４０を形成する工程と、第１領域２を覆う第１マスク６０をマスクとし、第１ストッパ膜をストッパとして、第２領域４内の第２ストッパ膜をエッチングするとともに、第１領域のうちの第２領域に近接する部分の第２ストッパ膜をサイドエッチングする工程と、第２ストッパ膜とエッチング特性が異なる第２応力膜４２を形成する工程と、第２領域を覆い、第１領域側の端面が第２ストッパ膜上に位置する第２マスクとし、第２ストッパ膜をストッパとして、第２応力膜の一部が第１応力膜の一部及び第２ストッパ膜の一部と重なり合うように第２応力膜をエッチングする工程と、第１領域と第２領域との境界部におけるゲート配線２０に達するコンタクトホールを形成する工程とを有している。 （もっと読む）

【課題】導電部の欠損を防止すること。
【解決手段】Ａｌ含有膜２からなるゲートラインＬｇやコンタクト部４２などの導電部を形成する際に、下層保護導電膜／Ａｌ含有膜／上層保護導電膜の導体膜を成膜した後、その導体膜に改質処理として酸化処理を施して、上層保護導電膜３で覆われずにピンホールＰから露出してしまったＡｌ含有膜２部分に酸化保護領域４を形成することによって、Ａｌ含有膜２がレジストの剥離液などに晒されて消失してしまうことを防ぎ、導電部の欠損を防止した。 （もっと読む）

【課題】ゲート絶縁膜にＨＫ絶縁膜を用いたＭＩＳ構造の半導体装置において、ＨＫ絶縁膜端部近傍における酸素過剰領域の発生に起因するトランジスタ特性の劣化を防止する。
【解決手段】半導体基板１００上にゲート絶縁膜１０８ａ、１０８ｂを介してゲート電極１０９ａ、１０９ｂが形成されている。ゲート電極１０９ａ、１０９ｂの側面上に導電性酸化物からなるサイドウォールスペーサ１１１ａ、１１１ｂが形成されている。 （もっと読む）

【課題】本発明はゲート構造物として高誘電率を有する物質として、高誘電率を有する物質からなるゲート絶縁膜を含む半導体装置及びその製造方法に関する。
【解決手段】半導体装置及びその製造方法において、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含むことを特徴とする。 （もっと読む）