【課題】基板表面側でトランジスタとストレージノード電極との接続を低抵抗で実現する。
【解決手段】トレンチ３を形成し、トレンチの内壁にカラー酸化膜４を形成し、不純物が導入されている半導体材料を、前記カラー酸化膜４が形成されているトレンチ内に埋め込んでストレージノード電極５を形成する。ストレージノード電極５に隣接した基板領域に、ソース・ドレイン領域１１を有するトランジスタＴＲを形成する。ソース・ドレイン領域１１とストレージノード電極５とがカラー酸化膜４を挟んで近接する箇所を、半導体材料のエッチングレートに比べ絶縁材料のエッチングレートが大きい条件でエッチングする。このエッチングによりカラー酸化膜４が基板深部側に後退した部分４Ａが形成され、そこに非晶質シリコンなどの半導体材料を埋め込んで半導体接続層１５Ａを形成する。半導体接続層１５Ａおよび周囲の半導体部に半導体と金属の合金層１９を形成し、当該合金層１９によりソース・ドレイン領域１１とストレージノード電極５とを電気的に接続する。 （もっと読む）

【課題】 ＦＩＮＦＥＴと一体化した平坦基板デバイス及びその製造方法を提供すること。
【解決手段】 フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）と一体化した平坦基板デバイス（１００）、及び、その製造方法は、基板（１０３）と、基板（１０３）上の埋め込み分離層（１０５）と、埋め込み分離層（１０５）上の半導体層（１１５）と、を含むシリコン・オン・インシュレータ（ＳＯＩ）ウエハ（１０１）を含む。構造体（１００）は、さらに、埋め込み分離層（１０５）上のＦｉｎＦＥＴ（１３０）と、基板（１０３）に一体化された平坦型電解効果トランジスタ（ＦＥＴ）（１３１）と、を含み、ＦＥＴゲート（１２７）は、ＦｉｎＦＥＴゲート（１２５）に対して高さの違いは極くわずかである。構造体（１００）は、さらに、基板（１０３）に構成された逆型ウェル領域（１０４、１０６、１０８、１１０）を含む。一実施形態においては、構造体（１００）は、さらに、基板（１０３）に構成された浅いトレンチ分離領域（１１１）を含む。 （もっと読む）

【課題】均一で良好な特性を有する半導体金属合金層を有する半導体装置の製造方法を提供する。
【解決手段】本発明にかかる半導体装置の製造方法は、（ａ）半導体層１０の上方にゲート絶縁層２０を形成する工程と、（ｂ）前記ゲート絶縁層の上方にゲート電極２２を形成する工程と、（ｃ）前記半導体層の上方の所定の領域にレジスト層を形成する工程と、（ｄ）前記レジスト層に覆われていない領域の半導体層の表面４０をアモルファス化する工程と、（ｅ）前記半導体層の上方に金属層３２ａを形成する工程と、（ｆ）アモルファス化された前記半導体層と、前記金属層とを反応させるために熱処理を行う工程と、を含む。 （もっと読む）

【課題】
ソース／ドレイン層での金属シリサイド膜の突き抜けやリーク電流の発生を抑えること。
【解決手段】
金属シリサイドのみからなるゲート６と、ソース／ドレイン層９上に形成されるとともに、ゲート６の膜厚よりも薄く、かつ、シリコン基板２のシリサイド化を抑制するシリサイド化抑制成分を含む金属シリサイド膜１０と、を備えることを特徴とする。 （もっと読む）

【課題】 高いＯＮ電流を有し、しかも消費電力の低いＣＭＯＳ回路を実現するためのＭＩＳトランジスタ構造を提供する。
【解決手段】 ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）とｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のそれぞれのゲート絶縁膜５は、酸化ハフニウム膜で構成されている。また、ゲート電極１８は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比がほぼ１（ＰｔＳｉ_x：ｘ＝１）のＰｔシリサイド膜で構成されている。ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極１７は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比が１未満（ＰｔＳｉ_x：ｘ＜１）のＰｔシリサイド膜で構成され、ゲート電極１７のフェルミレベルピニングが抑制されている。 （もっと読む）

【解決手段】ノンドープＧａＮからなるチャネル層（１）と、チャネル層（１）の表面上に形成されたｎ型のＡｌ_0.2Ｇａ_0.8Ｎからなるバリア層（２）と、バリア層（２）上に選択的に形成されたｐ型のＡｌ_0.1Ｇａ_0.9Ｎからなる半導体層（３）と、半導体層（３）の両側のうちの一方側に位置するバリア層（２）上に形成されたドレイン電極（４）と、少なくとも半導体層（３）とドレイン電極（４）との間で半導体層（３）に隣接する位置のバリア層（２）上に形成された絶縁膜（７）と、絶縁膜（７）上に形成されたフィールドプレート電極（８）とを有するパワー半導体素子。
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【課題】 共役ポリマーをベースとした分子スケールの電子素子を大量生産するために、単一分子ワイヤを製造する方法を提供する。
【解決手段】 本発明の分子ワイヤ２４の製造方法は、ハロゲン２１を含む共役モノマー溶液中に導電性基板２０を浸漬し、導電性基板２０の表面にハロゲン２１を吸着させるステップと、導電性基板２０を電極として、導電性基板２０に第１パルスを印加し、ハロゲン２１が吸着された導電性基板２０の表面に共役モノマー２２が２つ以上重合したオリゴマー２３を生成させるステップと、導電性基板２０に第２パルスを印加し、ハロゲン２１が吸着された導電性基板２０の表面に沿ってオリゴマー２３に共役モノマー２２を重合させるステップとを含む。 （もっと読む）

【課題】 電気的に伝導的な電子素子要素の製造のために適した、液体プロセス可能（processable）な、安定した、銀含有の、ナノ粒子組成、を低コストで準備する。
【解決手段】 銀化合物、還元剤、安定剤、及び、オプショナルな溶媒を含む反応混合物内で、熱的に除去可能な安定剤の存在下で、銀化合物を、ヒドラジン化合物を含む還元剤と反応させて、銀含有ナノ粒子の表面上の安定剤の分子を伴った、複数の銀含有ナノ粒子を形成すること、を含む工程（process）。 （もっと読む）

【課題】 Ｈｉｇｈ−ｋ膜を用いたＭＩＳＦＥＴの電子移動度および正孔移動度を共に増加させ高性能の相補型ＭＩＳＦＥＴを形成する。
【解決手段】 シリコン基板１の表面部にｐウェル層２およびｎウェル層３が形成され、素子分離領域４により区画されたｎチャネルＭＩＳＦＥＴには、窒素添加のないｎチャネル界面層５、窒素添加のないｎチャネル高誘電体ゲート絶縁膜６およびｎチャネルゲート電極７が形成されている。そして、ｎ型ソース・ドレイン拡散層８が設けられている。これに対して、ｐチャネルＭＩＳＦＥＴでは、窒素添加のｐチャネル界面層９、窒素添加のｐチャネル高誘電体ゲート絶縁膜１０およびｐチャネルゲート電極１１が形成されている。そして、ｐ型ソース・ドレイン拡散層１２が設けられている。 （もっと読む）

【課題】メモリセルトランジスタにおけるトランジスタ特性の劣化と、周辺回路用トランジスタにおけるゲートエッジの電界集中とをともに回避し得る半導体装置及びその製造方法を得る。
【解決手段】フローティングゲート３の底面端部及び上面端部には、熱酸化膜４のバーズビーク形状５がそれぞれ形成されている。また、コントロールゲートの底面端部には、熱酸化膜１０のバーズビーク形状１１が形成されている。ゲート長方向に関する熱酸化膜４の寸法は、ゲート長方向に関する熱酸化膜１０の寸法よりも小さい。バーズビーク形状５は、バーズビーク形状１１よりも小さい。また、バーズビーク形状５は、周辺回路用トランジスタのゲート電極（ポリシリコン膜３６）の底面端部に形成される熱酸化膜３７のバーズビーク形状３８（図１２）よりも小さい。 （もっと読む）

【課題】 トランジスタの閾値を十分制御することのできるシリサイドゲート電極を作成できる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、（ａ）シリコン基板の複数の活性領域上に、夫々、ゲート絶縁膜、多結晶シリコン層を含む積層構造を形成する工程と、（ｂ）前記多結晶シリコン層の各々にｎ型またはｐ型の不純物を注入する工程と、（ｃ）前記多結晶シリコン層の各々に注入された不純物を活性化する工程と、（ｄ）工程（ｃ）の後、前記各多結晶シリコン層を覆ってシリサイド反応可能な金属層を堆積する工程と、（ｅ）全記多結晶シリコン層と前記金属層との間でシリサイド化反応を生じさせ、前記多結晶シリコン層の全厚さがシリサイド化されたゲート電極を形成する工程と、を含む。 （もっと読む）

【課題】 微粒子とこの微粒子に結合した有機半導体分子とによって導電路が形成され、その導電性が電界によって制御されるように構成された半導体装置及びその製造方法であって、デバイス構造を工夫することによって性能が向上した半導体装置及びその製造方法を提供することにある。
【解決手段】 金などの微粒子１０と、この微粒子に結合した有機半導体分子１３との結合体を電極２の上に層状に形成し、電極２の反対側の結合体層の面上に電極６を設け、電極２と電極６との間の結合体層の膜厚方向に形成された導電路の導電性を、ゲート電極４を通じて制御する縦型電界効果トランジスタを形成する。上記結合体層では微粒子１０と有機半導体分子１３とが交互に結合したネットワーク型の導電路が形成される。この導電路では、有機半導体分子内の導電路が微粒子内の導電路によって連結され、有機半導体分子内の移動度を最大限に利用することができる。 （もっと読む）

（ａ）（ｉ）モノマーを含む前駆物質をプラズマ重合すること、および（ｉｉ）モノマーのインターポリマー化単位のポリマーを１つ以上含むターゲットからスパッタリングすることからなる群から選択されたプラズマによる堆積技術を用いて、実質的にフッ素化されていないポリマー層を誘電体層上に堆積する工程であって、前記モノマーが芳香族モノマー、実質的に炭化水素のモノマー、およびそれらの組合せからなる群から選択される工程と、（ｂ）有機半導体層を前記ポリマー層に隣接して堆積する工程とによる、電子デバイスの製造方法。
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【課題】 段差のある部位に電極又は配線等を形成する工程を含む薄膜トランジスタの製造方法において、該段差部位に簡便且つ確実に積層膜或いは連結膜を形成することが可能な方法を提供する。
【解決手段】 本発明の製造方法は、半導体層８４上であって当該半導体層８４の略中央部に位置する第１バンク部３１ｂと、半導体層８４の周縁であって、該半導体層８４を取り囲む形にて形成される薄膜部３２と該薄膜部３２を取り囲む形にて形成される厚膜部３３とを有する第２バンク部３１ａと、を含むバンクを形成する工程と、薄膜部３２と第１バンク部３１ｂとに取り囲まれた領域内に、導電材料を含む第１機能液６０を、半導体層８４を覆う形にて配置する工程と、該第１機能液を乾燥させて第１導電膜を得る工程とを含み、その後、薄膜部３２を除去して、該除去領域に第２導電膜を形成することを特徴とする。 （もっと読む）

【課題】 ソースおよびドレインにおける接合リークを抑制し、膜厚が互いに異なるシリサイドをゲート電極に含むトランジスタを同一半導体基板上に備えた半導体装置を提供する。
【解決手段】 半導体基板１０の表面に形成された第１のソース層１３ａおよび第１のドレイン層２３ａとこの上に形成された第１のシリサイド層１４ａと、半導体基板表面に設けられた第１のゲート絶縁膜５ａ上に形成され、第２のシリサイド層２０ａを有する第１のゲート電極６ａと、前記第１のゲート電極の側壁に設けられたシリコン窒化膜９ａとを含む第１のトランジスタ１０１および、半導体基板１０の表面に形成された第２のソース層１３ｂおよび第２のドレイン層２３ｂと、この上に形成され、第１のシリサイド層１４ａと膜厚が同じである第３のシリサイド層１４ｂと、半導体基板表面に設けられたゲート絶縁膜５ｂ上に形成され、第２のシリサイド層２０ａと膜厚が異なる第４のシリサイド層２０ｂを有する第２のゲート電極６ｂとを含む第２のトランジスタ１０２、を備えている。 （もっと読む）

【課題】本発明は、無線チップのコストを下げることを課題とする。また、無線チップの大量生産を可能として、無線チップのコストを下げることを課題とする。さらに、小型・軽量な無線チップを提供することを課題とする。
【解決手段】本発明は、ガラス基板や石英基板から剥離された薄膜集積回路が第１の基体と第２の基体に設けられた無線チップを提供する。本発明の無線チップは、シリコン基板からなる無線チップと比較して、小型、薄型、軽量を実現する。本発明の無線チップが含む薄膜集積回路は、少なくとも、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ ｄｒａｉｎ）構造のＮ型の薄膜トランジスタと、シングルドレイン構造のＰ型の薄膜トランジスタと、アンテナとして機能する導電層とを有することを特徴とする。 （もっと読む）

【課題】高耐圧／低オン抵抗の窒化物系半導体装置を提供する。
【解決手段】窒化物系半導体装置は、窒化物系半導体から実質的になる第１半導体層１と、第１半導体層上に配設されたノンドープ若しくは第１導電型の窒化物系半導体から実質的になる第２半導体層２と、を有する。第１及び第２半導体層はヘテロ界面を形成する。第２半導体層上にゲート電極１１が配設される。ゲート電極を間に挟むように第２半導体層の表面内に第１及び第２トレンチ３、４が形成される。第１及び第２トレンチの表面内に、第１及び第２半導体層よりも低抵抗の拡散層から実質的になる第１導電型の第３及び第４半導体層５、６が形成される。第３及び４半導体層にソース電極１５及びドレイン電極１６が電気的に接続される。 （もっと読む）

【課題】 高誘電率膜により構成されたゲート絶縁膜と、Ｐ型不純物を含む多結晶シリコン膜により構成されたゲート電極とを含む半導体装置において、閾値電圧の増加を抑制する。
【解決手段】 Ｐ型ＭＯＳＦＥＴ１２０は、半導体基板（Ｎウェル１０２ｂ）と、半導体基板上に形成され、Ｈｆ、Ｚｒ、およびランタノイド元素のいずれかからなる群から選択される第一の元素と、ならびにＮとを含むシリケート化合物を含む高誘電率膜１０８により構成されたゲート絶縁膜と、ゲート絶縁膜上に形成されるとともに、Ｐ型不純物を含む多結晶シリコン膜１１４により構成されたゲート電極と、ゲート絶縁膜とゲート電極との間に形成され、第一の元素と多結晶シリコン膜１１４との反応を阻止するとともに、比誘電率が８以上の阻止酸化膜１１０と、を含む。 （もっと読む）

【課題】 高誘電率ゲート絶縁膜やメタルゲート電極を採用する場合に、仕事関数の変動を抑えて閾値電圧の変動量を低く抑えることができるようにし、ゲートリーク電流の増大を抑えて、信頼性の低下を招かないようにする。
【解決手段】 半導体装置を、ゲート電極１がメタルゲート電極であるか、又は、ゲート絶縁膜４が高誘電率ゲート絶縁膜である場合に、ゲート電極１とゲート絶縁膜４との間に、ゲート電極１側から順に、シリコン酸化膜２、シリコン窒化膜３を備えるものとする。 （もっと読む）

本発明は、半導体デバイス中に少なくとも１つのコンタクトを提供する方法およびシステムを提供する。半導体デバイスは、基板（２０１）、エッチング停止層（２４０）、このエッチング停止層（２４０）上にある層間絶縁膜（２５０）、層間絶縁膜（２５０）上にある反射防止（ＡＲＣ）層（２６０）、およびエッチング停止層（２４０）より下にある少なくとも１つの構造を含んでいる。少なくとも１つのアパーチャを有しているとともに、このＡＲＣ層（２６０）上にあるレジストマスクを提供する。このアパーチャは、ＡＲＣ層（２６０）の露出した部分上方にある。この方法およびシステムは、エッチング停止層（２４０）を貫通してエッチングすることなく、露出したＡＲＣ層（２６０）およびその下にある層間絶縁膜（２５０）をエッチングすることを含む。これにより、少なくとも１つのコンタクトホールの一部を提供する。この方法とシステムはまた、原位置でレジストマスクを除去し、少なくとも１つのコンタクトホールを原位置に提供すべく、コンタクトホールの一部において露出したエッチング停止層（２４０）の一部を除去し、コンタクトホールを導電材料で充てんすることを含む。
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