【課題】ｎ型ＦＥＴ及びｐ型ＦＥＴ（電界効果トランジスター）のうち、一方のＦＥＴの電流駆動能力の低下を抑制し、他方のＦＥＴの電流駆動能力の向上を図る。
【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを覆うように、第１の膜を形成する工程と、その後、ｐ型（ｎ型）ＦＥＴ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程とを有し、ｎ型（ｐ型）ＦＥＴのチャネル形成領域には、ｎ型（ｐ型）ＦＥＴ上の前記第１の膜によって、主として、ｎ型（ｐ型）ＦＥＴのゲート電極のゲート長方向に引張（圧縮）応力が発生しており、不純物を打ち込む工程によって、前記ｐ型（ｎ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力は、ｎ型（ｐ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力よりも小さくなっている。 （もっと読む）

【課題】周辺回路における回路動作の遅延を低減できる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１１上に所定間隔を空けて形成され、ゲート絶縁膜１、浮遊ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４をそれぞれ有する複数のメモリセルＭＣと、メモリセルＭＣの浮遊ゲート電極２の側面、ゲート間絶縁膜３の側面、及び制御ゲート電極４の側面に形成され、空隙を有する側壁絶縁膜１８Ｂと、基板１１上に形成され、ゲート絶縁膜１、第１ゲート電極２、ゲート間絶縁膜３、及び制御ゲート電極４を有する周辺トランジスタＰＴと、周辺トランジスタＰＴの第１ゲート電極２の側面、ゲート間絶縁膜３の側面、及び制御ゲート電極４の側面に形成され、空隙１９Ａを有する側壁絶縁膜１８Ａとを備える。基板１１上の最も低い位置にある空隙１９Ａの上端は、ゲート間絶縁膜３より基板１１上の低い位置にある。 （もっと読む）

【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 （もっと読む）

【課題】 低抵抗の埋め込み配線を備える基板の製造方法を提供する。
【解決手段】 始めに半導体用基板１００の第１面Ｓ１上に導電層１２０を形成する。次に、導電層１２０をパターニングして第１方向に延長する線形の導電層パターン１２２を形成する。導電層１２０をパターニングするとき露出する半導体用基板１００をエッチングして導電層パターン１２０の下部に第１方向に延長する線形の半導体パターン１０４を形成する。次に導電層パターン１２０および半導体パターン１０４上に絶縁層１５０を形成する。半導体用基板１００の第１面Ｓ１側の絶縁層１５０が支持基板１６０と当接するように支持基板１６０上に配置する。次に半導体用基板１００のイオン注入層１０２側の絶縁層１５０が露出するように半導体用基板１００を除去する。これにより、導電層パターン１２０は、半導体パターン１０４の埋め込み配線として利用することができる。 （もっと読む）

【課題】電極パッド直下の領域を有効領域とする半導体装置の提供を目的とする。
【解決手段】本発明の半導体装置は、半導体層上に設けられた、シリサイド膜からなるエミッタ電極７と、エミッタ電極７上に形成された絶縁膜１０と、絶縁膜１０上に形成されたＡｌからなる電極パッド８とを備える。 （もっと読む）

【課題】基板表面を腐食することなく微粒子付着による汚染、有機物汚染及び金属汚染を同時に除去することができ、しかも水リンス性も良好で、短時間で基板表面を高清浄化することができる半導体デバイス用基板洗浄液を提供する。
【解決手段】
半導体デバイス製造における化学的機械的研磨工程の後に行われる、半導体デバイス用基板の洗浄工程に用いられる洗浄液であって、以下の成分（Ａ）〜（Ｄ）を含有してなる半導体デバイス用基板洗浄液。
（Ａ）有機酸
（Ｂ）スルホン酸型アニオン性界面活性剤
（Ｃ）ポリビニルピロリドン及びポリエチレンオキシド−ポリプロピレンオキシドブロック共重合体から選ばれる少なくとも１種の高分子凝集剤
（Ｄ）水 （もっと読む）

【課題】 エアギャップ構造を簡易な方法で形成する。
【解決手段】 本発明の一態様の半導体装置の製造方法によれば、半導体基板上に導電層を含む被加工膜を形成する工程と、前記被加工膜上にダミー膜を形成する工程と、を備えている。さらに、前記ダミー膜を所望の形状にデポ条件の異方性エッチングにより加工する工程と、前記被加工膜を所望の形状に異方性エッチングにより加工する工程と、前記所望の形状に加工された被加工膜上の前記ダミー膜を異方性エッチングにより除去する工程と、前記被加工膜上に上層膜を形成する工程と、を備えている。 （もっと読む）

【課題】回路を形成した半導体ウェハをダイシングするときに発生するクラックの伝搬を抑制する。
【解決手段】ウェハ１上のチップ領域２にＭＯＳトランジスタＴ１及び配線３１，４８,５４，６４，６４を形成すると共に、チップ領域２内でＭＯＳトランジスタＴ１及び配線３１，４８,５４，６４，６４を囲むガードリング７６を形成する。また、ウェハ１上のスクライブライン領域３には、チップ領域２に第１層の配線３１を形成するときに、第１の応力吸収パターン３３を同時に形成する。さらに、最上層の配線７４を形成するときに、第２の応力吸収パターン７７を同時に形成する。各応力吸収パターン３３，７７は、チップ領域２を囲むように連続して形成され、スクライブライン領域３の中心線ＳＣを跨ぐベタパターンである。ダイシング時には、第１及び第２の応力吸収パターン３３，７７の一部が残るようにウェハ１を切断する。 （もっと読む）

【課題】半導体装置の配線間の容量低減を実現するとともに、ミスアライメント・ビアを対策する。
【解決手段】配線上及び配線間のスペース領域に絶縁膜７４を形成し、隣接配線間隔が狭い配線の上面を露出するスルーホールの周辺領域の絶縁膜７４をリザーバーとして残して、周辺領域以外の絶縁膜７４を除去し、絶縁膜７４が除去された配線間のスペース領域に空隙を残しつつ、配線上に絶縁膜７７を形成する。 （もっと読む）

【課題】本発明は、接続不良を抑制したコンタクト形成方法を備える半導体装置を提供するものである。
【解決手段】半導体装置は、配線層を備える第１の回路領域と、第１の回路領域の上に形成された絶縁膜と、絶縁膜の上に形成され、シリサイド膜を備える第２の回路領域と、配線層上に設けられ、配線層と電気的に接続された下部コンタクトと、下部コンタクト上に設けられ、下部コンタクトと前記シリサイド膜とを電気的に接続する上部コンタクトとを有する。 （もっと読む）

【課題】半導体装置とその製造方法において、ヒューズの微細化を図ること。
【解決手段】シリコン基板１に素子分離絶縁膜２を形成する工程と、素子分離絶縁膜２の上に第１の絶縁膜１３を形成する工程と、第１の絶縁膜１３にスリット１３ｘを形成する工程と、スリット１３ｘを通じて素子分離絶縁膜２をウエットエッチングして凹部２ｂを形成する工程と、凹部２ｂとスリット１３ｘの各々の内面に第２の絶縁膜２４を形成することにより、第２の絶縁膜２４によりスリット１３ｘを塞ぎつつ、凹部２ｂ内にボイド２４ａを形成する工程と、ボイド２４ａの上の第２の絶縁膜２４にホール２５ｂを形成し、ホール２５ｂ内にボイド２４ａを露出させる工程と、露出したボイド２４ａとホール２５ｂのそれぞれの中に導電膜２７を形成することによりヒューズFを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】ストレッサ膜を有する半導体装置及びその製造方法に関し、ストレッサ膜からの応力を効率よくチャネル領域に印加してＭＩＳＦＥＴの電流駆動能力を向上しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に、素子領域を画定する素子分離絶縁膜を形成し、素子領域上に、ゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側の半導体基板内にソース／ドレイン領域を形成し、ゲート電極及びソース／ドレイン領域が形成された半導体基板上に第１の絶縁膜を形成し、素子分離絶縁膜の端部に生じた窪み内に第１の絶縁膜が残存するように第１の絶縁膜をエッチバックし、半導体基板上に、半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する。 （もっと読む）

【課題】歩留まりの低下を抑制する半導体装置及びその製造方法を提供する。
【解決手段】実施の形態の半導体装置１は、配線２０を有する配線層１１ｂと、配線層１１ｂ上に形成された層間絶縁膜２６と、層間絶縁膜２６上に形成され、上部がシリサイド化されたアモルファスシリコン層２７を有するＴＦＴ１４と、ＴＦＴ１４上に、層間絶縁膜４７を介して形成された配線５０を有する配線層１２ａと、層間絶縁膜４７、アモルファスシリコン層２７及び層間絶縁膜２６を貫通し、第１及び第２の配線を電気的に接続するコンタクトプラグ３２と、を備える。 （もっと読む）

【課題】信頼性が損なわれるのを防止しつつ、電気的特性の良好な半導体装置を提供する。
【解決手段】半導体基板１０上に、化学気相堆積法により、シリコンと酸素と炭素とを含む絶縁膜４２を形成する工程と、絶縁膜を形成する工程の後、３５０℃以下の温度で加熱しながら絶縁膜に対して紫外線キュアを行う工程と、紫外線キュアを行う工程の後、絶縁膜に対してヘリウムプラズマ処理を行う工程とを有している。 （もっと読む）

【課題】半導体装置においてショートを生じることを防ぐことができる、半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板に所定の間隔で設けられた一対の不純物拡散領域と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側面及び前記ゲート絶縁膜の両側面を覆う、絶縁性の一対のサイドウォールスペーサーと、ゲート電極の上面に形成されたシリサイド金属膜と、を備える。サイドウォールスペーサーは、上下に積み重ねられた下部サイドウォールスペーサーと上部サイドウォールスペーサーとを有する。 （もっと読む）

【課題】歩留まりに優れた構造を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に形成されており、配線および絶縁層により構成された配線層が複数積層された多層配線層と、平面視において、基板内の記憶回路領域に形成されており、多層配線層内に埋め込まれた少なくとも１以上の容量素子および周辺回路を有する記憶回路と、平面視において、基板内の憶回路領域とは異なる領域である論理回路領域に形成された論理回路と、を備え、容量素子は、下部電極、容量絶縁膜、上部電極、埋設電極および、上部接続配線で構成されており、上部接続配線と埋設電極とは、同一の材料かつ一体に構成されており、上部接続配線と下部電極との間には、論理回路を構成する前記配線が少なくとも１以上設けられており、上部接続配線の上面と、上部接続配線と同じ配線層に形成された論理回路を構成する配線の上面とが、同一面を構成する。 （もっと読む）

【課題】サリサイド構造を有するＭＩＳ型電界効果トランジスタにおいて、ゲート電極とソース・ドレインコンタクトとの間の短絡を防止する。
【解決手段】ゲート電極１７５上にはシリサイド層２３０が形成されている。シリサイド層２３０の上面は、シリサイド層２３０の中央から両端に向けて低くなっており、当該両端におけるシリサイド層２３０の上面の高さは、オフセットスペーサ１８０の高さ以下である。 （もっと読む）

【課題】トランジスタの特性を劣化させることなくポリシリコン抵抗素子を製造できる半導体装置の製造方法を提供する。
【解決手段】半導体基板３０の抵抗素子形成領域に抵抗素子となるポリシリコン膜３５ａを形成するとともに、トランジスタ形成領域にポリシリコンゲート３５ｂ及び高濃度不純物領域４０を形成する。その後、全面に絶縁膜４１を形成した後、トランジスタ形成領域をフォトレジスト膜４２で覆い、ポリシリコン膜３５ａに導電性不純物をイオン注入する。次いで、フォトレジスト膜４２をアッシングにより除去する。このとき、トランジスタは絶縁膜４１に覆われているため、アッシングによるダメージが回避される。また、抵抗素子領域に導入された導電性不純物が大気中のＯ及びＨと反応して酸が発生しても、ポリシリコンゲート及び高濃度不純物領域４０が酸により溶解することが回避される。 （もっと読む）

【課題】ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を向上させる。また、半導体装置の製造工程を簡略化する。
【解決手段】ＳＯＩ基板ＳＢ上に形成された複数のｎチャネル型ＭＯＳＦＥＴＱｎを有する半導体装置において、ＢＯＸ膜の下部の支持基板の上面に拡散層であるｎ^＋型半導体領域を形成し、ｎ^＋型半導体領域と電気的に接続され、素子分離領域１を貫くコンタクトプラグＣＴ２を形成することで、支持基板の電位を制御する。ＳＯＩ基板ＳＢの平面において、各ｎチャネル型ＭＯＳＦＥＴＱｎは第１方向に延在しており、第１方向に複数形成されて隣り合うコンタクトプラグＣＴ２同士の間に配置された構造とする。 （もっと読む）

【課題】信頼性の向上に寄与し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０にトランジスタ３６を形成する工程と、半導体基板上に、トランジスタを覆う第１のシリコン窒化膜３８を形成する工程と、第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程と、ＮＨ_４Ｆラジカルを供給する工程の後、第１のシリコン窒化膜に対して熱処理を行う工程と、熱処理を行う工程の後、第１のシリコン窒化膜上に第２のシリコン窒化膜を形成する工程とを有している。 （もっと読む）