【課題】銅を用いた多層配線を有する半導体装置を高性能化する。
【解決手段】シリコン基板上に第１配線層用絶縁膜Ｚ１を形成し、第１配線層用絶縁膜Ｚ１に第１配線用孔部Ｈ１を形成する。その後、第１配線用孔部Ｈ１の側壁および底面を覆うようにして、タンタルまたはチタンを含む下部バリア導体膜ｅｂ１と、ルテニウムを主体とする上部バリア導体膜ｅｔ１とからなる第１配線用バリア導体膜ＥＭ１を形成する。続いて、上部バリア導体膜ｅｔ１をシード層として、電気めっき法により、銅を主体とする第１配線用導体膜ＥＣ１を形成し、ＣＭＰ法により第１配線用導体膜ＥＣ１を第１配線用孔部Ｈ１に埋め込む。特に、上部バリア導体膜ｅｔ１として、１〜５％の濃度で炭素を含ませるようにして、ルテニウムを主体とする導体膜を形成する。 （もっと読む）

【課題】 半導体装置の製造方法に関し、シリサイドを構成する金属のサイドウォールの直下への潜り込みの影響を低減する。
【解決手段】 シリコン基板上にゲート電極を形成する工程と、ゲート電極の側壁に、第１絶縁膜による第１サイドウォールと、第１サイドウォール上にあって、第１絶縁膜とはエッチング特性の異なる第２絶縁膜による第２サイドウォールを形成する工程と、シリコン基板および第２サイドウォールを含む表面に金属をスパッタリングにより堆積させ、金属の一部をシリコン基板に侵入させる工程と、シリコン基板上に堆積した金属を除去する工程と、金属の除去工程の後に熱処理を行って、スパッタリングによってシリコン基板に侵入した金属とシリコン基板中のシリコン原子とを反応させてシリサイド層を形成する工程とを備える。 （もっと読む）

【課題】多層配線を有する半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１上に第１配線用絶縁膜ＩＭ１を形成し、第１配線用絶縁膜ＩＭ１に配線溝ＴＭ１を形成する。その後、配線溝ＴＭ１に銅を主体とする導体膜を埋め込むことで配線ＭＷ１を形成する。続いて、配線ＭＷ１上にキャップ導体膜ＭＣ１を形成した後、キャップ導体膜ＭＣ１に表面研磨を施す。特に、キャップ導体膜ＭＣ１はＡＬＤ法によって配線ＭＷ１上に選択的に形成する。 （もっと読む）

【課題】信頼性の向上に寄与し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上にトランジスタ３４を形成する工程と、半導体基板上及びトランジスタ上に複数の部分膜３６ａ、３８ａ、４０ａ、４２を積層することにより、複数の部分膜を有する第１の絶縁層４４を形成する工程と、第１の絶縁層上に、第１の絶縁層とエッチング特性が異なる第２の絶縁層４６を形成する工程と、第１の絶縁層をエッチングストッパとして、第２の絶縁層をエッチングすることにより、第２の絶縁層にコンタクトホールを形成する工程と、コンタクトホール内に露出する第１の絶縁層をエッチングする工程とを有し、第１の絶縁層を形成する工程では、複数の部分膜のうちの最上層の部分膜以外の部分膜に対して膜を収縮させるキュア処理を行い、複数の部分膜のうちの最上層の部分膜に対してキュア処理を行わない。 （もっと読む）

【課題】信頼性の高い半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板と、半導体基板の第１面側に形成された半導体素子と、半導体基板の第１面側に形成されて半導体素子と電気的に接続された配線を有する配線層と、半導体基板の第１面側に形成された電極パッド部と、半導体基板の第１面からその反対側の第２面まで貫通する貫通孔内に形成された貫通電極とを備え、前記電極パッド部は、半導体基板の第１面に部分的に積層された単一導電層と、単一導電層に積層された混成導電層とを有し、前記単一導電層は、貫通電極と電気的に接続する導電領域部からなり、前記混成導電層は、単一導電層と前記配線とを電気的に接続する導電領域部と、単一導電層と配線とを電気的に絶縁する絶縁領域部とが混成されてなる半導体装置。 （もっと読む）

【課題】チャネル領域に印加される応力分布のピークとソース領域近傍に発生する電位分布のピークの位置を最適化することで、キャリア速度を向上させて飽和電流特性を向上させることを可能にする。
【解決手段】半導体基板１１に形成されたチャネル領域１２と、前記チャネル領域１２の一方側に形成されたソース領域１９と、前記チャネル領域１２の他方側に形成されたドレイン領域２０と、前記チャネル領域１２上にゲート絶縁膜１３を介して形成されたゲート電極１４と、前記チャネル領域１２に応力を印加する第１、第２応力導入層２１、２３を有し、前記チャネル領域１２と前記ソース領域１９とのｐｎ接合境界と、前記チャネル領域１２と前記ドレイン領域２０とのｐｎ接合境界の間に、前記ソース領域１９側の応力分布のピークと前記ドレイン領域２０側の応力分布のピークが位置する。 （もっと読む）

【課題】膜ストレスを制御することができる基板処理方法および基板処理装置を提供する。
【解決手段】ウエハ200を処理する空間を成す処理室201に対し、塩素を含むガスと、アンモニアガスとを交互に供給、排出して、ウエハ200に所望の薄膜を形成する基板処理方法であって、アンモニアガスの供給時間を、塩素を含むガスを供給する時間の2倍より長く供給するように制御する。 （もっと読む）

【課題】高温環境下での絶縁膜の腐食を抑制して、絶縁不良を回避した半導体装置及びその製造方法を提供することことを課題とする。
【解決手段】半導体基板１１上にエピタキシャル成長により第１絶縁膜１２が積層形成され、この第１絶縁膜１２上には、耐熱性の電極１３が選択的に形成され、この電極１３の上部には、シリカガラスを主成分とする層間絶縁膜１４が形成され、この層間絶縁膜１４の表面には絶縁バリア膜１５が形成され、この絶縁バリア膜１５の上には、Ａｌの配線１６が形成され、絶縁バリア膜１５は、絶縁性の窒化物、炭化物、窒化炭化物の単層膜、多層膜、または混合膜で構成されている。 （もっと読む）

集積回路及び形成方法は、少なくとも１つの直線的に延在する導電配線の斜端に形成されたコンタクト領域を提供する。実施形態では、コンタクトランディングパッドを有する導電配線は、マスク材料に配線をパターン化することと、材料配線の延在方向に対して角度を形成するために少なくとも１つの材料配線を切断することと、マスク材料の斜端面から拡張部を形成することと、前記材料配線及び拡張部をマスクとして用いてエッチングすることによって基本的な半導体をパターン化することとによって形成される。他の実施形態では、少なくとも１つの導電配線は、斜端面を作るように導電配線の延在方向に対して角度を付けて切断されるとともに、電気的コンタクトランディングパッドは、斜端面にコンタクトして形成される。 （もっと読む）

【課題】低抵抗の電極や配線を有する半導体装置を実現する。
【解決手段】本実施形態による配線は、ｐ型不純物が導入されたｐ型不純物層部分と、ｎ型不純物が導入されたｎ型不純物層部分と、ｐ型及びｎ型不純物が導入された（ｐ＋ｎ）型不純物層部分と、を含む半導体層と、少なくとも（ｐ＋ｎ）型不純物層部分上に形成されたシリサイド層と、を備え、（ｐ＋ｎ）型不純物層部分に含まれるｐ型不純物とｎ型不純物の総濃度は、５Ｅ２０ｃｍ^−３未満である。 （もっと読む）

【課題】 相互接続構造の信頼性及び拡張性を改善する相互接続構造のための冗長金属拡散バリア層を提供する。
【解決手段】 冗長金属拡散バリア層は、誘電体材料内に設けられた開口内に配置され、且つ開口内に存在する拡散バリア層及び導電性材料の間に配置される。冗長拡散バリア層は、Ｒｕ並びに純粋なＣｏ若しくはＮ，Ｂ及びＰのうちの少なくとも１つを含むＣｏ合金からなる単層若しくは多層構造である。 （もっと読む）

【課題】複数の絶縁膜を有する積層膜を形成する場合のスループットの向上等を実現し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、少なくともトリメチルシリルアセチレンを原料ガスとして用いて、組成の異なる複数の絶縁膜３４、３６、３８、４０を有する積層膜及び組成の異なる複数の絶縁膜５６，５８，６０，６２を有する積層膜６４を、同一の反応室内において大気開放することなく連続的に形成する工程を有している。 （もっと読む）

【課題】 極短時間アニール処理を行う際に、基板自体の損傷を抑制する半導体装置の製造方法を提供する。
【解決手段】 半導体基板上にゲート電極を形成する工程と、前記半導体基板に導電性の不純物を導入する工程と、前記半導体基板及び前記ゲート電極上に保護膜を形成する工程と、前記保護膜を形成後に前記半導体基板の裏面全面を研磨する工程と、前記半導体基板の裏面全面を研磨した後に前記半導体基板の表面が１０００℃以上での保持時間が０．１秒以下となるような加熱処理により前記不純物を活性化する工程とを備えることを特徴とする半導体装置の製造方法。 （もっと読む）

集積回路の製造において導電線対を形成する方法は、基板上に受けられるダマシン材料にトレンチを形成することを含み、導電性材料３４ａ／３５ａが、そのダマシン材料を覆ってそしてトレンチ内へ蒸着されてそのトレンチを過充填する。その導電性材料は、少なくともダマシン材料へと戻すように除去されて、そのトレンチ内に残っている導電性材料の少なくともいくらかが残される。エッチングがトレンチ内で導電性材料を通って縦方向に処理されて、トレンチ内に少なくとも第１および第２の導電線の長さの大部分に沿って横断面図において互いにミラー像となる第１および第２の導電線が形成される。他の装いが考えられる。
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【課題】低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１に、第１トランジスタ群と、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介して形成された第１ゲート電極１５と、この第１ゲート電極１５上に形成されたシリサイド層４０とを有し、第２トランジスタ群は、半導体基板１１上の絶縁膜（ライナー膜３６、第１層間絶縁膜３８）に形成したゲート形成溝４２に第２ゲート絶縁膜４３を介して形成された第２ゲート電極４７、４８を有し、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されていることを特徴とする。 （もっと読む）

【課題】純ＣｕまたはＣｕ合金のＣｕ系合金配線と半導体層との間のバリアメタル層を省略することが可能なダイレクトコンタクト技術であって、幅広いプロセスマージンの範囲においてＣｕ系合金配線を半導体層に直接かつ確実に接続することができる技術を提供する。
【解決手段】本発明の配線構造は、基板の上に、基板側から順に、半導体層と、純ＣｕまたはＣｕ合金のＣｕ系合金膜とを備えた配線構造であって、前記半導体層と前記Ｃｕ系合金膜との間に、基板側から順に、窒素、炭素、フッ素、および酸素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ、Ｏ）層と、ＣｕおよびＳｉを含むＣｕ−Ｓｉ拡散層との積層構造を含んでおり、且つ、前記（Ｎ、Ｃ、Ｆ、Ｏ）層を構成する窒素、炭素、フッ素、および酸素のいずれかの元素は、前記半導体層のＳｉと結合している。 （もっと読む）

集積回路装置が開示され、集積回路装置はＮＭＯＳゲート薄膜スタック（１２２）を覆う張力ストレス層（１４１）を有するデュアルストレスライナーＮＭＯＳデバイス（１１０）と、ＰＭＯＳゲート薄膜スタック（１２３）を覆う圧縮ストレス層（１４２）を有するデュアルストレスライナーＰＭＯＳデバイス（１１１）と、張力ストレス層（１４１）とＮＭＯＳゲート薄膜スタック（１２４）との間に延在するストレス低減層（１３１ａ）を有する低減ストレスのデュアルストレスライナーＮＭＯＳデバイス（１１２）と、圧縮ストレス層（１４２）とＰＭＯＳゲート薄膜スタック（１２５）との間に延在するストレス低減層（１３１ｂ）を有する低減ストレスのデュアルストレスライナーＰＭＯＳデバイス（１１３）とを含む。発明の実施形態において、追加の低減ストレスのデュアルストレスライナーＮＭＯＳデバイス（１１４）と低減ストレスのＰＭＯＳデバイス（１１５）とは、ストレス低減層（１３２ａ，１３２ｂ）の厚みおよび／または材料特性を変更することによって形成される。
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【課題】ビア構造とそれを形成するビアエッチングプロセスを提供する。
【解決手段】ビアエッチングプロセスは、丸角とテーパ型側壁プロファイルを有するスルーサブストレートビアを形成する。その方法は、半導体基板を提供するステップと、半導体基板上に、ハードマスク層とパターン化フォトレジスト層を形成するステップと、ハードマスク中に開口を形成して、半導体基板の一部を露出するステップと、パターン化されたフォトレジスト層とハードマスク層をマスキング要素として、半導体基板の少なくとも一部を通過するビアを形成するステップと、トリミングプロセスを実行して、ビアの頂角を丸くするステップと、フォトレジスト層を除去するステップと、からなる。 （もっと読む）

【課題】その表面をケイ化銅に転化することにより、銅相互接続構造の露出銅表面を直接不動態化するための方法を提供すること。
【解決手段】その後の誘電体フィルムの形成とともに原位置に実行されるシラン・パッシベーション・プロセスは、Ｃｕ相互接続構造の露出したＣｕ表面をケイ化銅に転化する。ケイ化銅は、Ｃｕ拡散およびエレクトロマイグレーションを抑制し、後続導体材料との接触が行われる領域内でバリア材として機能する。銅相互接続構造の銅表面全体をケイ化する場合もあれば、銅表面の一部分を露出するように上に重なる誘電体に開口部を形成した後で表面の局部部分をケイ化する場合もある。 （もっと読む）

【課題】ダイカット時に回路素子領域に近い箇所でクラックが発生することを防止する。
【解決手段】半導体基板１００上に形成された回路素子領域と、前記回路素子領域を囲むように形成されたダイカット領域と、前記回路素子領域とダイカット領域との間の少なくとも一部に形成された保護パターンと、を備え、前記保護パターンは、前記半導体基板の表面部に形成された素子分離領域１０２と、素子分離領域１０２よりダイカット領域側に形成され、素子分離領域１０２より幅の狭い素子分離領域１０３と、素子分離領域１０２と素子分離領域１０３との間に形成された素子領域１５０と、素子分離領域１０２上に形成されたゲート層１０６と、ゲート層１０６上に層間絶縁膜１１１を介して形成された配線層１１３と、前記配線層１１３上に形成されたパッシベーション層１２０と、素子分離領域１０３のダイカット領域側に隣接して形成されたゲート層１０７と、を有する。 （もっと読む）