半導体装置及び配線
【課題】低抵抗の電極や配線を有する半導体装置を実現する。
【解決手段】本実施形態による配線は、ｐ型不純物が導入されたｐ型不純物層部分と、ｎ型不純物が導入されたｎ型不純物層部分と、ｐ型及びｎ型不純物が導入された（ｐ＋ｎ）型不純物層部分と、を含む半導体層と、少なくとも（ｐ＋ｎ）型不純物層部分上に形成されたシリサイド層と、を備え、（ｐ＋ｎ）型不純物層部分に含まれるｐ型不純物とｎ型不純物の総濃度は、５Ｅ２０ｃｍ−３未満である。
【解決手段】本実施形態による配線は、ｐ型不純物が導入されたｐ型不純物層部分と、ｎ型不純物が導入されたｎ型不純物層部分と、ｐ型及びｎ型不純物が導入された（ｐ＋ｎ）型不純物層部分と、を含む半導体層と、少なくとも（ｐ＋ｎ）型不純物層部分上に形成されたシリサイド層と、を備え、（ｐ＋ｎ）型不純物層部分に含まれるｐ型不純物とｎ型不純物の総濃度は、５Ｅ２０ｃｍ−３未満である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、トランジスタ素子プロセス等において異なる導電型の不純物を共に半導体領域の一部に導入した構造の半導体装置及び配線に関する。
【背景技術】
【０００２】
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗などを電気回路として結びつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能に大きく依存している。
【０００３】
ＬＳＩ単体の性能向上は、例えば集積度を高めること、すなわち素子の微細化により実現できる。素子の微細化は、例えばＭＯＳ電界効果トランジスタ（ＭＯＳ ＦＥＴ）の場合、ゲート長の短縮化およびソース・ドレイン領域の薄層化により実現することができる。
【０００４】
浅いソース・ドレイン領域を形成する方法としては、低加速イオン注入法が広く用いられている。この方法により０．１μｍ以下の浅いソース・ドレイン領域を形成することができる。
【０００５】
しかし、低加速イオン注入法で形成される不純物拡散層は、シート抵抗が１００Ω／□以上という高い値になる。このため、このままでは微細化による高速化を期待することはできない。
【０００６】
そこで、高速性を要求される論理ＬＳＩのようなデバイスでは、ソース・ドレイン・ゲートの抵抗を低減するために、ソース・ドレイン拡散層及びゲート電極（ｎ＋またはｐ＋多結晶シリコン）の表面に、自己整合（Ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）的にシリサイド（Ｓｉｌｉｃｉｄｅ）膜を形成するサリサイド（Ｓｅｌｆ−ＡｌｉｇｎＳｉｌｉｃｉｄｅ）が用いられている。
【０００７】
同一層内でシリサイド層の下地として、ｎ＋多結晶Ｓｉとｐ＋多結晶Ｓｉを用い
るデュアルゲート（Ｄｕａｌ Ｇａｔｅ）構造を採用する場合には、サリサイド構造は単にゲート電極を低抵抗化するだけでなく、工程簡略化に有効である。その理由は、ソース・ドレインヘの不純物ドーピングの際に、同時にゲート多結晶シリコンヘのドーピングができるからである。サリサイドとは、Ｓｉと絶縁膜のパターン上に金属膜を成膜して、これを加熱し、ソース・ドレイン、ゲート電極・配線Ｓｉ上にだけ、自己整合的にシリサイドを形成する技術である。而して、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴとが並んで形成される場合もある。
このように、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴとが並んで形成される場合には、半導体層中にｎ型とｐ型の２種類の不純物を同時にドープされた領域が存在し、その部分上にサリサイド処理をしようとすると、使用材料や温度条件等の組み合わせにより、形成されるシリサイド層に様々な問題を生じ、均一なシリサイド層が形成できずに、低抵抗の電極・配線構造が得られない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−７６１３８号公報
【特許文献２】特開２０００−６８５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
多結晶シリコンや多結晶シリコンＧｅにおけるｎ型とｐ型の２種類の不純物を同時にドープされた領域上でも、低温で均一なシリサイドの形成を可能とした低抵抗の電極・配線構造を提供する。
【課題を解決するための手段】
【００１０】
本実施形態による配線は、ｐ型不純物が導入されたｐ型不純物層部分と、ｎ型不純物が導入されたｎ型不純物層部分と、ｐ型及びｎ型不純物が導入された（ｐ＋ｎ）型不純物層部分と、を含む半導体層と、少なくとも前記（ｐ＋ｎ）型不純物層部分上に形成されたシリサイド層と、を備え、前記（ｐ＋ｎ）型不純物層部分に含まれるｐ型不純物とｎ型不純物の総濃度は、５Ｅ２０ｃｍ−３未満であることを特徴とする。
【００１１】
本実施形態による半導体装置は、 Ｐ型ＭＯＳＦＥＴと、Ｎ型ＭＯＳＦＥＴと、半導体層と該半導体層上に形成されたシリサイド層とを含む配線層とを備え、
前記半導体層は、ｐ型不純物が導入されたｐ型不純物層部分と、ｎ型不純物が導入されたｎ型不純物層部分と、前記ｐ型不純物層部分と前記ｎ型不純物層部分との間にｐ型及びｎ型不純物が導入された（ｐ＋ｎ）型不純物層部分と、を含み、前記（ｐ＋ｎ）型不純物層部分に含まれるｐ型不純物とｎ型不純物の総濃度は、５Ｅ２０ｃｍ−３未満であることを特徴とする。
【図面の簡単な説明】
【００１２】
【図１】実施例１の半導体装置の構造およびその製造方法を説明するための断面模式図である。
【図２】実施例２の半導体装置の構造およびその製造方法を説明するための断面模式図である。
【図３】本発明者の知得する半導体装置の構造およびその製造方法を説明するための断面模式図である。
【図４】ＰＭＯＳ ＦＥＴ及びＮＭＯＳ ＦＥＴの平面図、その製造の工程断面図である。
【図５】半導体製造プロセスにおける不具合を本発明者の実験により確かめたグラフである。
【図６】半導体製造プロセスにおける現象を本発明者の実験により確かめたグラフである。
【発明を実施するための形態】
【００１３】
本実施例を説明するに先立ち、本発明者の知得する技術について説明する。サリサイド、即ち、ソース・ドレイン・ゲートヘのシリサイド形成の際にシリサイドとＳｉの界面が、Ｓｉ中に沈み込んでシリサイドを成長させるディープジャンクション、つまりシリサイドを形成する領域の拡散層の深さを約１００ｎｍとすると、ＣｏＳｉ２は３６ｎｍ沈み込むため、残りの深さは６４ｎｍとなる。この程度の差であれば、拡散層の深さを多少深くする、またはシリサイド膜厚を若干薄くする、などの方法を用いれば、前述のジャンクションリークの問題を解決することができる。
【００１４】
しかし、ディープジャンクションが９０ｎｍないし８０ｎｍの深さのときには、沈み込むＣｏＳｉ２に対して残りの深さが５４ｎｍないしは４４ｎｍとなってしまい、ジャンクションリークが急激に増大してしまう。つまり、もはやコストのかかるエレベイトＳ／ＤなしではＣｏＳｉ２は使えないと言うことになってしまう。
【００１５】
さて、ここでＳｉ基板への沈み込み量を見ると、ＣｏＳｉ２は約３６ｎｍであるのに対して、ＮｉＳｉは約２９ｎｍ、Ｐｄ２Ｓｉは約２５ｎｍである。従って、ＮｉＳｉ、Ｐｄ２ＳｉはＳｉ基板への沈み込み深さがＣｏＳｉ２と比べて７ｎｍないし１０ｎｍ前後だけ少ないことが判る。
【００１６】
つまり、ＮｉＳｉかＰｄ２Ｓｉを用いると、Ｓｉ基板へのシリサイドの沈み込み深さを１０ｎｍ前後浅くできるためジャンクションリークを低減化でき、高コストなエレベイトＳ／Ｄを採用しなくてよくなる。
【００１７】
またシリサイド形状でもＣｏＳｉ２には問題がある。ＣｏＳｉ２底面には凹凸があり、その近くに結晶欠陥や応力の大きいところがあると、シリサイドがスパイク状になる。また、シリサイド形成と同時に、Ｃｏの拡散（にじみ）が起こる。
【００１８】
これに対して、金属系材料ならば、低温プロセスもしくは高速昇降温プロセスなどを駆使することにより、シリサイドスパイクや拡散を抑制することができる。
【００１９】
ＮｉＳｉ、Ｐｄ２Ｓｉを用いた場合には、後工程を６００℃以下の低温プロセスで処理しなければならず、６００℃以上になるとＮｉＳｉはＮｉＳｉ２に、Ｐｄ２ＳｉはＰｄＳｉに相転移し、シリサイドとＳｉの間で、界面の凹凸が大きくなる。そのためシリサイドを形成した後の熱処理には温度の上限がでてくる。
【００２０】
通常のｎ＋またはｐ＋のＳｉ上にシリサイドを形成した場合には以上の説明からわかるように熱予算（Ｔｈｅｒｍａｌ Ｂｕｄｇｅｔ）を組めば問題を解決することができる。
【００２１】
ＮｉＳｉを多結晶シリコンや多結晶シリコンＧｅ上に形成して抵抗を下げるサリサイドプロセスでは、多結晶シリコンや多結晶シリコンＧｅ上に７−１５ｎｍの厚みのＮｉ膜を成膜してから３００℃から４００℃の加熱を行い、Ｎｉ２ＳｉやＮｉＳｉを形成し、絶縁膜上の未反応Ｎｉ膜を過酸化水素水と硫酸または塩酸の混合液、場合によっては純水で希釈した液で除去した後に４００−５００℃の加熱を行い、シリサイド形成を完了する。このように形成するとＡｓやＰをドープしたｎ＋領域とＢをドープしたｐ＋領域で１０Ω／□以下の抵抗を得ることができる。
【００２２】
以上説明したような、本発明者の知得する半導体装置の構造およびその製造方法を、図３（ａ）、（ｂ）の断面模式図で説明するに先立ち、図４に基づいて、その前提について説明する。
【００２３】
図４は、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴが並んで形成される場合の平面説明図及びそのＡ−Ａ線断面図である。図４（ａ）に示されるように、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴが形成されている。ちなみに、ＭＯＳ ＦＥＴを形成するに当っては、周知のように、半導体基板上にゲート絶縁膜を介して帯状のゲートを形成し、そのゲートをマスクとして、不純物を半導体基板上に打ち込む。これにより、ソース・ドレイン領域が形成されるときに、ゲート中にも不純物が導入される。そして、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴを並べて形成するには、ｐ型不純物とｎ型不純物と交互に打ち込む必要がある。
そして、一方の不純物を打ち込むときには、他方の不純物を導入すべき領域の上部をマスクで覆い、そこに一方の不純物が導入されないようにしている。図４（ｂ）−（ｃ）はその一例を示すもので、図４（ａ）のＡ−Ａ線断面を示すものである。まず、ｎ＋不純物を打ち込む場合には、図４（ｂ）に示すように、図中右側にマスクＭ１を形成しておき、この状態で打ち込む。これにより、半導体基板１００上のゲート絶縁膜１０１上における、マスクＭ１で被われていない図中左側の第１露呈部分にｎ＋不純物が打ち込まれ、多結晶シリコン領域１２が形成される。この後、ｐ＋不純物の打ち込みに当っては、図中左側にマスクＭ２を形成しておき、この状態で打ち込む。これにより、図中右側の第２露呈部分に、ｐ＋の不純物が打ち込まれた多結晶シリコン領域１１が形成される。ここで、マスクＭ１，Ｍ２はずれのマージンを見込んでいるため、図中中央部分としての重複露呈部分には、ｐ＋とｎ＋の両方の不純物が打たれて、境界領域１３が形成される。図４（ｄ）は、図４（ｃ）からマスクＭ２を除去した状態を示す。この図４（ｄ）の一部を示したのが、図３（ａ）、（ｂ）である。つまり、図３は、説明を簡単にするために、実際のトランジスタの製造に必要な、素子分離やソース・ドレイン、ウエル、チャネル、ゲート側壁スペーサーの形成プロセスを省略し、多結晶シリコンゲート電極・配線部分だけを抜き出して示している。
【００２４】
図３（ａ）に示すように、ｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の表層に、ＲＴＡ（ラピッドサーマルアニーリング）により１０００℃以上で１０秒以下の活性化熱処理をほどこすことによって、不純物が高濃度で偏析した不純物偏析層１４が形成される。またｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の隣接する境界領域１３では、ｎ＋不純物とｐ＋不純物が両方ともｌＥ２０ｃｍ−３以上の高濃度でドープされ、特にこの領域の表層である不純物偏析層１４にはＢとＰ、ＢとＡｓ+Ｐが高濃度でドープされた状態にある。
【００２５】
この後、Ｎｉの金属材料膜１５を７−１５ｎｍの厚さに成膜して３００℃〜４００℃で３０秒間加熱する。この場合、図３（ｂ）に示すように、両側の多結晶シリコン領域１１，１２上には、十分な厚さのＮｉＳｉの金属シリサイド膜１６が形成されるものの、重複ドーピング領域となる境界領域１３の表層部分には、ＮｉＳｉの金属シリサイド膜の形成が十分に起きない金属シリサイド膜１６ａの領域が形成され、ゲート電極または配線のシート抵抗が著しく高くなるという問題がある。
【００２６】
ＮｉＳｉ形成温度を６００℃程度まで高くすれば、ｎ＋、ｐ＋に対してｎ＋とｐ＋の重なり部分でのＮｉＳｉ膜厚は１．５倍程度に抑えられるが、温度が高いとＮｉＳｉが凝集して島状になったり、ＮｉＳｉ２というＳｉリッチのシリサイドに変化してＳｉに深く食い込んだり、孤立パターン部分では周辺のＳＴＩ上のＮｉ膜がＳｉ部分に集中的に入り込んでＮｉＳｉの厚みが設計以上に厚膜化するという問題がある。
【００２７】
加えて、多結晶シリコンや多結晶シリコンＧｅ表面の酸化膜を除去してからＮｉ膜を成膜しても、この問題が解決できないことを本発明者は知得している。
【００２８】
これらの問題を解決するために、ｎ＋領域とｐ＋領域が重ならないようにマスク設計上でｎ＋とｐ＋不純物をドープする領域をずらす方法があるが、ＳＯＣのように少量多品種の製品では、製品ごとに回路パターンが異なるため、ＣＡＤ修正ワークが多くなり、場合によっては設計変更が非常に難しく対応できないという問題が生じる。
【００２９】
本件発明者は、このような不具合につながる現象が、ＢとＰ、ＢとＡｓ、Ｂと（Ａｓ＋Ｐ）というように、ｎ型不純物とｐ型不純物が高濃度で存在する時に起こることを本発明者の行った実験により知得するに至った。
【００３０】
図５、図６のグラフに、そのことを示す。
【００３１】
図５は６つの実験を行った結果を示しており、多結晶シリコンには総注入量として１Ｅ１６ｃｍ−２を用いている。
【００３２】
図からも明らかなように、Ｂ、Ｐ、Ａｓが単独で１Ｅｌ６ｃｍ−２注入された多結晶シリコンの場合、シート抵抗値は約１０Ω／□程度である。
【００３３】
これに対して、Ｂを５Ｅ１５ｃｍ−２、Ｐを５Ｅｌ５ｃｍ−２で合計１Ｅ１６ｃｍ−２注入した場合、Ｂを５Ｅｌ５ｃｍ−２、Ａｓを５Ｅ１５ｃｍ−２で合計１Ｅｌ６ｃｍ−２注入した場合、Ｂを５Ｅ１５ｃｍ−２、Ｐを３Ｅｌ５ｃｍ−２、Ａｓを２Ｅ１５ｃｍ−２で合計１Ｅ１６ｃｍ−２注入した場合には、いずれも３０〜４０Ω／□という結果になっていることを本発明者は知得した。
【００３４】
また、総注入量を変えた実験では、図６のグラフに示すように、Ｓｉ表層の総不純物濃度が４Ｅ２０ｃｍ−３を超えるとＮｉシリサイドの厚みが薄くなり、シート抵抗値が高くなることを知得した。
【００３５】
また多結晶シリコン表面には不純物が内部よりも高濃度に偏析していることも知得した。
【００３６】
不純物ドーピングの後に表層に偏析した５ｎｍ以下の領域を除去するか、シリサイデーションに悪影響を与えない元素をイオン注入またはプラズマドーピングして、Ｂ−Ｐ、Ｂ−Ａｓの結合を切れば、シリサイド形成金属がＳｉと反応しやすくなることも知得した。
【００３７】
本実施形態は上記に基づいてなされたものである。
本実施形態の最良の形態について、半導体基板上にＭＯＳトランジスタ構造を形成する場合を例にとって、図面に基づき、いくつかの実施例を挙げながら説明する。
ちなみに、下記実施例では、多結晶シリコンについて取り上げるが、多結晶シリコンＧｅを用いた実施の形態でも同様な結果が得られる。
【００３８】
また、図１（ａ）、図３（ａ）に、ｎ＋多結晶シリコン領域１１、ｐ＋多結晶シリコン領域１２、境界領域（ｐ＋不純物+ｎ＋不純物）１３を示しているが、これらは、前述の図４で説明した工程等で製造したものである。つまり、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴを並べて形成するため、ｎ型不純物とｐ型不純物と交互に打ち込む。まず、ｎ＋不純物を打ち込むには、図４（ｂ）に示すように、図中右側にマスクＭ１を形成しておき、ｐ＋不純物の打ち込むには、図４（ｃ）に示すように、図中左側にマスクＭ２を形成しておき、この状態でそれぞれ打ち込む。これにより、マスクＭ１で被われていない図中左側の第１露呈部分に、ｎ＋の不純物が打ち込まれた多結晶シリコン領域１２が形成され、図中右側の第２露呈部分に、ｐ＋の不純物が打ち込まれた多結晶シリコン領域１１が形成され、図中中央部分としての重複露呈部分には、ｐ＋とｎ＋の両方の不純物が打たれて、境界領域１３が形成される。なお、ｐ＋とｎ＋の打ち込む順序は、上述したのと逆に、ｐ＋を先にしても本実施形態は適用可能である。
【００３９】
（実施例１）
図１（ａ）、（ｂ）、（ｃ）は、実施例１の半導体装置の構造およびその製造方法を説明するための、断面模式図である。
【００４０】
ちなみに、図１は、説明を簡単にするために、実際のトランジスタの製造に必要な、素子分離やソース・ドレイン、ウエル、チャネル、ゲート側壁スペーサーの形成プロセスを省略し、多結晶シリコンゲート電極・配線部分だけを抜き出して示しており、ゲート酸化膜も図示していない。
【００４１】
図１（ａ）に示すように、ｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の表層には、ＲＴＡにより、１０００℃以上で１０秒以下の活性化熱処理することによって、不純物が高濃度で偏析した不純物偏析層１４が５ｎｍ程度の厚さに形成される。
【００４２】
またｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２が隣接する境界領域１３では、ｎ＋不純物とｐ＋不純物が両方とも、１Ｅ２０ｃｍ−３以上の高濃度でドープされた状態にあり、特にこの領域の表層である不純物偏析層１４（１−５ｎｍ）にはＢとＰ、ＢとＡｓ＋Ｐが高濃度でドープされている。ここで、III族の元素としてはＢの他にＧａ，Ｉｎを用いることができ、Ｖ族の元素としてＰ，Ａｓの他にＳｂを用いることができる。後述の実施例２でも同様である。
【００４３】
続いて、図１（ｂ）に示すように、多結晶シリコン表層である不純物偏析層１４を、ドライエッチングまたはウエットエッチングで除去する。
【００４４】
ドライエッチングではＮＦ３＋Ｈ２の混合ガスやＳＦ６＋Ｈ２の混合ガス、Ｆ２＋Ｈ２の混合ガス、ＨＦガスなどを、０．５気圧以下の圧力下で、Ｓｉ基板に供給し多結晶シリコン表層である不純物偏析層１４を除去する。ガス条件によってはＳｉ基板を１００℃〜３００℃程度に加熱しながらガスを供給するか、ガス供給後に加熱する。
【００４５】
ウエットエッチングで行う場合には、コリンなどのアルカリ性液を用いるか、硫酸／過酸化水素水または塩酸／過酸化水素水またはアンモニア水／過酸化水素水の混合液で表層を酸化して、その酸化膜を希釈した弗酸または弗化アンモンで除去する。ウエットエッチング後のウエハの乾燥には、イソプロピルアルコールなどを用いて表層に水ガラス（Ｗａｔｅｒｍａｒｋ）が残らないように注意する必要がある。
【００４６】
以上のように、エッチングにより、Ｓｉ表層の５ｎｍ以下の厚みを除去することによって、Ｓｉ表層の総不純物濃度を５Ｅ２０ｃｍ−３以下に抑制できる。
【００４７】
以上のような処理を加えることにより、Ｎｉシリサイドの厚みの薄膜化を抑制し、シート抵抗値上昇を抑制できることができる。
【００４８】
この後、Ｎｉの金属材料膜を７−１５ｎｍの厚さに成膜して、２５０−５００℃、好ましくは、２５０−３５０℃で、３０秒間の加熱を行うと、図１（ｃ）に示すように、重複ドーピング領域となる境界領域１３の表層部分でもＮｉＳｉの金属シリサイド膜１６の形成が十分に起きて、所望のゲート電極または配線のシート抵抗を得ることができる。
【００４９】
（実施例２）
図２（ａ）、（ｂ）は、実施例２の半導体装置の構造およびその製造方法を説明するための、断面模式図である。
【００５０】
ちなみに、図２は、図１と同様に、説明の簡単のために、実際のトランジスタの製造に必要な、素子分離やソース・ドレイン、ウエル、チャネル、ゲート側壁スペーサーの形成プロセスを省略し、多結晶シリコンゲート電極・配線部分だけを抜き出して示しており、ゲート酸化膜も図示していない。
【００５１】
図２（ａ）で示すように、ｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の表層に、ＲＴＡにより、１０００℃以上で０−１０秒の活性化熱処理することによって、不純物が高濃度で偏析した不純物偏析層１４を形成する。
【００５２】
またｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の隣接する境界領域１３には、ｎ＋不純物とｐ＋不純物が、共に１Ｅ２０ｃｍ−３以上の高濃度でドープされており、特にこの領域の表層である不純物偏析層１４にはＢとＰ、ＢとＡｓ＋Ｐが高濃度でドープされている。
【００５３】
この多結晶シリコン表層にＧｅを１０−２０ｋｅＶで５Ｅ１４ｃｍ−２から５Ｅ１５ｃｍ−２で注入する。しかる後にＮｉの金属材料膜１５を、７−１５ｎｍの厚さに成膜して２５０−５００℃、好ましくは、２５０−３５０℃で、３０秒間の加熱を行う。これにより、図２（ｂ）に示すように、重複ドーピング領域となる境界領域１３の表層部分でも、ＮｉＳｉの金属シリサイド膜１６の形成が十分に起きて、所望のゲート電極または配線のシート抵抗を得ることができる。
【００５４】
この多結晶シリコン表層を破砕するイオン種としてはＧｅ以外にＳｉ、Ｓｎが有効である。
【００５５】
なお、上記実施例は、半導体装置に適用されるＭＯＳトランジスタの場合を例示したが、本実施形態は、トランジスタに限らず、半導体装置に組み込まれるその他の半導体素子においても同様に適用可能であることは言うまでもない。
【符号の説明】
【００５６】
１１ ｎ型多結晶シリコン領域
１２ ｐ型多結晶シリコン領域
１３ 境界領域
１４ 不純物偏析層
１５ 金属材料膜
１６、１６ａ 金属シリサイド膜
【技術分野】
【０００１】
本発明の実施形態は、トランジスタ素子プロセス等において異なる導電型の不純物を共に半導体領域の一部に導入した構造の半導体装置及び配線に関する。
【背景技術】
【０００２】
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗などを電気回路として結びつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能に大きく依存している。
【０００３】
ＬＳＩ単体の性能向上は、例えば集積度を高めること、すなわち素子の微細化により実現できる。素子の微細化は、例えばＭＯＳ電界効果トランジスタ（ＭＯＳ ＦＥＴ）の場合、ゲート長の短縮化およびソース・ドレイン領域の薄層化により実現することができる。
【０００４】
浅いソース・ドレイン領域を形成する方法としては、低加速イオン注入法が広く用いられている。この方法により０．１μｍ以下の浅いソース・ドレイン領域を形成することができる。
【０００５】
しかし、低加速イオン注入法で形成される不純物拡散層は、シート抵抗が１００Ω／□以上という高い値になる。このため、このままでは微細化による高速化を期待することはできない。
【０００６】
そこで、高速性を要求される論理ＬＳＩのようなデバイスでは、ソース・ドレイン・ゲートの抵抗を低減するために、ソース・ドレイン拡散層及びゲート電極（ｎ＋またはｐ＋多結晶シリコン）の表面に、自己整合（Ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）的にシリサイド（Ｓｉｌｉｃｉｄｅ）膜を形成するサリサイド（Ｓｅｌｆ−ＡｌｉｇｎＳｉｌｉｃｉｄｅ）が用いられている。
【０００７】
同一層内でシリサイド層の下地として、ｎ＋多結晶Ｓｉとｐ＋多結晶Ｓｉを用い
るデュアルゲート（Ｄｕａｌ Ｇａｔｅ）構造を採用する場合には、サリサイド構造は単にゲート電極を低抵抗化するだけでなく、工程簡略化に有効である。その理由は、ソース・ドレインヘの不純物ドーピングの際に、同時にゲート多結晶シリコンヘのドーピングができるからである。サリサイドとは、Ｓｉと絶縁膜のパターン上に金属膜を成膜して、これを加熱し、ソース・ドレイン、ゲート電極・配線Ｓｉ上にだけ、自己整合的にシリサイドを形成する技術である。而して、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴとが並んで形成される場合もある。
このように、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴとが並んで形成される場合には、半導体層中にｎ型とｐ型の２種類の不純物を同時にドープされた領域が存在し、その部分上にサリサイド処理をしようとすると、使用材料や温度条件等の組み合わせにより、形成されるシリサイド層に様々な問題を生じ、均一なシリサイド層が形成できずに、低抵抗の電極・配線構造が得られない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−７６１３８号公報
【特許文献２】特開２０００−６８５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
多結晶シリコンや多結晶シリコンＧｅにおけるｎ型とｐ型の２種類の不純物を同時にドープされた領域上でも、低温で均一なシリサイドの形成を可能とした低抵抗の電極・配線構造を提供する。
【課題を解決するための手段】
【００１０】
本実施形態による配線は、ｐ型不純物が導入されたｐ型不純物層部分と、ｎ型不純物が導入されたｎ型不純物層部分と、ｐ型及びｎ型不純物が導入された（ｐ＋ｎ）型不純物層部分と、を含む半導体層と、少なくとも前記（ｐ＋ｎ）型不純物層部分上に形成されたシリサイド層と、を備え、前記（ｐ＋ｎ）型不純物層部分に含まれるｐ型不純物とｎ型不純物の総濃度は、５Ｅ２０ｃｍ−３未満であることを特徴とする。
【００１１】
本実施形態による半導体装置は、 Ｐ型ＭＯＳＦＥＴと、Ｎ型ＭＯＳＦＥＴと、半導体層と該半導体層上に形成されたシリサイド層とを含む配線層とを備え、
前記半導体層は、ｐ型不純物が導入されたｐ型不純物層部分と、ｎ型不純物が導入されたｎ型不純物層部分と、前記ｐ型不純物層部分と前記ｎ型不純物層部分との間にｐ型及びｎ型不純物が導入された（ｐ＋ｎ）型不純物層部分と、を含み、前記（ｐ＋ｎ）型不純物層部分に含まれるｐ型不純物とｎ型不純物の総濃度は、５Ｅ２０ｃｍ−３未満であることを特徴とする。
【図面の簡単な説明】
【００１２】
【図１】実施例１の半導体装置の構造およびその製造方法を説明するための断面模式図である。
【図２】実施例２の半導体装置の構造およびその製造方法を説明するための断面模式図である。
【図３】本発明者の知得する半導体装置の構造およびその製造方法を説明するための断面模式図である。
【図４】ＰＭＯＳ ＦＥＴ及びＮＭＯＳ ＦＥＴの平面図、その製造の工程断面図である。
【図５】半導体製造プロセスにおける不具合を本発明者の実験により確かめたグラフである。
【図６】半導体製造プロセスにおける現象を本発明者の実験により確かめたグラフである。
【発明を実施するための形態】
【００１３】
本実施例を説明するに先立ち、本発明者の知得する技術について説明する。サリサイド、即ち、ソース・ドレイン・ゲートヘのシリサイド形成の際にシリサイドとＳｉの界面が、Ｓｉ中に沈み込んでシリサイドを成長させるディープジャンクション、つまりシリサイドを形成する領域の拡散層の深さを約１００ｎｍとすると、ＣｏＳｉ２は３６ｎｍ沈み込むため、残りの深さは６４ｎｍとなる。この程度の差であれば、拡散層の深さを多少深くする、またはシリサイド膜厚を若干薄くする、などの方法を用いれば、前述のジャンクションリークの問題を解決することができる。
【００１４】
しかし、ディープジャンクションが９０ｎｍないし８０ｎｍの深さのときには、沈み込むＣｏＳｉ２に対して残りの深さが５４ｎｍないしは４４ｎｍとなってしまい、ジャンクションリークが急激に増大してしまう。つまり、もはやコストのかかるエレベイトＳ／ＤなしではＣｏＳｉ２は使えないと言うことになってしまう。
【００１５】
さて、ここでＳｉ基板への沈み込み量を見ると、ＣｏＳｉ２は約３６ｎｍであるのに対して、ＮｉＳｉは約２９ｎｍ、Ｐｄ２Ｓｉは約２５ｎｍである。従って、ＮｉＳｉ、Ｐｄ２ＳｉはＳｉ基板への沈み込み深さがＣｏＳｉ２と比べて７ｎｍないし１０ｎｍ前後だけ少ないことが判る。
【００１６】
つまり、ＮｉＳｉかＰｄ２Ｓｉを用いると、Ｓｉ基板へのシリサイドの沈み込み深さを１０ｎｍ前後浅くできるためジャンクションリークを低減化でき、高コストなエレベイトＳ／Ｄを採用しなくてよくなる。
【００１７】
またシリサイド形状でもＣｏＳｉ２には問題がある。ＣｏＳｉ２底面には凹凸があり、その近くに結晶欠陥や応力の大きいところがあると、シリサイドがスパイク状になる。また、シリサイド形成と同時に、Ｃｏの拡散（にじみ）が起こる。
【００１８】
これに対して、金属系材料ならば、低温プロセスもしくは高速昇降温プロセスなどを駆使することにより、シリサイドスパイクや拡散を抑制することができる。
【００１９】
ＮｉＳｉ、Ｐｄ２Ｓｉを用いた場合には、後工程を６００℃以下の低温プロセスで処理しなければならず、６００℃以上になるとＮｉＳｉはＮｉＳｉ２に、Ｐｄ２ＳｉはＰｄＳｉに相転移し、シリサイドとＳｉの間で、界面の凹凸が大きくなる。そのためシリサイドを形成した後の熱処理には温度の上限がでてくる。
【００２０】
通常のｎ＋またはｐ＋のＳｉ上にシリサイドを形成した場合には以上の説明からわかるように熱予算（Ｔｈｅｒｍａｌ Ｂｕｄｇｅｔ）を組めば問題を解決することができる。
【００２１】
ＮｉＳｉを多結晶シリコンや多結晶シリコンＧｅ上に形成して抵抗を下げるサリサイドプロセスでは、多結晶シリコンや多結晶シリコンＧｅ上に７−１５ｎｍの厚みのＮｉ膜を成膜してから３００℃から４００℃の加熱を行い、Ｎｉ２ＳｉやＮｉＳｉを形成し、絶縁膜上の未反応Ｎｉ膜を過酸化水素水と硫酸または塩酸の混合液、場合によっては純水で希釈した液で除去した後に４００−５００℃の加熱を行い、シリサイド形成を完了する。このように形成するとＡｓやＰをドープしたｎ＋領域とＢをドープしたｐ＋領域で１０Ω／□以下の抵抗を得ることができる。
【００２２】
以上説明したような、本発明者の知得する半導体装置の構造およびその製造方法を、図３（ａ）、（ｂ）の断面模式図で説明するに先立ち、図４に基づいて、その前提について説明する。
【００２３】
図４は、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴが並んで形成される場合の平面説明図及びそのＡ−Ａ線断面図である。図４（ａ）に示されるように、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴが形成されている。ちなみに、ＭＯＳ ＦＥＴを形成するに当っては、周知のように、半導体基板上にゲート絶縁膜を介して帯状のゲートを形成し、そのゲートをマスクとして、不純物を半導体基板上に打ち込む。これにより、ソース・ドレイン領域が形成されるときに、ゲート中にも不純物が導入される。そして、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴを並べて形成するには、ｐ型不純物とｎ型不純物と交互に打ち込む必要がある。
そして、一方の不純物を打ち込むときには、他方の不純物を導入すべき領域の上部をマスクで覆い、そこに一方の不純物が導入されないようにしている。図４（ｂ）−（ｃ）はその一例を示すもので、図４（ａ）のＡ−Ａ線断面を示すものである。まず、ｎ＋不純物を打ち込む場合には、図４（ｂ）に示すように、図中右側にマスクＭ１を形成しておき、この状態で打ち込む。これにより、半導体基板１００上のゲート絶縁膜１０１上における、マスクＭ１で被われていない図中左側の第１露呈部分にｎ＋不純物が打ち込まれ、多結晶シリコン領域１２が形成される。この後、ｐ＋不純物の打ち込みに当っては、図中左側にマスクＭ２を形成しておき、この状態で打ち込む。これにより、図中右側の第２露呈部分に、ｐ＋の不純物が打ち込まれた多結晶シリコン領域１１が形成される。ここで、マスクＭ１，Ｍ２はずれのマージンを見込んでいるため、図中中央部分としての重複露呈部分には、ｐ＋とｎ＋の両方の不純物が打たれて、境界領域１３が形成される。図４（ｄ）は、図４（ｃ）からマスクＭ２を除去した状態を示す。この図４（ｄ）の一部を示したのが、図３（ａ）、（ｂ）である。つまり、図３は、説明を簡単にするために、実際のトランジスタの製造に必要な、素子分離やソース・ドレイン、ウエル、チャネル、ゲート側壁スペーサーの形成プロセスを省略し、多結晶シリコンゲート電極・配線部分だけを抜き出して示している。
【００２４】
図３（ａ）に示すように、ｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の表層に、ＲＴＡ（ラピッドサーマルアニーリング）により１０００℃以上で１０秒以下の活性化熱処理をほどこすことによって、不純物が高濃度で偏析した不純物偏析層１４が形成される。またｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の隣接する境界領域１３では、ｎ＋不純物とｐ＋不純物が両方ともｌＥ２０ｃｍ−３以上の高濃度でドープされ、特にこの領域の表層である不純物偏析層１４にはＢとＰ、ＢとＡｓ+Ｐが高濃度でドープされた状態にある。
【００２５】
この後、Ｎｉの金属材料膜１５を７−１５ｎｍの厚さに成膜して３００℃〜４００℃で３０秒間加熱する。この場合、図３（ｂ）に示すように、両側の多結晶シリコン領域１１，１２上には、十分な厚さのＮｉＳｉの金属シリサイド膜１６が形成されるものの、重複ドーピング領域となる境界領域１３の表層部分には、ＮｉＳｉの金属シリサイド膜の形成が十分に起きない金属シリサイド膜１６ａの領域が形成され、ゲート電極または配線のシート抵抗が著しく高くなるという問題がある。
【００２６】
ＮｉＳｉ形成温度を６００℃程度まで高くすれば、ｎ＋、ｐ＋に対してｎ＋とｐ＋の重なり部分でのＮｉＳｉ膜厚は１．５倍程度に抑えられるが、温度が高いとＮｉＳｉが凝集して島状になったり、ＮｉＳｉ２というＳｉリッチのシリサイドに変化してＳｉに深く食い込んだり、孤立パターン部分では周辺のＳＴＩ上のＮｉ膜がＳｉ部分に集中的に入り込んでＮｉＳｉの厚みが設計以上に厚膜化するという問題がある。
【００２７】
加えて、多結晶シリコンや多結晶シリコンＧｅ表面の酸化膜を除去してからＮｉ膜を成膜しても、この問題が解決できないことを本発明者は知得している。
【００２８】
これらの問題を解決するために、ｎ＋領域とｐ＋領域が重ならないようにマスク設計上でｎ＋とｐ＋不純物をドープする領域をずらす方法があるが、ＳＯＣのように少量多品種の製品では、製品ごとに回路パターンが異なるため、ＣＡＤ修正ワークが多くなり、場合によっては設計変更が非常に難しく対応できないという問題が生じる。
【００２９】
本件発明者は、このような不具合につながる現象が、ＢとＰ、ＢとＡｓ、Ｂと（Ａｓ＋Ｐ）というように、ｎ型不純物とｐ型不純物が高濃度で存在する時に起こることを本発明者の行った実験により知得するに至った。
【００３０】
図５、図６のグラフに、そのことを示す。
【００３１】
図５は６つの実験を行った結果を示しており、多結晶シリコンには総注入量として１Ｅ１６ｃｍ−２を用いている。
【００３２】
図からも明らかなように、Ｂ、Ｐ、Ａｓが単独で１Ｅｌ６ｃｍ−２注入された多結晶シリコンの場合、シート抵抗値は約１０Ω／□程度である。
【００３３】
これに対して、Ｂを５Ｅ１５ｃｍ−２、Ｐを５Ｅｌ５ｃｍ−２で合計１Ｅ１６ｃｍ−２注入した場合、Ｂを５Ｅｌ５ｃｍ−２、Ａｓを５Ｅ１５ｃｍ−２で合計１Ｅｌ６ｃｍ−２注入した場合、Ｂを５Ｅ１５ｃｍ−２、Ｐを３Ｅｌ５ｃｍ−２、Ａｓを２Ｅ１５ｃｍ−２で合計１Ｅ１６ｃｍ−２注入した場合には、いずれも３０〜４０Ω／□という結果になっていることを本発明者は知得した。
【００３４】
また、総注入量を変えた実験では、図６のグラフに示すように、Ｓｉ表層の総不純物濃度が４Ｅ２０ｃｍ−３を超えるとＮｉシリサイドの厚みが薄くなり、シート抵抗値が高くなることを知得した。
【００３５】
また多結晶シリコン表面には不純物が内部よりも高濃度に偏析していることも知得した。
【００３６】
不純物ドーピングの後に表層に偏析した５ｎｍ以下の領域を除去するか、シリサイデーションに悪影響を与えない元素をイオン注入またはプラズマドーピングして、Ｂ−Ｐ、Ｂ−Ａｓの結合を切れば、シリサイド形成金属がＳｉと反応しやすくなることも知得した。
【００３７】
本実施形態は上記に基づいてなされたものである。
本実施形態の最良の形態について、半導体基板上にＭＯＳトランジスタ構造を形成する場合を例にとって、図面に基づき、いくつかの実施例を挙げながら説明する。
ちなみに、下記実施例では、多結晶シリコンについて取り上げるが、多結晶シリコンＧｅを用いた実施の形態でも同様な結果が得られる。
【００３８】
また、図１（ａ）、図３（ａ）に、ｎ＋多結晶シリコン領域１１、ｐ＋多結晶シリコン領域１２、境界領域（ｐ＋不純物+ｎ＋不純物）１３を示しているが、これらは、前述の図４で説明した工程等で製造したものである。つまり、ＰＭＯＳ ＦＥＴとＮＭＯＳ ＦＥＴを並べて形成するため、ｎ型不純物とｐ型不純物と交互に打ち込む。まず、ｎ＋不純物を打ち込むには、図４（ｂ）に示すように、図中右側にマスクＭ１を形成しておき、ｐ＋不純物の打ち込むには、図４（ｃ）に示すように、図中左側にマスクＭ２を形成しておき、この状態でそれぞれ打ち込む。これにより、マスクＭ１で被われていない図中左側の第１露呈部分に、ｎ＋の不純物が打ち込まれた多結晶シリコン領域１２が形成され、図中右側の第２露呈部分に、ｐ＋の不純物が打ち込まれた多結晶シリコン領域１１が形成され、図中中央部分としての重複露呈部分には、ｐ＋とｎ＋の両方の不純物が打たれて、境界領域１３が形成される。なお、ｐ＋とｎ＋の打ち込む順序は、上述したのと逆に、ｐ＋を先にしても本実施形態は適用可能である。
【００３９】
（実施例１）
図１（ａ）、（ｂ）、（ｃ）は、実施例１の半導体装置の構造およびその製造方法を説明するための、断面模式図である。
【００４０】
ちなみに、図１は、説明を簡単にするために、実際のトランジスタの製造に必要な、素子分離やソース・ドレイン、ウエル、チャネル、ゲート側壁スペーサーの形成プロセスを省略し、多結晶シリコンゲート電極・配線部分だけを抜き出して示しており、ゲート酸化膜も図示していない。
【００４１】
図１（ａ）に示すように、ｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の表層には、ＲＴＡにより、１０００℃以上で１０秒以下の活性化熱処理することによって、不純物が高濃度で偏析した不純物偏析層１４が５ｎｍ程度の厚さに形成される。
【００４２】
またｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２が隣接する境界領域１３では、ｎ＋不純物とｐ＋不純物が両方とも、１Ｅ２０ｃｍ−３以上の高濃度でドープされた状態にあり、特にこの領域の表層である不純物偏析層１４（１−５ｎｍ）にはＢとＰ、ＢとＡｓ＋Ｐが高濃度でドープされている。ここで、III族の元素としてはＢの他にＧａ，Ｉｎを用いることができ、Ｖ族の元素としてＰ，Ａｓの他にＳｂを用いることができる。後述の実施例２でも同様である。
【００４３】
続いて、図１（ｂ）に示すように、多結晶シリコン表層である不純物偏析層１４を、ドライエッチングまたはウエットエッチングで除去する。
【００４４】
ドライエッチングではＮＦ３＋Ｈ２の混合ガスやＳＦ６＋Ｈ２の混合ガス、Ｆ２＋Ｈ２の混合ガス、ＨＦガスなどを、０．５気圧以下の圧力下で、Ｓｉ基板に供給し多結晶シリコン表層である不純物偏析層１４を除去する。ガス条件によってはＳｉ基板を１００℃〜３００℃程度に加熱しながらガスを供給するか、ガス供給後に加熱する。
【００４５】
ウエットエッチングで行う場合には、コリンなどのアルカリ性液を用いるか、硫酸／過酸化水素水または塩酸／過酸化水素水またはアンモニア水／過酸化水素水の混合液で表層を酸化して、その酸化膜を希釈した弗酸または弗化アンモンで除去する。ウエットエッチング後のウエハの乾燥には、イソプロピルアルコールなどを用いて表層に水ガラス（Ｗａｔｅｒｍａｒｋ）が残らないように注意する必要がある。
【００４６】
以上のように、エッチングにより、Ｓｉ表層の５ｎｍ以下の厚みを除去することによって、Ｓｉ表層の総不純物濃度を５Ｅ２０ｃｍ−３以下に抑制できる。
【００４７】
以上のような処理を加えることにより、Ｎｉシリサイドの厚みの薄膜化を抑制し、シート抵抗値上昇を抑制できることができる。
【００４８】
この後、Ｎｉの金属材料膜を７−１５ｎｍの厚さに成膜して、２５０−５００℃、好ましくは、２５０−３５０℃で、３０秒間の加熱を行うと、図１（ｃ）に示すように、重複ドーピング領域となる境界領域１３の表層部分でもＮｉＳｉの金属シリサイド膜１６の形成が十分に起きて、所望のゲート電極または配線のシート抵抗を得ることができる。
【００４９】
（実施例２）
図２（ａ）、（ｂ）は、実施例２の半導体装置の構造およびその製造方法を説明するための、断面模式図である。
【００５０】
ちなみに、図２は、図１と同様に、説明の簡単のために、実際のトランジスタの製造に必要な、素子分離やソース・ドレイン、ウエル、チャネル、ゲート側壁スペーサーの形成プロセスを省略し、多結晶シリコンゲート電極・配線部分だけを抜き出して示しており、ゲート酸化膜も図示していない。
【００５１】
図２（ａ）で示すように、ｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の表層に、ＲＴＡにより、１０００℃以上で０−１０秒の活性化熱処理することによって、不純物が高濃度で偏析した不純物偏析層１４を形成する。
【００５２】
またｎ＋多結晶シリコン領域１１とｐ＋多結晶シリコン領域１２の隣接する境界領域１３には、ｎ＋不純物とｐ＋不純物が、共に１Ｅ２０ｃｍ−３以上の高濃度でドープされており、特にこの領域の表層である不純物偏析層１４にはＢとＰ、ＢとＡｓ＋Ｐが高濃度でドープされている。
【００５３】
この多結晶シリコン表層にＧｅを１０−２０ｋｅＶで５Ｅ１４ｃｍ−２から５Ｅ１５ｃｍ−２で注入する。しかる後にＮｉの金属材料膜１５を、７−１５ｎｍの厚さに成膜して２５０−５００℃、好ましくは、２５０−３５０℃で、３０秒間の加熱を行う。これにより、図２（ｂ）に示すように、重複ドーピング領域となる境界領域１３の表層部分でも、ＮｉＳｉの金属シリサイド膜１６の形成が十分に起きて、所望のゲート電極または配線のシート抵抗を得ることができる。
【００５４】
この多結晶シリコン表層を破砕するイオン種としてはＧｅ以外にＳｉ、Ｓｎが有効である。
【００５５】
なお、上記実施例は、半導体装置に適用されるＭＯＳトランジスタの場合を例示したが、本実施形態は、トランジスタに限らず、半導体装置に組み込まれるその他の半導体素子においても同様に適用可能であることは言うまでもない。
【符号の説明】
【００５６】
１１ ｎ型多結晶シリコン領域
１２ ｐ型多結晶シリコン領域
１３ 境界領域
１４ 不純物偏析層
１５ 金属材料膜
１６、１６ａ 金属シリサイド膜
【特許請求の範囲】
【請求項１】
ｐ型不純物が導入されたｐ型不純物層部分と、ｎ型不純物が導入されたｎ型不純物層部分と、ｐ型及びｎ型不純物が導入された（ｐ＋ｎ）型不純物層部分とを含む半導体層、および、
少なくとも前記（ｐ＋ｎ）型不純物層部分上に形成されたシリサイド層、を備え、
前記（ｐ＋ｎ）型不純物層部分に含まれるｐ型不純物とｎ型不純物の総濃度は、５Ｅ２０ｃｍ−３未満であることを特徴とする配線。
【請求項２】
Ｎｉ、Ｐｄのうち少なくとも１つを前記シリサイド層の形成に用いることを特徴とする請求項１に記載の配線。
【請求項３】
当該配線は、ゲート電極またはゲート配線であることを特徴とする請求項１または請求項２のいずれか一項に記載の配線。
【請求項４】
前記ｐ型不純物層部分、前記ｎ型不純物層部分、および、前記（ｐ＋ｎ）型不純物層部分の上にある前記シリサイド層の厚みは、均一であることを特徴とする請求項１から請求項３のいずれか一項に記載の配線。
【請求項５】
前記（ｐ＋ｎ）型不純物層部分内の前記ｐ型不純物は、ガリウム、インジウムおよびボロンのうち少なくとも１つであり、
前記（ｐ＋ｎ）型不純物層部分内の前記ｎ型不純物は、アンチモン、燐および砒素のうち少なくとも１つであることを特徴とする請求項１から請求項４のいずれか一項に記載の配線。
【請求項６】
Ｐ型ＭＯＳＦＥＴと、
Ｎ型ＭＯＳＦＥＴと、
半導体層と該半導体層上に形成されたシリサイド層とを含む配線層とを備え、
前記半導体層は、
ｐ型不純物が導入されたｐ型不純物層部分と、
ｎ型不純物が導入されたｎ型不純物層部分と、
前記ｐ型不純物層部分と前記ｎ型不純物層部分との間にｐ型及びｎ型不純物が導入された（ｐ＋ｎ）型不純物層部分と、を含み、
前記（ｐ＋ｎ）型不純物層部分に含まれるｐ型不純物とｎ型不純物の総濃度は、５Ｅ２０ｃｍ−３未満であることを特徴とする半導体装置。
【請求項７】
Ｎｉ、Ｐｄのうち少なくとも１つを前記シリサイド層の形成に用いることを特徴とする請求項６に記載の半導体装置。
【請求項８】
当該配線は、ゲート電極またはゲート配線であることを特徴とする請求項６または請求項７のいずれか一項に記載の半導体装置。
【請求項９】
前記ｐ型不純物層部分、前記ｎ型不純物層部分、および、前記（ｐ＋ｎ）型不純物層部分の上にある前記シリサイド層の厚みは、均一であることを特徴とする請求項６から請求項８のいずれか一項に記載の半導体装置。
【請求項１０】
前記（ｐ＋ｎ）型不純物層部分内の前記ｐ型不純物は、ガリウム、インジウムおよびボロンのうち少なくとも１つであり、
前記（ｐ＋ｎ）型不純物層部分内の前記ｎ型不純物は、アンチモン、燐および砒素のうち少なくとも１つであることを特徴とする請求項６から請求項９のいずれか一項に記載の半導体装置。
【請求項１】
ｐ型不純物が導入されたｐ型不純物層部分と、ｎ型不純物が導入されたｎ型不純物層部分と、ｐ型及びｎ型不純物が導入された（ｐ＋ｎ）型不純物層部分とを含む半導体層、および、
少なくとも前記（ｐ＋ｎ）型不純物層部分上に形成されたシリサイド層、を備え、
前記（ｐ＋ｎ）型不純物層部分に含まれるｐ型不純物とｎ型不純物の総濃度は、５Ｅ２０ｃｍ−３未満であることを特徴とする配線。
【請求項２】
Ｎｉ、Ｐｄのうち少なくとも１つを前記シリサイド層の形成に用いることを特徴とする請求項１に記載の配線。
【請求項３】
当該配線は、ゲート電極またはゲート配線であることを特徴とする請求項１または請求項２のいずれか一項に記載の配線。
【請求項４】
前記ｐ型不純物層部分、前記ｎ型不純物層部分、および、前記（ｐ＋ｎ）型不純物層部分の上にある前記シリサイド層の厚みは、均一であることを特徴とする請求項１から請求項３のいずれか一項に記載の配線。
【請求項５】
前記（ｐ＋ｎ）型不純物層部分内の前記ｐ型不純物は、ガリウム、インジウムおよびボロンのうち少なくとも１つであり、
前記（ｐ＋ｎ）型不純物層部分内の前記ｎ型不純物は、アンチモン、燐および砒素のうち少なくとも１つであることを特徴とする請求項１から請求項４のいずれか一項に記載の配線。
【請求項６】
Ｐ型ＭＯＳＦＥＴと、
Ｎ型ＭＯＳＦＥＴと、
半導体層と該半導体層上に形成されたシリサイド層とを含む配線層とを備え、
前記半導体層は、
ｐ型不純物が導入されたｐ型不純物層部分と、
ｎ型不純物が導入されたｎ型不純物層部分と、
前記ｐ型不純物層部分と前記ｎ型不純物層部分との間にｐ型及びｎ型不純物が導入された（ｐ＋ｎ）型不純物層部分と、を含み、
前記（ｐ＋ｎ）型不純物層部分に含まれるｐ型不純物とｎ型不純物の総濃度は、５Ｅ２０ｃｍ−３未満であることを特徴とする半導体装置。
【請求項７】
Ｎｉ、Ｐｄのうち少なくとも１つを前記シリサイド層の形成に用いることを特徴とする請求項６に記載の半導体装置。
【請求項８】
当該配線は、ゲート電極またはゲート配線であることを特徴とする請求項６または請求項７のいずれか一項に記載の半導体装置。
【請求項９】
前記ｐ型不純物層部分、前記ｎ型不純物層部分、および、前記（ｐ＋ｎ）型不純物層部分の上にある前記シリサイド層の厚みは、均一であることを特徴とする請求項６から請求項８のいずれか一項に記載の半導体装置。
【請求項１０】
前記（ｐ＋ｎ）型不純物層部分内の前記ｐ型不純物は、ガリウム、インジウムおよびボロンのうち少なくとも１つであり、
前記（ｐ＋ｎ）型不純物層部分内の前記ｎ型不純物は、アンチモン、燐および砒素のうち少なくとも１つであることを特徴とする請求項６から請求項９のいずれか一項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−２６７９９１（Ｐ２０１０−２６７９９１Ａ）
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願番号】特願２０１０−１６３０１６（Ｐ２０１０−１６３０１６）
【出願日】平成２２年７月２０日（２０１０．７．２０）
【分割の表示】特願２００４−３８１４１９（Ｐ２００４−３８１４１９）の分割
【原出願日】平成１６年１２月２８日（２００４．１２．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年１１月２５日（２０１０．１１．２５）
【国際特許分類】
【出願日】平成２２年７月２０日（２０１０．７．２０）
【分割の表示】特願２００４−３８１４１９（Ｐ２００４−３８１４１９）の分割
【原出願日】平成１６年１２月２８日（２００４．１２．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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