【課題】貫通ビアと電極パッドとの接合強度を増大させることにより、３次元配線構造を有する半導体装置の機械的強度を増大させる。
【解決手段】第１の半導体チップ１００と第２の半導体チップ２００とが貼り合わされている。第１の半導体チップ１００の表面部に電極パッド１０４が形成されている。第２の半導体チップ２００中に貫通ビア１１４が形成されている。電極パッド１０４には掘り込み部１１１が形成されており、当該掘り込み部１１１内に貫通ビア１１４の底部が埋め込まれている。 （もっと読む）

【課題】Ｃｕ配線中のＭｎの残留量を減らすことができる、半導体装置の製造方法を提供する。
【解決手段】合金膜１８上に、ＳｉおよびＯを含む絶縁材料からなる犠牲層４１が積層される。犠牲層４１の積層後、熱処理が行われる。第２絶縁層６および犠牲層４１にＳｉおよびＯが含まれるので、熱処理が行われると、第２絶縁層６と合金膜１８との界面および合金膜１８と犠牲層４１との界面において、Ｓｉ、ＯおよびＭｎが結合し、それぞれＭｎＳｉＯからなる第２バリア膜１３および反応生成膜４２が形成される。合金膜１８に含まれるＭｎが反応生成膜４２の形成に使用されることにより、第２バリア膜１３の形成後、その第２バリア膜１３の形成に寄与せずに合金膜１８に残留するＭｎの量が減少する。そのため、合金膜１８上に積層されるＣｕ層２０に拡散するＭｎの量が減少する。よって、Ｃｕ層２０からなる第２Ｃｕ配線中のＭｎの残留量を減らすことができる。 （もっと読む）

【課題】プリ・メタル層間絶縁膜の構成法としては、オゾンＴＥＯＳによる酸化シリコン膜の埋め込み特性の良好なＣＶＤ酸化シリコン系絶縁膜を成膜後、高温リフローさせて平坦化した後、ＣＭＰスクラッチ耐性が良好なプラズマＴＥＯＳによる酸化シリコン膜を積層し、更にＣＭＰで平坦化することが考えられる。しかし、コンタクト・ホール形成プロセスにおいて、プリ・メタル層間絶縁膜中のクラックがコンタクト・ホール内に露出し、そこにバリア・メタルが入り込み、ショート不良の原因となることが明らかとなった。
【解決手段】本願発明はプリ・メタル工程において、エッチ・ストップ膜上にオゾンＴＥＯＳ膜を形成後、一旦、ゲート構造上のエッチ・ストップ膜が露出するようにオゾンＴＥＯＳ膜をエッチバックし、その後、残存オゾンＴＥＯＳ膜上にプラズマＴＥＯＳ膜を成膜し、このプラズマＴＥＯＳ膜をＣＭＰにより、平坦化するものである。 （もっと読む）

【課題】ＣＭＰによる平坦化時にディッシングや配線パターン剥離の発生を抑制して安定生産が可能で、ダミーパターン内における渦電流の発生に伴うインダクタンス素子のＱ値の低下を抑制可能な半導体装置を提供。
【解決手段】半導体装置１０は、基板と、この基板上に形成され化学的機械的研磨工程（以下ＣＭＰと称する）を制御するためのダミーパターン１６と、基板上に螺旋状に形成されたインダクタンス素子１５と、を有し、ダミーパターン１６Ｐが、それぞれ先端が鋭角の突起Ａｐを八つ有する多角形状の平面視形状を有するように形成されている。突起の先端を挟む両側の縁部に沿ってそれぞれ発生する渦電流は、向きが互い逆方向であるため相殺されて打ち消され、大きな渦電流とならない。また、縁部に沿って流れる渦電流の経路が長くなることにより抵抗が増加し、渦電流が流れる面積も減少するので、渦電流を抑制する。 （もっと読む）

【課題】半導体基板（半導体ウエハ）上に比較的大きな厚さの層間絶縁膜が形成される構成において、半導体基板に反り変形が生じることを抑制できる、半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２上に形成される層間絶縁膜１２は、複数の第１絶縁膜１３の積層構造を有している。また、半導体基板２上には、トランスを構成する第１コイル１０および第２コイル２２が層間絶縁膜１２を挟んで対向して設けられている。そして、各第１絶縁膜１３には、第１絶縁膜１３を貫通するビアホール２４が形成され、各ビアホール２４には、ビア２３が埋設されている。 （もっと読む）

【課題】ボンディングパッドなどの開口内金属膜と層間絶縁膜上の表面金属膜との導通を確保することができる、半導体装置を提供する。
【解決手段】第２配線１３上の層間絶縁膜２１には、その表面から第２配線１３に達するパッド開口２２が形成されている。第２配線１３におけるパッド開口２２に臨む部分上には、ＡｌＣｕ合金からなるボンディングパッド２５が形成されている。また、層間絶縁膜２１上には、ＡｌＣｕ合金からなる電磁波シールド膜２７が形成されている。そして、パッド開口２２の側面上には、ボンディングパッド２５と電磁波シールド膜２７との導通を確保するための導通確保膜２４が形成されている。ボンディングパッド２５と電磁波シールド膜２７とが直接に接続されなくても、導通確保膜２４により、ボンディングパッド２５と電磁波シールド膜２７との導通を確保することができる。 （もっと読む）

【課題】周辺表面を汚染もしくは乱さずに、スパッタリングした銅シード層を堆積させて、所望の形状に刻設する方法を提供する。
【解決手段】底部５１６と、側壁５１４と、上側開口５２６とを有する複数の凹状のデバイス特徴を含む基板上に銅シード層を堆積させる方法であって、ａ）基板表面からのスパッタリングを引き起こす態様において前記凹状のデバイス特徴の基板表面に衝突することなく前記銅シード層の第１の部分を前記基板上にスパッタ堆積するステップと、ｂ）前記銅シード層の第２の部分を前記基板上にスパッタ堆積すると同時に、銅シード層の前記第１の部分の少なくとも一部を、前記複数の凹状のデバイス特徴のそれぞれの底部から対応する側壁へと再配分するステップと、を備える。 （もっと読む）

【課題】半導体装置の製造歩留まりを向上できる。
【解決手段】本発明の例に関わる半導体装置は、ウェハ１内に設けられる第１及び第２半導体チップエリア２_１，２_２と、第１及び第２半導体チップエリア２_１，２_２内の各々に設けられ、トランジスタが形成される第１素子領域５_１，５_２と、第１及び第２半導体チップ５_１，５_２間に設けられるダイシングエリア３Ａと、ダイシングエリア３Ａ内に設けられ、アライメントマークが形成されるアライメント領域３５と、第１素子領域５_１，５_２とアライメント領域３５との間に設けられ、ウェハ１表面に対して垂直方向に突出した凸部９_１，９_２を有する凸部形成領域７_１，７_２とを具備し、凸部９_１，９_２の上端は、ウェハ１表面より高い位置にあり、トランジスタのゲート電極１２上端よりも低い位置にある。 （もっと読む）

【課題】ワード線間に空隙を有する不揮発性半導体記憶装置で、従来に比してワード線間の容量の増大を抑えることができる不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１上にゲート絶縁膜１１、多結晶シリコン膜１２、電極間絶縁膜１３および多結晶シリコン膜１４が順に積層された積層ゲート構造ＭＧと、積層ゲート構造ＭＧの下部のチャネル領域を挟んで形成されるソース／ドレイン領域と、を有するメモリセルトランジスタが複数隣接して配置され、隣接する積層ゲート構造ＭＧ間に空隙ＡＧ１，ＡＧ２ができるように連続したシリコン酸化膜がメモリセルトランジスタ上に形成され、電極間絶縁膜１３の形成位置よりも高い位置での基板面に平行な空隙ＡＧ１，ＡＧ２の開口面積が、その位置よりも低い位置での基板面に平行な空隙ＡＧ１，ＡＧ２の開口面積よりも狭くなるように、積層ゲート構造ＭＧの側面にシリコン酸化膜２０，２１が形成される。 （もっと読む）

【解決手段】
コンタクト要素がハードマスク（２３３）に基いて形成されてよく、ハードマスク（２３３）は、第１のレジストマスク（２１０）に基いて及び第２のレジストマスク（２１１）に基いて、コンタクト要素の最終的な設計寸法を代表し得る適切な交差区域（２３４）を画定するようにパターニングされてよい。その結果、横方向寸法の少なくとも一方は２つのレジストマスクの各々における非臨界的寸法として選択され得るので、それほど制限的ではない制約を伴うフォトリソグラフィプロセスに基いてレジストマスクの各々を形成することができる。 （もっと読む）

【課題】Ｃｕ配線中のＭｎの残留量を減らすことができる、半導体装置の製造方法を提供する。
【解決手段】Ｃｕ層２０の形成後、Ｃｕ層２０上に、高純度Ｃｕからなる犠牲層３１が積層される。そして、犠牲層３１の形成後、熱処理により、Ｃｕ層２０と第２絶縁層６との間に、ＭｎＳｉＯからなる第２バリア膜１３が形成される。このとき、第２バリア膜１３の形成に寄与しない余剰のＭｎは、Ｃｕ層２０中に拡散する。Ｃｕ層２０上に高純度Ｃｕからなる犠牲層３１が積層されているので、Ｃｕ層２０に拡散したＭｎの一部は、Ｃｕ層２０中を犠牲層３１に引き寄せられるように移動し、犠牲層３１に拡散する。この犠牲層３１へのＭｎの拡散により、Ｃｕ層２０に含まれるＭｎの量が減少する。よって、Ｃｕ層２０からなる第２Ｃｕ配線中のＭｎの残留量を減らすことができる。 （もっと読む）

【課題】電子デバイス及びその製造において、直接的に最適なアライメント位置を検出する。
【解決手段】
電子デバイス１００は、第１基板Ｗｆ１と、第１基板Ｗｆ１を搭載し且つ少なくとも一つの所定領域において第１基板Ｗｆ１と電気的に接続された第２基板Ｗｆ２とを備える。所定領域は、第１基板Ｗｆ１を貫通する少なくとも一つの貫通ビア１１０と、第１基板Ｗｆ１に、所定領域の一部を囲み且つ両端が接するのを避けて設けられた第１の配線１１１と、第１基板Ｗｆ１上に設けられ、第１の配線の両端にそれぞれ電気的に接続する一対の端子パッドと、第２基板Ｗｆ２上に設けられ、貫通ビア１１０と接続された少なくとも一つの導電部２２３とを有する。 （もっと読む）

【課題】凹部の側壁部側からのめっきの成長を抑制して、ボイドの発生を低減することができる半導体装置の製造方法を提供する。
【解決手段】本発明の一の態様によれば、表面に凹部１ａを有するウェハＷの少なくとも凹部１ａの底部１ｂおよび側壁部１ｃに、シード膜３を形成する工程と、シード膜３上に、少なくとも凹部１ａの底部１ｂに位置するシード膜３の部分３ａが露出しかつ凹部１ａの側壁部１ｃに位置するシード膜３の部分３ｂを覆うようにめっき抑制膜４を形成する工程と、シード膜３に電流を供給して、めっき抑制膜４の形成された凹部１ａに埋め込まれるように電解めっき法によりめっき膜５を形成する工程と、めっき膜５に熱処理を施す工程とを備え、めっき抑制膜４が、シード膜３の構成材料より抵抗率が高くかつめっき膜５の構成材料と異なる材料から構成されることを特徴とする、半導体装置の製造方法が提供される。 （もっと読む）

【課題】半導体基板（半導体ウエハ）上に比較的大きな厚さの層間絶縁膜が形成される構成において、半導体基板に反り変形が生じることを抑制できる、半導体装置およびその製造方法を提供する。
【解決手段】半導体基板２上に形成される層間絶縁膜１２は、２つの第１絶縁膜１３間に第２絶縁膜１４を介在させた３層構造を有している。ＳｉＯ_２からなる第１絶縁膜１３は、圧縮応力膜である。一方、ＳｉＮからなる第２絶縁膜１４は、引張応力膜である。すなわち、層間絶縁膜１２は、圧縮応力膜と引張応力膜との積層構造を有している。そのため、半導体基板２上において、圧縮応力膜の圧縮応力と引張応力膜の引張応力とが相互に打ち消し合う。したがって、層間絶縁膜１２が比較的大きな厚さに形成されても、半導体基板２に反り変形が生じることを抑制できる。 （もっと読む）

【課題】信頼性の高い微細化された配線構造を有する半導体装置、およびその製造方法を提供する。
【解決手段】本発明の実施の形態による半導体装置は、半導体基板上に形成された被接続部と、前記被接続部の上層に形成された所定の開口パターンを有する絶縁膜と、前記絶縁膜上に形成された所定の配線パターンを有する配線と、前記所定の開口パターンと前記所定の配線パターンとの論理積からなるパターンに含まれるパターンを有し、前記被接続部と前記配線とを接続するビアと、を含む。 （もっと読む）

【課題】Ｃｕ配線中のＭｎの残留量を減らすことができる、半導体装置の製造方法を提供する。
【解決手段】第２バリア膜１３の形成後に、ＳｉＨ_４を含むガスを用いたＰＥＣＶＤ法により、Ｃｕ層２０上にＳｉおよびＯを含む絶縁材料からなる犠牲層２１が積層される。犠牲層２１にＳｉおよびＯが含まれるので、犠牲層２１の積層過程で、Ｃｕ層２０と犠牲層２１との界面にＭｎＳｉＯからなる反応生成膜２２が生じる。この反応生成膜２２の生成にＭｎが使用されることにより、Ｃｕ層２０に含まれるＭｎの量が減少する。よって、Ｃｕ層２０からなる第２Ｃｕ配線中のＭｎの残留量を減らすことができる。 （もっと読む）

【課題】ゲート間のピッチが狭い場合における短チャネル効果の劣化を抑制する。
【解決手段】基板上に、第１ゲートと、第１ゲートに隣接する第２ゲートを形成する工程、第１ゲートの側壁に第１サイドウォールを、第２ゲートの側壁に第２サイドウォールを形成する工程、第１ゲート、第１サイドウォール、第２ゲート、第２サイドウォールをマスクとして、基板に第１不純物の注入を行う工程、全面に絶縁膜を堆積した後、絶縁膜をエッチングして、第１サイドウォールの側面に第３サイドウォールを、第２サイドウォールの側面に第４サイドウォールを、第１ゲートと第２ゲートの間において第３サイドウォールと第４サイドウォールとが接触するように形成する工程、第１ゲート、第１及び第３サイドウォール、第２ゲート、第２及び第４サイドウォールをマスクとして、基板に第２不純物の注入を行う工程、第３及び第４サイドウォールを除去する工程、を有する。 （もっと読む）

【課題】
誘電率を低減したＳｉＣ膜を銅拡散防止膜として用いることのできる半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、−ＣＨ_２−結合が環状にＳｉの２つの結合手を接続し、残り２つのＳｉの結合手に官能基Ｒ１，Ｒ２がそれぞれ結合され、官能基Ｒ１、Ｒ２は酸素を含まず２重結合を含む、原料を用いて、半導体基板上方に、酸素を含まない第１のＳｉＣ膜を成膜し、第１のＳｉＣ膜上に第１絶縁膜を成膜して、第１のＳｉＣ膜及び第１絶縁膜を含む層間絶縁膜を形成し、層間絶縁膜に銅配線を埋め込み、銅配線を覆って、層間絶縁膜上に、第１のＳｉＣ膜と同じ原料を用いて第２のＳｉＣ膜を成膜する。 （もっと読む）

【課題】 貫通電極を有する半導体装置において、半導体装置の信頼性及び歩留まりの向上を図る。
【解決手段】 半導体基板１０をエッチングして、半導体基板１０の裏面からパッド電極１２に到達するビアホール１６を形成する。ここで、上記エッチングは、ビアホール１６の底部の開口径Ａが、パッド電極１２の平面的な幅Ｃよりも大きく、また前記ビアホール１６の深さの途中における開口径Ｂが、前記幅Ｃ及び前記開口径Ａよりも小さくなるようなエッチング条件により行われる。次に、ビアホール１６の底部でパッド電極１２を露出する第２の絶縁膜１７を、当該ビアホール１６を含む半導体基板１０の裏面上に形成する。次に、ビアホール１６の底部で露出されたパッド電極１２と電気的に接続された貫通電極２０及び配線層２１を形成する。さらに、保護層２２、導電端子２３を形成する。最後に、ダイシングにより半導体基板１０を半導体チップ１０Ａに切断分離する。 （もっと読む）

ルテニウム(Ru)金属の堆積を半導体デバイスの製造に統合することで、銅(Cu)金属のエレクトロマイグレーション及びストレスマイグレーションを改善する方法が供される。本発明の実施例は、NH_x（x≦3）ラジカル及びHラジカルによって、金属層及びlow-k誘電材料を含むパターニングされた基板を処理することで、前記low-k誘電材料に対する前記金属層上でのRu金属キャップ層の選択形成を改善する方法を有する。
（もっと読む）