【課題】パターン内のボイドの発生を抑制する。
【解決手段】下層配線３０に達するビアホール３３を形成し、バリアメタル層３４及びシード層３５ａを形成した後、電解めっき法により、ビアホール３３内をめっき層で埋め込む。その際、シード層３５ａ形成後に、ビアホール３３の間口にオーバーハング１０１ｂが形成されることを想定し、例えば開口径７０ｎｍ以下のビアホール３３であれば、シード層３５ａ形成後のビアホール３３の開口径Ｗ２を２０ｎｍ以上にする。これにより、そのシード層３５ａを用いた電解めっき時に、ビアホール３３内がめっき層で埋まる前にその間口が塞がってボイドが発生するのを回避する。 （もっと読む）

【課題】金属配線部から、金属が層間絶縁膜に拡散することを抑制するためのシリコン窒化膜等から窒素や水素が拡散することによる影響を軽減した信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２上に形成された半導体素子部１００と、半導体素子部１００の上部に形成された銅配線２２５と、半導体素子部１００と銅配線２２５とを電気的に接続するプラグ電極２１６と、このプラグ電極２１６が酸化しないようにするシリコン酸化膜２２３と、半導体素子部１００の上部に形成されたアモルファスシリコン膜２１７と、アモルファスシリコン膜２１７の上部に形成されたＣｕ拡散防止膜２１８と、を有した半導体装置１とする。 （もっと読む）

【目的】ＴＤＤＢ寿命を長くすることが可能な半導体装置の製造方法を提供することを目的とする。
【構成】本発明の一態様の半導体装置の製造方法は、基体上に絶縁膜を形成する工程（Ｓ１０４）と、前記絶縁膜上に、ポアが形成されるキャップ膜を形成する工程（Ｓ１０６）と、前記キャップ膜と前記絶縁膜に開口部を形成する工程（Ｓ１１０）と、前記開口部内に導電性材料を堆積させる工程（Ｓ１１６）と、前記開口部内に前記導電性材料が堆積させられた後に、前記ポアの一部を残しながら一部が前記キャップ膜中に食い込むように、前記キャップ膜上に前記導電性材料の拡散を防止する拡散防止膜を形成する工程（Ｓ１２２）と、を備えたことを特徴とする。 （もっと読む）

【課題】シリコンへのオーミック接合が得られると共に、シリコン中への元素の拡散を抑制できる配線構造及び配線構造の製造方法を提供する。
【解決手段】本発明に係る配線構造１ａは、シリコン層１０と、シリコン層１０上に設けられ、ニッケル（Ｎｉ）が添加された銅合金からなる下地層２０と、下地層２０上に設けられる銅層３０とを備え、シリコン層１０と下地層２０との界面を含む領域でＮｉが濃化することにより、電気導電性を有する拡散バリア層２５が形成される。 （もっと読む）

【課題】基板の表裏を導通する導通部における電流損失を低減した貫通電極基板及びそれを用いた半導体装置を提供すること。
【解決手段】本発明の貫通電極基板１００は、表裏を貫通する貫通孔１０４を有する基板１０２と、貫通孔１０４内に充填される金属材料を含む導通部１０６と、を備え、導通部１０６の金属材料は、結晶粒径が２９μｍ以上の結晶粒を含む。また、導通部１０６の金属材料は、面積重み付けした平均結晶粒径が１３μｍ以上である。 （もっと読む）

【課題】ビア電極を効果的に配しうるマイクロ電子構造体、マルチチップモジュール、メモリカード及び集積回路素子の製造方法を提供する。
【解決手段】基板１１０と、前記基板上に提供され、貫通して延長される第１及び第２開口を含む導電性パッド１３０と、前記導電性パッド上に提供され、前記導電性パッド内の前記第１開口を貫通して前記基板内に延長される第１導電性ビア電極１５０と、前記導電性パッド上に前記第１導電性ビア電極に隣接するように提供され、前記導電性パッド内の前記第２開口を貫通して前記基板内に延長される第２導電性ビア電極１６０とを有する。 （もっと読む）

【課題】製造バラツキに関わらず、切断箇所を制御できる構成の電気ヒューズを得る。
【解決手段】半導体装置２００は、基板（不図示）上に形成された上層ヒューズ配線１１２、下層ヒューズ配線１２２、および上層ヒューズ配線１１２の一端と接続され、上層ヒューズ配線１１２と下層ヒューズ配線１２２とを接続するビア１３０から構成される電気ヒューズ１００を含む。上層ヒューズ配線１１２には、一端側で配線幅が狭くなった幅変動領域１１８が設けられている。 （もっと読む）

【課題】開口部の間口部分の拡大を抑制しつつ、開口部内に埋め込み導体を埋め込みやすくする。
【解決手段】半導体ウェハＷ１の中心から左側に離れたチップ領域Ｃ１ａ、Ｃ１ｂでは、開口部１３ａ、１３ｂ内の左右の壁面のうち右側の壁面にのみ深さ方向に沿って傾斜面を設け、半導体ウェハＷ１の中心から右側に離れたチップ領域Ｃ１ｄ、Ｃ１ｅでは、開口部１３ｄ、１３ｅ内の左右の壁面のうち左側の壁面にのみ深さ方向に沿って傾斜面を設け、半導体ウェハＷ１の中心の近傍のチップ領域Ｃ１ｃでは、開口部１３ｃ内の左右の壁面には傾斜面を設けないようにする。 （もっと読む）

【課題】本願発明者らによると、ＶＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ・プロセスにおいて、以下のような問題があることが明らかとなった。すなわち、プリ・メタル（Ｐｒｅｍｅｔａｌ）工程のタングステン・プラグ形成の準備工程としてのバリア・メタル・スパッタリング成膜時や第１層メタル配線層のスパッタリング成膜時に、ウエハからの脱ガスによる水分に起因する異物の発生がみられる。
【解決手段】本願発明は半導体集積回路装置の製造工程におけるプラズマ・プロセスで、プロセス・チャンバ外に設けられたアンテナにより、プラズマから発生する電磁波を受信することで、同チャンバ内の水分をインサイチュー・モニタ（Ｉｎ Ｓｉｔｕ Ｍｏｎｉｔｏｒ）するものである。 （もっと読む）

【課題】低誘電率膜を用いた層間絶縁膜ＳｉＯＣＨ膜をＣＭＰプロセスにおけるダメージから保護しつつ、配線間層間絶縁膜ＳｉＯＣＨ膜の実効誘電率を低減する。
【解決手段】半導体装置１００は、ＳｉＯＣＨ膜１０の表層が改質されることにより形成された、ＳｉＯＣＨ膜１０よりも炭素濃度が低くかつＳｉＯＣＨ膜１０よりも酸素濃度が高い表面改質層２０が設けられるとともに、Ｃｕ配線５０の表面及び表面改質層２０の表面に接するキャップ絶縁膜６０を有している。このため、ＳｉＯＣＨ膜１０全体の誘電率の上昇を低減しつつ、ＣＭＰプロセスにおいて親水性の表面改質層２０が露出することによって水滴が残りにくくなり、ＣＭＰプロセス後のパーティクルの残留やウォーターマークの発生を低減できる。 （もっと読む）

【課題】半導体装置及びその製造方法について、ホウ素含有タングステン層を核形成層とする場合に、コンタクト抵抗値の増大を抑制する。
【解決手段】半導体装置１００は、半導体基板１０１上に形成された第１絶縁膜１０３と、第１絶縁膜１０３に埋め込まれた導電膜１０９を含み且つ半導体基板１０１に達するコンタクト１１０と、半導体基板１０１及び第１絶縁膜１０３のそれぞれと、導電膜１０９との間に形成され、高融点金属を含む第１バリア層１０７とを備える。更に、第１バリア層１０７と導電膜１０９との間に形成され、第１バリア層１０７よりも水分透過性の低い第２バリア層１１８を備える。 （もっと読む）

【課題】銅を主成分とするコンタクトプラグを有する半導体装置において、コンタクトプラグに隆起が発生することを防止する。
【解決手段】第１の層間絶縁膜１０２に、金属シリサイド層１０１に到達するコンタクトホール１０３を形成する工程（ｃ）と、コンタクトホールの底面及び側壁に、高融点金属膜１０４を形成する工程（ｄ）と、高融点金属膜上に、銅を主成分とする金属膜１０６Ａを形成し、コンタクトホール内に、高融点金属膜を介して、金属膜が埋め込まれてなるコンタクトプラグ１０７を形成する工程（ｅ）と、第１の層間絶縁膜及びコンタクトプラグの上に、第２の層間絶縁膜１０８を形成する工程（ｆ）とを備え、工程（ｆ）は、コンタクトプラグの表面に存在する酸素ガスを除去する工程（ｆ１）と、工程（ｆ１）の後に、コンタクトプラグの表面に存在する酸素ガスが除去された状態で、第２の層間絶縁膜を形成する工程（ｆ２）とを含む。 （もっと読む）

一体型ビア及びビア端子を有する半導体回路基板と、関連のシステム及び方法とが開示されている。特定の実施例に従う代表的な方法は、半導体回路基板に非貫通ビア（１４０）を形成することと、ビアの側壁面に保護層（１２２）を塗布することと、保護層が塗布された回路基板材料の除去から保護している間に、ビアの端面から回路基板材料を選択的に除去することにより端子穴（１１１）を形成することと、を含む。この方法は、ビア内の導電性材料が単一である導電性端子を形成するためにビア及び端子穴の双方に導電性材料を配置することをさらに含むことができる。端子に隣接する回路基板材料は、その後、回路基板の外部の導電性構造体に接続することができる端子を露出させるために除去することができる。 （もっと読む）

【課題】生産性を極端に落とすことなく、開口の形状悪化を抑止するエッチング方法を提供する。
【解決手段】半導体基板１上に絶縁層２を介して形成されたパッド電極３を被覆するように前記半導体基板１の表面に支持体５を接着する工程と、前記半導体基板１の裏面から前記パッド電極３の表面に到達するようにビアホールを形成する工程とを有するものにおいて、前記半導体基板１に対して前記絶縁層２が露出しない位置まで第１の開口を形成する第１のエッチング工程と、前記半導体基板１に対して前記絶縁層２が露出する位置まで第２の開口８を形成する第２のエッチング工程とを、全ての開口に対して行うと共に、前記第２のエッチング工程は前記第１のエッチング工程よりも前記半導体基板に印加される交流電圧の周波数を低くする。 （もっと読む）

【課題】金属パッドの下方に位置する層間絶縁膜にクラックが発生し、クラック内に水分が進入することがあっても、金属パッドの近傍の配線の信頼性が低下することを防止する。
【解決手段】半導体基板１０上に形成された層間絶縁膜１８と、層間絶縁膜１８を貫通して設けられたリング用金属配線２０Ａと、層間絶縁膜１８を貫通して設けられたコンタクト用金属配線２０Ｂと、層間絶縁膜１８上及びリング用金属配線２０Ａの全上面上に形成された第１の保護絶縁膜２１と、第１の保護絶縁膜２１上に形成された金属パッド２３とを備え、リング用金属配線２０Ａは、層間絶縁膜１８のうち金属パッド２３の下方に位置する領域にリング状に設けられており、金属パッド２３は、第１の保護絶縁膜２１に形成された第１の開口部２１ａを通じてコンタクト用金属配線２０Ｂに接続されている。 （もっと読む）

【課題】配線とバリア膜との密着性の低下、エレクトロマイグレーション耐性の低下、及び工程数の増加を抑制しつつ、めっき膜の膜厚がウェハ中心部とウェハ周辺部で異なることを抑制できる半導体装置の製造方法を提供する。
【解決手段】絶縁膜１００に形成された溝１０２の側面及び底面に、添加元素を含む金属バリア膜１２０を形成する。次いで、金属バリア膜１２０上にシード膜１４２を形成し、さらにシード膜１４２をシードとしてめっき層（Ｃｕ膜１４４）を形成することにより、溝１０２内に金属膜１４０を埋め込む。次いで、金属バリア膜１２０及び金属膜１４０を熱処理することにより、金属バリア膜１２０と金属膜１４０の間に、金属バリア膜１２０を構成する金属、添加元素、及び金属膜１４０を構成する金属を含む合金層を形成し、かつ添加元素を金属膜１４０中に拡散させる工程とを備える。 （もっと読む）

【課題】半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止すること。
【解決手段】シリコン基板３０の上方に、下部電極６１と、強誘電体膜よりなるキャパシタ誘電体膜６２と、上部電極６３とを有するキャパシタQを形成する工程と、キャパシタQ上に第１の保護膜７０を形成する工程と、第１の保護膜７０に、上部電極６３に達する第１の開口７０ａを形成する工程と、第１の開口７０ａを形成した後に、第１の保護膜７０及び第１の開口７０ａから露出する上部電極６３の上方に層間絶縁膜７１を形成する工程と、層間絶縁膜７１に、第１の開口７０ａの内側で上部電極６３に達する第１のホール７１ａを形成する工程と、第１のホール７１ａに第１の導体プラグ７７ａを埋め込む工程とを含む半導体装置の製造方法による。 （もっと読む）

【課題】Ｃｕ配線パターンとキャップ層との界面を伝うＣｕの拡散を抑制し、同時にＣｕ配線パターンの抵抗の増大を抑制するＣｕダマシン配線の製造法を提供する。
【解決手段】基板４１上に側壁面と底面とにより画成された凹部を有する絶縁膜４５を形成する。側壁面のうち、上端部を含む上側の第１の部分Ｄを覆い、凹部の底面と下側の第２の部分においては前記絶縁膜が露出するように覆う、金属膜４７を形成する。凹部の側壁面と底面とを連続的に覆う導電性拡散障壁膜４８を形成する。銅を充填し銅配線パターン４９Ａ、４９Ｂ、４９Ｃとする。絶縁膜上と銅配線パターンの表面を覆う絶縁性拡散障壁膜４９を形成する。熱処理により、銅配線パターンと絶縁性拡散障壁膜との界面に、金属元素の濃集領域４９Ｄを形成する。金属元素の濃集領域では、金属膜を構成する金属元素の濃度が、銅配線パターン中よりも高い。 （もっと読む）

【課題】電気特性を高い精度で予測し、かつその予測式を用いて電気特性を一定化制御する、半導体装置の製造方法を提供する。
【解決手段】まず、半導体装置の製造途中で、半導体装置の拡散パラメータの値が取得される。次いで、後続の工程において実施される所定処理により決定される拡散パラメータのターゲット値が算出される。当該拡散パラメータは、予め取得された電気特性予測式に、取得された拡散パラメータの値と所望の電気特性値とを代入することにより算出される。電気特性予測式とは、半導体装置の電気特性と複数種の拡散パラメータとの対応関係を示す式である。続いて、当該ターゲット値を実現する、後続工程の所定処理の処理条件が決定される。そして、決定された処理条件で、後続工程の所定処理が実施される。 （もっと読む）

【課題】電極上に膜（水素バリア膜、バリアメタル）が形成される場合に、電極上での膜のカバレッジ不良の発生を防止することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１では、強誘電体膜１３上に、強誘電体膜１３に接する電極下層１５とこの電極下層１５上に積層される電極上層１６との積層構造を有する上部電極１４が積層されている。そして、電極上層１６の上面は、平坦化により、強誘電体膜１３の表面モホロジーと無関係な平坦面となっている。したがって、電極上層１６上で水素バリア膜１７およびバリアメタル２８をほぼ均一な厚さに形成することができ、上部電極１４上での膜のカバレッジ不良の発生を防止することができる。 （もっと読む）