【課題】信頼性が高く、特性の改善された半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置１は、ワンチップに規則性を有するレイアウト領域と、規則性のないレイアウト領域を備える半導体装置であって、下層導電層１１と、下層導電層１１上に形成された層間絶縁膜と、その上に形成された上層配線層Ｍ１と、下層導電層１１と上層配線層Ｍ１とを、実質的に最短距離で電気的に接続するように配設した接続プラグ１０とを備える。そして、規則性を有するレイアウト領域における少なくとも一部の領域において、下層導電層１１と上層配線層Ｍ１との電気的接続が、下層導電層１１の直上から延在する直上位置、当該直上位置から離間したシフト位置に配設した少なくとも２つの接続プラグ１０と、これらを電気的に接続するための中間接続層２０により行われている。 （もっと読む）

本発明の実施形態は、概して、半導体基板を処理するための装置及び方法に関するものである。一実施形態は基板を処理する方法を提供し、この方法は、基板に形成されたトレンチ構造又はビア構造を有する基板を覆うようにシード層を形成することと、シード層の一部を有機パッシベーション膜で被覆することと、前記トレンチ構造又はビア構造をめっき液に浸漬して、前記有機パッシベーション膜で被覆されないシード層の上に導電材料を堆積させることとを含む。
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【課題】基板の表裏を導通する導通部における電気特性を向上した貫通電極基板及びそれを用いた半導体装置を提供すること。
【解決手段】本発明の貫通電極基板１００は、表裏を貫通する貫通孔１０４を有する基板１０２と、貫通孔１０４内に充填される金属材料を含む導通部１０６と、を備え、導通部１０６は、面積重み付けした平均結晶粒径が１３μｍ以上の金属材料を少なくとも含む。また、導通部１０６は、結晶粒径が２９μｍ以上の金属材料を含む。 （もっと読む）

本発明の実施形態は、概して、半導体基板を処理する装置及び方法に関するものである。具体的には、本発明の実施形態は、トレンチ及びビアの断面形状を、トレンチ及びビアへの充填を行なう前に変形させる方法及び装置に関するものである。本発明の一実施形態では、トレンチ構造をエッチング液に曝すことにより、犠牲層を形成してトレンチ構造の上部開口部を閉塞する。一実施形態では、エッチング液は、第１材料と反応して犠牲層を形成する副生成物を生成することにより、第１材料を除去するように調製される。
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【課題】半田バンプが採用された半導体装置において、隣接する半田バンプ同士の接触の抑制が図られた半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、第１主表面を有する半導体チップ１２０と、第１主表面に形成された複数の電極１２３と、電極１２３ごとに複数形成されたランド部１２７と、半導体チップ１２０の第１主表面と対向する第２主表面を有するパッケージ基板１６０と、第２主表面に形成された複数の電極１６２と、電極１６２に形成されたランド部１７０と、ランド部１２７およびランド部１７０とを接続する半田バンプ１２５とを備える。 （もっと読む）

【課題】対向、近接する拡散層と導体との間の漏れ電流を抑制し、効率を向上が図られた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、半導体基板１を貫通する貫通電極７と、半導体基板１の上部であって、貫通電極７の側方に位置する領域に設けられた拡散層２４と、拡散層２４の上部に設けられた拡散層２２とを備えている。貫通電極７の側面のうち拡散層２４に対向する部分は湾曲しており、拡散層２４の表面のうち貫通電極７に対向する部分は湾曲している。 （もっと読む）

【課題】表示デバイスに用いられる薄膜トランジスタ基板の配線構造において、Ａｌ合金膜と透明画素電極を直接コンタクトさせることができるとともに、薄膜トランジスタの製造プロセス中に用いられるアミン系剥離液に対する腐食性を改善できるＡｌ合金膜を開発し、それを備えた表示デバイスを提供する。
【解決手段】Ｇｅを０．２〜２．０原子％、および元素群Ｘ（Ａｇ、Ｉｎ、Ｓｎ、Ｎｉ、Ｃｏ、Ｃｕ）より選択される少なくとも１種の元素を含むと共に、希土類元素と高融点金属群（Ｔｉ、Ｔａ、Ｖ、Ｎｂ、Ｍｏ、Ｗ、Ｃｒ、Ｚｒ、Ｈｆ）からなる元素群Ｑより選択される少なくとも１種の元素を０．０２〜１原子％含み、かつ、粒径が１００ｎｍを超える析出物が１０^−６ｃｍ^２あたり１個以下であるところに特徴を有するＡｌ合金膜と、該Ａｌ合金膜を備えた表示装置。 （もっと読む）

【課題】ＴＳＶを有するＳＯＩ基板を積層する場合に余分な圧力を加えることなく、少ない圧力で確実にバンプ間を接合する。
【解決手段】絶縁層および絶縁層に接して形成されたＳＯＩ層を有する基板と、基板の表面および裏面の間を貫通する貫通孔と、表面または裏面と実質的に同一な平面に端面を有する、貫通孔に形成された貫通結合部と、を有する半導体装置を複数備え、一の半導体装置の貫通結合部の端面と、他の半導体装置の貫通結合部の端面とを接合することにより、一の半導体装置と他の半導体装置とを積層して形成した積層半導体装置を提供する。 （もっと読む）

【課題】貫通電極を有する３次元構造の半導体装置の製造歩留まりを向上させることのできる技術を提供する。
【解決手段】ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間で、第１バンプ電極５０が形成されていない領域に、スペーサ４９と第２バンプ電極５０ａとを積層した支持部を形成することによって、ウエハＷ３のたわみを防いで、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間隔をウエハ面内で均一に保つ。これにより、ウエハＷ２の主面上の表面保護膜４８とウエハＷ３の裏面との間の接着剤５１の未充填箇所の生成を防ぐ。 （もっと読む）

【課題】上層配線の幅によらずにコンタクトプラグの底面がアンカー構造となり、下層配線との接続抵抗を低減できる半導体装置とその製造方法を提供する。
【解決手段】基板に下層配線Ｗ１となる第１導電層を形成し、絶縁膜を形成し、上層配線用溝とこれに連通するようにコンタクトホールＣＨを形成する。次に、コンタクトホール及び上層配線用溝の内壁面を被覆してバリアメタル層を形成し、その上層にコンタクトホール及び上層配線用溝に埋め込んで第２導電層を形成する。ここで、上層配線用溝及びコンタクトホールを形成する工程において、上層配線Ｗ２と下層配線Ｗ１の交差する領域に、上層配線にスリットＳＬ１，ＳＬ２または切り欠きを設けて幅が狭くなった部分ＮＰが設けられるように上層配線用溝を形成し、この幅が狭くなった部分ＮＰにおいてコンタクトホールＣＨを形成する。 （もっと読む）

【課題】パッケージサイズの拡大や製造プロセスを変更せずにＳＯＩ基板のシリコン基板層の電位固定を行うことができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体基板層１１の表面からＳＯＩ基板１０をエッチングし、電極パッド１６に達する第１のトレンチおよび半導体基板層１１内部で終端している第２のトレンチを形成する工程と、半導体基板層の表面および各トレンチを覆うように絶縁膜１９を形成する工程と、各トレンチ底面の絶縁膜１９を除去して電極パッド１６および半導体基板層１１を露出させる工程と、半導体基板層１１の表面上と各トレンチの側壁および底面に導電膜３１〜３３を形成して貫通電極３０を形成するとともに、コンタクト部５０を形成する工程と、半導体基板層１１上の導電膜にパターニングを施して外部電極４３およびコンタクト部５０に電気的に接続された電位固定用の外部電極４３ａを形成する工程と、を含む。 （もっと読む）

【課題】ＣＶＤによりＴｉ膜を成膜する際に、より低抵抗でかつ抵抗のばらつきが小さいＴｉ膜を成膜することができ、プラズマダメージを小さくすることができるＴｉ膜の成膜方法を提供すること。
【解決手段】チャンバ内にシリコンウエハを配置し、ＴｉＣｌ_４ガスおよびＨ_２ガスを含む処理ガスを導入しつつチャンバ内にプラズマを生成し、そのプラズマにより処理ガスの反応を促進してシリコンウエハ上にＴｉ膜を成膜するにあたり、チャンバ内にシリコンウエハが配置された状態でＴｉＣｌ_４ガスを導入した後、チャンバ内にプラズマを生成する。 （もっと読む）

【課題】素子特性を劣化させることなく、貫通電極を有する３次元構造の半導体装置を実現することのできる技術を提供する。
【解決手段】半導体基板１Ｓの主裏面間を貫通する貫通電極８と、その貫通電極８を分離する貫通分離部１０とが同一位置に設けられており、半導体基板１Ｓに、貫通分離部形成用の絶縁トレンチ部を形成した後、活性領域に半導体素子（ＭＩＳ・ＦＥＴ（Ｑ））を形成し、さらにその後、貫通電極形成用の導通トレンチ部を形成する。 （もっと読む）

【課題】層間絶縁膜として低誘電率膜を用いて配線溝を形成する際のダメージ層の形成による配線間容量の増加を抑制する。
【解決手段】低誘電率膜１１４の側壁に形成されたダメージ層１３０を除去する工程（図３（ａ）、３（ｂ））と、化学気相成長法により第２の保護絶縁膜１３４を形成し、第１の保護絶縁膜１１６および低誘電率膜１１４の側壁を第２の保護絶縁膜１３４で覆って第２の凹部１３６ｃを形成する工程（図３（ｃ））と、配線溝１３６ｄが低誘電率膜１１４の表面に選択的に第２の保護絶縁膜１３４が形成された側壁を有するように、第２の保護絶縁膜１３４をエッチバックして成形する工程（図３（ｄ））とにより配線溝１３６ｄを形成する。 （もっと読む）

【課題】追従性が高く良好なステップ・カバレージ及び低い抵抗率を有する窒化チタン障壁層を形成する方法を提供する。
【解決手段】部分的に製作された電子デバイスに窒化チタン障壁層を形成する方法であって、前記部分的に製作された電子デバイスの上に第１の温度で、第１の抵抗率を有する第１の窒化チタンサブレーヤ４０を堆積させる工程と、前記第１の窒化チタンサブレーヤの上に第２の温度で、第２の抵抗率を有する第２の窒化チタンサブレーヤ４２を堆積させる工程とを備えており、前記第２の温度は前記第１の温度よりも高く、第２の抵抗率は第１の抵抗率よりも低いことを特徴とする窒化チタン障壁層の形成方法。 （もっと読む）

【課題】半導体基板上に設けられる金属半導体化合物電極の界面抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板と、半導体基板上に形成され、Ｓを１×１０^２０ａｔｏｍｓ／ｃｍ^３以上含有する界面層と、界面層上に形成され、略全域にＳを１×１０^２０ａｔｏｍｓ／ｃｍ^３以上含有する金属半導体化合物層と、金属半導体化合物層上の金属電極を有することを特徴とする半導体装置。半導体基板上に金属膜を堆積し、第１の熱処理により、金属膜を半導体基板と反応させて、金属半導体化合物層を形成し、金属半導体化合物層に、飛程が金属半導体化合物層の膜厚未満となる条件でＳをイオン注入し、第２の熱処理により、Ｓを再配置することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】 従来のエアギャップ構造より、さらに容量及び容量ばらつきを低減することができる。
【解決手段】 基板上の絶縁膜１７上に、銅を主成分として含む配線２６を形成する。それから、リザーバーパターン用絶縁膜２１、２２及びバリア絶縁膜２９を形成し、配線２６の上面および側面上と絶縁膜１７及び絶縁膜２９上に銅の拡散を抑制または防止する機能を有する絶縁膜３１を形成する。このとき、狭い配線間スペース底部の絶縁膜１７の膜厚保は、配線２６上の絶縁膜３１の膜厚より、薄く成膜することで細線ピッチの配線容量を効率良く低減する。その後、低誘電率からなる絶縁膜３６及び絶縁膜３７を成膜する。その際、配線２６の隣接配線間において、対向する配線側面の上方での堆積速度が下方での堆積速度より大きくなるように絶縁膜３６を形成し、エアギャップを形成する。最後に、層間ＣＭＰによって、絶縁膜３７を平坦化する。 （もっと読む）

【課題】ビアホール下方でのスペーサ膜の閉塞を回避するとともに、ビアプラグの上方で隣接する配線層との間の余裕距離を確保することができる半導体装置を提供する。
【解決手段】シリコン基板１上に設けられた上面から下面まで貫通するコンタクトプラグ３２を有する第１の層間絶縁膜３０と、第１の層間絶縁膜３０上に形成され、コンタクトプラグ３２の形成位置に対応する位置の上面から下面まで貫通するビアホール４１を有する第２の層間絶縁膜４０と、ビアホール４１内にコンタクトプラグ３２と電気的に接触するように導電性材料が埋め込まれたビアプラグ４３と、を備え、ビアホール４１を形成する側壁は、第２の層間絶縁膜４０の上面から下面に向かって、基板面に平行な方向の断面積が徐々に減少する順テーパ状を有し、ビアホールの上端部から所定の深さまでの側壁に、第２の層間絶縁膜４０とは異なる絶縁性材料からなるスペーサ膜４２が埋め込まれている。 （もっと読む）

【課題】金属配線部から、金属が層間絶縁膜に拡散することを抑制するためのシリコン窒化膜等から窒素や水素が拡散することによる影響を軽減した信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２上に形成された半導体素子部１００と、半導体素子部１００の上部に形成された銅配線２２５と、半導体素子部１００と銅配線２２５とを電気的に接続するプラグ電極２１６と、このプラグ電極２１６が酸化しないようにするシリコン酸化膜２２３と、半導体素子部１００の上部に形成されたアモルファスシリコン膜２１７と、アモルファスシリコン膜２１７の上部に形成されたＣｕ拡散防止膜２１８と、を有した半導体装置１とする。 （もっと読む）

【目的】ＴＤＤＢ寿命を長くすることが可能な半導体装置の製造方法を提供することを目的とする。
【構成】本発明の一態様の半導体装置の製造方法は、基体上に絶縁膜を形成する工程（Ｓ１０４）と、前記絶縁膜上に、ポアが形成されるキャップ膜を形成する工程（Ｓ１０６）と、前記キャップ膜と前記絶縁膜に開口部を形成する工程（Ｓ１１０）と、前記開口部内に導電性材料を堆積させる工程（Ｓ１１６）と、前記開口部内に前記導電性材料が堆積させられた後に、前記ポアの一部を残しながら一部が前記キャップ膜中に食い込むように、前記キャップ膜上に前記導電性材料の拡散を防止する拡散防止膜を形成する工程（Ｓ１２２）と、を備えたことを特徴とする。 （もっと読む）