半導体装置
【課題】CMPによる平坦化時にディッシングや配線パターン剥離の発生を抑制して安定生産が可能で、ダミーパターン内における渦電流の発生に伴うインダクタンス素子のQ値の低下を抑制可能な半導体装置を提供。
【解決手段】半導体装置10は、基板と、この基板上に形成され化学的機械的研磨工程(以下CMPと称する)を制御するためのダミーパターン16と、基板上に螺旋状に形成されたインダクタンス素子15と、を有し、ダミーパターン16Pが、それぞれ先端が鋭角の突起Apを八つ有する多角形状の平面視形状を有するように形成されている。突起の先端を挟む両側の縁部に沿ってそれぞれ発生する渦電流は、向きが互い逆方向であるため相殺されて打ち消され、大きな渦電流とならない。また、縁部に沿って流れる渦電流の経路が長くなることにより抵抗が増加し、渦電流が流れる面積も減少するので、渦電流を抑制する。
【解決手段】半導体装置10は、基板と、この基板上に形成され化学的機械的研磨工程(以下CMPと称する)を制御するためのダミーパターン16と、基板上に螺旋状に形成されたインダクタンス素子15と、を有し、ダミーパターン16Pが、それぞれ先端が鋭角の突起Apを八つ有する多角形状の平面視形状を有するように形成されている。突起の先端を挟む両側の縁部に沿ってそれぞれ発生する渦電流は、向きが互い逆方向であるため相殺されて打ち消され、大きな渦電流とならない。また、縁部に沿って流れる渦電流の経路が長くなることにより抵抗が増加し、渦電流が流れる面積も減少するので、渦電流を抑制する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、基板上に螺旋状に形成されたインダクタンス素子、その他の多層配線を含む薄膜集積回路等の半導体装置に関する。
【背景技術】
【0002】
従来、インダクタンス素子、その他の各種回路素子を集積回路内に備える半導体装置が提案されている。例えば、基板上に渦巻き螺旋状の配線を形成した構造により所望のインダクタンスを得るインダクタンス素子と、導体・誘電体・導体を積層した構造により電荷を蓄えるコンデンサ素子などとを回路内に作り込み、特定の機能を発現させている。
特許文献1の従来の技術欄には、上記のインダクタンス素子を備える半導体装置を製造する際に、CMP(化学的物理的研磨工程)による平坦化が行われることが記載されている。そして、上記CMPによる平坦化時に、幅広の配線部分だけが集中的に削られる所謂ディッシングや、微細な配線パターンの剥離等が生じやすい。これらの問題を回避するために、配線パターンの周辺にダミーパターンを配置することが従来より行なわれている。ここでダミーパターンとは、配線パターンと同じ材料で形成され、前記回路に接続されることなく独立して存在するパターンを意味する。そして、半導体装置の回路内にCMPを含む多層配線プロセスでインダクタンス素子を形成する際に、上記の理由から、インダクタンス素子の周辺領域に、金属からなるダミーパターンを所定の被覆率となるように配置する方法が提案されている。
【0003】
上記特許文献1には、図13に示すように、上記ダミーパターン領域212を形成する際のインダクタンス素子215の特性(Q値)の劣化を防止する構造が提案されている。具体的には、基板211上にスパイラル形状の線状導電層215aを備えたスパイラルインダクタ210において、線状導電層215aの直下の領域を除く領域に、上面がCMP工程を制御するためのダミーパターン領域212となるように、凸部が形成されるように基板表面に素子分離用の溝を形成するものである。
しかし、上記のダミーパターンと共に半導体装置の回路内にインダクタンス素子を作成すると、ダミーパターンとインダクタンス素子の配線との間に、寄生容量による容量結合が生じる。これにより、ダミーパターンや基板に渦電流が誘発され、インダクタンス素子の高周波特性、特にQ値が劣化する。
【0004】
上記のような課題に対し、特許文献2には、図示省略するが、IC内部に形成されるスパイラルインダクタの近傍に、閉ループの少なくとも一辺が開放された複数の略カギ形のダミーパターンを有することにより、スパイラルインダクタの高周波特性のQ値の劣化を防止することが提案されている。
【特許文献1】特開2002−110908号公報
【特許文献2】特開2007−273577号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
上記前者の背景技術に記載のスパイラルインダクタを備える半導体装置においては、ディッシングや配線パターン剥離の発生を抑制するために略正四角形状ダミーパターンを設けることに伴って、インダクタンス素子のQ値が例えば10%程度劣化するという課題があった。
また、後者の背景技術に記載の半導体装置においても、ダミーパターンの内部に該ダミーパターンの縁部に沿って渦電流が発生するため、Q値の劣化の抑制効果が十分得られないという課題があった。
【0006】
本発明は、以上の点に着目したもので、その目的は、ダミーパターンを設けることでディッシングや配線パターン剥離の発生を抑制しつつ、ダミーパターンの内部に渦電流が発生するのを抑制して、インダクタンス素子のQ値の劣化を抑制することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【0007】
上記目的を達成するため、本発明の半導体装置は、(1)基板と、該基板上に形成され化学的機械的研磨工程を制御するためのダミーパターンと、前記基板上に螺旋状に形成されたインダクタ素子と、を有する半導体装置において、
前記ダミーパターンは先端が鋭角の突起を複数有する多角形状である。(以下、本発明の第1の技術手段と称する。)
【0008】
上記半導体装置の主要な形態の一つは、(2)上記ダミーパターンが所定の間隔で複数配設されている。(以下、本発明の第2の技術手段と称する。)
【0009】
上記第1の技術手段による作用は、次の通りである。即ち、前記ダミーパターンは先端が鋭角の突起を複数有する多角形状の平面視形状を有する。このため、従来のダミーパターンと同様にディッシングや配線パターン剥離の発生を防止する効果を奏しつつ、前記ダミーパターンの突起部分において、突起の先端を挟んで両側の縁部に沿って発生する渦電流の向きがほぼ逆向きとなるため、互いに相殺される。また、前記ダミーパターンが複数の突起を有するので、縁部に沿って流れる渦電流の経路が長くなることにより抵抗が増加し、渦電流が流れる面積も減少するので、渦電流を抑制することができる。
【0010】
上記第2の技術手段による作用は、次の通りである。即ち、前記ダミーパターンが所定の間隔で複数配設されている。このため、ディッシングや配線パターン剥離を生じることなく安定生産可能な半導体素子を提供することができる。
【0011】
その他の本発明の前記及び他の目的,特徴,利点は、以下の詳細な説明及び添付図面から明瞭になろう。
【発明の効果】
【0012】
本発明の半導体装置によれば、CMPを用いた平坦化時にディッシングや配線パターン剥離の発生を抑制しつつ、先端が鋭角の複数の突起部分において、先端を挟む両側の縁部に沿って発生する渦電流の向きがほぼ逆向きとなって互いに相殺される。また、縁部に沿って流れる渦電流の経路が長くなることにより抵抗が増加し、渦電流が流れる面積も減少するので、渦電流を抑制することができる。このため、ダミーパターン内部に発生する渦電流を大幅に抑制してインダクタンス素子のQ値の低下を抑制でき、ダミーパターンを設けないときのインダクタンス素子と同等のQ値を得ることができる。
【発明を実施するための最良の形態】
【0013】
次に、本発明の半導体装置の第1の実施形態について、図1〜図4を参照して説明する。図1は第1の実施形態の半導体装置10の概要を説明するための平面図である。また、図2は本実施形態の半導体装置10の内部構造を説明するための図1のA−A線における縦断面である。図3は本実施形態の半導体装置10の内部構造を説明するための図1のB−B線における縦断面図である。図4は本実施形態の半導体装置のダミーパターンにおける電流分布の一例を示す図である。
【0014】
図1〜図3に示すように、第1の実施形態の半導体装置10は、基板11と、該基板11上に形成され化学的機械的研磨工程(以下CMPと称する)を制御するためのダミーパターン16と、前記基板11上に螺旋状に形成されたインダクタンス素子15と、を有する。
上記半導体装置10は、より具体的には、基板11の一方の主面側に、層間絶縁膜12a,12b,12cと絶縁層13a,13b,13cとがそれぞれ3層に亘って交互に積層されており、さらにその上に保護層14が積層されている。
第1の絶縁層13aには、ダミーパターン16aが所定の間隔で複数配設されている。また、第2の絶縁層13bには、螺旋状のインダクタンス素子15を構成する螺旋状の下層配線15aと、該下層配線15aの周囲に前記と同様に所定の間隔で複数配設されたダミーパターン16bと、が形成されている。また、第3の絶縁層13cには、螺旋状のインダクタンス素子15を構成する螺旋状の上層配線15cと、引き出し用の上層配線15dと、前記上層配線15c、15dの周囲に前記と同様に所定の間隔で複数配設されたダミーパターン16cと、が形成されている。また、第3の層間絶縁膜12cには、前記螺旋状の下層配線15aと、螺旋状の上層配線15c及び引き出し部の上層配線15dと、をそれぞれ接続するようにビア接続部が2箇所形成されている。
前記保護層14上には複数の端子電極17が所定の間隔で複数配設されている。
前記螺旋状に形成されたインダクタンス素子15は、螺旋状の上層配線15cの外周側の端部が前記複数の端子電極17のうちの一つに接続されている。また、前記螺旋状の上層配線15cの内周側の端部はビア接続部15bを介して螺旋状の下層配線15aの内周側の端部に接続されている。前記螺旋状の下層配線15aの外周側の端部はビア接続部15bを介して引き出し用の上層配線15dの一端側に接続されており、該上層配線15dの他端は前記複数の端子電極17のうちの他の一つに接続されている。
【0015】
そして、本実施形態の半導体装置10においては、前記ダミーパターン16、16a、16b、16cが、それぞれ先端が鋭角の突起Apを複数(例えば八つ)有する多角形状の平面視形状を有するように形成されている。そして、上記ダミーパターンにおける電流分布の一例として、第1の絶縁層に設けられた複数のダミーパターン16aのうちの螺旋状のインダクタンス素子15の内側に位置するダミーパターン16P内の電流分布を図4に模式的に示す。同図において、ダミーパターン16P内の各位置における渦電流を矢印で、また渦電流の向き及び大きさはそれぞれ矢印の向き及び大きさで示される。図4に示されるように、ダミーパターン16Pの前記突起Apの基部近傍においては、渦電流の発生がみられるものの、矩形のダミーパターンの縁部近傍に生じる渦電流の大きさに比較して、ダミーパターン16Pの外形寸法のうちの中心寄りでダミーパターンに占める面積が小さいため相対的に小さく、全体に対して大きな影響を及ぼさない。また、外形寸法の外周寄りに位置する前記複数の突起Apにおいては、突起の先端を挟む両側の縁部に沿ってそれぞれ渦電流が発生するものの、向きが互い逆方向であるために相殺されて打ち消され、大きな渦電流とならない。
【0016】
次に、本発明の半導体装置の製造方法の一例について、図5〜図10を参照して説明する。図5は、本発明の半導体装置の製造プロセスの一例の概要を示すフローチャートである。図6は、本発明の半導体装置の製造プロセスの一例において、前半の前記図5の(a)〜(f)に相当する試料の図1にA−A線で示す位置における要部拡大断面図である。同様に図7は、本発明の半導体装置の製造プロセスの一例において、後半の前記図5の(g)〜(m)に相当する試料の図1にA−A線で示す位置における要部拡大断面図である。また、図8は、上記製造プロセスの一例において図5の(e)に相当する試料の平面図である。また図9は、上記製造プロセスの一例において図5の(f)に相当する試料を示す図であり、図9(A)は平面図、図9(B)は、図9(A)にB−B線で示す位置における縦断面図である。
同様に図10は、上記製造プロセスの一例において図5の(l)に相当する試料を示す図であり、図10(A)は平面図、図10(B)は、図10(A)にB−B線で示す位置における縦断面図である。
【0017】
まず、図5(a)及び図6(a)に示すように、基板11の一方の主面上に第1の層間絶縁膜12aを形成する。次に図5(b)及び図6(b)に示すように、前記第1の層間絶縁膜12a上に第1の絶縁層13aを形成する。次に図5(c)及び図6(c)に示すように、前記第1の絶縁層13aに所定の間隔で複数の溝Trを形成する。次に、図5(d)及び図6(d)に示すように、前記複数の溝Trが形成された前記第1の絶縁層13a上に、スパッタによりメッキ下地層を形成したのちCuメッキ層を形成する。次に、図5(e)、図6(e)及び図8に示すように、CMPで平坦化して、所定間隔で複数配設されたダミーパターン16aを得る。尚、上記(b)〜(e)の一連の工程は、所謂ダマシン手法と呼ばれる。
【0018】
次に、図5(a)と同様にして第2の層間絶縁膜12bを形成する。次に、上記(b)〜(e)と同様にダマシン手法を用いて、第2の絶縁層13bを形成し、該第2の絶縁層13bに溝Trを形成し、Cuメッキ層を形成した後、図5(f)、図6(f)及び図9(A),(B)に示すように、CMPで平坦化して、インダクタンス素子15の螺旋状の下層配線15aと、該下層配線15aの周囲に所定の間隔で複数配設されたダミーパターン16bと、を得る。
【0019】
次に、図5(g)及び図7(g)に示すように、第3の層間絶縁膜12cを形成する。次に、図5(h)及び図7(h)に示すように、前記第3の層間絶縁膜12cにビア接続部を形成するための孔Hを穿孔する。次に、図5(i)及び図7(i)に示すように、第3の層間絶縁膜12c上に第3の絶縁層13cを形成する。次に、図5(j)及び図7(j)に示すように、前記第3の絶縁層13cに溝Trを形成する。次に、図5(k)及び図7(k)に示すように、Cuメッキ層を形成する。次に、CMPで平坦化して、図5(l)、図7(l)及び図10(A),(B)に示すように、インダクタンス素子15のビア接続部15b、螺旋状の上層配線15c、引き出し用の上層配線15d、及び該上層配線15c、15dの周囲に所定の間隔で複数配設されたダミーパターン16cを得る。
尚、上記(g)〜(l)の一連の工程は、所謂デュアルダマシン手法と呼ばれる。
【0020】
次に、図5(m)及び図7(m)に示すように、保護層14を形成する。次に、図5(n)に示すように、Cu選択メッキで端子電極17を形成した後、必要により図5(o)に示すように前記端子電極17の表面にメッキ層18を形成して、図1〜図3に示す半導体装置10を得る。
【0021】
次に、本発明の好ましい実施形態について説明する。まず、上記基板11の好ましい実施形態は次の通りである。即ち上記基板11としては、SiO2の熱酸化により表面にSiO2膜を形成したシリコン基板、石英基板、及びサファイア基板が好ましい。
【0022】
次に、上記層間絶縁膜12a,12b,12cの好ましい実施形態は以下の通りである。即ち上記層間絶縁膜12a,12b,12cとしては、例えばBenzo Cyclo Butene(以下BCBと称する)等の感光性有機絶縁材料や、SiO2等の無機絶縁材料からなることが好ましい。該層間絶縁膜12の厚さは、例えば2〜20μmであることが好ましい。また、該層間絶縁膜12a,12b,12cの形成は、有機絶縁材料の場合、例えばスピンコート法により塗布した後、露光、キュアにより硬化させて形成することが好ましい。また、無機絶縁材料の場合、chemical Vapor Deposition(以下CVD法と称する)等により形成することが好ましい。
【0023】
次に、上記絶縁層13a,13b,13cの好ましい実施形態は以下の通りである。即ち上記絶縁層13a,13b,13cとしては、上記層間絶縁膜と同様にBCB等の感光性有機絶縁材料、SiO2等の無機絶縁材料からなることが好ましい。また、該絶縁層13a,13b,13cの厚さは、例えば2〜20μmであることが好ましい。また、該絶縁層13a,13b,13c及び該絶縁層13a,13b,13cへの溝の形成は、有機絶縁材料の場合、例えばスピンコート法により塗布した後、マスクアライナー、ステッパー等により不要部を選択的に露光し、現像で取り去り、キュアして形成することが好ましい。また、無機絶縁材料の場合、CVD法により成膜し、選択的にエッチングすることにより形成することが好ましい。
【0024】
次に、上記保護層14の好ましい実施形態は以下の通りである。即ち、上記保護層14としては、上記層間絶縁膜と同様にBCBや、SiO2/SiNからなることが好ましい。また、該保護層14の厚さは、例えば2〜5μmであることが好ましい。また、該保護層14の形成は、例えばBCBの場合、スピンコート法等により塗布した後、マスクアライナー、ステッパー等により不要部を選択的に露光し、現像で取り去り、キュアして形成することが好ましい。SiO2/SiNの場合、CVD法により成膜し、選択的にエッチングすることにより形成することが好ましい。
【0025】
次に、上記インダクタンス素子15の好ましい実施形態は以下の通りである。即ち上記インダクタンス素子15としては、螺旋状の配線を備えることが好ましい。本実施形態においては、螺旋状の下層配線15aと螺旋状の上層配線15cと、の2層の螺旋状の配線を有するものであったが、本発明はこれに限定するものではなく、例えば、螺旋状の配線が1層のみであってもよく、また3層以上であってもよい。また、複数の螺旋状の配線層を相互に接続するため、あるいは螺旋状の配線層の内周側の端部を引き出すために、ビア接続部を有することが好ましい。
上記インダクタンス素子15としては、Cuからなる配線を有することが好ましい。また、上記Cuからなる配線の形成は、所謂ダマシン手法を用いることが好ましい。該ダマシン手法は、溝を有する絶縁層を予め形成し、該絶縁層上にメッキ法、スパッタ法等により上記Cu層を形成したのち、CMPで平坦化して前記Cu層の残部を配線や後述するダミーパターンとして用いるものである。また、配線と同時にビア接続部を形成するためには、所謂デュアルダマシン手法を用いることが好ましい。該デュアルダマシン手法は、層間絶縁膜にビアを設けるための孔を形成し、該層間絶縁膜上にさらに上記ダマシン手法と同様にして溝を有する絶縁層を形成し、該絶縁層上に金属層を形成したのち、CMPで平坦化して前記金属層の前記孔内の残部をビア接続部として、また前記金属層の前記溝内の残部を配線や後述するダミーパターンとして用いるものである。上記金属層を例えばメッキ層で形成するためには、例えばスパッタにより予め下地層を形成しておくことが好ましい。上記下地層としては、例えばTiを10nm,Cuを100nm、あるいはTaNを20nm,Taを30nm,Cuを100nm、それぞれスパッタにより成膜することが好ましい。尚、本発明は特定形状の螺旋状のインダクタンス素子に限定するものではなく、種々のサイズや各種の螺旋状のインダクタンス素子にも適用できる。
【0026】
次に、上記端子電極17の好ましい実施形態は以下の通りである。即ち上記端子電極17としては、Cuが好ましく、該端子電極17の形成は、Cuの選択メッキにより形成することが好ましい。また、該端子電極の表面に、必要により例えば、厚さ4μmのNi膜、厚さ0.1μmのAu膜を順次無電解メッキにより形成することが好ましい。
【0027】
次に、上記ダミーパターン16,16a,16b,16cの好ましい実施形態は以下の通りである。即ち、上記ダミーパターン16,16a,16b,16cとしては、上記螺旋状のインダクタンス素子15の配線層と同様にCuからなることが好ましい。また、上記ダミーパターン16,16a,16b,16cの形成は、上記螺旋状のインダクタンス素子15の配線層と同様に、ダマシン手法により形成することが好ましい。また、上記配線と同一の層に形成する場合には、該配線と同時に形成することが好ましい。
上記ダミーパターンの形状は、先端が鋭角の突起を複数有する多角形状であることが好ましい。上記突起の数は、3つ以上が好ましく、より多数のほうが好ましい。また、上記突起の数が3〜7と少ない場合には、前記ダミーパターンの外形寸法から前記突起の突出寸法を差し引いた残部の寸法に比べて前記突起の突出寸法が大きくなるようにすることが好ましい。また、上記突起の数が多数の場合にも、前記残部の寸法に対し前記突起の突出寸法ができるだけ大きくなるようにすることが好ましい。
また、上記実施形態においては、ダミーパターンに形成される複数の突起の寸法が等しいものであったが、本発明はこれに限定するものではなく、例えば、複数の突起のうちの一部の突起の先端の角度や、突出寸法等を他の突起と異ならせても良い。また、上記実施形態においては、同一層内に配設される複数のダミーパターンの寸法や形状が等しいものであったが、本発明はこれに限定するものではない。
また、上記複数のダミーパターンの間隔は、例えば上記ダミーパターンの外形寸法と同等程度であることが好ましい。
また、上記実施形態においては、各層に配設される複数のダミーパターンの寸法、形状や間隔がそれぞれ等しいものであったが、本発明はこれに限定するものではなく、例えば、各層毎にダミーパターンの寸法、形状や間隔を異ならせてもよい。
【0028】
(実施例)
次に、本発明の実施例について図1〜図10を参照して説明する。本実施例の半導体装置は、上記第1の実施形態の半導体装置と同一である。
【0029】
まず、図5(a)及び図6(a)に示すように、熱酸化により表面にSiO2層が形成されたシリコン基板11を準備し、該基板11の一方の主面上にスピンコート法によりBCBの溶液を厚さ10μmに塗布し、露光して第1の層間絶縁膜12aを形成した。次に図5(b)及び図6(b)に示すように、前記第1の層間絶縁膜12a上にスピンコート法によりBCBの溶液を厚さ2μmに塗布し、マスクアライナーで選択的に露光して、図5(c)及び図6(c)に示すように、所定の間隔で複数の溝Trを有する第1の絶縁層13aを形成した。次に、図5(d)及び図6(d)に示すように、前記複数の溝Trが形成された前記第1の絶縁層13a上に、スパッタにより厚さ10nmのTi下地層及び厚さ100nmのCu下地層を順次形成したのち電解メッキによりCuのメッキ層を形成した。次に、図5(e)、図6(e)及び図8に示すように、CMPで平坦化して、30μm間隔で複数配設されたダミーパターン16aを得た。尚、該ダミーパターン16は、一辺が5μmの正八角形の各辺に、底辺5μmで高さ9μmの二等辺三角形を結合させ、先端が鋭角の合計8個の突起を有する形状で、外形寸法は30μmとした。
【0030】
次に、図5(a)と同様にしてBCBからなる厚さ10μmの第2の層間絶縁膜12bを形成した。次に、上記(b)〜(e)と同様にダマシン手法を用いて、BCBからなる厚さ2μmの第2の絶縁層13bを形成するとともに、該第2の絶縁層13bに複数の溝Trを形成した。次に、上記と同様にしてCuのメッキ層を形成した後、図5(f)、図6(f)及び図9(A),(B)に示すように、CMPで平坦化して、インダクタンス素子15の螺旋状の下層配線15aと、該下層配線15aの周囲に30μm間隔で複数配設されたダミーパターン16bと、を得た。
【0031】
次に、図5(g)及び図7(g)に示すように、上記と同様にしてBCBからなる厚さ10μmの第3の層間絶縁膜12cを形成するとともに、図5(h)及び図7(h)に示すように、前記第3の層間絶縁膜12cにビア接続部を形成するための孔Hを2箇所穿孔した。次に、図5(i)及び図7(i)に示すように、第3の層間絶縁膜12c上にスピンコート法によりBCBの溶液を塗布し、マスクアライナーで選択的に露光して、図5(j)及び図7(j)に示すように、前記2箇所の孔H及び複数の溝Trを有する第3の絶縁層13cを形成した。次に、図5(k)及び図7(k)に示すように、上記と同様にしてCuのメッキ層を形成した後、CMPで平坦化して、図5(l)、図7(l)及び図10(A),(B)に示すように、インダクタンス素子15のビア接続部15b、螺旋状の上層配線15c、引き出し用の上層配線15d、及び該上層配線15c、15dの周囲に30μm間隔で複数配設されたダミーパターン16cを得た。
【0032】
次に、図5(m)及び図7(m)に示すように、スピンコート法によりBCBの溶液を塗布し、マスクアライナーで選択的に露光して、端子電極を形成する箇所に開口を備えた保護層14を形成した。次に、図5(n)に示すように、Cu選択メッキで端子電極17を形成した後、図5(o)に示すように前記端子電極17の表面にメッキ層18を形成して、図1〜図3に示す半導体装置10を得た。上記半導体装置10におけるインダクタンス素子15の配線長は1250μmであり、配線幅は20μmであった。
(比較例1)
ダミーパターンを設けないこと以外は前記実施例と同様にして図示省略した比較例1の半導体装置を得た。
(比較例2)
ダミーパターン116の平面視形状を30μm□の正四角形としたこと以外は前記実施例と同様にして図11に平面図で示す比較例2の半導体装置110を得た。
上記で得られた比較例1,2及び実施例の半導体装置について、該半導体装置内に形成されたインダクタンス素子の0.1MHz〜20GHzにおける無負荷Q値を測定した結果を図12に示した。
図12から明らかなように、ダミーパターンを有さない比較例1の半導体層装置のインダクタンス素子の7〜8GHz付近のQ値は25であるのに対し、30μm□の複数のダミーパターンを設けた比較例2の半導体装置のインダクタンス素子のQ値は21と大きく低下している。これに比べて、本発明の実施例の半導体装置のインダクタンス素子の7〜8GHz付近のQ値は、ダミーパターンを有さない比較例1の半導体素子のインダクタンス素子のQ値とほぼ同程度であって、渦電流の発生によるQ値の劣化が抑制されていることがわかる。
【産業上の利用可能性】
【0033】
本発明によれば、ディッシングや配線パターン剥離の発生を抑制して安定生産が可能で、インダクタンス素子のQ値の劣化を抑制した半導体装置を利用した各種電子機器の用途に好適である。
【図面の簡単な説明】
【0034】
【図1】本発明の半導体装置の第1実施形態の概要を示す平面図である。
【図2】上記第1実施形態の半導体装置の内部構造を示す図1のA−A線における縦断面図である。
【図3】上記第1実施形態の半導体装置の内部構造を示す図1のB−B線における縦断面図である。
【図4】上記第1実施形態の半導体装置に用いたダミーパターンの内部における電流分布を示す図である。
【図5】本発明の半導体装置の製造プロセスの一例を示すフローチャートである。
【図6】本発明の半導体装置の製造プロセスの一例の前半部分について工程を追って説明するための図1のA−A線に相当する位置における縦断面図である。
【図7】本発明の半導体装置の製造プロセスの一例の後半部分について工程を追って説明するための図1のA−A線に相当する位置における縦断面図である。
【図8】本発明の半導体装置の製造プロセスの一例を示す図である。
【図9】本発明の半導体装置の製造プロセスの一例を示す図である。
【図10】本発明の半導体装置の製造プロセスの一例を示す図である。
【図11】背景技術の半導体装置を示す平面図である。
【図12】本発明の半導体装置の電気的特性の測定結果を示す図である。
【図13】背景技術の半導体装置を示す平面図である。
【符号の説明】
【0035】
10:半導体装置
11:基板
12a,12b,12c:層間絶縁膜
13a,13b,13c:絶縁層
14:保護層
15:インダクタンス素子
15a:下層配線
15b:ビア接続部
15c、15d:上層配線
16:ダミーパターン
16a:ダミーパターン
16b:ダミーパターン
16c:ダミーパターン
16P:ダミーパターン
17:端子電極
18:メッキ層
Ap:先端が鋭角の突起
H:孔
Tr:溝
【技術分野】
【0001】
本発明は、基板上に螺旋状に形成されたインダクタンス素子、その他の多層配線を含む薄膜集積回路等の半導体装置に関する。
【背景技術】
【0002】
従来、インダクタンス素子、その他の各種回路素子を集積回路内に備える半導体装置が提案されている。例えば、基板上に渦巻き螺旋状の配線を形成した構造により所望のインダクタンスを得るインダクタンス素子と、導体・誘電体・導体を積層した構造により電荷を蓄えるコンデンサ素子などとを回路内に作り込み、特定の機能を発現させている。
特許文献1の従来の技術欄には、上記のインダクタンス素子を備える半導体装置を製造する際に、CMP(化学的物理的研磨工程)による平坦化が行われることが記載されている。そして、上記CMPによる平坦化時に、幅広の配線部分だけが集中的に削られる所謂ディッシングや、微細な配線パターンの剥離等が生じやすい。これらの問題を回避するために、配線パターンの周辺にダミーパターンを配置することが従来より行なわれている。ここでダミーパターンとは、配線パターンと同じ材料で形成され、前記回路に接続されることなく独立して存在するパターンを意味する。そして、半導体装置の回路内にCMPを含む多層配線プロセスでインダクタンス素子を形成する際に、上記の理由から、インダクタンス素子の周辺領域に、金属からなるダミーパターンを所定の被覆率となるように配置する方法が提案されている。
【0003】
上記特許文献1には、図13に示すように、上記ダミーパターン領域212を形成する際のインダクタンス素子215の特性(Q値)の劣化を防止する構造が提案されている。具体的には、基板211上にスパイラル形状の線状導電層215aを備えたスパイラルインダクタ210において、線状導電層215aの直下の領域を除く領域に、上面がCMP工程を制御するためのダミーパターン領域212となるように、凸部が形成されるように基板表面に素子分離用の溝を形成するものである。
しかし、上記のダミーパターンと共に半導体装置の回路内にインダクタンス素子を作成すると、ダミーパターンとインダクタンス素子の配線との間に、寄生容量による容量結合が生じる。これにより、ダミーパターンや基板に渦電流が誘発され、インダクタンス素子の高周波特性、特にQ値が劣化する。
【0004】
上記のような課題に対し、特許文献2には、図示省略するが、IC内部に形成されるスパイラルインダクタの近傍に、閉ループの少なくとも一辺が開放された複数の略カギ形のダミーパターンを有することにより、スパイラルインダクタの高周波特性のQ値の劣化を防止することが提案されている。
【特許文献1】特開2002−110908号公報
【特許文献2】特開2007−273577号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
上記前者の背景技術に記載のスパイラルインダクタを備える半導体装置においては、ディッシングや配線パターン剥離の発生を抑制するために略正四角形状ダミーパターンを設けることに伴って、インダクタンス素子のQ値が例えば10%程度劣化するという課題があった。
また、後者の背景技術に記載の半導体装置においても、ダミーパターンの内部に該ダミーパターンの縁部に沿って渦電流が発生するため、Q値の劣化の抑制効果が十分得られないという課題があった。
【0006】
本発明は、以上の点に着目したもので、その目的は、ダミーパターンを設けることでディッシングや配線パターン剥離の発生を抑制しつつ、ダミーパターンの内部に渦電流が発生するのを抑制して、インダクタンス素子のQ値の劣化を抑制することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【0007】
上記目的を達成するため、本発明の半導体装置は、(1)基板と、該基板上に形成され化学的機械的研磨工程を制御するためのダミーパターンと、前記基板上に螺旋状に形成されたインダクタ素子と、を有する半導体装置において、
前記ダミーパターンは先端が鋭角の突起を複数有する多角形状である。(以下、本発明の第1の技術手段と称する。)
【0008】
上記半導体装置の主要な形態の一つは、(2)上記ダミーパターンが所定の間隔で複数配設されている。(以下、本発明の第2の技術手段と称する。)
【0009】
上記第1の技術手段による作用は、次の通りである。即ち、前記ダミーパターンは先端が鋭角の突起を複数有する多角形状の平面視形状を有する。このため、従来のダミーパターンと同様にディッシングや配線パターン剥離の発生を防止する効果を奏しつつ、前記ダミーパターンの突起部分において、突起の先端を挟んで両側の縁部に沿って発生する渦電流の向きがほぼ逆向きとなるため、互いに相殺される。また、前記ダミーパターンが複数の突起を有するので、縁部に沿って流れる渦電流の経路が長くなることにより抵抗が増加し、渦電流が流れる面積も減少するので、渦電流を抑制することができる。
【0010】
上記第2の技術手段による作用は、次の通りである。即ち、前記ダミーパターンが所定の間隔で複数配設されている。このため、ディッシングや配線パターン剥離を生じることなく安定生産可能な半導体素子を提供することができる。
【0011】
その他の本発明の前記及び他の目的,特徴,利点は、以下の詳細な説明及び添付図面から明瞭になろう。
【発明の効果】
【0012】
本発明の半導体装置によれば、CMPを用いた平坦化時にディッシングや配線パターン剥離の発生を抑制しつつ、先端が鋭角の複数の突起部分において、先端を挟む両側の縁部に沿って発生する渦電流の向きがほぼ逆向きとなって互いに相殺される。また、縁部に沿って流れる渦電流の経路が長くなることにより抵抗が増加し、渦電流が流れる面積も減少するので、渦電流を抑制することができる。このため、ダミーパターン内部に発生する渦電流を大幅に抑制してインダクタンス素子のQ値の低下を抑制でき、ダミーパターンを設けないときのインダクタンス素子と同等のQ値を得ることができる。
【発明を実施するための最良の形態】
【0013】
次に、本発明の半導体装置の第1の実施形態について、図1〜図4を参照して説明する。図1は第1の実施形態の半導体装置10の概要を説明するための平面図である。また、図2は本実施形態の半導体装置10の内部構造を説明するための図1のA−A線における縦断面である。図3は本実施形態の半導体装置10の内部構造を説明するための図1のB−B線における縦断面図である。図4は本実施形態の半導体装置のダミーパターンにおける電流分布の一例を示す図である。
【0014】
図1〜図3に示すように、第1の実施形態の半導体装置10は、基板11と、該基板11上に形成され化学的機械的研磨工程(以下CMPと称する)を制御するためのダミーパターン16と、前記基板11上に螺旋状に形成されたインダクタンス素子15と、を有する。
上記半導体装置10は、より具体的には、基板11の一方の主面側に、層間絶縁膜12a,12b,12cと絶縁層13a,13b,13cとがそれぞれ3層に亘って交互に積層されており、さらにその上に保護層14が積層されている。
第1の絶縁層13aには、ダミーパターン16aが所定の間隔で複数配設されている。また、第2の絶縁層13bには、螺旋状のインダクタンス素子15を構成する螺旋状の下層配線15aと、該下層配線15aの周囲に前記と同様に所定の間隔で複数配設されたダミーパターン16bと、が形成されている。また、第3の絶縁層13cには、螺旋状のインダクタンス素子15を構成する螺旋状の上層配線15cと、引き出し用の上層配線15dと、前記上層配線15c、15dの周囲に前記と同様に所定の間隔で複数配設されたダミーパターン16cと、が形成されている。また、第3の層間絶縁膜12cには、前記螺旋状の下層配線15aと、螺旋状の上層配線15c及び引き出し部の上層配線15dと、をそれぞれ接続するようにビア接続部が2箇所形成されている。
前記保護層14上には複数の端子電極17が所定の間隔で複数配設されている。
前記螺旋状に形成されたインダクタンス素子15は、螺旋状の上層配線15cの外周側の端部が前記複数の端子電極17のうちの一つに接続されている。また、前記螺旋状の上層配線15cの内周側の端部はビア接続部15bを介して螺旋状の下層配線15aの内周側の端部に接続されている。前記螺旋状の下層配線15aの外周側の端部はビア接続部15bを介して引き出し用の上層配線15dの一端側に接続されており、該上層配線15dの他端は前記複数の端子電極17のうちの他の一つに接続されている。
【0015】
そして、本実施形態の半導体装置10においては、前記ダミーパターン16、16a、16b、16cが、それぞれ先端が鋭角の突起Apを複数(例えば八つ)有する多角形状の平面視形状を有するように形成されている。そして、上記ダミーパターンにおける電流分布の一例として、第1の絶縁層に設けられた複数のダミーパターン16aのうちの螺旋状のインダクタンス素子15の内側に位置するダミーパターン16P内の電流分布を図4に模式的に示す。同図において、ダミーパターン16P内の各位置における渦電流を矢印で、また渦電流の向き及び大きさはそれぞれ矢印の向き及び大きさで示される。図4に示されるように、ダミーパターン16Pの前記突起Apの基部近傍においては、渦電流の発生がみられるものの、矩形のダミーパターンの縁部近傍に生じる渦電流の大きさに比較して、ダミーパターン16Pの外形寸法のうちの中心寄りでダミーパターンに占める面積が小さいため相対的に小さく、全体に対して大きな影響を及ぼさない。また、外形寸法の外周寄りに位置する前記複数の突起Apにおいては、突起の先端を挟む両側の縁部に沿ってそれぞれ渦電流が発生するものの、向きが互い逆方向であるために相殺されて打ち消され、大きな渦電流とならない。
【0016】
次に、本発明の半導体装置の製造方法の一例について、図5〜図10を参照して説明する。図5は、本発明の半導体装置の製造プロセスの一例の概要を示すフローチャートである。図6は、本発明の半導体装置の製造プロセスの一例において、前半の前記図5の(a)〜(f)に相当する試料の図1にA−A線で示す位置における要部拡大断面図である。同様に図7は、本発明の半導体装置の製造プロセスの一例において、後半の前記図5の(g)〜(m)に相当する試料の図1にA−A線で示す位置における要部拡大断面図である。また、図8は、上記製造プロセスの一例において図5の(e)に相当する試料の平面図である。また図9は、上記製造プロセスの一例において図5の(f)に相当する試料を示す図であり、図9(A)は平面図、図9(B)は、図9(A)にB−B線で示す位置における縦断面図である。
同様に図10は、上記製造プロセスの一例において図5の(l)に相当する試料を示す図であり、図10(A)は平面図、図10(B)は、図10(A)にB−B線で示す位置における縦断面図である。
【0017】
まず、図5(a)及び図6(a)に示すように、基板11の一方の主面上に第1の層間絶縁膜12aを形成する。次に図5(b)及び図6(b)に示すように、前記第1の層間絶縁膜12a上に第1の絶縁層13aを形成する。次に図5(c)及び図6(c)に示すように、前記第1の絶縁層13aに所定の間隔で複数の溝Trを形成する。次に、図5(d)及び図6(d)に示すように、前記複数の溝Trが形成された前記第1の絶縁層13a上に、スパッタによりメッキ下地層を形成したのちCuメッキ層を形成する。次に、図5(e)、図6(e)及び図8に示すように、CMPで平坦化して、所定間隔で複数配設されたダミーパターン16aを得る。尚、上記(b)〜(e)の一連の工程は、所謂ダマシン手法と呼ばれる。
【0018】
次に、図5(a)と同様にして第2の層間絶縁膜12bを形成する。次に、上記(b)〜(e)と同様にダマシン手法を用いて、第2の絶縁層13bを形成し、該第2の絶縁層13bに溝Trを形成し、Cuメッキ層を形成した後、図5(f)、図6(f)及び図9(A),(B)に示すように、CMPで平坦化して、インダクタンス素子15の螺旋状の下層配線15aと、該下層配線15aの周囲に所定の間隔で複数配設されたダミーパターン16bと、を得る。
【0019】
次に、図5(g)及び図7(g)に示すように、第3の層間絶縁膜12cを形成する。次に、図5(h)及び図7(h)に示すように、前記第3の層間絶縁膜12cにビア接続部を形成するための孔Hを穿孔する。次に、図5(i)及び図7(i)に示すように、第3の層間絶縁膜12c上に第3の絶縁層13cを形成する。次に、図5(j)及び図7(j)に示すように、前記第3の絶縁層13cに溝Trを形成する。次に、図5(k)及び図7(k)に示すように、Cuメッキ層を形成する。次に、CMPで平坦化して、図5(l)、図7(l)及び図10(A),(B)に示すように、インダクタンス素子15のビア接続部15b、螺旋状の上層配線15c、引き出し用の上層配線15d、及び該上層配線15c、15dの周囲に所定の間隔で複数配設されたダミーパターン16cを得る。
尚、上記(g)〜(l)の一連の工程は、所謂デュアルダマシン手法と呼ばれる。
【0020】
次に、図5(m)及び図7(m)に示すように、保護層14を形成する。次に、図5(n)に示すように、Cu選択メッキで端子電極17を形成した後、必要により図5(o)に示すように前記端子電極17の表面にメッキ層18を形成して、図1〜図3に示す半導体装置10を得る。
【0021】
次に、本発明の好ましい実施形態について説明する。まず、上記基板11の好ましい実施形態は次の通りである。即ち上記基板11としては、SiO2の熱酸化により表面にSiO2膜を形成したシリコン基板、石英基板、及びサファイア基板が好ましい。
【0022】
次に、上記層間絶縁膜12a,12b,12cの好ましい実施形態は以下の通りである。即ち上記層間絶縁膜12a,12b,12cとしては、例えばBenzo Cyclo Butene(以下BCBと称する)等の感光性有機絶縁材料や、SiO2等の無機絶縁材料からなることが好ましい。該層間絶縁膜12の厚さは、例えば2〜20μmであることが好ましい。また、該層間絶縁膜12a,12b,12cの形成は、有機絶縁材料の場合、例えばスピンコート法により塗布した後、露光、キュアにより硬化させて形成することが好ましい。また、無機絶縁材料の場合、chemical Vapor Deposition(以下CVD法と称する)等により形成することが好ましい。
【0023】
次に、上記絶縁層13a,13b,13cの好ましい実施形態は以下の通りである。即ち上記絶縁層13a,13b,13cとしては、上記層間絶縁膜と同様にBCB等の感光性有機絶縁材料、SiO2等の無機絶縁材料からなることが好ましい。また、該絶縁層13a,13b,13cの厚さは、例えば2〜20μmであることが好ましい。また、該絶縁層13a,13b,13c及び該絶縁層13a,13b,13cへの溝の形成は、有機絶縁材料の場合、例えばスピンコート法により塗布した後、マスクアライナー、ステッパー等により不要部を選択的に露光し、現像で取り去り、キュアして形成することが好ましい。また、無機絶縁材料の場合、CVD法により成膜し、選択的にエッチングすることにより形成することが好ましい。
【0024】
次に、上記保護層14の好ましい実施形態は以下の通りである。即ち、上記保護層14としては、上記層間絶縁膜と同様にBCBや、SiO2/SiNからなることが好ましい。また、該保護層14の厚さは、例えば2〜5μmであることが好ましい。また、該保護層14の形成は、例えばBCBの場合、スピンコート法等により塗布した後、マスクアライナー、ステッパー等により不要部を選択的に露光し、現像で取り去り、キュアして形成することが好ましい。SiO2/SiNの場合、CVD法により成膜し、選択的にエッチングすることにより形成することが好ましい。
【0025】
次に、上記インダクタンス素子15の好ましい実施形態は以下の通りである。即ち上記インダクタンス素子15としては、螺旋状の配線を備えることが好ましい。本実施形態においては、螺旋状の下層配線15aと螺旋状の上層配線15cと、の2層の螺旋状の配線を有するものであったが、本発明はこれに限定するものではなく、例えば、螺旋状の配線が1層のみであってもよく、また3層以上であってもよい。また、複数の螺旋状の配線層を相互に接続するため、あるいは螺旋状の配線層の内周側の端部を引き出すために、ビア接続部を有することが好ましい。
上記インダクタンス素子15としては、Cuからなる配線を有することが好ましい。また、上記Cuからなる配線の形成は、所謂ダマシン手法を用いることが好ましい。該ダマシン手法は、溝を有する絶縁層を予め形成し、該絶縁層上にメッキ法、スパッタ法等により上記Cu層を形成したのち、CMPで平坦化して前記Cu層の残部を配線や後述するダミーパターンとして用いるものである。また、配線と同時にビア接続部を形成するためには、所謂デュアルダマシン手法を用いることが好ましい。該デュアルダマシン手法は、層間絶縁膜にビアを設けるための孔を形成し、該層間絶縁膜上にさらに上記ダマシン手法と同様にして溝を有する絶縁層を形成し、該絶縁層上に金属層を形成したのち、CMPで平坦化して前記金属層の前記孔内の残部をビア接続部として、また前記金属層の前記溝内の残部を配線や後述するダミーパターンとして用いるものである。上記金属層を例えばメッキ層で形成するためには、例えばスパッタにより予め下地層を形成しておくことが好ましい。上記下地層としては、例えばTiを10nm,Cuを100nm、あるいはTaNを20nm,Taを30nm,Cuを100nm、それぞれスパッタにより成膜することが好ましい。尚、本発明は特定形状の螺旋状のインダクタンス素子に限定するものではなく、種々のサイズや各種の螺旋状のインダクタンス素子にも適用できる。
【0026】
次に、上記端子電極17の好ましい実施形態は以下の通りである。即ち上記端子電極17としては、Cuが好ましく、該端子電極17の形成は、Cuの選択メッキにより形成することが好ましい。また、該端子電極の表面に、必要により例えば、厚さ4μmのNi膜、厚さ0.1μmのAu膜を順次無電解メッキにより形成することが好ましい。
【0027】
次に、上記ダミーパターン16,16a,16b,16cの好ましい実施形態は以下の通りである。即ち、上記ダミーパターン16,16a,16b,16cとしては、上記螺旋状のインダクタンス素子15の配線層と同様にCuからなることが好ましい。また、上記ダミーパターン16,16a,16b,16cの形成は、上記螺旋状のインダクタンス素子15の配線層と同様に、ダマシン手法により形成することが好ましい。また、上記配線と同一の層に形成する場合には、該配線と同時に形成することが好ましい。
上記ダミーパターンの形状は、先端が鋭角の突起を複数有する多角形状であることが好ましい。上記突起の数は、3つ以上が好ましく、より多数のほうが好ましい。また、上記突起の数が3〜7と少ない場合には、前記ダミーパターンの外形寸法から前記突起の突出寸法を差し引いた残部の寸法に比べて前記突起の突出寸法が大きくなるようにすることが好ましい。また、上記突起の数が多数の場合にも、前記残部の寸法に対し前記突起の突出寸法ができるだけ大きくなるようにすることが好ましい。
また、上記実施形態においては、ダミーパターンに形成される複数の突起の寸法が等しいものであったが、本発明はこれに限定するものではなく、例えば、複数の突起のうちの一部の突起の先端の角度や、突出寸法等を他の突起と異ならせても良い。また、上記実施形態においては、同一層内に配設される複数のダミーパターンの寸法や形状が等しいものであったが、本発明はこれに限定するものではない。
また、上記複数のダミーパターンの間隔は、例えば上記ダミーパターンの外形寸法と同等程度であることが好ましい。
また、上記実施形態においては、各層に配設される複数のダミーパターンの寸法、形状や間隔がそれぞれ等しいものであったが、本発明はこれに限定するものではなく、例えば、各層毎にダミーパターンの寸法、形状や間隔を異ならせてもよい。
【0028】
(実施例)
次に、本発明の実施例について図1〜図10を参照して説明する。本実施例の半導体装置は、上記第1の実施形態の半導体装置と同一である。
【0029】
まず、図5(a)及び図6(a)に示すように、熱酸化により表面にSiO2層が形成されたシリコン基板11を準備し、該基板11の一方の主面上にスピンコート法によりBCBの溶液を厚さ10μmに塗布し、露光して第1の層間絶縁膜12aを形成した。次に図5(b)及び図6(b)に示すように、前記第1の層間絶縁膜12a上にスピンコート法によりBCBの溶液を厚さ2μmに塗布し、マスクアライナーで選択的に露光して、図5(c)及び図6(c)に示すように、所定の間隔で複数の溝Trを有する第1の絶縁層13aを形成した。次に、図5(d)及び図6(d)に示すように、前記複数の溝Trが形成された前記第1の絶縁層13a上に、スパッタにより厚さ10nmのTi下地層及び厚さ100nmのCu下地層を順次形成したのち電解メッキによりCuのメッキ層を形成した。次に、図5(e)、図6(e)及び図8に示すように、CMPで平坦化して、30μm間隔で複数配設されたダミーパターン16aを得た。尚、該ダミーパターン16は、一辺が5μmの正八角形の各辺に、底辺5μmで高さ9μmの二等辺三角形を結合させ、先端が鋭角の合計8個の突起を有する形状で、外形寸法は30μmとした。
【0030】
次に、図5(a)と同様にしてBCBからなる厚さ10μmの第2の層間絶縁膜12bを形成した。次に、上記(b)〜(e)と同様にダマシン手法を用いて、BCBからなる厚さ2μmの第2の絶縁層13bを形成するとともに、該第2の絶縁層13bに複数の溝Trを形成した。次に、上記と同様にしてCuのメッキ層を形成した後、図5(f)、図6(f)及び図9(A),(B)に示すように、CMPで平坦化して、インダクタンス素子15の螺旋状の下層配線15aと、該下層配線15aの周囲に30μm間隔で複数配設されたダミーパターン16bと、を得た。
【0031】
次に、図5(g)及び図7(g)に示すように、上記と同様にしてBCBからなる厚さ10μmの第3の層間絶縁膜12cを形成するとともに、図5(h)及び図7(h)に示すように、前記第3の層間絶縁膜12cにビア接続部を形成するための孔Hを2箇所穿孔した。次に、図5(i)及び図7(i)に示すように、第3の層間絶縁膜12c上にスピンコート法によりBCBの溶液を塗布し、マスクアライナーで選択的に露光して、図5(j)及び図7(j)に示すように、前記2箇所の孔H及び複数の溝Trを有する第3の絶縁層13cを形成した。次に、図5(k)及び図7(k)に示すように、上記と同様にしてCuのメッキ層を形成した後、CMPで平坦化して、図5(l)、図7(l)及び図10(A),(B)に示すように、インダクタンス素子15のビア接続部15b、螺旋状の上層配線15c、引き出し用の上層配線15d、及び該上層配線15c、15dの周囲に30μm間隔で複数配設されたダミーパターン16cを得た。
【0032】
次に、図5(m)及び図7(m)に示すように、スピンコート法によりBCBの溶液を塗布し、マスクアライナーで選択的に露光して、端子電極を形成する箇所に開口を備えた保護層14を形成した。次に、図5(n)に示すように、Cu選択メッキで端子電極17を形成した後、図5(o)に示すように前記端子電極17の表面にメッキ層18を形成して、図1〜図3に示す半導体装置10を得た。上記半導体装置10におけるインダクタンス素子15の配線長は1250μmであり、配線幅は20μmであった。
(比較例1)
ダミーパターンを設けないこと以外は前記実施例と同様にして図示省略した比較例1の半導体装置を得た。
(比較例2)
ダミーパターン116の平面視形状を30μm□の正四角形としたこと以外は前記実施例と同様にして図11に平面図で示す比較例2の半導体装置110を得た。
上記で得られた比較例1,2及び実施例の半導体装置について、該半導体装置内に形成されたインダクタンス素子の0.1MHz〜20GHzにおける無負荷Q値を測定した結果を図12に示した。
図12から明らかなように、ダミーパターンを有さない比較例1の半導体層装置のインダクタンス素子の7〜8GHz付近のQ値は25であるのに対し、30μm□の複数のダミーパターンを設けた比較例2の半導体装置のインダクタンス素子のQ値は21と大きく低下している。これに比べて、本発明の実施例の半導体装置のインダクタンス素子の7〜8GHz付近のQ値は、ダミーパターンを有さない比較例1の半導体素子のインダクタンス素子のQ値とほぼ同程度であって、渦電流の発生によるQ値の劣化が抑制されていることがわかる。
【産業上の利用可能性】
【0033】
本発明によれば、ディッシングや配線パターン剥離の発生を抑制して安定生産が可能で、インダクタンス素子のQ値の劣化を抑制した半導体装置を利用した各種電子機器の用途に好適である。
【図面の簡単な説明】
【0034】
【図1】本発明の半導体装置の第1実施形態の概要を示す平面図である。
【図2】上記第1実施形態の半導体装置の内部構造を示す図1のA−A線における縦断面図である。
【図3】上記第1実施形態の半導体装置の内部構造を示す図1のB−B線における縦断面図である。
【図4】上記第1実施形態の半導体装置に用いたダミーパターンの内部における電流分布を示す図である。
【図5】本発明の半導体装置の製造プロセスの一例を示すフローチャートである。
【図6】本発明の半導体装置の製造プロセスの一例の前半部分について工程を追って説明するための図1のA−A線に相当する位置における縦断面図である。
【図7】本発明の半導体装置の製造プロセスの一例の後半部分について工程を追って説明するための図1のA−A線に相当する位置における縦断面図である。
【図8】本発明の半導体装置の製造プロセスの一例を示す図である。
【図9】本発明の半導体装置の製造プロセスの一例を示す図である。
【図10】本発明の半導体装置の製造プロセスの一例を示す図である。
【図11】背景技術の半導体装置を示す平面図である。
【図12】本発明の半導体装置の電気的特性の測定結果を示す図である。
【図13】背景技術の半導体装置を示す平面図である。
【符号の説明】
【0035】
10:半導体装置
11:基板
12a,12b,12c:層間絶縁膜
13a,13b,13c:絶縁層
14:保護層
15:インダクタンス素子
15a:下層配線
15b:ビア接続部
15c、15d:上層配線
16:ダミーパターン
16a:ダミーパターン
16b:ダミーパターン
16c:ダミーパターン
16P:ダミーパターン
17:端子電極
18:メッキ層
Ap:先端が鋭角の突起
H:孔
Tr:溝
【特許請求の範囲】
【請求項1】
基板と、該基板上に形成され化学的機械的研磨工程を制御するためのダミーパターンと、前記基板上に螺旋状に形成されたインダクタンス素子と、を有する半導体装置において、
前記ダミーパターンは先端が鋭角の突起を複数有する多角形状であることを特徴とする半導体装置。
【請求項2】
上記ダミーパターンが所定の間隔で複数配設されていることを特徴とする請求項1記載の半導体装置。
【請求項1】
基板と、該基板上に形成され化学的機械的研磨工程を制御するためのダミーパターンと、前記基板上に螺旋状に形成されたインダクタンス素子と、を有する半導体装置において、
前記ダミーパターンは先端が鋭角の突起を複数有する多角形状であることを特徴とする半導体装置。
【請求項2】
上記ダミーパターンが所定の間隔で複数配設されていることを特徴とする請求項1記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2010−80551(P2010−80551A)
【公開日】平成22年4月8日(2010.4.8)
【国際特許分類】
【出願番号】特願2008−244929(P2008−244929)
【出願日】平成20年9月24日(2008.9.24)
【出願人】(000204284)太陽誘電株式会社 (964)
【Fターム(参考)】
【公開日】平成22年4月8日(2010.4.8)
【国際特許分類】
【出願日】平成20年9月24日(2008.9.24)
【出願人】(000204284)太陽誘電株式会社 (964)
【Fターム(参考)】
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